試験測定装置並びに位相拘束ループ及び方法
【課題】消費電力が大きくなく、位相ノイズが小さく、広い同調範囲のＰＬＬを提供する。
【解決手段】位相検出器３４は、基準信号路３０及び帰還信号路３２から入力の位相差を検出し、位相検出器出力を発生する。発振器３２は、位相検出器出力に応答し且つこの位相検出器出力に基づいた発振出力Ｆoutを発生する。この発振出力Ｆoutが帰還信号路３２に供給される。基準信号路３０内のミキサ７４は、基準信号Ｆrefをダイレクト・デジタル・シンセサイザ７２からの出力と混合する。基準信号路内のスイッチング機構８０は、複数の異なるフィルタの１つを選択的にミキサ及び位相検出器の間に直列に配置する。
【解決手段】位相検出器３４は、基準信号路３０及び帰還信号路３２から入力の位相差を検出し、位相検出器出力を発生する。発振器３２は、位相検出器出力に応答し且つこの位相検出器出力に基づいた発振出力Ｆoutを発生する。この発振出力Ｆoutが帰還信号路３２に供給される。基準信号路３０内のミキサ７４は、基準信号Ｆrefをダイレクト・デジタル・シンセサイザ７２からの出力と混合する。基準信号路内のスイッチング機構８０は、複数の異なるフィルタの１つを選択的にミキサ及び位相検出器の間に直列に配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ノイズが小さく、広い同調範囲の位相拘束ループ（ＰＬＬ）及びかかるＰＬＬを用いる試験測定装置に関する。
【背景技術】
【０００２】
デジタル信号及びアナログ信号を試験し、測定し、分析する種々の装置が存在する。これら装置には、位相拘束ループ（ＰＬＬ）がしばしば用いられ、種々の機能を実行する。広い周波数範囲にわたって位相ノイズが低く且つ同調分解能が高いＰＬＬによって、広範囲な適用という利点が得られるにもかかわらず、しばしば、ＰＬＬに対する性能条件が特定の設定に応じて決まる。１つの性能パラメータを改善することにより、設計変更が一般的には生じる。例えば、位相ノイズを最適化するある問題解決では、出力信号にスプリアス・パワーが誘導される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２４２８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さらに、性能条件は、通常、コスト、大きさ、パッケージ及び消費電力を考慮したバランスが必要である。特定の設計では、例えば、性能条件を適切に満たすが、バッテリ駆動携帯装置で実施するには、非常に大きな消費電力になるかもしれない。
【０００５】
そこで、広い周波数範囲にわたって位相ノイズが低く且つ同調分解能が高いＰＬＬにおいて、性能パラメータの変更により設計変更を必要としないＰＬＬ及びＰＬＬ方法と、かかるＰＬＬを有する試験測定器が望まれている。
【課題を解決するための手段】
【０００６】
本発明の試験測定装置は、ハウジング（１６）と；このハウジング内に配置され、バッテリ（１８）を受けるバッテリ・コネクタと；被試験信号（Ｆin）を受ける入力（２０）と；ハウジング内に配置され、バッテリから電力を供給される位相拘束ループ（ＰＬＬ）サブシステム（１４）とを具え；このＰＬＬサブシステムは、入力に動作可能に結合されると共に被試験信号から導出された基準信号（Ｆref）を受ける基準信号路（３０）を含み；ＰＬＬサブシステムは、基準信号路（３０）及び帰還信号路（３２）と動作可能に結合された位相検出器（３４）を更に含み；この位相検出器は、基準信号路及び帰還信号路から位相検出器に供給される信号に基づいた位相検出器出力を発生し；ＰＬＬサブシステムは、位相検出器に動作可能に結合されると共に、位相検出器出力に応答して且つ位相検出器出力に基づいた発振出力を発生する発振器（３６）を更に含み；発振出力が帰還信号路に供給され；基準信号路は、基準信号をダイレクト・デジタル・シンセサイザ（７２）からの出力と混合するミキサ（７４）を含み；基準信号路は、複数の異なるフィルタ（８２、８４）の１つを選択的にミキサ（７４）及び位相検出器（３４）の間に直列に配置するスイッチング機構（８０）を更に含む。なお、括弧内の参照符号は、実施例との対応関係を単に示すものであり、本発明を実施例のみに限定するものではない。
ダイレクト・デジタル・シンセサイザは、その出力の周波数が基準信号の周波数の約１／８よりも高くならないように構成されている。
複数の異なるフィルタの１つ（８２）は、バンドパス・フィルタとして構成されており、その中心周波数は、基準信号の周波数（Ｆref）とダイレクト・デジタル・シンセサイザの出力の周波数（Ｆdds）との和に等しい。また、複数の異なるフィルタの他の１つ（８４）は、バンドパス・フィルタとして構成され、その中心周波数は、基準信号の周波数からダイレクト・デジタル・シンセサイザの出力の周波数を減算した値に等しい。
スイッチング機構（８０）は、ミキサ（７４）及び位相検出器（３４）の間に第１フィルタ（８２）又は第２フィルタ（８４）のいずれかを直列に選択的に配置するように構成され、これら第１フィルタ及び第２フィルタは、異なる中心周波数のバンドパス・フィルタである。
第１フィルタ及び第２フィルタは、弾性表面波（ＳＡＷ）フィルタである。
スイッチング機構（８０）は、ＰＬＬサブシステム（１４）の動作パラメータに応じて、ミキサ及び位相検出器の間に第１フィルタ又は第２フィルタのいずれかを直列に選択的に配置するように構成されている。
動作パラメータは、基準信号の周波数である。
スイッチング機構（８０）は、基準信号の周波数（Ｆref）が低い範囲内のときと、この基準信号の周波数が高い範囲内ときに、第１フィルタをミキサ及び位相検出器の間に直列に配置し、また、基準信号の周波数が低い範囲及び高い範囲の中間の範囲内ときに、第２フィルタをミキサ及び位相検出器の間に直列に配置する。
【０００７】
本発明の位相拘束ループ（１４）は、基準信号路（３０）及び帰還信号路（３２）から入力を受け、これら入力に基づく位相検出器出力を発生する位相検出器（３４）と；この位相検出器に動作可能に結合され、位相検出器出力に応答し且つ位相検出器出力に基づいた発振出力を発生する発振器（３６）とを具え；発振出力が帰還信号路に供給され；基準信号路は、基準信号（Ｆref）をダイレクト・デジタル・シンセサイザ（７２）からの出力と混合するミキサ（７４）を含み；基準信号路は、複数の異なるフィルタ（８２、８４）の１つを選択的にミキサ及び位相検出器の間に直列に配置するスイッチング機構（８０）を更に含む。
ダイレクト・デジタル・シンセサイザ（７２）は、その出力の周波数が基準信号の周波数の約１／８よりも高くならないように構成されている。
複数の異なるフィルタの１つ（８２）は、バンドパス・フィルタとして構成されており、その中心周波数は、基準信号の周波数（Ｆref）とダイレクト・デジタル・シンセサイザの出力の周波数（Ｆdds）との和に等しい。また、複数の異なるフィルタの他の１つ（８４）は、バンドパス・フィルタとして構成され、その中心周波数は、基準信号の周波数からダイレクト・デジタル・シンセサイザの出力の周波数を減算した値に等しい。
スイッチング機構（８０）は、ミキサ及び位相検出器の間に第１フィルタ又は第２フィルタのいずれかを直列に選択的に配置するように構成され、これら第１フィルタ及び第２フィルタは、異なる中心周波数のバンドパス・フィルタである。
【０００８】
本発明の位相拘束ループ方法は、帰還信号路に沿って位相検出器に発振器からの発振出力を供給し；基準信号路において、基準信号を調節して、複数の抽出可能なコンポーネントを含む中間調整済み信号を発生し；中間調整済み信号の１つを選択し；抽出可能なコンポーネントの１つ及び発振出力に応じて、位相検出器（３４）からの位相検出出力を発生する。
基準信号を調整して中間調整済み信号を発生するには、基準信号をダイレクト・デジタル・シンセサイザ（７２）の出力と混合することを含む。
抽出可能なコンポーネントの１つを選択するには、基準信号とダイレクト・デジタル・シンセサイザ（７２）の出力との混合出力をバンドパス・フィルタ処理することを含む。
抽出可能なコンポーネントの１つを選択するには、基準信号とダイレクト・デジタル・シンセサイザ（７２）の出力との混合出力を第１フィルタ（８２）又は第２フィルタ（８４）のいずれかにスイッチングする（切り換える）ことを含む。
【図面の簡単な説明】
【０００９】
【図１】位相拘束ループ・サブストレートを含み、電気信号を試験し、測定し、及び／又は分析する電子装置（試験測定装置）を示す図である。
【図２】図１の装置内に使用できる位相拘束ループ・サブシステムの別の例を示す図である。
【図３】図１の装置内に使用できる位相拘束ループ・サブシステムの更に別の例を示す図である。
【図４】図１の装置内に使用できる本発明による位相拘束ループ・サブシステムの実施例を示す図である。
【図５】図４に示す位相拘束ループ・サブシステムの基準信号路に適用する制御法を評価するのに用いる典型的なデータ・プロットを示す図である。
【図６】本発明による位相高速ループ方法の例を示す図である。
【発明を実施するための形態】
【００１０】
図１は、被試験（電気）信号Ｆinを試験、測定及び／又は分析するのに用いる電子装置（試験測定装置）１０を示す。図示の例の装置は、携帯型（例えば、ハンドヘルド）であり、ハウジング１６内にＰＬＬサブシステム１４を含んでおり、バッテリ・コネクタを介してバッテリ１８により電力が供給される。ここで述べた如く、ＰＬＬサブシステム１４は、この例では図示のように、携帯型装置に有利に使用できるように最適化できるが、このＰＬＬサブシステムは、他の装置にも使用できることが明らかであろう。
【００１１】
装置１０は、被試験信号Ｆinを受ける入力（部）２０を具えている。この信号は、有線又は無線のいずれで受けてもよい。ＰＬＬ基準信号Ｆrefは、入力電気信号から導出され、ＰＬＬサブシステム１４の基準信号路３０を介して、このＰＬＬサブシステム１４に供給される。いくつかの例において、ＰＬＬ基準信号Ｆrefを装置１０内の発振器から発生することもできる。この方法においては、基準クロックを用いて、位相ノイズが低い性能のＰＬＬ出力を発生できる。例えば、システム基準クロックは、特定の周波数オフセットにてシステム位相ノイズ性能に影響を与えないように充分にクリアの信号でもよい。
【００１２】
ＰＬＬサブシステム１４は、帰還信号路３２も含んでいる。これら基準信号路３０及び帰還信号路３２は、位相検出器３４に結合されている。この位相検出器３４は、入力端で受けた２つの信号の間の位相差を検出する。発振器３６は、ループ・フィルタ４６を介して位相検出器３４により動作可能に制御され、位相検出器の出力に応答して発振出力Ｆoutを発生するように駆動される。上述の帰還信号路３２は、発振器３６の出力及び位相検出器３４の入力の間となる。図示の例では、負帰還路となる。この負帰還路は、発振器出力ＦoutをＰＬＬ基準信号Ｆrefで決まる特性（即ち、出力周波数及び位相オフセット）に近づけ、好ましくはロックするようにする。基準信号路及び／又は帰還信号路は、所望の出力対入力周波数比を達成する分周器（１／Ｒ、１／Ｎ）、信号路を適切に調節するフィルタ、所望の他のコンポーネント（３６の後段のスプリッタ、増幅器など）を含んでもよい。
【００１３】
多くの設定において、発振器３６は、同調範囲の広い同調電圧制御発振器（ＶＣＯ）であり、ＰＬＬが低い位相ノイズであることが望ましい。側波帯位相ノイズを減らすために、ループ帯域幅を広くするようなコンポーネントを選択してもよい。さらに、市販のシンセサイザに対して多くの設定を行い、バッテリで動作するハンドヘルド又は他の携帯型装置に望ましいように低消費電力にもできる。しかし、かかる組合せの結果は、望ましくない高位相ノイズを発生するシンセサイザとなるかもしれない。
【００１４】
よって、位相検出器３４に供給されて比較される周波数（比較周波数）を高くすることにより、シンセサイザへのノイズの減らすことができる。ＰＬＬの整数分周比において、ＰＬＬの同調ステップを増加することにより、比較周波数を上げることができる。これによる分解能の低下は、多くのアプリケーションで許容できないので、基準信号路にダイレクト・デジタル・シンセサイザ（ＤＤＳ）を用いることが望ましい。ＤＤＳは、非常に低い位相ノイズで、非常に細かい分解能の周波数同調を行える。
【００１５】
図２は、ＰＬＬサブシステム１４の別の例を示し、基準信号路３０にＤＤＳを用いている。特に、図示の例の基準信号路３０は、位相検出器３４に基準信号を供給するために、ＤＤＳブロック（本願において単にＤＤＳと呼ぶこともある）４０と、ロウパス・フィルタ４２と、分周器４４とを含んでいる。位相検出器出力（位相検出器３４の出力）は、ループ・フィルタ４６を介して発振器３６（例えば、ＶＣＯ）を駆動して、発振出力Ｆoutを発生する。帰還信号路３２は、分周器４８も含んでもよい。この分周器４８は、分周器４４との組合せにて選択され、所望の周波数逓倍及び／又はＰＬＬ性能の同調の他の条件を提供できる。
【００１６】
図３は、図２の例と類似の他のＤＤＳを用いたＰＬＬサブシステム１４の更に別の例を示す。ここでは、櫛歯（コム）発生器６０が帰還信号路３２にミキサを介して関わり、同期及び出力安定化の機能を果たす。
【００１７】
よって、これら図２及び図３の例は、広い同調範囲と高分解能を提供する一方、位相ノイズを減らす。これら構成は、ＰＬＬ出力スペクトル内に望ましくない周波数スプリアスを発生する他の構成よりも好ましいものである。しかし、特に、図２及び図３に示す例では、ｎ＊Ｆref＋／−ｍ＊Ｆddsのスプリアスを発生する。Ｆrefの基準周波数に関連するＤＤＳ出力周波数が高くなるほど、スプリアス・レベルも高くなる。
【００１８】
低いＤＤＳ出力周波数を用いて、位相比較器の比較周波数を高く維持するために、これら例では、ＤＤＳ入力周波数によりＤＤＳ出力周波数をアップ・コンバートしてもよい。しかし、いくつかの例において、異なる信号源を用いてもよい。例えば、あるアプローチでは、端数（分数：fractional）シンセサイザ又はより複雑なシステムをＤＤＳと置換してもよい。しかし、類似の低いスプリアス・レベルを達成するには、依然、アップ・コンバートが必要である。
【００１９】
図４は、本発明によるＰＬＬサブシステム１４の実施例を示す。上述と同様に、この図４の実施例は、上述の例の多くの又は総ての利点を達成する一方、更に、出力スペクトルにおける望ましくないスプリアスを更に除去又は減少させることができる。特に、図４の実施例は、複数のコンポーネントの抽出を達成するために（例えば、選択的に通過フィルタ処理する）、基準信号路３０にて処理及び／又は信号の調整を行う。動作条件に応じて、これらコンポーネントの１つにおけるスプリアス・ノイズ及び／又は他の性能条件は、他のコンポーネントにおけるよりも、相対的に望ましいか又は望ましくない。そして、好ましいコンポーネントを選択（例えば、フィルタ処理して）して、位相検出器３４に通過させることができる。
【００２０】
特に、図４の本発明の実施例に示すように、基準信号路３０内のスプリッタ７０にてＰＬＬ基準信号Ｆrefを分割して、この基準信号ＦrefがＤＤＳブロック７２及びミキサ７４を駆動できる。ＤＤＳ７２の出力信号は、ロウパス・フィルタ７６を介してミキサ７４に供給され、このミキサ７４がＤＤＳ出力を基準信号Ｆrefと混合する。ミキサ７４及び位相検出器３４の間には、スイッチング機構８０が配置されている。このスイッチング機構８０は、位相検出器３４の基準入力とミキサ出力との間に、所望フィルタを選択的に直列に配置する。
【００２１】
種々の他の細目において、図４に示す本発明の実施例は、図２及び図３を参照して説明した例と類似し
てもよい。位相検出器３４に他に、図示の本発明の実施例のメイン・ループ（帰還信号路）は、ループ・フィルタ４６及びＶＣＯ３６を含んでもよく、ＶＣＯ３６の出力（Ｆout）が位相検出器３４に帰還される。また、上述の例のように、分周器４４及び４８を位相検出器３４への信号路内に設けて、周波数逓倍や同調を適切に行う。
【００２２】
図４に示す本発明の実施例において、スプリアス・レベルを減らす１つのアプローチは、Ｆrefの周波数に関連するＤＤＳブロック７２の出力周波数の設定することである。特に、ＤＤＳブロック７２の出力周波数の設定をＦrefの周波数の１／８にまでにすることは、スプリアス・レベルを効果的に減らすが、他の実施例を制限するものではない。次に、ミキサ７４を用いて、位相検出器３４の比較周波数を高くする。この実施例において、ＤＤＳブロック７２の出力周波数をＦref周波数の１/８付近に設定することにより、ＤＤＳの出力及び基準信号Ｆrefの混合の最小次数（オーダー）を８次に維持しながら、広い同調範囲も提供できる。ミキサ７４での混合の結果、中間調整済み信号（ミキサ７４の出力信号）内に２つの周波数帯域である（１）Ｆref＋Ｆdds及び（２）Ｆref−Ｆddsが得られる。図示の実施例において、これら帯域の１つを位相検出器３４への信号として用い、スイッチング機構８０を用いて、適切な帯域を選択する。
【００２３】
適切な帯域を選択するには、多くの可能性が存在する。図４に示す本発明の実施例においては、フィルタ８２及び８４を用いる。いくつかの他の実施例においては、フィルタ８２及び８４は、種々のバンドパス・フィルタの任意のものでよい。特定実施例において、フィルタ８２及び８４は、表面弾性波（ＳＡＷ）フィルタでもよい。他の実施例は、これに限定されるものではなく、他の適切なフィルタを用いてもよい。スイッチ８６及び８８の動作により、フィルタ８２及び８４の一方又は他方を活性化して、選択されたフィルタをミキサ７４及び位相検出器３４の間に直列に配置する。市販の整数シンセサイザを用いるいくつかの実施例においては、最大電力検出器周波数が制限されるかもしれない。例として、プリスケーラ比がＰならば、帰還信号路での分周比は、Ｎ＝Ｂ＊Ｐ＋Ａ、Ｂ＞Ａである。この方法において、ここで説明したように、Ｆref＋Ｆadds経路及びＦref−Ｆadds経路を用いて、ＰＬＬを最良の位相ノイズに最適化できる。
【００２４】
特に、２つの同調帯域を用いることにより、図４に示す本発明の実施例は、完全なＤＤＳの同調を活用して、最適化された位相ノイズ及びスプリアス性能を提供する。この構成は、高周波数セクションを簡略化し、比較的低周波数におけるフィルタ処理を可能にする。さらに、この実施例は、ＹＩＧのＶＣＯ並びにＧａＡｓ分周器及び位相検出器などの大消費電力のコンポーネントを用いることなく実現できる。上述の全てのＰＬＬシステムは、実際に１．５Ｗ未満の消費電力にて設計できた。低消費電力部品による設計を実現することにより、携帯型高性能製品にも適切に利用できる。
【００２５】
スイッチ８６及び８８の制御条件は、種々の方法で決定できる。あるアプローチによれば、動作周波数範囲にわたる基準信号を連続的にＰＬＬサブシステム１４に供給して、経験に基づいて、スプリアス応答、位相ノイズ、及びＰＬＬ性能の他の状況を観察して、決定してもよい。また、フィルタ８２のみを用いて、この周波数範囲にわたる第１掃引を実行し、次に、他のフィルタ８４に対して、第２掃引を実行してもよい。得られたデータを比較して、ポイント毎の又は領域での比較を行い、異なる条件下で用いる適切なフィルタを決定する。
【００２６】
図５は、フィルタ８２及び８４を用いるときに、図４のＰＬＬサブシステムの性能比較の例を示す。左側の垂直軸は、Ｆred及びＦddsの間での混合の最小次数（オーダー）を表し、右側の垂直軸は、位相ノイズを表す。水平軸は、帯域を表す。一般的に、混合の次数が低下すると、スプリアスの性能が増加する。位相ノイズが増加すると、実施例では、他の帯域に切り替え、位相ノイズを比較的低く維持しながら、混合次数を８よりも高く保持できる。図５に示す例において、帯域は、Ｘ軸の５７００付近の点線付近で、フィルタ８２からフィルタ８４に切り替わる。
【００２７】
ＰＬＬ性能の他の観点も同様に評価して、スイッチ８６及び８８の適切な制御を決定してもよい。例えば、位相ノイズの性能は、周波数の関数として、又はフィルタ８２及び８４の各々他のパラメータの関数としてプロットしてもよい。ここでは、スプリアス・レベル及び位相ノイズが２つの例であるが、スイッチ８６及び８８の制御において、他の多くの視点からＰＬＬ性能を説明してもよい。
【００２８】
すでに上述で説明したことの他に、これら説明が位相拘束ループの構成及び／又は動作の方法についても含んでいることが理解できよう。図６は、位相拘束ループを動作させる本発明の例示的な方法６００を示す。本発明の方法は、ステップ６０２にて、発振器からの発振出力を帰還信号路に沿って位相検出器に供給する。ステップ６０４にて、複数の抽出可能なコンポーネントを含む中間調整済み信号を発生するように、基準信号路内で基準信号を調整する。抽出可能なコンポーネントの１つをステップ６０６にて選択する。ステップ６０８にて、本発明の方法は、発振出力及び選択された抽出可能なコンポーネントに応じて、位相検出器から位相検出器出力を発生する。
【００２９】
上述から、ステップ６０４における調整は、信号内に多数の周波数帯域コンポーネントを発生するために、ＰＬＬ基準信号をＤＤＳブロックの出力と混合することにより実行できることが理解できよう。かかる場合、ステップ６０６における選択は、ミキサの出力に作用させるために、異なるフィルタの活性化を選択的に制御することにより実行できる。
【００３０】
上述の構成及び／又はアプローチは、単なる例示であり、多くの変更が可能であるので、これら特定の実施例及び例は、本発明をそれ自体に限定するものではないことが更に理解できよう。上述の特定のルーチン又は方法は、多くの処理方法の１つ以上を表すものである。そのようなものとして、図示の種々の動作を、図示の順序で、他の順序で、並列に、又はいくつかの部分を省略して実行してもよい。同様に、上述の実施例の特徴及び／又は結果を達成するのに、上述の処理の順序である必要は必ずしもないが、図示及び説明を簡単にするためである。本発明の要旨は、容易ではない新規な組合せと、種々の処理、システム及び構成の副次的な組合せを含んでおり、また、開示した他の特徴、機能、動作及び／又は特性と共に総ての均等も含んでいる。
【符号の説明】
【００３１】
１０ 電子装置（試験測定装置）
１４ ＰＬＬサブシステム
１６ ハウジング
１８ バッテリ
２０ 入力（部）
３０ 基準信号路
３２ 帰還信号路
３４ 位相検出器
３６ 発振器
４０ ＤＤＳブロック
４２ ロウパス・フィルタ
４４ 分周器
４６ ループ・フィルタ
４８ 分周器
６０ 櫛歯（コム）発生器
７０ スプリッタ
７２ ＤＤＳブロック
７４ ミキサ
７６ ロウパス・フィルタ
８０ スイッチング機構
８２、８４ フィルタ
８６、８８ スイッチ
【技術分野】
【０００１】
本発明は、位相ノイズが小さく、広い同調範囲の位相拘束ループ（ＰＬＬ）及びかかるＰＬＬを用いる試験測定装置に関する。
【背景技術】
【０００２】
デジタル信号及びアナログ信号を試験し、測定し、分析する種々の装置が存在する。これら装置には、位相拘束ループ（ＰＬＬ）がしばしば用いられ、種々の機能を実行する。広い周波数範囲にわたって位相ノイズが低く且つ同調分解能が高いＰＬＬによって、広範囲な適用という利点が得られるにもかかわらず、しばしば、ＰＬＬに対する性能条件が特定の設定に応じて決まる。１つの性能パラメータを改善することにより、設計変更が一般的には生じる。例えば、位相ノイズを最適化するある問題解決では、出力信号にスプリアス・パワーが誘導される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２４２８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さらに、性能条件は、通常、コスト、大きさ、パッケージ及び消費電力を考慮したバランスが必要である。特定の設計では、例えば、性能条件を適切に満たすが、バッテリ駆動携帯装置で実施するには、非常に大きな消費電力になるかもしれない。
【０００５】
そこで、広い周波数範囲にわたって位相ノイズが低く且つ同調分解能が高いＰＬＬにおいて、性能パラメータの変更により設計変更を必要としないＰＬＬ及びＰＬＬ方法と、かかるＰＬＬを有する試験測定器が望まれている。
【課題を解決するための手段】
【０００６】
本発明の試験測定装置は、ハウジング（１６）と；このハウジング内に配置され、バッテリ（１８）を受けるバッテリ・コネクタと；被試験信号（Ｆin）を受ける入力（２０）と；ハウジング内に配置され、バッテリから電力を供給される位相拘束ループ（ＰＬＬ）サブシステム（１４）とを具え；このＰＬＬサブシステムは、入力に動作可能に結合されると共に被試験信号から導出された基準信号（Ｆref）を受ける基準信号路（３０）を含み；ＰＬＬサブシステムは、基準信号路（３０）及び帰還信号路（３２）と動作可能に結合された位相検出器（３４）を更に含み；この位相検出器は、基準信号路及び帰還信号路から位相検出器に供給される信号に基づいた位相検出器出力を発生し；ＰＬＬサブシステムは、位相検出器に動作可能に結合されると共に、位相検出器出力に応答して且つ位相検出器出力に基づいた発振出力を発生する発振器（３６）を更に含み；発振出力が帰還信号路に供給され；基準信号路は、基準信号をダイレクト・デジタル・シンセサイザ（７２）からの出力と混合するミキサ（７４）を含み；基準信号路は、複数の異なるフィルタ（８２、８４）の１つを選択的にミキサ（７４）及び位相検出器（３４）の間に直列に配置するスイッチング機構（８０）を更に含む。なお、括弧内の参照符号は、実施例との対応関係を単に示すものであり、本発明を実施例のみに限定するものではない。
ダイレクト・デジタル・シンセサイザは、その出力の周波数が基準信号の周波数の約１／８よりも高くならないように構成されている。
複数の異なるフィルタの１つ（８２）は、バンドパス・フィルタとして構成されており、その中心周波数は、基準信号の周波数（Ｆref）とダイレクト・デジタル・シンセサイザの出力の周波数（Ｆdds）との和に等しい。また、複数の異なるフィルタの他の１つ（８４）は、バンドパス・フィルタとして構成され、その中心周波数は、基準信号の周波数からダイレクト・デジタル・シンセサイザの出力の周波数を減算した値に等しい。
スイッチング機構（８０）は、ミキサ（７４）及び位相検出器（３４）の間に第１フィルタ（８２）又は第２フィルタ（８４）のいずれかを直列に選択的に配置するように構成され、これら第１フィルタ及び第２フィルタは、異なる中心周波数のバンドパス・フィルタである。
第１フィルタ及び第２フィルタは、弾性表面波（ＳＡＷ）フィルタである。
スイッチング機構（８０）は、ＰＬＬサブシステム（１４）の動作パラメータに応じて、ミキサ及び位相検出器の間に第１フィルタ又は第２フィルタのいずれかを直列に選択的に配置するように構成されている。
動作パラメータは、基準信号の周波数である。
スイッチング機構（８０）は、基準信号の周波数（Ｆref）が低い範囲内のときと、この基準信号の周波数が高い範囲内ときに、第１フィルタをミキサ及び位相検出器の間に直列に配置し、また、基準信号の周波数が低い範囲及び高い範囲の中間の範囲内ときに、第２フィルタをミキサ及び位相検出器の間に直列に配置する。
【０００７】
本発明の位相拘束ループ（１４）は、基準信号路（３０）及び帰還信号路（３２）から入力を受け、これら入力に基づく位相検出器出力を発生する位相検出器（３４）と；この位相検出器に動作可能に結合され、位相検出器出力に応答し且つ位相検出器出力に基づいた発振出力を発生する発振器（３６）とを具え；発振出力が帰還信号路に供給され；基準信号路は、基準信号（Ｆref）をダイレクト・デジタル・シンセサイザ（７２）からの出力と混合するミキサ（７４）を含み；基準信号路は、複数の異なるフィルタ（８２、８４）の１つを選択的にミキサ及び位相検出器の間に直列に配置するスイッチング機構（８０）を更に含む。
ダイレクト・デジタル・シンセサイザ（７２）は、その出力の周波数が基準信号の周波数の約１／８よりも高くならないように構成されている。
複数の異なるフィルタの１つ（８２）は、バンドパス・フィルタとして構成されており、その中心周波数は、基準信号の周波数（Ｆref）とダイレクト・デジタル・シンセサイザの出力の周波数（Ｆdds）との和に等しい。また、複数の異なるフィルタの他の１つ（８４）は、バンドパス・フィルタとして構成され、その中心周波数は、基準信号の周波数からダイレクト・デジタル・シンセサイザの出力の周波数を減算した値に等しい。
スイッチング機構（８０）は、ミキサ及び位相検出器の間に第１フィルタ又は第２フィルタのいずれかを直列に選択的に配置するように構成され、これら第１フィルタ及び第２フィルタは、異なる中心周波数のバンドパス・フィルタである。
【０００８】
本発明の位相拘束ループ方法は、帰還信号路に沿って位相検出器に発振器からの発振出力を供給し；基準信号路において、基準信号を調節して、複数の抽出可能なコンポーネントを含む中間調整済み信号を発生し；中間調整済み信号の１つを選択し；抽出可能なコンポーネントの１つ及び発振出力に応じて、位相検出器（３４）からの位相検出出力を発生する。
基準信号を調整して中間調整済み信号を発生するには、基準信号をダイレクト・デジタル・シンセサイザ（７２）の出力と混合することを含む。
抽出可能なコンポーネントの１つを選択するには、基準信号とダイレクト・デジタル・シンセサイザ（７２）の出力との混合出力をバンドパス・フィルタ処理することを含む。
抽出可能なコンポーネントの１つを選択するには、基準信号とダイレクト・デジタル・シンセサイザ（７２）の出力との混合出力を第１フィルタ（８２）又は第２フィルタ（８４）のいずれかにスイッチングする（切り換える）ことを含む。
【図面の簡単な説明】
【０００９】
【図１】位相拘束ループ・サブストレートを含み、電気信号を試験し、測定し、及び／又は分析する電子装置（試験測定装置）を示す図である。
【図２】図１の装置内に使用できる位相拘束ループ・サブシステムの別の例を示す図である。
【図３】図１の装置内に使用できる位相拘束ループ・サブシステムの更に別の例を示す図である。
【図４】図１の装置内に使用できる本発明による位相拘束ループ・サブシステムの実施例を示す図である。
【図５】図４に示す位相拘束ループ・サブシステムの基準信号路に適用する制御法を評価するのに用いる典型的なデータ・プロットを示す図である。
【図６】本発明による位相高速ループ方法の例を示す図である。
【発明を実施するための形態】
【００１０】
図１は、被試験（電気）信号Ｆinを試験、測定及び／又は分析するのに用いる電子装置（試験測定装置）１０を示す。図示の例の装置は、携帯型（例えば、ハンドヘルド）であり、ハウジング１６内にＰＬＬサブシステム１４を含んでおり、バッテリ・コネクタを介してバッテリ１８により電力が供給される。ここで述べた如く、ＰＬＬサブシステム１４は、この例では図示のように、携帯型装置に有利に使用できるように最適化できるが、このＰＬＬサブシステムは、他の装置にも使用できることが明らかであろう。
【００１１】
装置１０は、被試験信号Ｆinを受ける入力（部）２０を具えている。この信号は、有線又は無線のいずれで受けてもよい。ＰＬＬ基準信号Ｆrefは、入力電気信号から導出され、ＰＬＬサブシステム１４の基準信号路３０を介して、このＰＬＬサブシステム１４に供給される。いくつかの例において、ＰＬＬ基準信号Ｆrefを装置１０内の発振器から発生することもできる。この方法においては、基準クロックを用いて、位相ノイズが低い性能のＰＬＬ出力を発生できる。例えば、システム基準クロックは、特定の周波数オフセットにてシステム位相ノイズ性能に影響を与えないように充分にクリアの信号でもよい。
【００１２】
ＰＬＬサブシステム１４は、帰還信号路３２も含んでいる。これら基準信号路３０及び帰還信号路３２は、位相検出器３４に結合されている。この位相検出器３４は、入力端で受けた２つの信号の間の位相差を検出する。発振器３６は、ループ・フィルタ４６を介して位相検出器３４により動作可能に制御され、位相検出器の出力に応答して発振出力Ｆoutを発生するように駆動される。上述の帰還信号路３２は、発振器３６の出力及び位相検出器３４の入力の間となる。図示の例では、負帰還路となる。この負帰還路は、発振器出力ＦoutをＰＬＬ基準信号Ｆrefで決まる特性（即ち、出力周波数及び位相オフセット）に近づけ、好ましくはロックするようにする。基準信号路及び／又は帰還信号路は、所望の出力対入力周波数比を達成する分周器（１／Ｒ、１／Ｎ）、信号路を適切に調節するフィルタ、所望の他のコンポーネント（３６の後段のスプリッタ、増幅器など）を含んでもよい。
【００１３】
多くの設定において、発振器３６は、同調範囲の広い同調電圧制御発振器（ＶＣＯ）であり、ＰＬＬが低い位相ノイズであることが望ましい。側波帯位相ノイズを減らすために、ループ帯域幅を広くするようなコンポーネントを選択してもよい。さらに、市販のシンセサイザに対して多くの設定を行い、バッテリで動作するハンドヘルド又は他の携帯型装置に望ましいように低消費電力にもできる。しかし、かかる組合せの結果は、望ましくない高位相ノイズを発生するシンセサイザとなるかもしれない。
【００１４】
よって、位相検出器３４に供給されて比較される周波数（比較周波数）を高くすることにより、シンセサイザへのノイズの減らすことができる。ＰＬＬの整数分周比において、ＰＬＬの同調ステップを増加することにより、比較周波数を上げることができる。これによる分解能の低下は、多くのアプリケーションで許容できないので、基準信号路にダイレクト・デジタル・シンセサイザ（ＤＤＳ）を用いることが望ましい。ＤＤＳは、非常に低い位相ノイズで、非常に細かい分解能の周波数同調を行える。
【００１５】
図２は、ＰＬＬサブシステム１４の別の例を示し、基準信号路３０にＤＤＳを用いている。特に、図示の例の基準信号路３０は、位相検出器３４に基準信号を供給するために、ＤＤＳブロック（本願において単にＤＤＳと呼ぶこともある）４０と、ロウパス・フィルタ４２と、分周器４４とを含んでいる。位相検出器出力（位相検出器３４の出力）は、ループ・フィルタ４６を介して発振器３６（例えば、ＶＣＯ）を駆動して、発振出力Ｆoutを発生する。帰還信号路３２は、分周器４８も含んでもよい。この分周器４８は、分周器４４との組合せにて選択され、所望の周波数逓倍及び／又はＰＬＬ性能の同調の他の条件を提供できる。
【００１６】
図３は、図２の例と類似の他のＤＤＳを用いたＰＬＬサブシステム１４の更に別の例を示す。ここでは、櫛歯（コム）発生器６０が帰還信号路３２にミキサを介して関わり、同期及び出力安定化の機能を果たす。
【００１７】
よって、これら図２及び図３の例は、広い同調範囲と高分解能を提供する一方、位相ノイズを減らす。これら構成は、ＰＬＬ出力スペクトル内に望ましくない周波数スプリアスを発生する他の構成よりも好ましいものである。しかし、特に、図２及び図３に示す例では、ｎ＊Ｆref＋／−ｍ＊Ｆddsのスプリアスを発生する。Ｆrefの基準周波数に関連するＤＤＳ出力周波数が高くなるほど、スプリアス・レベルも高くなる。
【００１８】
低いＤＤＳ出力周波数を用いて、位相比較器の比較周波数を高く維持するために、これら例では、ＤＤＳ入力周波数によりＤＤＳ出力周波数をアップ・コンバートしてもよい。しかし、いくつかの例において、異なる信号源を用いてもよい。例えば、あるアプローチでは、端数（分数：fractional）シンセサイザ又はより複雑なシステムをＤＤＳと置換してもよい。しかし、類似の低いスプリアス・レベルを達成するには、依然、アップ・コンバートが必要である。
【００１９】
図４は、本発明によるＰＬＬサブシステム１４の実施例を示す。上述と同様に、この図４の実施例は、上述の例の多くの又は総ての利点を達成する一方、更に、出力スペクトルにおける望ましくないスプリアスを更に除去又は減少させることができる。特に、図４の実施例は、複数のコンポーネントの抽出を達成するために（例えば、選択的に通過フィルタ処理する）、基準信号路３０にて処理及び／又は信号の調整を行う。動作条件に応じて、これらコンポーネントの１つにおけるスプリアス・ノイズ及び／又は他の性能条件は、他のコンポーネントにおけるよりも、相対的に望ましいか又は望ましくない。そして、好ましいコンポーネントを選択（例えば、フィルタ処理して）して、位相検出器３４に通過させることができる。
【００２０】
特に、図４の本発明の実施例に示すように、基準信号路３０内のスプリッタ７０にてＰＬＬ基準信号Ｆrefを分割して、この基準信号ＦrefがＤＤＳブロック７２及びミキサ７４を駆動できる。ＤＤＳ７２の出力信号は、ロウパス・フィルタ７６を介してミキサ７４に供給され、このミキサ７４がＤＤＳ出力を基準信号Ｆrefと混合する。ミキサ７４及び位相検出器３４の間には、スイッチング機構８０が配置されている。このスイッチング機構８０は、位相検出器３４の基準入力とミキサ出力との間に、所望フィルタを選択的に直列に配置する。
【００２１】
種々の他の細目において、図４に示す本発明の実施例は、図２及び図３を参照して説明した例と類似し
てもよい。位相検出器３４に他に、図示の本発明の実施例のメイン・ループ（帰還信号路）は、ループ・フィルタ４６及びＶＣＯ３６を含んでもよく、ＶＣＯ３６の出力（Ｆout）が位相検出器３４に帰還される。また、上述の例のように、分周器４４及び４８を位相検出器３４への信号路内に設けて、周波数逓倍や同調を適切に行う。
【００２２】
図４に示す本発明の実施例において、スプリアス・レベルを減らす１つのアプローチは、Ｆrefの周波数に関連するＤＤＳブロック７２の出力周波数の設定することである。特に、ＤＤＳブロック７２の出力周波数の設定をＦrefの周波数の１／８にまでにすることは、スプリアス・レベルを効果的に減らすが、他の実施例を制限するものではない。次に、ミキサ７４を用いて、位相検出器３４の比較周波数を高くする。この実施例において、ＤＤＳブロック７２の出力周波数をＦref周波数の１/８付近に設定することにより、ＤＤＳの出力及び基準信号Ｆrefの混合の最小次数（オーダー）を８次に維持しながら、広い同調範囲も提供できる。ミキサ７４での混合の結果、中間調整済み信号（ミキサ７４の出力信号）内に２つの周波数帯域である（１）Ｆref＋Ｆdds及び（２）Ｆref−Ｆddsが得られる。図示の実施例において、これら帯域の１つを位相検出器３４への信号として用い、スイッチング機構８０を用いて、適切な帯域を選択する。
【００２３】
適切な帯域を選択するには、多くの可能性が存在する。図４に示す本発明の実施例においては、フィルタ８２及び８４を用いる。いくつかの他の実施例においては、フィルタ８２及び８４は、種々のバンドパス・フィルタの任意のものでよい。特定実施例において、フィルタ８２及び８４は、表面弾性波（ＳＡＷ）フィルタでもよい。他の実施例は、これに限定されるものではなく、他の適切なフィルタを用いてもよい。スイッチ８６及び８８の動作により、フィルタ８２及び８４の一方又は他方を活性化して、選択されたフィルタをミキサ７４及び位相検出器３４の間に直列に配置する。市販の整数シンセサイザを用いるいくつかの実施例においては、最大電力検出器周波数が制限されるかもしれない。例として、プリスケーラ比がＰならば、帰還信号路での分周比は、Ｎ＝Ｂ＊Ｐ＋Ａ、Ｂ＞Ａである。この方法において、ここで説明したように、Ｆref＋Ｆadds経路及びＦref−Ｆadds経路を用いて、ＰＬＬを最良の位相ノイズに最適化できる。
【００２４】
特に、２つの同調帯域を用いることにより、図４に示す本発明の実施例は、完全なＤＤＳの同調を活用して、最適化された位相ノイズ及びスプリアス性能を提供する。この構成は、高周波数セクションを簡略化し、比較的低周波数におけるフィルタ処理を可能にする。さらに、この実施例は、ＹＩＧのＶＣＯ並びにＧａＡｓ分周器及び位相検出器などの大消費電力のコンポーネントを用いることなく実現できる。上述の全てのＰＬＬシステムは、実際に１．５Ｗ未満の消費電力にて設計できた。低消費電力部品による設計を実現することにより、携帯型高性能製品にも適切に利用できる。
【００２５】
スイッチ８６及び８８の制御条件は、種々の方法で決定できる。あるアプローチによれば、動作周波数範囲にわたる基準信号を連続的にＰＬＬサブシステム１４に供給して、経験に基づいて、スプリアス応答、位相ノイズ、及びＰＬＬ性能の他の状況を観察して、決定してもよい。また、フィルタ８２のみを用いて、この周波数範囲にわたる第１掃引を実行し、次に、他のフィルタ８４に対して、第２掃引を実行してもよい。得られたデータを比較して、ポイント毎の又は領域での比較を行い、異なる条件下で用いる適切なフィルタを決定する。
【００２６】
図５は、フィルタ８２及び８４を用いるときに、図４のＰＬＬサブシステムの性能比較の例を示す。左側の垂直軸は、Ｆred及びＦddsの間での混合の最小次数（オーダー）を表し、右側の垂直軸は、位相ノイズを表す。水平軸は、帯域を表す。一般的に、混合の次数が低下すると、スプリアスの性能が増加する。位相ノイズが増加すると、実施例では、他の帯域に切り替え、位相ノイズを比較的低く維持しながら、混合次数を８よりも高く保持できる。図５に示す例において、帯域は、Ｘ軸の５７００付近の点線付近で、フィルタ８２からフィルタ８４に切り替わる。
【００２７】
ＰＬＬ性能の他の観点も同様に評価して、スイッチ８６及び８８の適切な制御を決定してもよい。例えば、位相ノイズの性能は、周波数の関数として、又はフィルタ８２及び８４の各々他のパラメータの関数としてプロットしてもよい。ここでは、スプリアス・レベル及び位相ノイズが２つの例であるが、スイッチ８６及び８８の制御において、他の多くの視点からＰＬＬ性能を説明してもよい。
【００２８】
すでに上述で説明したことの他に、これら説明が位相拘束ループの構成及び／又は動作の方法についても含んでいることが理解できよう。図６は、位相拘束ループを動作させる本発明の例示的な方法６００を示す。本発明の方法は、ステップ６０２にて、発振器からの発振出力を帰還信号路に沿って位相検出器に供給する。ステップ６０４にて、複数の抽出可能なコンポーネントを含む中間調整済み信号を発生するように、基準信号路内で基準信号を調整する。抽出可能なコンポーネントの１つをステップ６０６にて選択する。ステップ６０８にて、本発明の方法は、発振出力及び選択された抽出可能なコンポーネントに応じて、位相検出器から位相検出器出力を発生する。
【００２９】
上述から、ステップ６０４における調整は、信号内に多数の周波数帯域コンポーネントを発生するために、ＰＬＬ基準信号をＤＤＳブロックの出力と混合することにより実行できることが理解できよう。かかる場合、ステップ６０６における選択は、ミキサの出力に作用させるために、異なるフィルタの活性化を選択的に制御することにより実行できる。
【００３０】
上述の構成及び／又はアプローチは、単なる例示であり、多くの変更が可能であるので、これら特定の実施例及び例は、本発明をそれ自体に限定するものではないことが更に理解できよう。上述の特定のルーチン又は方法は、多くの処理方法の１つ以上を表すものである。そのようなものとして、図示の種々の動作を、図示の順序で、他の順序で、並列に、又はいくつかの部分を省略して実行してもよい。同様に、上述の実施例の特徴及び／又は結果を達成するのに、上述の処理の順序である必要は必ずしもないが、図示及び説明を簡単にするためである。本発明の要旨は、容易ではない新規な組合せと、種々の処理、システム及び構成の副次的な組合せを含んでおり、また、開示した他の特徴、機能、動作及び／又は特性と共に総ての均等も含んでいる。
【符号の説明】
【００３１】
１０ 電子装置（試験測定装置）
１４ ＰＬＬサブシステム
１６ ハウジング
１８ バッテリ
２０ 入力（部）
３０ 基準信号路
３２ 帰還信号路
３４ 位相検出器
３６ 発振器
４０ ＤＤＳブロック
４２ ロウパス・フィルタ
４４ 分周器
４６ ループ・フィルタ
４８ 分周器
６０ 櫛歯（コム）発生器
７０ スプリッタ
７２ ＤＤＳブロック
７４ ミキサ
７６ ロウパス・フィルタ
８０ スイッチング機構
８２、８４ フィルタ
８６、８８ スイッチ
【特許請求の範囲】
【請求項１】
ハウジングと、
該ハウジング内に配置され、バッテリを受けるバッテリ・コネクタと、
被試験信号を受ける入力と、
上記ハウジング内に配置され、上記バッテリから電力を供給される位相拘束ループ（ＰＬＬ）サブシステムとを具え、
該ＰＬＬサブシステムは、上記入力に動作可能に結合されると共に上記被試験信号から導出された基準信号を受ける基準信号路を含み、
上記ＰＬＬサブシステムは、上記基準信号路及び帰還信号路と動作可能に結合された位相検出器を更に含み、該位相検出器は、上記基準信号路及び上記帰還信号路から上記位相検出器に供給される信号に基づいた位相検出器出力を発生し、
上記ＰＬＬサブシステムは、上記位相検出器に動作可能に結合されると共に上記位相検出器出力に応答して且つ上記位相検出器出力に基づいた発振出力を発生する発振器を更に含み、上記発振出力が上記帰還信号路に供給され、
上記基準信号路は、上記基準信号をダイレクト・デジタル・シンセサイザからの出力と混合するミキサを含み、
上記基準信号路は、複数の異なるフィルタの１つを選択的に上記ミキサ及び上記位相検出器の間に直列に配置するスイッチング機構を更に含む試験測定装置。
【請求項２】
基準信号路及び帰還信号路から入力を受け、これら入力に基づく位相検出器出力を発生する位相検出器と、
該位相検出器に動作可能に結合され、上記位相検出器出力に応答し且つ上記位相検出器出力に基づいた発振出力を発生する発振器とを具え、
上記発振出力が上記帰還信号路に供給され、
上記基準信号路は、基準信号をダイレクト・デジタル・シンセサイザからの出力と混合するミキサを含み、
上記基準信号路は、複数の異なるフィルタの１つを選択的に上記ミキサ及び上記位相検出器の間に直列に配置するスイッチング機構を更に含む位相拘束ループ。
【請求項３】
帰還信号路に沿って位相検出器に発振器からの発振出力を供給し、
基準信号路において、基準信号を調節して、複数の抽出可能なコンポーネントを含む中間調整済み信号を発生し、
上記中間調整済み信号の１つを選択し、
上記抽出可能なコンポーネントの１つ及び上記発振出力に応じて、上記位相検出器からの位相検出出力を発生する位相拘束ループ方法。
【請求項１】
ハウジングと、
該ハウジング内に配置され、バッテリを受けるバッテリ・コネクタと、
被試験信号を受ける入力と、
上記ハウジング内に配置され、上記バッテリから電力を供給される位相拘束ループ（ＰＬＬ）サブシステムとを具え、
該ＰＬＬサブシステムは、上記入力に動作可能に結合されると共に上記被試験信号から導出された基準信号を受ける基準信号路を含み、
上記ＰＬＬサブシステムは、上記基準信号路及び帰還信号路と動作可能に結合された位相検出器を更に含み、該位相検出器は、上記基準信号路及び上記帰還信号路から上記位相検出器に供給される信号に基づいた位相検出器出力を発生し、
上記ＰＬＬサブシステムは、上記位相検出器に動作可能に結合されると共に上記位相検出器出力に応答して且つ上記位相検出器出力に基づいた発振出力を発生する発振器を更に含み、上記発振出力が上記帰還信号路に供給され、
上記基準信号路は、上記基準信号をダイレクト・デジタル・シンセサイザからの出力と混合するミキサを含み、
上記基準信号路は、複数の異なるフィルタの１つを選択的に上記ミキサ及び上記位相検出器の間に直列に配置するスイッチング機構を更に含む試験測定装置。
【請求項２】
基準信号路及び帰還信号路から入力を受け、これら入力に基づく位相検出器出力を発生する位相検出器と、
該位相検出器に動作可能に結合され、上記位相検出器出力に応答し且つ上記位相検出器出力に基づいた発振出力を発生する発振器とを具え、
上記発振出力が上記帰還信号路に供給され、
上記基準信号路は、基準信号をダイレクト・デジタル・シンセサイザからの出力と混合するミキサを含み、
上記基準信号路は、複数の異なるフィルタの１つを選択的に上記ミキサ及び上記位相検出器の間に直列に配置するスイッチング機構を更に含む位相拘束ループ。
【請求項３】
帰還信号路に沿って位相検出器に発振器からの発振出力を供給し、
基準信号路において、基準信号を調節して、複数の抽出可能なコンポーネントを含む中間調整済み信号を発生し、
上記中間調整済み信号の１つを選択し、
上記抽出可能なコンポーネントの１つ及び上記発振出力に応じて、上記位相検出器からの位相検出出力を発生する位相拘束ループ方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１９４９０３（Ｐ２００９−１９４９０３Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００９−１３５９１（Ｐ２００９−１３５９１）
【出願日】平成２１年１月２３日（２００９．１．２３）
【出願人】（３９１００２３４０）テクトロニクス・インコーポレイテッド (234)
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２１年１月２３日（２００９．１．２３）
【出願人】（３９１００２３４０）テクトロニクス・インコーポレイテッド (234)
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
【Ｆターム（参考）】
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