フリップフロップ回路
【課題】不感帯が少なく高速安定動作が可能なフリップフロップ回路を提供すること。
【解決手段】本発明は、データ信号Dと、立ち上がり遅延クロック信号CKdとを入力し、データ信号Dの立ち下がりと立ち上がり遅延クロック信号CKdの立ち下がりとによって内部ノードNCの信号を立ち上げる第1のラッチ回路L1と、内部ノードNCの信号とクロック信号CKとを入力し、内部ノードNCの信号が立ち上がっている状態でクロック信号CKが立ち下がるタイミングにより内部ノードXの信号を立ち下げる第2のラッチ回路L2と、内部ノードXの信号とクロック信号CKとを入力し、クロック信号CKが立ち上がっている状態でのデータ信号Dを保持する出力信号を生成するための第3のラッチ回路L3と、内部ノードNCの信号を立ち上がり遅延クロック信号CKdによってプルダウンさせるプルダウン回路PDとを備えるフリップフロップ回路である。
【解決手段】本発明は、データ信号Dと、立ち上がり遅延クロック信号CKdとを入力し、データ信号Dの立ち下がりと立ち上がり遅延クロック信号CKdの立ち下がりとによって内部ノードNCの信号を立ち上げる第1のラッチ回路L1と、内部ノードNCの信号とクロック信号CKとを入力し、内部ノードNCの信号が立ち上がっている状態でクロック信号CKが立ち下がるタイミングにより内部ノードXの信号を立ち下げる第2のラッチ回路L2と、内部ノードXの信号とクロック信号CKとを入力し、クロック信号CKが立ち上がっている状態でのデータ信号Dを保持する出力信号を生成するための第3のラッチ回路L3と、内部ノードNCの信号を立ち上がり遅延クロック信号CKdによってプルダウンさせるプルダウン回路PDとを備えるフリップフロップ回路である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フリップフロップ回路に関し、特にTrue Signal Phase Clock型のD型フリップフロップ回路に好適なものに関する。
【背景技術】
【0002】
クロック同期システムにおいて、位相同期ループ(Phase Locked Loop、以下「PLL」と言う。)や、遅延同期ループ(Delay Locked Loop、以下「DLL」と言う。)等で代表されるクロックジェネレータは、外部データ(外部クロック)と内部クロックとの同期を保つために必要不可欠な要素回路であり、外部クロックと内部クロックとの位相関係をクロックジェネレータによって精度良く合わせ込むことが安定なクロック同期システムを構築する上で非常に重要となっている。
【0003】
図7は、クロックジェネレータの例として、デジタル方式によるDLLの構成を示すブロック図である。このDLLでは、外部クロックCLKEXTと内部クロックCLKINTとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するアップ/ダウンカウンタ(以下、「カウンタ」と言う。)2、遅延時間の調整を行う遅延ライン3およびクロックドライバ4から構成されている。
【0004】
図8は、遅延ラインを構成するDelay Unitの例を示す回路図で、インバータINV1、INV2、INV3、スイッチSW1、SW2、容量C1、C2によって構成されている。この遅延ラインでは、図7に示すカウンタ2からの出力信号n bitのレベルにより容量C1およびC2を遅延ラインに接続するかしないかの切り替えが行われ、これによって遅延量の調整を実現している。
【0005】
図9は、デジタル方式DLLのタイミングチャートである。このタイミングチャートをもとに位相調整の動作原理を説明する。すなわち、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合(図9に示す期間1)は、信号DNが”H”レベルとなり、図7に示すカウンタ2はダウンカウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインから切り離され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていく。
【0006】
逆に、内部クロックCLKINTが外部クロックCLKEXTを追い越してしまった場合(図9に示す期間2)は、信号UPが”H”レベルとなり、図7に示すカウンタ2はアップウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインに接続され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていくことになる。
【0007】
以上のような構成/動作により、外部クロックCLKEXTと内部クロックCLKINTとの位相差を見かけ上ゼロに近づけていくことになるが、その精度は位相比較器1の精度に大きく左右されることになる。つまり、高精度なクロックジェネレータを設計するには外部クロックCLKEXTと内部クロックCLKINTとの位相差を高精度に検出することが可能な位相比較器1を設計することが必要となる。
【0008】
図10は、従来の位相比較器を説明する図、図11は、従来の位相比較器の入出力波形を説明する図である。図10に示すように、従来の位相比較器はD型フリップフロップ(以下、「DFF」と言う。)を用いた構成であり、データ信号Dとして内部クロックCLKINTを、クロック信号CKとして外部クロックCLKEXTをそれぞれ接続し、正相出力Qに信号UPを、逆相出力Qbに信号DNを接続している。
【0009】
図11に示すように、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合は信号DNが”H”レベルとなり、外部クロックCLKEXTより内部クロックCLKINTの方が進んでいる場合は信号UPが”H”レベルとため、位相比較器としての機能を実現していることがわかる。この構成では、DFFの不感帯を狭めることがそのまま位相差検出の高精度化につながるため、高速に応答し不感帯の狭いダイナミック型のDFFを用いることで、位相検出の精度を高めることが可能となる。
【0010】
図12は、ダイナミック型DFFの一例を示す回路図である。この回路はTrue Signal Phase Clock(以下、「TSPC」と言う。)DFFであり、正相クロックのみで動作させることにより高速、狭不感帯を実現している。
【0011】
DFFは、第1のpチャネルトランジスタP1、第2のpチャネルトランジスタP2および第1のnチャネルトランジスタN1から構成される第1のラッチ回路L1、第3のpチャネルトランジスタP3および第2のnチャネルトランジスタN2、第3のnチャネルトランジスタN3から構成される第2のラッチ回路L2、さらに第4のpチャネルトランジスタP4および第4のnチャネルトランジスタN4、第5のnチャネルトランジスタN5から構成される第3のラッチ回路L3およびインバータINV4から構成されている。
【0012】
データ信号Dは、第1のpチャネルトランジスタP1および第1のnチャネルトランジスタN1のゲートに接続され、クロック信号CKは第2のpチャネルトランジスタP2、第3のpチャネルトランジスタP3および第3のnチャネルトランジスタN3、第4のnチャネルトランジスタN4のゲートに接続されている。
【0013】
また、第1のラッチ回路L1の出力信号NCは第2のnチャネルトランジスタN2のゲートに、第2のラッチ回路L2の出力信号Xは第4のpチャネルトランジスタP4および第5のnチャネルトランジスタN5のゲートへそれぞれ接続されている。
【0014】
図13は、DFFのデータ信号のDの”L”レベルを取り込む際のタイミングチャートである。データ信号Dおよびクロック信号CKが”L”レベルになると、内部ノードNCが”H”レベルになる。これをうけて第2のnチャネルトランジスタN2がオンし、内部ノードAも”H”レベルとなる。
【0015】
次に、クロック信号CKが”H”レベルになると、内部ノードNCはフローティング状態となる。このタイミングで第3のnチャネルトランジスタN3がオンするため、内部ノードAが”L”レベルに変化することになり、第2のnチャネルトランジスタN2のゲート容量によるカップリングの影響をうけ、フローティングとなっている内部ノードNCはレベルが落ち込むことになる。このため、第2のnチャネルトランジスタN2のgm(相互コンダクタンス)が落ち、内部ノードXの信号変化が遅くなり、クロック信号CKの立ち上がりタイミングから”L”出力までに遅延が生じてしまう。
【0016】
さらに、データ信号Dの立ち上がりを受けて内部ノードNCが”L”レベルとなり、第2のnチャネルトランジスタN2がオフするまでの時間とクロック信号CKの立ち上がりから内部ノードXが”L”レベルまで変化するまでの時間との差がデータホールド時間のマージンと考えられるから、前述したようなクロック信号CKの立ち上がりを受けて内部ノードNCが中間レベルに落ちこむことはデータホールド時間のマージンを損なうことになってしまう。つまり、内部にフローティングノードがあることにより高速性と狭不感帯の性能とを損なっていることになる。
【0017】
従来、TSPC−DFFを改善した例として、内部ノードNCにプルダウン用のnチャネルトランジスタを接続し、そのゲートレベルとしてクロック信号CKを遅延させた信号で制御させる技術が開示されている(特許文献1参照)。
【0018】
【特許文献1】特開2005−318479号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
しかし、特許文献1に開示の技術を用いても、クロック信号CKを遅延させた時間の間は内部ノードNCが結局フローティング状態となるため、高速性と狭不感帯の性能とを損なうという問題点は解決されない。
【0020】
つまり、特許文献1に開示のフリップフロップ回路では、第6のnチャネルトランジスタN6に遅延クロックが入力されているものの、第2のpチャネルトランジスタP2には通常のクロック(遅延していないクロック)が入力されているため、クロックが”L”レベルから”H”レベルに変化してから遅延クロックが”L”レベルから”H”レベルに変化するまでの時間帯にノードN1がフローティングのままとなってしまう。
【0021】
ここで、第2のpチャネルトランジスタP2にも遅延クロックを入力するが考えられるが、この場合には、通常のクロックが”H”レベルから”L”レベルに変化したときのノードN1のプリチャージ時間が減ることになるため、より高周波で動作させた場合にプリチャージが不順分となり、誤動作を起こす可能性が生じる。
【0022】
本発明は、不感帯が少なく高速動作が可能であり、安定動作可能な位相比較器に適したフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明は、データ信号と、クロック信号の立ち上がりのみ遅延した立ち上がり遅延クロック信号とを入力し、データ信号が立ち下がっている状態で立ち上がり遅延クロック信号の立ち下がりによって第1のノードの信号を立ち上げ、立ち上がり遅延クロック信号の立ち上がりによって第1のノードの信号を立ち下げる第1のラッチ回路と、第1のノードの信号とクロック信号とを入力し、第1のノードの信号が立ち上がっている状態でクロック信号が立ち下がるタイミングにより第2のノードの信号を立ち下げる第2のラッチ回路と、第2のノードの信号とクロック信号とを入力し、クロック信号が立ち上がっている状態でのデータ信号を保持する出力信号を生成するための第3のラッチ回路と、第1のノードの信号を立ち上がり遅延クロック信号によってプルダウンさせるプルダウン回路とを備えるフリップフロップ回路である。
【0024】
このような本発明では、第1のノードにプルダウン回路が設けられているため、第1のノードのフローティング期間の発生を抑制できるとともに、プルダウン回路や第1のラッチ回路に立ち上がりのみ遅延する信号を与えるため、立ち下がりについては遅延せず、第1のノードのプリチャージ時間のロスを抑制できるようになる。
【0025】
また、本発明は、第2のノードにクロックドインバータ回路が接続されているフリップフロップ回路でもある。これにより、第2のノードのフローティングを防止できるようになる。
【0026】
ここで、第1のラッチ回路としては、第1のpチャネルトランジスタと第2のpチャネルトランジスタと第1のnチャネルトランジスタとが直列に接続された構成を備え、第1のpチャネルトランジスタおよび第1のnチャネルトランジスタのゲートにデータ信号が入力され、第2のpチャネルトランジスタのゲートに立ち上がり遅延クロック信号が入力されるものである。
【0027】
また、第2のラッチ回路としては、第3のpチャネルトランジスタと第2のnチャネルトランジスタと第3のnチャネルトランジスタとが直列に接続された構成を備え、第3のpチャネルトランジスタのゲートおよび第3のnチャネルトランジスタのゲートにクロック信号が入力され、第2のnチャネルトランジスタのゲートに第1のノードの信号が入力されるものである。
【0028】
また、第3のラッチ回路としては、第4のpチャネルトランジスタと第4のnチャネルトランジスタと第5のnチャネルトランジスタとが直列に接続された構成を備え、第4のpチャネルトランジスタのゲートおよび第5のnチャネルトランジスタのゲートに第2のノードの信号が入力され、第4のnチャネルトランジスタのゲートにクロック信号が入力されるものである。
【0029】
また、プルダウン回路としては、第6のnチャネルトランジスタを備えており、第6のnチャネルトランジスタのゲートに立ち上がり遅延クロック信号が入力され、第6のnチャネルトランジスタのソースに第1のノードが接続されるものである。
【0030】
また、クロックドインバータ回路としては、第5のpチャネルトランジスタと第6のpチャネルトランジスタと第7のnチャネルトランジスタと第8のnチャネルトランジスタとが直列に接続された構成を備え、第5のpチャネルトランジスタのゲートに第1のノードの信号が入力され、第6のpチャネルトランジスタのゲートおよび第7のnチャネルトランジスタのゲートに第2のノードの信号がインバータを介して入力され、第8のnチャネルトランジスタのゲートにクロック信号が入力されるものである。
【発明の効果】
【0031】
本発明によれば、フリップフロップ回路において不感帯が少なく高速動作が可能となり、安定動作可能な位相比較器を構成することが可能となる。
【発明を実施するための最良の形態】
【0032】
以下、本発明の実施の形態を図に基づき説明する。
【0033】
<フリップフロップ回路>
本実施形態に係るフリップフロップ回路は、例えば、図7に示すデジタル方式のDLLにおける位相比較器1として適用されるものである。すなわち、DLLでは、外部クロックCLKEXTと内部クロックCLKINTとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するカウンタ22、遅延時間の調整を行う遅延ライン3およびクロックドライバ4から構成されている。
【0034】
遅延ラインは図8に示すようなインバータINV1、INV2、INV3、スイッチSW1、SW2、容量C1、C2よりなるDelay Unitによって構成され、図7に示すカウンタ2からの出力信号n bitのレベルにより容量C1およびC2を遅延ラインに接続するかしないかを切り替えることで遅延量の調整を実現している。
【0035】
DLLでは、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合は、信号DNが”H”レベルとなり、カウンタ2はダウンカウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインから切り離され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていく。
【0036】
逆に、内部クロックCLKINTが外部クロックCLKEXTを追い越してしまった場合は、信号UPが”H”レベルとなり、カウンタ2はアップウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインに接続され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていくことになる。
【0037】
図10に示すように、DLLに用いられる位相比較器をDFFで構成する場合、データ入力部(データ信号D)に内部クロックCLKINTを、クロック入力部に外部クロックCLKEXTをそれぞれ接続し、正相出力Qに信号UPを、逆相出力Qbに信号DNを接続している。本実施形態のフリップフロップ回路は、このようなDLLの位相比較器に用いられるもので、次のような構成となっている。
【0038】
図1は、本実施形態に係るフリップフロップ回路を説明する回路図である。このフリップフロップ回路は、主としてTSPC型DFFとなっている。すなわち、本実施形態のフリップフロップ回路は、データ信号Dと、クロック信号CKの立ち上がりのみ遅延した立ち上がり遅延クロック信号CKdとを入力し、このデータ信号Dが立ち下がっている状態で立ち上がり遅延クロック信号CKdの立ち下がりによって第1のノードである内部ノードNCの信号を立ち上げ、立ち上がり遅延クロック信号CKdの立ち上がりによって内部ノードNCの信号を立ち下げる第1のラッチ回路L1と、内部ノードNCの信号とクロック信号CKとを入力し、内部ノードNCの信号が立ち上がっている状態でクロック信号CKが立ち下がるタイミングにより第2のノードである内部ノードXの信号を立ち下げる第2のラッチ回路とL2、内部ノードXの信号とクロック信号CKとを入力し、クロック信号CKが立ち上がっている状態でのデータ信号Dを保持する出力信号Qを生成するための第3のラッチ回路L3と、内部ノードNCの信号を立ち上がり遅延クロック信号CKdによってプルダウンさせるプルダウン回路PDとを備えている。
【0039】
ここで、立ち上がり遅延クロック信号CKdは、立ち上がり遅延回路DCによって生成される。図2は、立ち上がり遅延回路の例を示す回路図であり、入力段はpチャネルトランジスタP7のgm(相互コンダクタンス)を大に、nチャネルトランジスタN9のgmを小さく設定し、次段はその逆に設定していくことで入力信号(ここではクロック信号)の立ち上がりエッジの伝播遅延を大きく、立ち下がりエッジの伝播遅延を小さく設定している。
【0040】
本実施形態のフリップフロップ回路において、第1のラッチ回路L1は、第1のpチャネルトランジスタP1と第2のpチャネルトランジスタP2と第1のnチャネルトランジスタN1とが直列に接続された構成を備え、第1のpチャネルトランジスタP1および第1のnチャネルトランジスタN1のゲートにデータ信号Dが入力され、第2のpチャネルトランジスタP2のゲートに立ち上がり遅延クロック信号CKdが入力される。
【0041】
また、第2のラッチ回路L2は、第3のpチャネルトランジスタP3と第2のnチャネルトランジスタN2と第3のnチャネルトランジスタN3とが直列に接続された構成を備え、第3のpチャネルトランジスタP3のゲートおよび第3のnチャネルトランジスタN3のゲートにクロック信号CKが入力され、第2のnチャネルトランジスタN2のゲートに内部ノードNCの信号が入力される。
【0042】
また、第3のラッチ回路L3は、第4のpチャネルトランジスタP4と第4のnチャネルトランジスタN4と第5のnチャネルトランジスタN5とが直列に接続された構成を備え、第4のpチャネルトランジスタP4のゲートおよび第5のnチャネルトランジスタN5のゲートに内部ノードXの信号が入力され、第4のnチャネルトランジスタN4のゲートにクロック信号CKが入力される。
【0043】
また、プルダウン回路PDは、第6のnチャネルトランジスタN6を備えており、第6のnチャネルトランジスタN6のゲートに立ち上がり遅延クロック信号CKdが入力され、第6のnチャネルトランジスタN6のソースに内部ノードNCが接続される。
【0044】
このプルダウン回路PDが内部ノードNCに接続されることで、内部ノードNCが動作中にフローティングとなることを防止することができる。つまり、内部ノードNCにプルダウン用の第6のnチャネルトランジスタN6を付加し、そのゲート電位およびラッチ回路L1を形成する第2のpチャネルトランジスタP2のゲート電位を立ち上がり遅延クロック信号CKdで制御することで、内部ノードNCが動作期間中フローティングレベルになることを防いでいる。
【0045】
また、本実施形態では、内部ノードXにクロックドインバータ回路CINVが接続されている。クロックドインバータ回路CINVには、クロック信号CKと内部ノードNCの信号とが入力され、クロック信号CKの立ち上がりの際の内部ノードNCの信号によって内部ノードXのフローティングを防止している。
【0046】
具体的には、クロックドインバータ回路CINVは、第5のpチャネルトランジスタP5と第6のpチャネルトランジスタP6と第7のnチャネルトランジスタN7と第8のnチャネルトランジスタN8とが直列に接続された構成を備え、第5のpチャネルトランジスタP5のゲートに内部ノードNCの信号が入力され、第6のpチャネルトランジスタP6のゲートおよび第7のnチャネルトランジスタN7のゲートに内部ノードXの信号がインバータINV3を介して入力され、第8のnチャネルトランジスタN8のゲートにクロック信号CKが入力される。
【0047】
このクロックドインバータ回路CINVでは、第5のpチャネルトランジスタP5のゲート電位の制御をクロック信号CKではなく内部ノードNCで行うことにより、内部ノードXの信号変化を妨げることなく動作期間中フローティングになることを防いでいる。
【0048】
なお、上記説明した具体的な回路構成は一例であり、同じ動作をするものであれば必ずしも上記回路に限定されるものではない。
【0049】
次に、本実施形態のフリップフロップ回路の動作原理を説明する。図3は、本実施形態に係るフリップフロップ回路の動作原理を説明するタイミングチャートである。先ず、データ信号Dおよびクロック信号CKが”L”レベルになると、立ち上がり遅延回路DCを経由し、立ち上がり遅延クロック信号CKdも”L”レベルとなり、内部ノードNCは”H”レベルになる。このとき、立ち上がり遅延回路DCにより立ち下がりの伝播遅延は極力抑えられていることから、内部ノードNCのプリチャージ時間のロスを抑制することができる。
【0050】
次に、内部ノードNCの”H”レベルをうけて、第2のnチャネルトランジスタN2がオンし、内部ノードAも”H”レベルとなる。
【0051】
次いで、クロック信号CKが”H”レベルになると、内部ノードAが”L”レベルに変化し、さらに内部ノードXも”L”レベルとなる。このとき内部ノードNCは、立ち上がり遅延クロック信号CKdによって制御される第6のnチャネルトランジスタN6によってプルダウンされており、”H”レベルに固定されている(フローティングになっていない)。これにより、内部ノードXの変化は高速行われることになる。
【0052】
次に、立ち上がり遅延回路DCによりt3の時間経過後、立ち上がり遅延クロック信号CKdが”H”レベルに変化し、第6のnチャネルトランジスタN6がオフとなる。遅延時間t3は、内部ノードXが変化しインバータINV3が応答するために必要な時間分に設定されている。
【0053】
これと同時に第5のpチャネルトランジスタP5がオンするため、内部ノードXはその状態が保持されることになる。
【0054】
以上より、本実施形態のフリップフロップ回路では、第2のpチャネルトランジスタと第6のnチャネルトランジスタとの両方に立ち上がり遅延クロック信号CKdが入力されているため、動作期間中にフローティングとなるノードが存在せず、しかも立ち上がりのみ遅延する信号の入力によって内部ノードNCのプリチャージ時間を減らすことができ、高速、狭不感帯といったTSPC−DFFの特性を損なうことなく安定動作を可能としている。
【0055】
<位相比較器>
図4は、本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その1)を説明する回路図である。この位相比較器は、図1で示したような高速、狭不感帯な本実施形態のフリップフロップ回路(TSPC型のDFF)を用い、さらに現状の位相関係とカウンタを1ビット進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより確実にロックポイントを見つけることを可能にしている。
【0056】
すなわち、この位相比較器では、遅れ位相検出部K1と進み位相検出部K2とを備えた構成となっており、これら位相検出部K1、K2では外部クロックCLKEXEと内部クロックCLKINTとの接続先がそれぞれ逆に接続されている。
【0057】
このうち、遅れ位相検出部K1は、現位相関係比較部K11、1ウントダウン後位相関係比較部K12およびAND1から構成されている。また、進み位相検出部K2は、現位相関係比較部K21、1カウントアップ後位相関係比較部K22およびAND2から構成されている。
【0058】
現位相関係比較部K11は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF1を備えており、バッファBUF1、BUF2、さらに図8で示したようなDelay Unitであるdelayunit1、delayunit2から構成されている。
【0059】
現位相関係比較部K11では、内部クロックCLKINTがdelayunit1からバッファBUF1を介してTSPCDFF1のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit2からバッファBUF2を介してTSPCDFF1のクロック信号に入力され、TSPCDFF1のデータ出力QがAND1の一方に接続されている。
【0060】
1カウントダウン後位相関係比較部K12も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF3、BUF4、さらに図8で示したようなDelay Unitであるdelayunit3、delayunit4から構成されている。
【0061】
1カウントダウン後位相関係比較部12も現位相関係比較部K11と基本的に同じ回路構成であり、内部クロックCLKINTがdelayunit3からバッファBUF3を介してTSPCDFF2のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit4からバッファBUF4を介してTSPCDFF2のクロック信号に入力され、TSPCDFF2のデータ出力QがAND1の一方に接続されているが、TSPCDFF2のデータ信号Dに接続されているラインのDelayUnit3がdelay onの状態である点が異なる。
【0062】
現位相関係比較部K21は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF1を備えており、バッファBUF5、BUF6、さらに図8で示したようなDelay Unitであるdelayunit5、delayunit6から構成されている。
【0063】
現位相関係比較部K2では、外部クロックCLKEXEがdelayunit5からバッファBUF5を介してTSPCDFF1のデータ信号Dに入力され、内部クロックCLKINTが、delayunit6からバッファBUF6を介してTSPCDFF1のクロック信号に入力され、TSPCDFF1のデータ出力QがAND2の一方に接続されている。
【0064】
1カウントアップ後位相関係比較部K22も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF7、BUF8、さらに図8で示したようなDelay Unitであるdelayunit7、delayunit8から構成されている。
【0065】
1カウントアップ後位相関係比較部K22も現位相関係比較部K21と基本的に同じ回路構成であり、外部クロックCLKEXEがdelayunit7からバッファBUF7を介してTSPCDFF2のデータ信号Dに入力され、内部生クロックCLKINTが、delayunit8からバッファBUF8を介してTSPCDFF2のクロック信号に入力され、TSPCDFF2のデータ出力QがAND2の一方に接続されているが、TSPCDFF2のデータ入力側に接続されているラインのdelayunit7がdelay onの状態である点が異なる。
【0066】
ここで、delay onの状態とは図8で示す信号n bitが”H”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、遅れ位相検出部K1であれば現位相関係比較部K11に対して1カウントダウン後位相関係比較部K12では内部クロックCLKINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、進み位相検出部K2であれば現位相関係比較部K12に対して1カウントアップ後位相関係比較部K22では外部クロックCLKEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【0067】
したがって、現状の位相関係とカウンタを1ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを1ビット遅らせた状態で位相が逆転する場合、つまり、1カウントダウン後位相関係比較部K12の出力が”L”レベルになった場合はAND1によりカウントダウン信号DNを”L”レベルとし、カウンタ動作を停止させることができ、1カウントアップ後位相関係比較部K22の出力が”L”レベルになった場合はAND2によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
【0068】
このことにより遅れ位相の場合、遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【0069】
一方、進み位相検出部K2であれば、現位相関係比較部K21に対して1カウントアップ後位相関係比較部K22では外部クロックCLKEXTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【0070】
したがって、現状の位相関係とカウンタを1ビット進めた状態での位相関係を同時にモニタしていることとなり、現状よりカウンタを1ビット進めた状態で位相が逆転する場合、つまり1カウントアップ後位相関係比較部K22の出力が”L”レベルになった場合はAND2によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
【0071】
このことにより、進み位相の場合も遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【0072】
図5は、本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その2)を説明する回路図である。この位相比較器は、基本的には図12に示す位相比較器と同様に、DFF、バッファ、Delay Unitから構成される複数の位相比較部を備えた構成となっており、現位相関係比較部K110、1カウントダウン後の位相関係比較部K120、1カウントアップ後位相関係比較部K220を備えている。つまり、図4に示す位相比較器に遅れ位相検出部K1の現位相関係比較部K11と、進み位相検出部K2の現位相関係比較部K21とを共通にして、1つの現位相関係比較部K110にした構成である。
【0073】
図4に示す位相比較器との相違点は、1カウントアップ後位相関係比較部K120においてクロック入力ライン上のDelay Unit、delayunit14をdelay onの状態とし、現位相関係比較部K110のTSPCDFF3の逆相出力Qbと1カウントアップ後位相関係比較部K220の出力Qとを用いAND4によりカウントアップ信号UPを生成している点である。
【0074】
具体的には、現位相関係比較部K110は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF3を備えており、バッファBUF9、BUF10、さらに図8で示したようなDelay Unitであるdelayunit9、delayunit10から構成されている。
【0075】
現位相関係比較部K110では、内部クロックCLKINTがdelayunit9からバッファBUF9を介してTSPCDFF3のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit10からバッファBUF10を介してTSPCDFF3のクロック信号に入力され、TSPCDFF3のデータ出力QがAND3の一方に接続され、TSPCDFF3の逆相出力QbがAND4の一方に接続されている。
【0076】
1カウントダウン後位相関係比較部K120も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF4を備えており、バッファBUF11、BUF12、さらに図8で示したようなDelay Unitであるdelayunit11、delayunit12から構成されている。
【0077】
1カウントダウン後位相関係比較部12も現位相関係比較部K110と基本的に同じ回路構成であり、内部クロックCLKINTがdelayunit11からバッファBUF11を介してTSPCDFF4のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit12からバッファBUF12を介してTSPCDFF4のクロック信号に入力され、TSPCDFF4のデータ出力QがAND3の一方に接続されているが、TSPCDFF4のデータ信号Dに接続されているラインのDelayUnit11がdelay onの状態である点が異なる。
【0078】
1カウントアップ後位相関係比較部K22も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF7、BUF8、さらに図8で示したようなDelay Unitであるdelayunit7、delayunit8から構成されている。
【0079】
1カウントアップ後位相関係比較部K22も現位相関係比較部K110と基本的に同じ回路構成であり、内部力クロックCLKINTがdelayunit13からバッファBUF13を介してTSPCDFF5のデータ信号Dに入力され、外部クロックCLKEXEがdelayunit14からバッファBUF14を介してTSPCDFF5のクロック信号に入力され、TSPCDFF4のデータ出力QがAND4の一方に接続されているが、TSPCDFF5のクロック入力側に接続されているラインのdelayunit14がdelay onの状態である点が異なる。
【0080】
ここで、delay onの状態とは図8で示す信号n bitが”H”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、現位相関係比較部K110に対して1カウントダウン後位相関係比較部K120では内部クロックCLKINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、現位相関係比較部K110に対して1カウントアップ後位相関係比較部K220では外部クロックCLKEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【0081】
したがって、現状の位相関係とカウンタを1ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを1ビット遅らせた状態で位相が逆転する場合、つまり、1カウントダウン後位相関係比較部K120の出力が”L”レベルになった場合はAND3によりカウントダウン信号DNを”L”レベルとし、カウンタ動作を停止させることができ、1カウントアップ後位相関係比較部K220の出力が”L”レベルになった場合はAND4によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
【0082】
図5に示す位相比較器のような構成をとることで、図4に示す位相比較器と同様の効果を維持しつつ、回路規模を2/3に縮小することが可能となる。
【0083】
<表示装置>
図6は、本実施形態に係るフリップフロップ回路を用いた位相比較器を表示装置に適用した例を示すブロック図である。表示装置100は、複数の画素が例えばマトリクス状に配列された表示エリア101を中心として、その周辺に垂直ドライバ111、水平ドライバ112、共通電極113、リファレンスドライバ114、インタフェース回路115、データ処理回路116、タイミング発生回路117、シリアルインタフェース回路118が構成されている。
【0084】
この表示装置100には、外部のデジタル信号処理回路200からマスタークロック(Master CLK)、垂直同期信号(Vsync)、水平同期信号(Hsync)およびデジタルデータ(画像データ)が供給され、これらの信号に基づき周辺の各回路を駆動して表示エリア110に画像を表示する。
【0085】
本実施形態のフリップフロップ回路を用いた位相比較器は、例えばインタフェース回路115に組み込まれており、外部のデジタル信号処理回路200から送られるマスタークロック(Master CLK)と、内部で発生するクロックとの位相ずれを補正している。つまり、マスタークロック(Master CLK)は、表示装置100の内部でのレベルシフトやドライブによって内部クロックとの間で位相ずれが発生し、この位相ずれを本実施形態のフリップフロップ回路を用いた位相比較器によって比較して、その比較結果を用いてDLLにより補正する。この補正されたクロックは、データ処理回路116に入力され、高精度でのデータサンプリングが行われることになる。
【0086】
なお、上記説明では、本実施形態のフリップフロップ回路を位相比較器に適用する場合を例としたが、本発明はこれに限定されず、他の回路に適用することも可能である。
【0087】
<実施効果>
上記説明した本実施形態によれば、次のような実施効果を奏することができる。
【0088】
(1)フリップフロップ回路において、内部ノードNCにプルダウン用の第6のnチャネルトランジスタN6を付加し、そのゲート電位および第1のラッチ回路L1を形成する第2のpチャネルトランジスタP2のゲート電位を、クロック信号CKの立ち上がりを立ち上がり遅延回路DCにより遅延させた立ち上がり遅延クロック信号CKdにより制御することで、動作期間中、内部ノードNCがフローティングレベルになることを防ぎ、高速動作および狭不感帯を実現することが可能となる。
【0089】
(2)フリップフロップ回路においてにおいて、内部ノードXにインバータINV3および第5のpチャネルトランジスタP5、第6のpチャネルトランジスタP6、第7のnチャネルトランジスタN7、第8のnチャネルトランジスタN8から構成されるクロックドインバータ回路CINVによるラッチ回路を付加し、さらに第5のpチャネルトランジスタP5のゲート電位の制御をクロック信号CKではなく内部ノードNCで行うことにより、内部ノードXの信号変化を妨げることなく動作期間中フローティングになることを防ぎ、高速性を損なうことなく安定動作を実現することが可能となる。
【0090】
(3)位相比較器として、高速、狭不感帯なTSPC型のDFFを用い、さらに現状の位相関係と遅延ラインで調整可能な最小単位の遅延時間位相を進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより、確実にロックポイントを見つけることが可能となる。
【0091】
(4)基準クロックと比較クロックとの2つのクロック信号の位相関係を検出する位相比較器であって、遅れ位相検出部と進み位相検出部を別々に備え、それぞれの位相検出部はTSPC型のDFF、バッファ、Delay Unitから構成される位相比較器2つから構成されており、一方の位相比較器は遅れ位相検出部であれば比較クロック信号側のDelay Unitを遅延状態とし、進み位相検出部であれば基準クロック側のDelay Unitを遅延状態とし、Delay Unitを遅延状態としない位相比較器の出力とそれぞれ論理をとることにより、上述した機能の実現を可能とする。
【0092】
(5)基準クロックと比較クロックとの2つのクロック信号の位相関係を検出する位相比較器であって、TSPC型のDFF、バッファ、Delay Unitから構成される位相比較器3つから構成されており、1つ目の位相比較器はDelay Unitを遅延状態とせず、2つ目の位相比較器は基準クロック側のDelay Unitを遅延状態とし、3つ目の位相比較器は比較クロック信号側のDelay Unitを遅延状態とし、1つ目の位相比較器の正相出力と3つ目の位相比較器の論理をとり、1つ目の位相比較器の逆相出力と2つ目の位相比較器の論理をとることにより、回路規模を抑えながら上述した機能の実現を図ることが可能となる。
【図面の簡単な説明】
【0093】
【図1】本実施形態に係るフリップフロップ回路を説明する回路図である。
【図2】立ち上がり遅延回路の例を示す回路図である。
【図3】本実施形態に係るフリップフロップ回路の動作原理を説明するタイミングチャートである。
【図4】本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その1)を説明する回路図である。
【図5】本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その2)を説明する回路図である。
【図6】表示装置への適用例を説明するブロック図である。
【図7】クロックジェネレータの例としてデジタル方式によるDLLの構成を示すブロック図である。
【図8】遅延ラインを構成するDelay Unitの例を示す回路図である。
【図9】デジタル方式DLLのタイミングチャートである。
【図10】従来の位相比較器を説明する図である。
【図11】従来の位相比較器の入出力波形を説明する図である。
【図12】ダイナミック型DFFの一例を示す回路図である。
【図13】DFFのデータ信号のDの”L”レベルを取り込む際のタイミングチャートである。
【符号の説明】
【0094】
1…位相比較器、2…アップ/ダウンカウンタ、3…遅延ライン、4…クロックドライバ、100…表示装置、200…デジタル信号処理回路、L1…第1のラッチ回路、L2…第2のラッチ回路、L3…第3のラッチ回路、PD…プルダウン回路、CINV…クロックドインバータ回路
【技術分野】
【0001】
本発明は、フリップフロップ回路に関し、特にTrue Signal Phase Clock型のD型フリップフロップ回路に好適なものに関する。
【背景技術】
【0002】
クロック同期システムにおいて、位相同期ループ(Phase Locked Loop、以下「PLL」と言う。)や、遅延同期ループ(Delay Locked Loop、以下「DLL」と言う。)等で代表されるクロックジェネレータは、外部データ(外部クロック)と内部クロックとの同期を保つために必要不可欠な要素回路であり、外部クロックと内部クロックとの位相関係をクロックジェネレータによって精度良く合わせ込むことが安定なクロック同期システムを構築する上で非常に重要となっている。
【0003】
図7は、クロックジェネレータの例として、デジタル方式によるDLLの構成を示すブロック図である。このDLLでは、外部クロックCLKEXTと内部クロックCLKINTとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するアップ/ダウンカウンタ(以下、「カウンタ」と言う。)2、遅延時間の調整を行う遅延ライン3およびクロックドライバ4から構成されている。
【0004】
図8は、遅延ラインを構成するDelay Unitの例を示す回路図で、インバータINV1、INV2、INV3、スイッチSW1、SW2、容量C1、C2によって構成されている。この遅延ラインでは、図7に示すカウンタ2からの出力信号n bitのレベルにより容量C1およびC2を遅延ラインに接続するかしないかの切り替えが行われ、これによって遅延量の調整を実現している。
【0005】
図9は、デジタル方式DLLのタイミングチャートである。このタイミングチャートをもとに位相調整の動作原理を説明する。すなわち、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合(図9に示す期間1)は、信号DNが”H”レベルとなり、図7に示すカウンタ2はダウンカウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインから切り離され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていく。
【0006】
逆に、内部クロックCLKINTが外部クロックCLKEXTを追い越してしまった場合(図9に示す期間2)は、信号UPが”H”レベルとなり、図7に示すカウンタ2はアップウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインに接続され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていくことになる。
【0007】
以上のような構成/動作により、外部クロックCLKEXTと内部クロックCLKINTとの位相差を見かけ上ゼロに近づけていくことになるが、その精度は位相比較器1の精度に大きく左右されることになる。つまり、高精度なクロックジェネレータを設計するには外部クロックCLKEXTと内部クロックCLKINTとの位相差を高精度に検出することが可能な位相比較器1を設計することが必要となる。
【0008】
図10は、従来の位相比較器を説明する図、図11は、従来の位相比較器の入出力波形を説明する図である。図10に示すように、従来の位相比較器はD型フリップフロップ(以下、「DFF」と言う。)を用いた構成であり、データ信号Dとして内部クロックCLKINTを、クロック信号CKとして外部クロックCLKEXTをそれぞれ接続し、正相出力Qに信号UPを、逆相出力Qbに信号DNを接続している。
【0009】
図11に示すように、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合は信号DNが”H”レベルとなり、外部クロックCLKEXTより内部クロックCLKINTの方が進んでいる場合は信号UPが”H”レベルとため、位相比較器としての機能を実現していることがわかる。この構成では、DFFの不感帯を狭めることがそのまま位相差検出の高精度化につながるため、高速に応答し不感帯の狭いダイナミック型のDFFを用いることで、位相検出の精度を高めることが可能となる。
【0010】
図12は、ダイナミック型DFFの一例を示す回路図である。この回路はTrue Signal Phase Clock(以下、「TSPC」と言う。)DFFであり、正相クロックのみで動作させることにより高速、狭不感帯を実現している。
【0011】
DFFは、第1のpチャネルトランジスタP1、第2のpチャネルトランジスタP2および第1のnチャネルトランジスタN1から構成される第1のラッチ回路L1、第3のpチャネルトランジスタP3および第2のnチャネルトランジスタN2、第3のnチャネルトランジスタN3から構成される第2のラッチ回路L2、さらに第4のpチャネルトランジスタP4および第4のnチャネルトランジスタN4、第5のnチャネルトランジスタN5から構成される第3のラッチ回路L3およびインバータINV4から構成されている。
【0012】
データ信号Dは、第1のpチャネルトランジスタP1および第1のnチャネルトランジスタN1のゲートに接続され、クロック信号CKは第2のpチャネルトランジスタP2、第3のpチャネルトランジスタP3および第3のnチャネルトランジスタN3、第4のnチャネルトランジスタN4のゲートに接続されている。
【0013】
また、第1のラッチ回路L1の出力信号NCは第2のnチャネルトランジスタN2のゲートに、第2のラッチ回路L2の出力信号Xは第4のpチャネルトランジスタP4および第5のnチャネルトランジスタN5のゲートへそれぞれ接続されている。
【0014】
図13は、DFFのデータ信号のDの”L”レベルを取り込む際のタイミングチャートである。データ信号Dおよびクロック信号CKが”L”レベルになると、内部ノードNCが”H”レベルになる。これをうけて第2のnチャネルトランジスタN2がオンし、内部ノードAも”H”レベルとなる。
【0015】
次に、クロック信号CKが”H”レベルになると、内部ノードNCはフローティング状態となる。このタイミングで第3のnチャネルトランジスタN3がオンするため、内部ノードAが”L”レベルに変化することになり、第2のnチャネルトランジスタN2のゲート容量によるカップリングの影響をうけ、フローティングとなっている内部ノードNCはレベルが落ち込むことになる。このため、第2のnチャネルトランジスタN2のgm(相互コンダクタンス)が落ち、内部ノードXの信号変化が遅くなり、クロック信号CKの立ち上がりタイミングから”L”出力までに遅延が生じてしまう。
【0016】
さらに、データ信号Dの立ち上がりを受けて内部ノードNCが”L”レベルとなり、第2のnチャネルトランジスタN2がオフするまでの時間とクロック信号CKの立ち上がりから内部ノードXが”L”レベルまで変化するまでの時間との差がデータホールド時間のマージンと考えられるから、前述したようなクロック信号CKの立ち上がりを受けて内部ノードNCが中間レベルに落ちこむことはデータホールド時間のマージンを損なうことになってしまう。つまり、内部にフローティングノードがあることにより高速性と狭不感帯の性能とを損なっていることになる。
【0017】
従来、TSPC−DFFを改善した例として、内部ノードNCにプルダウン用のnチャネルトランジスタを接続し、そのゲートレベルとしてクロック信号CKを遅延させた信号で制御させる技術が開示されている(特許文献1参照)。
【0018】
【特許文献1】特開2005−318479号公報
【発明の開示】
【発明が解決しようとする課題】
【0019】
しかし、特許文献1に開示の技術を用いても、クロック信号CKを遅延させた時間の間は内部ノードNCが結局フローティング状態となるため、高速性と狭不感帯の性能とを損なうという問題点は解決されない。
【0020】
つまり、特許文献1に開示のフリップフロップ回路では、第6のnチャネルトランジスタN6に遅延クロックが入力されているものの、第2のpチャネルトランジスタP2には通常のクロック(遅延していないクロック)が入力されているため、クロックが”L”レベルから”H”レベルに変化してから遅延クロックが”L”レベルから”H”レベルに変化するまでの時間帯にノードN1がフローティングのままとなってしまう。
【0021】
ここで、第2のpチャネルトランジスタP2にも遅延クロックを入力するが考えられるが、この場合には、通常のクロックが”H”レベルから”L”レベルに変化したときのノードN1のプリチャージ時間が減ることになるため、より高周波で動作させた場合にプリチャージが不順分となり、誤動作を起こす可能性が生じる。
【0022】
本発明は、不感帯が少なく高速動作が可能であり、安定動作可能な位相比較器に適したフリップフロップ回路を提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明は、データ信号と、クロック信号の立ち上がりのみ遅延した立ち上がり遅延クロック信号とを入力し、データ信号が立ち下がっている状態で立ち上がり遅延クロック信号の立ち下がりによって第1のノードの信号を立ち上げ、立ち上がり遅延クロック信号の立ち上がりによって第1のノードの信号を立ち下げる第1のラッチ回路と、第1のノードの信号とクロック信号とを入力し、第1のノードの信号が立ち上がっている状態でクロック信号が立ち下がるタイミングにより第2のノードの信号を立ち下げる第2のラッチ回路と、第2のノードの信号とクロック信号とを入力し、クロック信号が立ち上がっている状態でのデータ信号を保持する出力信号を生成するための第3のラッチ回路と、第1のノードの信号を立ち上がり遅延クロック信号によってプルダウンさせるプルダウン回路とを備えるフリップフロップ回路である。
【0024】
このような本発明では、第1のノードにプルダウン回路が設けられているため、第1のノードのフローティング期間の発生を抑制できるとともに、プルダウン回路や第1のラッチ回路に立ち上がりのみ遅延する信号を与えるため、立ち下がりについては遅延せず、第1のノードのプリチャージ時間のロスを抑制できるようになる。
【0025】
また、本発明は、第2のノードにクロックドインバータ回路が接続されているフリップフロップ回路でもある。これにより、第2のノードのフローティングを防止できるようになる。
【0026】
ここで、第1のラッチ回路としては、第1のpチャネルトランジスタと第2のpチャネルトランジスタと第1のnチャネルトランジスタとが直列に接続された構成を備え、第1のpチャネルトランジスタおよび第1のnチャネルトランジスタのゲートにデータ信号が入力され、第2のpチャネルトランジスタのゲートに立ち上がり遅延クロック信号が入力されるものである。
【0027】
また、第2のラッチ回路としては、第3のpチャネルトランジスタと第2のnチャネルトランジスタと第3のnチャネルトランジスタとが直列に接続された構成を備え、第3のpチャネルトランジスタのゲートおよび第3のnチャネルトランジスタのゲートにクロック信号が入力され、第2のnチャネルトランジスタのゲートに第1のノードの信号が入力されるものである。
【0028】
また、第3のラッチ回路としては、第4のpチャネルトランジスタと第4のnチャネルトランジスタと第5のnチャネルトランジスタとが直列に接続された構成を備え、第4のpチャネルトランジスタのゲートおよび第5のnチャネルトランジスタのゲートに第2のノードの信号が入力され、第4のnチャネルトランジスタのゲートにクロック信号が入力されるものである。
【0029】
また、プルダウン回路としては、第6のnチャネルトランジスタを備えており、第6のnチャネルトランジスタのゲートに立ち上がり遅延クロック信号が入力され、第6のnチャネルトランジスタのソースに第1のノードが接続されるものである。
【0030】
また、クロックドインバータ回路としては、第5のpチャネルトランジスタと第6のpチャネルトランジスタと第7のnチャネルトランジスタと第8のnチャネルトランジスタとが直列に接続された構成を備え、第5のpチャネルトランジスタのゲートに第1のノードの信号が入力され、第6のpチャネルトランジスタのゲートおよび第7のnチャネルトランジスタのゲートに第2のノードの信号がインバータを介して入力され、第8のnチャネルトランジスタのゲートにクロック信号が入力されるものである。
【発明の効果】
【0031】
本発明によれば、フリップフロップ回路において不感帯が少なく高速動作が可能となり、安定動作可能な位相比較器を構成することが可能となる。
【発明を実施するための最良の形態】
【0032】
以下、本発明の実施の形態を図に基づき説明する。
【0033】
<フリップフロップ回路>
本実施形態に係るフリップフロップ回路は、例えば、図7に示すデジタル方式のDLLにおける位相比較器1として適用されるものである。すなわち、DLLでは、外部クロックCLKEXTと内部クロックCLKINTとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するカウンタ22、遅延時間の調整を行う遅延ライン3およびクロックドライバ4から構成されている。
【0034】
遅延ラインは図8に示すようなインバータINV1、INV2、INV3、スイッチSW1、SW2、容量C1、C2よりなるDelay Unitによって構成され、図7に示すカウンタ2からの出力信号n bitのレベルにより容量C1およびC2を遅延ラインに接続するかしないかを切り替えることで遅延量の調整を実現している。
【0035】
DLLでは、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合は、信号DNが”H”レベルとなり、カウンタ2はダウンカウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインから切り離され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていく。
【0036】
逆に、内部クロックCLKINTが外部クロックCLKEXTを追い越してしまった場合は、信号UPが”H”レベルとなり、カウンタ2はアップウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインに接続され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていくことになる。
【0037】
図10に示すように、DLLに用いられる位相比較器をDFFで構成する場合、データ入力部(データ信号D)に内部クロックCLKINTを、クロック入力部に外部クロックCLKEXTをそれぞれ接続し、正相出力Qに信号UPを、逆相出力Qbに信号DNを接続している。本実施形態のフリップフロップ回路は、このようなDLLの位相比較器に用いられるもので、次のような構成となっている。
【0038】
図1は、本実施形態に係るフリップフロップ回路を説明する回路図である。このフリップフロップ回路は、主としてTSPC型DFFとなっている。すなわち、本実施形態のフリップフロップ回路は、データ信号Dと、クロック信号CKの立ち上がりのみ遅延した立ち上がり遅延クロック信号CKdとを入力し、このデータ信号Dが立ち下がっている状態で立ち上がり遅延クロック信号CKdの立ち下がりによって第1のノードである内部ノードNCの信号を立ち上げ、立ち上がり遅延クロック信号CKdの立ち上がりによって内部ノードNCの信号を立ち下げる第1のラッチ回路L1と、内部ノードNCの信号とクロック信号CKとを入力し、内部ノードNCの信号が立ち上がっている状態でクロック信号CKが立ち下がるタイミングにより第2のノードである内部ノードXの信号を立ち下げる第2のラッチ回路とL2、内部ノードXの信号とクロック信号CKとを入力し、クロック信号CKが立ち上がっている状態でのデータ信号Dを保持する出力信号Qを生成するための第3のラッチ回路L3と、内部ノードNCの信号を立ち上がり遅延クロック信号CKdによってプルダウンさせるプルダウン回路PDとを備えている。
【0039】
ここで、立ち上がり遅延クロック信号CKdは、立ち上がり遅延回路DCによって生成される。図2は、立ち上がり遅延回路の例を示す回路図であり、入力段はpチャネルトランジスタP7のgm(相互コンダクタンス)を大に、nチャネルトランジスタN9のgmを小さく設定し、次段はその逆に設定していくことで入力信号(ここではクロック信号)の立ち上がりエッジの伝播遅延を大きく、立ち下がりエッジの伝播遅延を小さく設定している。
【0040】
本実施形態のフリップフロップ回路において、第1のラッチ回路L1は、第1のpチャネルトランジスタP1と第2のpチャネルトランジスタP2と第1のnチャネルトランジスタN1とが直列に接続された構成を備え、第1のpチャネルトランジスタP1および第1のnチャネルトランジスタN1のゲートにデータ信号Dが入力され、第2のpチャネルトランジスタP2のゲートに立ち上がり遅延クロック信号CKdが入力される。
【0041】
また、第2のラッチ回路L2は、第3のpチャネルトランジスタP3と第2のnチャネルトランジスタN2と第3のnチャネルトランジスタN3とが直列に接続された構成を備え、第3のpチャネルトランジスタP3のゲートおよび第3のnチャネルトランジスタN3のゲートにクロック信号CKが入力され、第2のnチャネルトランジスタN2のゲートに内部ノードNCの信号が入力される。
【0042】
また、第3のラッチ回路L3は、第4のpチャネルトランジスタP4と第4のnチャネルトランジスタN4と第5のnチャネルトランジスタN5とが直列に接続された構成を備え、第4のpチャネルトランジスタP4のゲートおよび第5のnチャネルトランジスタN5のゲートに内部ノードXの信号が入力され、第4のnチャネルトランジスタN4のゲートにクロック信号CKが入力される。
【0043】
また、プルダウン回路PDは、第6のnチャネルトランジスタN6を備えており、第6のnチャネルトランジスタN6のゲートに立ち上がり遅延クロック信号CKdが入力され、第6のnチャネルトランジスタN6のソースに内部ノードNCが接続される。
【0044】
このプルダウン回路PDが内部ノードNCに接続されることで、内部ノードNCが動作中にフローティングとなることを防止することができる。つまり、内部ノードNCにプルダウン用の第6のnチャネルトランジスタN6を付加し、そのゲート電位およびラッチ回路L1を形成する第2のpチャネルトランジスタP2のゲート電位を立ち上がり遅延クロック信号CKdで制御することで、内部ノードNCが動作期間中フローティングレベルになることを防いでいる。
【0045】
また、本実施形態では、内部ノードXにクロックドインバータ回路CINVが接続されている。クロックドインバータ回路CINVには、クロック信号CKと内部ノードNCの信号とが入力され、クロック信号CKの立ち上がりの際の内部ノードNCの信号によって内部ノードXのフローティングを防止している。
【0046】
具体的には、クロックドインバータ回路CINVは、第5のpチャネルトランジスタP5と第6のpチャネルトランジスタP6と第7のnチャネルトランジスタN7と第8のnチャネルトランジスタN8とが直列に接続された構成を備え、第5のpチャネルトランジスタP5のゲートに内部ノードNCの信号が入力され、第6のpチャネルトランジスタP6のゲートおよび第7のnチャネルトランジスタN7のゲートに内部ノードXの信号がインバータINV3を介して入力され、第8のnチャネルトランジスタN8のゲートにクロック信号CKが入力される。
【0047】
このクロックドインバータ回路CINVでは、第5のpチャネルトランジスタP5のゲート電位の制御をクロック信号CKではなく内部ノードNCで行うことにより、内部ノードXの信号変化を妨げることなく動作期間中フローティングになることを防いでいる。
【0048】
なお、上記説明した具体的な回路構成は一例であり、同じ動作をするものであれば必ずしも上記回路に限定されるものではない。
【0049】
次に、本実施形態のフリップフロップ回路の動作原理を説明する。図3は、本実施形態に係るフリップフロップ回路の動作原理を説明するタイミングチャートである。先ず、データ信号Dおよびクロック信号CKが”L”レベルになると、立ち上がり遅延回路DCを経由し、立ち上がり遅延クロック信号CKdも”L”レベルとなり、内部ノードNCは”H”レベルになる。このとき、立ち上がり遅延回路DCにより立ち下がりの伝播遅延は極力抑えられていることから、内部ノードNCのプリチャージ時間のロスを抑制することができる。
【0050】
次に、内部ノードNCの”H”レベルをうけて、第2のnチャネルトランジスタN2がオンし、内部ノードAも”H”レベルとなる。
【0051】
次いで、クロック信号CKが”H”レベルになると、内部ノードAが”L”レベルに変化し、さらに内部ノードXも”L”レベルとなる。このとき内部ノードNCは、立ち上がり遅延クロック信号CKdによって制御される第6のnチャネルトランジスタN6によってプルダウンされており、”H”レベルに固定されている(フローティングになっていない)。これにより、内部ノードXの変化は高速行われることになる。
【0052】
次に、立ち上がり遅延回路DCによりt3の時間経過後、立ち上がり遅延クロック信号CKdが”H”レベルに変化し、第6のnチャネルトランジスタN6がオフとなる。遅延時間t3は、内部ノードXが変化しインバータINV3が応答するために必要な時間分に設定されている。
【0053】
これと同時に第5のpチャネルトランジスタP5がオンするため、内部ノードXはその状態が保持されることになる。
【0054】
以上より、本実施形態のフリップフロップ回路では、第2のpチャネルトランジスタと第6のnチャネルトランジスタとの両方に立ち上がり遅延クロック信号CKdが入力されているため、動作期間中にフローティングとなるノードが存在せず、しかも立ち上がりのみ遅延する信号の入力によって内部ノードNCのプリチャージ時間を減らすことができ、高速、狭不感帯といったTSPC−DFFの特性を損なうことなく安定動作を可能としている。
【0055】
<位相比較器>
図4は、本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その1)を説明する回路図である。この位相比較器は、図1で示したような高速、狭不感帯な本実施形態のフリップフロップ回路(TSPC型のDFF)を用い、さらに現状の位相関係とカウンタを1ビット進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより確実にロックポイントを見つけることを可能にしている。
【0056】
すなわち、この位相比較器では、遅れ位相検出部K1と進み位相検出部K2とを備えた構成となっており、これら位相検出部K1、K2では外部クロックCLKEXEと内部クロックCLKINTとの接続先がそれぞれ逆に接続されている。
【0057】
このうち、遅れ位相検出部K1は、現位相関係比較部K11、1ウントダウン後位相関係比較部K12およびAND1から構成されている。また、進み位相検出部K2は、現位相関係比較部K21、1カウントアップ後位相関係比較部K22およびAND2から構成されている。
【0058】
現位相関係比較部K11は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF1を備えており、バッファBUF1、BUF2、さらに図8で示したようなDelay Unitであるdelayunit1、delayunit2から構成されている。
【0059】
現位相関係比較部K11では、内部クロックCLKINTがdelayunit1からバッファBUF1を介してTSPCDFF1のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit2からバッファBUF2を介してTSPCDFF1のクロック信号に入力され、TSPCDFF1のデータ出力QがAND1の一方に接続されている。
【0060】
1カウントダウン後位相関係比較部K12も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF3、BUF4、さらに図8で示したようなDelay Unitであるdelayunit3、delayunit4から構成されている。
【0061】
1カウントダウン後位相関係比較部12も現位相関係比較部K11と基本的に同じ回路構成であり、内部クロックCLKINTがdelayunit3からバッファBUF3を介してTSPCDFF2のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit4からバッファBUF4を介してTSPCDFF2のクロック信号に入力され、TSPCDFF2のデータ出力QがAND1の一方に接続されているが、TSPCDFF2のデータ信号Dに接続されているラインのDelayUnit3がdelay onの状態である点が異なる。
【0062】
現位相関係比較部K21は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF1を備えており、バッファBUF5、BUF6、さらに図8で示したようなDelay Unitであるdelayunit5、delayunit6から構成されている。
【0063】
現位相関係比較部K2では、外部クロックCLKEXEがdelayunit5からバッファBUF5を介してTSPCDFF1のデータ信号Dに入力され、内部クロックCLKINTが、delayunit6からバッファBUF6を介してTSPCDFF1のクロック信号に入力され、TSPCDFF1のデータ出力QがAND2の一方に接続されている。
【0064】
1カウントアップ後位相関係比較部K22も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF7、BUF8、さらに図8で示したようなDelay Unitであるdelayunit7、delayunit8から構成されている。
【0065】
1カウントアップ後位相関係比較部K22も現位相関係比較部K21と基本的に同じ回路構成であり、外部クロックCLKEXEがdelayunit7からバッファBUF7を介してTSPCDFF2のデータ信号Dに入力され、内部生クロックCLKINTが、delayunit8からバッファBUF8を介してTSPCDFF2のクロック信号に入力され、TSPCDFF2のデータ出力QがAND2の一方に接続されているが、TSPCDFF2のデータ入力側に接続されているラインのdelayunit7がdelay onの状態である点が異なる。
【0066】
ここで、delay onの状態とは図8で示す信号n bitが”H”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、遅れ位相検出部K1であれば現位相関係比較部K11に対して1カウントダウン後位相関係比較部K12では内部クロックCLKINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、進み位相検出部K2であれば現位相関係比較部K12に対して1カウントアップ後位相関係比較部K22では外部クロックCLKEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【0067】
したがって、現状の位相関係とカウンタを1ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを1ビット遅らせた状態で位相が逆転する場合、つまり、1カウントダウン後位相関係比較部K12の出力が”L”レベルになった場合はAND1によりカウントダウン信号DNを”L”レベルとし、カウンタ動作を停止させることができ、1カウントアップ後位相関係比較部K22の出力が”L”レベルになった場合はAND2によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
【0068】
このことにより遅れ位相の場合、遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【0069】
一方、進み位相検出部K2であれば、現位相関係比較部K21に対して1カウントアップ後位相関係比較部K22では外部クロックCLKEXTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【0070】
したがって、現状の位相関係とカウンタを1ビット進めた状態での位相関係を同時にモニタしていることとなり、現状よりカウンタを1ビット進めた状態で位相が逆転する場合、つまり1カウントアップ後位相関係比較部K22の出力が”L”レベルになった場合はAND2によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
【0071】
このことにより、進み位相の場合も遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
【0072】
図5は、本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その2)を説明する回路図である。この位相比較器は、基本的には図12に示す位相比較器と同様に、DFF、バッファ、Delay Unitから構成される複数の位相比較部を備えた構成となっており、現位相関係比較部K110、1カウントダウン後の位相関係比較部K120、1カウントアップ後位相関係比較部K220を備えている。つまり、図4に示す位相比較器に遅れ位相検出部K1の現位相関係比較部K11と、進み位相検出部K2の現位相関係比較部K21とを共通にして、1つの現位相関係比較部K110にした構成である。
【0073】
図4に示す位相比較器との相違点は、1カウントアップ後位相関係比較部K120においてクロック入力ライン上のDelay Unit、delayunit14をdelay onの状態とし、現位相関係比較部K110のTSPCDFF3の逆相出力Qbと1カウントアップ後位相関係比較部K220の出力Qとを用いAND4によりカウントアップ信号UPを生成している点である。
【0074】
具体的には、現位相関係比較部K110は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF3を備えており、バッファBUF9、BUF10、さらに図8で示したようなDelay Unitであるdelayunit9、delayunit10から構成されている。
【0075】
現位相関係比較部K110では、内部クロックCLKINTがdelayunit9からバッファBUF9を介してTSPCDFF3のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit10からバッファBUF10を介してTSPCDFF3のクロック信号に入力され、TSPCDFF3のデータ出力QがAND3の一方に接続され、TSPCDFF3の逆相出力QbがAND4の一方に接続されている。
【0076】
1カウントダウン後位相関係比較部K120も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF4を備えており、バッファBUF11、BUF12、さらに図8で示したようなDelay Unitであるdelayunit11、delayunit12から構成されている。
【0077】
1カウントダウン後位相関係比較部12も現位相関係比較部K110と基本的に同じ回路構成であり、内部クロックCLKINTがdelayunit11からバッファBUF11を介してTSPCDFF4のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit12からバッファBUF12を介してTSPCDFF4のクロック信号に入力され、TSPCDFF4のデータ出力QがAND3の一方に接続されているが、TSPCDFF4のデータ信号Dに接続されているラインのDelayUnit11がdelay onの状態である点が異なる。
【0078】
1カウントアップ後位相関係比較部K22も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF7、BUF8、さらに図8で示したようなDelay Unitであるdelayunit7、delayunit8から構成されている。
【0079】
1カウントアップ後位相関係比較部K22も現位相関係比較部K110と基本的に同じ回路構成であり、内部力クロックCLKINTがdelayunit13からバッファBUF13を介してTSPCDFF5のデータ信号Dに入力され、外部クロックCLKEXEがdelayunit14からバッファBUF14を介してTSPCDFF5のクロック信号に入力され、TSPCDFF4のデータ出力QがAND4の一方に接続されているが、TSPCDFF5のクロック入力側に接続されているラインのdelayunit14がdelay onの状態である点が異なる。
【0080】
ここで、delay onの状態とは図8で示す信号n bitが”H”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、現位相関係比較部K110に対して1カウントダウン後位相関係比較部K120では内部クロックCLKINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、現位相関係比較部K110に対して1カウントアップ後位相関係比較部K220では外部クロックCLKEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
【0081】
したがって、現状の位相関係とカウンタを1ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを1ビット遅らせた状態で位相が逆転する場合、つまり、1カウントダウン後位相関係比較部K120の出力が”L”レベルになった場合はAND3によりカウントダウン信号DNを”L”レベルとし、カウンタ動作を停止させることができ、1カウントアップ後位相関係比較部K220の出力が”L”レベルになった場合はAND4によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
【0082】
図5に示す位相比較器のような構成をとることで、図4に示す位相比較器と同様の効果を維持しつつ、回路規模を2/3に縮小することが可能となる。
【0083】
<表示装置>
図6は、本実施形態に係るフリップフロップ回路を用いた位相比較器を表示装置に適用した例を示すブロック図である。表示装置100は、複数の画素が例えばマトリクス状に配列された表示エリア101を中心として、その周辺に垂直ドライバ111、水平ドライバ112、共通電極113、リファレンスドライバ114、インタフェース回路115、データ処理回路116、タイミング発生回路117、シリアルインタフェース回路118が構成されている。
【0084】
この表示装置100には、外部のデジタル信号処理回路200からマスタークロック(Master CLK)、垂直同期信号(Vsync)、水平同期信号(Hsync)およびデジタルデータ(画像データ)が供給され、これらの信号に基づき周辺の各回路を駆動して表示エリア110に画像を表示する。
【0085】
本実施形態のフリップフロップ回路を用いた位相比較器は、例えばインタフェース回路115に組み込まれており、外部のデジタル信号処理回路200から送られるマスタークロック(Master CLK)と、内部で発生するクロックとの位相ずれを補正している。つまり、マスタークロック(Master CLK)は、表示装置100の内部でのレベルシフトやドライブによって内部クロックとの間で位相ずれが発生し、この位相ずれを本実施形態のフリップフロップ回路を用いた位相比較器によって比較して、その比較結果を用いてDLLにより補正する。この補正されたクロックは、データ処理回路116に入力され、高精度でのデータサンプリングが行われることになる。
【0086】
なお、上記説明では、本実施形態のフリップフロップ回路を位相比較器に適用する場合を例としたが、本発明はこれに限定されず、他の回路に適用することも可能である。
【0087】
<実施効果>
上記説明した本実施形態によれば、次のような実施効果を奏することができる。
【0088】
(1)フリップフロップ回路において、内部ノードNCにプルダウン用の第6のnチャネルトランジスタN6を付加し、そのゲート電位および第1のラッチ回路L1を形成する第2のpチャネルトランジスタP2のゲート電位を、クロック信号CKの立ち上がりを立ち上がり遅延回路DCにより遅延させた立ち上がり遅延クロック信号CKdにより制御することで、動作期間中、内部ノードNCがフローティングレベルになることを防ぎ、高速動作および狭不感帯を実現することが可能となる。
【0089】
(2)フリップフロップ回路においてにおいて、内部ノードXにインバータINV3および第5のpチャネルトランジスタP5、第6のpチャネルトランジスタP6、第7のnチャネルトランジスタN7、第8のnチャネルトランジスタN8から構成されるクロックドインバータ回路CINVによるラッチ回路を付加し、さらに第5のpチャネルトランジスタP5のゲート電位の制御をクロック信号CKではなく内部ノードNCで行うことにより、内部ノードXの信号変化を妨げることなく動作期間中フローティングになることを防ぎ、高速性を損なうことなく安定動作を実現することが可能となる。
【0090】
(3)位相比較器として、高速、狭不感帯なTSPC型のDFFを用い、さらに現状の位相関係と遅延ラインで調整可能な最小単位の遅延時間位相を進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより、確実にロックポイントを見つけることが可能となる。
【0091】
(4)基準クロックと比較クロックとの2つのクロック信号の位相関係を検出する位相比較器であって、遅れ位相検出部と進み位相検出部を別々に備え、それぞれの位相検出部はTSPC型のDFF、バッファ、Delay Unitから構成される位相比較器2つから構成されており、一方の位相比較器は遅れ位相検出部であれば比較クロック信号側のDelay Unitを遅延状態とし、進み位相検出部であれば基準クロック側のDelay Unitを遅延状態とし、Delay Unitを遅延状態としない位相比較器の出力とそれぞれ論理をとることにより、上述した機能の実現を可能とする。
【0092】
(5)基準クロックと比較クロックとの2つのクロック信号の位相関係を検出する位相比較器であって、TSPC型のDFF、バッファ、Delay Unitから構成される位相比較器3つから構成されており、1つ目の位相比較器はDelay Unitを遅延状態とせず、2つ目の位相比較器は基準クロック側のDelay Unitを遅延状態とし、3つ目の位相比較器は比較クロック信号側のDelay Unitを遅延状態とし、1つ目の位相比較器の正相出力と3つ目の位相比較器の論理をとり、1つ目の位相比較器の逆相出力と2つ目の位相比較器の論理をとることにより、回路規模を抑えながら上述した機能の実現を図ることが可能となる。
【図面の簡単な説明】
【0093】
【図1】本実施形態に係るフリップフロップ回路を説明する回路図である。
【図2】立ち上がり遅延回路の例を示す回路図である。
【図3】本実施形態に係るフリップフロップ回路の動作原理を説明するタイミングチャートである。
【図4】本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その1)を説明する回路図である。
【図5】本実施形態のフリップフロップ回路を用いた位相比較器の構成例(その2)を説明する回路図である。
【図6】表示装置への適用例を説明するブロック図である。
【図7】クロックジェネレータの例としてデジタル方式によるDLLの構成を示すブロック図である。
【図8】遅延ラインを構成するDelay Unitの例を示す回路図である。
【図9】デジタル方式DLLのタイミングチャートである。
【図10】従来の位相比較器を説明する図である。
【図11】従来の位相比較器の入出力波形を説明する図である。
【図12】ダイナミック型DFFの一例を示す回路図である。
【図13】DFFのデータ信号のDの”L”レベルを取り込む際のタイミングチャートである。
【符号の説明】
【0094】
1…位相比較器、2…アップ/ダウンカウンタ、3…遅延ライン、4…クロックドライバ、100…表示装置、200…デジタル信号処理回路、L1…第1のラッチ回路、L2…第2のラッチ回路、L3…第3のラッチ回路、PD…プルダウン回路、CINV…クロックドインバータ回路
【特許請求の範囲】
【請求項1】
データ信号と、クロック信号の立ち上がりのみ遅延した立ち上がり遅延クロック信号とを入力し、当該データ信号が立ち下がっている状態で当該立ち上がり遅延クロック信号の立ち下がりによって第1のノードの信号を立ち上げ、当該立ち上がり遅延クロック信号の立ち上がりによって前記第1のノードの信号を立ち下げる第1のラッチ回路と、
前記第1のノードの信号と前記クロック信号とを入力し、前記第1のノードの信号が立ち上がっている状態で前記クロック信号が立ち下がるタイミングにより第2のノードの信号を立ち下げる第2のラッチ回路と、
前記第2のノードの信号と前記クロック信号とを入力し、前記クロック信号が立ち上がっている状態での前記データ信号を保持する出力信号を生成するための第3のラッチ回路と、
前記第1のノードの信号を前記立ち上がり遅延クロック信号によってプルダウンさせるプルダウン回路と
を備えることを特徴とするフリップフロップ回路。
【請求項2】
前記プルダウン回路には前記立ち上がり遅延クロック信号が入力され、前記クロック信号が立ち上がる際の前記立ち上がり遅延クロック信号によって前記第1のノードのフローティングを防止する
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項3】
前記第2のノードにクロックドインバータ回路が接続されている
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項4】
前記クロックドインバータ回路には前記クロック信号と前記第1のノードの信号とが入力され、前記クロック信号の立ち上がりの際の前記第1のノードの信号によって前記第2のノードのフローティングを防止する
ことを特徴とする請求項3記載のフリップフロップ回路。
【請求項5】
前記第1のラッチ回路は、第1のpチャネルトランジスタと第2のpチャネルトランジスタと第1のnチャネルトランジスタとが直列に接続された構成を備え、前記第1のpチャネルトランジスタおよび前記第1のnチャネルトランジスタのゲートに前記データ信号が入力され、前記第2のpチャネルトランジスタのゲートに前記立ち上がり遅延クロック信号が入力される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項6】
前記第2のラッチ回路は、第3のpチャネルトランジスタと第2のnチャネルトランジスタと第3のnチャネルトランジスタとが直列に接続された構成を備え、前記第3のpチャネルトランジスタのゲートおよび前記第3のnチャネルトランジスタのゲートに前記クロック信号が入力され、前記第2のnチャネルトランジスタのゲートに前記第1のノードの信号が入力される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項7】
前記第3のラッチ回路は、第4のpチャネルトランジスタと第4のnチャネルトランジスタと第5のnチャネルトランジスタとが直列に接続された構成を備え、前記第4のpチャネルトランジスタのゲートおよび前記第5のnチャネルトランジスタのゲートに前記第2のノードの信号が入力され、前記第4のnチャネルトランジスタのゲートに前記クロック信号が入力される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項8】
前記プルダウン回路は、第6のnチャネルトランジスタを備えており、前記第6のnチャネルトランジスタのゲートに前記立ち上がり遅延クロック信号が入力され、前記第6のnチャネルトランジスタのソースに前記第1のノードが接続される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項9】
前記クロックドインバータ回路は、第5のpチャネルトランジスタと第6のpチャネルトランジスタと第7のnチャネルトランジスタと第8のnチャネルトランジスタとが直列に接続された構成を備え、前記第5のpチャネルトランジスタのゲートに前記第1のノードの信号が入力され、前記第6のpチャネルトランジスタのゲートおよび前記第7のnチャネルトランジスタのゲートに前記第2のノードの信号がインバータを介して入力され、前記第8のnチャネルトランジスタのゲートに前記クロック信号が入力される
ことを特徴とする請求項2記載のフリップフロップ回路。
【請求項1】
データ信号と、クロック信号の立ち上がりのみ遅延した立ち上がり遅延クロック信号とを入力し、当該データ信号が立ち下がっている状態で当該立ち上がり遅延クロック信号の立ち下がりによって第1のノードの信号を立ち上げ、当該立ち上がり遅延クロック信号の立ち上がりによって前記第1のノードの信号を立ち下げる第1のラッチ回路と、
前記第1のノードの信号と前記クロック信号とを入力し、前記第1のノードの信号が立ち上がっている状態で前記クロック信号が立ち下がるタイミングにより第2のノードの信号を立ち下げる第2のラッチ回路と、
前記第2のノードの信号と前記クロック信号とを入力し、前記クロック信号が立ち上がっている状態での前記データ信号を保持する出力信号を生成するための第3のラッチ回路と、
前記第1のノードの信号を前記立ち上がり遅延クロック信号によってプルダウンさせるプルダウン回路と
を備えることを特徴とするフリップフロップ回路。
【請求項2】
前記プルダウン回路には前記立ち上がり遅延クロック信号が入力され、前記クロック信号が立ち上がる際の前記立ち上がり遅延クロック信号によって前記第1のノードのフローティングを防止する
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項3】
前記第2のノードにクロックドインバータ回路が接続されている
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項4】
前記クロックドインバータ回路には前記クロック信号と前記第1のノードの信号とが入力され、前記クロック信号の立ち上がりの際の前記第1のノードの信号によって前記第2のノードのフローティングを防止する
ことを特徴とする請求項3記載のフリップフロップ回路。
【請求項5】
前記第1のラッチ回路は、第1のpチャネルトランジスタと第2のpチャネルトランジスタと第1のnチャネルトランジスタとが直列に接続された構成を備え、前記第1のpチャネルトランジスタおよび前記第1のnチャネルトランジスタのゲートに前記データ信号が入力され、前記第2のpチャネルトランジスタのゲートに前記立ち上がり遅延クロック信号が入力される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項6】
前記第2のラッチ回路は、第3のpチャネルトランジスタと第2のnチャネルトランジスタと第3のnチャネルトランジスタとが直列に接続された構成を備え、前記第3のpチャネルトランジスタのゲートおよび前記第3のnチャネルトランジスタのゲートに前記クロック信号が入力され、前記第2のnチャネルトランジスタのゲートに前記第1のノードの信号が入力される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項7】
前記第3のラッチ回路は、第4のpチャネルトランジスタと第4のnチャネルトランジスタと第5のnチャネルトランジスタとが直列に接続された構成を備え、前記第4のpチャネルトランジスタのゲートおよび前記第5のnチャネルトランジスタのゲートに前記第2のノードの信号が入力され、前記第4のnチャネルトランジスタのゲートに前記クロック信号が入力される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項8】
前記プルダウン回路は、第6のnチャネルトランジスタを備えており、前記第6のnチャネルトランジスタのゲートに前記立ち上がり遅延クロック信号が入力され、前記第6のnチャネルトランジスタのソースに前記第1のノードが接続される
ことを特徴とする請求項1記載のフリップフロップ回路。
【請求項9】
前記クロックドインバータ回路は、第5のpチャネルトランジスタと第6のpチャネルトランジスタと第7のnチャネルトランジスタと第8のnチャネルトランジスタとが直列に接続された構成を備え、前記第5のpチャネルトランジスタのゲートに前記第1のノードの信号が入力され、前記第6のpチャネルトランジスタのゲートおよび前記第7のnチャネルトランジスタのゲートに前記第2のノードの信号がインバータを介して入力され、前記第8のnチャネルトランジスタのゲートに前記クロック信号が入力される
ことを特徴とする請求項2記載のフリップフロップ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−206852(P2009−206852A)
【公開日】平成21年9月10日(2009.9.10)
【国際特許分類】
【出願番号】特願2008−47157(P2008−47157)
【出願日】平成20年2月28日(2008.2.28)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成21年9月10日(2009.9.10)
【国際特許分類】
【出願日】平成20年2月28日(2008.2.28)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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