クロスポイントメモリセル、不揮発性メモリアレイ、メモリセルの読み出し方法、メモリセルのプログラミング方法、メモリセルへの書き込み方法およびメモリセルからの読み出し方法、ならびにコンピュータシステム。
クロスポイントメモリセル、不揮発性メモリアレイ、メモリセルを読み出す方法、メモリセルをプログラミングする方法、メモリセルへの書き込み方法およびメモリセルからの読み出し方法が記述される。一実施形態においては、クロスポイントメモリセルは、第一の方向に伸長するワード線と、第一の方向とは異なる第二の方向に伸長するビット線とを含み、ビット線およびワード線は、お互いに物理的に接触することなく交差する。クロスポイントメモリセルは、そのように交差する位置でワード線およびビット線の間に形成されるキャパシタを含む。キャパシタは、ワード線からビット線へと流れる直流電流およびビット線からワード線へと流れる直流電流を妨げるように構成された誘電体材料を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイントメモリセル、不揮発性メモリアレイ、メモリセルの読み出し方法、メモリセルへのプログラミング方法、メモリセルへの書き込み方法およびメモリセルからの読み出し方法ならびにコンピュータシステムに関する。
【背景技術】
【０００２】
メモリセルにデータを格納するために、多くの異なる構造が存在する。幾つかのダイナミックメモリセルは、一時的に電荷を格納するために使用されるキャパシタを含む。このようなメモリセルは、二つ以上の状態のうちのある状態で構成されうる。ある状態においては、メモリセルは、キャパシタを使用して電荷を格納し、別の状態においては、メモリセルは電荷を格納していない。このようなキャパシタによって格納される電荷は、最終的には放出されるため、このようなダイナミックメモリセルは、定期的にリフレッシュする必要がある。
【０００３】
他のメモリセルは、データを表すために使用される、二つ以上の抵抗の状態のうちのある状態に構成されうる。ある状態においては、このようなメモリセルは、比較的高い抵抗値を有し、また別の状態においては、このようなメモリセルは、比較的低い抵抗値を有する。このようなメモリセルは、抵抗性メモリセルがワード線およびビット線の間に配置される、クロスポイント（交点）構造で配列されてもよい。
【図面の簡単な説明】
【０００４】
【図１】本発明の一実施形態に従う不揮発性メモリアレイの概略図である。
【図２】本発明の一実施形態に従う、あるプログラム状態におけるメムキャパシタデバイスの断面図である。
【図３】本発明の一実施形態に従う、別のプログラム状態における図２のメムキャパシタデバイスの図である。
【図４】本発明の一実施形態に従う、あるプログラム状態におけるメモリセルの等角図である。
【図５】本発明の一実施形態に従う、別のプログラム状態における図４のメモリセルの等角図である。
【図６】本発明の一実施形態に従う、あるプログラム状態におけるメモリセルの等角図である。
【図７】本発明の一実施形態に従う、あるプログラム状態における不揮発性メモリアレイの一部の概略図である。
【図８】本発明の一実施形態に従う、メモリセルの特性を示すグラフである。
【図９】本発明の一実施形態に従う、電流を示すグラフである。
【図１０】本発明の一実施形態に従う、コンピュータの図である。
【図１１】本発明の一実施形態に従う、コンピュータマザーボードのブロック図である。
【図１２】本発明の一実施形態に従う、電子システムのハイレベルブロック図である。
【図１３】本発明の一実施形態に従う、電子システムの別のハイレベルブロック図である。
【発明を実施するための最良の形態】
【０００５】
図１を参照して、本発明の一実施形態に従う不揮発性メモリの一部が示される。アレイは、複数のワード線ＷＬ１−ＷＬ４および、複数のワード線に交差する複数のビット線ＢＬ１−ＢＬ４を含む。アレイは、円記号によって表された複数のメモリセルＭ１１−Ｍ４４をさらに含む。メモリセルは、個々に、複数のワード線および複数のビット線のお互いに対する交点のうちの各一つに対応する。例えば、メモリセルＭ１２は、ＷＬ１およびＢＬ２の交点に対応し、メモリセルＭ３４は、ＷＬ３およびＢＬ４の交点に対応する。図１に示された部分は、不揮発性メモリアレイのうちの非常に小さい部分であってもよい。図１に示されたワード線、ビット線およびメモリセルに加えて、不揮発性メモリアレイは、より多くのワード線、ビット線およびメモリセルを含んでもよい。
【０００６】
図１のワード線およびビット線は、お互いに直行する直線として示されているが、現存であれ、未開発であれ、他の形状および交差角度が使用されてもよい。図１のビット線およびワード線は、交差位置においてお互いに接触するものとして図１に模式的に示されているが、これらは示された交差に関してオーム接続されていない。
【０００７】
メモリセルの各々は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタを含む。キャパシタは、異なる静電容量状態にプログラムされるまで、プログラムされた静電容量状態を静的に保持する。異なる静電容量状態は、異なる静電容量値を有することによって特徴づけられる。ある静電容量状態においては、キャパシタは、第一の静電容量値を有し、また別の静電容量状態においては、キャパシタは、第一の静電容量値とは著しく異なる可能性がある、第二の静電容量値を有しうる。例えば、幾つかの実施形態においては、第二の静電容量値は、第一の静電容量値と比較して、２倍から１０倍高いか、もしくは低い要素であってもよい。
【０００８】
異なる静電容量状態は、１ビット以上のデータを表すために使用されてもよい。例えば、メモリセルは、そのキャパシタが、第一の静電容量状態にあるときに“１”を表し、そのキャパシタが第二の静電容量状態にあるときに“０”を表してもよい。幾つかの実施形態においては、メモリセルは、３つ以上の異なる静電容量状態を使用してデータを表してもよい。
【０００９】
キャパシタは、たとえ電力がキャパシタに対して提供されなくても、数か月、数年、もしくはそれ以上の期間、静電容量状態を保持しうる。したがって、静電容量状態は、不揮発性および静的であるものとして記述されうる。さらには、メモリセルの静電容量状態は、メモリセルに損傷を与えることなく繰り返し変化する可能性がある。
【００１０】
一実施形態においては、メモリセル（例えば、メモリセルＭ１１−Ｍ４４のうちの一つ）に書き込む方法は、メモリセルのキャパシタの一対の相対する導電性電極の間に、書き込み電圧を印加するステップを含んでもよい。書き込み電圧を印加するステップによって、キャパシタの静電容量状態は、ある静電容量状態から別の静電容量状態へと変化する。メモリセルへの書き込みは、メモリセルのプログラミングとも呼ばれうる。メモリセルは、プログラミングによって１ビット以上のデータを格納しうる。例えば、メモリセルＭ２４をプログラムするために、適切な書き込み電圧が、ワード線ＷＬ２およびビット線ＢＬ４との間に印加され、電圧は、メモリセルＭ２４のキャパシタの間に印加され、それによって、キャパシタの静電容量状態が変化する。メモリセルＭ２４のプログラミングの間、ワード線ＷＬ１、ＷＬ３およびＷＬ４ならびに、ビット線ＢＬ１、ＢＬ２およびＢＬ３は、適切な電圧で保持され、メモリセルをプログラムするのに十分な書き込み電圧は、メモリセルＭ２４以外のアレイのメモリセルの間には印加されない。例えば、一実施形態においては、ワード線ＷＬ１、ＷＬ３およびＷＬ４ならびにビット線ＢＬ１、ＢＬ２およびＢＬ３は、メモリセルＭ２４のプログラミングの間、同一の電位に保持されてもよい。
【００１１】
本方法は、メモリセルからデータを読み出すステップも含みうる。読み出しは、ワード線およびビット線の間、したがって、キャパシタの一対の電極の間に交流電圧を印加するステップ、ならびに、（例えば、交流電源２を利用して）交流電圧を印加するステップの結果として生じる電流を検知するステップを含みうる。検出回路４は、電流を検知するために提供され、その電流に基づいて、キャパシタがいかなる静電容量状態にあるか、したがって、メモリセルに格納されたデータ値を判定しうる。例えば、一実施形態においては、電源２は、ワード線ＷＬ２に接続され、検出回路４は、ビット線ＢＬ３に接続されて、メモリセルＭ２３の静電容量状態を決定することによって、メモリセルＭ２３によって格納されたデータ値を判定する。
【００１２】
本明細書で記述される方法は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタを含むメモリセルで使用される可能性がある。このようなキャパシタの各々は、多くの異なる形式で具現化されうる。このようなキャパシタの一実施形態は、例えば、図２および図３で示されるメムキャパシタデバイス１０のような、メムキャパシタデバイスである。これらの図は、メムキャパシタデバイス１０を二つの異なるプログラム状態で示すものである。代替のおよび／もしくはさらなるプログラム状態が使用されてもよい。
【００１３】
図２を参照して、メムキャパシタデバイス１０は、一対の相対する導電性電極１２および１４を含む。この電極は、例えば、元素金属、元素金属の合金、導電性金属化合物、および／もしくは、導電性を有するようにドープされた半導電性材料など、任意の適切な導電性材料から構成される可能性がある。電極１２および１４は、同一の厚さであってもよいし、異なる厚さであってもよい。例示的な厚さの範囲は、３ナノメートルから１００ナノメートルである。さらには、導電性電極１２および１４は、均一であるか、均一ではないかに関わらず、お互いに同一の組成であってもよいし、異なる組成であってもよい。一実施例においては、このような組成は、本質的にプラチナ元素からなりうる。電極１２および１４のうちの一方は、交差する位置での、ワード線もしくはビット線のうちの一つを含みうる。さらには、電極１２および１４のうちの他方は、交差する位置でのワード線もしくはビット線のうちの他方を含みうる。
【００１４】
少なくとも二つの材料１６および１８は、相対する導電性電極１２および１４の間で支持される。材料１６は、誘電体内に支持される可動性ドーパントを含む、静的にプログラム可能な半導電性材料である。これは、異なる静電容量値によって特徴づけられる少なくとも二つの異なる状態の間で、静的にプログラム可能である。少なくとも一つの状態は、可動性ドーパントの極在もしくは集合を含み、誘電体領域は材料１６内に形成される。二つ以上のプログラム可能な状態が使用されてもよい。
【００１５】
本文書の文脈においては、“可動性ドーパント”とは、一対の電極へと差動電圧を印加することによって、少なくとも二つの異なる静的状態の間で、デバイスを繰り返しプログラミングする通常のデバイス動作の間に、誘電体内の異なる位置へと移動可能な半導電性材料の（自由電子以外の）コンポーネントである。実施例は、さもなければ、化学量論的材料における原子空孔、および格子間原子を含む。可動性ドーパントの具体的な実施例は、非晶質もしくは結晶質酸化物または他の酸素含有材料における酸素原子空孔、非晶質もしくは結晶質窒化物または他の窒素含有材料における窒素原子空孔、非晶質もしくは結晶質フッ化物またはフッ素含有材料におけるフッ素原子空孔、ならびに、非晶質もしくは結晶質酸化物における格子間金属原子を含む。材料１６の可動性ドーパントは、図面においては、点／点刻によって図示される。図面における任意の面積／体積における点／点刻の密度は、可動性ドーパント密度の程度を示し、より多い点／点刻は、より高い可動性ドーパント密度を示し、より少ない点／点刻は、より低い可動性ドーパント密度を示す。１タイプ以上の可動性ドーパントが、材料１６の一部として使用されてもよい。
【００１６】
材料１６に対し、可動性ドーパントが支持される例示的な誘電体は、可動性ドーパントの十分に多い量および高い濃度に基づいて、局所化した導電性を有することが可能な、適切な酸化物、窒化物および／もしくはフッ化物を含む。可動性ドーパントが支持される誘電体は、可動性ドーパントの考慮とは関係なく、均一であってもよいし、均一でなくてもよい。誘電体の具体的な実施例は、ＴｉＯ２、ＡＩＮおよび／もしくはＭｇＦ２を含む。
【００１７】
一実施形態においては、可動性ドーパントとして酸素空孔を含む材料１６は、酸素空孔の位置および支持される位置における酸素空孔の量に依存した、少なくとも一つのプログラム状態においては、ＴｉＯ２とＴｉＯ２−ｘの組み合わせを含みうる。一実施形態においては、可動性ドーパントとして窒素空孔を含む材料１６は、窒素空孔の位置および支持される位置における窒素空孔の量に依存した、少なくとも一つのプログラム状態においては、ＡＩＮとＡＩＮ１−ｘの組み合わせを含みうる。一実施形態においては、可動性ドーパントとしてフッ素空孔を含む材料１６は、フッ素空孔の位置および支持される位置におけるフッ素空孔の量に依存した、少なくとも一つのプログラム状態においては、ＭｇＦ２とＭｇＦ２−ｘの組み合わせを含みうる。一実施形態においては、可動性ドーパントは、窒素含有材料におけるアルミニウム格子間原子を含む。
【００１８】
材料１６は、誘電体の組成、可動性ドーパントの組成および／もしくは材料１６における可動性ドーパントの量に依存する可能性がある、任意の適切な厚さでありうる。例示的な厚さは、４ナノメートルから５ナノメートルの厚さを含み、一実施形態においては、１２０ナノメートル以下の厚さを含む。
【００１９】
材料１８は、可動性ドーパントバリア誘電体材料である。この材料は均一であってもよいし、不均一であってもよい。可動性ドーパント誘電体材料１８は、材料１８内の可動性ドーパントの移動を通過させず、そこに固有の任意のドーパントの位置が変化する移動を通過させないことの双方によって特徴づけられるか、または、識別されうる。材料１６およびバリア誘電体材料１８は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であってもよい。一実施形態においては、可動性ドーパントバリア誘電体材料１８は、金属酸化物を含み、材料１６内に可動性ドーパントが支持される誘電体は、別の金属酸化物を含み、材料１８の金属元素は、材料１６の誘電体の金属元素とは異なる。とにかく、例示的な可動性ドーパントバリア誘電体材料は、ＺｒＯ２、ＳｉＯ２、Ｓｉ３Ｎ４、ＧｅＮ、ＳｒＴｉＯ３のうちの少なくとも一つを含む。一実施形態においては、バリア誘電体材料は、本質的に、化学量論的金属酸化物、例えば、ＺｒＯ２およびＳｒＴｉＯ３のいずれか、もしくはその組み合わせから成る。
【００２０】
材料１６および可動性ドーパントバリア誘電体材料１８は、お互いに対して、同一の厚さであってもよいし、異なる厚さであってもよい。一実施形態においては、可動性ドーパントバリア誘電体材料１８は、材料１６以下の厚さであり、一実施形態においては、材料１６よりも薄いものとして示される。一実施形態においては、可動性ドーパントバリア誘電体材料１８は、１ナノメートルから７ナノメートルの等価な酸化物厚さを有し、一実施形態においては、１０ナノメートル以下の等価な酸化物厚さを有する。本文書の文脈においては、“等価な酸化物厚さ”とは、可動性ドーパントバリア誘電体材料が使用されたときと、同等の誘電体効果を生成するために、どの程度の厚さの非ドープシリコン二酸化物が必要とされるかの線形寸法である。使用される可動性ドーパントバリア誘電体材料が非ドープシリコン二酸化物か、もしくは非ドープシリコン二酸化物と等しい誘電率の材料である場合には、“等価な酸化物厚さ”と使用される可動性ドーパントバリア誘電体材料の厚さは、同一でありうる。
【００２１】
半導電性材料１６およびバリア誘電体材料１８のうちの一方は、半導電性材料１６およびバリア誘電体材料１８のうちの他方よりも、電極１２および１４の対のうちの一方に対してより近傍にある。同様に、半導電性材料１６およびバリア誘電体材料１８のうちの他方は、電極１２、１４の対のうちの他方に対してより近傍にある。示された実施形態においては、材料１６および可動性ドーパントバリア誘電体材料１８は、お互いに対して物理的に触れる接触状態にある。さらに、示された実施形態においては、相対する導電性電極１２、１４の対の間には、材料１６および可動性ドーパントバリア誘電体材料１８以外の他の材料は支持されていない。
【００２２】
図２に示されるように、メムキャパシタデバイス１０は、並列に接続されたキャパシタＣ１および抵抗Ｒ１として、模式的にモデル化されうる。バリア誘電体材料１８は電極１２および１４の間に直流電流が流れるのを効果的に妨げるが、メムキャパシタデバイス１０は、ごく微小でわずかな量の漏洩電流を伝導しうる。抵抗Ｒ１はこの漏洩電流を表す。キャパシタＣ１は、図２のプログラム状態におけるメムキャパシタデバイス１０の静電容量を表し、半導電性材料１６およびバリア誘電体材料１８の合成静電容量を表す。
【００２３】
図２および図３は、二つの異なる静的プログラム状態におけるメムキャパシタデバイス１０を示す。図３は、例示的な最高の静電容量状態を図示し、図２は例示的な最低の静電容量状態を示す。例えば、例示的な目的でのみ、図２は、其々が可動性ドーパントの異なる平均濃度によって特徴づけられる領域２０および２２を含むものとして、材料１６を示す。領域２２は、領域２２が効率的な誘電体であるような、可動性ドーパントの顕著に低い量を図示する。ゼロ以上の可動性ドーパントの或る量が、領域２２が誘電性容量として機能しうる限り、領域２２内にありうる。にもかかわらず、領域２０は、領域２２内の任意の濃度よりも高い適切な可動性ドーパントの平均濃度を有する。領域２０もしくは領域２２のいずれかの内に支持される任意の可動性ドーパントは、其々の領域２０もしくは２２内に均一に分散されてもよいし、均一に分散されなくてもよい。にもかかわらず、領域２０は導電性であり、それによって、材料１２および領域２０の組み合わせによって、より厚い導電性キャパシタ電極を効率的に提供する。一方、領域２２は誘電性であり、それによって、可動性ドーパントバリア誘電体材料１８の効率的な誘電体厚さへと加えられる。
【００２４】
図３を参照すると、可動性ドーパントは、材料１６の全てを通して十分に支持されるように示されており、その全体の厚さは、本質的に導電性である。したがって、導電性キャパシタ電極のうちの一方は、材料１２および１６の組み合わせを効率的に構成する。さらには、このような状態においては、可動性ドーパントバリア誘電体材料１８のみが、導電性キャパシタ電極１２および１４の間の全体の誘電体厚さを構成する。それによって、図３のプログラム状態は、図２に示されたものよりも高い静電容量を有する。可動性ドーパントは、図３の高い静電容量状態における材料１６内に、均一に分散されてもよいし、均一に分散されなくてもよい。さらに、それにもかかわらず、最高の静電容量状態および最低の静電容量状態を超えて、もしくはそれに加えて、異なる選択可能なプログラム静電容量状態が達成されてもよい。にもかかわらず、メムキャパシタデバイス１０は、提供されたプログラム状態が除去される動作の後、そのプログラムされた静電容量状態を少なくとも部分的に保持することによって特徴づけられる。
【００２５】
図２のプログラム状態においては、メムキャパシタ１０は、図３のプログラム状態の時よりも低い静電容量を有する。言い換えると、任意の時間において、メムキャパシタ１０によって実際に保持される電荷量に関係なく、図２のプログラム状態におけるメムキャパシタ１０の静電容量は、図３のプログラム状態におけるメムキャパシタ１０の静電容量よりも低い。メムキャパシタ１０が充電されていないか、部分的に充電されているか、または完全に充電されているかによって、メムキャパシタ１０の充電状態が決定するが、メムキャパシタ１０の静電容量には影響を与えない。したがって、本明細書で使用される充電状態とは、ある任意の時間において、キャパシタによって実際に保持される電荷量のことを称する。本明細書で使用される静電容量とは、キャパシタの充電状態に関係なく、キャパシタが保持することが可能なボルト毎のクーロン量のことを称する。
【００２６】
図３に示されるように、図３のメムキャパシタ１０は、並列に接続されたキャパシタＣ２および抵抗Ｒ２として模式的にモデル化されうる。抵抗Ｒ２は、図３のプログラム状態におけるメムキャパシタデバイス１０の微小な漏洩電流を表し、図２のＲ１と同一であるか、図２のＲ１より低いか、または図２のＲ１より高い。キャパシタＣ２は、図３のプログラム状態におけるメムキャパシタデバイス１０の静電容量を表し、図２のＣ１よりも大きく、半導電性材料１６およびバリア誘電体材料１８の合成静電容量を表す。
【００２７】
キャパシタデバイス１０の具体的な実施例として、導電性キャパシタ電極１２および１４は、各々、本質的に、５ナノメートルの厚さを有するプラチナ元素から成る。可動性ドーパントバリア誘電体材料１８は、３ナノメートルの厚さを有するＺｒＯ２である。半導電性材料１６は、４ナノメートルの全体の厚さを有する、ＴｉＯ２とＴｉＯ２−ｘの組み合わせである。図２においては、領域２２は、２ナノメートルの厚さを有し、１ｃｍ３当たり、５×１０１８より十分に少ない酸素空孔を有するＴｉＯ２であり、それによって領域２２は非導電性になる。領域２０は、２ナノメートルの厚さを有し、５×１０１８空孔／ｃｍ３よりも十分に大きい全体の平均酸素空孔密度を有し、それによって領域２０は導電性になる。図３においては、材料１６は、領域１６の全てを導電性にするのに十分な、５×１０１８空孔／ｃｍ３よりも十分に大きな全体の平均酸素空孔密度を有する、ＴｉＯ２と考えられうる。図２の領域２０における全体の平均酸素空孔密度は、図３の領域１６における密度よりも大きい。
【００２８】
図２および図３のモデルに関連する其々の静電容量は、以下のように特徴づけられうる。
【００２９】
【数１】
ここで、Ｃはデバイスの静電容量、Ａは材料１８に対して露出された電極１４の面積、ε１は領域２２によって特徴づけられた材料１６の誘電率、ε２は材料１８の誘電率、ｔ１は領域２２の厚さ、ｔ２は材料１８の厚さである。
【００３０】
異なるプログラム状態は、Strukovらの“The missing memristor found”, Nature Publishing Group, 1 May 2008, Vol.453, pp.80-83に記述されているように、導電性キャパシタ電極１２および１４に其々適切な差動電圧を印加することによって達成されうる。例えば、可動性ドーパントの電荷に依存して、適切な正および／もしくは負の電圧が、導電性電極１２および１４に対して印加され、それによって可動性ドーパントは、導電性電極１２および１４のうちの一方へと引き寄せられるか、または一方からはね返されて、プログラミング差動電圧が除去された後に保持される、図２および図３に示された例示的なプログラム状態を有する。
【００３１】
とにかく、一実施形態においては、メムキャパシタデバイスは、例えば、導電性電極１２および１４などの一対の相対する導電性電極を含む。少なくとも二つの材料は、相対する導電性電極の間に支持される。材料のうちの一つは、空間格子における可動性陽イオン空格子点を形成するために、全体的に化学量論的に陽イオンが欠損している、結晶質半導電性金属含有マスを含む。一実施形態においては、結晶質半導電性金属含有マスは、結晶質半導電性金属酸化物マスである。他の材料は、結晶質半導電性金属含有マスと物理的に接触し、マスからバリア誘電体材料への可動性陽イオン空格子点の移動を通過させない、バリア誘電体材料である。半導電性マスおよびバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられるお互いに異なる組成である。半導電性マスおよびバリア誘電体材料のうちの一方は、半導電性マスおよびバリア誘電体材料のうちの他方よりも、電極の対のうちの一方に対してより近傍にある。半導電性マスおよびバリア誘電体材料のうちの他方は、半導電性マスおよびバリア誘電体材料のうちの他方よりも、電極の対のうちの他方に対してより近傍にある。本実施形態における、結晶質半導電性金属含有マス用の例示的な材料は、材料１６ように上述された材料を含む。本実施形態におけるバリア誘電体材料用の例示的な材料は、バリア誘電体材料１８ように叙述された材料を含む。本実施形態における他の特性は、図２および図３に関連して記述された例示的な実施形態に関連して上述された特性のうちの任意の特性、もしくは組み合わせを含んでもよい。
【００３２】
図４を参照すると、図２のプログラム状態におけるメムキャパシタ１０を含む、単一のクロスポイントメモリセル４０が示される。本実施形態においては、電極１２はワード線（例えば、図１のワード線Ｗ１−Ｗ４のうちの一つ）であり、電極１４は、ビット線（例えば、図１のビット線Ｂ１−Ｂ４のうちの一つ）であり、メモリセル４０は、Ｍ１１−Ｍ４４のうちの一つでありうる。あるいは、電極１２はビット線（例えば、図１のビット線Ｂ１−Ｂ４のうちの一つ）であり、電極１４はワード線（例えば、図１のワード線Ｗ１−Ｗ４のうちの一つ）であってもよい。
【００３３】
したがって、一実施形態においては、図４は、第一の方向に伸長するワード線１２および第一の方向とは異なる第二の方向へ伸長するビット線１４を含むクロスポイントメモリセルを示す。ビット線１４およびワード線１２はお互いに物理的に接触することなく交差する。メムキャパシタ１０は、ワード線１２およびビット線１４の間で、それらが交差する位置に形成される。上記で議論されたように、メムキャパシタ１０は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能である。キャパシタは、ワード線１２およびビット線１４の間に流れる直流電流を妨げるように構成された、キャパシタ誘電体材料１８を含む。キャパシタは、半導電性材料１６をさらに含む。
【００３４】
一実施形態においては、ワード線１２もしくは１４は、プラチナを含むか、本質的にプラチナから成るか、または、プラチナから成る可能性がある。半導電性材料１８は、ＴｉＯ２およびＴｉＯ２−ｘを含むか、本質的にＴｉＯ２およびＴｉＯ２−ｘから成るか、またはＴｉＯ２およびＴｉＯ２−ｘから成る可能性があり、約５０ｎｍの厚さでありうる。キャパシタ誘電体材料１８は、ＺｒＯ２を含むか、本質的にＺｒＯ２から成るか、またはＺｒＯ２から成る可能性があり、約３ｎｍの厚さでありうる。ビット線１２もしくは１４は、プラチナを含むか、本質的にプラチナから成るか、または、プラチナから成る可能性がある。
【００３５】
図５を参照すると、クロスポイントメモリセル４０のメムキャパシタ１０が、図３のプログラム状態において示される。
【００３６】
図６を参照すると、クロスポイントメモリセル４２の別の実施形態が示される。この実施形態は、導電性配線２４および２６の間に配置されたキャパシタ１０を含む。配線２４は、其々のビット線およびワード線の対が交差する場所における、図１のアレイのビット線もしくはワード線であり、配線２６は、図１のアレイのビット線もしくはワード線のうちの他方でありうる。本実施形態においては、キャパシタは、個々のメモリセルに対応する、導電性配線２６に電気的に接続された第一の電極１２、ならびに、個々のメモリセルに対応する導電性配線２４に電気的に接続された第二の電極１４を含む。第一の電極１２は、導電性配線２６とは異なる組成および異なる厚さのうちの一方もしくは双方を有しうる。第二の電極１４は、導電性配線２４とは異なる組成および異なる厚さのうちの一方もしくは双方を有しうる。第一の電極１２は、導電性配線２６と同一の組成であってもよい。第二の電極１４は、導電性配線２４と同一の組成であってもよい。とにかく、図６における電極１２および１４の其々の例示的な厚さは、５ナノメートルと５ナノメートルである。
【００３７】
一実施形態においては、メモリセルをプログラミングする方法は、メモリセル４０／４２のワード線およびメモリセル４０／４２のビット線に対して書き込み電圧を印加するステップを含みうる。メモリセル４０／４２は、例えば、上述されたキャパシタ１０のような、キャパシタを含みうる。書き込み電圧を印加するステップの結果として、キャパシタの静電容量は、第一の値から第二の値へと変化する。第二の値は、第一の値の少なくとも２倍でありうる。このような方法は、ワード線およびビット線の間から書き込み電圧を除去するステップをさらに含む。静電容量は、書き込み電圧を除去するステップの後、第二の値を静的に保持する。
【００３８】
書き込み電圧を印加するステップによって、可動性ドーパントは、ワード線およびビット線の間に支持された半導電性マス１６内で、ワード線およびビット線の間に支持された可動性ドーパントバリア誘電体材料１８に向かって移動し、低い静電容量状態から高い静電容量状態へとキャパシタの静電容量を増加させる。半導電性マス１６および可動性ドーパントバリア誘電体材料１８は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成から成る。可動性ドーパントバリア誘電体材料１８は、電圧を印加するステップによって、可動性ドーパントが、可動性ドーパントバリア誘電体材料１８へと移動することから、本質的に保護する。一実施形態においては、書き込み電圧を印加するステップは、１００マイクロ秒よりも短い期間、書き込み電圧を印加するステップを含む。
【００３９】
一実施形態においては、書き込み電圧は、直流電圧であってもよい。しかしながら、５ｋＨｚよりも低い周波数を有する交流電圧を含む、可動性ドーパントを半導電性マス１６内で移動させる他の適切な電圧が使用されてもよい。
【００４０】
上記の書き込み電圧は、第一の書き込み電圧と称され、本方法は、ワード線およびビット線の間に第一の書き込み電圧とは異なる第二の書き込み電圧を印加するステップを含んでもよい。第二の書き込み電圧は、第一の書き込み電圧の極性とは逆の極性を有してもよい。とにかく、第二の書き込み電圧を印加するステップの結果として、キャパシタの静電容量は、第二の値から第三の値へと変化する。ワード線およびビット線の間から第二の書き込み電圧を除去するステップによって、キャパシタ１０の静電容量は第三の値を静的に保持する。第三の値は、第二の値よりも小さく、ある場合には、第二の値の半分よりも小さい可能性がある。第二の書き込み電圧は、可動性ドーパントバリア誘電体材料１８から可動性ドーパントを離れさせ、それによって、キャパシタ１０の静電容量を減少させる。
【００４１】
一実施形態においては、第三の値は、第一の値と実質的に同一であってもよい。言い換えれば、第二の書き込み電圧を印加するステップの後、メモリセルは、第一の書き込み電圧を印加するステップの前と実質的に同一の静電容量を有してもよい。あるいは、第二の書き込み電圧を印加するステップの後のメモリセルの静電容量は、一実施形態においては、可動性ドーパントは同一の位置に正確には戻り得ないため、第一の書き込み電圧を印加するステップの前のメモリセルの静電容量とはわずかに異なる可能性がある。しかしながら、結果として生じる静電容量は、メモリセルが第一の書き込み電圧を印加するステップの前と同一のデータ値を確かに表すほど、なお十分に低い可能性がある。
【００４２】
一実施形態においては、第一および第二の書き込み電圧の大きさは、メモリセルが１０ナノ秒から１００マイクロ秒以内にプログラムされるように選択されてもよい。選択された大きさは、半導電性材料１６内の可動性ドーパントを、２×１０８ナノメートル毎秒から２×１０４ナノメートル毎秒の速度で移動させるのに十分である可能性がある。
【００４３】
上述されたプログラミング方法は、メムキャパシタ１０のようなメムキャパシタを含むメモリセル用に使用されてもよい。あるいは、プログラミング方法は、キャパシタに対して印加された書き込み電圧の結果としてキャパシタがその静電容量を変化させる他のキャパシタの実施形態を含むメモリセル用に使用されてもよい。
【００４４】
本発明の一実施形態は、異なる静電容量によって特徴づけられる、異なる静的にプログラム可能な状態の間でキャパシタをプログラミングする方法を包含する。このような方法は、上述された様なキャパシタを使用するステップもしくは他のキャパシタを使用するステップを包含しうる。とにかく、このような方法の一実施形態は、二つの導電性キャパシタ電極の間に差動電圧を印加するステップを含み、それによって、可動性ドーパントを、二つの導電性キャパシタ電極間に支持された半導電性マスから、二つの導線性キャパシタ電極間に支持された可動性ドーパントバリア誘電体材料へと移動させ、低い静電容量状態からより高い静電容量状態へとキャパシタの静電容量を増加させる。半導電性マスおよび可動性ドーパントバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成から成る。可動性ドーパントバリア誘電体材料は、電圧を印加するステップによって、可動性ドーパントが可動性ドーパントバリア誘電体材料へと移動することから本質的に保護する。例示的な可動性ドーパント、半導電性マス／材料および可動性ドーパント誘電体材料は、上述されたものであってもよい。図２、図３、図４および図５は、図２の状態から図３の状態へと向かう、ならびに図４の状態から図５の状態へと向かうこのようなプログラミングの一実施例を示す。これらは、キャパシタ電極１２および１４に対して正および／もしくは負の適切な電圧を印加することによって達成され、それによって、可動性ドーパントは電極１４に向かって、もしくは電極１２から離れる方向へと移動し、それによって、プログラム状態へと変化する。
【００４５】
一実施形態においては、異なる差動電圧は、二つの導電性キャパシタ電極の間に引き続いて印加され、可動性ドーパントは、可動性ドーパントバリア誘電体材料から離れる方向へと移動し、キャパシタの静電容量を減少させ、それによって、異なる静的にプログラム可能な状態のうちの一つへとキャパシタをプログラムする。これは、例えば、所定の静電容量減少効果を達成するために、極性反転もしくは、ある他の適切な差動電圧を印加することによって、図３もしくは図５の状態を、図２もしくは図４の状態へと戻すようなプログラミングによって生じうる。さらには、このように引き続いて印加された差動電圧は、直前の静電容量状態へ戻すようにキャパシタをプログラムしてもよいし、しなくてもよい。したがって、二つ以上の静電容量状態に対するプログラミングは選択的に生じる可能性がある。
【００４６】
一実施形態に従い、メモリセルを読み出す方法は、メモリセルのワード線およびビット線の間に（例えば、図１の電源２を使用して）交流電圧信号を印加するステップを含む。一実施形態においては、交流電圧信号は、約２００ＭＨｚの周波数および約２Ｖのピークトゥピーク電圧を有する周期的な正弦波信号である。メモリセルは、上記の図４および図５に関連する状態などの、少なくとも二つの異なる静的な状態のうちの任意の一つにおいて、選択的にプログラムされるように構成される。本方法は、メモリセルのビット線上の電流を検知するステップをさらに含み、その電流は、交流電圧信号を印加するステップによる結果であり、検知するステップに基づいて、メモリセルが少なくとも二つの異なる静的な状態のうちのいずれにプログラムされているかを判定する。一実施形態においては、検出回路４は、検知するステップおよび判定するステップを実施してもよい。
【００４７】
本方法は、メモリセルから交流電圧信号を除去するステップをさらに含んでもよい。キャパシタは、交流電圧信号を印加するステップの前と、交流電圧信号を除去するステップの後で、実質的に同一の静電容量を有してもよい。一実施形態においては、メモリセルは、上述されたキャパシタ１０を含みうる。交流電圧信号がキャパシタ１０に印加されている間、半導電性材料１６の可動性ドーパントのうちの幾つかもしくは全てが交流電圧によって移動してもよいし、全く移動しなくてもよい。しかしながら、このような移動は、行ったり来たりする移動である可能性がある。交流電圧が除去されると、可動性ドーパントは、交流電圧を印加するステップの前にあった位置、もしくはその近傍に存在するからである。したがって、たとえ、可動性ドーパントが交流電圧を印加するステップの間、移動しうるとしても、メモリセルの静電容量は、交流電圧を印加するステップの後、実質的に同一でありうる。
【００４８】
交流電圧信号を印加するステップの間、電流は、ある期間における第一の瞬間においては、ビット線からメモリセルへと流れ、第一の瞬間に続く第二の瞬間においては、メモリセルからビット線に向かって流れる。
【００４９】
一実施形態においては、交流電圧信号は周期的であり、電流を検知するステップは、交流電圧信号が周期的であるときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は、実質的に一定の周波数を有し、電流を検知するステップは、交流電圧信号が実質的に一定の周波数を有するときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は実質的に正弦波であり、電流を検知するステップは、交流電圧信号が実質的に正弦波であるときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は、定常状態において、印加するステップの少なくとも幾らかの期間に、１００ＭＨｚより大きいか、それと等しい周波数を有する主周波数コンポーネントを有する。一実施形態においては、電流を検知するステップは、交流電圧信号が定常状態にあるときの電流を検知するステップを含む。交流電圧信号は、印加するステップの少なくともいくらかの期間に、少なくとも１ボルトのピークトゥピーク電圧を有しうる。
【００５０】
電流は第一の電流と称され、メモリセルは、少なくとも二つの異なる静的状態のうちの第一の状態にプログラムされうる。本方法は、第一の電流を検知するステップの後、少なくとも二つの異なる静的状態のうちの第二の状態へとメモリセルをプログラミングするステップと、メモリセルが少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされる間、ワード線に交流電圧信号を印加するステップと、ビット線上の第二の電流を検知するステップと、をさらに含みうる。第二の電流は、メモリセルが少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされる間に交流電圧信号を印加するステップの結果として生じ、第二の電流は、第一の電流の少なくとも二倍の大きさでありうる。本方法は、第二の電流を検知するステップに基づいて、メモリセルが、少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされていることを判定するステップを含みうる。第二の電流は、第一の電流の少なくとも５倍の大きさでありうる。
【００５１】
メモリセルを読み出すステップの一実施例が、今から記述される。図１を参照すると、メモリセルＭ２３は交流電圧源２をワード線ＷＬ２に適用し、ビット線ＢＬ３に検出回路４を接続するステップによって読み出されうる。電源２によって生成される交流電圧信号は、メモリセルＭ２３の静電容量状態に基づいて、メモリセルＭ２３によってある程度伝導されうる。検出回路４は、ビット線ＢＬ３上に伝導される信号を交流電流の形式で検出しうる。検出回路４は、交流電流の大きさに基づいて、メモリセルＭ２３の静電容量状態を判定しうる。
【００５２】
一実施形態においては、検出回路４は、電流信号を電圧信号へと変換するように構成されてもよい。例えば、検出回路４は、トランスインピーダンス増幅器であってもよい。あるいは、検出回路４は、電流を検出し、メモリセルＭ２３の静電容量状態を判定するためのロックイン増幅器を含んでもよい。
【００５３】
一実施形態においては、図１のアレイは、メモリセルを読み出すために使用される一つ以上の行ドライバを含みうる。このような行ドライバは、電圧源２を含みうる。幾つかの構成においては、一つ以上の行ドライバおよび検出回路４を使用して、行ドライバに負担をかけることなく、アレイのうちの１０００以上のメモリセルが同時に読み出されうる。なぜなら、メモリセルを読み出す上で電源２によって供給される全電流は、従来のメモリアレイのメモリセルを読み出すために使用される、従来の行ドライバによって生成される直流電流と比較して小さいためである。
【００５４】
ビット線ＢＬ３は、交流電圧信号がワード線ＷＬ２に印加される間、接地されてもよい。一実施形態においては、ビット線ＢＬ３は、例えば、トランスインピーダンス増幅器の仮想接地などの検出回路４の仮想接地によって接地されてもよい。
【００５５】
本明細書で記述される交流電圧信号を使用してメモリセルを読み出す方法は、クロスポイントメモリアレイで使用されうるが、このような方法は、或いは、他のメモリアレイ構造で使用されてもよい。実際には、本方法は、データを静的に格納するためにキャパシタ以外のメモリ素子を使用するメモリアレイ構造で使用されてもよい。例えば、メモリ素子は、メモリスタ、位相変化材料もしくは、メモリ素子に交流電流を通し、かつ、メモリ素子の状態を判定するために結果として生じる交流電流を検知することによってデータ値が判定されうる他のメモリ素子を含んでもよい。
【００５６】
図７を参照すると、一実施形態に従って二つのメモリセルを読み出すための回路の概略図５０が示される。図５０は、ワード線ＷＬ２に接続された交流電圧源２を含む。キャパシタＣ３は、ワード線ＷＬ２とワード線ＷＬ２に隣接した（図７には図示されていない）ワード線との間の浮遊容量を表す。抵抗Ｒ３は、ワード線ＷＬ２の抵抗値を表す。
【００５７】
図５０は、メモリセルＭ２３が“１”もしくは“０”を表す、低い、もしくは最低の静電容量状態に構成されたメモリセルＭ２３を示す。キャパシタＣ４は、メモリセルＭ２３の静電容量を表し、抵抗Ｒ４はメモリセルＭ２３を通る漏洩電流を表す。一方、メモリセルＭ２４は、メモリセルＭ２４がメモリセルＭ２３とは逆のデータ値（すなわち、メモリセルＭ２３が“１”を表す場合には“０”で、メモリセルＭ２３が“０”を表す場合には“１”）を表す、高いもしくは最高の静電容量状態に構成されたものとして示す。キャパシタＣ５は、メモリセルＭ２４の静電容量を表し、抵抗Ｒ５はメモリセルＭ２４を通る漏洩電流を表す。本実施例においては、静電容量Ｃ５は静電容量Ｃ４の約８倍であることに留意されたい。図９に関連して以下にさらに議論されるように、この静電容量の相違によって、メモリセルＭ２４によって伝導される交流電流の大きさは、メモリセルＭ２３によって伝導される交流電流の大きさよりも顕著に高くなる可能性がある。
【００５８】
キャパシタＣ６は、ビット線ＢＬ３と隣接するビット線との間の浮遊容量を表し、抵抗Ｒ６はビット線ＢＬ３の抵抗値を表す。同様に、キャパシタＣ７は、ビット線ＢＬ４と隣接するビット線との間の浮遊容量を表し、抵抗Ｒ７はビット線ＢＬ４の抵抗値を表す。
【００５９】
検出回路は、ビット線ＢＬ３およびＢＬ４上に存在する交流電流を測定するために、ビット線ＢＬ３およびＢＬ４に接続されてもよい。
【００６０】
図８を参照すると、グラフは、キャパシタ誘電体材料１８に対する電圧の関数としてキャパシタ誘電体材料１８を通って流れる電流およびキャパシタ誘電体材料１８に対する電圧の関数として、キャパシタ誘電体材料１８の抵抗値を示す。図８に示される電流および抵抗の値は、図４および図５のメモリセルの一実施形態に対するものである。図４および図５においては、ワード線１２はプラチナを含み、半導電性材料１８はＴｉＯ２およびＴｉＯ２−ｘを含み、かつ約５０ｎｍの厚さであり、キャパシタ誘電体材料１８はＺｒＯ２を含み、かつ約３ｎｍの厚さであり、ビット線１４はプラチナを含む。本実施例においては、キャパシタ誘電体材料１８は、約３５の実効誘電率を有しうる。抵抗値および電流は電圧とともに変化し、電圧が増加するにつれて、概して、電流は増加し、抵抗値は減少することに留意されたい。
【００６１】
図９を参照すると、ビット線上で測定された、メモリセル４０によって伝導される交流電流のグラフが示される。一実施形態においては、電流は、例えば、検出回路４によって測定されてもよい。実線３２は、メモリセル４０のキャパシタ１０が図４のプログラム状態にある（キャパシタ１０が低い静電容量状態にある）ときに、ビット線上で測定された電流を表す。実線３４は、メモリセル４０のキャパシタ１０が図５のプログラム状態にある（キャパシタ１０が高い静電容量状態にある）ときに、ビット線上で測定された電流を表す。
【００６２】
本実施例においては、実線３２によって表される電流は、約５ｎＡの大きさを有し、実線３４によって表される電流は、約４５ｎＡの大きさを有することに留意されたい。したがって、実線３４によって表される電流は、実線３２の電流の約９倍である。この電流値の相違によって、高い静電容量状態にあるメモリセルと、低い静電容量状態にあるメモリセルとを、検出回路４が区別することが可能になる。
【００６３】
例えば、実線３２は、図７に関連して上述された実施例におけるメモリセルＭ２３によって伝導される、ビット線ＢＬ３上の電流を表してもよい。上述されたように、メモリセルＭ２３は、一実施例においては、低い、もしくは最低の静電容量状態にある可能性がある。実線３４は、図７に関連して上述された実施例におけるメモリセルＭ２４によって伝導される、ビット線ＢＬ４上の電流を表してもよい。上述されたように、メモリセルＭ２４は、一実施例においては、高い、もしくは最高の静電容量状態にある可能性がある。
【００６４】
検出回路４は、実線３２によって表される電流を第一の閾値と比較し、一実施形態においては、電流がその閾値以下であることを判定するステップによって、メモリセルＭ２３が低い、もしくは最低の静電容量状態にあることを判定してもよい。さらには、検出回路４は、実線３４によって表される電流を第二の閾値と比較し、一実施形態においては、電流がその閾値以上であることを判定するステップによって、メモリセルＭ２４が高い、もしくは最高の静電容量状態にあることを判定してもよい。第一の閾値および第二の閾値は、お互いに同一であってもよいし、異なってもよい。例えば、第一の閾値は第二の閾値よりも低くてもよい。
【００６５】
図１０は、本発明の一態様に従う、コンピュータシステム４００の一実施形態を、限定する目的ではなく、例示する目的で、一般的に示す。コンピュータシステム４００は、モニタ４０１もしくは他の通信出力デバイスと、キーボード４０２もしくは他の通信入力デバイスと、マザーボード４０４とを含む。マザーボード４０４は、マイクロプロセッサ４０６（処理回路）もしくは他のデータ処理ユニット、および少なくとも一つのメモリデバイス４０８（メモリ回路）を含むことができる。メモリデバイス４０８は、上述された本発明の種々の態様を含むことができる。メモリデバイス４０８は、メモリセルのアレイを含むことができ、このようなアレイは、アレイにおける個々のメモリセルにアクセスするためのアドレシング回路に結合されうる。さらには、メモリセルアレイは、メモリセルからデータを読み出すための読み出し回路へと結合されうる。アドレシング回路および読み出し回路は、メモリデバイス４０８とプロセッサ４０６との間で情報を伝達するために使用することができる。これらは、図１１に示されるマザーボード４０４のブロック図に示される。このブロック図においては、アドレシング回路は４１０として図示され、読み出し回路は４１２として図示される。プロセッサ４０６を含むコンピュータシステム４００の種々のコンポーネントは、本開示において前述されたメモリ構造のうちの一つ以上を含むことができる。
【００６６】
プロセッサデバイス４０６は、プロセッサモジュールに対応することができ、モジュールと使用される関連するメモリは、本発明の教示を含むことができる。プロセッサデバイス４０６は、プロセッサデバイス４０６がメモリデバイス４０８に提供するデータを格納するようにメモリデバイス４０８に命令するように構成されてもよいし、メモリデバイス４０８からデータを検索するように構成されてもよい。
【００６７】
メモリデバイス４０８は、メモリモジュールに対応できる。例えば、シングルインラインメモリモジュール（ＳＩＭＭｓ）およびデュアルインラインメモリモジュール（ＤＩＭＭｓ）は、本発明の教示を使用する実装において使用されてもよい。メモリデバイスは、デバイスのメモリセルから読み出す種々の方法、およびデバイスのメモリセルへと書き込む種々の方法を提供する、種々の設計のうちの任意の設計へと組み込むことができる。
【００６８】
メモリデバイス４０８は、本発明の一つ以上の態様に従って形成されるメモリを含むことができる。
【００６９】
図１２は、本発明の例示的な電子システム７００の種々の実施形態のハイレベル組織化の簡略化されたブロック図を示す。システム７００は、例えば、コンピュータシステム、プロセス制御システム、もしくはプロセッサおよび関連するメモリを使用する他のあらゆるシステムに対応することができる。電子システム７００は、プロセッサもしくは演算／論理ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリデバイスユニット７０６および入力／出力（Ｉ／Ｏ）デバイス７０８を含む機能的構成要素を有する。概して、電子システム７００は、プロセッサ７０２によるデータ上で実施されるべき動作、ならびに、プロセッサ７０２、メモリデバイスユニット７０６およびＩ／Ｏデバイス７０８の間での他のインタラクションで実施されるべき動作を指定する固有の一組の命令を有する。制御ユニット７０４は、命令をメモリデバイス７０６からフェッチし、かつ実行させる一組の動作を継続的に循環させることによって、プロセッサ７０２、メモリデバイス７０６およびＩ／Ｏデバイス７０８の全動作を調整する。種々の実施形態においては、メモリデバイス７０６は、ランダムアクセスメモリ（ＲＡＭ）デバイス、リードオンリーメモリ（ＲＯＭ）デバイス、フロッピーディスクドライブおよびコンパクトディスクＣＤ−ＲＯＭドライブなどの周辺デバイスを含むが、そのいずれにも限定はされない。当業者は、本開示を読んで理解することによって、示された任意の電子コンポーネントは、本発明の種々の態様に従うメモリ構造を含むものとして製造することが可能であることを理解するであろう。
【００７０】
図１３は、例示的な電子システム８００の種々の実施形態のハイレベル組織化の簡略化されたブロック図である。システム８００は、メモリセル８０４のアレイを有するメモリデバイス８０２（メモリ回路）、アドレスデコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読み出し／書き込み制御回路８１２、および入力／出力回路８１４を含む。メモリデバイス８０２は、電力回路８１６ならびに、メモリセルが、低閾値伝導状態にあるか、または高閾値の非伝導状態にあるかを判定するための電流センサなどのセンサ８２０をさらに含む。図示された電力回路８１６は、電源回路８８０、参照電圧を提供するための回路８８２、第一のワード線にパルスを提供するための回路８８４、第二のワード線にパルスを提供するための回路８８６、およびビット線にパルスを提供するための回路８８８を含む。システム８００は、プロセッサ８２２（プロセシング回路）、もしくはメモリアクセスのためのメモリコントローラをも含む。プロセッサ８２２は、プロセッサ８２２によって提供されるデータを格納するためにメモリデバイス８０２に命令するように構成されてもよいし、メモリデバイス８０２から格納されたデータを検索するように構成されてもよい。
【００７１】
メモリデバイス８０２は、配線ラインもしくは金属被覆ラインを介して、プロセッサ８２２から制御信号８２４を受信する。メモリデバイス８０２は、Ｉ／Ｏラインを介してアクセスされたデータを格納するために使用される。さらなる回路および制御信号を提供することが可能であり、本発明に焦点を当てるために、メモリデバイス８０２は簡略化されたことを当業者には理解されたい。プロセッサ８２２もしくはメモリデバイス８０２のうちの少なくとも一つは、本開示において前述されたタイプのメモリ構造を含むことができる。
【００７２】
本開示で示された種々のシステムは、本発明の回路および構造用の種々の適用の概要の理解を提供することを意図されたものであり、本発明の態様に従うメモリセルを使用する電子システムの全構成要素および全特徴の完全な説明として提供されることを意図するものではない。プロセッサおよび（複数の）メモリデバイスの間の通信時間を減少させるために、種々の電子システムは、シングルパッケージプロセシングユニットとして、もしくは、単一の半導体チップとしても作製することができることを、当業者には理解されたい。
【００７３】
メモリセル用の適用は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュールおよびアプリケーション専用モジュールにおける使用のための電子システムを含む可能性があり、マルチレイヤ、マルチチップモジュールを含んでもよい。このような回路は、さらに、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機などの種々の電子システムのサブコンポーネントである可能性がある。
【００７４】
法令の遵守においては、本明細書で開示される本発明の主題は、構造的特徴および方法論的特徴に関して、多少具体的に言語で記述されてきた。しかしながら、本明細書で開示された手段は例示的な実施形態を含むため、請求項は、示され、記述された具体的な特徴に限定されることはないことを理解されたい。したがって、請求項は、表現された文字どおりに全範囲を与えられるべきであり、均等物の教義に従って適切に解釈されるべきである。
【技術分野】
【０００１】
本発明は、クロスポイントメモリセル、不揮発性メモリアレイ、メモリセルの読み出し方法、メモリセルへのプログラミング方法、メモリセルへの書き込み方法およびメモリセルからの読み出し方法ならびにコンピュータシステムに関する。
【背景技術】
【０００２】
メモリセルにデータを格納するために、多くの異なる構造が存在する。幾つかのダイナミックメモリセルは、一時的に電荷を格納するために使用されるキャパシタを含む。このようなメモリセルは、二つ以上の状態のうちのある状態で構成されうる。ある状態においては、メモリセルは、キャパシタを使用して電荷を格納し、別の状態においては、メモリセルは電荷を格納していない。このようなキャパシタによって格納される電荷は、最終的には放出されるため、このようなダイナミックメモリセルは、定期的にリフレッシュする必要がある。
【０００３】
他のメモリセルは、データを表すために使用される、二つ以上の抵抗の状態のうちのある状態に構成されうる。ある状態においては、このようなメモリセルは、比較的高い抵抗値を有し、また別の状態においては、このようなメモリセルは、比較的低い抵抗値を有する。このようなメモリセルは、抵抗性メモリセルがワード線およびビット線の間に配置される、クロスポイント（交点）構造で配列されてもよい。
【図面の簡単な説明】
【０００４】
【図１】本発明の一実施形態に従う不揮発性メモリアレイの概略図である。
【図２】本発明の一実施形態に従う、あるプログラム状態におけるメムキャパシタデバイスの断面図である。
【図３】本発明の一実施形態に従う、別のプログラム状態における図２のメムキャパシタデバイスの図である。
【図４】本発明の一実施形態に従う、あるプログラム状態におけるメモリセルの等角図である。
【図５】本発明の一実施形態に従う、別のプログラム状態における図４のメモリセルの等角図である。
【図６】本発明の一実施形態に従う、あるプログラム状態におけるメモリセルの等角図である。
【図７】本発明の一実施形態に従う、あるプログラム状態における不揮発性メモリアレイの一部の概略図である。
【図８】本発明の一実施形態に従う、メモリセルの特性を示すグラフである。
【図９】本発明の一実施形態に従う、電流を示すグラフである。
【図１０】本発明の一実施形態に従う、コンピュータの図である。
【図１１】本発明の一実施形態に従う、コンピュータマザーボードのブロック図である。
【図１２】本発明の一実施形態に従う、電子システムのハイレベルブロック図である。
【図１３】本発明の一実施形態に従う、電子システムの別のハイレベルブロック図である。
【発明を実施するための最良の形態】
【０００５】
図１を参照して、本発明の一実施形態に従う不揮発性メモリの一部が示される。アレイは、複数のワード線ＷＬ１−ＷＬ４および、複数のワード線に交差する複数のビット線ＢＬ１−ＢＬ４を含む。アレイは、円記号によって表された複数のメモリセルＭ１１−Ｍ４４をさらに含む。メモリセルは、個々に、複数のワード線および複数のビット線のお互いに対する交点のうちの各一つに対応する。例えば、メモリセルＭ１２は、ＷＬ１およびＢＬ２の交点に対応し、メモリセルＭ３４は、ＷＬ３およびＢＬ４の交点に対応する。図１に示された部分は、不揮発性メモリアレイのうちの非常に小さい部分であってもよい。図１に示されたワード線、ビット線およびメモリセルに加えて、不揮発性メモリアレイは、より多くのワード線、ビット線およびメモリセルを含んでもよい。
【０００６】
図１のワード線およびビット線は、お互いに直行する直線として示されているが、現存であれ、未開発であれ、他の形状および交差角度が使用されてもよい。図１のビット線およびワード線は、交差位置においてお互いに接触するものとして図１に模式的に示されているが、これらは示された交差に関してオーム接続されていない。
【０００７】
メモリセルの各々は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタを含む。キャパシタは、異なる静電容量状態にプログラムされるまで、プログラムされた静電容量状態を静的に保持する。異なる静電容量状態は、異なる静電容量値を有することによって特徴づけられる。ある静電容量状態においては、キャパシタは、第一の静電容量値を有し、また別の静電容量状態においては、キャパシタは、第一の静電容量値とは著しく異なる可能性がある、第二の静電容量値を有しうる。例えば、幾つかの実施形態においては、第二の静電容量値は、第一の静電容量値と比較して、２倍から１０倍高いか、もしくは低い要素であってもよい。
【０００８】
異なる静電容量状態は、１ビット以上のデータを表すために使用されてもよい。例えば、メモリセルは、そのキャパシタが、第一の静電容量状態にあるときに“１”を表し、そのキャパシタが第二の静電容量状態にあるときに“０”を表してもよい。幾つかの実施形態においては、メモリセルは、３つ以上の異なる静電容量状態を使用してデータを表してもよい。
【０００９】
キャパシタは、たとえ電力がキャパシタに対して提供されなくても、数か月、数年、もしくはそれ以上の期間、静電容量状態を保持しうる。したがって、静電容量状態は、不揮発性および静的であるものとして記述されうる。さらには、メモリセルの静電容量状態は、メモリセルに損傷を与えることなく繰り返し変化する可能性がある。
【００１０】
一実施形態においては、メモリセル（例えば、メモリセルＭ１１−Ｍ４４のうちの一つ）に書き込む方法は、メモリセルのキャパシタの一対の相対する導電性電極の間に、書き込み電圧を印加するステップを含んでもよい。書き込み電圧を印加するステップによって、キャパシタの静電容量状態は、ある静電容量状態から別の静電容量状態へと変化する。メモリセルへの書き込みは、メモリセルのプログラミングとも呼ばれうる。メモリセルは、プログラミングによって１ビット以上のデータを格納しうる。例えば、メモリセルＭ２４をプログラムするために、適切な書き込み電圧が、ワード線ＷＬ２およびビット線ＢＬ４との間に印加され、電圧は、メモリセルＭ２４のキャパシタの間に印加され、それによって、キャパシタの静電容量状態が変化する。メモリセルＭ２４のプログラミングの間、ワード線ＷＬ１、ＷＬ３およびＷＬ４ならびに、ビット線ＢＬ１、ＢＬ２およびＢＬ３は、適切な電圧で保持され、メモリセルをプログラムするのに十分な書き込み電圧は、メモリセルＭ２４以外のアレイのメモリセルの間には印加されない。例えば、一実施形態においては、ワード線ＷＬ１、ＷＬ３およびＷＬ４ならびにビット線ＢＬ１、ＢＬ２およびＢＬ３は、メモリセルＭ２４のプログラミングの間、同一の電位に保持されてもよい。
【００１１】
本方法は、メモリセルからデータを読み出すステップも含みうる。読み出しは、ワード線およびビット線の間、したがって、キャパシタの一対の電極の間に交流電圧を印加するステップ、ならびに、（例えば、交流電源２を利用して）交流電圧を印加するステップの結果として生じる電流を検知するステップを含みうる。検出回路４は、電流を検知するために提供され、その電流に基づいて、キャパシタがいかなる静電容量状態にあるか、したがって、メモリセルに格納されたデータ値を判定しうる。例えば、一実施形態においては、電源２は、ワード線ＷＬ２に接続され、検出回路４は、ビット線ＢＬ３に接続されて、メモリセルＭ２３の静電容量状態を決定することによって、メモリセルＭ２３によって格納されたデータ値を判定する。
【００１２】
本明細書で記述される方法は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタを含むメモリセルで使用される可能性がある。このようなキャパシタの各々は、多くの異なる形式で具現化されうる。このようなキャパシタの一実施形態は、例えば、図２および図３で示されるメムキャパシタデバイス１０のような、メムキャパシタデバイスである。これらの図は、メムキャパシタデバイス１０を二つの異なるプログラム状態で示すものである。代替のおよび／もしくはさらなるプログラム状態が使用されてもよい。
【００１３】
図２を参照して、メムキャパシタデバイス１０は、一対の相対する導電性電極１２および１４を含む。この電極は、例えば、元素金属、元素金属の合金、導電性金属化合物、および／もしくは、導電性を有するようにドープされた半導電性材料など、任意の適切な導電性材料から構成される可能性がある。電極１２および１４は、同一の厚さであってもよいし、異なる厚さであってもよい。例示的な厚さの範囲は、３ナノメートルから１００ナノメートルである。さらには、導電性電極１２および１４は、均一であるか、均一ではないかに関わらず、お互いに同一の組成であってもよいし、異なる組成であってもよい。一実施例においては、このような組成は、本質的にプラチナ元素からなりうる。電極１２および１４のうちの一方は、交差する位置での、ワード線もしくはビット線のうちの一つを含みうる。さらには、電極１２および１４のうちの他方は、交差する位置でのワード線もしくはビット線のうちの他方を含みうる。
【００１４】
少なくとも二つの材料１６および１８は、相対する導電性電極１２および１４の間で支持される。材料１６は、誘電体内に支持される可動性ドーパントを含む、静的にプログラム可能な半導電性材料である。これは、異なる静電容量値によって特徴づけられる少なくとも二つの異なる状態の間で、静的にプログラム可能である。少なくとも一つの状態は、可動性ドーパントの極在もしくは集合を含み、誘電体領域は材料１６内に形成される。二つ以上のプログラム可能な状態が使用されてもよい。
【００１５】
本文書の文脈においては、“可動性ドーパント”とは、一対の電極へと差動電圧を印加することによって、少なくとも二つの異なる静的状態の間で、デバイスを繰り返しプログラミングする通常のデバイス動作の間に、誘電体内の異なる位置へと移動可能な半導電性材料の（自由電子以外の）コンポーネントである。実施例は、さもなければ、化学量論的材料における原子空孔、および格子間原子を含む。可動性ドーパントの具体的な実施例は、非晶質もしくは結晶質酸化物または他の酸素含有材料における酸素原子空孔、非晶質もしくは結晶質窒化物または他の窒素含有材料における窒素原子空孔、非晶質もしくは結晶質フッ化物またはフッ素含有材料におけるフッ素原子空孔、ならびに、非晶質もしくは結晶質酸化物における格子間金属原子を含む。材料１６の可動性ドーパントは、図面においては、点／点刻によって図示される。図面における任意の面積／体積における点／点刻の密度は、可動性ドーパント密度の程度を示し、より多い点／点刻は、より高い可動性ドーパント密度を示し、より少ない点／点刻は、より低い可動性ドーパント密度を示す。１タイプ以上の可動性ドーパントが、材料１６の一部として使用されてもよい。
【００１６】
材料１６に対し、可動性ドーパントが支持される例示的な誘電体は、可動性ドーパントの十分に多い量および高い濃度に基づいて、局所化した導電性を有することが可能な、適切な酸化物、窒化物および／もしくはフッ化物を含む。可動性ドーパントが支持される誘電体は、可動性ドーパントの考慮とは関係なく、均一であってもよいし、均一でなくてもよい。誘電体の具体的な実施例は、ＴｉＯ２、ＡＩＮおよび／もしくはＭｇＦ２を含む。
【００１７】
一実施形態においては、可動性ドーパントとして酸素空孔を含む材料１６は、酸素空孔の位置および支持される位置における酸素空孔の量に依存した、少なくとも一つのプログラム状態においては、ＴｉＯ２とＴｉＯ２−ｘの組み合わせを含みうる。一実施形態においては、可動性ドーパントとして窒素空孔を含む材料１６は、窒素空孔の位置および支持される位置における窒素空孔の量に依存した、少なくとも一つのプログラム状態においては、ＡＩＮとＡＩＮ１−ｘの組み合わせを含みうる。一実施形態においては、可動性ドーパントとしてフッ素空孔を含む材料１６は、フッ素空孔の位置および支持される位置におけるフッ素空孔の量に依存した、少なくとも一つのプログラム状態においては、ＭｇＦ２とＭｇＦ２−ｘの組み合わせを含みうる。一実施形態においては、可動性ドーパントは、窒素含有材料におけるアルミニウム格子間原子を含む。
【００１８】
材料１６は、誘電体の組成、可動性ドーパントの組成および／もしくは材料１６における可動性ドーパントの量に依存する可能性がある、任意の適切な厚さでありうる。例示的な厚さは、４ナノメートルから５ナノメートルの厚さを含み、一実施形態においては、１２０ナノメートル以下の厚さを含む。
【００１９】
材料１８は、可動性ドーパントバリア誘電体材料である。この材料は均一であってもよいし、不均一であってもよい。可動性ドーパント誘電体材料１８は、材料１８内の可動性ドーパントの移動を通過させず、そこに固有の任意のドーパントの位置が変化する移動を通過させないことの双方によって特徴づけられるか、または、識別されうる。材料１６およびバリア誘電体材料１８は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であってもよい。一実施形態においては、可動性ドーパントバリア誘電体材料１８は、金属酸化物を含み、材料１６内に可動性ドーパントが支持される誘電体は、別の金属酸化物を含み、材料１８の金属元素は、材料１６の誘電体の金属元素とは異なる。とにかく、例示的な可動性ドーパントバリア誘電体材料は、ＺｒＯ２、ＳｉＯ２、Ｓｉ３Ｎ４、ＧｅＮ、ＳｒＴｉＯ３のうちの少なくとも一つを含む。一実施形態においては、バリア誘電体材料は、本質的に、化学量論的金属酸化物、例えば、ＺｒＯ２およびＳｒＴｉＯ３のいずれか、もしくはその組み合わせから成る。
【００２０】
材料１６および可動性ドーパントバリア誘電体材料１８は、お互いに対して、同一の厚さであってもよいし、異なる厚さであってもよい。一実施形態においては、可動性ドーパントバリア誘電体材料１８は、材料１６以下の厚さであり、一実施形態においては、材料１６よりも薄いものとして示される。一実施形態においては、可動性ドーパントバリア誘電体材料１８は、１ナノメートルから７ナノメートルの等価な酸化物厚さを有し、一実施形態においては、１０ナノメートル以下の等価な酸化物厚さを有する。本文書の文脈においては、“等価な酸化物厚さ”とは、可動性ドーパントバリア誘電体材料が使用されたときと、同等の誘電体効果を生成するために、どの程度の厚さの非ドープシリコン二酸化物が必要とされるかの線形寸法である。使用される可動性ドーパントバリア誘電体材料が非ドープシリコン二酸化物か、もしくは非ドープシリコン二酸化物と等しい誘電率の材料である場合には、“等価な酸化物厚さ”と使用される可動性ドーパントバリア誘電体材料の厚さは、同一でありうる。
【００２１】
半導電性材料１６およびバリア誘電体材料１８のうちの一方は、半導電性材料１６およびバリア誘電体材料１８のうちの他方よりも、電極１２および１４の対のうちの一方に対してより近傍にある。同様に、半導電性材料１６およびバリア誘電体材料１８のうちの他方は、電極１２、１４の対のうちの他方に対してより近傍にある。示された実施形態においては、材料１６および可動性ドーパントバリア誘電体材料１８は、お互いに対して物理的に触れる接触状態にある。さらに、示された実施形態においては、相対する導電性電極１２、１４の対の間には、材料１６および可動性ドーパントバリア誘電体材料１８以外の他の材料は支持されていない。
【００２２】
図２に示されるように、メムキャパシタデバイス１０は、並列に接続されたキャパシタＣ１および抵抗Ｒ１として、模式的にモデル化されうる。バリア誘電体材料１８は電極１２および１４の間に直流電流が流れるのを効果的に妨げるが、メムキャパシタデバイス１０は、ごく微小でわずかな量の漏洩電流を伝導しうる。抵抗Ｒ１はこの漏洩電流を表す。キャパシタＣ１は、図２のプログラム状態におけるメムキャパシタデバイス１０の静電容量を表し、半導電性材料１６およびバリア誘電体材料１８の合成静電容量を表す。
【００２３】
図２および図３は、二つの異なる静的プログラム状態におけるメムキャパシタデバイス１０を示す。図３は、例示的な最高の静電容量状態を図示し、図２は例示的な最低の静電容量状態を示す。例えば、例示的な目的でのみ、図２は、其々が可動性ドーパントの異なる平均濃度によって特徴づけられる領域２０および２２を含むものとして、材料１６を示す。領域２２は、領域２２が効率的な誘電体であるような、可動性ドーパントの顕著に低い量を図示する。ゼロ以上の可動性ドーパントの或る量が、領域２２が誘電性容量として機能しうる限り、領域２２内にありうる。にもかかわらず、領域２０は、領域２２内の任意の濃度よりも高い適切な可動性ドーパントの平均濃度を有する。領域２０もしくは領域２２のいずれかの内に支持される任意の可動性ドーパントは、其々の領域２０もしくは２２内に均一に分散されてもよいし、均一に分散されなくてもよい。にもかかわらず、領域２０は導電性であり、それによって、材料１２および領域２０の組み合わせによって、より厚い導電性キャパシタ電極を効率的に提供する。一方、領域２２は誘電性であり、それによって、可動性ドーパントバリア誘電体材料１８の効率的な誘電体厚さへと加えられる。
【００２４】
図３を参照すると、可動性ドーパントは、材料１６の全てを通して十分に支持されるように示されており、その全体の厚さは、本質的に導電性である。したがって、導電性キャパシタ電極のうちの一方は、材料１２および１６の組み合わせを効率的に構成する。さらには、このような状態においては、可動性ドーパントバリア誘電体材料１８のみが、導電性キャパシタ電極１２および１４の間の全体の誘電体厚さを構成する。それによって、図３のプログラム状態は、図２に示されたものよりも高い静電容量を有する。可動性ドーパントは、図３の高い静電容量状態における材料１６内に、均一に分散されてもよいし、均一に分散されなくてもよい。さらに、それにもかかわらず、最高の静電容量状態および最低の静電容量状態を超えて、もしくはそれに加えて、異なる選択可能なプログラム静電容量状態が達成されてもよい。にもかかわらず、メムキャパシタデバイス１０は、提供されたプログラム状態が除去される動作の後、そのプログラムされた静電容量状態を少なくとも部分的に保持することによって特徴づけられる。
【００２５】
図２のプログラム状態においては、メムキャパシタ１０は、図３のプログラム状態の時よりも低い静電容量を有する。言い換えると、任意の時間において、メムキャパシタ１０によって実際に保持される電荷量に関係なく、図２のプログラム状態におけるメムキャパシタ１０の静電容量は、図３のプログラム状態におけるメムキャパシタ１０の静電容量よりも低い。メムキャパシタ１０が充電されていないか、部分的に充電されているか、または完全に充電されているかによって、メムキャパシタ１０の充電状態が決定するが、メムキャパシタ１０の静電容量には影響を与えない。したがって、本明細書で使用される充電状態とは、ある任意の時間において、キャパシタによって実際に保持される電荷量のことを称する。本明細書で使用される静電容量とは、キャパシタの充電状態に関係なく、キャパシタが保持することが可能なボルト毎のクーロン量のことを称する。
【００２６】
図３に示されるように、図３のメムキャパシタ１０は、並列に接続されたキャパシタＣ２および抵抗Ｒ２として模式的にモデル化されうる。抵抗Ｒ２は、図３のプログラム状態におけるメムキャパシタデバイス１０の微小な漏洩電流を表し、図２のＲ１と同一であるか、図２のＲ１より低いか、または図２のＲ１より高い。キャパシタＣ２は、図３のプログラム状態におけるメムキャパシタデバイス１０の静電容量を表し、図２のＣ１よりも大きく、半導電性材料１６およびバリア誘電体材料１８の合成静電容量を表す。
【００２７】
キャパシタデバイス１０の具体的な実施例として、導電性キャパシタ電極１２および１４は、各々、本質的に、５ナノメートルの厚さを有するプラチナ元素から成る。可動性ドーパントバリア誘電体材料１８は、３ナノメートルの厚さを有するＺｒＯ２である。半導電性材料１６は、４ナノメートルの全体の厚さを有する、ＴｉＯ２とＴｉＯ２−ｘの組み合わせである。図２においては、領域２２は、２ナノメートルの厚さを有し、１ｃｍ３当たり、５×１０１８より十分に少ない酸素空孔を有するＴｉＯ２であり、それによって領域２２は非導電性になる。領域２０は、２ナノメートルの厚さを有し、５×１０１８空孔／ｃｍ３よりも十分に大きい全体の平均酸素空孔密度を有し、それによって領域２０は導電性になる。図３においては、材料１６は、領域１６の全てを導電性にするのに十分な、５×１０１８空孔／ｃｍ３よりも十分に大きな全体の平均酸素空孔密度を有する、ＴｉＯ２と考えられうる。図２の領域２０における全体の平均酸素空孔密度は、図３の領域１６における密度よりも大きい。
【００２８】
図２および図３のモデルに関連する其々の静電容量は、以下のように特徴づけられうる。
【００２９】
【数１】
ここで、Ｃはデバイスの静電容量、Ａは材料１８に対して露出された電極１４の面積、ε１は領域２２によって特徴づけられた材料１６の誘電率、ε２は材料１８の誘電率、ｔ１は領域２２の厚さ、ｔ２は材料１８の厚さである。
【００３０】
異なるプログラム状態は、Strukovらの“The missing memristor found”, Nature Publishing Group, 1 May 2008, Vol.453, pp.80-83に記述されているように、導電性キャパシタ電極１２および１４に其々適切な差動電圧を印加することによって達成されうる。例えば、可動性ドーパントの電荷に依存して、適切な正および／もしくは負の電圧が、導電性電極１２および１４に対して印加され、それによって可動性ドーパントは、導電性電極１２および１４のうちの一方へと引き寄せられるか、または一方からはね返されて、プログラミング差動電圧が除去された後に保持される、図２および図３に示された例示的なプログラム状態を有する。
【００３１】
とにかく、一実施形態においては、メムキャパシタデバイスは、例えば、導電性電極１２および１４などの一対の相対する導電性電極を含む。少なくとも二つの材料は、相対する導電性電極の間に支持される。材料のうちの一つは、空間格子における可動性陽イオン空格子点を形成するために、全体的に化学量論的に陽イオンが欠損している、結晶質半導電性金属含有マスを含む。一実施形態においては、結晶質半導電性金属含有マスは、結晶質半導電性金属酸化物マスである。他の材料は、結晶質半導電性金属含有マスと物理的に接触し、マスからバリア誘電体材料への可動性陽イオン空格子点の移動を通過させない、バリア誘電体材料である。半導電性マスおよびバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられるお互いに異なる組成である。半導電性マスおよびバリア誘電体材料のうちの一方は、半導電性マスおよびバリア誘電体材料のうちの他方よりも、電極の対のうちの一方に対してより近傍にある。半導電性マスおよびバリア誘電体材料のうちの他方は、半導電性マスおよびバリア誘電体材料のうちの他方よりも、電極の対のうちの他方に対してより近傍にある。本実施形態における、結晶質半導電性金属含有マス用の例示的な材料は、材料１６ように上述された材料を含む。本実施形態におけるバリア誘電体材料用の例示的な材料は、バリア誘電体材料１８ように叙述された材料を含む。本実施形態における他の特性は、図２および図３に関連して記述された例示的な実施形態に関連して上述された特性のうちの任意の特性、もしくは組み合わせを含んでもよい。
【００３２】
図４を参照すると、図２のプログラム状態におけるメムキャパシタ１０を含む、単一のクロスポイントメモリセル４０が示される。本実施形態においては、電極１２はワード線（例えば、図１のワード線Ｗ１−Ｗ４のうちの一つ）であり、電極１４は、ビット線（例えば、図１のビット線Ｂ１−Ｂ４のうちの一つ）であり、メモリセル４０は、Ｍ１１−Ｍ４４のうちの一つでありうる。あるいは、電極１２はビット線（例えば、図１のビット線Ｂ１−Ｂ４のうちの一つ）であり、電極１４はワード線（例えば、図１のワード線Ｗ１−Ｗ４のうちの一つ）であってもよい。
【００３３】
したがって、一実施形態においては、図４は、第一の方向に伸長するワード線１２および第一の方向とは異なる第二の方向へ伸長するビット線１４を含むクロスポイントメモリセルを示す。ビット線１４およびワード線１２はお互いに物理的に接触することなく交差する。メムキャパシタ１０は、ワード線１２およびビット線１４の間で、それらが交差する位置に形成される。上記で議論されたように、メムキャパシタ１０は、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能である。キャパシタは、ワード線１２およびビット線１４の間に流れる直流電流を妨げるように構成された、キャパシタ誘電体材料１８を含む。キャパシタは、半導電性材料１６をさらに含む。
【００３４】
一実施形態においては、ワード線１２もしくは１４は、プラチナを含むか、本質的にプラチナから成るか、または、プラチナから成る可能性がある。半導電性材料１８は、ＴｉＯ２およびＴｉＯ２−ｘを含むか、本質的にＴｉＯ２およびＴｉＯ２−ｘから成るか、またはＴｉＯ２およびＴｉＯ２−ｘから成る可能性があり、約５０ｎｍの厚さでありうる。キャパシタ誘電体材料１８は、ＺｒＯ２を含むか、本質的にＺｒＯ２から成るか、またはＺｒＯ２から成る可能性があり、約３ｎｍの厚さでありうる。ビット線１２もしくは１４は、プラチナを含むか、本質的にプラチナから成るか、または、プラチナから成る可能性がある。
【００３５】
図５を参照すると、クロスポイントメモリセル４０のメムキャパシタ１０が、図３のプログラム状態において示される。
【００３６】
図６を参照すると、クロスポイントメモリセル４２の別の実施形態が示される。この実施形態は、導電性配線２４および２６の間に配置されたキャパシタ１０を含む。配線２４は、其々のビット線およびワード線の対が交差する場所における、図１のアレイのビット線もしくはワード線であり、配線２６は、図１のアレイのビット線もしくはワード線のうちの他方でありうる。本実施形態においては、キャパシタは、個々のメモリセルに対応する、導電性配線２６に電気的に接続された第一の電極１２、ならびに、個々のメモリセルに対応する導電性配線２４に電気的に接続された第二の電極１４を含む。第一の電極１２は、導電性配線２６とは異なる組成および異なる厚さのうちの一方もしくは双方を有しうる。第二の電極１４は、導電性配線２４とは異なる組成および異なる厚さのうちの一方もしくは双方を有しうる。第一の電極１２は、導電性配線２６と同一の組成であってもよい。第二の電極１４は、導電性配線２４と同一の組成であってもよい。とにかく、図６における電極１２および１４の其々の例示的な厚さは、５ナノメートルと５ナノメートルである。
【００３７】
一実施形態においては、メモリセルをプログラミングする方法は、メモリセル４０／４２のワード線およびメモリセル４０／４２のビット線に対して書き込み電圧を印加するステップを含みうる。メモリセル４０／４２は、例えば、上述されたキャパシタ１０のような、キャパシタを含みうる。書き込み電圧を印加するステップの結果として、キャパシタの静電容量は、第一の値から第二の値へと変化する。第二の値は、第一の値の少なくとも２倍でありうる。このような方法は、ワード線およびビット線の間から書き込み電圧を除去するステップをさらに含む。静電容量は、書き込み電圧を除去するステップの後、第二の値を静的に保持する。
【００３８】
書き込み電圧を印加するステップによって、可動性ドーパントは、ワード線およびビット線の間に支持された半導電性マス１６内で、ワード線およびビット線の間に支持された可動性ドーパントバリア誘電体材料１８に向かって移動し、低い静電容量状態から高い静電容量状態へとキャパシタの静電容量を増加させる。半導電性マス１６および可動性ドーパントバリア誘電体材料１８は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成から成る。可動性ドーパントバリア誘電体材料１８は、電圧を印加するステップによって、可動性ドーパントが、可動性ドーパントバリア誘電体材料１８へと移動することから、本質的に保護する。一実施形態においては、書き込み電圧を印加するステップは、１００マイクロ秒よりも短い期間、書き込み電圧を印加するステップを含む。
【００３９】
一実施形態においては、書き込み電圧は、直流電圧であってもよい。しかしながら、５ｋＨｚよりも低い周波数を有する交流電圧を含む、可動性ドーパントを半導電性マス１６内で移動させる他の適切な電圧が使用されてもよい。
【００４０】
上記の書き込み電圧は、第一の書き込み電圧と称され、本方法は、ワード線およびビット線の間に第一の書き込み電圧とは異なる第二の書き込み電圧を印加するステップを含んでもよい。第二の書き込み電圧は、第一の書き込み電圧の極性とは逆の極性を有してもよい。とにかく、第二の書き込み電圧を印加するステップの結果として、キャパシタの静電容量は、第二の値から第三の値へと変化する。ワード線およびビット線の間から第二の書き込み電圧を除去するステップによって、キャパシタ１０の静電容量は第三の値を静的に保持する。第三の値は、第二の値よりも小さく、ある場合には、第二の値の半分よりも小さい可能性がある。第二の書き込み電圧は、可動性ドーパントバリア誘電体材料１８から可動性ドーパントを離れさせ、それによって、キャパシタ１０の静電容量を減少させる。
【００４１】
一実施形態においては、第三の値は、第一の値と実質的に同一であってもよい。言い換えれば、第二の書き込み電圧を印加するステップの後、メモリセルは、第一の書き込み電圧を印加するステップの前と実質的に同一の静電容量を有してもよい。あるいは、第二の書き込み電圧を印加するステップの後のメモリセルの静電容量は、一実施形態においては、可動性ドーパントは同一の位置に正確には戻り得ないため、第一の書き込み電圧を印加するステップの前のメモリセルの静電容量とはわずかに異なる可能性がある。しかしながら、結果として生じる静電容量は、メモリセルが第一の書き込み電圧を印加するステップの前と同一のデータ値を確かに表すほど、なお十分に低い可能性がある。
【００４２】
一実施形態においては、第一および第二の書き込み電圧の大きさは、メモリセルが１０ナノ秒から１００マイクロ秒以内にプログラムされるように選択されてもよい。選択された大きさは、半導電性材料１６内の可動性ドーパントを、２×１０８ナノメートル毎秒から２×１０４ナノメートル毎秒の速度で移動させるのに十分である可能性がある。
【００４３】
上述されたプログラミング方法は、メムキャパシタ１０のようなメムキャパシタを含むメモリセル用に使用されてもよい。あるいは、プログラミング方法は、キャパシタに対して印加された書き込み電圧の結果としてキャパシタがその静電容量を変化させる他のキャパシタの実施形態を含むメモリセル用に使用されてもよい。
【００４４】
本発明の一実施形態は、異なる静電容量によって特徴づけられる、異なる静的にプログラム可能な状態の間でキャパシタをプログラミングする方法を包含する。このような方法は、上述された様なキャパシタを使用するステップもしくは他のキャパシタを使用するステップを包含しうる。とにかく、このような方法の一実施形態は、二つの導電性キャパシタ電極の間に差動電圧を印加するステップを含み、それによって、可動性ドーパントを、二つの導電性キャパシタ電極間に支持された半導電性マスから、二つの導線性キャパシタ電極間に支持された可動性ドーパントバリア誘電体材料へと移動させ、低い静電容量状態からより高い静電容量状態へとキャパシタの静電容量を増加させる。半導電性マスおよび可動性ドーパントバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成から成る。可動性ドーパントバリア誘電体材料は、電圧を印加するステップによって、可動性ドーパントが可動性ドーパントバリア誘電体材料へと移動することから本質的に保護する。例示的な可動性ドーパント、半導電性マス／材料および可動性ドーパント誘電体材料は、上述されたものであってもよい。図２、図３、図４および図５は、図２の状態から図３の状態へと向かう、ならびに図４の状態から図５の状態へと向かうこのようなプログラミングの一実施例を示す。これらは、キャパシタ電極１２および１４に対して正および／もしくは負の適切な電圧を印加することによって達成され、それによって、可動性ドーパントは電極１４に向かって、もしくは電極１２から離れる方向へと移動し、それによって、プログラム状態へと変化する。
【００４５】
一実施形態においては、異なる差動電圧は、二つの導電性キャパシタ電極の間に引き続いて印加され、可動性ドーパントは、可動性ドーパントバリア誘電体材料から離れる方向へと移動し、キャパシタの静電容量を減少させ、それによって、異なる静的にプログラム可能な状態のうちの一つへとキャパシタをプログラムする。これは、例えば、所定の静電容量減少効果を達成するために、極性反転もしくは、ある他の適切な差動電圧を印加することによって、図３もしくは図５の状態を、図２もしくは図４の状態へと戻すようなプログラミングによって生じうる。さらには、このように引き続いて印加された差動電圧は、直前の静電容量状態へ戻すようにキャパシタをプログラムしてもよいし、しなくてもよい。したがって、二つ以上の静電容量状態に対するプログラミングは選択的に生じる可能性がある。
【００４６】
一実施形態に従い、メモリセルを読み出す方法は、メモリセルのワード線およびビット線の間に（例えば、図１の電源２を使用して）交流電圧信号を印加するステップを含む。一実施形態においては、交流電圧信号は、約２００ＭＨｚの周波数および約２Ｖのピークトゥピーク電圧を有する周期的な正弦波信号である。メモリセルは、上記の図４および図５に関連する状態などの、少なくとも二つの異なる静的な状態のうちの任意の一つにおいて、選択的にプログラムされるように構成される。本方法は、メモリセルのビット線上の電流を検知するステップをさらに含み、その電流は、交流電圧信号を印加するステップによる結果であり、検知するステップに基づいて、メモリセルが少なくとも二つの異なる静的な状態のうちのいずれにプログラムされているかを判定する。一実施形態においては、検出回路４は、検知するステップおよび判定するステップを実施してもよい。
【００４７】
本方法は、メモリセルから交流電圧信号を除去するステップをさらに含んでもよい。キャパシタは、交流電圧信号を印加するステップの前と、交流電圧信号を除去するステップの後で、実質的に同一の静電容量を有してもよい。一実施形態においては、メモリセルは、上述されたキャパシタ１０を含みうる。交流電圧信号がキャパシタ１０に印加されている間、半導電性材料１６の可動性ドーパントのうちの幾つかもしくは全てが交流電圧によって移動してもよいし、全く移動しなくてもよい。しかしながら、このような移動は、行ったり来たりする移動である可能性がある。交流電圧が除去されると、可動性ドーパントは、交流電圧を印加するステップの前にあった位置、もしくはその近傍に存在するからである。したがって、たとえ、可動性ドーパントが交流電圧を印加するステップの間、移動しうるとしても、メモリセルの静電容量は、交流電圧を印加するステップの後、実質的に同一でありうる。
【００４８】
交流電圧信号を印加するステップの間、電流は、ある期間における第一の瞬間においては、ビット線からメモリセルへと流れ、第一の瞬間に続く第二の瞬間においては、メモリセルからビット線に向かって流れる。
【００４９】
一実施形態においては、交流電圧信号は周期的であり、電流を検知するステップは、交流電圧信号が周期的であるときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は、実質的に一定の周波数を有し、電流を検知するステップは、交流電圧信号が実質的に一定の周波数を有するときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は実質的に正弦波であり、電流を検知するステップは、交流電圧信号が実質的に正弦波であるときの電流を検知するステップを含みうる。一実施形態においては、交流電圧信号は、定常状態において、印加するステップの少なくとも幾らかの期間に、１００ＭＨｚより大きいか、それと等しい周波数を有する主周波数コンポーネントを有する。一実施形態においては、電流を検知するステップは、交流電圧信号が定常状態にあるときの電流を検知するステップを含む。交流電圧信号は、印加するステップの少なくともいくらかの期間に、少なくとも１ボルトのピークトゥピーク電圧を有しうる。
【００５０】
電流は第一の電流と称され、メモリセルは、少なくとも二つの異なる静的状態のうちの第一の状態にプログラムされうる。本方法は、第一の電流を検知するステップの後、少なくとも二つの異なる静的状態のうちの第二の状態へとメモリセルをプログラミングするステップと、メモリセルが少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされる間、ワード線に交流電圧信号を印加するステップと、ビット線上の第二の電流を検知するステップと、をさらに含みうる。第二の電流は、メモリセルが少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされる間に交流電圧信号を印加するステップの結果として生じ、第二の電流は、第一の電流の少なくとも二倍の大きさでありうる。本方法は、第二の電流を検知するステップに基づいて、メモリセルが、少なくとも二つの異なる静的状態のうちの第二の状態にプログラムされていることを判定するステップを含みうる。第二の電流は、第一の電流の少なくとも５倍の大きさでありうる。
【００５１】
メモリセルを読み出すステップの一実施例が、今から記述される。図１を参照すると、メモリセルＭ２３は交流電圧源２をワード線ＷＬ２に適用し、ビット線ＢＬ３に検出回路４を接続するステップによって読み出されうる。電源２によって生成される交流電圧信号は、メモリセルＭ２３の静電容量状態に基づいて、メモリセルＭ２３によってある程度伝導されうる。検出回路４は、ビット線ＢＬ３上に伝導される信号を交流電流の形式で検出しうる。検出回路４は、交流電流の大きさに基づいて、メモリセルＭ２３の静電容量状態を判定しうる。
【００５２】
一実施形態においては、検出回路４は、電流信号を電圧信号へと変換するように構成されてもよい。例えば、検出回路４は、トランスインピーダンス増幅器であってもよい。あるいは、検出回路４は、電流を検出し、メモリセルＭ２３の静電容量状態を判定するためのロックイン増幅器を含んでもよい。
【００５３】
一実施形態においては、図１のアレイは、メモリセルを読み出すために使用される一つ以上の行ドライバを含みうる。このような行ドライバは、電圧源２を含みうる。幾つかの構成においては、一つ以上の行ドライバおよび検出回路４を使用して、行ドライバに負担をかけることなく、アレイのうちの１０００以上のメモリセルが同時に読み出されうる。なぜなら、メモリセルを読み出す上で電源２によって供給される全電流は、従来のメモリアレイのメモリセルを読み出すために使用される、従来の行ドライバによって生成される直流電流と比較して小さいためである。
【００５４】
ビット線ＢＬ３は、交流電圧信号がワード線ＷＬ２に印加される間、接地されてもよい。一実施形態においては、ビット線ＢＬ３は、例えば、トランスインピーダンス増幅器の仮想接地などの検出回路４の仮想接地によって接地されてもよい。
【００５５】
本明細書で記述される交流電圧信号を使用してメモリセルを読み出す方法は、クロスポイントメモリアレイで使用されうるが、このような方法は、或いは、他のメモリアレイ構造で使用されてもよい。実際には、本方法は、データを静的に格納するためにキャパシタ以外のメモリ素子を使用するメモリアレイ構造で使用されてもよい。例えば、メモリ素子は、メモリスタ、位相変化材料もしくは、メモリ素子に交流電流を通し、かつ、メモリ素子の状態を判定するために結果として生じる交流電流を検知することによってデータ値が判定されうる他のメモリ素子を含んでもよい。
【００５６】
図７を参照すると、一実施形態に従って二つのメモリセルを読み出すための回路の概略図５０が示される。図５０は、ワード線ＷＬ２に接続された交流電圧源２を含む。キャパシタＣ３は、ワード線ＷＬ２とワード線ＷＬ２に隣接した（図７には図示されていない）ワード線との間の浮遊容量を表す。抵抗Ｒ３は、ワード線ＷＬ２の抵抗値を表す。
【００５７】
図５０は、メモリセルＭ２３が“１”もしくは“０”を表す、低い、もしくは最低の静電容量状態に構成されたメモリセルＭ２３を示す。キャパシタＣ４は、メモリセルＭ２３の静電容量を表し、抵抗Ｒ４はメモリセルＭ２３を通る漏洩電流を表す。一方、メモリセルＭ２４は、メモリセルＭ２４がメモリセルＭ２３とは逆のデータ値（すなわち、メモリセルＭ２３が“１”を表す場合には“０”で、メモリセルＭ２３が“０”を表す場合には“１”）を表す、高いもしくは最高の静電容量状態に構成されたものとして示す。キャパシタＣ５は、メモリセルＭ２４の静電容量を表し、抵抗Ｒ５はメモリセルＭ２４を通る漏洩電流を表す。本実施例においては、静電容量Ｃ５は静電容量Ｃ４の約８倍であることに留意されたい。図９に関連して以下にさらに議論されるように、この静電容量の相違によって、メモリセルＭ２４によって伝導される交流電流の大きさは、メモリセルＭ２３によって伝導される交流電流の大きさよりも顕著に高くなる可能性がある。
【００５８】
キャパシタＣ６は、ビット線ＢＬ３と隣接するビット線との間の浮遊容量を表し、抵抗Ｒ６はビット線ＢＬ３の抵抗値を表す。同様に、キャパシタＣ７は、ビット線ＢＬ４と隣接するビット線との間の浮遊容量を表し、抵抗Ｒ７はビット線ＢＬ４の抵抗値を表す。
【００５９】
検出回路は、ビット線ＢＬ３およびＢＬ４上に存在する交流電流を測定するために、ビット線ＢＬ３およびＢＬ４に接続されてもよい。
【００６０】
図８を参照すると、グラフは、キャパシタ誘電体材料１８に対する電圧の関数としてキャパシタ誘電体材料１８を通って流れる電流およびキャパシタ誘電体材料１８に対する電圧の関数として、キャパシタ誘電体材料１８の抵抗値を示す。図８に示される電流および抵抗の値は、図４および図５のメモリセルの一実施形態に対するものである。図４および図５においては、ワード線１２はプラチナを含み、半導電性材料１８はＴｉＯ２およびＴｉＯ２−ｘを含み、かつ約５０ｎｍの厚さであり、キャパシタ誘電体材料１８はＺｒＯ２を含み、かつ約３ｎｍの厚さであり、ビット線１４はプラチナを含む。本実施例においては、キャパシタ誘電体材料１８は、約３５の実効誘電率を有しうる。抵抗値および電流は電圧とともに変化し、電圧が増加するにつれて、概して、電流は増加し、抵抗値は減少することに留意されたい。
【００６１】
図９を参照すると、ビット線上で測定された、メモリセル４０によって伝導される交流電流のグラフが示される。一実施形態においては、電流は、例えば、検出回路４によって測定されてもよい。実線３２は、メモリセル４０のキャパシタ１０が図４のプログラム状態にある（キャパシタ１０が低い静電容量状態にある）ときに、ビット線上で測定された電流を表す。実線３４は、メモリセル４０のキャパシタ１０が図５のプログラム状態にある（キャパシタ１０が高い静電容量状態にある）ときに、ビット線上で測定された電流を表す。
【００６２】
本実施例においては、実線３２によって表される電流は、約５ｎＡの大きさを有し、実線３４によって表される電流は、約４５ｎＡの大きさを有することに留意されたい。したがって、実線３４によって表される電流は、実線３２の電流の約９倍である。この電流値の相違によって、高い静電容量状態にあるメモリセルと、低い静電容量状態にあるメモリセルとを、検出回路４が区別することが可能になる。
【００６３】
例えば、実線３２は、図７に関連して上述された実施例におけるメモリセルＭ２３によって伝導される、ビット線ＢＬ３上の電流を表してもよい。上述されたように、メモリセルＭ２３は、一実施例においては、低い、もしくは最低の静電容量状態にある可能性がある。実線３４は、図７に関連して上述された実施例におけるメモリセルＭ２４によって伝導される、ビット線ＢＬ４上の電流を表してもよい。上述されたように、メモリセルＭ２４は、一実施例においては、高い、もしくは最高の静電容量状態にある可能性がある。
【００６４】
検出回路４は、実線３２によって表される電流を第一の閾値と比較し、一実施形態においては、電流がその閾値以下であることを判定するステップによって、メモリセルＭ２３が低い、もしくは最低の静電容量状態にあることを判定してもよい。さらには、検出回路４は、実線３４によって表される電流を第二の閾値と比較し、一実施形態においては、電流がその閾値以上であることを判定するステップによって、メモリセルＭ２４が高い、もしくは最高の静電容量状態にあることを判定してもよい。第一の閾値および第二の閾値は、お互いに同一であってもよいし、異なってもよい。例えば、第一の閾値は第二の閾値よりも低くてもよい。
【００６５】
図１０は、本発明の一態様に従う、コンピュータシステム４００の一実施形態を、限定する目的ではなく、例示する目的で、一般的に示す。コンピュータシステム４００は、モニタ４０１もしくは他の通信出力デバイスと、キーボード４０２もしくは他の通信入力デバイスと、マザーボード４０４とを含む。マザーボード４０４は、マイクロプロセッサ４０６（処理回路）もしくは他のデータ処理ユニット、および少なくとも一つのメモリデバイス４０８（メモリ回路）を含むことができる。メモリデバイス４０８は、上述された本発明の種々の態様を含むことができる。メモリデバイス４０８は、メモリセルのアレイを含むことができ、このようなアレイは、アレイにおける個々のメモリセルにアクセスするためのアドレシング回路に結合されうる。さらには、メモリセルアレイは、メモリセルからデータを読み出すための読み出し回路へと結合されうる。アドレシング回路および読み出し回路は、メモリデバイス４０８とプロセッサ４０６との間で情報を伝達するために使用することができる。これらは、図１１に示されるマザーボード４０４のブロック図に示される。このブロック図においては、アドレシング回路は４１０として図示され、読み出し回路は４１２として図示される。プロセッサ４０６を含むコンピュータシステム４００の種々のコンポーネントは、本開示において前述されたメモリ構造のうちの一つ以上を含むことができる。
【００６６】
プロセッサデバイス４０６は、プロセッサモジュールに対応することができ、モジュールと使用される関連するメモリは、本発明の教示を含むことができる。プロセッサデバイス４０６は、プロセッサデバイス４０６がメモリデバイス４０８に提供するデータを格納するようにメモリデバイス４０８に命令するように構成されてもよいし、メモリデバイス４０８からデータを検索するように構成されてもよい。
【００６７】
メモリデバイス４０８は、メモリモジュールに対応できる。例えば、シングルインラインメモリモジュール（ＳＩＭＭｓ）およびデュアルインラインメモリモジュール（ＤＩＭＭｓ）は、本発明の教示を使用する実装において使用されてもよい。メモリデバイスは、デバイスのメモリセルから読み出す種々の方法、およびデバイスのメモリセルへと書き込む種々の方法を提供する、種々の設計のうちの任意の設計へと組み込むことができる。
【００６８】
メモリデバイス４０８は、本発明の一つ以上の態様に従って形成されるメモリを含むことができる。
【００６９】
図１２は、本発明の例示的な電子システム７００の種々の実施形態のハイレベル組織化の簡略化されたブロック図を示す。システム７００は、例えば、コンピュータシステム、プロセス制御システム、もしくはプロセッサおよび関連するメモリを使用する他のあらゆるシステムに対応することができる。電子システム７００は、プロセッサもしくは演算／論理ユニット（ＡＬＵ）７０２、制御ユニット７０４、メモリデバイスユニット７０６および入力／出力（Ｉ／Ｏ）デバイス７０８を含む機能的構成要素を有する。概して、電子システム７００は、プロセッサ７０２によるデータ上で実施されるべき動作、ならびに、プロセッサ７０２、メモリデバイスユニット７０６およびＩ／Ｏデバイス７０８の間での他のインタラクションで実施されるべき動作を指定する固有の一組の命令を有する。制御ユニット７０４は、命令をメモリデバイス７０６からフェッチし、かつ実行させる一組の動作を継続的に循環させることによって、プロセッサ７０２、メモリデバイス７０６およびＩ／Ｏデバイス７０８の全動作を調整する。種々の実施形態においては、メモリデバイス７０６は、ランダムアクセスメモリ（ＲＡＭ）デバイス、リードオンリーメモリ（ＲＯＭ）デバイス、フロッピーディスクドライブおよびコンパクトディスクＣＤ−ＲＯＭドライブなどの周辺デバイスを含むが、そのいずれにも限定はされない。当業者は、本開示を読んで理解することによって、示された任意の電子コンポーネントは、本発明の種々の態様に従うメモリ構造を含むものとして製造することが可能であることを理解するであろう。
【００７０】
図１３は、例示的な電子システム８００の種々の実施形態のハイレベル組織化の簡略化されたブロック図である。システム８００は、メモリセル８０４のアレイを有するメモリデバイス８０２（メモリ回路）、アドレスデコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するための読み出し／書き込み制御回路８１２、および入力／出力回路８１４を含む。メモリデバイス８０２は、電力回路８１６ならびに、メモリセルが、低閾値伝導状態にあるか、または高閾値の非伝導状態にあるかを判定するための電流センサなどのセンサ８２０をさらに含む。図示された電力回路８１６は、電源回路８８０、参照電圧を提供するための回路８８２、第一のワード線にパルスを提供するための回路８８４、第二のワード線にパルスを提供するための回路８８６、およびビット線にパルスを提供するための回路８８８を含む。システム８００は、プロセッサ８２２（プロセシング回路）、もしくはメモリアクセスのためのメモリコントローラをも含む。プロセッサ８２２は、プロセッサ８２２によって提供されるデータを格納するためにメモリデバイス８０２に命令するように構成されてもよいし、メモリデバイス８０２から格納されたデータを検索するように構成されてもよい。
【００７１】
メモリデバイス８０２は、配線ラインもしくは金属被覆ラインを介して、プロセッサ８２２から制御信号８２４を受信する。メモリデバイス８０２は、Ｉ／Ｏラインを介してアクセスされたデータを格納するために使用される。さらなる回路および制御信号を提供することが可能であり、本発明に焦点を当てるために、メモリデバイス８０２は簡略化されたことを当業者には理解されたい。プロセッサ８２２もしくはメモリデバイス８０２のうちの少なくとも一つは、本開示において前述されたタイプのメモリ構造を含むことができる。
【００７２】
本開示で示された種々のシステムは、本発明の回路および構造用の種々の適用の概要の理解を提供することを意図されたものであり、本発明の態様に従うメモリセルを使用する電子システムの全構成要素および全特徴の完全な説明として提供されることを意図するものではない。プロセッサおよび（複数の）メモリデバイスの間の通信時間を減少させるために、種々の電子システムは、シングルパッケージプロセシングユニットとして、もしくは、単一の半導体チップとしても作製することができることを、当業者には理解されたい。
【００７３】
メモリセル用の適用は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュールおよびアプリケーション専用モジュールにおける使用のための電子システムを含む可能性があり、マルチレイヤ、マルチチップモジュールを含んでもよい。このような回路は、さらに、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機などの種々の電子システムのサブコンポーネントである可能性がある。
【００７４】
法令の遵守においては、本明細書で開示される本発明の主題は、構造的特徴および方法論的特徴に関して、多少具体的に言語で記述されてきた。しかしながら、本明細書で開示された手段は例示的な実施形態を含むため、請求項は、示され、記述された具体的な特徴に限定されることはないことを理解されたい。したがって、請求項は、表現された文字どおりに全範囲を与えられるべきであり、均等物の教義に従って適切に解釈されるべきである。
【特許請求の範囲】
【請求項１】
クロスポイントメモリセルであって、
第一の方向に伸長するワード線と、
前記第一の方向とは異なる第二の方向に伸長するビット線であって、前記ビット線および前記ワード線は、お互いに物理的に接触することなく交差する、ビット線と、
そのように交差する位置で前記ワード線および前記ビット線の間に形成される、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタであって、前記ワード線から前記ビット線へと流れる直流電流、および前記ビット線から前記ワード線へと流れる直流電流を妨げるように構成されるキャパシタ誘電体材料を含むキャパシタと、
を含む、
ことを特徴とするメモリセル。
【請求項２】
前記キャパシタは、空間格子における複数の可動性陽イオン空格子点を形成するために、全体的に化学量論的に陽イオン欠損である、結晶質半導電性金属含有マスを含み、
前記キャパシタ誘電体材料は、前記結晶質半導電性金属含有マスに物理的に接触する前記ワード線および前記ビット線の間に支持され、かつ、前記マスからバリア誘電体材料への前記複数の可動性陽イオン空格子点の移動を通過させない、バリア誘電体材料を含み、前記半導電性マスおよび前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性マスおよび前記バリア誘電体材料のうちの一方は、前記半導電性マスおよび前記バリア誘電体のうちの他方よりも、前記ワード線および前記ビット線のうちの一方に対してより近傍に存在し、前記半導電性マスおよび前記バリア誘電体のうちの前記他方は、前記半導電性マスおよび前記バリア誘電体の前記一方よりも、前記ワード線および前記ビット線のうちの他方に対してより近傍に存在する、
ことを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記キャパシタは、誘電体内に複数の可動性ドーパントを含む半導電性材料を含み、
前記キャパシタ誘電体材料は、前記ワード線および前記ビット線の間に支持される可動性ドーパントバリア誘電体材料を含み、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項１に記載のメモリセル。
【請求項４】
前記複数の可動性ドーパントは、複数の酸素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体は、酸化物を含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項５】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、ＴｉＯ２およびＴｉＯ２−ｘの組み合わせを含む
ことを特徴とする請求項４に記載のメモリセル。
【請求項６】
前記可動性ドーパントバリア誘電体材料は、金属酸化物を含み、前記複数の可動性ドーパントが支持される前記誘電体は、金属酸化物を含み、前記可動性ドーパントバリア誘電体材料の前記金属酸化物の金属は、誘電体内に複数の可動性ドーパントを含む前記半導電性材料の前記金属酸化物の金属とは異なる、
ことを特徴とする請求項３に記載のメモリセル。
【請求項７】
前記複数の可動性ドーパントは、複数の窒素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体は窒化物を含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項８】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、ＡＩＮおよびＡＩＮ１−ｘの組み合わせを含む、
ことを特徴とする請求項７に記載のメモリセル。
【請求項９】
前記複数の可動性ドーパントは、複数のフッ素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体はフッ化物を含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１０】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、ＭｇＦ２およびＭｇＦ２−ｘの組み合わせを含む、
ことを特徴とする請求項９に記載のメモリセル。
【請求項１１】
前記可動性ドーパントバリア誘電体材料は、ＺｒＯ２、ＳｉＯ２、Ｓｉ３Ｎ４、ＧｅＮおよびＳｒＴｉＯ３のうちの少なくとも一つを含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１２】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、お互いに物理的に接触している、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１３】
前記ワード線および前記ビット線の間には、誘電体内に複数の可動性ドーパントを含む前記半導電性材料および前記可動性ドーパントバリア誘電体材料以外には、他の材料は支持されていない、
ことを特徴とする請求項１２に記載のメモリセル。
【請求項１４】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、４ナノメートルから５０ナノメートルの厚さを有し、前記可動性ドーパントバリア誘電体材料は、３ナノメートルから１０ナノメートルの厚さの等価な酸化物厚さを有し、前記可動性ドーパントバリア誘電体材料は、誘電体内に複数の可動性ドーパントを含む前記半導電性材料より薄い、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１５】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、前記可動性ドーパントバリア誘電体材料よりも厚く、誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、５０ナノメートル以下の厚さの等価な酸化物厚さを有し、前記可動性ドーパントバリア誘電体材料は、１０ナノメートル以下の厚さを有する、
ことを特徴とする請求項１４に記載のメモリセル。
【請求項１６】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線および前記複数のビット線のお互いに対する複数の交点のうちの異なる一つに個々に対応する複数のメモリセルであって、前記複数のメモリセルの各々は、少なくとも二つの異なる静電容量状態に繰り返しプログラムすることが可能なキャパシタを含む、
ことを特徴とする不揮発性メモリアレイ。
【請求項１７】
前記キャパシタは、誘電体内に複数の可動性ドーパントを含む半導電性材料および可動性ドーパントバリア誘電体材料を含み、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記各々のメモリセルに対応する前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記各々のメモリセルに対応する前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項１６に記載のメモリアレイ。
【請求項１８】
前記キャパシタは前記個々のメモリセルに対応する前記ワード線に電気的に接続される第一の電極と、前記個々のメモリセルに対応する前記ビット線に電気的に接続される第二の電極と、を含み、前記第一の電極は、前記個々のメモリセルに対応する前記ワード線とは異なる組成を有し、前記第二の電極は、前記個々のメモリセルに対応する前記ビット線とは異なる組成を有する、
ことを特徴とする請求項１６に記載のメモリアレイ。
【請求項１９】
メモリセルを読み出す方法であって、
メモリセルのワード線および前記メモリセルのビット線に交流電圧信号を印加するステップであって、前記メモリセルは、少なくとも二つの異なる静的状態のうちの任意の状態に選択的にプログラムされるように構成される、ステップと、
前記メモリセルの前記ビット線上の電流を検知するステップであって、前記電流は、前記交流電圧信号を印加する前記ステップの結果として生じる、ステップと、
検知する前記ステップに基づいて、前記少なくとも二つの異なる静的状態のうちのいずれに前記メモリセルがプログラムされているかを判定するステップと、
を含む、
ことを特徴とする方法。
【請求項２０】
前記メモリセルは、
可動性ドーパントバリア誘電体材料と、
誘電体内に複数の可動性ドーパントを含む半導電性材料と、
を含むキャパシタを含み、
前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、前記ワード線および前記ビット線の間に支持され、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記メモリセルから前記交流電圧信号を除去するステップをさらに含み、前記キャパシタは、前記交流電圧信号を除去する前記ステップの後と、前記交流電圧信号を印加する前記ステップの前で、実質的に同一の静電容量を有する、
ことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記交流電圧信号を印加する前記ステップの間、電流は、ある期間のうちの第一の瞬間においては、前記ビット線から前記メモリセルへと流れ、ある期間のうちの前記第一の瞬間に引き続く、第二の瞬間においては、前記メモリセルから前記ビット線へと流れる、
ことを特徴とする請求項１９に記載の方法。
【請求項２３】
前記電流を検知する前記ステップは、前記交流電圧信号が周期的であるときに前記電流を検知するステップを含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２４】
前記電流を検知する前記ステップは、前記交流電圧信号が実質的に一定の周波数を有するときに前記電流を検知するステップを含む、
ことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記電流を検知する前記ステップは、前記交流電圧信号が実質的に正弦波であるときに前記電流を検知するステップを含む、
ことを特徴とする請求項２３に記載の方法。
【請求項２６】
前記交流電圧信号は、定常状態において、印加する前記ステップのうちの少なくともいくらかの期間に、１００ＭＨｚと等しいかそれ以上の周波数を有する主周波数コンポーネントを含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２７】
前記電流を検知する前記ステップは、前記交流電圧信号が定常状態にあるときに前記電流を検知するステップを含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２８】
前記交流電圧信号は、印加する前記ステップのうちの少なくともいくらかの期間に、少なくとも１ボルトのピークトゥピーク電圧を有する、
ことを特徴とする請求項１９に記載の方法。
【請求項２９】
前記電流は第一の電流であり、前記メモリセルは、少なくとも二つの異なる静的状態のうちの第一の状態にプログラムされ、前記第一の電流を検知する前記ステップの後、
前記少なくとも二つの異なる静的状態のうちの第二の状態に前記メモリセルをプログラミングするステップと、
前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされる間、前記ワード線に前記交流電圧信号を印加するステップと、
前記ビット線上の第二の電流を検知するステップであって、前記第二の電流は、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされる間、前記交流電圧信号を印加する前記ステップの結果として生じ、前記第二の電流は、前記第一の電流の少なくとも二倍の大きさである、ステップと、
前記第二の電流を検知する前記ステップに基づいて、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされていることを判定するステップと、
をさらに含む、
ことを特徴とする請求項１９に記載の方法。
【請求項３０】
前記第二の電流は、前記第一の電流の少なくとも５倍の大きさである、
ことを特徴とする請求項２９に記載の方法。
【請求項３１】
メモリセルをプログラミングする方法であって、
メモリセルのワード線および前記メモリセルのビット線の間に直流電圧を印加するステップであって、前記メモリセルはキャパシタを含む、ステップと、
前記直流電圧を印加する前記ステップの結果として、前記キャパシタの静電容量を、第一の値から第二の値へと変化させるステップであって、前記第二の値は前記第一の値の少なくとも二倍である、ステップと、
前記ワード線と前記ビット線との間から前記直流電圧を除去するステップであって、前記静電容量は、前記直流電圧を除去する前記ステップの後、前記第二の値を静的に保持する、ステップと、
を含む、
ことを特徴とする方法。
【請求項３２】
前記直流電圧を印加する前記ステップは、前記キャパシタの前記静電容量を、低い静電容量状態から、より高い静電容量状態へと増加させるために、前記ワード線および前記ビット線の間に支持される半導電性マスから、前記ワード線および前記ビット線の間に支持される可動性ドーパントバリア誘電体材料に向かって、複数の可動性ドーパントを移動させるために前記直流電圧を印加するステップを含み、前記半導電性マスおよび前記可動性ドーパントバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記可動性ドーパントバリア誘電体材料は、前記電圧を印加する前記ステップによって、複数の可動性ドーパントが前記可動性ドーパントバリア誘電体材料へと移動することから、本質的に保護する、
ことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記直流電圧を印加する前記ステップは、１００マイクロ秒よりも短い期間、前記直流電圧を印加するステップを含む、
ことを特徴とする請求項３１に記載の方法。
【請求項３４】
前記直流電圧は第一の直流電圧であり、
前記ワード線および前記ビット線の間に第二の直流電圧を印加するステップであって、前記第二の直流電圧は、前記第一の直流電圧の極性とは逆の極性を有する、ステップと、
前記第二の直流電圧を印加する前記ステップの結果として、前記キャパシタの前記静電容量を、前記第二の値から第三の値へと変化させるステップであって、前記複数の可動性ドーパントを前記可動性ドーパントバリア誘電体材料から離れる方向へ移動させることによって、前記第三の値は、前記第二の値よりも小さくなる、ステップと、
前記ワード線および前記ビット線の間から前記第二の直流電圧を除去するステップであって、前記静電容量は、前記第二の直流電圧を除去する前記ステップの後、前記第三の値を静的に保持する、ステップと、
をさらに含む、
ことを特徴とする請求項３１に記載の方法。
【請求項３５】
前記第三の値は、前記第一の値と実質的に同一である、
ことを特徴とする請求項３４に記載の方法。
【請求項３６】
前記第三の値は、前記第二の値の半分よりも小さい、
ことを特徴とする請求項３４に記載の方法。
【請求項３７】
メモリセルへと書き込み、メモリセルから読み出す方法であって、
キャパシタの相対する一対の導電性電極の間に書き込み電圧を印加することによって、前記キャパシタを含むメモリセルに対して、書き込むステップと、
前記一対の電極の間に交流読み出し電圧を印加することによって前記メモリセルから読み出すステップと、前記交流読み出し電圧を印加する前記ステップの結果として生じる電流を検知するステップと、
を含む、
ことを特徴とする方法。
【請求項３８】
前記キャパシタは、
可動性ドーパントバリア誘電体材料と、
誘電体内に複数の可動性ドーパントを含む半導電性材料と、
を含み、
前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、前記一対の相対する導電性電極の間に支持され、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記一対の電極のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記一対の電極のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項０に記載の方法。
【請求項３９】
前記印加される交流読み出し電圧は、読み出しをする前記ステップの間、周期的である、
ことを特徴とする請求項０に記載の方法。
【請求項４０】
前記書き込み電圧は直流電圧である、
ことを特徴とする請求項３７に記載の方法。
【請求項４１】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線および前記複数のビット線のお互いに対する複数の交点のうちの各々一つに個々が対応する複数のメモリセルであって、前記複数のメモリセルの各々は、少なくとも二つの異なる静電容量状態に繰り返しプログラムすることが可能なキャパシタを含む、メモリセルと、
を含むメモリ回路と、
前記複数のメモリセルにデータを格納するために前記メモリ回路に命令し、
前記メモリ回路から前記データを検索する、
ように構成された、前記メモリ回路と連通するプロセシング回路と、
を含む、
ことを特徴とするコンピュータシステム。
【請求項１】
クロスポイントメモリセルであって、
第一の方向に伸長するワード線と、
前記第一の方向とは異なる第二の方向に伸長するビット線であって、前記ビット線および前記ワード線は、お互いに物理的に接触することなく交差する、ビット線と、
そのように交差する位置で前記ワード線および前記ビット線の間に形成される、少なくとも二つの異なる静電容量状態へと繰り返しプログラムすることが可能なキャパシタであって、前記ワード線から前記ビット線へと流れる直流電流、および前記ビット線から前記ワード線へと流れる直流電流を妨げるように構成されるキャパシタ誘電体材料を含むキャパシタと、
を含む、
ことを特徴とするメモリセル。
【請求項２】
前記キャパシタは、空間格子における複数の可動性陽イオン空格子点を形成するために、全体的に化学量論的に陽イオン欠損である、結晶質半導電性金属含有マスを含み、
前記キャパシタ誘電体材料は、前記結晶質半導電性金属含有マスに物理的に接触する前記ワード線および前記ビット線の間に支持され、かつ、前記マスからバリア誘電体材料への前記複数の可動性陽イオン空格子点の移動を通過させない、バリア誘電体材料を含み、前記半導電性マスおよび前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性マスおよび前記バリア誘電体材料のうちの一方は、前記半導電性マスおよび前記バリア誘電体のうちの他方よりも、前記ワード線および前記ビット線のうちの一方に対してより近傍に存在し、前記半導電性マスおよび前記バリア誘電体のうちの前記他方は、前記半導電性マスおよび前記バリア誘電体の前記一方よりも、前記ワード線および前記ビット線のうちの他方に対してより近傍に存在する、
ことを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記キャパシタは、誘電体内に複数の可動性ドーパントを含む半導電性材料を含み、
前記キャパシタ誘電体材料は、前記ワード線および前記ビット線の間に支持される可動性ドーパントバリア誘電体材料を含み、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項１に記載のメモリセル。
【請求項４】
前記複数の可動性ドーパントは、複数の酸素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体は、酸化物を含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項５】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、ＴｉＯ２およびＴｉＯ２−ｘの組み合わせを含む
ことを特徴とする請求項４に記載のメモリセル。
【請求項６】
前記可動性ドーパントバリア誘電体材料は、金属酸化物を含み、前記複数の可動性ドーパントが支持される前記誘電体は、金属酸化物を含み、前記可動性ドーパントバリア誘電体材料の前記金属酸化物の金属は、誘電体内に複数の可動性ドーパントを含む前記半導電性材料の前記金属酸化物の金属とは異なる、
ことを特徴とする請求項３に記載のメモリセル。
【請求項７】
前記複数の可動性ドーパントは、複数の窒素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体は窒化物を含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項８】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、ＡＩＮおよびＡＩＮ１−ｘの組み合わせを含む、
ことを特徴とする請求項７に記載のメモリセル。
【請求項９】
前記複数の可動性ドーパントは、複数のフッ素原子空孔を含み、前記複数の可動性ドーパントが支持される前記誘電体はフッ化物を含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１０】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、少なくとも一つのプログラム状態において、ＭｇＦ２およびＭｇＦ２−ｘの組み合わせを含む、
ことを特徴とする請求項９に記載のメモリセル。
【請求項１１】
前記可動性ドーパントバリア誘電体材料は、ＺｒＯ２、ＳｉＯ２、Ｓｉ３Ｎ４、ＧｅＮおよびＳｒＴｉＯ３のうちの少なくとも一つを含む、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１２】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、お互いに物理的に接触している、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１３】
前記ワード線および前記ビット線の間には、誘電体内に複数の可動性ドーパントを含む前記半導電性材料および前記可動性ドーパントバリア誘電体材料以外には、他の材料は支持されていない、
ことを特徴とする請求項１２に記載のメモリセル。
【請求項１４】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、４ナノメートルから５０ナノメートルの厚さを有し、前記可動性ドーパントバリア誘電体材料は、３ナノメートルから１０ナノメートルの厚さの等価な酸化物厚さを有し、前記可動性ドーパントバリア誘電体材料は、誘電体内に複数の可動性ドーパントを含む前記半導電性材料より薄い、
ことを特徴とする請求項３に記載のメモリセル。
【請求項１５】
誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、前記可動性ドーパントバリア誘電体材料よりも厚く、誘電体内に複数の可動性ドーパントを含む前記半導電性材料は、５０ナノメートル以下の厚さの等価な酸化物厚さを有し、前記可動性ドーパントバリア誘電体材料は、１０ナノメートル以下の厚さを有する、
ことを特徴とする請求項１４に記載のメモリセル。
【請求項１６】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線および前記複数のビット線のお互いに対する複数の交点のうちの異なる一つに個々に対応する複数のメモリセルであって、前記複数のメモリセルの各々は、少なくとも二つの異なる静電容量状態に繰り返しプログラムすることが可能なキャパシタを含む、
ことを特徴とする不揮発性メモリアレイ。
【請求項１７】
前記キャパシタは、誘電体内に複数の可動性ドーパントを含む半導電性材料および可動性ドーパントバリア誘電体材料を含み、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記各々のメモリセルに対応する前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記各々のメモリセルに対応する前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項１６に記載のメモリアレイ。
【請求項１８】
前記キャパシタは前記個々のメモリセルに対応する前記ワード線に電気的に接続される第一の電極と、前記個々のメモリセルに対応する前記ビット線に電気的に接続される第二の電極と、を含み、前記第一の電極は、前記個々のメモリセルに対応する前記ワード線とは異なる組成を有し、前記第二の電極は、前記個々のメモリセルに対応する前記ビット線とは異なる組成を有する、
ことを特徴とする請求項１６に記載のメモリアレイ。
【請求項１９】
メモリセルを読み出す方法であって、
メモリセルのワード線および前記メモリセルのビット線に交流電圧信号を印加するステップであって、前記メモリセルは、少なくとも二つの異なる静的状態のうちの任意の状態に選択的にプログラムされるように構成される、ステップと、
前記メモリセルの前記ビット線上の電流を検知するステップであって、前記電流は、前記交流電圧信号を印加する前記ステップの結果として生じる、ステップと、
検知する前記ステップに基づいて、前記少なくとも二つの異なる静的状態のうちのいずれに前記メモリセルがプログラムされているかを判定するステップと、
を含む、
ことを特徴とする方法。
【請求項２０】
前記メモリセルは、
可動性ドーパントバリア誘電体材料と、
誘電体内に複数の可動性ドーパントを含む半導電性材料と、
を含むキャパシタを含み、
前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、前記ワード線および前記ビット線の間に支持され、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記ワード線および前記ビット線のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記ワード線および前記ビット線のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記メモリセルから前記交流電圧信号を除去するステップをさらに含み、前記キャパシタは、前記交流電圧信号を除去する前記ステップの後と、前記交流電圧信号を印加する前記ステップの前で、実質的に同一の静電容量を有する、
ことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記交流電圧信号を印加する前記ステップの間、電流は、ある期間のうちの第一の瞬間においては、前記ビット線から前記メモリセルへと流れ、ある期間のうちの前記第一の瞬間に引き続く、第二の瞬間においては、前記メモリセルから前記ビット線へと流れる、
ことを特徴とする請求項１９に記載の方法。
【請求項２３】
前記電流を検知する前記ステップは、前記交流電圧信号が周期的であるときに前記電流を検知するステップを含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２４】
前記電流を検知する前記ステップは、前記交流電圧信号が実質的に一定の周波数を有するときに前記電流を検知するステップを含む、
ことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記電流を検知する前記ステップは、前記交流電圧信号が実質的に正弦波であるときに前記電流を検知するステップを含む、
ことを特徴とする請求項２３に記載の方法。
【請求項２６】
前記交流電圧信号は、定常状態において、印加する前記ステップのうちの少なくともいくらかの期間に、１００ＭＨｚと等しいかそれ以上の周波数を有する主周波数コンポーネントを含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２７】
前記電流を検知する前記ステップは、前記交流電圧信号が定常状態にあるときに前記電流を検知するステップを含む、
ことを特徴とする請求項１９に記載の方法。
【請求項２８】
前記交流電圧信号は、印加する前記ステップのうちの少なくともいくらかの期間に、少なくとも１ボルトのピークトゥピーク電圧を有する、
ことを特徴とする請求項１９に記載の方法。
【請求項２９】
前記電流は第一の電流であり、前記メモリセルは、少なくとも二つの異なる静的状態のうちの第一の状態にプログラムされ、前記第一の電流を検知する前記ステップの後、
前記少なくとも二つの異なる静的状態のうちの第二の状態に前記メモリセルをプログラミングするステップと、
前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされる間、前記ワード線に前記交流電圧信号を印加するステップと、
前記ビット線上の第二の電流を検知するステップであって、前記第二の電流は、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされる間、前記交流電圧信号を印加する前記ステップの結果として生じ、前記第二の電流は、前記第一の電流の少なくとも二倍の大きさである、ステップと、
前記第二の電流を検知する前記ステップに基づいて、前記メモリセルが、前記少なくとも二つの異なる静的状態のうちの前記第二の状態にプログラムされていることを判定するステップと、
をさらに含む、
ことを特徴とする請求項１９に記載の方法。
【請求項３０】
前記第二の電流は、前記第一の電流の少なくとも５倍の大きさである、
ことを特徴とする請求項２９に記載の方法。
【請求項３１】
メモリセルをプログラミングする方法であって、
メモリセルのワード線および前記メモリセルのビット線の間に直流電圧を印加するステップであって、前記メモリセルはキャパシタを含む、ステップと、
前記直流電圧を印加する前記ステップの結果として、前記キャパシタの静電容量を、第一の値から第二の値へと変化させるステップであって、前記第二の値は前記第一の値の少なくとも二倍である、ステップと、
前記ワード線と前記ビット線との間から前記直流電圧を除去するステップであって、前記静電容量は、前記直流電圧を除去する前記ステップの後、前記第二の値を静的に保持する、ステップと、
を含む、
ことを特徴とする方法。
【請求項３２】
前記直流電圧を印加する前記ステップは、前記キャパシタの前記静電容量を、低い静電容量状態から、より高い静電容量状態へと増加させるために、前記ワード線および前記ビット線の間に支持される半導電性マスから、前記ワード線および前記ビット線の間に支持される可動性ドーパントバリア誘電体材料に向かって、複数の可動性ドーパントを移動させるために前記直流電圧を印加するステップを含み、前記半導電性マスおよび前記可動性ドーパントバリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記可動性ドーパントバリア誘電体材料は、前記電圧を印加する前記ステップによって、複数の可動性ドーパントが前記可動性ドーパントバリア誘電体材料へと移動することから、本質的に保護する、
ことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記直流電圧を印加する前記ステップは、１００マイクロ秒よりも短い期間、前記直流電圧を印加するステップを含む、
ことを特徴とする請求項３１に記載の方法。
【請求項３４】
前記直流電圧は第一の直流電圧であり、
前記ワード線および前記ビット線の間に第二の直流電圧を印加するステップであって、前記第二の直流電圧は、前記第一の直流電圧の極性とは逆の極性を有する、ステップと、
前記第二の直流電圧を印加する前記ステップの結果として、前記キャパシタの前記静電容量を、前記第二の値から第三の値へと変化させるステップであって、前記複数の可動性ドーパントを前記可動性ドーパントバリア誘電体材料から離れる方向へ移動させることによって、前記第三の値は、前記第二の値よりも小さくなる、ステップと、
前記ワード線および前記ビット線の間から前記第二の直流電圧を除去するステップであって、前記静電容量は、前記第二の直流電圧を除去する前記ステップの後、前記第三の値を静的に保持する、ステップと、
をさらに含む、
ことを特徴とする請求項３１に記載の方法。
【請求項３５】
前記第三の値は、前記第一の値と実質的に同一である、
ことを特徴とする請求項３４に記載の方法。
【請求項３６】
前記第三の値は、前記第二の値の半分よりも小さい、
ことを特徴とする請求項３４に記載の方法。
【請求項３７】
メモリセルへと書き込み、メモリセルから読み出す方法であって、
キャパシタの相対する一対の導電性電極の間に書き込み電圧を印加することによって、前記キャパシタを含むメモリセルに対して、書き込むステップと、
前記一対の電極の間に交流読み出し電圧を印加することによって前記メモリセルから読み出すステップと、前記交流読み出し電圧を印加する前記ステップの結果として生じる電流を検知するステップと、
を含む、
ことを特徴とする方法。
【請求項３８】
前記キャパシタは、
可動性ドーパントバリア誘電体材料と、
誘電体内に複数の可動性ドーパントを含む半導電性材料と、
を含み、
前記半導電性材料および前記可動性ドーパントバリア誘電体材料は、前記一対の相対する導電性電極の間に支持され、前記半導電性材料および前記バリア誘電体材料は、少なくとも一つの異なる元素によって少なくとも特徴づけられる、お互いに異なる組成であり、前記半導電性材料および前記バリア誘電体材料のうちの一方は、前記一対の電極のうちの一方に対して、前記半導電性材料および前記バリア誘電体材料のうちの他方よりもより近傍に存在し、前記半導電性材料および前記バリア誘電体材料のうちの前記他方は、前記一対の電極のうちの他方に対して、前記半導電性材料および前記バリア誘電体材料のうちの前記一方よりもより近傍に存在する、
ことを特徴とする請求項０に記載の方法。
【請求項３９】
前記印加される交流読み出し電圧は、読み出しをする前記ステップの間、周期的である、
ことを特徴とする請求項０に記載の方法。
【請求項４０】
前記書き込み電圧は直流電圧である、
ことを特徴とする請求項３７に記載の方法。
【請求項４１】
複数のワード線と、
前記複数のワード線に交差する複数のビット線と、
前記複数のワード線および前記複数のビット線のお互いに対する複数の交点のうちの各々一つに個々が対応する複数のメモリセルであって、前記複数のメモリセルの各々は、少なくとも二つの異なる静電容量状態に繰り返しプログラムすることが可能なキャパシタを含む、メモリセルと、
を含むメモリ回路と、
前記複数のメモリセルにデータを格納するために前記メモリ回路に命令し、
前記メモリ回路から前記データを検索する、
ように構成された、前記メモリ回路と連通するプロセシング回路と、
を含む、
ことを特徴とするコンピュータシステム。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１】
【図８】
【図１２】
【図１３】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１】
【図８】
【図１２】
【図１３】
【公表番号】特表２０１３−５２００１３（Ｐ２０１３−５２００１３Ａ）
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１２−５５２９００（Ｐ２０１２−５５２９００）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２３１９０
【国際公開番号】ＷＯ２０１１／１００１３８
【国際公開日】平成２３年８月１８日（２０１１．８．１８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２３１９０
【国際公開番号】ＷＯ２０１１／１００１３８
【国際公開日】平成２３年８月１８日（２０１１．８．１８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
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