ジッタを低減させて信号を多重化する回路、システム、方法
本明細書では、マルチプレクサ回路内でのすべてのクロストークや電源ノイズの注入を除去することにより、ジッタを低減させて信号を多重化する、マルチプレクサ回路、システム、及び方法が提供される。例えば、クロストークや電源ノイズの注入は、（ｉ）多重化機能を３つの別々の論理ゲートに分離すること、及び（ii）論理ゲート当たりただ１つのスイッチング入力を許可することによって、除去される。場合によっては、論理ゲートを、３つの互いに異なる電源領域にわたって分散させることにより、ジッタをさらに低減することができる。言い換えれば、論理ゲート入力端は、各信号をそれ自体の電源領域内でゲートすることによって、さらに隔離することができる。さらに、マルチプレクサ回路は、３つのほぼ同一の論理ゲートを使用することによって固有遅延の整合をもたらす。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、より詳細には、クロック源又はデータ源からの信号を多重化するための回路に関する。
【背景技術】
【０００２】
以下の説明及び例は、背景としてのみ述べるものである。
【０００３】
多くの電子システムは、電子システムの適切な動作特性を維持するためには、関係する信号をほぼ同時に受け取ることを前提としている１つ又は複数の同期構成要素を含む。コンピュータ・システムは、それぞれがクロック信号に応答して特定の動作を行うように設計された、多数の相互に関係するシステム構成要素を含むる同期システムの一例である。場合によっては、システム構成要素間のデータ転送は、共通の供給源から生ずる１つ又は複数のクロック信号によって、同期させることができる。システム構成要素は、クロック発生回路や分配回路を含むクロック回路網を通じて、クロック信号を受け取ることができる。
【０００４】
場合によっては、クロックの発生は、コンピュータ・システム内の様々な構成要素の必要に応じて複数のクロック信号が発生するように、水晶発振器などの供給源の出力を処理することによって行っている。発生されたクロック信号は次いで、クロック分配回路網を通じてシステム構成要素へ分配される。理想的な状況では、発生されたクロック信号は、システム構成要素のそれぞれによってほぼ同時に受け取られる。しかし実際には、タイミング遅延や、クロック信号の発生と分配の不確定性により、１つ又は複数のシステム構成要素がわずかに異なる時点でクロック信号を受け取ることが起こる。場合によっては、データ信号遷移に対するクロック信号遷移の到着の最小の変動さえも、システム性能及び／又は信頼性に重大な影響を及ぼすことがある。この理由から、良好なクロック分配は、電子システムの全体的な性能と信頼性にとって非常に重要である。望ましくないクロック・スキューやジッタは、不十分なクロック分配の結果生じ、電子システムの設計や動作に問題を引き起こす２つの現象である。
【０００５】
本明細書の用語によれば、「スキュー」という用語は、同時に到着するように規定された、２つの関係する信号の到着時間の変動であると説明することができる。例えば「クロック・スキュー」は、クロック信号のアクティブな「遷移」又は「エッジ」が、システム構成要素によって受け取られるデータ信号遷移より「遅れる」（すなわち、ある時間後に到着する）又は「進む」（すなわち、ある時間前に到着する）ときに生じる。クロック・スキューは、負荷不整合、経路指定の寄生的要素（すなわち、層間誘電体厚さ、相互接続部の厚さ、チャネル長の不整合）、及び／又は温度、電圧、プロセス（すなわち、トレース導体長、幅、及び組成の不整合、容量性負荷など）などの変動を通じて、クロック回路網に導入される。
【０００６】
残念ながらクロック・スキューは、同期システム内の１つ又は複数の構成要素のタイミング・マージンに悪影響を与えることがある。例えば、同期動作を達成するために、システム構成要素の入力ラッチでサンプルされるデータに、クロック信号を適切にそろえることがしばしば必要となる。このような整合により、クロック信号のエッジすなわちアクティブ遷移の間の適切な時点で、データ遷移が確実に起こる。したがって一般に同期システムは、データが、クロック遷移の少なくとも「セットアップ時間」前に遷移し、かつクロック遷移の少なくとも「ホールド時間」後まで安定にそのままでいることを前提としている。大部分の同期システム構成要素は、厳密なセットアップとホールドのタイミング要件を有し、それらは通常、システム構成要素の製造業者によって規定される。
【０００７】
動作速度が増加するにつれて、クロックのアクティブ遷移とデータ信号との間のセットアップ及びホールドのタイミング・マージンが減少し、それにより、データ遷移をクロック遷移によって正しくラッチすることができるウィンドウが減少する。例えば、システム構成要素によって受け取られたデータ信号をサンプルするために、エッジセンシティブなフリップフロップを用いることができる。そのような例では、フリップフロップは、クロック遷移のどちらかの側でのクリティカルなセットアップ及びホールド期間においてデータ信号が安定な場合は、データ信号を正しくラッチすることができる。しかし、クロック・スキューが生じると、それにより、データがサンプルされるときにビット・エラーを引き起こすのに十分なほど、クロック遷移を時間的にシフトさせる。本明細書で述べるように、「ビット・エラー」は、クロック遷移によってデータ信号が誤ってサンプルされるときに生ずる、サンプリング・エラーである。
【０００８】
一方、ジッタは、一般にノイズ源の時間的に変化する成分の結果として生じ、しばしば、データ信号のしきい値交差におけるサイクルごとの変動として定義される。言い換えれば、ジッタは、サンプルが、通常短いが未知の期間（例えば実質上、１クロック・サイクルより短いか、それに等しい期間）に一時的に変位させられるように、個々のデータ信号の所望のサンプル位置の近くではあるが、正確にそうではない位置で取得された、データ・サンプルにおいて生じ得る。クロック・スキューと同様に、ジッタは、データ信号がクロック信号によって誤ってサンプルされると、ビット・エラーを生じるのに十分なほどデータ信号を時間的にシフトさせる。
【０００９】
同期システムの性能と信頼度を低下させる、クロック・スキューやジッタなどのタイミング遅延の影響を最小にするために、いくつかの技法が開発されてきている。しかし、現在用いられているほとんどの技法は、すべての条件においてデータ信号遷移が、クロック信号エッジの間のクリティカルな時点で生じることを保証することはできない。例えば、一部の技法は、クロック・パスに、多少変化するが極めて一貫性のある遅延量を加えるための位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）を使用する。追加する遅延は、データ信号をサンプルするために用いられる前に、クロック信号のアクティブ・エッジを調整するために用いることができる。したがって、ＰＬＬ又はＤＬＬデバイスは、クロック信号のタイミングを調整することによってクロック・スキューを減少させるために用いることができ、それによりそれがシステム構成要素のデータ・セットアップやホールドの時間要件内に起こるようになる。しかし、現在の技法には、いくつかの不都合が伴う。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
場合によっては、クロック・パスのタイミングを調整するために、クロック回路網内に２つ以上のＰＬＬ又はＤＬＬデバイスを含ませることがある。複数のＰＬＬ／ＤＬＬデバイスにより、システムが、異なるＰＬＬ／ＤＬＬからのクロック信号を多重化することを可能にする。例えば、クロック・パスに、ＰＬＬ／ＤＬＬ出力信号の１つを選択的に印加するために、マルチプレクサ回路を含む。しかし、従来のマルチプレクサ設計では、ＰＬＬ／ＤＬＬからの信号を多重化する（すなわち、２つ以上の信号から選ぶ）ときに、クロック・パスにクロストークや電源ノイズが加わる。
【００１１】
クロストークや電源ノイズが加わることで、クロック・パス上のジッタ量が増加し、したがってクロック回路網には非常に望ましくない。場合によっては、発生されるクロック信号がデータをサンプルするために用いられる場合は、クロック・パスに加えられたジッタ量によってビット・エラーを引き起こす。したがって、クロストーク又は電源ノイズの注入の影響を受けない改良型のクロック回路網が必要である。そのようなクロック回路網が受けるジッタは、従来の回路網より大幅に小さくなり、それによってクロック回路網を使用する電子デバイスの全体的なタイミングが改善される。
【課題を解決するための手段】
【００１２】
以下の回路、システム、方法の様々な実施態様の説明は、添付の特許請求の範囲の主題をいかなる形においても限定すると理解されるものではない。
【００１３】
本明細書では、一実施態様によれば、複数の論理ゲートと、論理ブロックとを備える改良型マルチプレクサ回路が企図されている。例えば、改良型マルチプレクサ回路は、第１の信号を受け取るように結合された第１の論理ゲートと、第２の信号を受け取るように結合された第２の論理ゲートと、第１の信号又は第２の信号のどちらかを送出するように第１と第２の論理ゲートの出力端に結合された第３の論理ゲートを含むことができる。例えば、論理ブロックは、静的制御信号を第１と第２の論理ゲートに供給することによって、第１と第２の信号の１つを非活動化するように構成される。論理ブロックは、ただ１つのアクティブな信号（例えば、第１の信号又は第２の信号のどちらか）が、第１、第２、第３の論理ゲートの入力端に供給されることを確実にする。これにより、論理ゲートの入力端でのクロストークや電源ノイズの注入を除去することによって、送出される信号内のジッタ量が低減する。
【００１４】
場合によっては、論理ゲート入力端をさらに隔離するために、論理ゲートを別々の電源領域内に配置することにより、ジッタをさらに低減させることができる。例えば、第１、第２、第３の論理ゲートは、それぞれが異なる電源バスに結合された異なる電源「アイランド」内に論理ゲートを配置することによって、互いに分離することができる。共通基板は、追加の分離量を与える。例えば、比較的高い基板抵抗も、電源アイランド間を分離するように機能する。
【００１５】
場合によっては、第１、第２、第３の論理ゲートは、ＮＡＮＤゲートを用いて実装される。しかし第１、第２、第３の論理ゲートは、ＮＡＮＤゲートに限定されず、本発明の他の実施態様では、大幅に異なる論理ゲート（例えば、ＮＯＲゲート）の組合せを用いて実装することができる。場合によっては、第１と第２の信号は、クロック信号とすることができる。しかし、第１と第２の信号はクロック信号に限定されず、本発明の他の実施態様では、データ信号を含むことができる。
【００１６】
本明細書ではまた、改良型マルチプレクサ回路と、少なくとも１つのシステム構成要素とを備えるシステムが企図されている。上記のように、マルチプレクサ回路は、それぞれが別々の電源領域内に配置された、少なくとも３つの論理ゲートと、論理ブロックとを含む。例えば、第１の論理ゲートは第１の信号を受け取るように結合され、第２の論理ゲートは第２の信号を受け取るように結合される。しかし、第３の論理ゲートは、論理ブロックから第１と第２の論理ゲートに供給される制御信号の状態に応じて、第１と第２の信号の１つだけを受け取るように結合される。このようにして、少なくとも１つのシステム構成要素は、第１と第２の信号の１つだけを受け取るように、第３の論理ゲートの出力端に結合されることができる。
【００１７】
場合によっては、マルチプレクサ回路は、クロック・パスのタイミングを調整するためにシステム内に含まれた、クロック回路網の一部とすることができる。例えば、第１と第２の信号は、例えば内部システム・クロックから供給されるクロック信号を含む。場合によっては、クロック回路網は、第１と第２の信号をマルチプレクサ回路に供給するための、１つ又は複数の位相シフト装置を含んでもよい。例えば、システム・クロック信号の位相をシフトさせることによって、クロック・スキューを低減させるために、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）デバイスをクロック回路網内に含んでもよい。しかし本発明のすべての実施態様において、位相シフト装置を含まなくてもよい。
【００１８】
また、本明細書では、ジッタを低減させて信号を多重化する方法が企図されている。例えば、方法は、第１の信号を第１の論理ゲートに供給し、第２の信号を第２の論理ゲートに供給するステップを含む。次に、制御信号を第１と第２の論理ゲートに供給することによって、第１又は第２の信号の１つを非活動化する。最後に、方法は、第１又は第２の信号のアクティブな１つを、第３の論理ゲートへ転送するステップを含む。論理ゲートのそれぞれにただ１つのアクティブな信号を供給することによって、非活動化するステップと転送するステップは、ジッタを低減させて第１と第２の信号を多重化することを可能にする。
【発明を実施するための最良の形態】
【００１９】
本発明の他の目的及び利点は、以下の詳細な説明を読み、添付の図面を参照すれば明らかとなるであろう。
【００２０】
本発明は様々な変更形態及び代替形が可能であるが、本明細書では、その特定の実施形態を図面で例として示し、以下に詳細に説明する。しかし図面及びその詳細な説明は、本発明を、開示された具体的な形に限定するものではなく、これに反してすべての変更形態、等価形態、及び代替形態は、添付の特許請求の範囲で定義される本発明の趣旨及び範囲に含まれるものとすることが理解されるべきである。
【００２１】
図１には、例示のクロック回路網１００が示される。図示の実施形態では、クロック回路網は、第１のＰＬＬ １１０、第２のＰＬＬ １２０、マルチプレクサ１３０、論理ブロック１４０、出力バッファ１５０を含む。場合によっては、第１と第２のＰＬＬはそれぞれ、（例えば、ＣＬＫｏｕｔに結合された）クロック・パスのタイミングを調整するために、１つ又は複数のクロック信号（例えば、信号Ａ及びＢ）を発生するように構成させることができる。図１では、ＰＬＬによって発生されたクロック信号は、マルチプレクサ（１３０）の入力端に供給される。論理ブロックは、マルチプレクサから出力されるべきクロック信号の１つを選択するために、マルチプレクサに制御信号を供給する。ほとんどの場合、選ばれたクロック信号（ｏｕｔ）は、クロック・パスに印加される前に、出力バッファに供給される。
【００２２】
図１に示されるクロック回路網では、ＰＬＬからの信号を多重化する（すなわち、２つ以上の信号から選択する）ときに、クロック・パスにクロストークや電源ノイズが加わる。より詳しく以下で述べるように、クロストークと電源ノイズが加わることにより、クロック・パス上のジッタ量が増加し、したがって非常に望ましくない。
【００２３】
場合によっては、２つ以上のＰＬＬ信号がマルチプレクサの入力端で近接する場合、クロック・パスにクロストークや電源ノイズが加わり得る。例えば、第１のＰＬＬからのクロック信号（Ａ）は、マルチプレクサ入力端の金属線と共通シリコン基板の間の容量性結合を経由して、第２のＰＬＬからのクロック信号（Ｂ）と干渉する。この干渉（すなわち「クロストーク」）は、マルチプレクサ入力端が近接しているので、現在のマルチプレクサ設計では回避できない。本明細書で述べるように、「近接」して配置された回路構成要素は、同じ「電源領域」内に位置し、かつ／又は同じ電源バスに結合される。
【００２４】
例えば、図２は、図１のクロック回路網（１００）内に含まれるマルチプレクサ回路（１３０）の一実施形態を示す。図示の実施形態では、マルチプレクサ１３０は、１対の２入力ＡＮＤゲート（２００、２１０）、２入力ＮＯＲゲート（２２０）、１対２デコーダ（２３０）を含む。ＡＮＤゲートのそれぞれは、第１と第２のＰＬＬ（１１０、１２０）からのクロック信号（例えばＡ又はＢのどちらか）と、１対２デコーダ（２３０）からの選択信号（例えば、Ｓ１又はＳ２のどちらか）を受け取るように結合される。ＡＮＤゲートの出力端は、マルチプレクサ出力信号（ｏｕｔ）を発生するようにＮＯＲゲートの入力端に結合される。それぞれのマルチプレクサ構成要素は、同じ電源バス（例えば、ｐｗｒ２）から供給される。
【００２５】
図２に示されるマルチプレクサ回路では、クロック信号Ａ及びＢを多重化するとき、マルチプレクサの入力端でクロック信号が近接することにより、クロック・パスにクロストークが加わる。言い換えれば、ＡＮＤゲート２００、２１０はそれぞれ、ＰＬＬからのアクティブなクロック信号を受け取るように構成されている。ＡＮＤゲートは互いに近くに配置されるので、クロック信号は、ＡＮＤゲート入力端と共通基板の間の容量性結合を経由して互いに干渉する。
【００２６】
クロック回路網構成要素からの電源ノイズも、マルチプレクサの入力端において共有される。例えば、図１に示すように、１つ又は複数のクロック回路網構成要素は、別々の電源バスから供給される。図示の特定の実施形態では、第１のＰＬＬは第１の電源バス（ｐｗｒ１）から供給され、第２のＰＬＬとマルチプレクサは第２の電源バス（ｐｗｒ２）から供給され、論理ブロックは第３の電源バス（ｐｗｒ３）から供給され、出力バッファは第４の電源バス（ｐｗｒ４）から供給される。このようにして、第１のＰＬＬ、第２のＰＬＬ、論理ブロック、出力バッファのそれぞれを、別々の「電源領域」、「電源アイランド」、又は「電源ブロック」内に実装することができる。マルチプレクサ１３０は第２の電源ブロックに配置されており、これを、任意の電源ブロック内に配置することができるが、それでも以下の問題を生ずることに留意すべきである。
【００２７】
すべての電源は、ある大きさのノイズを発生し、それは「電源ノイズ」として電源バスに沿って伝搬する。電源ノイズは、回路構成要素によって発生される出力信号の全体的なノイズ・レベルに寄与することによって構成要素に影響を及ぼす。場合によっては、複数の回路構成要素からの出力信号が互いに近接する場合（例えば、信号を多重化するとき）、各電源領域からのノイズの寄与が混合される。図１の実施形態では、第１と第２のＰＬＬからのクロック信号、及び論理ブロックからの制御信号は、電源バス１、２、３からの電源ノイズを含む。より詳しく以下で述べるように、電源バス１、２、３からの電源ノイズは、マルチプレクサ内で混合され、第４の電源領域内の出力バッファへ直接通過する。第４の電源領域はそれ自体のノイズ量を与へ、それにより出力バッファからの最終信号（ＣＬＫｏｕｔ）は４つすべての電源領域からのノイズ成分を含むことになる。
【００２８】
図２に示されるマルチプレクサ回路では、マルチプレクサ構成要素が互いに近接して配置され、狭い間隔で置かれている構成要素にアクティブなクロック信号と制御信号を供給することにより、クロック・パスに電源ノイズが加わる。これによって１つの信号のノイズ成分が、他の信号のノイズ成分と干渉（又は混合）する。アクティブなクロック信号と制御信号は、電源領域１、２、３からの電源ノイズを含むので、それらの各領域からの電源ノイズは、マルチプレクサ出力信号（ｏｕｔ）内で混合される。出力信号が、（図１に示すように）別の電源領域内に位置するバッファに転送される場合は、最終信号（ＣＬＫｏｕｔ）は、４つの互いに異なる電源領域からのノイズ成分を含むことになる。
【００２９】
場合によっては、クロック・パスに加えられたクロストークや電源ノイズの大きさにより、最終信号（ＣＬＫｏｕｔ）がデータをサンプルするために使用されるときに、ビット・エラーを引き起こすことがある。したがって、クロストーク又は電源ノイズの注入の影響を受けない改良型のクロック回路網が必要である。そのようなクロック回路網が受けるジッタは、現在利用可能なクロック回路網より大幅に小さく、それによってクロック回路網を使用する電子デバイスの全体的なタイミングが改善される。
【００３０】
改良型のクロック回路網３００の一実施形態が、図３に示される。より詳しく以下で述べるように、図示の実施形態は、多重化される信号間のクロストークと電源ノイズの注入を除去することにより、多重化された（「ｍｕｘｅｄ」）クロック出力のサイクルごとのジッタを低減させるための解決策を実現する。
【００３１】
図３に示されるように、改良型のクロック回路網（３００）は、第１の電源領域（ＰＳＤ １）内の第１の位相シフト装置（ＰＳ１）３１０及び第１のＮＡＮＤゲートと、第２の電源領域（ＰＳＤ ２）内の第２の位相シフト装置（ＰＳ２）３２０及び第２のＮＡＮＤゲートと、第３の電源領域（ＰＳＤ ３）内の論理ブロック３４０と、第４の電源領域（ＰＳＤ ４）内の第３のＮＡＮＤゲート及び出力バッファ３５０とを含む。場合によっては、位相シフト装置は、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）デバイスを用いて実装することができる。したがって、供給されるクロック信号（ＣＬＫin1、ＣＬＫin2）に、変化し得るが極めて一貫性のある遅延量（すなわち位相シフト）を加えるために、位相シフト装置を含むことができる。しかし、本発明のすべての実施形態において、ＰＳ１及びＰＳ２は含まなくてもよいことに留意されたい。場合によっては、（例えば、水晶発振器又は外部クロック源などの）クロック源からのクロック信号（ＣＬＫin1、ＣＬＫin2）を、第１と第２のＮＡＮＤゲートの入力端に直接供給することができる。
【００３２】
本明細書の用語によれば、構成要素はそれ自体の電源バスから供給され、他の電源領域内に配置された構成要素から物理的に分離されていれば、その構成要素は別個の「電源領域」内に配置されているとすることできる。例えば、ＮＡＮＤゲート１、２、３はそれぞれ、異なる電源領域内に配置される。図３に示すように、ＮＡＮＤゲート１、２、３は、互いに離され、異なる電源バス（例えば、ｐｗｒ１、ｐｗｒ２、又はｐｗｒ３）から供給される。場合によっては、ＮＡＮＤゲートは、物理的な間隔によって互いに分離された、異なる電源アイランド内に配置させることができる。場合によっては、電源アイランドは、さらに隔離するための電源ガード・リングを含んでもよい。
【００３３】
場合によっては、図３に示されるように、論理ゲートを、２入力ＮＡＮＤゲートを用いて実装することができる。図示の実施形態では、第１の位相シフト装置の出力端は、ＮＡＮＤゲート１の第１の入力端に、位相シフトされたクロック信号（Ａ）を供給するように結合される。第２の位相シフト装置は、同様に、ＮＡＮＤゲート２の第１の入力端に、もう１つの位相シフトされたクロック信号（Ｂ）を供給するように結合される。第１と第２のＮＡＮＤゲートは、第３の電源領域内の論理ブロック（３４０）によって制御される。例えば、論理ブロックは、ＮＡＮＤゲート１と２の第２の入力端に、１対の制御信号（ｃｎｔｌ １、ｃｎｔｌ ２）を供給するように結合される。より詳しく以下で述べるように、制御信号は、ＮＡＮＤゲート１と２に供給されるクロック信号の１つを非活動化することによって、クロストークや電源ノイズの注入を除去することができる。ＮＡＮＤゲート１と２の出力端は、第４の電源領域内のＮＡＮＤゲート３の入力端に結合される。場合によっては、第３のＮＡＮＤゲートの出力（ｏｕｔ）は、やはり第４の電源領域内に配置することができるバッファ回路（３５０）に結合されてもよい。しかし本発明のすべての実施形態において、バッファ回路を含まなくてもよい。場合によっては、第３のＮＡＮＤゲートの出力端は、内部システム・クロック・パスに直接結合してもよい（図５を参照されたい）。
【００３４】
図３に示されるように、マルチプレクサの機能は、互いに隔置され別々の電源領域内に配置された３つのＮＡＮＤゲートに分割することができることである。他の電源領域内に配置された論理ブロック（３４０）は、通常のマルチプレクサ回路内で生じるクロストークや電源ノイズを除去するために、第１と第２のＮＡＮＤゲートに結合される。例えば、論理ブロックは、第１と第２のＮＡＮＤゲートに、静的制御信号（論理１又は、論理０のどちらか）を供給するように構成される。アクティブにスイッチングするクロック信号（ＡとＢ）がＮＡＮＤゲート１、２の第１の入力端に供給されるが、ＮＡＮＤゲートの出力は、論理ゲートの第２の入力端に論理１の制御信号が供給されるときだけスイッチングされる。クロストークや電源ノイズを除去するために、第１と第２のＮＡＮＤゲートの１つだけが、アクティブにスイッチングするクロック信号を通過させることができる。他方のＮＡＮＤゲートの出力端は、その論理ゲートの第２の入力端に論理０の制御信号を供給することによって静的状態にされる。静的信号はスイッチング・ノイズを注入しないので、ＮＡＮＤゲートの入力端は互いに隔離される。
【００３５】
したがって、図３の改良された解決策は、多重化（ＭＵＸ）機能を３つの別々の論理ゲートに分離し、それらを３つの互いに異なる電源領域にわたって分散させることによって動作する。動作原理は、論理ゲート当たりただ１つのスイッチング入力を許可することである。第１と第２の論理ゲートに供給される制御信号は、一方がハイで、他方がローの静的信号である。第３の論理ゲートに、２つのアクティブにスイッチングするクロック信号を供給する代わりに、クロック信号の１つをそれ自体の電源領域内で非活動化するために、制御信号が用いられる。これにより本発明は、論理ゲートの入力端でのすべてのクロストークや電源ノイズの注入を除去することが可能になる。
【００３６】
図３の改良された解決策によって、様々な利点がもたらされる。例えば、（ｉ）多重化（ＭＵＸ）機能を、３つの互いに異なる電源領域にわたって分散された、３つの別々の論理ゲートに分離すること、及び（ii）論理ゲート当たりただ１つのスイッチング入力を許可することによって、クロストークや電源ノイズの注入が除去される。言い換えれば、各クロック信号がそれ自体の電源領域内でゲートされるので、クロストークや電源ノイズの注入が除去される。改良された解決策は、クロストークや電源ノイズの注入を低減させることによって、多重化されたクロック出力のサイクルごとのジッタを改善する。さらに、改良された解決策は、３つのほぼ同一の論理ゲート（例えば、ＮＡＮＤゲート１、２、３）を使用することによって固有遅延の整合をもたらす。これらの特徴は、一般に、顧客／ユーザにとって望ましい。
【００３７】
場合によっては、図３の改良された解決策は、クロック又はその他のタイミング発生デバイス内に用いることができる。このようなデバイスは、パーソナル・コンピュータや通信機器内、及び携帯電話、デジタル・カメラ、ＭＰ３プレーヤ、その他の多くの家庭用と娯楽製品などの民生用デバイス内のマザーボードを含む、多くのタイプの電子デバイスに広く用いられる。
【００３８】
場合によっては、改良された解決策は、クロック信号が第１と第２の論理ゲートに供給される前に、クロック・スキューを除去するために、（ＰＬＬ又はＤＬＬなどの）位相シフト装置を含むことができる。例えば、位相ロックループは、周波数シンセサイザなどの一部の用途で、ロック時間を短縮するために用いられる。例えば、現代の無線ネットワーク（例えば、３Ｇセルラ、ＷＣＤＭＡ、ＷＬＡＮ、ブルートゥース）において、周波数ホッピングが用いられる場合、整定するための時間は、情報が送信されない「デッド・タイム」と見なされ、したがって時間が浪費される。ロック時間を高速化することにより実効データ・レートが向上し、したがってそのようなネットワークの価値が向上する。別の例としては無線ネットワークにおけるものが考えられ、ロック時間の短縮が損失データ量を最小にするのに役立つ。すなわち、データ・パス内に、長い一続きの０又は１があり、ＰＬＬがロックから外れた場合、ロックの再獲得が早くいほど、より多くのデータがＣＤＲ回路によって回復される。全体として、位相ロックループは、現代の電子システムの非常に重要なビルディング・ブロックである。しかし、本明細書に記載の改良型マルチプレクサ回路は、上述の利点を利用するには、ＰＬＬを使用する必要はないことに留意すべきである。図３に示される位相シフト装置は、クロック・スキューを低減させることによってクロック・パスのタイミングをさらに改善することができるが、それらは本発明のオプションでの特徴と見るべきである。
【００３９】
さらに、図３に示されるマルチプレクサ回路は、ジッタを低減させて信号を多重化する１つのやり方を表すに過ぎない。当業者には、他の実施形態があることが理解されよう。例えば、図３に示すクロック信号は、大幅に異なる論理ゲートの組合せを用いて多重化することができる。一実施形態では、図３に示されるＮＡＮＤゲートは、ＮＯＲゲートで置き換えることができる。ここで具体的に述べられていない論理ゲートの他の組合せも可能となる。本明細書ではクロック信号に加えて、サイクルごとのジッタを低減させて、システムにクリティカルなその他の信号（データ信号など）を多重化するための、もう１つのマルチプレクサ回路が提供される。そのような回路の一実施形態が、図４に示され、より詳しく以下に述べる。
【００４０】
一実施形態によれば、マルチプレクサ回路４００は、第１の電源領域（ＰＳＤ １）内の第１のＮＡＮＤゲートと、第２の電源領域（ＰＳＤ ２）内の第２のＮＡＮＤゲートと、第３の電源領域（ＰＳＤ ３）内の論理ブロック４４０と、第４の電源領域（ＰＳＤ ４）内の第３のＮＡＮＤゲート及び（オプションの）出力バッファ４５０とを含むことができる。したがって、図４に示されるマルチプレクサ回路（４００）は、位相シフト装置を外し、１対のデータ信号（ＤＡＴＡin1、ＤＡＴＡin2）を第１と第２のＮＡＮＤゲートに供給することで、図３に示される回路（３００）と異なっている。図４に示されるマルチプレクサ回路（４００）は、上述のように、クロストークや電源ノイズの注入を除去することによって、多重化されたデータ信号のサイクルごとのジッタを低減させる。上記のように、別法として、多重化機能は、別々の電源領域内に配置され、ただ１つのアクティブにスイッチングする入力が供給される、ＮＯＲゲート又はその他の任意の論理ゲートの組合せによって実現することができる。
【００４１】
本明細書ではまた、改良型マルチプレクサ回路を備えるシステムが企図されている。図５に示されるように、システムは、他の回路に加えて、マルチプレクサ回路５００と、１つ又は複数のシステム構成要素５１０とを含む。一般に、マルチプレクサ回路５００は、それに供給される１つ又は複数の入力信号（ＩＮ）を多重化することによって、出力信号（ｏｕｔ）を発生するように結合される。ほとんどの場合、入力信号は、クロック又はデータ信号とすることができる。したがって、マルチプレクサ回路５００を、図３又は図４に示される回路の１つを用いて実装することができる。上記のように、マルチプレクサ回路は、多重化機能を、３つの互いに異なる電源領域にわたって分散された３つの論理ゲートに分離することにより、出力信号内のジッタ量を低減させることができる。したがって、マルチプレクサ回路５００は、少なくとも３つの異なる電源バスに結合される。場合によっては、図５に示されるように、多重化された出力信号（ＯＵＴ）を、１つ又は複数のシステム構成要素５１０に分配することができる。クロック・パスに沿って分配される場合は、マルチプレクサ回路は、改良型のクロック回路網内に含むことができる。
【００４２】
本明細書では、ジッタを低減させて信号を多重化する方法が企図されている。例えば、図６に示されるように、方法（６００）は、（ステップ６１０にて）第１の信号を第１の論理ゲートに供給するステップと、（ステップ６２０にて）第２の信号を第２の論理ゲートに供給するステップを含む。上記のように、第１と第２の信号は、クロック又はデータ信号とすることができる。さらに、方法は、（ステップ６３０にて）第１又は第２の信号の１つを非活動化するステップを含む。例えば、第１と第２の論理ゲートに、論理ローの制御信号を供給することにより（ＮＡＮＤ実装）、又は論理ハイの制御信号を供給することにより（ＮＯＲ実装）、信号の１つを非活動化することができる。次に、方法は、（ステップ６４０にて）第１と第２の信号のアクティブな１つを出力するように構成された第３の論理ゲートに、第１又は第２の信号のアクティブな１つを転送するステップを含む。
【００４３】
非活動化するステップと転送するステップにより、ジッタを低減させて、第１と第２の信号を多重化することが可能になる。例えば、方法は、ただ１つのアクティブな信号が、第１、第２、第３の論理ゲートのそれぞれに供給されることを可能にする。上記のように、第１と第２の論理ゲートはそれぞれ、アクティブなクロック（又はデータ）信号と、静的制御信号とを受け取るように構成される。第３の論理ゲートは、ただ１つの入力信号を受け取るように構成され、他方の入力は非活動化のステップでディスエーブルされる。このようにして、本明細書に記載の方法は、論理ゲートの入力端でのクロストークや電源ノイズの注入を除去することによって、ジッタを低減させる。一部の実施形態では、異なる電源領域内に論理ゲートを分離することにより、論理ゲート入力端をさらに隔離することができる。言い換えれば、論理ゲートは、それらの間の分離をさらに改善するために、物理的に分離し、異なる電源バスから供給することができる。
【００４４】
本発明の実施形態は、その他の様々なステップ、又は本明細書に記載のステップの変形や、本明細書で示されかつ／又は述べられたものとは別のシーケンスで実行するのにも適している。一実施形態では、複数のクロック源から１つのクロック源を選択するプロセスを、プロセッサや、その他の電気的及び電子的構成要素によって実行することができる。例えば、プロセッサは、１つのピンをＣＰＵクロック又はＰＣＩ Ｅｘｐｒｅｓｓクロックとするように選択することができる。
【００４５】
分かりやすいように、広く知られており本発明に該当しない、改良型マルチプレクサ回路及びその設計及び製造方法の詳細の多くは、以下の説明から省いている。
【００４６】
本明細書全体にわたって「一実施形態」とは、実施形態に関連して説明される特定の機能、構造、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって本明細書の様々な部分での２箇所以上で「一実施形態」又は「代替実施形態」と呼ぶものは、必ずしもすべて同じ実施形態を指すものではないことが強調され、理解されるべきである。さらに特定の機能、構造、又は特性は、本発明の１つ又は複数の実施形態において適当に組み合わせることができる。
【００４７】
同様に、本発明の例示的実施形態の上記の説明において、開示を能率的にし、本発明の様々な態様の理解を助けるために、本発明の様々な特徴は、単一の実施形態、図、又はその説明にまとめられる場合もあることが理解されるべきである。しかしこの開示方法は、請求される本発明が、各請求項に明示的に記載されるより多くの特徴を必要とするものと解釈されるべきではない。むしろ、添付の特許請求の範囲に反映されるように、本発明の態様は、上記に開示された単一の実施形態のすべての特徴よりも少ないものにあるとすることができる。したがって、詳細な説明に添付された特許請求の範囲は、各請求項が本発明の別々の実施形態として自立して、この詳細な説明に組み込まれるものとする。
【図面の簡単な説明】
【００４８】
【図１】例示のマルチプレクサ回路を備える回路のブロック図である。
【図２】例示のマルチプレクサ回路の回路図である。
【図３】本発明の一実施形態による、クロストークや電源ノイズが低減された改良型マルチプレクサ回路を備える回路のブロック図である。
【図４】本発明のもう１つの実施形態による、クロストークや電源ノイズが低減された改良型マルチプレクサ回路を備える回路のブロック図である。
【図５】図３又は図４の改良型マルチプレクサと、複数のシステム構成要素とを備えるシステムのブロック図である。
【図６】クロストークや電源ノイズを低減して、信号を多重化する方法のフローチャート図である。
【技術分野】
【０００１】
本発明は、電子回路に関し、より詳細には、クロック源又はデータ源からの信号を多重化するための回路に関する。
【背景技術】
【０００２】
以下の説明及び例は、背景としてのみ述べるものである。
【０００３】
多くの電子システムは、電子システムの適切な動作特性を維持するためには、関係する信号をほぼ同時に受け取ることを前提としている１つ又は複数の同期構成要素を含む。コンピュータ・システムは、それぞれがクロック信号に応答して特定の動作を行うように設計された、多数の相互に関係するシステム構成要素を含むる同期システムの一例である。場合によっては、システム構成要素間のデータ転送は、共通の供給源から生ずる１つ又は複数のクロック信号によって、同期させることができる。システム構成要素は、クロック発生回路や分配回路を含むクロック回路網を通じて、クロック信号を受け取ることができる。
【０００４】
場合によっては、クロックの発生は、コンピュータ・システム内の様々な構成要素の必要に応じて複数のクロック信号が発生するように、水晶発振器などの供給源の出力を処理することによって行っている。発生されたクロック信号は次いで、クロック分配回路網を通じてシステム構成要素へ分配される。理想的な状況では、発生されたクロック信号は、システム構成要素のそれぞれによってほぼ同時に受け取られる。しかし実際には、タイミング遅延や、クロック信号の発生と分配の不確定性により、１つ又は複数のシステム構成要素がわずかに異なる時点でクロック信号を受け取ることが起こる。場合によっては、データ信号遷移に対するクロック信号遷移の到着の最小の変動さえも、システム性能及び／又は信頼性に重大な影響を及ぼすことがある。この理由から、良好なクロック分配は、電子システムの全体的な性能と信頼性にとって非常に重要である。望ましくないクロック・スキューやジッタは、不十分なクロック分配の結果生じ、電子システムの設計や動作に問題を引き起こす２つの現象である。
【０００５】
本明細書の用語によれば、「スキュー」という用語は、同時に到着するように規定された、２つの関係する信号の到着時間の変動であると説明することができる。例えば「クロック・スキュー」は、クロック信号のアクティブな「遷移」又は「エッジ」が、システム構成要素によって受け取られるデータ信号遷移より「遅れる」（すなわち、ある時間後に到着する）又は「進む」（すなわち、ある時間前に到着する）ときに生じる。クロック・スキューは、負荷不整合、経路指定の寄生的要素（すなわち、層間誘電体厚さ、相互接続部の厚さ、チャネル長の不整合）、及び／又は温度、電圧、プロセス（すなわち、トレース導体長、幅、及び組成の不整合、容量性負荷など）などの変動を通じて、クロック回路網に導入される。
【０００６】
残念ながらクロック・スキューは、同期システム内の１つ又は複数の構成要素のタイミング・マージンに悪影響を与えることがある。例えば、同期動作を達成するために、システム構成要素の入力ラッチでサンプルされるデータに、クロック信号を適切にそろえることがしばしば必要となる。このような整合により、クロック信号のエッジすなわちアクティブ遷移の間の適切な時点で、データ遷移が確実に起こる。したがって一般に同期システムは、データが、クロック遷移の少なくとも「セットアップ時間」前に遷移し、かつクロック遷移の少なくとも「ホールド時間」後まで安定にそのままでいることを前提としている。大部分の同期システム構成要素は、厳密なセットアップとホールドのタイミング要件を有し、それらは通常、システム構成要素の製造業者によって規定される。
【０００７】
動作速度が増加するにつれて、クロックのアクティブ遷移とデータ信号との間のセットアップ及びホールドのタイミング・マージンが減少し、それにより、データ遷移をクロック遷移によって正しくラッチすることができるウィンドウが減少する。例えば、システム構成要素によって受け取られたデータ信号をサンプルするために、エッジセンシティブなフリップフロップを用いることができる。そのような例では、フリップフロップは、クロック遷移のどちらかの側でのクリティカルなセットアップ及びホールド期間においてデータ信号が安定な場合は、データ信号を正しくラッチすることができる。しかし、クロック・スキューが生じると、それにより、データがサンプルされるときにビット・エラーを引き起こすのに十分なほど、クロック遷移を時間的にシフトさせる。本明細書で述べるように、「ビット・エラー」は、クロック遷移によってデータ信号が誤ってサンプルされるときに生ずる、サンプリング・エラーである。
【０００８】
一方、ジッタは、一般にノイズ源の時間的に変化する成分の結果として生じ、しばしば、データ信号のしきい値交差におけるサイクルごとの変動として定義される。言い換えれば、ジッタは、サンプルが、通常短いが未知の期間（例えば実質上、１クロック・サイクルより短いか、それに等しい期間）に一時的に変位させられるように、個々のデータ信号の所望のサンプル位置の近くではあるが、正確にそうではない位置で取得された、データ・サンプルにおいて生じ得る。クロック・スキューと同様に、ジッタは、データ信号がクロック信号によって誤ってサンプルされると、ビット・エラーを生じるのに十分なほどデータ信号を時間的にシフトさせる。
【０００９】
同期システムの性能と信頼度を低下させる、クロック・スキューやジッタなどのタイミング遅延の影響を最小にするために、いくつかの技法が開発されてきている。しかし、現在用いられているほとんどの技法は、すべての条件においてデータ信号遷移が、クロック信号エッジの間のクリティカルな時点で生じることを保証することはできない。例えば、一部の技法は、クロック・パスに、多少変化するが極めて一貫性のある遅延量を加えるための位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）を使用する。追加する遅延は、データ信号をサンプルするために用いられる前に、クロック信号のアクティブ・エッジを調整するために用いることができる。したがって、ＰＬＬ又はＤＬＬデバイスは、クロック信号のタイミングを調整することによってクロック・スキューを減少させるために用いることができ、それによりそれがシステム構成要素のデータ・セットアップやホールドの時間要件内に起こるようになる。しかし、現在の技法には、いくつかの不都合が伴う。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
場合によっては、クロック・パスのタイミングを調整するために、クロック回路網内に２つ以上のＰＬＬ又はＤＬＬデバイスを含ませることがある。複数のＰＬＬ／ＤＬＬデバイスにより、システムが、異なるＰＬＬ／ＤＬＬからのクロック信号を多重化することを可能にする。例えば、クロック・パスに、ＰＬＬ／ＤＬＬ出力信号の１つを選択的に印加するために、マルチプレクサ回路を含む。しかし、従来のマルチプレクサ設計では、ＰＬＬ／ＤＬＬからの信号を多重化する（すなわち、２つ以上の信号から選ぶ）ときに、クロック・パスにクロストークや電源ノイズが加わる。
【００１１】
クロストークや電源ノイズが加わることで、クロック・パス上のジッタ量が増加し、したがってクロック回路網には非常に望ましくない。場合によっては、発生されるクロック信号がデータをサンプルするために用いられる場合は、クロック・パスに加えられたジッタ量によってビット・エラーを引き起こす。したがって、クロストーク又は電源ノイズの注入の影響を受けない改良型のクロック回路網が必要である。そのようなクロック回路網が受けるジッタは、従来の回路網より大幅に小さくなり、それによってクロック回路網を使用する電子デバイスの全体的なタイミングが改善される。
【課題を解決するための手段】
【００１２】
以下の回路、システム、方法の様々な実施態様の説明は、添付の特許請求の範囲の主題をいかなる形においても限定すると理解されるものではない。
【００１３】
本明細書では、一実施態様によれば、複数の論理ゲートと、論理ブロックとを備える改良型マルチプレクサ回路が企図されている。例えば、改良型マルチプレクサ回路は、第１の信号を受け取るように結合された第１の論理ゲートと、第２の信号を受け取るように結合された第２の論理ゲートと、第１の信号又は第２の信号のどちらかを送出するように第１と第２の論理ゲートの出力端に結合された第３の論理ゲートを含むことができる。例えば、論理ブロックは、静的制御信号を第１と第２の論理ゲートに供給することによって、第１と第２の信号の１つを非活動化するように構成される。論理ブロックは、ただ１つのアクティブな信号（例えば、第１の信号又は第２の信号のどちらか）が、第１、第２、第３の論理ゲートの入力端に供給されることを確実にする。これにより、論理ゲートの入力端でのクロストークや電源ノイズの注入を除去することによって、送出される信号内のジッタ量が低減する。
【００１４】
場合によっては、論理ゲート入力端をさらに隔離するために、論理ゲートを別々の電源領域内に配置することにより、ジッタをさらに低減させることができる。例えば、第１、第２、第３の論理ゲートは、それぞれが異なる電源バスに結合された異なる電源「アイランド」内に論理ゲートを配置することによって、互いに分離することができる。共通基板は、追加の分離量を与える。例えば、比較的高い基板抵抗も、電源アイランド間を分離するように機能する。
【００１５】
場合によっては、第１、第２、第３の論理ゲートは、ＮＡＮＤゲートを用いて実装される。しかし第１、第２、第３の論理ゲートは、ＮＡＮＤゲートに限定されず、本発明の他の実施態様では、大幅に異なる論理ゲート（例えば、ＮＯＲゲート）の組合せを用いて実装することができる。場合によっては、第１と第２の信号は、クロック信号とすることができる。しかし、第１と第２の信号はクロック信号に限定されず、本発明の他の実施態様では、データ信号を含むことができる。
【００１６】
本明細書ではまた、改良型マルチプレクサ回路と、少なくとも１つのシステム構成要素とを備えるシステムが企図されている。上記のように、マルチプレクサ回路は、それぞれが別々の電源領域内に配置された、少なくとも３つの論理ゲートと、論理ブロックとを含む。例えば、第１の論理ゲートは第１の信号を受け取るように結合され、第２の論理ゲートは第２の信号を受け取るように結合される。しかし、第３の論理ゲートは、論理ブロックから第１と第２の論理ゲートに供給される制御信号の状態に応じて、第１と第２の信号の１つだけを受け取るように結合される。このようにして、少なくとも１つのシステム構成要素は、第１と第２の信号の１つだけを受け取るように、第３の論理ゲートの出力端に結合されることができる。
【００１７】
場合によっては、マルチプレクサ回路は、クロック・パスのタイミングを調整するためにシステム内に含まれた、クロック回路網の一部とすることができる。例えば、第１と第２の信号は、例えば内部システム・クロックから供給されるクロック信号を含む。場合によっては、クロック回路網は、第１と第２の信号をマルチプレクサ回路に供給するための、１つ又は複数の位相シフト装置を含んでもよい。例えば、システム・クロック信号の位相をシフトさせることによって、クロック・スキューを低減させるために、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）デバイスをクロック回路網内に含んでもよい。しかし本発明のすべての実施態様において、位相シフト装置を含まなくてもよい。
【００１８】
また、本明細書では、ジッタを低減させて信号を多重化する方法が企図されている。例えば、方法は、第１の信号を第１の論理ゲートに供給し、第２の信号を第２の論理ゲートに供給するステップを含む。次に、制御信号を第１と第２の論理ゲートに供給することによって、第１又は第２の信号の１つを非活動化する。最後に、方法は、第１又は第２の信号のアクティブな１つを、第３の論理ゲートへ転送するステップを含む。論理ゲートのそれぞれにただ１つのアクティブな信号を供給することによって、非活動化するステップと転送するステップは、ジッタを低減させて第１と第２の信号を多重化することを可能にする。
【発明を実施するための最良の形態】
【００１９】
本発明の他の目的及び利点は、以下の詳細な説明を読み、添付の図面を参照すれば明らかとなるであろう。
【００２０】
本発明は様々な変更形態及び代替形が可能であるが、本明細書では、その特定の実施形態を図面で例として示し、以下に詳細に説明する。しかし図面及びその詳細な説明は、本発明を、開示された具体的な形に限定するものではなく、これに反してすべての変更形態、等価形態、及び代替形態は、添付の特許請求の範囲で定義される本発明の趣旨及び範囲に含まれるものとすることが理解されるべきである。
【００２１】
図１には、例示のクロック回路網１００が示される。図示の実施形態では、クロック回路網は、第１のＰＬＬ １１０、第２のＰＬＬ １２０、マルチプレクサ１３０、論理ブロック１４０、出力バッファ１５０を含む。場合によっては、第１と第２のＰＬＬはそれぞれ、（例えば、ＣＬＫｏｕｔに結合された）クロック・パスのタイミングを調整するために、１つ又は複数のクロック信号（例えば、信号Ａ及びＢ）を発生するように構成させることができる。図１では、ＰＬＬによって発生されたクロック信号は、マルチプレクサ（１３０）の入力端に供給される。論理ブロックは、マルチプレクサから出力されるべきクロック信号の１つを選択するために、マルチプレクサに制御信号を供給する。ほとんどの場合、選ばれたクロック信号（ｏｕｔ）は、クロック・パスに印加される前に、出力バッファに供給される。
【００２２】
図１に示されるクロック回路網では、ＰＬＬからの信号を多重化する（すなわち、２つ以上の信号から選択する）ときに、クロック・パスにクロストークや電源ノイズが加わる。より詳しく以下で述べるように、クロストークと電源ノイズが加わることにより、クロック・パス上のジッタ量が増加し、したがって非常に望ましくない。
【００２３】
場合によっては、２つ以上のＰＬＬ信号がマルチプレクサの入力端で近接する場合、クロック・パスにクロストークや電源ノイズが加わり得る。例えば、第１のＰＬＬからのクロック信号（Ａ）は、マルチプレクサ入力端の金属線と共通シリコン基板の間の容量性結合を経由して、第２のＰＬＬからのクロック信号（Ｂ）と干渉する。この干渉（すなわち「クロストーク」）は、マルチプレクサ入力端が近接しているので、現在のマルチプレクサ設計では回避できない。本明細書で述べるように、「近接」して配置された回路構成要素は、同じ「電源領域」内に位置し、かつ／又は同じ電源バスに結合される。
【００２４】
例えば、図２は、図１のクロック回路網（１００）内に含まれるマルチプレクサ回路（１３０）の一実施形態を示す。図示の実施形態では、マルチプレクサ１３０は、１対の２入力ＡＮＤゲート（２００、２１０）、２入力ＮＯＲゲート（２２０）、１対２デコーダ（２３０）を含む。ＡＮＤゲートのそれぞれは、第１と第２のＰＬＬ（１１０、１２０）からのクロック信号（例えばＡ又はＢのどちらか）と、１対２デコーダ（２３０）からの選択信号（例えば、Ｓ１又はＳ２のどちらか）を受け取るように結合される。ＡＮＤゲートの出力端は、マルチプレクサ出力信号（ｏｕｔ）を発生するようにＮＯＲゲートの入力端に結合される。それぞれのマルチプレクサ構成要素は、同じ電源バス（例えば、ｐｗｒ２）から供給される。
【００２５】
図２に示されるマルチプレクサ回路では、クロック信号Ａ及びＢを多重化するとき、マルチプレクサの入力端でクロック信号が近接することにより、クロック・パスにクロストークが加わる。言い換えれば、ＡＮＤゲート２００、２１０はそれぞれ、ＰＬＬからのアクティブなクロック信号を受け取るように構成されている。ＡＮＤゲートは互いに近くに配置されるので、クロック信号は、ＡＮＤゲート入力端と共通基板の間の容量性結合を経由して互いに干渉する。
【００２６】
クロック回路網構成要素からの電源ノイズも、マルチプレクサの入力端において共有される。例えば、図１に示すように、１つ又は複数のクロック回路網構成要素は、別々の電源バスから供給される。図示の特定の実施形態では、第１のＰＬＬは第１の電源バス（ｐｗｒ１）から供給され、第２のＰＬＬとマルチプレクサは第２の電源バス（ｐｗｒ２）から供給され、論理ブロックは第３の電源バス（ｐｗｒ３）から供給され、出力バッファは第４の電源バス（ｐｗｒ４）から供給される。このようにして、第１のＰＬＬ、第２のＰＬＬ、論理ブロック、出力バッファのそれぞれを、別々の「電源領域」、「電源アイランド」、又は「電源ブロック」内に実装することができる。マルチプレクサ１３０は第２の電源ブロックに配置されており、これを、任意の電源ブロック内に配置することができるが、それでも以下の問題を生ずることに留意すべきである。
【００２７】
すべての電源は、ある大きさのノイズを発生し、それは「電源ノイズ」として電源バスに沿って伝搬する。電源ノイズは、回路構成要素によって発生される出力信号の全体的なノイズ・レベルに寄与することによって構成要素に影響を及ぼす。場合によっては、複数の回路構成要素からの出力信号が互いに近接する場合（例えば、信号を多重化するとき）、各電源領域からのノイズの寄与が混合される。図１の実施形態では、第１と第２のＰＬＬからのクロック信号、及び論理ブロックからの制御信号は、電源バス１、２、３からの電源ノイズを含む。より詳しく以下で述べるように、電源バス１、２、３からの電源ノイズは、マルチプレクサ内で混合され、第４の電源領域内の出力バッファへ直接通過する。第４の電源領域はそれ自体のノイズ量を与へ、それにより出力バッファからの最終信号（ＣＬＫｏｕｔ）は４つすべての電源領域からのノイズ成分を含むことになる。
【００２８】
図２に示されるマルチプレクサ回路では、マルチプレクサ構成要素が互いに近接して配置され、狭い間隔で置かれている構成要素にアクティブなクロック信号と制御信号を供給することにより、クロック・パスに電源ノイズが加わる。これによって１つの信号のノイズ成分が、他の信号のノイズ成分と干渉（又は混合）する。アクティブなクロック信号と制御信号は、電源領域１、２、３からの電源ノイズを含むので、それらの各領域からの電源ノイズは、マルチプレクサ出力信号（ｏｕｔ）内で混合される。出力信号が、（図１に示すように）別の電源領域内に位置するバッファに転送される場合は、最終信号（ＣＬＫｏｕｔ）は、４つの互いに異なる電源領域からのノイズ成分を含むことになる。
【００２９】
場合によっては、クロック・パスに加えられたクロストークや電源ノイズの大きさにより、最終信号（ＣＬＫｏｕｔ）がデータをサンプルするために使用されるときに、ビット・エラーを引き起こすことがある。したがって、クロストーク又は電源ノイズの注入の影響を受けない改良型のクロック回路網が必要である。そのようなクロック回路網が受けるジッタは、現在利用可能なクロック回路網より大幅に小さく、それによってクロック回路網を使用する電子デバイスの全体的なタイミングが改善される。
【００３０】
改良型のクロック回路網３００の一実施形態が、図３に示される。より詳しく以下で述べるように、図示の実施形態は、多重化される信号間のクロストークと電源ノイズの注入を除去することにより、多重化された（「ｍｕｘｅｄ」）クロック出力のサイクルごとのジッタを低減させるための解決策を実現する。
【００３１】
図３に示されるように、改良型のクロック回路網（３００）は、第１の電源領域（ＰＳＤ １）内の第１の位相シフト装置（ＰＳ１）３１０及び第１のＮＡＮＤゲートと、第２の電源領域（ＰＳＤ ２）内の第２の位相シフト装置（ＰＳ２）３２０及び第２のＮＡＮＤゲートと、第３の電源領域（ＰＳＤ ３）内の論理ブロック３４０と、第４の電源領域（ＰＳＤ ４）内の第３のＮＡＮＤゲート及び出力バッファ３５０とを含む。場合によっては、位相シフト装置は、位相ロックループ（ＰＬＬ）又は遅延ロックループ（ＤＬＬ）デバイスを用いて実装することができる。したがって、供給されるクロック信号（ＣＬＫin1、ＣＬＫin2）に、変化し得るが極めて一貫性のある遅延量（すなわち位相シフト）を加えるために、位相シフト装置を含むことができる。しかし、本発明のすべての実施形態において、ＰＳ１及びＰＳ２は含まなくてもよいことに留意されたい。場合によっては、（例えば、水晶発振器又は外部クロック源などの）クロック源からのクロック信号（ＣＬＫin1、ＣＬＫin2）を、第１と第２のＮＡＮＤゲートの入力端に直接供給することができる。
【００３２】
本明細書の用語によれば、構成要素はそれ自体の電源バスから供給され、他の電源領域内に配置された構成要素から物理的に分離されていれば、その構成要素は別個の「電源領域」内に配置されているとすることできる。例えば、ＮＡＮＤゲート１、２、３はそれぞれ、異なる電源領域内に配置される。図３に示すように、ＮＡＮＤゲート１、２、３は、互いに離され、異なる電源バス（例えば、ｐｗｒ１、ｐｗｒ２、又はｐｗｒ３）から供給される。場合によっては、ＮＡＮＤゲートは、物理的な間隔によって互いに分離された、異なる電源アイランド内に配置させることができる。場合によっては、電源アイランドは、さらに隔離するための電源ガード・リングを含んでもよい。
【００３３】
場合によっては、図３に示されるように、論理ゲートを、２入力ＮＡＮＤゲートを用いて実装することができる。図示の実施形態では、第１の位相シフト装置の出力端は、ＮＡＮＤゲート１の第１の入力端に、位相シフトされたクロック信号（Ａ）を供給するように結合される。第２の位相シフト装置は、同様に、ＮＡＮＤゲート２の第１の入力端に、もう１つの位相シフトされたクロック信号（Ｂ）を供給するように結合される。第１と第２のＮＡＮＤゲートは、第３の電源領域内の論理ブロック（３４０）によって制御される。例えば、論理ブロックは、ＮＡＮＤゲート１と２の第２の入力端に、１対の制御信号（ｃｎｔｌ １、ｃｎｔｌ ２）を供給するように結合される。より詳しく以下で述べるように、制御信号は、ＮＡＮＤゲート１と２に供給されるクロック信号の１つを非活動化することによって、クロストークや電源ノイズの注入を除去することができる。ＮＡＮＤゲート１と２の出力端は、第４の電源領域内のＮＡＮＤゲート３の入力端に結合される。場合によっては、第３のＮＡＮＤゲートの出力（ｏｕｔ）は、やはり第４の電源領域内に配置することができるバッファ回路（３５０）に結合されてもよい。しかし本発明のすべての実施形態において、バッファ回路を含まなくてもよい。場合によっては、第３のＮＡＮＤゲートの出力端は、内部システム・クロック・パスに直接結合してもよい（図５を参照されたい）。
【００３４】
図３に示されるように、マルチプレクサの機能は、互いに隔置され別々の電源領域内に配置された３つのＮＡＮＤゲートに分割することができることである。他の電源領域内に配置された論理ブロック（３４０）は、通常のマルチプレクサ回路内で生じるクロストークや電源ノイズを除去するために、第１と第２のＮＡＮＤゲートに結合される。例えば、論理ブロックは、第１と第２のＮＡＮＤゲートに、静的制御信号（論理１又は、論理０のどちらか）を供給するように構成される。アクティブにスイッチングするクロック信号（ＡとＢ）がＮＡＮＤゲート１、２の第１の入力端に供給されるが、ＮＡＮＤゲートの出力は、論理ゲートの第２の入力端に論理１の制御信号が供給されるときだけスイッチングされる。クロストークや電源ノイズを除去するために、第１と第２のＮＡＮＤゲートの１つだけが、アクティブにスイッチングするクロック信号を通過させることができる。他方のＮＡＮＤゲートの出力端は、その論理ゲートの第２の入力端に論理０の制御信号を供給することによって静的状態にされる。静的信号はスイッチング・ノイズを注入しないので、ＮＡＮＤゲートの入力端は互いに隔離される。
【００３５】
したがって、図３の改良された解決策は、多重化（ＭＵＸ）機能を３つの別々の論理ゲートに分離し、それらを３つの互いに異なる電源領域にわたって分散させることによって動作する。動作原理は、論理ゲート当たりただ１つのスイッチング入力を許可することである。第１と第２の論理ゲートに供給される制御信号は、一方がハイで、他方がローの静的信号である。第３の論理ゲートに、２つのアクティブにスイッチングするクロック信号を供給する代わりに、クロック信号の１つをそれ自体の電源領域内で非活動化するために、制御信号が用いられる。これにより本発明は、論理ゲートの入力端でのすべてのクロストークや電源ノイズの注入を除去することが可能になる。
【００３６】
図３の改良された解決策によって、様々な利点がもたらされる。例えば、（ｉ）多重化（ＭＵＸ）機能を、３つの互いに異なる電源領域にわたって分散された、３つの別々の論理ゲートに分離すること、及び（ii）論理ゲート当たりただ１つのスイッチング入力を許可することによって、クロストークや電源ノイズの注入が除去される。言い換えれば、各クロック信号がそれ自体の電源領域内でゲートされるので、クロストークや電源ノイズの注入が除去される。改良された解決策は、クロストークや電源ノイズの注入を低減させることによって、多重化されたクロック出力のサイクルごとのジッタを改善する。さらに、改良された解決策は、３つのほぼ同一の論理ゲート（例えば、ＮＡＮＤゲート１、２、３）を使用することによって固有遅延の整合をもたらす。これらの特徴は、一般に、顧客／ユーザにとって望ましい。
【００３７】
場合によっては、図３の改良された解決策は、クロック又はその他のタイミング発生デバイス内に用いることができる。このようなデバイスは、パーソナル・コンピュータや通信機器内、及び携帯電話、デジタル・カメラ、ＭＰ３プレーヤ、その他の多くの家庭用と娯楽製品などの民生用デバイス内のマザーボードを含む、多くのタイプの電子デバイスに広く用いられる。
【００３８】
場合によっては、改良された解決策は、クロック信号が第１と第２の論理ゲートに供給される前に、クロック・スキューを除去するために、（ＰＬＬ又はＤＬＬなどの）位相シフト装置を含むことができる。例えば、位相ロックループは、周波数シンセサイザなどの一部の用途で、ロック時間を短縮するために用いられる。例えば、現代の無線ネットワーク（例えば、３Ｇセルラ、ＷＣＤＭＡ、ＷＬＡＮ、ブルートゥース）において、周波数ホッピングが用いられる場合、整定するための時間は、情報が送信されない「デッド・タイム」と見なされ、したがって時間が浪費される。ロック時間を高速化することにより実効データ・レートが向上し、したがってそのようなネットワークの価値が向上する。別の例としては無線ネットワークにおけるものが考えられ、ロック時間の短縮が損失データ量を最小にするのに役立つ。すなわち、データ・パス内に、長い一続きの０又は１があり、ＰＬＬがロックから外れた場合、ロックの再獲得が早くいほど、より多くのデータがＣＤＲ回路によって回復される。全体として、位相ロックループは、現代の電子システムの非常に重要なビルディング・ブロックである。しかし、本明細書に記載の改良型マルチプレクサ回路は、上述の利点を利用するには、ＰＬＬを使用する必要はないことに留意すべきである。図３に示される位相シフト装置は、クロック・スキューを低減させることによってクロック・パスのタイミングをさらに改善することができるが、それらは本発明のオプションでの特徴と見るべきである。
【００３９】
さらに、図３に示されるマルチプレクサ回路は、ジッタを低減させて信号を多重化する１つのやり方を表すに過ぎない。当業者には、他の実施形態があることが理解されよう。例えば、図３に示すクロック信号は、大幅に異なる論理ゲートの組合せを用いて多重化することができる。一実施形態では、図３に示されるＮＡＮＤゲートは、ＮＯＲゲートで置き換えることができる。ここで具体的に述べられていない論理ゲートの他の組合せも可能となる。本明細書ではクロック信号に加えて、サイクルごとのジッタを低減させて、システムにクリティカルなその他の信号（データ信号など）を多重化するための、もう１つのマルチプレクサ回路が提供される。そのような回路の一実施形態が、図４に示され、より詳しく以下に述べる。
【００４０】
一実施形態によれば、マルチプレクサ回路４００は、第１の電源領域（ＰＳＤ １）内の第１のＮＡＮＤゲートと、第２の電源領域（ＰＳＤ ２）内の第２のＮＡＮＤゲートと、第３の電源領域（ＰＳＤ ３）内の論理ブロック４４０と、第４の電源領域（ＰＳＤ ４）内の第３のＮＡＮＤゲート及び（オプションの）出力バッファ４５０とを含むことができる。したがって、図４に示されるマルチプレクサ回路（４００）は、位相シフト装置を外し、１対のデータ信号（ＤＡＴＡin1、ＤＡＴＡin2）を第１と第２のＮＡＮＤゲートに供給することで、図３に示される回路（３００）と異なっている。図４に示されるマルチプレクサ回路（４００）は、上述のように、クロストークや電源ノイズの注入を除去することによって、多重化されたデータ信号のサイクルごとのジッタを低減させる。上記のように、別法として、多重化機能は、別々の電源領域内に配置され、ただ１つのアクティブにスイッチングする入力が供給される、ＮＯＲゲート又はその他の任意の論理ゲートの組合せによって実現することができる。
【００４１】
本明細書ではまた、改良型マルチプレクサ回路を備えるシステムが企図されている。図５に示されるように、システムは、他の回路に加えて、マルチプレクサ回路５００と、１つ又は複数のシステム構成要素５１０とを含む。一般に、マルチプレクサ回路５００は、それに供給される１つ又は複数の入力信号（ＩＮ）を多重化することによって、出力信号（ｏｕｔ）を発生するように結合される。ほとんどの場合、入力信号は、クロック又はデータ信号とすることができる。したがって、マルチプレクサ回路５００を、図３又は図４に示される回路の１つを用いて実装することができる。上記のように、マルチプレクサ回路は、多重化機能を、３つの互いに異なる電源領域にわたって分散された３つの論理ゲートに分離することにより、出力信号内のジッタ量を低減させることができる。したがって、マルチプレクサ回路５００は、少なくとも３つの異なる電源バスに結合される。場合によっては、図５に示されるように、多重化された出力信号（ＯＵＴ）を、１つ又は複数のシステム構成要素５１０に分配することができる。クロック・パスに沿って分配される場合は、マルチプレクサ回路は、改良型のクロック回路網内に含むことができる。
【００４２】
本明細書では、ジッタを低減させて信号を多重化する方法が企図されている。例えば、図６に示されるように、方法（６００）は、（ステップ６１０にて）第１の信号を第１の論理ゲートに供給するステップと、（ステップ６２０にて）第２の信号を第２の論理ゲートに供給するステップを含む。上記のように、第１と第２の信号は、クロック又はデータ信号とすることができる。さらに、方法は、（ステップ６３０にて）第１又は第２の信号の１つを非活動化するステップを含む。例えば、第１と第２の論理ゲートに、論理ローの制御信号を供給することにより（ＮＡＮＤ実装）、又は論理ハイの制御信号を供給することにより（ＮＯＲ実装）、信号の１つを非活動化することができる。次に、方法は、（ステップ６４０にて）第１と第２の信号のアクティブな１つを出力するように構成された第３の論理ゲートに、第１又は第２の信号のアクティブな１つを転送するステップを含む。
【００４３】
非活動化するステップと転送するステップにより、ジッタを低減させて、第１と第２の信号を多重化することが可能になる。例えば、方法は、ただ１つのアクティブな信号が、第１、第２、第３の論理ゲートのそれぞれに供給されることを可能にする。上記のように、第１と第２の論理ゲートはそれぞれ、アクティブなクロック（又はデータ）信号と、静的制御信号とを受け取るように構成される。第３の論理ゲートは、ただ１つの入力信号を受け取るように構成され、他方の入力は非活動化のステップでディスエーブルされる。このようにして、本明細書に記載の方法は、論理ゲートの入力端でのクロストークや電源ノイズの注入を除去することによって、ジッタを低減させる。一部の実施形態では、異なる電源領域内に論理ゲートを分離することにより、論理ゲート入力端をさらに隔離することができる。言い換えれば、論理ゲートは、それらの間の分離をさらに改善するために、物理的に分離し、異なる電源バスから供給することができる。
【００４４】
本発明の実施形態は、その他の様々なステップ、又は本明細書に記載のステップの変形や、本明細書で示されかつ／又は述べられたものとは別のシーケンスで実行するのにも適している。一実施形態では、複数のクロック源から１つのクロック源を選択するプロセスを、プロセッサや、その他の電気的及び電子的構成要素によって実行することができる。例えば、プロセッサは、１つのピンをＣＰＵクロック又はＰＣＩ Ｅｘｐｒｅｓｓクロックとするように選択することができる。
【００４５】
分かりやすいように、広く知られており本発明に該当しない、改良型マルチプレクサ回路及びその設計及び製造方法の詳細の多くは、以下の説明から省いている。
【００４６】
本明細書全体にわたって「一実施形態」とは、実施形態に関連して説明される特定の機能、構造、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって本明細書の様々な部分での２箇所以上で「一実施形態」又は「代替実施形態」と呼ぶものは、必ずしもすべて同じ実施形態を指すものではないことが強調され、理解されるべきである。さらに特定の機能、構造、又は特性は、本発明の１つ又は複数の実施形態において適当に組み合わせることができる。
【００４７】
同様に、本発明の例示的実施形態の上記の説明において、開示を能率的にし、本発明の様々な態様の理解を助けるために、本発明の様々な特徴は、単一の実施形態、図、又はその説明にまとめられる場合もあることが理解されるべきである。しかしこの開示方法は、請求される本発明が、各請求項に明示的に記載されるより多くの特徴を必要とするものと解釈されるべきではない。むしろ、添付の特許請求の範囲に反映されるように、本発明の態様は、上記に開示された単一の実施形態のすべての特徴よりも少ないものにあるとすることができる。したがって、詳細な説明に添付された特許請求の範囲は、各請求項が本発明の別々の実施形態として自立して、この詳細な説明に組み込まれるものとする。
【図面の簡単な説明】
【００４８】
【図１】例示のマルチプレクサ回路を備える回路のブロック図である。
【図２】例示のマルチプレクサ回路の回路図である。
【図３】本発明の一実施形態による、クロストークや電源ノイズが低減された改良型マルチプレクサ回路を備える回路のブロック図である。
【図４】本発明のもう１つの実施形態による、クロストークや電源ノイズが低減された改良型マルチプレクサ回路を備える回路のブロック図である。
【図５】図３又は図４の改良型マルチプレクサと、複数のシステム構成要素とを備えるシステムのブロック図である。
【図６】クロストークや電源ノイズを低減して、信号を多重化する方法のフローチャート図である。
【特許請求の範囲】
【請求項１】
第１の電源領域内に配置され、第１の信号を受け取るように結合された第１の論理ゲートと、
第２の電源領域内に配置され、第２の信号を受け取るように結合された第２の論理ゲートと、
第３の電源領域内に配置され、前記第１と第２の信号の１つを非活動化するために、前記第１と第２の論理ゲートに制御信号を供給するように結合された論理ブロックと、
第４の電源領域内に配置され、前記第１の信号又は前記第２の信号のうちのどちらか前記論理ブロックによって非活動化されていない方を送出するように、前記第１と第２の論理ゲートの出力端に結合された第３の論理ゲートと
を備える回路。
【請求項２】
前記第１、第２、第３の論理ゲートがそれぞれ２入力ＮＡＮＤゲートを備える請求項１に記載の回路。
【請求項３】
前記第１、第２、第３の論理ゲートがそれぞれ２入力ＮＯＲゲートを備える請求項１に記載の回路。
【請求項４】
前記制御信号が、前記第１の論理ゲートの第１の入力端に結合され、かつ前記第２の論理ゲートの第１の入力端に結合された請求項１に記載の回路。
【請求項５】
前記第１の信号が前記第１の論理ゲートの第２の入力端に結合され、前記第２の信号が前記第２の論理ゲートの第２の入力端に結合された請求項４に記載の回路。
【請求項６】
前記第１と第２の信号がクロック信号を含む請求項５に記載の回路。
【請求項７】
前記第１と第２の信号がデータ信号を含む請求項５に記載の回路。
【請求項８】
前記第１と第２の論理ゲートの出力端がそれぞれ前記第３の電源領域内の前記第３の論理ゲートの第１と第２の入力端に結合された請求項５に記載の回路。
【請求項９】
前記第３の論理ゲートの出力端が、前記回路の第４の電源領域内に配置されたバッファ回路に結合される請求項８に記載の回路。
【請求項１０】
それぞれが別々の電源領域内配置された、３つの論理ゲートと論理ブロックとを備えた回路であって、
前記３つの論理ゲートの第１の論理ゲートは第１の信号を受け取るように結合され、
前記３つの論理ゲートの第２の論理ゲートは第２の信号を受け取るように結合され、
前記３つの論理ゲートの第３の論理ゲートは前記論理ブロックから前記第１と第２の論理ゲートに供給される制御信号の状態に応じて、前記第１と第２の信号の１つだけを受け取るように結合された回路と、
前記第１と第２の信号の前記１つだけの信号を受け取るように、前記第３の論理ゲートの出力端に結合された少なくとも１つのシステム構成要素と
を備えるシステム。
【請求項１１】
前記第１、第２、第３の論理ゲートがそれぞれＮＡＮＤゲートを備える請求項１０に記載のシステム。
【請求項１２】
前記第１、第２、第３の論理ゲートがそれぞれＮＯＲゲートを備える請求項１０に記載のシステム。
【請求項１３】
前記第１、第２、第３の論理ゲートがそれぞれ同一の論理ゲートを備える請求項１０に記載のシステム。
【請求項１４】
前記第１と第２の信号がクロック信号を含む請求項１０に記載のシステム。
【請求項１５】
前記回路に前記第１と第２の信号を供給するように前記回路に結合された、１つ又は複数の位相シフト装置をさらに備える請求項１４に記載のシステム。
【請求項１６】
前記１つ又は複数の位相シフト装置がそれぞれ、位相ロックループ（ＰＬＬ）デバイスと遅延ロックループ（ＤＬＬ）デバイスを含む群から選ばれるデバイスを備える請求項１５に記載のシステム。
【請求項１７】
ジッタを低減させて信号を多重化する方法であって、
第１の信号を第１の論理ゲートに供給し、第２の信号を第２の論理ゲートに供給するステップと、
前記第１と第２の論理ゲートに制御信号を供給することによって、前記第１又は第２の信号の１つを非活動化するステップと、
前記第１又は第２の信号のアクティブな１つを第３の論理ゲートに転送するステップと
を含み、前記非活動化するステップ及び転送するステップが、ジッタを低減させて前記第１と第２の信号が多重化されるのを可能にする方法。
【請求項１８】
前記第１、第２、第３の論理ゲートが互いに隔置され、それぞれ第１、第２、第３の電源領域内に配置される請求項１７に記載の方法。
【請求項１９】
前記第１と第２の信号がクロック信号を含む請求項１７に記載の方法。
【請求項２０】
前記第１と第２の信号がデータ信号を含む請求項１７に記載の方法。
【請求項１】
第１の電源領域内に配置され、第１の信号を受け取るように結合された第１の論理ゲートと、
第２の電源領域内に配置され、第２の信号を受け取るように結合された第２の論理ゲートと、
第３の電源領域内に配置され、前記第１と第２の信号の１つを非活動化するために、前記第１と第２の論理ゲートに制御信号を供給するように結合された論理ブロックと、
第４の電源領域内に配置され、前記第１の信号又は前記第２の信号のうちのどちらか前記論理ブロックによって非活動化されていない方を送出するように、前記第１と第２の論理ゲートの出力端に結合された第３の論理ゲートと
を備える回路。
【請求項２】
前記第１、第２、第３の論理ゲートがそれぞれ２入力ＮＡＮＤゲートを備える請求項１に記載の回路。
【請求項３】
前記第１、第２、第３の論理ゲートがそれぞれ２入力ＮＯＲゲートを備える請求項１に記載の回路。
【請求項４】
前記制御信号が、前記第１の論理ゲートの第１の入力端に結合され、かつ前記第２の論理ゲートの第１の入力端に結合された請求項１に記載の回路。
【請求項５】
前記第１の信号が前記第１の論理ゲートの第２の入力端に結合され、前記第２の信号が前記第２の論理ゲートの第２の入力端に結合された請求項４に記載の回路。
【請求項６】
前記第１と第２の信号がクロック信号を含む請求項５に記載の回路。
【請求項７】
前記第１と第２の信号がデータ信号を含む請求項５に記載の回路。
【請求項８】
前記第１と第２の論理ゲートの出力端がそれぞれ前記第３の電源領域内の前記第３の論理ゲートの第１と第２の入力端に結合された請求項５に記載の回路。
【請求項９】
前記第３の論理ゲートの出力端が、前記回路の第４の電源領域内に配置されたバッファ回路に結合される請求項８に記載の回路。
【請求項１０】
それぞれが別々の電源領域内配置された、３つの論理ゲートと論理ブロックとを備えた回路であって、
前記３つの論理ゲートの第１の論理ゲートは第１の信号を受け取るように結合され、
前記３つの論理ゲートの第２の論理ゲートは第２の信号を受け取るように結合され、
前記３つの論理ゲートの第３の論理ゲートは前記論理ブロックから前記第１と第２の論理ゲートに供給される制御信号の状態に応じて、前記第１と第２の信号の１つだけを受け取るように結合された回路と、
前記第１と第２の信号の前記１つだけの信号を受け取るように、前記第３の論理ゲートの出力端に結合された少なくとも１つのシステム構成要素と
を備えるシステム。
【請求項１１】
前記第１、第２、第３の論理ゲートがそれぞれＮＡＮＤゲートを備える請求項１０に記載のシステム。
【請求項１２】
前記第１、第２、第３の論理ゲートがそれぞれＮＯＲゲートを備える請求項１０に記載のシステム。
【請求項１３】
前記第１、第２、第３の論理ゲートがそれぞれ同一の論理ゲートを備える請求項１０に記載のシステム。
【請求項１４】
前記第１と第２の信号がクロック信号を含む請求項１０に記載のシステム。
【請求項１５】
前記回路に前記第１と第２の信号を供給するように前記回路に結合された、１つ又は複数の位相シフト装置をさらに備える請求項１４に記載のシステム。
【請求項１６】
前記１つ又は複数の位相シフト装置がそれぞれ、位相ロックループ（ＰＬＬ）デバイスと遅延ロックループ（ＤＬＬ）デバイスを含む群から選ばれるデバイスを備える請求項１５に記載のシステム。
【請求項１７】
ジッタを低減させて信号を多重化する方法であって、
第１の信号を第１の論理ゲートに供給し、第２の信号を第２の論理ゲートに供給するステップと、
前記第１と第２の論理ゲートに制御信号を供給することによって、前記第１又は第２の信号の１つを非活動化するステップと、
前記第１又は第２の信号のアクティブな１つを第３の論理ゲートに転送するステップと
を含み、前記非活動化するステップ及び転送するステップが、ジッタを低減させて前記第１と第２の信号が多重化されるのを可能にする方法。
【請求項１８】
前記第１、第２、第３の論理ゲートが互いに隔置され、それぞれ第１、第２、第３の電源領域内に配置される請求項１７に記載の方法。
【請求項１９】
前記第１と第２の信号がクロック信号を含む請求項１７に記載の方法。
【請求項２０】
前記第１と第２の信号がデータ信号を含む請求項１７に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００９−５０７４２５（Ｐ２００９−５０７４２５Ａ）
【公表日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願番号】特願２００８−５２９２５６（Ｐ２００８−５２９２５６）
【出願日】平成１８年８月２９日（２００６．８．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３３９４７
【国際公開番号】ＷＯ２００７／０２７８３３
【国際公開日】平成１９年３月８日（２００７．３．８）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
【公表日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願日】平成１８年８月２９日（２００６．８．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３３９４７
【国際公開番号】ＷＯ２００７／０２７８３３
【国際公開日】平成１９年３月８日（２００７．３．８）
【出願人】（３０１０２０２３７）サイプレス セミコンダクター コーポレイション (18)
【Ｆターム（参考）】
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