スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器
【課題】設計の自由度を失うことなく、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるＳＣ回路を用いたＨＰＦ等を提供する。
【解決手段】スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターは、第１の入力端、第２の入力端及び出力端を備える第１のオペアンプＯＰ１と、第１の入力キャパシターＣ１と、出力端から帰還される帰還信号に対してハイパスフィルターのゲイン調整を行うゲイン調整回路ＧＡ１とを有する第１のスイッチトキャパシター積分器１００１を含み、第１の入力端に、ハイパスフィルターの入力信号ＶＩＮが供給され、第２の入力端に、帰還信号が第１の入力キャパシターＣ１を介して供給され、出力端からハイパスフィルターの出力信号ＶＯＵＴが出力される。
【解決手段】スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターは、第１の入力端、第２の入力端及び出力端を備える第１のオペアンプＯＰ１と、第１の入力キャパシターＣ１と、出力端から帰還される帰還信号に対してハイパスフィルターのゲイン調整を行うゲイン調整回路ＧＡ１とを有する第１のスイッチトキャパシター積分器１００１を含み、第１の入力端に、ハイパスフィルターの入力信号ＶＩＮが供給され、第２の入力端に、帰還信号が第１の入力キャパシターＣ１を介して供給され、出力端からハイパスフィルターの出力信号ＶＯＵＴが出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器等に関する。
【背景技術】
【０００２】
微少な振幅を有するアナログ信号を扱うセンサーでは、１／ｆノイズ等の各種ノイズに埋もれた信号の中から所望の周波数帯域の信号成分を抽出して処理する必要がある。このとき、低周波帯域の信号成分を通過させるローパスフィルター（Low Pass Filter：以下、ＬＰＦ）や高周波帯域の信号成分を通過させるハイパスフィルター（High Pass Filter：以下。ＨＰＦ）をスイッチトキャパシター（Switched Capacitor：以下、ＳＣ）回路で構成することで、キャパシターの容量比により高精度なフィルターを実現できることが知られている。
【０００３】
このようなＳＣ回路で構成されるフィルターであるスイッチトキャパシターフィルター（Switched Capacitor Filter：ＳＣＦ）回路について、例えば特許文献１、特許文献２に開示されている。特許文献１には、入力キャパシターを付加することで帰還キャパシターへの転送電荷量を減少させて、キャパシターの容量比及び容量比の総和を小さくできるＨＰＦが開示されている。また特許文献２には、直流レベルの変換を行うために、カップリングコンデンサーと、ＳＣ回路で実現した等価抵抗とによりＨＰＦを構成するようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−６１７９３号公報
【特許文献２】特開２００７−２０１３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
センサーの用途においては、ＬＰＦのカットオフ周波数に比べてＨＰＦのカットオフ周波数を著しく低くする必要がある。そのため、ＳＣ回路でＬＰＦを構成する場合のキャパシターの容量比に比べて、ＳＣ回路でＨＰＦを構成する場合のキャパシターの容量比を大きくする必要がある。従って、集積化する場合に、ＬＰＦに比べてＨＰＦの面積が大きくなる。
【０００６】
また、ＨＰＦの特性上、使用周波数帯域の位相が進むため、ＨＰＦのカットオフ周波数は使用周波数帯域に比べて１／１０００程度にすることが望ましい。一方、使用周波数の位相関係を維持するため、ＳＣ回路を構成するスイッチのクロック周波数は、使用周波数帯域の１０倍程度に高くすることが望ましい。即ち、ＳＣ回路を構成するスイッチのクロックの周波数とＨＰＦのカットオフ周波数との差がより一層大きくなり、この差が大きくなればなるほど、ＳＣ回路でＨＰＦを構成する場合のキャパシターの容量比が大きくなり、集積化が困難になる傾向にある。
【０００７】
ところが、特許文献１に開示された技術では、入力端子に直列に入力キャパシターを接続するため、該入力キャパシターの容量を非常に大きくする必要があり、面積が大きくなる。また、特許文献２に開示された技術では、等価抵抗に置き換えることでサンプリングノイズが多く発生し、精度を低下させてしまう上に、ＨＰＦのＱ値やゲイン等を変更できず設計の自由度を失う。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、設計の自由度を失うことなく、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるＳＣ回路を用いたＨＰＦ及び該ＨＰＦを含む電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
（１）本発明の一態様は、スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターは、第１の入力端、第２の入力端及び出力端を備える第１のオペアンプと、第１の入力キャパシターと、前記出力端から帰還される帰還信号に対して前記ハイパスフィルターのゲイン調整を行うゲイン調整回路とを有する第１のスイッチトキャパシター積分器を含み、前記第１の入力端に、前記ハイパスフィルターの入力信号が供給され、前記第２の入力端に、前記帰還信号が前記第１の入力キャパシターを介して供給され、前記出力端から前記ハイパスフィルターの出力信号が出力される。
【００１０】
本態様においては、ハイパスフィルターの入力に直列に接続されたキャパシターを介在させることなく、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される。これにより、一般的なハイパスフィルターにおいて入力と直列に接続されて設けられるキャパシターが不要となり、同じ伝達関数で実現した場合でもより面積を小さくできるようになる。しかも、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合、一般的なハイパスフィルターにおいては最も容量値が大きくなるキャパシターを不要にできる。そのため、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００１１】
（２）本発明の他の態様に係るスイッチトキャパシター回路を用いたＭ次のハイパスフィルターでは、前記ゲイン調整回路は、前記第２の入力端と所与の電位との間に接続されるゲイン調整用キャパシターを含む。
【００１２】
本態様によれば、入力に直列にキャパシターが接続される一般的なハイパスフィルターと同様にゲインが調整でき、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるハイパスフィルターを、非常に簡素な構成で実現できるようになる。
【００１３】
（３）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記所与の電位は、少なくとも前記第１のオペアンプと共通の接地電位である。
【００１４】
本態様によれば、上記の効果に加えて、構成が簡素なハイパスフィルターを提供できるようになる。
【００１５】
（４）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が前記第１の入力端と接続される。
【００１６】
本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して入力信号を第１のオペアンプの第２の入力端に供給する期間を設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００１７】
（５）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターを有し、前記第１の入力キャパシターに充電された電荷が、所与の第２の期間において前記第１の入力キャパシターと前記第１の帰還キャパシターとに分配される。
【００１８】
本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して入力信号を第１のオペアンプの第２の入力端に供給する期間と、第１の入力キャパシターに充電された電荷が第１の入力キャパシターと第１の帰還キャパシターとに分配される期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００１９】
（６）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、前記第１の入力キャパシターの一端と前記第１の入力端との間に設けられる第２のスイッチと、前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、前記第１の入力キャパシターの他端と基準電位との間に設けられる第４のスイッチとを含む。
【００２０】
本態様によれば、上記の効果に加えて、第１のスイッチ〜第４のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第２のスイッチを第１の入力キャパシターの一端と第１のオペアンプの第１の入力端との間に設けることで、ハイパスフィルターの入力信号を第１の入力キャパシターを介して第１のオペアンプの第２の入力端に供給できるようにしている。これにより、設計の自由度を向上させることができるようになる。
【００２１】
（７）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が基準電位と接続され、所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続される。
【００２２】
本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して基準電位を第１のオペアンプの第２の入力端に供給する期間と、スイッチトキャパシター積分器の第１の入力キャパシターを介して第１のオペアンプの第２の入力端に帰還信号を供給する期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００２３】
（８）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、前記第１の入力キャパシターの一端と前記基準電位との間に設けられる第２のスイッチと、前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、前記第１の入力キャパシターの他端と前記基準電位との間に設けられる第４のスイッチとを含む。
【００２４】
本態様によれば、上記の効果に加えて、第１のスイッチ〜第４のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第２のスイッチを第１の入力キャパシターの一端と基準電位との間に設けることで、ハイパスフィルターの入力信号は、第１のオペアンプの第１の入力端のみに供給できるようにしている。これにより、構成が簡素化される。
【００２５】
（９）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記出力端と前記帰還信号入力ノードとの間に挿入される第２のスイッチトキャパシター積分器を含む。
【００２６】
本態様によれば、上記の効果に加えて、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いた２次のハイパスフィルターを提供できるようになる。
【００２７】
（１０）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第２のスイッチトキャパシター積分器は、その出力端が前記帰還信号入力ノードに接続される第２のオペアンプと、前記第２のオペアンプの仮想接地端と前記第２のオペアンプの出力端との間に挿入される第２の帰還キャパシターと、第２の入力キャパシターと、前記第１のオペアンプの出力端と前記第２のオペアンプの仮想接地端との間に挿入される第３の入力キャパシターと、前記第２のオペアンプの仮想接地端と前記第２の入力キャパシターの一端との間に設けられる第５のスイッチと、前記第２の入力キャパシターの一端と前記基準電位との間に設けられる第６のスイッチと、前記第２の入力キャパシターの他端と前記第１のオペアンプの出力端との間に設けられる第７のスイッチと、前記第２の入力キャパシターの他端と基準電位との間に設けられる第８のスイッチとを含む。
【００２８】
本態様によれば、上記の効果に加えて、第５のスイッチ〜第８のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を行う２次のハイパスフィルターを簡素な構成で実現できるようになる。
【００２９】
（１１）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第２のスイッチ、前記第３のスイッチ、第５のスイッチ及び前記第７のスイッチの各々は、第１のクロックによってスイッチ制御され、前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチの各々は、前記第１のクロックとは逆相の第２のクロックによってスイッチ制御される。
【００３０】
本態様によれば、スイッチトキャパシター回路を構成するスイッチの各々を、互いに逆相の第１のクロック及び第２のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記の効果が得られるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００３１】
（１２）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記第１の入力端と前記基準電位との間に設けられた第９のスイッチを含む。
【００３２】
本態様によれば、第１のオペアンプの第１の入力端と基準電位との間に第９のスイッチを設けるようにしたので、ハイパスフィルターを構成するスイッチトキャパシター回路の各スイッチ及び各オペアンプを適宜制御することで、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ハイパスフィルターの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、各入力キャパシター及び各帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。この結果、上記の効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００３３】
（１３）本発明の他の態様は、電子機器が、センサーと、前記センサーの出力信号に対してハイパスフィルター処理を行う上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含む。
【００３４】
本態様によれば、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを搭載する電子機器を提供できる。
【００３５】
（１４）本発明の他の態様は、電子機器が、センサーと、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行う。
【００３６】
本態様によれば、基準電位を基準にセンサーからの出力を処理することで、複雑なアルゴリズムで補正することなく、センサーからの出力の変動をキャンセルでき、処理負荷を大幅に軽減させる電子機器を提供できるようになる。
【００３７】
（１５）本発明の他の態様は、電子機器が、複数のセンサーと、前記複数のセンサーの各々に対応して設けられた上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、前記複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行う。
【００３８】
本態様においては、複数のセンサーを含む電子機器において、複数のセンサーの各々に対応して上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターを設けている。そして、複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に複数のセンサーからの出力に基づいて処理させるようにしたので、センサー毎にセンサーからの出力の変動を補正する必要がない電子機器を提供できるようになる。しかも、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能な集積回路装置を実現することができる。よって、このハイパスフィルターを搭載する電子機器を、小型で高性能化することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るＳＣ回路を用いたＨＰＦの構成例を示す図。
【図２】図１の第１の構成例におけるＨＰＦの回路図の一例を示す図。
【図３】第１のクロックと第２のクロックの説明図。
【図４】比較例における２次のＨＰＦの構成例の回路図。
【図５】図４のＨＰＦのシグナルフロー図。
【図６】図６（Ａ）、図６（Ｂ）は図２のＨＰＦの構成のうちゲイン調整回路を省略した構成における分割例を示す図。
【図７】図７（Ａ）、図７（Ｂ）は図２のＨＰＦの構成の分割例を示す図。
【図８】図１の第２の構成例におけるＨＰＦの回路図の一例を示す図。
【図９】図９（Ａ）、図９（Ｂ）は図８のＨＰＦの構成のうちゲイン調整回路ＧＡ１を省略した構成における分割例を示す図。
【図１０】図１０（Ａ）、図１０（Ｂ）は図８のＨＰＦの構成の分割例を示す図。
【図１１】第１の構成例の変形例におけるＨＰＦの回路図の一例を示す図。
【図１２】第２の構成例の変形例におけるＨＰＦの回路図の一例を示す図。
【図１３】本実施形態における電子機器の構成例のブロック図。
【図１４】図１３のセンサーの構成例のブロック図。
【図１５】図１３の電子機器のハードウェア構成例のブロック図。
【図１６】電子機器の処理例のフロー図。
【発明を実施するための形態】
【００４０】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、以下の実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４１】
図１に、本発明の一実施形態に係るＳＣ回路を用いたＨＰＦの構成例を示す。図１は、Ｍ（Ｍは２以上の整数）次のＨＰＦの構成の概要を表す。
【００４２】
ＨＰＦ１０は、第１のＳＣ積分器１００１、・・・、第（Ｍ−１）のＳＣ積分器１００Ｍ−１、第ＭのＳＣ積分器１００Ｍを含む。ＨＰＦ１０には入力信号ＶＩＮが入力され、ＨＰＦ１０は入力信号ＶＩＮに対して行ったハイパスフィルター処理後の出力信号ＶＯＵＴを出力する。第１のＳＣ積分器１００１〜第ＭのＳＣ積分器１００Ｍの各々は、スイッチ及びキャパシターにより構成されるＳＣ回路を用いた積分器であるが、第１のＳＣ積分器１００１の構成は、ＨＰＦ１０のゲインを調整するゲイン調整手段を含む点で、第２のＳＣ積分器１００２（図示せず）〜第ＭのＳＣ積分器１００Ｍの各々の構成と異なる。第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍの各々は、第１のＳＣ積分器１００１の出力を第１のＳＣ積分器１００１の入力に帰還させる帰還経路上に設けられる。図示を省略しているが、図１において、当該ＳＣ積分器内のノードが、他のＳＣ積分器内のノードと電気的に接続される構成であってもよい。
【００４３】
第１のＳＣ積分器１００１は、第１のオペアンプＯＰ１と、第１の帰還キャパシターＣｒ１と、ゲイン調整回路ＧＡ１と、第１の入力キャパシター回路ＣＰ１とを含む。第１のオペアンプＯＰ１は、非反転入力端子（第１の入力端）と反転入力端子（第２の入力端）とを有し、非反転入力端子への入力信号と反転入力端子への入力信号との差分に対応した増幅信号を出力端子（出力端）から出力する。第１のオペアンプＯＰ１の非反転入力端子には、ＨＰＦ１０の入力信号ＶＩＮが入力される。第１のオペアンプＯＰ１の反転入力端子には、第１の入力キャパシター回路ＣＰ１の出力が接続される。また、第１の入力キャパシター回路ＣＰ１の出力にはゲイン調整回路ＧＡ１が接続され、ゲイン調整回路ＧＡ１は、第１の入力キャパシター回路ＣＰ１の出力に対してゲインを調整する制御を行う。第１のオペアンプＯＰ１の出力端子の信号が、ＨＰＦ１０の出力信号ＶＯＵＴとなる。第１の帰還キャパシターＣｒ１は、第１のオペアンプＯＰ１の出力端子と反転入力端子との間に挿入される。第１の入力キャパシター回路ＣＰ１は、１又は複数のスイッチと、第１の入力キャパシターＣ１を含む１又は複数のキャパシターとで構成される。
【００４４】
第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍを介して処理された第１のオペアンプＯＰ１の出力端子からの出力信号ＶＯＵＴに対応した帰還信号が、帰還信号入力ノードＮＤに入力される。第１の入力キャパシター回路ＣＰ１では、帰還信号入力ノードＮＤと第１のオペアンプＯＰ１の反転入力端子との間に、第１の入力キャパシターＣ１が挿入可能に設けられる。即ち、ＨＰＦ１０の出力信号を出力する第１のオペアンプＯＰ１が有する端子のうち非反転入力端子には、ＨＰＦ１０の入力信号が供給されると共に、第１のオペアンプＯＰ１の反転入力端子には、該第１のオペアンプＯＰ１の出力端子から帰還された帰還信号が第１の入力キャパシター回路ＣＰ１（第１の入力キャパシターＣ１）を介して供給される。
【００４５】
このとき、第１の入力キャパシター回路ＣＰ１を構成する各スイッチは、２相のクロックによりスイッチ制御される。そして、このクロックにより規定される所与の第１の期間において、第１の入力キャパシターＣ１を介して入力信号ＶＩＮ又は基準電位であるアナログ接地電位ＡＧＮＤが第１のオペアンプＯＰ１の反転入力端子に供給され、このクロックにより規定される所与の第２の期間において、第１の入力キャパシターＣ１を介して帰還信号が第１のオペアンプＯＰ１の反転入力端子に供給される。
【００４６】
第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍの各々は、第１のＳＣ積分器１００１と同様に、例えばオペアンプと、該オペアンプの入力側に設けられる入力キャパシター回路と、該オペアンプの入力と出力との間に挿入される帰還キャパシターとを含んで構成される。各ＳＣ積分器の入力キャパシター回路の構成は、互いに異なってもよい。
【００４７】
なお、図１において、第１のＳＣ積分器１００１は、ゲイン調整回路ＧＡ１を含む構成を有しているが、ゲイン調整回路ＧＡ１が第１のＳＣ積分器１００１の外部に設けられていてもよい。
【００４８】
このように、ＨＰＦ１０の入力端子に直列に接続されたキャパシターを介在させることなく、ＨＰＦ１０の入力信号ＶＩＮが第１のオペアンプＯＰ１の非反転入力端子に供給される。これにより、後述するように最も容量が大きくなるキャパシターが不要となり、面積を小さくできるようになる。また、例えばＨＰＦ１０をスリープ動作させる場合に、スリープ動作から復帰するときに、このキャパシターに電荷を再充電する必要がなくなり、スリープ動作が可能で、且つ、高速復帰できるＨＰＦを提供できるようになる。
【００４９】
以下では、Ｍが２であるものとして、具体的な構成例について説明する。
【００５０】
〔第１の構成例〕
図２に、図１の第１の構成例におけるＨＰＦの回路図の一例を示す。図２において、図１と対応する部分には同一符号を付し、適宜説明を省略する。なお、図２では、Ｆｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで採用される各キャパシターの容量値の符号をそのまま付している。
【００５１】
第１の構成例におけるＨＰＦ１０ａは、第１のＳＣ積分器１００１と、第２のＳＣ積分器１００２とを含む２次のＨＰＦである。第１の帰還キャパシターＣｒ１の容量値は、Ｂである。第１の入力キャパシター回路ＣＰ１は、上記のように第１の入力キャパシターＣ１（容量値Ａ）を含む。そして、第１の入力キャパシター回路ＣＰ１は、帰還信号入力ノードＮＤと第１の入力キャパシターＣ１の一端との間に設けられる第１のスイッチＳＷ１と、第１の入力キャパシターＣ１の一端と第１のオペアンプＯＰ１の非反転入力端子（第１の入力端）との間に設けられる第２のスイッチＳＷ２と、第１の入力キャパシターＣ１の他端と第１のオペアンプＯＰ１の反転入力端子（第２の入力端）との間に設けられる第３のスイッチＳＷ３と、第１の入力キャパシターＣ１の他端とアナログ接地電位ＡＧＮＤ（基準電位）との間に設けられる第４のスイッチＳＷ４とを含む。
【００５２】
また、ゲイン調整回路ＧＡ１として、第１のＳＣ積分器１００１は、第１のオペアンプＯＰ１の反転入力端子と所与の電位との間に挿入されたゲイン調整用キャパシターＣＧ（容量値Ｐ）を含む。第１の構成例では、所与の電位として、第１のＳＣ積分器１００１を含むＨＰＦ１０ａを構成する各ＳＣ積分器で共通のアナログ接地電位ＡＧＮＤ（基準電位）を採用している。このゲイン調整用キャパシターＣＧにより、第１の入力キャパシターＣ１に蓄積された電荷が、ゲイン調整用キャパシターＣＧと第１の帰還キャパシターＣｒ１とに分配されて、各キャパシターにおいて充電される。
【００５３】
なお、図２の第１のＳＣ積分器１００１では、各スイッチには、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記されるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）である。「２」と表記されるスイッチは、第２のクロックＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。
【００５４】
図３に、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２の説明図を示す。
【００５５】
第１の入力キャパシター回路ＣＰ１を構成する各スイッチは、図３に示す２相の第１のクロックＣＬＫ１、第２のクロックＣＬＫ２によりスイッチ制御される。「１」と表記される第１のフェーズスイッチは、第１のクロックＣＬＫ１がＨレベルのときオン（導通状態）となり、第１のクロックＣＬＫ１がＬレベルのときオフ（非導通状態）となる。「２」と表記される第２のフェーズスイッチは、第２のクロックＣＬＫ２がＨレベルのときオン（導通状態）となり、第２のクロックＣＬＫ２がＬレベルのときオフ（非導通状態）となる。
【００５６】
第２のクロックＣＬＫ２は、第１のクロックＣＬＫ１とは逆相のクロックであり、第１のクロックＣＬＫ１によりスイッチ制御されるスイッチと第２のクロックＣＬＫ２によりスイッチ制御されるスイッチとが同時にオンしないように各クロックが変化するようになっている。
【００５７】
ＨＰＦ１０ａを構成する第２のＳＣ積分器１００２は、図２に示すように、第１のオペアンプＯＰ１の出力端子と帰還信号入力ノードＮＤとの間に挿入される。この第２のＳＣ積分器１００２は、第２のオペアンプＯＰ２と、第２の帰還キャパシターＣｒ２（容量値Ｄ）と、第２の入力キャパシター回路ＣＰ２とを含む。
【００５８】
第２のオペアンプＯＰ２の出力端子は、帰還信号入力ノードＮＤに接続される。第２のオペアンプＯＰ２の非反転入力端子は、アナログ接地電位ＡＧＮＤに接続され、第２のオペアンプＯＰ２の仮想接地端である反転入力端子と第２のオペアンプＯＰ２の出力端子との間に、第２の帰還キャパシターＣｒ２が接続される。
【００５９】
第２の入力キャパシター回路ＣＰ２は、第２の入力キャパシターＣ２（容量値Ｃ）と、第３の入力キャパシターＣ３（容量値Ｅ）とを含む。第３の入力キャパシターＣ３は、第１のオペアンプＯＰ１の出力端子と第２のオペアンプＯＰ２の仮想接地端との間に挿入される。また、第２の入力キャパシター回路ＣＰ２は、第２のオペアンプＯＰ２の仮想接地端と第２の入力キャパシターＣ２の一端との間に設けられる第５のスイッチＳＷ５と、第２の入力キャパシターＣ２の一端とアナログ接地電位ＡＧＮＤとの間に設けられる第６のスイッチＳＷ６と、第２の入力キャパシターＣ２の他端と第１のオペアンプＯＰ１の出力端子との間に設けられる第７のスイッチＳＷ７と、第２の入力キャパシターＣ２の他端とアナログ接地電位ＡＧＮＤとの間に設けられる第８のスイッチＳＷ８とを含む。
【００６０】
図２の構成において、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第５のスイッチＳＷ５及び第７のスイッチＳＷ７の各々は、第１のクロックＣＬＫ１によってスイッチ制御される。また、第１のスイッチＳＷ１、第４のスイッチＳＷ４、第６のスイッチＳＷ６及び第８のスイッチＳＷ８の各々は、第２のクロックＣＬＫ２によってスイッチ制御される。
【００６１】
このような構成を有するＨＰＦ１０ａにおける第１のＳＣ積分器１００１及び第２のＳＣ積分器１００２の各々では、第１のクロックＣＬＫ１及び第２クロックＣＬＫ２の一方のクロックのタイミングで入力キャパシターに電荷を蓄積し、第１のクロックＣＬＫ１及び第２クロックＣＬＫ２の他方のクロックのタイミングで入力キャパシターの蓄積電荷を放電（放出）させ、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分するという動作が行われる。
【００６２】
このとき、ＨＰＦ１０ａでは、入力信号ＶＩＮは、直列に接続される入力キャパシターを介してＨＰＦに入力されることなく、第１のＳＣ積分器１００１の第１のオペアンプＯＰ１の入力端子に直接供給される。これにより、Ｆｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで実現される２次のＨＰＦと比べて、面積を小さくできるようになる。
【００６３】
〔比較例〕
図４に、比較例における２次のＨＰＦの構成例の回路図を示す。図４は、公知のＦｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで実現される２次のＨＰＦの構成を表す。
【００６４】
図４に示すＨＰＦでは、入力信号ＶＩＮが入力キャパシター（容量値Ｉ）を介して、ＨＰＦの出力信号ＶＯＵＴを出力するオペアンプの反転入力端子に入力される。この入力キャパシターは、後述するように図４に示すＨＰＦを構成するキャパシターのうち最大の容量値を持つ。以下では、図４の構成のＨＰＦの伝達関数を求めることで、この入力キャパシターの容量値Ｉについて説明する。
【００６５】
図５に、図４のＨＰＦのシグナルフロー図を示す。図５では、図４の容量値を用い、帰還信号入力ノードＮＤにおける電圧をＶｘとする。
【００６６】
図５において、ＶＯＵＴを用いてＶｘを表すと次式のようになる。
【数１】
【００６７】
また、図５において、ＶＯＵＴをＶｘ、ＶＩＮを用いて表すと次式のようになる。
【数２】
【００６８】
そこで、式（１）、式（２）を用いて、ＶＯＵＴ／ＶＩＮを求めると次式のような伝達関数が得られる。
【数３】
【００６９】
ここで、式（３）の素子値の決定の自由度に拘束を加えるために、Ａ＝Ｂとする。なお、伝達関数に影響を与えることなく内部電圧が変更されるようにスケーリングにより素子値を変更することで、自由度を取り戻すことができる。また、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２の各々に電荷を送り込むグループに分けると、各グループ内の容量値を各々定数倍できる。これは、グループ内の容量値を定数倍する限りにおいては、伝達関数に何の影響も与えないからである。そこで、Ａ＝Ｂ＝Ｄ＝１と正規化すると、式（３）は、次式のようになる。
【数４】
【００７０】
一方、ｓ平面における２次ＨＰＦの一般的な伝達関数は、次式で表される。以下の式において、ωＣはｓ平面におけるカットオフ周波数、ＱはＱ値、ｋはゲインを表す。
【数５】
【００７１】
ここで、式（５）をｚ変換して得られたｚ平面における伝達関数と、図５のシグナルフローから求められた式（４）の伝達関数における係数を比較することで、図４の各素子の素子値（Ｉ、Ｃ、Ｅ）を求めることを考える。まず、次式を用いて、式（５）に対して双一次変換を行う。
【数６】
【００７２】
式（６）は、ｓ平面の左半面の全領域をｚ平面の単位円内に写像し、ｓ平面の虚軸をｚ平面の単位円上に写像する双一次変換を表す。式（６）において、Ｔは、ＨＰＦのクロック周波数の逆数に相当する。このとき、ｓの実周波数Ωと、ｚ＝ｅｊωＴのωとの対応は、式（７）となる。
【数７】
【００７３】
ここで、式（７）より、ｚ平面におけるカットオフ周波数をω０とすると、式（８）のように表される。
【数８】
【００７４】
式（５）に、式（６）及び式（８）を代入すると、２次ＨＰＦの伝達関数をｚ変換した結果Ｔ（ｚ）が求められる。
【数９】
【００７５】
式（９）と式（４）のｚの項の係数を比較することで、Ａ＝Ｂ＝Ｄ＝１としたときの式（４）のＩ、Ｅ、Ｃの関係を決定することができる。
【数１０】
【数１１】
【数１２】
【００７６】
ここで、ＳＣ回路を構成するスイッチのクロック周波数が高く、ＨＰＦのカットオフ周波数が十分低い場合、（１／Ｔ）２＞＞ω０２と考えることができる。従って、式（１０）〜式（１２）より、Ｉ＞Ｅ＞Ｃであり、Ｉは全キャパシターの中で最大の容量値となる。
【００７７】
次に、図２に示す第１の構成例におけるＨＰＦ１０ａの伝達関数を求める。その際、ゲイン調整回路ＧＡ１を省略した構成の伝達関数を求めた後、ゲイン調整回路ＧＡ１を含む構成の伝達関数を求めることで、ゲイン調整回路ＧＡ１の機能について説明する。
【００７８】
図６（Ａ）、図６（Ｂ）に、図２のＨＰＦ１０ａの構成のうちゲイン調整回路ＧＡ１を省略した構成における分割例を示す。図６（Ａ）は、ＨＰＦ１０ａの出力から帰還信号入力ノードＮＤまでの構成を表す。図６（Ｂ）は、ＨＰＦ１０ａの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ａの出力までの構成を表す。図６（Ａ）、図６（Ｂ）において、図２と同一部分には同一符号を付し、適宜説明を省略する。
【００７９】
図６（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、次式のように表される。
【数１３】
【００８０】
次に、図６（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。ここで、第１のクロックＣＬＫ１により第２のスイッチＳＷ２及び第４のスイッチＳＷ４がオンして第１の入力キャパシターＣ１に蓄積された電荷が第１の帰還キャパシターＣｒ１に移動するタイミングを時刻ｎとする。そのため、時刻（ｎ−１）では、第２のクロックＣＬＫ２により第１のスイッチＳＷ１及び第３のスイッチＳＷ３がオンして帰還信号入力ノードＮＤから第１の入力キャパシターＣ１に電荷が転送される。
【００８１】
このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の反転入力端子側に蓄積される電荷量を＋ＱＢとする。第１のオペアンプＯＰ１の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。
【数１４】
【００８２】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。
【数１５】
【００８３】
ここで、電荷保存の法則により、次式が成立する。
【数１６】
【００８４】
式（１６）に、式（１４）及び式（１５）を代入する。
【数１７】
【００８５】
式（１７）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数１８】
【００８６】
式（１８）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数１９】
【００８７】
式（１９）に示すように、式（１９）の伝達関数に対応する構成においては、２次のＨＰＦを表している。特に、式（１９）の伝達関数に対応する構成においては、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。
【００８８】
続いて、ゲイン調整回路ＧＡ１（ゲイン調整用キャパシターＣＧ）を含む構成における伝達関数を求める。
【００８９】
図７（Ａ）、図７（Ｂ）に、図２のＨＰＦ１０ａの構成の分割例を示す。図７（Ａ）は、ＨＰＦ１０ａの出力から帰還信号入力ノードＮＤまでの構成を表す。図７（Ｂ）は、ＨＰＦ１０ａの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ａの出力までの構成を表す。図７（Ａ）、図７（Ｂ）において、図２と同一部分には同一符号を付し、適宜説明を省略する。
【００９０】
図７（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）のように求められる。
【００９１】
次に、図７（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。ここで、式（１４）に対応して、時刻（ｎ−１）における第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々の電荷量は次式のようになる。このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＢとし、ゲイン調整用キャパシターＣＧの第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＰとする。
【数２０】
【００９２】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々について次式のように表される。
【数２１】
【００９３】
ここで、電荷保存の法則により、次式が成立する。
【数２２】
【００９４】
式（２２）に、式（２０）及び式（２１）を代入する。
【数２３】
【００９５】
式（２３）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数２４】
【００９６】
式（２４）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数２５】
【００９７】
式（２５）に示すように、第１の構成例におけるＨＰＦ１０ａの伝達関数は、式（１９）と同様に、２次のＨＰＦを表している。特に、第１の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。更に、式（１９）と比較して、分子部分のＰが独立に決まるため、ゲイン調整用キャパシターＣＧの容量値を変更することでＨＰＦ１０ａのゲインを自由に変更することができる。
【００９８】
ここで、式（４）に示す図４の構成の伝達関数と、式（２５）とにおいて、互いに伝達関数が同一であると仮定すると、１＋Ｐ＝Ｉとなる。従って、Ｐ＝Ｉ−１となり、ゲイン調整用キャパシターＣＧの容量値Ｐは、図４の構成の入力キャパシターの容量値Ｉより必ず小さくなる。
【００９９】
より具体的には、Ａ＝Ｂ＝Ｄ＝１として規格化する前の伝達関数（式（３）と式（１８））を比較すると、次式のようになる。
【数２６】
【０１００】
従って、Ｐ＝Ｉ−Ｂとなり、図４の構成の容量値Ｉの入力キャパシターを省略して、容量値Ｉから容量値Ｂだけ小さい容量値Ｐをゲイン調整用キャパシターＣＧとして設けるだけで、同じ伝達関数のＨＰＦの面積をより小さくできるようになる。
【０１０１】
これにより、第１の構成例によれば、直列に接続された入力キャパシターに入力信号を直接入力することなく、図４の構成よりも小さい面積で同様の伝達関数を有するＨＰＦを実現できるようになる。従って、例えばスリープ動作からの復帰時において入力キャパシターへの電荷の再充電等が不要となり、より面積が小さく、且つ高速起動に好適なＨＰＦを提供できるようになる。
【０１０２】
また、図２に示す位置にゲイン調整用キャパシターＣＧを設けるようにしたので、第１の入力キャパシター回路ＣＰ１の第３のスイッチＳＷ３の寄生容量の影響を小さくできる効果も有する。
【０１０３】
〔第２の構成例〕
本実施形態におけるＨＰＦ１０の構成は、図２に示す第１の構成例におけるＨＰＦ１０ａの構成に限定されるものではない。
【０１０４】
図８に、図１の第２の構成例におけるＨＰＦの回路図の一例を示す。図８において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
【０１０５】
第２の構成例におけるＨＰＦ１０ｂが第１の構成例におけるＨＰＦ１０ａと異なる点は、第１のＳＣ積分器１００１が有する第１の入力キャパシター回路ＣＰ１ｂの構成である。より具体的には、第１の入力キャパシター回路ＣＰ１ｂにおける第２のスイッチＳＷ２が、第１の入力キャパシターＣ１の一端とアナログ接地電位ＡＧＮＤとの間に挿入される点である。従って、第２の構成例では、入力信号ＶＩＮが第２のスイッチＳＷ２を介して第１の入力キャパシターＣ１に供給されない。
【０１０６】
ここで、図８に示す第２の構成例におけるＨＰＦ１０ｂの伝達関数を求める。その際、第１の構成例と同様に、ゲイン調整回路ＧＡ１としてのゲイン調整用キャパシターＣＧを省略した構成の伝達関数を求めた後、ゲイン調整回路ＧＡ１を含む構成の伝達関数を求める。
【０１０７】
図９（Ａ）、図９（Ｂ）に、図８のＨＰＦ１０ｂの構成のうちゲイン調整回路ＧＡ１を省略した構成における分割例を示す。図９（Ａ）は、ＨＰＦ１０ｂの出力から帰還信号入力ノードＮＤまでの構成を表す。図９（Ｂ）は、ＨＰＦ１０ｂの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ｂの出力までの構成を表す。図９（Ａ）、図９（Ｂ）において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１０８】
図９（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）と同様の式が得られる。また、図９（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目し、第１の構成例と同様に、時刻ｎ、時刻（ｎ−１）における電荷量は、各キャパシターについてそれぞれ次のようになる。このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の反転入力端子側に蓄積される電荷量を＋ＱＢとする。第１のオペアンプＯＰ１の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について、式（１４）が得られる。
【０１０９】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。
【数２７】
【０１１０】
ここで、電荷保存の法則より式（１６）が成立するので、式（１６）に、式（１４）及び式（２７）を代入すると、次式が成立する。
【数２８】
【０１１１】
式（２８）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数２９】
【０１１２】
式（２９）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数３０】
【０１１３】
式（３０）に示すように、式（３０）の伝達関数に対応する構成においては、２次のＨＰＦを表している。式（１９）の伝達関数と比較すると、分子部から明らかなように式（３０）の伝達関数に対応する構成の方が設計の自由度が低下するものの、十分にＨＰＦとして機能させることができる。しかも、式（１９）の伝達関数に対応する構成と比較して式（３０）の伝達関数に対応する構成の方が構成を簡素化できるようになる。この構成においても、第１の構成例と同様に、キャパシターの中でも容量値が最大の入力キャパシターを削除できるので、面積を大幅に削減できる効果を有する。
【０１１４】
続いて、ゲイン調整回路ＧＡ１（ゲイン調整用キャパシターＣＧ）を含む構成における伝達関数を求める。
【０１１５】
図１０（Ａ）、図１０（Ｂ）に、図８のＨＰＦ１０ｂの構成の分割例を示す。図１０（Ａ）は、ＨＰＦ１０ｂの出力から帰還信号入力ノードＮＤまでの構成を表す。図１０（Ｂ）は、ＨＰＦ１０ｂの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ｂの出力までの構成を表す。図１０（Ａ）、図１０（Ｂ）において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１１６】
図１０（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）のように求められる。
【０１１７】
次に、図１０（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。この場合、時刻（ｎ−１）における第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々の電荷量は式（２０）のようになる。このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＢとし、ゲイン調整用キャパシターＣＧの第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＰとする。
【０１１８】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々について次式のように表される。
【数３１】
【０１１９】
ここで、電荷保存の法則により、式（２２）が成立するため、式（２２）に、式（２０）及び式（３１）を代入する。
【数３２】
【０１２０】
式（３２）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数３３】
【０１２１】
式（３３）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数３４】
【０１２２】
式（３４）に示すように、第２の構成例におけるＨＰＦ１０ｂの伝達関数は、式（１９）と同様に、２次のＨＰＦを表している。特に、第２の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。更に、式（１９）と比較して、分子部分のＰが独立に決まるため、ゲイン調整用キャパシターＣＧの容量値を変更することでＨＰＦ１０ｂのゲインを自由に変更することができる。
【０１２３】
以上説明したように、第１の構成例又は第２の構成例によれば、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において、一般的な２次ＨＰＦを構成するキャパシターの中でも最大容量値のキャパシターを削除できるので、面積がより小さいＳＣ回路を用いたＨＰＦを提供できるようになる。
【０１２４】
〔変形例〕
ＨＰＦの入力端子に直列に接続されるキャパシターを省略できる構成は、次のような利点を有する。例えばＨＰＦがスリープ動作を行う場合には、起動するたびに、入力端子に直列に接続されるキャパシターに電荷を充電し直す必要があり、起動時間が長くなる。これに対して、第１の構成例又は第２の構成例によれば、例えばスリープ動作から起動された場合でも、入力端子に直列に接続されるキャパシターに電荷を再充電する時間を省略できるようになる。
【０１２５】
図１１に、第１の構成例の変形例におけるＨＰＦの回路図の一例を示す。図１１において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
【０１２６】
本変形例におけるＨＰＦ１０ｃの構成が図２に示す第１の構成例におけるＨＰＦ１０ａの構成と異なる点は、第９のスイッチＳＷ９及び第１０のスイッチＳＷ１０が追加されている点である。第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子と所与の電位との間に挿入される。図１１では、第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子とアナログ接地電位ＡＧＮＤとの間に挿入される。また、第１０のスイッチＳＷ１０は、入力信号ＶＩＮが供給されるノードと、第２のスイッチＳＷ２及び第１のオペアンプＯＰ１の非反転入力端子の接続ノードとの間に挿入される。
【０１２７】
図１２に、第２の構成例の変形例におけるＨＰＦの回路図の一例を示す。図１２において、図８と同様の部分には同一符号を付し、適宜説明を省略する。
【０１２８】
本変形例におけるＨＰＦ１０ｄの構成が図８に示す第２の構成例におけるＨＰＦ１０ｂの構成と異なる点は、第９のスイッチＳＷ９及び第１０のスイッチＳＷ１０が追加されている点である。第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子と所与の電位との間に挿入される。図１２では、第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子とアナログ接地電位ＡＧＮＤとの間に挿入される。また、第１０のスイッチＳＷ１０は、入力信号ＶＩＮが供給されるノードと、第１のオペアンプＯＰ１の非反転入力端子との間に挿入される。
【０１２９】
図１１及び図１２において、所与のパワーダウン信号が非アクティブのとき、第９のスイッチＳＷ９が非導通状態に設定され、第１０のスイッチＳＷ１０が導通状態に設定される。これに対して、このパワーダウン信号がアクティブになると、第９のスイッチＳＷ９が導通状態に設定され、第１０のスイッチＳＷ１０が非道通状態に設定される。そして、パワーダウン信号がアクティブになると、第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２にかかわらず、第１のスイッチＳＷ１〜第８のスイッチＳＷ８のすべてが、非道通状態に設定される。更に、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２は、パワーダウン信号がアクティブになると、各々が内蔵する動作電流がオフされる。こうすることで、パワーダウン信号がアクティブになったとき、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ＨＰＦ１０ｃ、ＨＰＦ１０ｄの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、パワーダウン信号を非アクティブとすることで、入力キャパシター及び帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。
【０１３０】
このような第１の構成例の変形例におけるＨＰＦ１０ｃ又は第２の構成例の変形例におけるＨＰＦ１０ｄによれば、第１の構成例におけるＨＰＦ１０ａ又は第２の構成例におけるＨＰＦ１０ｂが有する効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なＨＰＦを提供できるようになる。
【０１３１】
〔電子機器〕
本実施形態の第１の構成例又はその変形例、第２の構成例又はその変形例におけるＨＰＦは、例えば次のような電子機器に搭載することができる。
【０１３２】
図１３に、本実施形態における電子機器の構成例のブロック図を示す。図１３は、ＨＰＦとして、第１の構成例におけるＨＦＰ１０ａを含む例を表すが、ＨＰＦ１０ａに代えてＨＰＦ１０ｂ、ＨＰＦ１０ｃ又はＨＰＦ１０ｄを含んで構成されていてもよい。
【０１３３】
電子機器２００は、センサー回路２５０と、Ａ／Ｄ変換回路４３０と、演算処理回路４５０とを含む。センサー回路２５０は、互いに検出軸が異なる複数のセンサーを有し、各センサーからのセンサー出力を時分割多重する。このとき、センサー回路２５０は、静止時信号ＶＲＥＦも、各センサーのセンサー出力と共に時分割多重する。本実施形態では、静止時信号ＶＲＥＦは、センサー回路２５０が有する複数のセンサーで共通の信号であり、複数のセンサーのうちの１つのセンサーのアナログ接地電位ＡＧＮＤを採用する。
【０１３４】
センサー回路２５０からの時分割多重信号は、Ａ／Ｄ変換回路４３０に供給される。Ａ／Ｄ変換回路４３０は、時分割多重信号に対してＡ／Ｄ変換を行う。Ａ／Ｄ変換回路４３０によってＡ／Ｄ変換された信号は演算処理回路４５０に入力される。演算処理回路４５０は、Ａ／Ｄ変換された信号に対して所与の演算処理を行う。この演算処理回路４５０は、静止時信号ＶＲＥＦに対応したデジタル信号を基準として、センサー回路２５０が有する複数のセンサーからの複数のセンサー出力に基づいた演算処理を行うことができる。
【０１３５】
センサー回路２５０は、所与の検出空間において定義されるＸ軸を検出軸とするセンサー３００Ｘ、該検出空間においてＸ軸と直交するＹ軸を検出軸とするセンサー３００Ｙ、該検出空間においてＸ軸及びＹ軸と直交するＺ軸を検出軸とするセンサー３００Ｚ、各センサーに対応して設けられたＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、ＨＰＦ４００Ｚ、各ＨＰＦに対応して設けられたＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、ＬＰＦ４１０Ｚ、時分割多重回路４２０を含む。
【０１３６】
センサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚの各々は、同様の構成を有しており、発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号としてのセンサー信号を出力する。本実施形態におけるセンサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚの各々は、角速度を測定対象とする角速度センサーとして説明するが、例えば加速度センサー等の他の物理量を測定対象とするセンサーであってもよい。
【０１３７】
ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚの各々は、同様の構成を有しており、対応するセンサーからのセンサー信号の直流成分や使用周波数帯域以下の周波数成分を遮断する。ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚは、例えば上記のＨＰＦ１０ａ、ＨＰＦ１０ｂ又はＨＰＦ１０ｃを採用することができる。
【０１３８】
ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚの各々を、入力抵抗（Ｒ）及び容量（Ｃｉ）の時定数を利用したＲＣ積分回路で実現する場合、そのカットオフ周波数ｆｃは、ｆｃ＝（１／（２π・Ｃｉ・Ｒ））のように表される。Ｃｉは、オペアンプの帰還ループに設けられる帰還キャパシター（積分容量）である。カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とする場合を想定すると、帰還キャパシターＣｉの容量値が大きくなり、回路の占有面積が飛躍的に増大する。よって、入力抵抗Ｒの抵抗値を大きくする必要がある上、構成素子の製造ばらつきによって、特性が変動する幅が大きくなる。
【０１３９】
これに対して、入力抵抗ＲをＳＣ回路で構成したＳＣＦ回路では、その入力抵抗Ｒの抵抗値は、Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数、Ｃｓ：スイッチトキャパシターの容量）のように表される。ここで、サンプリングクロック周波数ｆｓを低くすれば、ＳＣ回路で構成された入力抵抗Ｒの等価抵抗を高抵抗化することができる。従って、ＳＣ回路を用いてＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚを構成することで、キャパシターの容量の相対値で特性を精度良く決めることができるようになり、集積化に好適なセンサー回路２５０を提供できるようになる。
【０１４０】
そして、本実施形態では、センサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚのうちの１つを構成するアナログ回路のアナログ接地電位ＡＧＮＤと同電位の静止時信号ＶＲＥＦが出力され、ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚのアナログ接地電位として供給される。これにより、温度変動や時間変動によって各々の静止時出力が個別に変化する複数のセンサーからの複数のセンサー信号の変動をセンサー毎に補正する必要がなくなる。この結果、１つの静止時信号ＶＲＥＦを基準に複数のセンサー信号の変動を補正でき、複雑なアルゴリズムで補正することなく、センサー信号の変動の補正処理を大幅に簡素化できるようになる。
【０１４１】
ＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、及びＬＰＦ４１０Ｚの各々は、公知のＬＰＦで実現でき、アンチエリアシングフィルターとして機能すると共に、対応するＨＰＦの出力に対してゲイン調整できるようになっている。
【０１４２】
時分割多重回路４２０は、ＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、及びＬＰＦ４１０Ｚの各々の出力と、静止時信号ＶＲＥＦとを時分割多重する。
【０１４３】
図１４に、図１３のセンサー３００Ｚの構成例のブロック図を示す。図１４は、センサー３００Ｚの構成例を表すが、静止時信号ＶＲＥＦを出力する点を除いてセンサー３００Ｘ及びセンサー３００Ｙは同様の構成を有する。
【０１４４】
センサー３００Ｚは、角速度を測定対象の物理量とする物理量測定装置である。センサー３００Ｚは、駆動回路（駆動装置）３１０Ｚと、検出回路（検出装置）３５０Ｚとを含む。また、センサー３００Ｚは、圧電材料で形成され駆動振動片及び検出振動片を有する振動片（振動子）３２０を含む。
【０１４５】
駆動回路３１０Ｚは、駆動振動片に設けられた駆動電極３２２ａ、３２２ｂを介して駆動振動片を発振ループ内に設け、駆動振動片（広義には振動子）を励振させる。駆動回路３１０Ｚは、電流電圧変換器３３０、オートゲインコントロール（Auto Gain Control：以下、ＡＧＣと略す）回路３３２、帯域通過フィルター（Band Pass Filter：以下、ＢＰＦと略す）３３４、ゲインコントロールアンプ（Gain Control Amplifier：以下、ＧＣＡと略す）３３６、２値化回路３３８を含む。駆動振動片の駆動電極３２２ａは、電流電圧変換器３３０の入力に電気的に接続され、電流電圧変換器３３０の出力は、ＡＧＣ回路３３２及びＢＰＦ３３４に入力される。ＢＰＦ３３４は、発振ループ内の発振信号の位相調整回路として機能し、ＢＰＦ３３４の出力は、ＧＣＡ３３６及び２値化回路３３８に入力される。ＡＧＣ回路３３２は、電流電圧変換器３３０の出力に基づいて、ＧＣＡ３３６のゲインを制御する。ＧＣＡ３３６の出力は、駆動振動片の駆動電極３２２ｂに電気的に接続される。２値化回路３３８は、発振ループ内の発振信号を２値化し、参照信号として検出回路３５０Ｚに出力する。
【０１４６】
なお、図１４では、駆動回路３１０Ｚの内部に振動片３２０の駆動振動片を設けるものとして説明したが、駆動回路３１０Ｚの外部に振動片３２０の駆動振動片が設けられていてもよい。
【０１４７】
検出回路３５０Ｚは、交流増幅回路３６０と、同期検波回路３７０と、直流増幅器３７２とを含む。交流増幅回路３６０は、第１の電流電圧変換器３６２と、第２の電流電圧変換器３６４と、交流増幅器３６６と、ＢＰＦ３６８とを含む。
【０１４８】
第１の電流電圧変換器３６２の入力には、振動片３２０の検出振動片に設けられた検出電極３２４ａで発生した信号が供給され、第２の電流電圧変換器３６４の入力には、振動片３２０の検出振動片に設けられた検出電極３２６ａで発生した信号（検出電極３２４ａで発生した信号と逆極性の信号）が供給される。なお、振動片３２０の検出振動片に設けられた検出電極３２４ｂ、３２６ｂには、アナログ接地電位が供給される。第１の電流電圧変換器３６２及び第２の電流電圧変換器３６４の各々は、検出電極３２４ａ、３２６ａで発生した信号を電圧値に変換し、変換された２つの電圧値を用いて交流増幅器３６６により交流増幅される。ＢＰＦ３６８は、交流増幅器３６６によって増幅された信号の周波数帯域のうち、駆動回路３１０Ｚの発振信号の発振周波数を含む所定の帯域のみを通過させる。同期検波回路３７０は、２値化回路３３８によって２値化された参照信号に同期して、発振信号に対して９０度位相がずれた検波信号を取り出す。直流増幅器３７２は、インピーダンス変換回路として機能し、その出力インピーダンスを低インピーダンス化すると共に、検波信号を増幅する。これにより、検出回路３５０Ｚの後段の回路には、タイミングに応じて出力インピーダンスが変化する同期検波回路３７０ではなく、直流増幅器３７２の出力信号がセンサー信号Ｖｏ＿Ｚとして出力される。
【０１４９】
また、センサー３００Ｚでは、駆動回路３１０Ｚを構成するアナログ回路（例えば電流電圧変換器３３０、ＡＧＣ３３２、ＢＰＦ３３４、ＧＣＡ３３６、２値化回路３３８）のアナログ接地電位ＡＧＮＤと、検出回路３５０Ｚを構成するアナログ回路（例えば第１の電流電圧変換器３６２、第２の電流電圧変換器３６４、交流増幅器３６６、ＢＰＦ３６８、同期検波回路３７０、直流増幅器３７２）のアナログ接地電位ＡＧＮＤとが同電位に設定され、アナログ接地電位ＡＧＮＤと同電位の信号が静止時信号ＶＲＥＦとして出力される。
【０１５０】
このような駆動回路３１０Ｚでは、上記の構成の発振ループ内のゲインが「１」より大きい状態で発振スタートする。この時点では、駆動振動片への入力は雑音のみであるが、この雑音は、目的とする駆動振動の固有共振周波数を含む幅広い周波数の波動を含む。振動片３２０の駆動振動片の周波数フィルター作用によって、目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が電流電圧変換器３３０において電圧値に変換され、ＡＧＣ回路３３２は、この電圧値に基づいてＧＣＡ３３６のゲインを制御することで発振ループ内の発振振幅を制御する。発振ループ内でこうした操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くなり、ＧＣＡ３３６のゲイン制御によって、次第に、発振ループを信号が１周する間の利得（ループゲイン）が「１」となり、この状態で駆動振動片が安定発振する。
【０１５１】
駆動振動片を励振させて安定発振状態になり、振動片３２０を所与の方向に回転させると、コリオリ力が振動片３２０に作用し、検出振動片が屈曲振動する。検出振動片には検出電極が設けられ、検出回路３５０Ｚは、２つの検出電極から互いに極性が異なる検出信号を交流増幅した後、駆動回路３１０Ｚからの参照信号を用いて同期検波して、センサー信号Ｖｏ＿Ｚとして出力する。
【０１５２】
図１５に、図１３の電子機器２００のハードウェア構成例のブロック図を示す。図１５において、図１３と同様の部分には同一符号を付し、適宜説明を省略する。
【０１５３】
電子機器２００は、センサー回路２５０と、Ａ／Ｄ変換回路４３０と、表示部５５０と、クロック生成回路５１０と、ＣＰＵ等の処理部５２０と、メモリー５３０と、操作部５４０とを有する。電子機器２００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。図１３の演算処理回路４５０の機能は、例えばメモリー５３０に格納されたプログラムを読み込んで、該プログラムに対応した処理を実行する処理部５２０によって実現される。なお、Ａ／Ｄ変換回路４３０は、処理部５２０に内蔵されていてもよい。
【０１５４】
このような電子機器２００において、センサー回路２５０によって検出された測定対象の物理量に応じて生成されたセンサー信号に対して、Ａ／Ｄ変換回路４３０においてＡ／Ｄ変換処理を行う。処理部５２０は、メモリー５３０に記憶されたプログラムに従って、操作部５４０からの情報を用いて、Ａ／Ｄ変換処理後のデジタル信号に対して演算処理を行う。そして、処理部５２０は、その演算処理結果に対応して電子機器２００の各部を制御する制御信号を生成する一方、操作部５４０からの情報及び演算処理結果の少なくとも一方に基づいて表示データを生成して、例えばメモリー５３０に保存する。電子機器２００は、このメモリー５３０に保存された表示データに基づいて表示部５５０に画像を表示することができる。従って、電子機器２００では、センサー回路２５０からのセンサー信号に基づいて、表示部５５０に表示させる画像を変化させることができる。
【０１５５】
図１６に、電子機器２００の処理例のフロー図を示す。例えば、図１５のメモリー５３０に図１６に示す処理手順を指示するプログラムが記憶されており、処理部５２０がメモリー５３０から読み込んだプログラムに対応した処理を実行することで、以下の処理をソフトウェア処理により実現できるようになっている。
【０１５６】
まず、処理部５２０は、Ａ／Ｄ変換回路４３０によってセンサー回路２５０からの時分割多重信号をＡ／Ｄ変換したＡ／Ｄ変換データを受信する（ステップＳ１０）。その後、処理部５２０は、Ａ／Ｄ変換データから、各センサーのセンサー信号と静止時信号ＶＲＥＦとを分離する（ステップＳ１２）。そして、処理部５２０は、センサー３００Ｘからのセンサー信号Ｖｏ＿Ｘと静止時信号ＶＲＥＦとの差分ΔＸを求め（ステップＳ１４）、センサー３００Ｙからのセンサー信号Ｖｏ＿Ｙと静止時信号ＶＲＥＦとの差分ΔＹを求め（ステップＳ１６）、センサー３００Ｚからのセンサー信号Ｖｏ＿Ｚと静止時信号ＶＲＥＦとの差分ΔＺを求める（ステップＳ１８）。
【０１５７】
続いて、処理部５２０は、ステップＳ１４、ステップＳ１６、ステップＳ１８で求められた差分ΔＸ、ΔＹ、ΔＺを用いて積分を行うことで、検出軸毎に角速度及び回転角度を算出し（ステップＳ２０）、該角速度又は回転角度に対応した制御信号を生成し（ステップＳ２２）、一連の処理を終了する（エンド）。これにより、電子機器２００は、Ｘ軸、Ｙ軸及びＺ軸を検出軸とするセンサー出力に応じて制御される。
【０１５８】
これにより、静止時信号ＶＲＥＦがすべてのセンサーにおいて基準となるため、センサー毎にセンサー信号の変動を補正する必要がない電子機器を提供できるようになる。しかも、本実施形態のＨＰＦを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能なＩＣを実現することができる。よって、このＨＰＦを搭載する電子機器２００は、小型で高性能な電子機器となる。
【０１５９】
以上、本発明に係るＳＣ回路を用いたＨＰＦ及び電子機器等を上記の実施形態の各構成例又はその変形例に基づいて説明したが、本発明は上記の実施形態の各構成例又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１６０】
（１）上記の実施形態の各構成例又はその変形例において示したスイッチ及びキャパシターの構成に本発明が限定されるものではない。例えば、スイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして、ＭＯＳトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。従って、このような変形例は、すべて本発明に含まれるものとする。
【０１６１】
（２）上記の実施形態の各構成例又はその変形例では、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合について説明したが、クロック周波数やカットオフ周波数にかかわらず適用することは可能である。
【０１６２】
（３）上記の実施形態の各構成例又はその変形例では、２次のＨＰＦを例に説明したが、３以上の次数のＨＰＦに適用することができる。
【０１６３】
（４）上記の実施形態の各構成例又はその変形例におけるＨＰＦが適用される電子機器は、図１３〜図１６で説明したものに限定されることなく、種々の電子機器に搭載できることはいうまでもない。
【符号の説明】
【０１６４】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，４００Ｘ，４００Ｙ，４００Ｚ…ＨＰＦ、
１００１…第１のＳＣ積分器、 １００２…第２のＳＣ積分器、
１００Ｍ−１…第（Ｍ−１）のＳＣ積分器、 １００Ｍ…第ＭのＳＣ積分器、
２００…電子機器、 ２５０…センサー回路、
３００Ｘ，３００Ｙ，３００Ｚ…センサー、 ３１０Ｚ…駆動回路、 ３２０…振動片、
３２２ａ，３２２ｂ…駆動電極、
３２４ａ，３２４ｂ，３２６ａ，３２６ｂ…検出電極、 ３３０…電流電圧変換器、
３３２…ＡＧＣ、 ３３４，３６８…ＢＰＦ、 ３３６…ＧＣＡ、
３３８…２値化回路、 ３５０Ｚ…検出回路、 ３６０…交流増幅回路、
３６２…第１の電流電圧変換器、 ３６４…第２の電流電圧変換器、
３６６…交流増幅器、 ３７０…同期検波回路、 ３７２…直流増幅器、
４１０Ｘ，４１０Ｙ，４１０Ｚ…ＬＰＦ、 ４２０…時分割多重回路、
４３０…Ａ／Ｄ変換回路、 ４５０…演算処理回路、 ５１０…クロック生成回路、
５２０…処理部、 ５３０…メモリー、 ５４０…操作部、 ５５０…表示部、
ＡＧＮＤ…アナログ接地電位、 Ｃ１…第１の入力キャパシター、
Ｃ２…第２の入力キャパシター、 Ｃ３…第３の入力キャパシター、
ＣＧ…ゲイン調整用キャパシター、 ＣＰ１，ＣＰ１ｂ…第１の入力キャパシター回路、
ＣＰ２…第２の入力キャパシター回路、 Ｃｒ１…第１の帰還キャパシター、
Ｃｒ２…第２の帰還キャパシター、 ＧＡ…ゲイン調整回路、
ＮＤ…帰還信号入力ノード、 ＯＰ１…第１のオペアンプ、
ＯＰ２…第２のオペアンプ、 ＳＷ１〜ＳＷ１０…第１のスイッチ〜第１０のスイッチ、
ＶＩＮ…入力信号、 ＶＯＵＴ…出力信号、 ＶＲＥＦ…静止時信号
【技術分野】
【０００１】
本発明は、スイッチトキャパシター回路を用いたハイパスフィルター及び電子機器等に関する。
【背景技術】
【０００２】
微少な振幅を有するアナログ信号を扱うセンサーでは、１／ｆノイズ等の各種ノイズに埋もれた信号の中から所望の周波数帯域の信号成分を抽出して処理する必要がある。このとき、低周波帯域の信号成分を通過させるローパスフィルター（Low Pass Filter：以下、ＬＰＦ）や高周波帯域の信号成分を通過させるハイパスフィルター（High Pass Filter：以下。ＨＰＦ）をスイッチトキャパシター（Switched Capacitor：以下、ＳＣ）回路で構成することで、キャパシターの容量比により高精度なフィルターを実現できることが知られている。
【０００３】
このようなＳＣ回路で構成されるフィルターであるスイッチトキャパシターフィルター（Switched Capacitor Filter：ＳＣＦ）回路について、例えば特許文献１、特許文献２に開示されている。特許文献１には、入力キャパシターを付加することで帰還キャパシターへの転送電荷量を減少させて、キャパシターの容量比及び容量比の総和を小さくできるＨＰＦが開示されている。また特許文献２には、直流レベルの変換を行うために、カップリングコンデンサーと、ＳＣ回路で実現した等価抵抗とによりＨＰＦを構成するようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−６１７９３号公報
【特許文献２】特開２００７−２０１３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
センサーの用途においては、ＬＰＦのカットオフ周波数に比べてＨＰＦのカットオフ周波数を著しく低くする必要がある。そのため、ＳＣ回路でＬＰＦを構成する場合のキャパシターの容量比に比べて、ＳＣ回路でＨＰＦを構成する場合のキャパシターの容量比を大きくする必要がある。従って、集積化する場合に、ＬＰＦに比べてＨＰＦの面積が大きくなる。
【０００６】
また、ＨＰＦの特性上、使用周波数帯域の位相が進むため、ＨＰＦのカットオフ周波数は使用周波数帯域に比べて１／１０００程度にすることが望ましい。一方、使用周波数の位相関係を維持するため、ＳＣ回路を構成するスイッチのクロック周波数は、使用周波数帯域の１０倍程度に高くすることが望ましい。即ち、ＳＣ回路を構成するスイッチのクロックの周波数とＨＰＦのカットオフ周波数との差がより一層大きくなり、この差が大きくなればなるほど、ＳＣ回路でＨＰＦを構成する場合のキャパシターの容量比が大きくなり、集積化が困難になる傾向にある。
【０００７】
ところが、特許文献１に開示された技術では、入力端子に直列に入力キャパシターを接続するため、該入力キャパシターの容量を非常に大きくする必要があり、面積が大きくなる。また、特許文献２に開示された技術では、等価抵抗に置き換えることでサンプリングノイズが多く発生し、精度を低下させてしまう上に、ＨＰＦのＱ値やゲイン等を変更できず設計の自由度を失う。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、設計の自由度を失うことなく、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるＳＣ回路を用いたＨＰＦ及び該ＨＰＦを含む電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
（１）本発明の一態様は、スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターは、第１の入力端、第２の入力端及び出力端を備える第１のオペアンプと、第１の入力キャパシターと、前記出力端から帰還される帰還信号に対して前記ハイパスフィルターのゲイン調整を行うゲイン調整回路とを有する第１のスイッチトキャパシター積分器を含み、前記第１の入力端に、前記ハイパスフィルターの入力信号が供給され、前記第２の入力端に、前記帰還信号が前記第１の入力キャパシターを介して供給され、前記出力端から前記ハイパスフィルターの出力信号が出力される。
【００１０】
本態様においては、ハイパスフィルターの入力に直列に接続されたキャパシターを介在させることなく、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される。これにより、一般的なハイパスフィルターにおいて入力と直列に接続されて設けられるキャパシターが不要となり、同じ伝達関数で実現した場合でもより面積を小さくできるようになる。しかも、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合、一般的なハイパスフィルターにおいては最も容量値が大きくなるキャパシターを不要にできる。そのため、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００１１】
（２）本発明の他の態様に係るスイッチトキャパシター回路を用いたＭ次のハイパスフィルターでは、前記ゲイン調整回路は、前記第２の入力端と所与の電位との間に接続されるゲイン調整用キャパシターを含む。
【００１２】
本態様によれば、入力に直列にキャパシターが接続される一般的なハイパスフィルターと同様にゲインが調整でき、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるハイパスフィルターを、非常に簡素な構成で実現できるようになる。
【００１３】
（３）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記所与の電位は、少なくとも前記第１のオペアンプと共通の接地電位である。
【００１４】
本態様によれば、上記の効果に加えて、構成が簡素なハイパスフィルターを提供できるようになる。
【００１５】
（４）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が前記第１の入力端と接続される。
【００１６】
本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して入力信号を第１のオペアンプの第２の入力端に供給する期間を設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００１７】
（５）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターを有し、前記第１の入力キャパシターに充電された電荷が、所与の第２の期間において前記第１の入力キャパシターと前記第１の帰還キャパシターとに分配される。
【００１８】
本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して入力信号を第１のオペアンプの第２の入力端に供給する期間と、第１の入力キャパシターに充電された電荷が第１の入力キャパシターと第１の帰還キャパシターとに分配される期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００１９】
（６）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、前記第１の入力キャパシターの一端と前記第１の入力端との間に設けられる第２のスイッチと、前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、前記第１の入力キャパシターの他端と基準電位との間に設けられる第４のスイッチとを含む。
【００２０】
本態様によれば、上記の効果に加えて、第１のスイッチ〜第４のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第２のスイッチを第１の入力キャパシターの一端と第１のオペアンプの第１の入力端との間に設けることで、ハイパスフィルターの入力信号を第１の入力キャパシターを介して第１のオペアンプの第２の入力端に供給できるようにしている。これにより、設計の自由度を向上させることができるようになる。
【００２１】
（７）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１の入力キャパシターは、前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が基準電位と接続され、所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続される。
【００２２】
本態様によれば、ハイパスフィルターの入力信号が第１のオペアンプの第１の入力端に供給される状態で、スイッチトキャパシター積分器の第１の入力キャパシターを介して基準電位を第１のオペアンプの第２の入力端に供給する期間と、スイッチトキャパシター積分器の第１の入力キャパシターを介して第１のオペアンプの第２の入力端に帰還信号を供給する期間とを設けることで、ハイパスフィルターの入力に直列に接続されたキャパシターを不要にしている。これにより、非常に簡素な構成で、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００２３】
（８）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第１のスイッチトキャパシター積分器は、前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、前記第１の入力キャパシターの一端と前記基準電位との間に設けられる第２のスイッチと、前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、前記第１の入力キャパシターの他端と前記基準電位との間に設けられる第４のスイッチとを含む。
【００２４】
本態様によれば、上記の効果に加えて、第１のスイッチ〜第４のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を簡素な構成で実現できるようになる。また、本態様においては、第２のスイッチを第１の入力キャパシターの一端と基準電位との間に設けることで、ハイパスフィルターの入力信号は、第１のオペアンプの第１の入力端のみに供給できるようにしている。これにより、構成が簡素化される。
【００２５】
（９）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記出力端と前記帰還信号入力ノードとの間に挿入される第２のスイッチトキャパシター積分器を含む。
【００２６】
本態様によれば、上記の効果に加えて、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いた２次のハイパスフィルターを提供できるようになる。
【００２７】
（１０）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第２のスイッチトキャパシター積分器は、その出力端が前記帰還信号入力ノードに接続される第２のオペアンプと、前記第２のオペアンプの仮想接地端と前記第２のオペアンプの出力端との間に挿入される第２の帰還キャパシターと、第２の入力キャパシターと、前記第１のオペアンプの出力端と前記第２のオペアンプの仮想接地端との間に挿入される第３の入力キャパシターと、前記第２のオペアンプの仮想接地端と前記第２の入力キャパシターの一端との間に設けられる第５のスイッチと、前記第２の入力キャパシターの一端と前記基準電位との間に設けられる第６のスイッチと、前記第２の入力キャパシターの他端と前記第１のオペアンプの出力端との間に設けられる第７のスイッチと、前記第２の入力キャパシターの他端と基準電位との間に設けられる第８のスイッチとを含む。
【００２８】
本態様によれば、上記の効果に加えて、第５のスイッチ〜第８のスイッチを設け、各スイッチのスイッチ制御を行うことで、第１の帰還キャパシターと第１の入力キャパシターとを用いたスイッチトキャパシター動作を行う２次のハイパスフィルターを簡素な構成で実現できるようになる。
【００２９】
（１１）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターでは、前記第２のスイッチ、前記第３のスイッチ、第５のスイッチ及び前記第７のスイッチの各々は、第１のクロックによってスイッチ制御され、前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチの各々は、前記第１のクロックとは逆相の第２のクロックによってスイッチ制御される。
【００３０】
本態様によれば、スイッチトキャパシター回路を構成するスイッチの各々を、互いに逆相の第１のクロック及び第２のクロックのいずれかで動作させるようにしたので、簡素なクロック制御により、上記の効果が得られるスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００３１】
（１２）本発明の他の態様に係るスイッチトキャパシター回路を用いたハイパスフィルターは、前記第１の入力端と前記基準電位との間に設けられた第９のスイッチを含む。
【００３２】
本態様によれば、第１のオペアンプの第１の入力端と基準電位との間に第９のスイッチを設けるようにしたので、ハイパスフィルターを構成するスイッチトキャパシター回路の各スイッチ及び各オペアンプを適宜制御することで、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ハイパスフィルターの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、各入力キャパシター及び各帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。この結果、上記の効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なスイッチトキャパシター回路を用いたハイパスフィルターを提供できるようになる。
【００３３】
（１３）本発明の他の態様は、電子機器が、センサーと、前記センサーの出力信号に対してハイパスフィルター処理を行う上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含む。
【００３４】
本態様によれば、スイッチトキャパシター回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において面積をより小さくできるスイッチトキャパシター回路を用いたハイパスフィルターを搭載する電子機器を提供できる。
【００３５】
（１４）本発明の他の態様は、電子機器が、センサーと、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行う。
【００３６】
本態様によれば、基準電位を基準にセンサーからの出力を処理することで、複雑なアルゴリズムで補正することなく、センサーからの出力の変動をキャンセルでき、処理負荷を大幅に軽減させる電子機器を提供できるようになる。
【００３７】
（１５）本発明の他の態様は、電子機器が、複数のセンサーと、前記複数のセンサーの各々に対応して設けられた上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、前記複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行う。
【００３８】
本態様においては、複数のセンサーを含む電子機器において、複数のセンサーの各々に対応して上記のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターを設けている。そして、複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に複数のセンサーからの出力に基づいて処理させるようにしたので、センサー毎にセンサーからの出力の変動を補正する必要がない電子機器を提供できるようになる。しかも、上記のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能な集積回路装置を実現することができる。よって、このハイパスフィルターを搭載する電子機器を、小型で高性能化することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るＳＣ回路を用いたＨＰＦの構成例を示す図。
【図２】図１の第１の構成例におけるＨＰＦの回路図の一例を示す図。
【図３】第１のクロックと第２のクロックの説明図。
【図４】比較例における２次のＨＰＦの構成例の回路図。
【図５】図４のＨＰＦのシグナルフロー図。
【図６】図６（Ａ）、図６（Ｂ）は図２のＨＰＦの構成のうちゲイン調整回路を省略した構成における分割例を示す図。
【図７】図７（Ａ）、図７（Ｂ）は図２のＨＰＦの構成の分割例を示す図。
【図８】図１の第２の構成例におけるＨＰＦの回路図の一例を示す図。
【図９】図９（Ａ）、図９（Ｂ）は図８のＨＰＦの構成のうちゲイン調整回路ＧＡ１を省略した構成における分割例を示す図。
【図１０】図１０（Ａ）、図１０（Ｂ）は図８のＨＰＦの構成の分割例を示す図。
【図１１】第１の構成例の変形例におけるＨＰＦの回路図の一例を示す図。
【図１２】第２の構成例の変形例におけるＨＰＦの回路図の一例を示す図。
【図１３】本実施形態における電子機器の構成例のブロック図。
【図１４】図１３のセンサーの構成例のブロック図。
【図１５】図１３の電子機器のハードウェア構成例のブロック図。
【図１６】電子機器の処理例のフロー図。
【発明を実施するための形態】
【００４０】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、以下の実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４１】
図１に、本発明の一実施形態に係るＳＣ回路を用いたＨＰＦの構成例を示す。図１は、Ｍ（Ｍは２以上の整数）次のＨＰＦの構成の概要を表す。
【００４２】
ＨＰＦ１０は、第１のＳＣ積分器１００１、・・・、第（Ｍ−１）のＳＣ積分器１００Ｍ−１、第ＭのＳＣ積分器１００Ｍを含む。ＨＰＦ１０には入力信号ＶＩＮが入力され、ＨＰＦ１０は入力信号ＶＩＮに対して行ったハイパスフィルター処理後の出力信号ＶＯＵＴを出力する。第１のＳＣ積分器１００１〜第ＭのＳＣ積分器１００Ｍの各々は、スイッチ及びキャパシターにより構成されるＳＣ回路を用いた積分器であるが、第１のＳＣ積分器１００１の構成は、ＨＰＦ１０のゲインを調整するゲイン調整手段を含む点で、第２のＳＣ積分器１００２（図示せず）〜第ＭのＳＣ積分器１００Ｍの各々の構成と異なる。第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍの各々は、第１のＳＣ積分器１００１の出力を第１のＳＣ積分器１００１の入力に帰還させる帰還経路上に設けられる。図示を省略しているが、図１において、当該ＳＣ積分器内のノードが、他のＳＣ積分器内のノードと電気的に接続される構成であってもよい。
【００４３】
第１のＳＣ積分器１００１は、第１のオペアンプＯＰ１と、第１の帰還キャパシターＣｒ１と、ゲイン調整回路ＧＡ１と、第１の入力キャパシター回路ＣＰ１とを含む。第１のオペアンプＯＰ１は、非反転入力端子（第１の入力端）と反転入力端子（第２の入力端）とを有し、非反転入力端子への入力信号と反転入力端子への入力信号との差分に対応した増幅信号を出力端子（出力端）から出力する。第１のオペアンプＯＰ１の非反転入力端子には、ＨＰＦ１０の入力信号ＶＩＮが入力される。第１のオペアンプＯＰ１の反転入力端子には、第１の入力キャパシター回路ＣＰ１の出力が接続される。また、第１の入力キャパシター回路ＣＰ１の出力にはゲイン調整回路ＧＡ１が接続され、ゲイン調整回路ＧＡ１は、第１の入力キャパシター回路ＣＰ１の出力に対してゲインを調整する制御を行う。第１のオペアンプＯＰ１の出力端子の信号が、ＨＰＦ１０の出力信号ＶＯＵＴとなる。第１の帰還キャパシターＣｒ１は、第１のオペアンプＯＰ１の出力端子と反転入力端子との間に挿入される。第１の入力キャパシター回路ＣＰ１は、１又は複数のスイッチと、第１の入力キャパシターＣ１を含む１又は複数のキャパシターとで構成される。
【００４４】
第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍを介して処理された第１のオペアンプＯＰ１の出力端子からの出力信号ＶＯＵＴに対応した帰還信号が、帰還信号入力ノードＮＤに入力される。第１の入力キャパシター回路ＣＰ１では、帰還信号入力ノードＮＤと第１のオペアンプＯＰ１の反転入力端子との間に、第１の入力キャパシターＣ１が挿入可能に設けられる。即ち、ＨＰＦ１０の出力信号を出力する第１のオペアンプＯＰ１が有する端子のうち非反転入力端子には、ＨＰＦ１０の入力信号が供給されると共に、第１のオペアンプＯＰ１の反転入力端子には、該第１のオペアンプＯＰ１の出力端子から帰還された帰還信号が第１の入力キャパシター回路ＣＰ１（第１の入力キャパシターＣ１）を介して供給される。
【００４５】
このとき、第１の入力キャパシター回路ＣＰ１を構成する各スイッチは、２相のクロックによりスイッチ制御される。そして、このクロックにより規定される所与の第１の期間において、第１の入力キャパシターＣ１を介して入力信号ＶＩＮ又は基準電位であるアナログ接地電位ＡＧＮＤが第１のオペアンプＯＰ１の反転入力端子に供給され、このクロックにより規定される所与の第２の期間において、第１の入力キャパシターＣ１を介して帰還信号が第１のオペアンプＯＰ１の反転入力端子に供給される。
【００４６】
第２のＳＣ積分器１００２〜第ＭのＳＣ積分器１００Ｍの各々は、第１のＳＣ積分器１００１と同様に、例えばオペアンプと、該オペアンプの入力側に設けられる入力キャパシター回路と、該オペアンプの入力と出力との間に挿入される帰還キャパシターとを含んで構成される。各ＳＣ積分器の入力キャパシター回路の構成は、互いに異なってもよい。
【００４７】
なお、図１において、第１のＳＣ積分器１００１は、ゲイン調整回路ＧＡ１を含む構成を有しているが、ゲイン調整回路ＧＡ１が第１のＳＣ積分器１００１の外部に設けられていてもよい。
【００４８】
このように、ＨＰＦ１０の入力端子に直列に接続されたキャパシターを介在させることなく、ＨＰＦ１０の入力信号ＶＩＮが第１のオペアンプＯＰ１の非反転入力端子に供給される。これにより、後述するように最も容量が大きくなるキャパシターが不要となり、面積を小さくできるようになる。また、例えばＨＰＦ１０をスリープ動作させる場合に、スリープ動作から復帰するときに、このキャパシターに電荷を再充電する必要がなくなり、スリープ動作が可能で、且つ、高速復帰できるＨＰＦを提供できるようになる。
【００４９】
以下では、Ｍが２であるものとして、具体的な構成例について説明する。
【００５０】
〔第１の構成例〕
図２に、図１の第１の構成例におけるＨＰＦの回路図の一例を示す。図２において、図１と対応する部分には同一符号を付し、適宜説明を省略する。なお、図２では、Ｆｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで採用される各キャパシターの容量値の符号をそのまま付している。
【００５１】
第１の構成例におけるＨＰＦ１０ａは、第１のＳＣ積分器１００１と、第２のＳＣ積分器１００２とを含む２次のＨＰＦである。第１の帰還キャパシターＣｒ１の容量値は、Ｂである。第１の入力キャパシター回路ＣＰ１は、上記のように第１の入力キャパシターＣ１（容量値Ａ）を含む。そして、第１の入力キャパシター回路ＣＰ１は、帰還信号入力ノードＮＤと第１の入力キャパシターＣ１の一端との間に設けられる第１のスイッチＳＷ１と、第１の入力キャパシターＣ１の一端と第１のオペアンプＯＰ１の非反転入力端子（第１の入力端）との間に設けられる第２のスイッチＳＷ２と、第１の入力キャパシターＣ１の他端と第１のオペアンプＯＰ１の反転入力端子（第２の入力端）との間に設けられる第３のスイッチＳＷ３と、第１の入力キャパシターＣ１の他端とアナログ接地電位ＡＧＮＤ（基準電位）との間に設けられる第４のスイッチＳＷ４とを含む。
【００５２】
また、ゲイン調整回路ＧＡ１として、第１のＳＣ積分器１００１は、第１のオペアンプＯＰ１の反転入力端子と所与の電位との間に挿入されたゲイン調整用キャパシターＣＧ（容量値Ｐ）を含む。第１の構成例では、所与の電位として、第１のＳＣ積分器１００１を含むＨＰＦ１０ａを構成する各ＳＣ積分器で共通のアナログ接地電位ＡＧＮＤ（基準電位）を採用している。このゲイン調整用キャパシターＣＧにより、第１の入力キャパシターＣ１に蓄積された電荷が、ゲイン調整用キャパシターＣＧと第１の帰還キャパシターＣｒ１とに分配されて、各キャパシターにおいて充電される。
【００５３】
なお、図２の第１のＳＣ積分器１００１では、各スイッチには、「１」と表記されるスイッチと、「２」と表記されるスイッチの２種類がある。「１」と表記されるスイッチは、第１のクロックＣＬＫ１で動作するスイッチ（第１フェーズスイッチ）である。「２」と表記されるスイッチは、第２のクロックＣＬＫ２で動作するスイッチ（第２フェーズスイッチ）である。
【００５４】
図３に、第１のクロックＣＬＫ１と第２のクロックＣＬＫ２の説明図を示す。
【００５５】
第１の入力キャパシター回路ＣＰ１を構成する各スイッチは、図３に示す２相の第１のクロックＣＬＫ１、第２のクロックＣＬＫ２によりスイッチ制御される。「１」と表記される第１のフェーズスイッチは、第１のクロックＣＬＫ１がＨレベルのときオン（導通状態）となり、第１のクロックＣＬＫ１がＬレベルのときオフ（非導通状態）となる。「２」と表記される第２のフェーズスイッチは、第２のクロックＣＬＫ２がＨレベルのときオン（導通状態）となり、第２のクロックＣＬＫ２がＬレベルのときオフ（非導通状態）となる。
【００５６】
第２のクロックＣＬＫ２は、第１のクロックＣＬＫ１とは逆相のクロックであり、第１のクロックＣＬＫ１によりスイッチ制御されるスイッチと第２のクロックＣＬＫ２によりスイッチ制御されるスイッチとが同時にオンしないように各クロックが変化するようになっている。
【００５７】
ＨＰＦ１０ａを構成する第２のＳＣ積分器１００２は、図２に示すように、第１のオペアンプＯＰ１の出力端子と帰還信号入力ノードＮＤとの間に挿入される。この第２のＳＣ積分器１００２は、第２のオペアンプＯＰ２と、第２の帰還キャパシターＣｒ２（容量値Ｄ）と、第２の入力キャパシター回路ＣＰ２とを含む。
【００５８】
第２のオペアンプＯＰ２の出力端子は、帰還信号入力ノードＮＤに接続される。第２のオペアンプＯＰ２の非反転入力端子は、アナログ接地電位ＡＧＮＤに接続され、第２のオペアンプＯＰ２の仮想接地端である反転入力端子と第２のオペアンプＯＰ２の出力端子との間に、第２の帰還キャパシターＣｒ２が接続される。
【００５９】
第２の入力キャパシター回路ＣＰ２は、第２の入力キャパシターＣ２（容量値Ｃ）と、第３の入力キャパシターＣ３（容量値Ｅ）とを含む。第３の入力キャパシターＣ３は、第１のオペアンプＯＰ１の出力端子と第２のオペアンプＯＰ２の仮想接地端との間に挿入される。また、第２の入力キャパシター回路ＣＰ２は、第２のオペアンプＯＰ２の仮想接地端と第２の入力キャパシターＣ２の一端との間に設けられる第５のスイッチＳＷ５と、第２の入力キャパシターＣ２の一端とアナログ接地電位ＡＧＮＤとの間に設けられる第６のスイッチＳＷ６と、第２の入力キャパシターＣ２の他端と第１のオペアンプＯＰ１の出力端子との間に設けられる第７のスイッチＳＷ７と、第２の入力キャパシターＣ２の他端とアナログ接地電位ＡＧＮＤとの間に設けられる第８のスイッチＳＷ８とを含む。
【００６０】
図２の構成において、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第５のスイッチＳＷ５及び第７のスイッチＳＷ７の各々は、第１のクロックＣＬＫ１によってスイッチ制御される。また、第１のスイッチＳＷ１、第４のスイッチＳＷ４、第６のスイッチＳＷ６及び第８のスイッチＳＷ８の各々は、第２のクロックＣＬＫ２によってスイッチ制御される。
【００６１】
このような構成を有するＨＰＦ１０ａにおける第１のＳＣ積分器１００１及び第２のＳＣ積分器１００２の各々では、第１のクロックＣＬＫ１及び第２クロックＣＬＫ２の一方のクロックのタイミングで入力キャパシターに電荷を蓄積し、第１のクロックＣＬＫ１及び第２クロックＣＬＫ２の他方のクロックのタイミングで入力キャパシターの蓄積電荷を放電（放出）させ、その放電による電荷移動をオペアンプ及び帰還キャパシターを用いて積分するという動作が行われる。
【００６２】
このとき、ＨＰＦ１０ａでは、入力信号ＶＩＮは、直列に接続される入力キャパシターを介してＨＰＦに入力されることなく、第１のＳＣ積分器１００１の第１のオペアンプＯＰ１の入力端子に直接供給される。これにより、Ｆｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで実現される２次のＨＰＦと比べて、面積を小さくできるようになる。
【００６３】
〔比較例〕
図４に、比較例における２次のＨＰＦの構成例の回路図を示す。図４は、公知のＦｌｅｉｓｈｅｒ＆Ｌａｋｅｒのバイカッドフィルターで実現される２次のＨＰＦの構成を表す。
【００６４】
図４に示すＨＰＦでは、入力信号ＶＩＮが入力キャパシター（容量値Ｉ）を介して、ＨＰＦの出力信号ＶＯＵＴを出力するオペアンプの反転入力端子に入力される。この入力キャパシターは、後述するように図４に示すＨＰＦを構成するキャパシターのうち最大の容量値を持つ。以下では、図４の構成のＨＰＦの伝達関数を求めることで、この入力キャパシターの容量値Ｉについて説明する。
【００６５】
図５に、図４のＨＰＦのシグナルフロー図を示す。図５では、図４の容量値を用い、帰還信号入力ノードＮＤにおける電圧をＶｘとする。
【００６６】
図５において、ＶＯＵＴを用いてＶｘを表すと次式のようになる。
【数１】
【００６７】
また、図５において、ＶＯＵＴをＶｘ、ＶＩＮを用いて表すと次式のようになる。
【数２】
【００６８】
そこで、式（１）、式（２）を用いて、ＶＯＵＴ／ＶＩＮを求めると次式のような伝達関数が得られる。
【数３】
【００６９】
ここで、式（３）の素子値の決定の自由度に拘束を加えるために、Ａ＝Ｂとする。なお、伝達関数に影響を与えることなく内部電圧が変更されるようにスケーリングにより素子値を変更することで、自由度を取り戻すことができる。また、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２の各々に電荷を送り込むグループに分けると、各グループ内の容量値を各々定数倍できる。これは、グループ内の容量値を定数倍する限りにおいては、伝達関数に何の影響も与えないからである。そこで、Ａ＝Ｂ＝Ｄ＝１と正規化すると、式（３）は、次式のようになる。
【数４】
【００７０】
一方、ｓ平面における２次ＨＰＦの一般的な伝達関数は、次式で表される。以下の式において、ωＣはｓ平面におけるカットオフ周波数、ＱはＱ値、ｋはゲインを表す。
【数５】
【００７１】
ここで、式（５）をｚ変換して得られたｚ平面における伝達関数と、図５のシグナルフローから求められた式（４）の伝達関数における係数を比較することで、図４の各素子の素子値（Ｉ、Ｃ、Ｅ）を求めることを考える。まず、次式を用いて、式（５）に対して双一次変換を行う。
【数６】
【００７２】
式（６）は、ｓ平面の左半面の全領域をｚ平面の単位円内に写像し、ｓ平面の虚軸をｚ平面の単位円上に写像する双一次変換を表す。式（６）において、Ｔは、ＨＰＦのクロック周波数の逆数に相当する。このとき、ｓの実周波数Ωと、ｚ＝ｅｊωＴのωとの対応は、式（７）となる。
【数７】
【００７３】
ここで、式（７）より、ｚ平面におけるカットオフ周波数をω０とすると、式（８）のように表される。
【数８】
【００７４】
式（５）に、式（６）及び式（８）を代入すると、２次ＨＰＦの伝達関数をｚ変換した結果Ｔ（ｚ）が求められる。
【数９】
【００７５】
式（９）と式（４）のｚの項の係数を比較することで、Ａ＝Ｂ＝Ｄ＝１としたときの式（４）のＩ、Ｅ、Ｃの関係を決定することができる。
【数１０】
【数１１】
【数１２】
【００７６】
ここで、ＳＣ回路を構成するスイッチのクロック周波数が高く、ＨＰＦのカットオフ周波数が十分低い場合、（１／Ｔ）２＞＞ω０２と考えることができる。従って、式（１０）〜式（１２）より、Ｉ＞Ｅ＞Ｃであり、Ｉは全キャパシターの中で最大の容量値となる。
【００７７】
次に、図２に示す第１の構成例におけるＨＰＦ１０ａの伝達関数を求める。その際、ゲイン調整回路ＧＡ１を省略した構成の伝達関数を求めた後、ゲイン調整回路ＧＡ１を含む構成の伝達関数を求めることで、ゲイン調整回路ＧＡ１の機能について説明する。
【００７８】
図６（Ａ）、図６（Ｂ）に、図２のＨＰＦ１０ａの構成のうちゲイン調整回路ＧＡ１を省略した構成における分割例を示す。図６（Ａ）は、ＨＰＦ１０ａの出力から帰還信号入力ノードＮＤまでの構成を表す。図６（Ｂ）は、ＨＰＦ１０ａの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ａの出力までの構成を表す。図６（Ａ）、図６（Ｂ）において、図２と同一部分には同一符号を付し、適宜説明を省略する。
【００７９】
図６（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、次式のように表される。
【数１３】
【００８０】
次に、図６（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。ここで、第１のクロックＣＬＫ１により第２のスイッチＳＷ２及び第４のスイッチＳＷ４がオンして第１の入力キャパシターＣ１に蓄積された電荷が第１の帰還キャパシターＣｒ１に移動するタイミングを時刻ｎとする。そのため、時刻（ｎ−１）では、第２のクロックＣＬＫ２により第１のスイッチＳＷ１及び第３のスイッチＳＷ３がオンして帰還信号入力ノードＮＤから第１の入力キャパシターＣ１に電荷が転送される。
【００８１】
このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の反転入力端子側に蓄積される電荷量を＋ＱＢとする。第１のオペアンプＯＰ１の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。
【数１４】
【００８２】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。
【数１５】
【００８３】
ここで、電荷保存の法則により、次式が成立する。
【数１６】
【００８４】
式（１６）に、式（１４）及び式（１５）を代入する。
【数１７】
【００８５】
式（１７）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数１８】
【００８６】
式（１８）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数１９】
【００８７】
式（１９）に示すように、式（１９）の伝達関数に対応する構成においては、２次のＨＰＦを表している。特に、式（１９）の伝達関数に対応する構成においては、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。
【００８８】
続いて、ゲイン調整回路ＧＡ１（ゲイン調整用キャパシターＣＧ）を含む構成における伝達関数を求める。
【００８９】
図７（Ａ）、図７（Ｂ）に、図２のＨＰＦ１０ａの構成の分割例を示す。図７（Ａ）は、ＨＰＦ１０ａの出力から帰還信号入力ノードＮＤまでの構成を表す。図７（Ｂ）は、ＨＰＦ１０ａの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ａの出力までの構成を表す。図７（Ａ）、図７（Ｂ）において、図２と同一部分には同一符号を付し、適宜説明を省略する。
【００９０】
図７（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）のように求められる。
【００９１】
次に、図７（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。ここで、式（１４）に対応して、時刻（ｎ−１）における第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々の電荷量は次式のようになる。このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＢとし、ゲイン調整用キャパシターＣＧの第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＰとする。
【数２０】
【００９２】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々について次式のように表される。
【数２１】
【００９３】
ここで、電荷保存の法則により、次式が成立する。
【数２２】
【００９４】
式（２２）に、式（２０）及び式（２１）を代入する。
【数２３】
【００９５】
式（２３）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数２４】
【００９６】
式（２４）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数２５】
【００９７】
式（２５）に示すように、第１の構成例におけるＨＰＦ１０ａの伝達関数は、式（１９）と同様に、２次のＨＰＦを表している。特に、第１の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。更に、式（１９）と比較して、分子部分のＰが独立に決まるため、ゲイン調整用キャパシターＣＧの容量値を変更することでＨＰＦ１０ａのゲインを自由に変更することができる。
【００９８】
ここで、式（４）に示す図４の構成の伝達関数と、式（２５）とにおいて、互いに伝達関数が同一であると仮定すると、１＋Ｐ＝Ｉとなる。従って、Ｐ＝Ｉ−１となり、ゲイン調整用キャパシターＣＧの容量値Ｐは、図４の構成の入力キャパシターの容量値Ｉより必ず小さくなる。
【００９９】
より具体的には、Ａ＝Ｂ＝Ｄ＝１として規格化する前の伝達関数（式（３）と式（１８））を比較すると、次式のようになる。
【数２６】
【０１００】
従って、Ｐ＝Ｉ−Ｂとなり、図４の構成の容量値Ｉの入力キャパシターを省略して、容量値Ｉから容量値Ｂだけ小さい容量値Ｐをゲイン調整用キャパシターＣＧとして設けるだけで、同じ伝達関数のＨＰＦの面積をより小さくできるようになる。
【０１０１】
これにより、第１の構成例によれば、直列に接続された入力キャパシターに入力信号を直接入力することなく、図４の構成よりも小さい面積で同様の伝達関数を有するＨＰＦを実現できるようになる。従って、例えばスリープ動作からの復帰時において入力キャパシターへの電荷の再充電等が不要となり、より面積が小さく、且つ高速起動に好適なＨＰＦを提供できるようになる。
【０１０２】
また、図２に示す位置にゲイン調整用キャパシターＣＧを設けるようにしたので、第１の入力キャパシター回路ＣＰ１の第３のスイッチＳＷ３の寄生容量の影響を小さくできる効果も有する。
【０１０３】
〔第２の構成例〕
本実施形態におけるＨＰＦ１０の構成は、図２に示す第１の構成例におけるＨＰＦ１０ａの構成に限定されるものではない。
【０１０４】
図８に、図１の第２の構成例におけるＨＰＦの回路図の一例を示す。図８において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
【０１０５】
第２の構成例におけるＨＰＦ１０ｂが第１の構成例におけるＨＰＦ１０ａと異なる点は、第１のＳＣ積分器１００１が有する第１の入力キャパシター回路ＣＰ１ｂの構成である。より具体的には、第１の入力キャパシター回路ＣＰ１ｂにおける第２のスイッチＳＷ２が、第１の入力キャパシターＣ１の一端とアナログ接地電位ＡＧＮＤとの間に挿入される点である。従って、第２の構成例では、入力信号ＶＩＮが第２のスイッチＳＷ２を介して第１の入力キャパシターＣ１に供給されない。
【０１０６】
ここで、図８に示す第２の構成例におけるＨＰＦ１０ｂの伝達関数を求める。その際、第１の構成例と同様に、ゲイン調整回路ＧＡ１としてのゲイン調整用キャパシターＣＧを省略した構成の伝達関数を求めた後、ゲイン調整回路ＧＡ１を含む構成の伝達関数を求める。
【０１０７】
図９（Ａ）、図９（Ｂ）に、図８のＨＰＦ１０ｂの構成のうちゲイン調整回路ＧＡ１を省略した構成における分割例を示す。図９（Ａ）は、ＨＰＦ１０ｂの出力から帰還信号入力ノードＮＤまでの構成を表す。図９（Ｂ）は、ＨＰＦ１０ｂの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ｂの出力までの構成を表す。図９（Ａ）、図９（Ｂ）において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１０８】
図９（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）と同様の式が得られる。また、図９（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目し、第１の構成例と同様に、時刻ｎ、時刻（ｎ−１）における電荷量は、各キャパシターについてそれぞれ次のようになる。このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の反転入力端子側に蓄積される電荷量を＋ＱＢとする。第１のオペアンプＯＰ１の非反転入力端子と反転入力端子とが仮想的に短絡しているものと見なすと、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について、式（１４）が得られる。
【０１０９】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１及び第１の帰還キャパシターＣｒ１の各々について次式のように表される。
【数２７】
【０１１０】
ここで、電荷保存の法則より式（１６）が成立するので、式（１６）に、式（１４）及び式（２７）を代入すると、次式が成立する。
【数２８】
【０１１１】
式（２８）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数２９】
【０１１２】
式（２９）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数３０】
【０１１３】
式（３０）に示すように、式（３０）の伝達関数に対応する構成においては、２次のＨＰＦを表している。式（１９）の伝達関数と比較すると、分子部から明らかなように式（３０）の伝達関数に対応する構成の方が設計の自由度が低下するものの、十分にＨＰＦとして機能させることができる。しかも、式（１９）の伝達関数に対応する構成と比較して式（３０）の伝達関数に対応する構成の方が構成を簡素化できるようになる。この構成においても、第１の構成例と同様に、キャパシターの中でも容量値が最大の入力キャパシターを削除できるので、面積を大幅に削減できる効果を有する。
【０１１４】
続いて、ゲイン調整回路ＧＡ１（ゲイン調整用キャパシターＣＧ）を含む構成における伝達関数を求める。
【０１１５】
図１０（Ａ）、図１０（Ｂ）に、図８のＨＰＦ１０ｂの構成の分割例を示す。図１０（Ａ）は、ＨＰＦ１０ｂの出力から帰還信号入力ノードＮＤまでの構成を表す。図１０（Ｂ）は、ＨＰＦ１０ｂの入力及び帰還信号入力ノードＮＤからＨＰＦ１０ｂの出力までの構成を表す。図１０（Ａ）、図１０（Ｂ）において、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１１６】
図１０（Ａ）において、帰還信号入力ノードＮＤにおける電圧Ｖｘは、図５に示すシグナルフローから、式（１３）のように求められる。
【０１１７】
次に、図１０（Ｂ）において、第１の入力キャパシターＣ１や第１の帰還キャパシターＣｒ１に充放電される電荷の移動に着目する。この場合、時刻（ｎ−１）における第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々の電荷量は式（２０）のようになる。このとき、第１の入力キャパシターＣ１の帰還信号入力ノードＮＤ側に蓄積される電荷量を＋ＱＡとし、第１の帰還キャパシターＣｒ１の第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＢとし、ゲイン調整用キャパシターＣＧの第１のオペアンプＯＰ１の反転入力端子側に蓄積される電荷量を＋ＱＰとする。
【０１１８】
次に、時刻ｎにおいて、第１の入力キャパシターＣ１、第１の帰還キャパシターＣｒ１及びゲイン調整用キャパシターＣＧの各々について次式のように表される。
【数３１】
【０１１９】
ここで、電荷保存の法則により、式（２２）が成立するため、式（２２）に、式（２０）及び式（３１）を代入する。
【数３２】
【０１２０】
式（３２）に式（１３）を代入して求められる伝達関数は、次式のようになる。
【数３３】
【０１２１】
式（３３）において、Ａ＝Ｂ＝Ｄ＝１とすると、次式のようになる。
【数３４】
【０１２２】
式（３４）に示すように、第２の構成例におけるＨＰＦ１０ｂの伝達関数は、式（１９）と同様に、２次のＨＰＦを表している。特に、第２の構成例において、上記したようにキャパシターの中でも容量値が最大の入力キャパシター（図４の容量値Ｉの入力キャパシター）を削除できるので、面積を大幅に削減できる効果を有する。更に、式（１９）と比較して、分子部分のＰが独立に決まるため、ゲイン調整用キャパシターＣＧの容量値を変更することでＨＰＦ１０ｂのゲインを自由に変更することができる。
【０１２３】
以上説明したように、第１の構成例又は第２の構成例によれば、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合において、一般的な２次ＨＰＦを構成するキャパシターの中でも最大容量値のキャパシターを削除できるので、面積がより小さいＳＣ回路を用いたＨＰＦを提供できるようになる。
【０１２４】
〔変形例〕
ＨＰＦの入力端子に直列に接続されるキャパシターを省略できる構成は、次のような利点を有する。例えばＨＰＦがスリープ動作を行う場合には、起動するたびに、入力端子に直列に接続されるキャパシターに電荷を充電し直す必要があり、起動時間が長くなる。これに対して、第１の構成例又は第２の構成例によれば、例えばスリープ動作から起動された場合でも、入力端子に直列に接続されるキャパシターに電荷を再充電する時間を省略できるようになる。
【０１２５】
図１１に、第１の構成例の変形例におけるＨＰＦの回路図の一例を示す。図１１において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
【０１２６】
本変形例におけるＨＰＦ１０ｃの構成が図２に示す第１の構成例におけるＨＰＦ１０ａの構成と異なる点は、第９のスイッチＳＷ９及び第１０のスイッチＳＷ１０が追加されている点である。第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子と所与の電位との間に挿入される。図１１では、第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子とアナログ接地電位ＡＧＮＤとの間に挿入される。また、第１０のスイッチＳＷ１０は、入力信号ＶＩＮが供給されるノードと、第２のスイッチＳＷ２及び第１のオペアンプＯＰ１の非反転入力端子の接続ノードとの間に挿入される。
【０１２７】
図１２に、第２の構成例の変形例におけるＨＰＦの回路図の一例を示す。図１２において、図８と同様の部分には同一符号を付し、適宜説明を省略する。
【０１２８】
本変形例におけるＨＰＦ１０ｄの構成が図８に示す第２の構成例におけるＨＰＦ１０ｂの構成と異なる点は、第９のスイッチＳＷ９及び第１０のスイッチＳＷ１０が追加されている点である。第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子と所与の電位との間に挿入される。図１２では、第９のスイッチＳＷ９は、第１のオペアンプＯＰ１の非反転入力端子とアナログ接地電位ＡＧＮＤとの間に挿入される。また、第１０のスイッチＳＷ１０は、入力信号ＶＩＮが供給されるノードと、第１のオペアンプＯＰ１の非反転入力端子との間に挿入される。
【０１２９】
図１１及び図１２において、所与のパワーダウン信号が非アクティブのとき、第９のスイッチＳＷ９が非導通状態に設定され、第１０のスイッチＳＷ１０が導通状態に設定される。これに対して、このパワーダウン信号がアクティブになると、第９のスイッチＳＷ９が導通状態に設定され、第１０のスイッチＳＷ１０が非道通状態に設定される。そして、パワーダウン信号がアクティブになると、第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２にかかわらず、第１のスイッチＳＷ１〜第８のスイッチＳＷ８のすべてが、非道通状態に設定される。更に、第１のオペアンプＯＰ１及び第２のオペアンプＯＰ２は、パワーダウン信号がアクティブになると、各々が内蔵する動作電流がオフされる。こうすることで、パワーダウン信号がアクティブになったとき、各入力キャパシター及び各帰還キャパシターに蓄積された電荷が維持されたまま、ＨＰＦ１０ｃ、ＨＰＦ１０ｄの動作をスリープ動作させることが可能となる。そして、スリープ動作から復帰するときに、パワーダウン信号を非アクティブとすることで、入力キャパシター及び帰還キャパシターに電荷の再充電を行うことなく速やかに起動させることができる。
【０１３０】
このような第１の構成例の変形例におけるＨＰＦ１０ｃ又は第２の構成例の変形例におけるＨＰＦ１０ｄによれば、第１の構成例におけるＨＰＦ１０ａ又は第２の構成例におけるＨＰＦ１０ｂが有する効果に加えて、高速起動が可能で、且つ、消費電力の大幅な削減が可能なＨＰＦを提供できるようになる。
【０１３１】
〔電子機器〕
本実施形態の第１の構成例又はその変形例、第２の構成例又はその変形例におけるＨＰＦは、例えば次のような電子機器に搭載することができる。
【０１３２】
図１３に、本実施形態における電子機器の構成例のブロック図を示す。図１３は、ＨＰＦとして、第１の構成例におけるＨＦＰ１０ａを含む例を表すが、ＨＰＦ１０ａに代えてＨＰＦ１０ｂ、ＨＰＦ１０ｃ又はＨＰＦ１０ｄを含んで構成されていてもよい。
【０１３３】
電子機器２００は、センサー回路２５０と、Ａ／Ｄ変換回路４３０と、演算処理回路４５０とを含む。センサー回路２５０は、互いに検出軸が異なる複数のセンサーを有し、各センサーからのセンサー出力を時分割多重する。このとき、センサー回路２５０は、静止時信号ＶＲＥＦも、各センサーのセンサー出力と共に時分割多重する。本実施形態では、静止時信号ＶＲＥＦは、センサー回路２５０が有する複数のセンサーで共通の信号であり、複数のセンサーのうちの１つのセンサーのアナログ接地電位ＡＧＮＤを採用する。
【０１３４】
センサー回路２５０からの時分割多重信号は、Ａ／Ｄ変換回路４３０に供給される。Ａ／Ｄ変換回路４３０は、時分割多重信号に対してＡ／Ｄ変換を行う。Ａ／Ｄ変換回路４３０によってＡ／Ｄ変換された信号は演算処理回路４５０に入力される。演算処理回路４５０は、Ａ／Ｄ変換された信号に対して所与の演算処理を行う。この演算処理回路４５０は、静止時信号ＶＲＥＦに対応したデジタル信号を基準として、センサー回路２５０が有する複数のセンサーからの複数のセンサー出力に基づいた演算処理を行うことができる。
【０１３５】
センサー回路２５０は、所与の検出空間において定義されるＸ軸を検出軸とするセンサー３００Ｘ、該検出空間においてＸ軸と直交するＹ軸を検出軸とするセンサー３００Ｙ、該検出空間においてＸ軸及びＹ軸と直交するＺ軸を検出軸とするセンサー３００Ｚ、各センサーに対応して設けられたＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、ＨＰＦ４００Ｚ、各ＨＰＦに対応して設けられたＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、ＬＰＦ４１０Ｚ、時分割多重回路４２０を含む。
【０１３６】
センサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚの各々は、同様の構成を有しており、発振ループ内の振動子に励振される駆動振動及び測定すべき物理量に対応した検出信号としてのセンサー信号を出力する。本実施形態におけるセンサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚの各々は、角速度を測定対象とする角速度センサーとして説明するが、例えば加速度センサー等の他の物理量を測定対象とするセンサーであってもよい。
【０１３７】
ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚの各々は、同様の構成を有しており、対応するセンサーからのセンサー信号の直流成分や使用周波数帯域以下の周波数成分を遮断する。ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚは、例えば上記のＨＰＦ１０ａ、ＨＰＦ１０ｂ又はＨＰＦ１０ｃを採用することができる。
【０１３８】
ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚの各々を、入力抵抗（Ｒ）及び容量（Ｃｉ）の時定数を利用したＲＣ積分回路で実現する場合、そのカットオフ周波数ｆｃは、ｆｃ＝（１／（２π・Ｃｉ・Ｒ））のように表される。Ｃｉは、オペアンプの帰還ループに設けられる帰還キャパシター（積分容量）である。カットオフ周波数を極めて低周波数（例えば、１Ｈｚ程度）とする場合を想定すると、帰還キャパシターＣｉの容量値が大きくなり、回路の占有面積が飛躍的に増大する。よって、入力抵抗Ｒの抵抗値を大きくする必要がある上、構成素子の製造ばらつきによって、特性が変動する幅が大きくなる。
【０１３９】
これに対して、入力抵抗ＲをＳＣ回路で構成したＳＣＦ回路では、その入力抵抗Ｒの抵抗値は、Ｒ＝１／（ｆｓ・Ｃｓ）（ｆｓ：サンプリングクロック周波数、Ｃｓ：スイッチトキャパシターの容量）のように表される。ここで、サンプリングクロック周波数ｆｓを低くすれば、ＳＣ回路で構成された入力抵抗Ｒの等価抵抗を高抵抗化することができる。従って、ＳＣ回路を用いてＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚを構成することで、キャパシターの容量の相対値で特性を精度良く決めることができるようになり、集積化に好適なセンサー回路２５０を提供できるようになる。
【０１４０】
そして、本実施形態では、センサー３００Ｘ、センサー３００Ｙ、及びセンサー３００Ｚのうちの１つを構成するアナログ回路のアナログ接地電位ＡＧＮＤと同電位の静止時信号ＶＲＥＦが出力され、ＨＰＦ４００Ｘ、ＨＰＦ４００Ｙ、及びＨＰＦ４００Ｚのアナログ接地電位として供給される。これにより、温度変動や時間変動によって各々の静止時出力が個別に変化する複数のセンサーからの複数のセンサー信号の変動をセンサー毎に補正する必要がなくなる。この結果、１つの静止時信号ＶＲＥＦを基準に複数のセンサー信号の変動を補正でき、複雑なアルゴリズムで補正することなく、センサー信号の変動の補正処理を大幅に簡素化できるようになる。
【０１４１】
ＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、及びＬＰＦ４１０Ｚの各々は、公知のＬＰＦで実現でき、アンチエリアシングフィルターとして機能すると共に、対応するＨＰＦの出力に対してゲイン調整できるようになっている。
【０１４２】
時分割多重回路４２０は、ＬＰＦ４１０Ｘ、ＬＰＦ４１０Ｙ、及びＬＰＦ４１０Ｚの各々の出力と、静止時信号ＶＲＥＦとを時分割多重する。
【０１４３】
図１４に、図１３のセンサー３００Ｚの構成例のブロック図を示す。図１４は、センサー３００Ｚの構成例を表すが、静止時信号ＶＲＥＦを出力する点を除いてセンサー３００Ｘ及びセンサー３００Ｙは同様の構成を有する。
【０１４４】
センサー３００Ｚは、角速度を測定対象の物理量とする物理量測定装置である。センサー３００Ｚは、駆動回路（駆動装置）３１０Ｚと、検出回路（検出装置）３５０Ｚとを含む。また、センサー３００Ｚは、圧電材料で形成され駆動振動片及び検出振動片を有する振動片（振動子）３２０を含む。
【０１４５】
駆動回路３１０Ｚは、駆動振動片に設けられた駆動電極３２２ａ、３２２ｂを介して駆動振動片を発振ループ内に設け、駆動振動片（広義には振動子）を励振させる。駆動回路３１０Ｚは、電流電圧変換器３３０、オートゲインコントロール（Auto Gain Control：以下、ＡＧＣと略す）回路３３２、帯域通過フィルター（Band Pass Filter：以下、ＢＰＦと略す）３３４、ゲインコントロールアンプ（Gain Control Amplifier：以下、ＧＣＡと略す）３３６、２値化回路３３８を含む。駆動振動片の駆動電極３２２ａは、電流電圧変換器３３０の入力に電気的に接続され、電流電圧変換器３３０の出力は、ＡＧＣ回路３３２及びＢＰＦ３３４に入力される。ＢＰＦ３３４は、発振ループ内の発振信号の位相調整回路として機能し、ＢＰＦ３３４の出力は、ＧＣＡ３３６及び２値化回路３３８に入力される。ＡＧＣ回路３３２は、電流電圧変換器３３０の出力に基づいて、ＧＣＡ３３６のゲインを制御する。ＧＣＡ３３６の出力は、駆動振動片の駆動電極３２２ｂに電気的に接続される。２値化回路３３８は、発振ループ内の発振信号を２値化し、参照信号として検出回路３５０Ｚに出力する。
【０１４６】
なお、図１４では、駆動回路３１０Ｚの内部に振動片３２０の駆動振動片を設けるものとして説明したが、駆動回路３１０Ｚの外部に振動片３２０の駆動振動片が設けられていてもよい。
【０１４７】
検出回路３５０Ｚは、交流増幅回路３６０と、同期検波回路３７０と、直流増幅器３７２とを含む。交流増幅回路３６０は、第１の電流電圧変換器３６２と、第２の電流電圧変換器３６４と、交流増幅器３６６と、ＢＰＦ３６８とを含む。
【０１４８】
第１の電流電圧変換器３６２の入力には、振動片３２０の検出振動片に設けられた検出電極３２４ａで発生した信号が供給され、第２の電流電圧変換器３６４の入力には、振動片３２０の検出振動片に設けられた検出電極３２６ａで発生した信号（検出電極３２４ａで発生した信号と逆極性の信号）が供給される。なお、振動片３２０の検出振動片に設けられた検出電極３２４ｂ、３２６ｂには、アナログ接地電位が供給される。第１の電流電圧変換器３６２及び第２の電流電圧変換器３６４の各々は、検出電極３２４ａ、３２６ａで発生した信号を電圧値に変換し、変換された２つの電圧値を用いて交流増幅器３６６により交流増幅される。ＢＰＦ３６８は、交流増幅器３６６によって増幅された信号の周波数帯域のうち、駆動回路３１０Ｚの発振信号の発振周波数を含む所定の帯域のみを通過させる。同期検波回路３７０は、２値化回路３３８によって２値化された参照信号に同期して、発振信号に対して９０度位相がずれた検波信号を取り出す。直流増幅器３７２は、インピーダンス変換回路として機能し、その出力インピーダンスを低インピーダンス化すると共に、検波信号を増幅する。これにより、検出回路３５０Ｚの後段の回路には、タイミングに応じて出力インピーダンスが変化する同期検波回路３７０ではなく、直流増幅器３７２の出力信号がセンサー信号Ｖｏ＿Ｚとして出力される。
【０１４９】
また、センサー３００Ｚでは、駆動回路３１０Ｚを構成するアナログ回路（例えば電流電圧変換器３３０、ＡＧＣ３３２、ＢＰＦ３３４、ＧＣＡ３３６、２値化回路３３８）のアナログ接地電位ＡＧＮＤと、検出回路３５０Ｚを構成するアナログ回路（例えば第１の電流電圧変換器３６２、第２の電流電圧変換器３６４、交流増幅器３６６、ＢＰＦ３６８、同期検波回路３７０、直流増幅器３７２）のアナログ接地電位ＡＧＮＤとが同電位に設定され、アナログ接地電位ＡＧＮＤと同電位の信号が静止時信号ＶＲＥＦとして出力される。
【０１５０】
このような駆動回路３１０Ｚでは、上記の構成の発振ループ内のゲインが「１」より大きい状態で発振スタートする。この時点では、駆動振動片への入力は雑音のみであるが、この雑音は、目的とする駆動振動の固有共振周波数を含む幅広い周波数の波動を含む。振動片３２０の駆動振動片の周波数フィルター作用によって、目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が電流電圧変換器３３０において電圧値に変換され、ＡＧＣ回路３３２は、この電圧値に基づいてＧＣＡ３３６のゲインを制御することで発振ループ内の発振振幅を制御する。発振ループ内でこうした操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くなり、ＧＣＡ３３６のゲイン制御によって、次第に、発振ループを信号が１周する間の利得（ループゲイン）が「１」となり、この状態で駆動振動片が安定発振する。
【０１５１】
駆動振動片を励振させて安定発振状態になり、振動片３２０を所与の方向に回転させると、コリオリ力が振動片３２０に作用し、検出振動片が屈曲振動する。検出振動片には検出電極が設けられ、検出回路３５０Ｚは、２つの検出電極から互いに極性が異なる検出信号を交流増幅した後、駆動回路３１０Ｚからの参照信号を用いて同期検波して、センサー信号Ｖｏ＿Ｚとして出力する。
【０１５２】
図１５に、図１３の電子機器２００のハードウェア構成例のブロック図を示す。図１５において、図１３と同様の部分には同一符号を付し、適宜説明を省略する。
【０１５３】
電子機器２００は、センサー回路２５０と、Ａ／Ｄ変換回路４３０と、表示部５５０と、クロック生成回路５１０と、ＣＰＵ等の処理部５２０と、メモリー５３０と、操作部５４０とを有する。電子機器２００を構成する各部は、バス（ＢＵＳ）によって相互に接続されている。図１３の演算処理回路４５０の機能は、例えばメモリー５３０に格納されたプログラムを読み込んで、該プログラムに対応した処理を実行する処理部５２０によって実現される。なお、Ａ／Ｄ変換回路４３０は、処理部５２０に内蔵されていてもよい。
【０１５４】
このような電子機器２００において、センサー回路２５０によって検出された測定対象の物理量に応じて生成されたセンサー信号に対して、Ａ／Ｄ変換回路４３０においてＡ／Ｄ変換処理を行う。処理部５２０は、メモリー５３０に記憶されたプログラムに従って、操作部５４０からの情報を用いて、Ａ／Ｄ変換処理後のデジタル信号に対して演算処理を行う。そして、処理部５２０は、その演算処理結果に対応して電子機器２００の各部を制御する制御信号を生成する一方、操作部５４０からの情報及び演算処理結果の少なくとも一方に基づいて表示データを生成して、例えばメモリー５３０に保存する。電子機器２００は、このメモリー５３０に保存された表示データに基づいて表示部５５０に画像を表示することができる。従って、電子機器２００では、センサー回路２５０からのセンサー信号に基づいて、表示部５５０に表示させる画像を変化させることができる。
【０１５５】
図１６に、電子機器２００の処理例のフロー図を示す。例えば、図１５のメモリー５３０に図１６に示す処理手順を指示するプログラムが記憶されており、処理部５２０がメモリー５３０から読み込んだプログラムに対応した処理を実行することで、以下の処理をソフトウェア処理により実現できるようになっている。
【０１５６】
まず、処理部５２０は、Ａ／Ｄ変換回路４３０によってセンサー回路２５０からの時分割多重信号をＡ／Ｄ変換したＡ／Ｄ変換データを受信する（ステップＳ１０）。その後、処理部５２０は、Ａ／Ｄ変換データから、各センサーのセンサー信号と静止時信号ＶＲＥＦとを分離する（ステップＳ１２）。そして、処理部５２０は、センサー３００Ｘからのセンサー信号Ｖｏ＿Ｘと静止時信号ＶＲＥＦとの差分ΔＸを求め（ステップＳ１４）、センサー３００Ｙからのセンサー信号Ｖｏ＿Ｙと静止時信号ＶＲＥＦとの差分ΔＹを求め（ステップＳ１６）、センサー３００Ｚからのセンサー信号Ｖｏ＿Ｚと静止時信号ＶＲＥＦとの差分ΔＺを求める（ステップＳ１８）。
【０１５７】
続いて、処理部５２０は、ステップＳ１４、ステップＳ１６、ステップＳ１８で求められた差分ΔＸ、ΔＹ、ΔＺを用いて積分を行うことで、検出軸毎に角速度及び回転角度を算出し（ステップＳ２０）、該角速度又は回転角度に対応した制御信号を生成し（ステップＳ２２）、一連の処理を終了する（エンド）。これにより、電子機器２００は、Ｘ軸、Ｙ軸及びＺ軸を検出軸とするセンサー出力に応じて制御される。
【０１５８】
これにより、静止時信号ＶＲＥＦがすべてのセンサーにおいて基準となるため、センサー毎にセンサー信号の変動を補正する必要がない電子機器を提供できるようになる。しかも、本実施形態のＨＰＦを採用することで、例えば、カットオフ周波数を極端に低い周波数に設定する場合であっても、小型かつ高性能なＩＣを実現することができる。よって、このＨＰＦを搭載する電子機器２００は、小型で高性能な電子機器となる。
【０１５９】
以上、本発明に係るＳＣ回路を用いたＨＰＦ及び電子機器等を上記の実施形態の各構成例又はその変形例に基づいて説明したが、本発明は上記の実施形態の各構成例又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１６０】
（１）上記の実施形態の各構成例又はその変形例において示したスイッチ及びキャパシターの構成に本発明が限定されるものではない。例えば、スイッチの種類を入れ替えたり、素子の配置を若干、変更したりするといった回路構成の微調整は、適宜、なし得る。スイッチとして、ＭＯＳトランジスタスイッチを使用したり、他の種類のスイッチを使用したりすることも、適宜、なし得る。従って、このような変形例は、すべて本発明に含まれるものとする。
【０１６１】
（２）上記の実施形態の各構成例又はその変形例では、ＳＣ回路を構成するスイッチのクロック周波数を高く、且つカットオフ周波数を低くする場合について説明したが、クロック周波数やカットオフ周波数にかかわらず適用することは可能である。
【０１６２】
（３）上記の実施形態の各構成例又はその変形例では、２次のＨＰＦを例に説明したが、３以上の次数のＨＰＦに適用することができる。
【０１６３】
（４）上記の実施形態の各構成例又はその変形例におけるＨＰＦが適用される電子機器は、図１３〜図１６で説明したものに限定されることなく、種々の電子機器に搭載できることはいうまでもない。
【符号の説明】
【０１６４】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，４００Ｘ，４００Ｙ，４００Ｚ…ＨＰＦ、
１００１…第１のＳＣ積分器、 １００２…第２のＳＣ積分器、
１００Ｍ−１…第（Ｍ−１）のＳＣ積分器、 １００Ｍ…第ＭのＳＣ積分器、
２００…電子機器、 ２５０…センサー回路、
３００Ｘ，３００Ｙ，３００Ｚ…センサー、 ３１０Ｚ…駆動回路、 ３２０…振動片、
３２２ａ，３２２ｂ…駆動電極、
３２４ａ，３２４ｂ，３２６ａ，３２６ｂ…検出電極、 ３３０…電流電圧変換器、
３３２…ＡＧＣ、 ３３４，３６８…ＢＰＦ、 ３３６…ＧＣＡ、
３３８…２値化回路、 ３５０Ｚ…検出回路、 ３６０…交流増幅回路、
３６２…第１の電流電圧変換器、 ３６４…第２の電流電圧変換器、
３６６…交流増幅器、 ３７０…同期検波回路、 ３７２…直流増幅器、
４１０Ｘ，４１０Ｙ，４１０Ｚ…ＬＰＦ、 ４２０…時分割多重回路、
４３０…Ａ／Ｄ変換回路、 ４５０…演算処理回路、 ５１０…クロック生成回路、
５２０…処理部、 ５３０…メモリー、 ５４０…操作部、 ５５０…表示部、
ＡＧＮＤ…アナログ接地電位、 Ｃ１…第１の入力キャパシター、
Ｃ２…第２の入力キャパシター、 Ｃ３…第３の入力キャパシター、
ＣＧ…ゲイン調整用キャパシター、 ＣＰ１，ＣＰ１ｂ…第１の入力キャパシター回路、
ＣＰ２…第２の入力キャパシター回路、 Ｃｒ１…第１の帰還キャパシター、
Ｃｒ２…第２の帰還キャパシター、 ＧＡ…ゲイン調整回路、
ＮＤ…帰還信号入力ノード、 ＯＰ１…第１のオペアンプ、
ＯＰ２…第２のオペアンプ、 ＳＷ１〜ＳＷ１０…第１のスイッチ〜第１０のスイッチ、
ＶＩＮ…入力信号、 ＶＯＵＴ…出力信号、 ＶＲＥＦ…静止時信号
【特許請求の範囲】
【請求項１】
スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターであって、
第１の入力端、第２の入力端及び出力端を備える第１のオペアンプと、第１の入力キャパシターと、前記出力端から帰還される帰還信号に対して前記ハイパスフィルターのゲイン調整を行うゲイン調整回路とを有する第１のスイッチトキャパシター積分器を含み、
前記第１の入力端に、前記ハイパスフィルターの入力信号が供給され、
前記第２の入力端に、前記帰還信号が前記第１の入力キャパシターを介して供給され、
前記出力端から前記ハイパスフィルターの出力信号が出力されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項２】
請求項１において、
前記ゲイン調整回路は、
前記第２の入力端と所与の電位との間に接続されるゲイン調整用キャパシターを含むことを特徴とするハイパスフィルター。
【請求項３】
請求項２において、
前記所与の電位は、少なくとも前記第１のオペアンプと共通の接地電位であることを特徴とするハイパスフィルター。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、
所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が前記第１の入力端と接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項５】
請求項４において、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターを有し、
前記第１の入力キャパシターに充電された電荷が、所与の第２の期間において前記第１の入力キャパシターと前記第１の帰還キャパシターとに分配されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項６】
請求項１乃至４のいずれかにおいて、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、
前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、
前記第１の入力キャパシターの一端と前記第１の入力端との間に設けられる第２のスイッチと、
前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、
前記第１の入力キャパシターの他端と基準電位との間に設けられる第４のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項７】
請求項１乃至３のいずれかにおいて、
前記第１の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、
所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が基準電位と接続され、
所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項８】
請求項７において、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、
前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、
前記第１の入力キャパシターの一端と前記基準電位との間に設けられる第２のスイッチと、
前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、
前記第１の入力キャパシターの他端と前記基準電位との間に設けられる第４のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項９】
請求項７又は８において、
前記出力端と前記帰還信号入力ノードとの間に挿入される第２のスイッチトキャパシター積分器を含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１０】
請求項９において、
前記第２のスイッチトキャパシター積分器は、
その出力端が前記帰還信号入力ノードに接続される第２のオペアンプと、
前記第２のオペアンプの仮想接地端と前記第２のオペアンプの出力端との間に挿入される第２の帰還キャパシターと、
第２の入力キャパシターと、
前記第１のオペアンプの出力端と前記第２のオペアンプの仮想接地端との間に挿入される第３の入力キャパシターと、
前記第２のオペアンプの仮想接地端と前記第２の入力キャパシターの一端との間に設けられる第５のスイッチと、
前記第２の入力キャパシターの一端と前記基準電位との間に設けられる第６のスイッチと、
前記第２の入力キャパシターの他端と前記第１のオペアンプの出力端との間に設けられる第７のスイッチと、
前記第２の入力キャパシターの他端と基準電位との間に設けられる第８のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１１】
請求項１０において、
前記第２のスイッチ、前記第３のスイッチ、第５のスイッチ及び前記第７のスイッチの各々は、第１のクロックによってスイッチ制御され、
前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチの各々は、前記第１のクロックとは逆相の第２のクロックによってスイッチ制御されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記第１の入力端と前記基準電位との間に設けられた第９のスイッチを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１３】
センサーと、
前記センサーの出力信号に対してハイパスフィルター処理を行う請求項１乃至１２のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含むことを特徴とする電子機器。
【請求項１４】
センサーと、
請求項４、８乃至１１のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、
前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。
【請求項１５】
複数のセンサーと、
前記複数のセンサーの各々に対応して設けられた請求項４、８乃至１１のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、
前記複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。
【請求項１】
スイッチトキャパシター回路を用いたＭ（Ｍは２以上の整数）次のハイパスフィルターであって、
第１の入力端、第２の入力端及び出力端を備える第１のオペアンプと、第１の入力キャパシターと、前記出力端から帰還される帰還信号に対して前記ハイパスフィルターのゲイン調整を行うゲイン調整回路とを有する第１のスイッチトキャパシター積分器を含み、
前記第１の入力端に、前記ハイパスフィルターの入力信号が供給され、
前記第２の入力端に、前記帰還信号が前記第１の入力キャパシターを介して供給され、
前記出力端から前記ハイパスフィルターの出力信号が出力されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項２】
請求項１において、
前記ゲイン調整回路は、
前記第２の入力端と所与の電位との間に接続されるゲイン調整用キャパシターを含むことを特徴とするハイパスフィルター。
【請求項３】
請求項２において、
前記所与の電位は、少なくとも前記第１のオペアンプと共通の接地電位であることを特徴とするハイパスフィルター。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、
所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が前記第１の入力端と接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項５】
請求項４において、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターを有し、
前記第１の入力キャパシターに充電された電荷が、所与の第２の期間において前記第１の入力キャパシターと前記第１の帰還キャパシターとに分配されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項６】
請求項１乃至４のいずれかにおいて、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、
前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、
前記第１の入力キャパシターの一端と前記第１の入力端との間に設けられる第２のスイッチと、
前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、
前記第１の入力キャパシターの他端と基準電位との間に設けられる第４のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項７】
請求項１乃至３のいずれかにおいて、
前記第１の入力キャパシターは、
前記帰還信号が入力される帰還信号入力ノードと前記第２の入力端との間に挿入可能に設けられ、
所与の第１の期間において、前記第１の入力キャパシターを介して前記第２の入力端が基準電位と接続され、
所与の第２の期間において、前記第１の入力キャパシターを介して前記帰還信号入力ノードが前記第２の入力端と電気的に接続されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項８】
請求項７において、
前記第１のスイッチトキャパシター積分器は、
前記第２の入力端と前記出力端との間に挿入される第１の帰還キャパシターと、
前記帰還信号入力ノードと前記第１の入力キャパシターの一端との間に設けられる第１のスイッチと、
前記第１の入力キャパシターの一端と前記基準電位との間に設けられる第２のスイッチと、
前記第１の入力キャパシターの他端と前記第２の入力端との間に設けられる第３のスイッチと、
前記第１の入力キャパシターの他端と前記基準電位との間に設けられる第４のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項９】
請求項７又は８において、
前記出力端と前記帰還信号入力ノードとの間に挿入される第２のスイッチトキャパシター積分器を含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１０】
請求項９において、
前記第２のスイッチトキャパシター積分器は、
その出力端が前記帰還信号入力ノードに接続される第２のオペアンプと、
前記第２のオペアンプの仮想接地端と前記第２のオペアンプの出力端との間に挿入される第２の帰還キャパシターと、
第２の入力キャパシターと、
前記第１のオペアンプの出力端と前記第２のオペアンプの仮想接地端との間に挿入される第３の入力キャパシターと、
前記第２のオペアンプの仮想接地端と前記第２の入力キャパシターの一端との間に設けられる第５のスイッチと、
前記第２の入力キャパシターの一端と前記基準電位との間に設けられる第６のスイッチと、
前記第２の入力キャパシターの他端と前記第１のオペアンプの出力端との間に設けられる第７のスイッチと、
前記第２の入力キャパシターの他端と基準電位との間に設けられる第８のスイッチとを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１１】
請求項１０において、
前記第２のスイッチ、前記第３のスイッチ、第５のスイッチ及び前記第７のスイッチの各々は、第１のクロックによってスイッチ制御され、
前記第１のスイッチ、前記第４のスイッチ、前記第６のスイッチ及び前記第８のスイッチの各々は、前記第１のクロックとは逆相の第２のクロックによってスイッチ制御されることを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記第１の入力端と前記基準電位との間に設けられた第９のスイッチを含むことを特徴とするスイッチトキャパシター回路を用いたハイパスフィルター。
【請求項１３】
センサーと、
前記センサーの出力信号に対してハイパスフィルター処理を行う請求項１乃至１２のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含むことを特徴とする電子機器。
【請求項１４】
センサーと、
請求項４、８乃至１１のいずれか記載のスイッチトキャパシター回路を用いたハイパスフィルターとを含み、
前記センサーを構成する回路の接地電位が、前記基準電位と同電位であり、該基準電位を基準に前記センサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。
【請求項１５】
複数のセンサーと、
前記複数のセンサーの各々に対応して設けられた請求項４、８乃至１１のいずれか記載のスイッチトキャパシター回路を用いた複数のハイパスフィルターとを含み、
前記複数のセンサーのうち１つのセンサーを構成する回路の接地電位が、前記複数のハイパスフィルターの基準電位と同電位であり、該基準電位を基準に前記複数のセンサーからのセンサー信号に基づいて処理を行うことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１７１８８３（Ｐ２０１１−１７１８８３Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３２１３５（Ｐ２０１０−３２１３５）
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【出願人】（３０４０２１４１７）国立大学法人東京工業大学 (1,821)
【Ｆターム（参考）】
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