スイッチング変換器の制御用論理回路
【課題】本発明は、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路を提供することを目的とする。
【解決手段】大電圧のスイッチング変換器の制御用論理回路において、制御用論理回路ICの外部接続端子と、該制御用論理回路IC内のコンプリメンタリロジック回路の出力端子とを接続する3つの配線を半導体基板内に多層配線構造として形成することによって、各配線の備える寄生インダクタンスが磁気的に結合され、その結果、コンプリメンタリロジック回路のFETに印加されるサージ電圧が効果的に低減される。
【解決手段】大電圧のスイッチング変換器の制御用論理回路において、制御用論理回路ICの外部接続端子と、該制御用論理回路IC内のコンプリメンタリロジック回路の出力端子とを接続する3つの配線を半導体基板内に多層配線構造として形成することによって、各配線の備える寄生インダクタンスが磁気的に結合され、その結果、コンプリメンタリロジック回路のFETに印加されるサージ電圧が効果的に低減される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング変換器の制御用論理回路に関し、より詳細には、大電圧のスイッチング変換器から流入するサージエネルギーに対する耐量が大きい制御用論理回路に関する。
【背景技術】
【0002】
従来、大電圧のスイッチング変換器を制御する論理回路ICにおいて、スイッチング変換器側のスイッチングに伴って発生するサージ現象が問題となっており、これに対する対策が種々検討されてきた。このサージ現象に伴って生じる制御側の論理回路ICが被る弊害について、以下、図8〜12を参照して説明する、図8は、スイッチング変換器を制御するための従来の論理回路IC50を示す。論理回路IC50は、半導体基板52内に図示しない2つのFETを含むコンプリメンタリロジック回路を含んで構成されており、電源安定化コンデンサ53を備える電源54(VDC)から電源供給を受けて作動する。
【0003】
論理回路IC50において、コンプリメンタリロジック回路は、正極端子55、グラウンド端子56、およびロジック信号の出力端子58を備えており、正極端子55は、配線パターン60によって電源54の正極端子Pに接続され、グラウンド端子56は、配線パターン62によって電源54のグラウンド端子Nに接続されている。
【0004】
また、コンプリメンタリロジック回路の出力端子58は、配線パターン64によって論理回路IC50の出力端子66に接続されており、さらに、論理回路IC50の出力信号のグラウンド端子68はコンプリメンタリトランジスタ回路のグランド端子56と配線パターン69で接続されている。また、論理回路IC50の正極端子70はコンプリメンタリトランジスタ回路の正極端子55と配線パターン71で接続されており、さらに、論理回路IC50の出力端子66および出力信号のグラウンド端子68は、それぞれ、外部配線Aおよび外部配線Bに接続され、両外部配線を介して外部の図示しない電力スイッチング回路(主回路)に接続される。
【0005】
図9は、図8に示した論理回路IC50の等価回路を示す。図9の等価回路は、論理回路IC50における、FET72およびFET74を含むコンプリメンタリロジック回路と電源安定化コンデンサ53、および各出力端子の接続関係について示している。なお、図9においては、図8について説明した要素と共通するものについては、同じ符号を用いて、その説明を適宜省略する。上述したように、コンプリメンタリロジック回路の正極端子55と電源54の正極端子Pの間、および、コンプリメンタリロジック回路のグラウンド端子56および電源54のグラウンド端子Nの間は、それぞれ、図1に示した配線パターン60および配線パターン62によって接続されており、配線パターン60および配線パターン62は、そのパターン形状や長さに応じて決定される固有の寄生インダクタンスを有する。したがって、図9に示すように、正極端子55と正極端子Pの間、および、グラウンド端子56およびグラウンド端子Nの間には、それぞれ寄生インダクタンス成分LPおよびLNが挿入された形になる。ここで、論理回路IC50の出力端子66とグラウンド端子68は、それぞれ、外部配線Aおよび外部配線Bに接続されており、仮に、外部の電力スイッチング回路でスイッチングに起因する大きなノイズ電流(iN)が発生すると、このノイズ電流(iN)がこれら外部配線を介して論理回路IC50内に流入してくることになる。
【0006】
ここでは、図9を参照して、FET72がオン状態、FET74がオフ状態の時に、ノイズ電流(iN)が外部配線Aから論理回路IC50内に流入した場合を例にとって説明する。外部配線Aから論理回路IC50内に流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、FET72、配線パターン60、電源安定化コンデンサ53、および配線パターン62を経て、外部配線Bを通り、外部の電力スイッチング回路へ戻る。このとき、配線パターン60および配線パターン62にはその電流の時間変化率(di/dt)にそれぞれのインダクタンス値を乗じたサージ電圧が誘起される。具体的には、ノイズ電流(iN)が寄生インダクタンス成分LPを流れる際に誘起電圧(vLP)が誘起され、同様に、寄生インダクタンス成分LNを流れる際に誘起電圧(vLN)が誘起される。このとき、オフ状態にあるFET74には、電源電圧VDCに加えて、配線パターン60のインダクスに起因する誘起電圧(vLP)と配線パターン62のインダクスに起因する誘起電圧(vLN)が重畳されて印加することになる。
【0007】
仮に、ノイズ電流(iN)の波形が、図10(a)に示すような台形波状であった場合を考えると、一般にノイズ電流の時間変化率(di/dt)は非常に大きいので、誘起電圧(vLP)および誘起電圧(vLN)は、図10(b)および(c)に示されるように非常に大きなものとなる。その結果、FET74の端子電圧は、電源電圧(VDC)にこれらの誘起電圧が重層され、図10(d)に示されるように、ノイズ許容値(PL)を超えた大きな値(VDS)になる場合がある。このようにして過大なサージ電圧に晒されたFET74は、劣化し、最悪の場合、過電圧破壊に至る。
【0008】
次に、図11は、論理回路IC50の出力端子66および正極端子70が、それぞれ、外部配線Aおよび外部配線Cに接続された場合を示し、図12は、図11に示した論理回路IC50の等価回路を示す。この場合、FET72がオフ状態で、FET74がオン状態の時に、ノイズ電流(iN)が外部配線Aから流入して外部配線Cに流れる場合を考える。
【0009】
外部配線Aから論理回路IC50内に流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、FET74、配線パターン62、電源安定化コンデンサ53、および配線パターン60を経て、外部配線Cを通り、外部の電力スイッチング回路へ戻る。このとき、配線パターン60および配線パターン62にはその電流の時間変化率(di/dt)にそれぞれのインダクタンス値を乗じたサージ電圧が誘起される。具体的には、ノイズ電流(iN)が寄生インダクタンス成分LPを流れる際に誘起電圧(vLP)が誘起され、同様に、寄生インダクタンス成分LNを流れる際に誘起電圧(vLN)が誘起される。このとき、オフ状態にあるFET72には、電源電圧VDCに加えて、配線パターン60のインダクスに起因する誘起電圧(vLP)と配線パターン62のインダクスに起因する誘起電圧(vLN)が重畳されて印加することになる。
【0010】
仮に、ノイズ電流(iN)の波形が、図13(a)に示すような台形波状であった場合を考えると、一般にノイズ電流の時間変化率(di/dt)は非常に大きいので、誘起電圧(vLP)および誘起電圧(vLN)は、図13(b)および(c)に示されるように非常に大きなものとなる。その結果、FET72の端子電圧は、電源電圧(VDC)にこれらの誘起電圧が重層され、図13(d)に示されるように、ノイズ許容値(PL)を超えた大きな値(VDS)になる場合がある。このようにして過大なサージ電圧に晒されたFET72は、劣化し、最悪の場合、過電圧破壊に至る。
【0011】
上述した、サージ現象に伴って制御側の論理回路ICが被る過電圧の問題について、特開2007−166734号公報(特許文献1)は、付加回路によって過電圧を検出するとともに、過電圧に伴うエネルギーをFETに供給し、該FETを中間的なオン状態にすることによって、サージエネルギーに伴う電流をFETに流し、もって、FETの過電圧を抑制する構成を開示する。しかしながら、特許文献1においては、サージエネルギーの多くはFETで消費されるため、FETの追加的な加熱が避けられないという問題があった。
【特許文献1】特開2007−166734号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
本発明は、上記従来技術における課題に鑑みてなされたものであり、本発明は、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明者は、大電圧のスイッチング変換器の制御用論理回路において、スイッチング変換器(主回路)から流入する、サージエネルギーの影響を効果的に回避する構成につき鋭意検討した結果、論理回路ICの外部出力端子と、該論理回路IC内のコンプリメンタリロジック回路の出力端子とを接続する3つの配線を半導体基板内に多層配線構造として形成することによって、各配線の備える寄生インダクタンスが磁気的に結合され、その結果、コンプリメンタリロジック回路のFETに印加されるサージ電圧が効果的に低減されることを見出し、本発明に至ったのである。
【0014】
すなわち、本発明によれば、スイッチング変換器の制御信号を出力する論理回路であって、該論理回路は、電源(14)と、2つのFETを備えるコンプリメンタリロジック回路と、外部配線に接続するための第1の出力端子(29)、第2の出力端子(24)、および第3の出力端子(26)と、サージ抑制用コンデンサ(28)とを含み、前記コンプリメンタリロジック回路は、前記電源(14)のPラインに接続される正極端子(15)と、前記電源(14)のNラインに接続されるグラウンド端子(16)と、ロジック信号の出力端子(18)とを備え、前記正極端子(15)は、第1の配線によって前記第1の出力端子(29)に接続され、前記ロジック信号の出力端子(18)は、第2の配線によって前記第2の出力端子(24)に接続され、前記グラウンド端子(16)は、前記第3の配線によって前記第3の出力端子(26)に接続されるとともに、前記サージ抑制用コンデンサ(28)は、前記第1の出力端子(29)と前記第3の出力端子(26)とに接続され、前記第2の配線は、前記第1の配線と前記第3の配線との間に挟みこまれる形で半導体基板に多層配線構造として形成されていることを特徴とする論理回路が提供される。本発明においては、前記第1乃至第3の配線は、前記半導体基板の厚み方向に近接して配置されることが好ましい。また、本発明においては、前記第1乃至第3の配線は、配線幅が広く形成され、前記半導体基板の面方向に重なる面積が大きくなるように形成することができる。
【発明の効果】
【0015】
上述したように、本発明によれば、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路が提供される。
【発明を実施するための最良の形態】
【0016】
以下、本発明を図面に示した実施の形態をもって説明するが、本発明は、図面に示した実施の形態に限定されるものではない。
【0017】
図1は、主に、大電圧スイッチング変換器を制御するために用いられる、本実施形態の論理回路IC10を示す。論理回路IC10は、半導体基板12内に図示しない2つのFETを含むコンプリメンタリロジック回路を含んで構成されており、電源安定化コンデンサ13を備える電源14から電源供給を受けて作動する。論理回路IC10において、上記コンプリメンタリロジック回路は、正極端子15、グラウンド端子16、およびロジック信号の出力端子18を備えており、正極端子15は、配線パターン20(Pライン)によって電源14の正極端子Pに接続され、グラウンド端子16は、配線パターン22(Nライン)によって電源14のグラウンド端子Nに接続されている。また、論理回路IC10の出力端子24および出力信号のグラウンド端子26は、それぞれ、外部配線Aおよび外部配線Bに接続され、これら外部配線を介して図示しない外部の電力スイッチング回路(主回路)に接続されている。
【0018】
本実施形態の論理回路IC10は、さらに、図示しない外部の電力スイッチング回路側から流入するサージエネルギーを吸収するためのキャパシタンスとしてサージ抑制用コンデンサ28を備えており、サージ抑制用コンデンサ28は、論理回路IC10の出力端子29とグラウンド端子26に接続されている。本実施形態の論理回路IC10は、コンプリメンタリロジック回路の各端子(15、18、16)と論理回路IC10の各端子(29、24、26)とを接続する配線構造について、図1に破線で囲んで示す特徴的な配線構造30を採用することによって、コンプリメンタリロジック回路のFETに印加されるサージ電圧を効果的に低減する。以下、本実施形態の論理回路IC10が、サージ電圧を効果的に低減する機構について、図2〜4を参照して詳細に説明する。なお、図2〜4においては、共通する要素については同じ符号を用い、その説明を適宜省略する。
【0019】
図2(a)は、図1に破線で囲んで示した、配線構造30のみを抜き出して拡大した図であり、説明の便宜のため、さらにこれを矢印で示す半導体基板12の厚み方向に展開した図を図2(b)に示す。
【0020】
図2(b)に示されるように、本実施形態においては、論理回路IC10のコンプリメンタリロジック回路の端子と論理回路IC10の端子とを接続する3つの配線パターンは、矢印で示す半導体基板12の厚み方向において、所定の離間距離をもって近接して重なる形で配設されており、三層構造になっている。具体的には、コンプリメンタリロジック回路の正極端子15は、半導体基板12の表面にパターンニングされた配線パターン32によって論理回路IC10の出力端子29に接続されており、コンプリメンタリロジック回路のロジック信号の出力端子18は、配線パターン32の直下に近接する形で形成された配線パターン34によって論理回路IC10の出力端子24に接続されている。さらに、コンプリメンタリロジック回路のグラウンド端子16は、配線パターン34の直下に近接する形で形成された配線パターン36によって論理回路IC10のグラウンド端子26に接続されている。
【0021】
すなわち、本実施形態においては、コンプリメンタリロジック回路のロジック信号の出力端子18と論理回路IC10の出力端子24とを接続する配線パターン34は、配線パターン32と配線パターン36とに挟みこまれる形で半導体基板12内に多層配線構造として形成されている。図2(b)に示されるように、本実施形態の論理回路IC10のコンプリメンタリロジック回路の端子と論理回路IC10の端子とを接続する3つの配線パターンは、互いに近接されて配置されるため、それぞれの寄生インダクタンスは、磁気的に結合される。
【0022】
なお、配線パターン32、34、および36のパターン幅および相互の近接距離はIC内部の配線層の制約条件の元で適宜設定することができる。本発明においては、配線パターン32、34、および36のパターン幅(配線幅)を広く設計して、配線パターン32、34、および36が半導体基板12の面方向に重なる面積を大きくすることが配線相互間の磁気的結合を増大させる上で好ましい。さらに、各配線パターン相互の離間距離を小さくすることも、配線相互間の磁気的結合を増大させる上で好ましい。
【0023】
図3は、図1に示した論理回路IC10について、外部端子Aおよび外部端子Bが接続された場合の等価回路を示す。なお、論理回路IC10のコンプリメンタリロジック回路は、FET40およびFET42を含んで構成されている。ここで、FET40がオン状態で、FET42がオフ状態の時に、ノイズ電流(iN)が外部配線Aを経由して論理回路IC10の出力端子24から流れ込んだ場合について説明する。
【0024】
論理回路IC10の出力端子24から流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、配線パターン34を経て、出力端子18から正極端子15に到達するが、このとき、配線パターン34と配線パターン32が近接した形で配置されているため、配線パターン34の寄生インダクタンスLXAと配線パターン32の寄生インダクタンスLXPは磁気的に結合され、相互のインダクタンスが相殺される。その結果、ノイズ電流(iN)は、コンプリメンタリロジック回路の正極端子15から論理回路IC10の正極端子29に向かって流れる。正極端子29に到達したノイズ電流(iN)はサージ抑制用コンデンサ28を経由して論理回路IC10のグラウンド端子26を経て、外部配線Bに流出する。このとき、サージ抑制用コンデンサ28の静電容量はノイズ電流(iN)の流入によって電圧が殆ど変化しない程度の大きさを持たせておくことにより、その電圧は電源電圧VDCに保持される。
【0025】
ここで、配線パターン36は配線パターン34および配線パターン32と相互に磁気的に結合されているが、その配置の近接距離の関係から、配線パターン34との磁気的結合が強いので、配線パターン36には配線パターン34に誘起される電圧の影響を強く受けた誘起電圧を発生する。そのため、オフ状態のFET42に印加される電圧は、サージ抑制用コンデンサ28の電圧VXに、配線パターン34の寄生インダクタンスLXAと配線パターン36の寄生インダクタンスLXNに生じる誘起電圧が加算されたものになる。
【0026】
仮に、ノイズ電流(iN)の波形が、図4(a)に示すような台形波状であった場合を考えると、サージ抑制用のコンデンサ28の電圧は電源電圧(VDC)に等しく、また、LXPに生じる誘起電圧vLXP、およびLXNに生じる誘起電圧vLXNは、図4(c)および(d)に示されるように非常に小さいので、電源電圧(VDC)にこれらの誘起電圧が重層されてなる、FET40の端子電圧の値(VDS)は、図4(e)に示されるように、ノイズ許容値(PL)以下に抑制される。以上説明したように、本発明の構成によれば、大電圧のスイッチング変換器を制御する論理回路ICにおいて、FETに印加されるサージ電圧を効果的に低減することができる。
【0027】
次に、図5に示されるように、論理回路IC10の出力端子24および正極端子29が、それぞれ、外部配線Aおよび外部配線Cに接続され、外部配線を介して図示しない外部の電力スイッチング回路(主回路)に接続されている場合について検討する。
【0028】
図6は、図5に示した論理回路IC10について、外部端子Aおよび外部端子Cが接続された場合の等価回路を示す。この回路において、FET40がオフ状態でFET42がオン状態の時に、外部配線Aからノイズ電流(iN)が流入した場合の動作を説明する。
【0029】
論理回路IC10の出力端子24から流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、配線パターン34を経て、出力端子18からグランド端子16に到達するが、このとき、配線パターン34と配線パターン36が近接した形で配置されているため、配線パターン34の寄生インダクタンスLXAと配線パターン36の寄生インダクタンスLXNは磁気的に結合され、相互のインダクタンスが相殺される。その結果、ノイズ電流(iN)は、コンプリメンタリロジック回路のグランド端子16から論理回路IC10のグランド端子26に向かって流れる。グランド端子26に到達したノイズ電流(iN)は、サージ抑制用コンデンサ28を経由して論理回路IC10の正極端子29を経て、外部配線Cに流出する。このとき、サージ抑制用コンデンサの静電容量はノイズ電流の流入によって電圧が殆ど変化しない程度の大きさを持たせておくことにより、その電圧は電源電圧VDCに保持される。ここで、配線パターン32は、配線パターン34および配線パターン36と相互に磁気的に結合されているが、配線パターン34に対しより近くに配設されているため、配線パターン34との磁気的結合が強いので、配線パターン32には配線パターン34に誘起される電圧の影響を強く受けた誘起電圧を発生する。
【0030】
その結果、オフ状態のFET40に印加される電圧は、サージ抑制用コンデンサ28の電圧VXに、配線パターン34の寄生インダクタンスLXAと配線パターン32の寄生インダクタンスLXPに生じる誘起電圧が加算されたものになる。
【0031】
仮に、ノイズ電流(iN)の波形が、図7(a)に示すような台形波状であった場合を考えると、サージ抑制用のコンデンサ28の電圧は電源電圧(VDC)に等しく、また、LXPに生じる誘起電圧vLXPおよびLXNに生じる誘起電圧vLXNは、図7(c)および(d)に示されるように非常に小さいので、電源電圧(VDC)にこれらの誘起電圧が重層されてなる、FET40の端子電圧の値(VDS)は、図7(e)に示されるように、ノイズ許容値(PL)以下に抑制される。以上説明したように、本発明の構成によれば、大電圧のスイッチング変換器を制御する論理回路ICにおいて、FETに印加されるサージ電圧を効果的に低減することができる。
【図面の簡単な説明】
【0032】
【図1】本実施形態の論理回路ICを示す図。
【図2】本実施形態の論理回路ICの配線構造を拡大した図。
【図3】本実施形態の論理回路ICが外部端子Aおよび外部端子Bが接続された場合の等価回路を示す図。
【図4】ノイズ電流の波形等を示す図。
【図5】本実施形態の論理回路ICが外部配線Aおよび外部配線Cに接続された図。
【図6】本実施形態の論理回路ICが外部端子Aおよび外部端子Cが接続された場合の等価回路を示す図。
【図7】ノイズ電流の波形等を示す図。
【図8】従来のスイッチング変換器の論理回路ICを示す図。
【図9】従来のスイッチング変換器の論理回路ICの等価回路を示す図。
【図10】ノイズ電流の波形等を示す図。
【図11】従来の論理回路ICが外部配線Aおよび外部配線Cに接続された図。
【図12】従来の論理回路ICが外部配線Aおよび外部配線Cに接続された場合の等価回路を示す図。
【図13】ノイズ電流の波形等を示す図。
【符号の説明】
【0033】
10…論理回路IC、12…半導体基板、13…電源安定化コンデンサ、14…電源、15…正極端子、16…グラウンド端子、18…ロジック信号の出力端子、20…配線パターン、22…配線パターン、24…出力端子、26…グラウンド端子、28…サージ抑制用コンデンサ、29…正極端子、30…配線構造、32…配線パターン、34…配線パターン、36…配線パターン、40…FET、42…FET、50…論理回路IC、52…半導体基板、53…電源安定化コンデンサ、54…電源、55…正極端子、56…グラウンド端子、58…出力端子、60…配線パターン、62…配線パターン、64…配線パターン、66…出力端子、68…グラウンド端子、69…配線パターン、70…正極端子、71…配線パターン、72…FET、74…FET
【技術分野】
【0001】
本発明は、スイッチング変換器の制御用論理回路に関し、より詳細には、大電圧のスイッチング変換器から流入するサージエネルギーに対する耐量が大きい制御用論理回路に関する。
【背景技術】
【0002】
従来、大電圧のスイッチング変換器を制御する論理回路ICにおいて、スイッチング変換器側のスイッチングに伴って発生するサージ現象が問題となっており、これに対する対策が種々検討されてきた。このサージ現象に伴って生じる制御側の論理回路ICが被る弊害について、以下、図8〜12を参照して説明する、図8は、スイッチング変換器を制御するための従来の論理回路IC50を示す。論理回路IC50は、半導体基板52内に図示しない2つのFETを含むコンプリメンタリロジック回路を含んで構成されており、電源安定化コンデンサ53を備える電源54(VDC)から電源供給を受けて作動する。
【0003】
論理回路IC50において、コンプリメンタリロジック回路は、正極端子55、グラウンド端子56、およびロジック信号の出力端子58を備えており、正極端子55は、配線パターン60によって電源54の正極端子Pに接続され、グラウンド端子56は、配線パターン62によって電源54のグラウンド端子Nに接続されている。
【0004】
また、コンプリメンタリロジック回路の出力端子58は、配線パターン64によって論理回路IC50の出力端子66に接続されており、さらに、論理回路IC50の出力信号のグラウンド端子68はコンプリメンタリトランジスタ回路のグランド端子56と配線パターン69で接続されている。また、論理回路IC50の正極端子70はコンプリメンタリトランジスタ回路の正極端子55と配線パターン71で接続されており、さらに、論理回路IC50の出力端子66および出力信号のグラウンド端子68は、それぞれ、外部配線Aおよび外部配線Bに接続され、両外部配線を介して外部の図示しない電力スイッチング回路(主回路)に接続される。
【0005】
図9は、図8に示した論理回路IC50の等価回路を示す。図9の等価回路は、論理回路IC50における、FET72およびFET74を含むコンプリメンタリロジック回路と電源安定化コンデンサ53、および各出力端子の接続関係について示している。なお、図9においては、図8について説明した要素と共通するものについては、同じ符号を用いて、その説明を適宜省略する。上述したように、コンプリメンタリロジック回路の正極端子55と電源54の正極端子Pの間、および、コンプリメンタリロジック回路のグラウンド端子56および電源54のグラウンド端子Nの間は、それぞれ、図1に示した配線パターン60および配線パターン62によって接続されており、配線パターン60および配線パターン62は、そのパターン形状や長さに応じて決定される固有の寄生インダクタンスを有する。したがって、図9に示すように、正極端子55と正極端子Pの間、および、グラウンド端子56およびグラウンド端子Nの間には、それぞれ寄生インダクタンス成分LPおよびLNが挿入された形になる。ここで、論理回路IC50の出力端子66とグラウンド端子68は、それぞれ、外部配線Aおよび外部配線Bに接続されており、仮に、外部の電力スイッチング回路でスイッチングに起因する大きなノイズ電流(iN)が発生すると、このノイズ電流(iN)がこれら外部配線を介して論理回路IC50内に流入してくることになる。
【0006】
ここでは、図9を参照して、FET72がオン状態、FET74がオフ状態の時に、ノイズ電流(iN)が外部配線Aから論理回路IC50内に流入した場合を例にとって説明する。外部配線Aから論理回路IC50内に流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、FET72、配線パターン60、電源安定化コンデンサ53、および配線パターン62を経て、外部配線Bを通り、外部の電力スイッチング回路へ戻る。このとき、配線パターン60および配線パターン62にはその電流の時間変化率(di/dt)にそれぞれのインダクタンス値を乗じたサージ電圧が誘起される。具体的には、ノイズ電流(iN)が寄生インダクタンス成分LPを流れる際に誘起電圧(vLP)が誘起され、同様に、寄生インダクタンス成分LNを流れる際に誘起電圧(vLN)が誘起される。このとき、オフ状態にあるFET74には、電源電圧VDCに加えて、配線パターン60のインダクスに起因する誘起電圧(vLP)と配線パターン62のインダクスに起因する誘起電圧(vLN)が重畳されて印加することになる。
【0007】
仮に、ノイズ電流(iN)の波形が、図10(a)に示すような台形波状であった場合を考えると、一般にノイズ電流の時間変化率(di/dt)は非常に大きいので、誘起電圧(vLP)および誘起電圧(vLN)は、図10(b)および(c)に示されるように非常に大きなものとなる。その結果、FET74の端子電圧は、電源電圧(VDC)にこれらの誘起電圧が重層され、図10(d)に示されるように、ノイズ許容値(PL)を超えた大きな値(VDS)になる場合がある。このようにして過大なサージ電圧に晒されたFET74は、劣化し、最悪の場合、過電圧破壊に至る。
【0008】
次に、図11は、論理回路IC50の出力端子66および正極端子70が、それぞれ、外部配線Aおよび外部配線Cに接続された場合を示し、図12は、図11に示した論理回路IC50の等価回路を示す。この場合、FET72がオフ状態で、FET74がオン状態の時に、ノイズ電流(iN)が外部配線Aから流入して外部配線Cに流れる場合を考える。
【0009】
外部配線Aから論理回路IC50内に流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、FET74、配線パターン62、電源安定化コンデンサ53、および配線パターン60を経て、外部配線Cを通り、外部の電力スイッチング回路へ戻る。このとき、配線パターン60および配線パターン62にはその電流の時間変化率(di/dt)にそれぞれのインダクタンス値を乗じたサージ電圧が誘起される。具体的には、ノイズ電流(iN)が寄生インダクタンス成分LPを流れる際に誘起電圧(vLP)が誘起され、同様に、寄生インダクタンス成分LNを流れる際に誘起電圧(vLN)が誘起される。このとき、オフ状態にあるFET72には、電源電圧VDCに加えて、配線パターン60のインダクスに起因する誘起電圧(vLP)と配線パターン62のインダクスに起因する誘起電圧(vLN)が重畳されて印加することになる。
【0010】
仮に、ノイズ電流(iN)の波形が、図13(a)に示すような台形波状であった場合を考えると、一般にノイズ電流の時間変化率(di/dt)は非常に大きいので、誘起電圧(vLP)および誘起電圧(vLN)は、図13(b)および(c)に示されるように非常に大きなものとなる。その結果、FET72の端子電圧は、電源電圧(VDC)にこれらの誘起電圧が重層され、図13(d)に示されるように、ノイズ許容値(PL)を超えた大きな値(VDS)になる場合がある。このようにして過大なサージ電圧に晒されたFET72は、劣化し、最悪の場合、過電圧破壊に至る。
【0011】
上述した、サージ現象に伴って制御側の論理回路ICが被る過電圧の問題について、特開2007−166734号公報(特許文献1)は、付加回路によって過電圧を検出するとともに、過電圧に伴うエネルギーをFETに供給し、該FETを中間的なオン状態にすることによって、サージエネルギーに伴う電流をFETに流し、もって、FETの過電圧を抑制する構成を開示する。しかしながら、特許文献1においては、サージエネルギーの多くはFETで消費されるため、FETの追加的な加熱が避けられないという問題があった。
【特許文献1】特開2007−166734号公報
【発明の開示】
【発明が解決しようとする課題】
【0012】
本発明は、上記従来技術における課題に鑑みてなされたものであり、本発明は、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明者は、大電圧のスイッチング変換器の制御用論理回路において、スイッチング変換器(主回路)から流入する、サージエネルギーの影響を効果的に回避する構成につき鋭意検討した結果、論理回路ICの外部出力端子と、該論理回路IC内のコンプリメンタリロジック回路の出力端子とを接続する3つの配線を半導体基板内に多層配線構造として形成することによって、各配線の備える寄生インダクタンスが磁気的に結合され、その結果、コンプリメンタリロジック回路のFETに印加されるサージ電圧が効果的に低減されることを見出し、本発明に至ったのである。
【0014】
すなわち、本発明によれば、スイッチング変換器の制御信号を出力する論理回路であって、該論理回路は、電源(14)と、2つのFETを備えるコンプリメンタリロジック回路と、外部配線に接続するための第1の出力端子(29)、第2の出力端子(24)、および第3の出力端子(26)と、サージ抑制用コンデンサ(28)とを含み、前記コンプリメンタリロジック回路は、前記電源(14)のPラインに接続される正極端子(15)と、前記電源(14)のNラインに接続されるグラウンド端子(16)と、ロジック信号の出力端子(18)とを備え、前記正極端子(15)は、第1の配線によって前記第1の出力端子(29)に接続され、前記ロジック信号の出力端子(18)は、第2の配線によって前記第2の出力端子(24)に接続され、前記グラウンド端子(16)は、前記第3の配線によって前記第3の出力端子(26)に接続されるとともに、前記サージ抑制用コンデンサ(28)は、前記第1の出力端子(29)と前記第3の出力端子(26)とに接続され、前記第2の配線は、前記第1の配線と前記第3の配線との間に挟みこまれる形で半導体基板に多層配線構造として形成されていることを特徴とする論理回路が提供される。本発明においては、前記第1乃至第3の配線は、前記半導体基板の厚み方向に近接して配置されることが好ましい。また、本発明においては、前記第1乃至第3の配線は、配線幅が広く形成され、前記半導体基板の面方向に重なる面積が大きくなるように形成することができる。
【発明の効果】
【0015】
上述したように、本発明によれば、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路が提供される。
【発明を実施するための最良の形態】
【0016】
以下、本発明を図面に示した実施の形態をもって説明するが、本発明は、図面に示した実施の形態に限定されるものではない。
【0017】
図1は、主に、大電圧スイッチング変換器を制御するために用いられる、本実施形態の論理回路IC10を示す。論理回路IC10は、半導体基板12内に図示しない2つのFETを含むコンプリメンタリロジック回路を含んで構成されており、電源安定化コンデンサ13を備える電源14から電源供給を受けて作動する。論理回路IC10において、上記コンプリメンタリロジック回路は、正極端子15、グラウンド端子16、およびロジック信号の出力端子18を備えており、正極端子15は、配線パターン20(Pライン)によって電源14の正極端子Pに接続され、グラウンド端子16は、配線パターン22(Nライン)によって電源14のグラウンド端子Nに接続されている。また、論理回路IC10の出力端子24および出力信号のグラウンド端子26は、それぞれ、外部配線Aおよび外部配線Bに接続され、これら外部配線を介して図示しない外部の電力スイッチング回路(主回路)に接続されている。
【0018】
本実施形態の論理回路IC10は、さらに、図示しない外部の電力スイッチング回路側から流入するサージエネルギーを吸収するためのキャパシタンスとしてサージ抑制用コンデンサ28を備えており、サージ抑制用コンデンサ28は、論理回路IC10の出力端子29とグラウンド端子26に接続されている。本実施形態の論理回路IC10は、コンプリメンタリロジック回路の各端子(15、18、16)と論理回路IC10の各端子(29、24、26)とを接続する配線構造について、図1に破線で囲んで示す特徴的な配線構造30を採用することによって、コンプリメンタリロジック回路のFETに印加されるサージ電圧を効果的に低減する。以下、本実施形態の論理回路IC10が、サージ電圧を効果的に低減する機構について、図2〜4を参照して詳細に説明する。なお、図2〜4においては、共通する要素については同じ符号を用い、その説明を適宜省略する。
【0019】
図2(a)は、図1に破線で囲んで示した、配線構造30のみを抜き出して拡大した図であり、説明の便宜のため、さらにこれを矢印で示す半導体基板12の厚み方向に展開した図を図2(b)に示す。
【0020】
図2(b)に示されるように、本実施形態においては、論理回路IC10のコンプリメンタリロジック回路の端子と論理回路IC10の端子とを接続する3つの配線パターンは、矢印で示す半導体基板12の厚み方向において、所定の離間距離をもって近接して重なる形で配設されており、三層構造になっている。具体的には、コンプリメンタリロジック回路の正極端子15は、半導体基板12の表面にパターンニングされた配線パターン32によって論理回路IC10の出力端子29に接続されており、コンプリメンタリロジック回路のロジック信号の出力端子18は、配線パターン32の直下に近接する形で形成された配線パターン34によって論理回路IC10の出力端子24に接続されている。さらに、コンプリメンタリロジック回路のグラウンド端子16は、配線パターン34の直下に近接する形で形成された配線パターン36によって論理回路IC10のグラウンド端子26に接続されている。
【0021】
すなわち、本実施形態においては、コンプリメンタリロジック回路のロジック信号の出力端子18と論理回路IC10の出力端子24とを接続する配線パターン34は、配線パターン32と配線パターン36とに挟みこまれる形で半導体基板12内に多層配線構造として形成されている。図2(b)に示されるように、本実施形態の論理回路IC10のコンプリメンタリロジック回路の端子と論理回路IC10の端子とを接続する3つの配線パターンは、互いに近接されて配置されるため、それぞれの寄生インダクタンスは、磁気的に結合される。
【0022】
なお、配線パターン32、34、および36のパターン幅および相互の近接距離はIC内部の配線層の制約条件の元で適宜設定することができる。本発明においては、配線パターン32、34、および36のパターン幅(配線幅)を広く設計して、配線パターン32、34、および36が半導体基板12の面方向に重なる面積を大きくすることが配線相互間の磁気的結合を増大させる上で好ましい。さらに、各配線パターン相互の離間距離を小さくすることも、配線相互間の磁気的結合を増大させる上で好ましい。
【0023】
図3は、図1に示した論理回路IC10について、外部端子Aおよび外部端子Bが接続された場合の等価回路を示す。なお、論理回路IC10のコンプリメンタリロジック回路は、FET40およびFET42を含んで構成されている。ここで、FET40がオン状態で、FET42がオフ状態の時に、ノイズ電流(iN)が外部配線Aを経由して論理回路IC10の出力端子24から流れ込んだ場合について説明する。
【0024】
論理回路IC10の出力端子24から流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、配線パターン34を経て、出力端子18から正極端子15に到達するが、このとき、配線パターン34と配線パターン32が近接した形で配置されているため、配線パターン34の寄生インダクタンスLXAと配線パターン32の寄生インダクタンスLXPは磁気的に結合され、相互のインダクタンスが相殺される。その結果、ノイズ電流(iN)は、コンプリメンタリロジック回路の正極端子15から論理回路IC10の正極端子29に向かって流れる。正極端子29に到達したノイズ電流(iN)はサージ抑制用コンデンサ28を経由して論理回路IC10のグラウンド端子26を経て、外部配線Bに流出する。このとき、サージ抑制用コンデンサ28の静電容量はノイズ電流(iN)の流入によって電圧が殆ど変化しない程度の大きさを持たせておくことにより、その電圧は電源電圧VDCに保持される。
【0025】
ここで、配線パターン36は配線パターン34および配線パターン32と相互に磁気的に結合されているが、その配置の近接距離の関係から、配線パターン34との磁気的結合が強いので、配線パターン36には配線パターン34に誘起される電圧の影響を強く受けた誘起電圧を発生する。そのため、オフ状態のFET42に印加される電圧は、サージ抑制用コンデンサ28の電圧VXに、配線パターン34の寄生インダクタンスLXAと配線パターン36の寄生インダクタンスLXNに生じる誘起電圧が加算されたものになる。
【0026】
仮に、ノイズ電流(iN)の波形が、図4(a)に示すような台形波状であった場合を考えると、サージ抑制用のコンデンサ28の電圧は電源電圧(VDC)に等しく、また、LXPに生じる誘起電圧vLXP、およびLXNに生じる誘起電圧vLXNは、図4(c)および(d)に示されるように非常に小さいので、電源電圧(VDC)にこれらの誘起電圧が重層されてなる、FET40の端子電圧の値(VDS)は、図4(e)に示されるように、ノイズ許容値(PL)以下に抑制される。以上説明したように、本発明の構成によれば、大電圧のスイッチング変換器を制御する論理回路ICにおいて、FETに印加されるサージ電圧を効果的に低減することができる。
【0027】
次に、図5に示されるように、論理回路IC10の出力端子24および正極端子29が、それぞれ、外部配線Aおよび外部配線Cに接続され、外部配線を介して図示しない外部の電力スイッチング回路(主回路)に接続されている場合について検討する。
【0028】
図6は、図5に示した論理回路IC10について、外部端子Aおよび外部端子Cが接続された場合の等価回路を示す。この回路において、FET40がオフ状態でFET42がオン状態の時に、外部配線Aからノイズ電流(iN)が流入した場合の動作を説明する。
【0029】
論理回路IC10の出力端子24から流入したノイズ電流(iN)は、図中の破線矢印で示す経路で、配線パターン34を経て、出力端子18からグランド端子16に到達するが、このとき、配線パターン34と配線パターン36が近接した形で配置されているため、配線パターン34の寄生インダクタンスLXAと配線パターン36の寄生インダクタンスLXNは磁気的に結合され、相互のインダクタンスが相殺される。その結果、ノイズ電流(iN)は、コンプリメンタリロジック回路のグランド端子16から論理回路IC10のグランド端子26に向かって流れる。グランド端子26に到達したノイズ電流(iN)は、サージ抑制用コンデンサ28を経由して論理回路IC10の正極端子29を経て、外部配線Cに流出する。このとき、サージ抑制用コンデンサの静電容量はノイズ電流の流入によって電圧が殆ど変化しない程度の大きさを持たせておくことにより、その電圧は電源電圧VDCに保持される。ここで、配線パターン32は、配線パターン34および配線パターン36と相互に磁気的に結合されているが、配線パターン34に対しより近くに配設されているため、配線パターン34との磁気的結合が強いので、配線パターン32には配線パターン34に誘起される電圧の影響を強く受けた誘起電圧を発生する。
【0030】
その結果、オフ状態のFET40に印加される電圧は、サージ抑制用コンデンサ28の電圧VXに、配線パターン34の寄生インダクタンスLXAと配線パターン32の寄生インダクタンスLXPに生じる誘起電圧が加算されたものになる。
【0031】
仮に、ノイズ電流(iN)の波形が、図7(a)に示すような台形波状であった場合を考えると、サージ抑制用のコンデンサ28の電圧は電源電圧(VDC)に等しく、また、LXPに生じる誘起電圧vLXPおよびLXNに生じる誘起電圧vLXNは、図7(c)および(d)に示されるように非常に小さいので、電源電圧(VDC)にこれらの誘起電圧が重層されてなる、FET40の端子電圧の値(VDS)は、図7(e)に示されるように、ノイズ許容値(PL)以下に抑制される。以上説明したように、本発明の構成によれば、大電圧のスイッチング変換器を制御する論理回路ICにおいて、FETに印加されるサージ電圧を効果的に低減することができる。
【図面の簡単な説明】
【0032】
【図1】本実施形態の論理回路ICを示す図。
【図2】本実施形態の論理回路ICの配線構造を拡大した図。
【図3】本実施形態の論理回路ICが外部端子Aおよび外部端子Bが接続された場合の等価回路を示す図。
【図4】ノイズ電流の波形等を示す図。
【図5】本実施形態の論理回路ICが外部配線Aおよび外部配線Cに接続された図。
【図6】本実施形態の論理回路ICが外部端子Aおよび外部端子Cが接続された場合の等価回路を示す図。
【図7】ノイズ電流の波形等を示す図。
【図8】従来のスイッチング変換器の論理回路ICを示す図。
【図9】従来のスイッチング変換器の論理回路ICの等価回路を示す図。
【図10】ノイズ電流の波形等を示す図。
【図11】従来の論理回路ICが外部配線Aおよび外部配線Cに接続された図。
【図12】従来の論理回路ICが外部配線Aおよび外部配線Cに接続された場合の等価回路を示す図。
【図13】ノイズ電流の波形等を示す図。
【符号の説明】
【0033】
10…論理回路IC、12…半導体基板、13…電源安定化コンデンサ、14…電源、15…正極端子、16…グラウンド端子、18…ロジック信号の出力端子、20…配線パターン、22…配線パターン、24…出力端子、26…グラウンド端子、28…サージ抑制用コンデンサ、29…正極端子、30…配線構造、32…配線パターン、34…配線パターン、36…配線パターン、40…FET、42…FET、50…論理回路IC、52…半導体基板、53…電源安定化コンデンサ、54…電源、55…正極端子、56…グラウンド端子、58…出力端子、60…配線パターン、62…配線パターン、64…配線パターン、66…出力端子、68…グラウンド端子、69…配線パターン、70…正極端子、71…配線パターン、72…FET、74…FET
【特許請求の範囲】
【請求項1】
スイッチング変換器の制御信号を出力する論理回路であって、該論理回路は、
電源と、
2つのFETを備えるコンプリメンタリロジック回路と、
外部配線に接続するための第1の出力端子、第2の出力端子、および第3の出力端子と、
サージ抑制用コンデンサとを含み、
前記コンプリメンタリロジック回路は、前記電源のPラインに接続される正極端子と、前記電源のNラインに接続されるグラウンド端子と、ロジック信号の出力端子とを備え、
前記正極端子は、第1の配線によって前記第1の出力端子に接続され、前記ロジック信号の出力端子は、第2の配線によって前記第2の出力端子に接続され、前記グラウンド端子は、第3の配線によって前記第3の出力端子に接続されるとともに、
前記サージ抑制用コンデンサは、前記第1の出力端子と前記第3の出力端子とに接続され、
前記第2の配線は、前記第1の配線と前記第3の配線との間に挟みこまれる形で半導体基板に多層配線構造として形成されていることを特徴とする、
論理回路。
【請求項2】
前記第1乃至第3の配線は、前記半導体基板の厚み方向に近接して配置される、請求項1に記載の論理回路。
【請求項3】
前記第1乃至第3の配線は、配線幅が広く形成され、前記半導体基板の面方向に重なる面積が大きくなるように形成される、請求項1または2に記載の論理回路。
【請求項1】
スイッチング変換器の制御信号を出力する論理回路であって、該論理回路は、
電源と、
2つのFETを備えるコンプリメンタリロジック回路と、
外部配線に接続するための第1の出力端子、第2の出力端子、および第3の出力端子と、
サージ抑制用コンデンサとを含み、
前記コンプリメンタリロジック回路は、前記電源のPラインに接続される正極端子と、前記電源のNラインに接続されるグラウンド端子と、ロジック信号の出力端子とを備え、
前記正極端子は、第1の配線によって前記第1の出力端子に接続され、前記ロジック信号の出力端子は、第2の配線によって前記第2の出力端子に接続され、前記グラウンド端子は、第3の配線によって前記第3の出力端子に接続されるとともに、
前記サージ抑制用コンデンサは、前記第1の出力端子と前記第3の出力端子とに接続され、
前記第2の配線は、前記第1の配線と前記第3の配線との間に挟みこまれる形で半導体基板に多層配線構造として形成されていることを特徴とする、
論理回路。
【請求項2】
前記第1乃至第3の配線は、前記半導体基板の厚み方向に近接して配置される、請求項1に記載の論理回路。
【請求項3】
前記第1乃至第3の配線は、配線幅が広く形成され、前記半導体基板の面方向に重なる面積が大きくなるように形成される、請求項1または2に記載の論理回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−219296(P2009−219296A)
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2008−62075(P2008−62075)
【出願日】平成20年3月12日(2008.3.12)
【出願人】(305027401)公立大学法人首都大学東京 (385)
【出願人】(800000080)タマティーエルオー株式会社 (255)
【Fターム(参考)】
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成20年3月12日(2008.3.12)
【出願人】(305027401)公立大学法人首都大学東京 (385)
【出願人】(800000080)タマティーエルオー株式会社 (255)
【Fターム(参考)】
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