スパッタリング方法及びスパッタリング装置
【課題】 交流電源を用いたスパッタリングにより成膜するときに、容量結合した部分を通して発生したアーク放電を効果的に検出できるようにする。
【解決手段】 真空チャンバ１１内に設けた一対のターゲット４１ａ、４１ｂに、交流電源Ｅを介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成して各ターゲットをスパッタリングする。その際、前記各ターゲットとグランドレベルとの間の電圧をそれぞれ検出し、この検出した電圧が所定値を超えると、前記交流電源からの出力を遮断する。
【解決手段】 真空チャンバ１１内に設けた一対のターゲット４１ａ、４１ｂに、交流電源Ｅを介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成して各ターゲットをスパッタリングする。その際、前記各ターゲットとグランドレベルとの間の電圧をそれぞれ検出し、この検出した電圧が所定値を超えると、前記交流電源からの出力を遮断する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源を用い、処理基板表面への成膜を可能とするスパッタリング方法及びスパッタリング装置に関する。
【背景技術】
【０００２】
スパッタリング法では、プラズマ雰囲気中のイオンを、処理基板表面に成膜しようする薄膜の組成に応じて所定形状に作製されたターゲットに向けて加速させて衝撃させ、ターゲット原子を飛散させ、処理基板表面に薄膜を形成する。この場合、カソード電極であるターゲットに、直流電源または交流電源を介して電圧を印加してカソード電極と、アノード電極との間にグロー放電を生じさせてプラズマ雰囲気を形成すればよいが、特に、交流電源を用いると、ターゲット表面に蓄積する電荷を、反対の位相電圧を印加して打ち消することでより安定的な放電が得られる。
【０００３】
交流電源を用いたスパッタリング装置としては、真空チャンバ内に一対のターゲットを配置し、この一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするものが知られている（例えば、特許文献１）。
【０００４】
このようなグロー放電中では、何らかの原因により、アーク放電が発生することが知られており、このアーク放電がカソード電極において局所的に生じると、パーティクルやスプラッシュの発生などの問題を誘発し、良好な成膜ができない。このことから、従来では、アーク放電発生の際にターゲット相互間の電圧、電流が大きく変化することに着目し、例えば交流電源から一対のターゲットへの出力電圧の実効値や平均値を求めてこの出力電圧を直流化し、この直流電圧に基づいてアーク放電発生を検出することが考えられている。
【特許文献１】国際公開ＷＯ２００３／１４４１０号公報（例えば、請求項１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記のスパッタリング装置では、各ターゲットをアノード電極、カソード電極に交互に切替えてプラズマ雰囲気を形成するため、交流電源から各ターゲットへの出力部がグランド接地されていないものの、この出力部は、真空チャンバや防着板など真空チャンバ内に設けたグランドレベルの部品と容量結合している。このため、容量結合した部分を通してアーク放電が発生する場合がある。
【０００６】
容量結合した部分を通してアーク放電が発生した場合、一対のターゲット間の出力電圧波形では、数百ｎＳからμＳ以下の一瞬の電圧降下しか発生せず、しかも、この電圧降下量（電圧降下レベル）は、ターゲット相互間でアーク放電が発生した場合の電圧降下量と比較して極めて小さい。このため、上記したアーク放電の検出方法では、容量結合した部分を通して発生したアーク放電を効果的に検出できず、その結果、パーティクルやスプラッシュの発生などの問題を誘発し、良好な成膜ができない場合があった。
【０００７】
そこで、本発明の課題は、上記点に鑑み、交流電源を用いたスパッタリングにより成膜するときに、容量結合した部分を通して発生したアーク放電を効果的に検出できるスパッタリング方法及びスパッタリング装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１記載のスパッタリング方法は、真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記各ターゲットとグランドレベルとの間の電圧をそれぞれ検出し、この検出した電圧が所定値を超えると、前記交流電源からの出力を遮断することを特徴とする。
【０００９】
本発明によれば、一対のターゲットに交流電源を介して電圧を印加すると、各ターゲットがアノード電極、カソード電極に交互に切替わり、アノード電極及びカソード電極間にグロー放電が生じてプラズマ雰囲気が形成され、プラズマ雰囲気中のイオンが、カソード電極となったターゲットに向けて加速されて衝撃し、ターゲット原子を飛散されて、処理基板表面に薄膜が形成される。
【００１０】
スパッタリング中に、容量結合した部分を通してアーク放電が発生した場合、このアーク放電が発生したターゲット（カソード電極）とグランドレベルとの間で電圧降下が生じてこのターゲットがグランドレベルとなる一方で、アーク放電が発生していない他方のターゲットへの交流電源からの出力が正の電圧側にシフトする。この場合、各ターゲットとグランドレベルとの間で電圧をそれぞれ検出しているため、正の電圧側にシフトする電圧から、容量結合した部分を通して発生したアーク放電を効果的に検出できる。その結果、各ターゲットへの出力を遮断して、アーク放電発生時のエネルギーを小さくしてパーティクルやプラッシュの発生などを効果的に防止できる。
【００１１】
前記電圧の所定値を、１００Ｖ以上に設定しておけば、実際にスパッタリング法により成膜する場合に数十Ｖから百Ｖ程度のノイズが発生したとしても、このノイズの影響を受けずにアーク放電発生を検出できる。
【００１２】
前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断するようにしておけば、ターゲットへの出力電圧波形の電圧降下時間の長短からアーク放電の発生を直接検出し、一対のターゲット相互間で発生したアーク放電を迅速に検出でき、その結果、容量結合した部分を通して発生したアーク放電を効果的に検出できることと相俟って、スパッタリング法による良好な成膜が可能になる。
【００１３】
また、請求項４記載のスパッタリング装置は、真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、各ターゲットとグランドレベルとの間の電圧が所定値を超えたことを検出する第１のアーク検出手段と、この第１のアーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とする。
【００１４】
この場合、前記第１のアーク検出手段を、各ターゲットとグランドレベルとの間で抵抗を直列に接続して構成した分圧回路と、分圧回路からの正の電圧及び検出レベルがそれぞれ入力される比較器を有するアーク検出回路とから構成しておけばよい。
【００１５】
また、前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出する第２のアーク検出手段を設け、この第２のアーク検出回路からの出力で前記遮断手段によって交流電源からの出力を遮断できるようにしてもよい。
【発明の効果】
【００１６】
以上説明したように、本発明のスパッタリング方法及びスパッタリング装置は、容量結合した部分を通して発生したアーク放電を効果的に検出できるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
図１を参照して、１は、本発明のマグネトロンスパッタリング装置（以下、「スパッタ装置」という）である。スパッタ装置１は、インライン式のものであり、ロータリーポンプ、ターボ分子ポンプなどの真空排気手段（図示せず）を介して所定の真空度に保持できる真空チャンバ１１を有する。真空チャンバ１１の上部には基板搬送手段が設けられている。この基板搬送手段は、公知の構造を有し、例えば、処理基板Ｓが装着されるキャリア２を有し、駆動手段を間欠駆動させて、後述するターゲットに対向した位置に処理基板Ｓを順次搬送できる。
【００１８】
真空チャンバ１１には、ガス導入手段３が設けられている。ガス導入手段３は、マスフローコントローラ３１を設けたガス管３２を介してガス源３３に連通しており、Ａｒなどのスパッタガスや反応性スパッタリングの際に用いるＯ２、Ｈ２Ｏ、Ｈ２、Ｎ２などの反応ガスが真空チャンバ１１内に一定の流量で導入できる。真空チャンバ１１の下側には、カソード電極Ｃが配置されている。
【００１９】
カソード電極Ｃは、処理基板Ｓに対向して配置された一対のターゲット４１ａ、４１ｂを有する。各ターゲット４１ａ、４１ｂは、Ａｌ、Ｔｉ、ＭｏやＩＴＯなど、処理基板Ｓ上に成膜しようする薄膜の組成に応じて公知の方法で作製され、略直方体（上面視において長方形）に形成されている。各ターゲット４１ａ、４１ｂは、スパッタリング中、ターゲット４１ａ、４１ｂを冷却するバッキングプレート４２に、インジウムやスズなどのボンディング材を介して接合され、図示しない絶縁材を介してカソード電極Ｃのフレームに取付けられ、真空チャンバ１１内にフローティング状態に配置されている。
【００２０】
この場合、ターゲット４１ａ、４１ｂは、その未使時のスパッタ面４１１が、処理基板Ｓに平行な同一平面上に位置するように並設され、各ターゲット４１ａ、４１ｂの向かい合う側面４１２相互の間には、アノードやシールドなどの構成部品を何ら設けていない。各ターゲット４１ａ、４１ｂの外形寸法は、各ターゲット４１ａ、４１ｂを並設した際に処理基板Ｓの外形寸法より大きくなるように設定している。
【００２１】
また、カソード電極Ｃは、各ターゲット４１ａ、４１ｂの後方に位置して磁石組立体５を装備している。磁石組立体５は、各ターゲット４１ａ、４１ｂに平行に設けられた支持板５１を有する。この支持板５１は、各ターゲット４１ａ、４１ｂの横幅より小さく、ターゲット４１ａ、４１ｂの長手方向に沿ってその両側に延出するように形成した長方形状の平板から構成され、磁石の吸着力を増幅する磁性材料製である。支持板５１上には、ターゲット４１ａ、４１ｂの長手方向に沿った棒状の中央磁石５２と、支持板５１の外周に沿って設けた周辺磁石５３とが設けられている。この場合、中央磁石５２の同磁化に換算したときの体積を、例えば周辺磁石５２の同磁化に換算したときの体積の和（周辺磁石：中心磁石：周辺磁石＝１：２：１）に等しくなるように設計している。
【００２２】
これにより、各ターゲット４１ａ、４１ｂの前方に、釣り合った閉ループのトンネル状の磁束がそれぞれ形成され、ターゲット４１ａ、４１ｂの前方で電離した電子及びスパッタリングによって生じた二次電子を捕捉することで、ターゲット４１ａ、４１ｂのそれぞれ前方での電子密度を高くしてプラズマ密度を高くできる。また、一対のターゲット４１ａ、４１ｂには、交流電源Ｅからの出力部である出力ケーブルＫがそれぞれ接続され、一対のターゲット４１ａ、４１ｂに、所定の周波数（１〜４００ＫＨｚ）で交互に極性をかえて電圧が印加できる。
【００２３】
図２に示すように、交流電源Ｅは、電力の供給を可能とする電力供給部６と、所定の周波数で交互に極性をかえて電圧を各ターゲット４１ａ、４１ｂに出力する発振部７とから構成される。この場合、出力電圧の波形については、略正弦波であるが、これに限定されるものではなく、例えば略方形波でもよい。
【００２４】
電力供給部６は、その作動を制御する第１のＣＰＵ回路６１と、商用の交流電力（３相ＡＣ２００Ｖ又は４００V）が入力される入力部６２と、入力された交流電力を整流して直流電力に変換する６個のダイオード６３とを有し、直流電力ライン６４ａ、６４ｂを介して直流電力を発振部７に出力する役割を果たす。
【００２５】
また、電力供給部６には、直流電力ライン６４ａ、６４ｂ間に設けたスイッチングトランジスタ６５と、第１のＣＰＵ回路６１に通信自在に接続され、スイッチングトランジスタ６５のオン、オフを制御する第１のドライバー回路６６ａ及び第１のＰＭＷ制御回路６６ｂとが設けられている。この場合、電流検出センサ及び電圧検出トランスを有し、直流電力ライン６４ａ、６４ｂ間の電流、電圧を検出する検出回路６７ａ及びＡＤ変換回路６７ｂが設けられ、検出回路６７ａ及びＡＤ変換回路６７ｂを介してＣＰＵ回路６１に入力されるようになっている。
【００２６】
他方、発振部７には、第１のＣＰＵ回路６１に通信自在に接続された第２のＣＰＵ回路７１と、直流電力ライン６４ａ、６４ｂ間に設けた発振用スイッチ回路７２を構成する４個の第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄと、第２のＣＰＵ回路７１に通信自在に接続され、各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄのオン、オフを制御する第２のドライバー回路７３ａ及び第２のＰＭＷ制御回路７３ｂとが設けられている。
【００２７】
そして、第２のドライバー回路７３ａ及び第２のＰＭＷ制御回路７３ｂによって、例えば第１及び第２のスイッチングトランジスタ７２ａ、７２ｂと、第３及び第４のスイッチングトランジスタ７２ｃ、７２ｄとのオン、オフのタイミングが反転するように各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御すると、発振用スイッチ回路７２からの交流電力ライン７４ａ、７４ｂを介して正弦波の交流電力が出力できる。この場合、発振電圧、発振電流を検出する検出回路７５ａ及びＡＤ変換回路７５ｂが設けられ、検出回路７５ａ及びＡＤ変換回路７５ｂを介して第２のＣＰＵ回路７１に入力されるようになっている。
【００２８】
交流電力ライン７４ａ、７４ｂは、直列もしくは並列またはこれらを組合わせた共振用ＬＣ回路を経て公知の構造を有する出力トランス７６に接続され、出力トランス７６からの出力ケーブルＫが一対のターゲット４１ａ、４１ｂにそれぞれ接続されている。この場合、電流検出センサ及び電圧検出トランスを有し、一対のターゲット４１ａ、４１ｂへの出力電圧、出力電流を検出する検出回路７７ａ及びＡＤ変換回路７７ｂが設けられ、検出回路７７ａ及びＡＤ変換回路７７ｂを介して第２のＣＰＵ回路７１に入力されるようになっている。これにより、スパッタリング中、交流電源Ｅを介して一定の周波数で交互に極性をかえて一対のターゲット４１ａ、４１ｂに一定の電圧が印加できる。
【００２９】
また、検出回路７７ａからの出力は、出力電圧と出力電流との出力位相及び周波数を検出する検出回路７８ａに接続され、この検出回路７８ａに通信自在に接続された出力位相周波数制御回路７８ｂを介して、出力電圧と出力電流の位相及び周波数が第２のＣＰＵ回路７１に入力されるようになっている。これにより、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７３ｄのオン、オフを制御し、出力電圧と出力電流の位相が相互に略一致するように制御でき、出力位相周波数制御回路７８ｂ、第２のＣＰＵ回路７１及び第２のドライバー回路７３ａが位相調節手段を構成する。
【００３０】
そして、基板搬送手段によって処理基板Ｓを一対のターゲット４１ａ、４１ｂと対向した位置に搬送し、ガス導入手段３を介して所定のスパッタガスを導入する。交流電源Ｅを介して一対のターゲット４１ａ、４１ｂに交流電圧を印加し、各ターゲット４１ａ、４１ｂをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成する。これにより、プラズマ雰囲気中のイオンがカソード電極となった一方のターゲット４１ａ、４１ｂに向けて加速されて衝撃し、ターゲット原子が飛散されることで、処理基板Ｓ表面に薄膜が形成される。
【００３１】
この場合、磁石組立体５に、図示しないモータなどの駆動手段を設け、この駆動手段によって、ターゲット４１ａ、４１ｂの水平方向に沿った２箇所の位置の間で平行かつ等速で往復動させるようにし、ターゲット４１ａ、４１ｂ全面に亘って均等に侵食領域が得られるようにしている。
【００３２】
ところで、上記グロー放電中では、何らかの原因により、アーク放電が発生することが知られている。この場合、各ターゲット４１ａ、４１ｂをアノード電極、カソード電極に交互に切替えてプラズマ雰囲気を形成するとき、交流電源Ｅから各ターゲット４１ａ、４１ｂへの出力ケーブルＫがグランド接地されていないものの、この出力ケーブルＫが、図真空チャンバ１１や図示しない防着板など真空チャンバ１１内に設けたグランドレベルの部品と容量結合している。このため、上述のアーク放電は、一対のターゲット４１ａ、４１ｂ相互間だけではなく、容量結合した部分を通して発生する場合がある。アーク放電が局所的に生じると、パーティクルやスプラッシュの発生などの問題を誘発することから、良好に薄膜を形成するには、迅速にアーク放電発生の検出して、交流電源Ｅからの出力を直ちに遮断する必要がある。
【００３３】
本実施の形態では、発振部７に、容量結合した部分を通して発生するアーク放電の検出を可能とする第１のアーク検出手段８を設けることとした。そして、第１のアーク検出手段８でアーク放電発生を検出すると、アーク出力信号を、通信自在に接続した第２のＣＰＵ回路７１に出力し、第２のＣＰＵ回路７１と通信自在な第１のＣＰＵ回路７１からの制御信号で第１のドライバー回路６６ａによってスイッチングトランジスタ６５の作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断することとした。
【００３４】
この場合、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、例えば交流電力ライン７４ａ、７４ｂ相互の間の電位が同一となるように、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断してもよい。
【００３５】
図３（ａ）及び図３（ｂ）に示すように、第１のアーク検出手段８は、一対のターゲット４１ａ、４１ｂへの各出力ケーブルＫとグランドレベルとの間で２個の抵抗Ｒ１、Ｒ２を直列に接続して構成した２個の分圧回路８１ａ、８１ｂと、両分圧回路８１ａ、８１ｂからの正の電圧と検出レベルとがそれぞれ入力される比較器８２１を有する２個のアーク検出回路８２ａ、８２ｂとから構成されている。
【００３６】
次に、第１のアーク検出手段８でのアーク放電検出について説明する。先ず、電力供給部６の第１のＣＰＵ回路６１からの制御信号でスイッチングトランジスタ６５を制御し、直流電力ライン６４ａ、６４ｂを介して発振部７に直流電力を供給する。次いで、第２のＣＰＵ回路７１からの制御信号で第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１に交流電圧を印加する。このとき、上記一対のターゲット４１ａ、４１ｂへの電圧波形は、例えばオシロスコープでその差動電圧を測定すると、ほぼ正弦波に近い波形となるものの、アノード、カソード電極となる一対のターゲット４１ａ、４１ｂ相互間で放電しているプラズマは、グランドレベルである真空チャンバ１１や防着板などその内部の部品と容量結合しており、グランドレベルから各ターゲット４１ａ、４１ｂへの出力電圧波形を測定すると、プラズマがダイオード特性を示すために負電圧の正弦波の正の部分がないような波形となる（図３（ｂ）参照）。
【００３７】
そして、何らかの原因で容量結合した部分を通してアーク放電が発生すると、アーク放電が発生した一方のターゲット４１ａ、４１ｂは、グランドレベルとの間で電圧降下が発生してグランドレベルとなる。他方、アークの発生していない他方のターゲット４１ａ、４１ｂは、それまでグランドレベル以下の負の電圧波形であったものが、正の電圧波形としてシフトする。
【００３８】
そこで、各分圧回路８２ａ、８２ｂからの電圧と、予め設定した検出レベルとを比較器８２１にそれぞれ入力し、その電圧が検出レベルを超えた場合には、容量結合した部分を通してアーク放電が発生したと判断する（図３（ｂ）参照）。
【００３９】
この場合、アーク放電が発生しない場合でも数十Ｖから百Ｖ程度のノイズ等が発生するため、実際の検出する際の検出レベル（電圧閾値）を、プロセス電圧によって異なるが１００Ｖ以上に設定しておけば、ノイズ等での誤動作も起こすことなく、アーク放電の検出が可能となる。
【００４０】
第１のアーク検出手段８によってアーク放電発生を検出すると、アーク放電発生が第２のＣＰＵ回路７１に出力され、例えば第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力が遮断される。これにより、容量結合した部分を通して発生したアーク放電を効果的に検出できる。
【００４１】
いずれか一方のアーク検出回路８２ａ、８２ｂでアーク放電発生を検出し、一対のターゲット４１ａ、４１ｂへの出力を遮断した後、少なくとも数μＳ経過すると、交流電源Ｅからの出力を復帰させてアーク対策動作させてもよい。この場合、成膜プロセスに応じて、出力を復帰させるまでの時間を変化させてもよい。
【００４２】
また、本実施の形態では、一対のターゲット４１ａ、４１ｂ相互間で発生したアーク放電を迅速に検出できるように、発振部７に、一対のターゲット４１ａ、４１ｂへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出する第２のアーク検出手段９を設けることとした。そして、第２のアーク検出手段９でアーク放電発生を検出すると、電圧降下アーク出力信号を、通信自在に接続した第２のＣＰＵ回路７１に出力し、上記同様、第２のＣＰＵ回路７１と通信自在な第１のＣＰＵ回路７１からの制御信号で第１のドライバー回路６６ａによってスイッチングトランジスタ６５の作動を制御し、または、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、例えば交流電力ライン７４ａ、７４ｂ相互の間の電位が同一となるように、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断する。
【００４３】
図４（ａ）乃至図４（ｅ）に示すように、第２のアーク検出手段９は、検出回路７７ａからの出力電圧、出力電流を増幅する電流センサアンプ９１及び電圧トランスアンプ９２と、電流センサアンプ９１及び電圧トランスアンプ９２で増幅された出力電流波形及び出力電圧波形の絶対値を検出する第１の絶対値検出回路９３ａ及び第２の絶対値検出回路９３ｂとを有する。また、第２のアーク検出手段９は、第１及び第２の絶対値検出回路９３ａ、９３ｂからのそれぞれ絶対値と、予め設定した電流ゲート検出レベル及び電圧パルス検出レベルとが入力される比較器９４１をそれぞれ有する電流ゲート発生回路９４ａ及び電圧パルス発生回路９４ｂと、電流ゲート発生回路９４ａ及び電圧パルス発生回路９４ｂからの電流ゲート信号及び電圧パルス信号がそれぞれ入力される電圧降下検出回路９５とを有する。この場合、予め設定される電流ゲート検出レベル及び電圧パルス検出レベル（所定値）は、例えば、一対のターゲット４１ａ、４１ｂへの電力供給部６からの出力に応じて変化させ、より高精度にアーク検知できるようにしてもよい。
【００４４】
次に、第２のアーク検出回路９でのアーク放電発生の検出について説明する。上記同様、先ず、電力供給部６の第１のＣＰＵ回路６１からの制御信号でスイッチングトランジスタ６５を制御し、直流電力ライン６４ａ、６４ｂを介して発振部７に直流電力を供給する。次いで、第２のＣＰＵ回路７１からの制御信号で第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１に交流電圧を印加する。この場合、電流降下検出回路９５にリセット信号を入力してリセットする（図４（ｃ）参照）。
【００４５】
次いで、検出回路７７ａを経て第１の絶対値検出回路９３ａからの電流波形の絶対値と、電流ゲート検出レベルとを電流ゲート発生回路９４ａの比較器９４１に入力し、その絶対値が電流ゲート検出レベルを超えている場合、真空チャンバ１１内にグロー放電が生じているとみなし、電流降下検出回路９５に正常放電信号を入力する（図４（ｃ）参照）。この場合、出力電圧波形と出力電流波形の位相が相互に略一致した後、正常放電信号を入力することが好ましい。
【００４６】
次いで、第１及び第２の絶対値検出回路９３ａ、９３ｂからの各絶対値と、電流ゲート検出レベル及び予め設定した電圧パルス検出レベルとを各比較器９４１に入力し、それに基づいて電流ゲート発生回路９４ａ及び電圧パルス発生回路９４ｂから電流ゲート信号及び電圧パルス信号を電圧降下検出回路９５に入力すると共に、高速クロック信号を電圧降下検出回路９５に入力してアーク放電発生の検出を開始する（図４（ｃ）参照）。
【００４７】
ここで、一対のターゲット４１ａ、４１ｂ相互間でアーク放電が発生した場合、先ず、一対のターゲット４１ａ、４１ｂへの出力電圧が降下し、その後、出力電流が急激に増加する。この場合、電流ゲート信号は"１"（オン状態）のままであるが、電圧パルス信号のみが"０"（オフ状態）となる（図４（ｂ）参照）。つまり、アーク放電発生の検出においては、電圧降下検出回路９５で、電流ゲート信号が"０"であるかを判断し、電流ゲート信号が"０"とき、電流ゲート信号オフ状態となる。次いで、電流ゲート信号が"１"になると、電圧パルス降下待ち状態となり、この場合、電圧パルス信号が"１"であるかを判断し、電圧パルス信号が"１"であれば正常なグロー放電が発生していると判断する。そして、電流ゲート信号が"０"になったとき、電圧パルス信号が"０"となれば、電流ゲート信号オフ状態に戻る。
【００４８】
それに対して、電流ゲート信号が"１"である電圧パルス降下待ち状態で、電圧パルス信号が"０"となった場合、電圧降下が発生し、アーク放電が発生したと判断する（図４（ｄ）参照）。この場合、高速クロック信号の１クロックまたは２クロック分の遅延で電圧降下を検出できるため、迅速にアーク放電の発生を検出できる（図４（ｅ）参照）。
【００４９】
第２のアーク検出手段９によってアーク放電発生を検出すると、上記同様、アーク放電発生が第２のＣＰＵ回路７１に出力され、例えば第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力が遮断される。
【００５０】
これにより、一対のターゲット４１ａ、４１ｂへの出力電圧波形の電圧降下時間の長短からアーク放電発生を直接検出することで、ターゲット４１ａ、４１ｂ相互間の電流値の変化やターゲット４１ａ、４１ｂへの出力電圧の実効値や平均値を求めてアーク放電を検出するものと比較して、迅速にアーク放電発生を検出して交流電源Ｅからの出力を遮断できる。その結果、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止でき、その上、出力電流が流れている時に電圧降下の発生を検出するため、例えばアーク放電の誤検知を少なくできる。
【００５１】
尚、第２のアーク検出手段９については、上記のものに限定されるものではなく、例えば、出力電圧波形の絶対値から電圧パルス信号を作ると共に、この電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断するように構成してもよい。
【００５２】
また、出力電圧波形の電圧降下に比例する微分波形を検出し、この微分波形が所定値を超えて大きくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断でき、さらに、一対のターゲット４１ａ、４１ｂ相互間の出力電流波形を検出し、前記出力電圧波形と出力電流波形との位相及び振幅が略一致するように調節した後にこれらの波形の差分波形を検出し、この差分波形が所定値を超えて大きくなった場合に、出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断してもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明のスパッタリング装置を模式的に示す図。
【図２】交流電源を説明する図。
【図３】（ａ）は、さらに他の形態に係るアーク検出手段を概略的に説明する図。（ｂ）は、アーク放電発生時の各ターゲットへの出力電圧の変化を説明する図。
【図４】（ａ）はアーク検出手段を概略的に説明する図。（ｂ）は、電流波形、電圧波形からの信号のアーク放電発生時の変化を説明する図。（ｃ）は電圧降下検出回路への信号の入力を説明する図。（ｄ）はアーク放電検出を説明するフロー図。（ｅ）は、（ｂ）に示すアーク放電発生時の信号の変化を拡大して示す図。
【符号の説明】
【００５４】
スパッタリング装置
４１ａ、４１ｂ ターゲット
６ 電力供給部
７ 発振部
８ 第１のアーク検出手段
９ 第２のアーク検出手段
Ｅ 交流電源
Ｋ 電源ケーブル
【技術分野】
【０００１】
本発明は、交流電源を用い、処理基板表面への成膜を可能とするスパッタリング方法及びスパッタリング装置に関する。
【背景技術】
【０００２】
スパッタリング法では、プラズマ雰囲気中のイオンを、処理基板表面に成膜しようする薄膜の組成に応じて所定形状に作製されたターゲットに向けて加速させて衝撃させ、ターゲット原子を飛散させ、処理基板表面に薄膜を形成する。この場合、カソード電極であるターゲットに、直流電源または交流電源を介して電圧を印加してカソード電極と、アノード電極との間にグロー放電を生じさせてプラズマ雰囲気を形成すればよいが、特に、交流電源を用いると、ターゲット表面に蓄積する電荷を、反対の位相電圧を印加して打ち消することでより安定的な放電が得られる。
【０００３】
交流電源を用いたスパッタリング装置としては、真空チャンバ内に一対のターゲットを配置し、この一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするものが知られている（例えば、特許文献１）。
【０００４】
このようなグロー放電中では、何らかの原因により、アーク放電が発生することが知られており、このアーク放電がカソード電極において局所的に生じると、パーティクルやスプラッシュの発生などの問題を誘発し、良好な成膜ができない。このことから、従来では、アーク放電発生の際にターゲット相互間の電圧、電流が大きく変化することに着目し、例えば交流電源から一対のターゲットへの出力電圧の実効値や平均値を求めてこの出力電圧を直流化し、この直流電圧に基づいてアーク放電発生を検出することが考えられている。
【特許文献１】国際公開ＷＯ２００３／１４４１０号公報（例えば、請求項１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記のスパッタリング装置では、各ターゲットをアノード電極、カソード電極に交互に切替えてプラズマ雰囲気を形成するため、交流電源から各ターゲットへの出力部がグランド接地されていないものの、この出力部は、真空チャンバや防着板など真空チャンバ内に設けたグランドレベルの部品と容量結合している。このため、容量結合した部分を通してアーク放電が発生する場合がある。
【０００６】
容量結合した部分を通してアーク放電が発生した場合、一対のターゲット間の出力電圧波形では、数百ｎＳからμＳ以下の一瞬の電圧降下しか発生せず、しかも、この電圧降下量（電圧降下レベル）は、ターゲット相互間でアーク放電が発生した場合の電圧降下量と比較して極めて小さい。このため、上記したアーク放電の検出方法では、容量結合した部分を通して発生したアーク放電を効果的に検出できず、その結果、パーティクルやスプラッシュの発生などの問題を誘発し、良好な成膜ができない場合があった。
【０００７】
そこで、本発明の課題は、上記点に鑑み、交流電源を用いたスパッタリングにより成膜するときに、容量結合した部分を通して発生したアーク放電を効果的に検出できるスパッタリング方法及びスパッタリング装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１記載のスパッタリング方法は、真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記各ターゲットとグランドレベルとの間の電圧をそれぞれ検出し、この検出した電圧が所定値を超えると、前記交流電源からの出力を遮断することを特徴とする。
【０００９】
本発明によれば、一対のターゲットに交流電源を介して電圧を印加すると、各ターゲットがアノード電極、カソード電極に交互に切替わり、アノード電極及びカソード電極間にグロー放電が生じてプラズマ雰囲気が形成され、プラズマ雰囲気中のイオンが、カソード電極となったターゲットに向けて加速されて衝撃し、ターゲット原子を飛散されて、処理基板表面に薄膜が形成される。
【００１０】
スパッタリング中に、容量結合した部分を通してアーク放電が発生した場合、このアーク放電が発生したターゲット（カソード電極）とグランドレベルとの間で電圧降下が生じてこのターゲットがグランドレベルとなる一方で、アーク放電が発生していない他方のターゲットへの交流電源からの出力が正の電圧側にシフトする。この場合、各ターゲットとグランドレベルとの間で電圧をそれぞれ検出しているため、正の電圧側にシフトする電圧から、容量結合した部分を通して発生したアーク放電を効果的に検出できる。その結果、各ターゲットへの出力を遮断して、アーク放電発生時のエネルギーを小さくしてパーティクルやプラッシュの発生などを効果的に防止できる。
【００１１】
前記電圧の所定値を、１００Ｖ以上に設定しておけば、実際にスパッタリング法により成膜する場合に数十Ｖから百Ｖ程度のノイズが発生したとしても、このノイズの影響を受けずにアーク放電発生を検出できる。
【００１２】
前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断するようにしておけば、ターゲットへの出力電圧波形の電圧降下時間の長短からアーク放電の発生を直接検出し、一対のターゲット相互間で発生したアーク放電を迅速に検出でき、その結果、容量結合した部分を通して発生したアーク放電を効果的に検出できることと相俟って、スパッタリング法による良好な成膜が可能になる。
【００１３】
また、請求項４記載のスパッタリング装置は、真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、各ターゲットとグランドレベルとの間の電圧が所定値を超えたことを検出する第１のアーク検出手段と、この第１のアーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とする。
【００１４】
この場合、前記第１のアーク検出手段を、各ターゲットとグランドレベルとの間で抵抗を直列に接続して構成した分圧回路と、分圧回路からの正の電圧及び検出レベルがそれぞれ入力される比較器を有するアーク検出回路とから構成しておけばよい。
【００１５】
また、前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出する第２のアーク検出手段を設け、この第２のアーク検出回路からの出力で前記遮断手段によって交流電源からの出力を遮断できるようにしてもよい。
【発明の効果】
【００１６】
以上説明したように、本発明のスパッタリング方法及びスパッタリング装置は、容量結合した部分を通して発生したアーク放電を効果的に検出できるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
図１を参照して、１は、本発明のマグネトロンスパッタリング装置（以下、「スパッタ装置」という）である。スパッタ装置１は、インライン式のものであり、ロータリーポンプ、ターボ分子ポンプなどの真空排気手段（図示せず）を介して所定の真空度に保持できる真空チャンバ１１を有する。真空チャンバ１１の上部には基板搬送手段が設けられている。この基板搬送手段は、公知の構造を有し、例えば、処理基板Ｓが装着されるキャリア２を有し、駆動手段を間欠駆動させて、後述するターゲットに対向した位置に処理基板Ｓを順次搬送できる。
【００１８】
真空チャンバ１１には、ガス導入手段３が設けられている。ガス導入手段３は、マスフローコントローラ３１を設けたガス管３２を介してガス源３３に連通しており、Ａｒなどのスパッタガスや反応性スパッタリングの際に用いるＯ２、Ｈ２Ｏ、Ｈ２、Ｎ２などの反応ガスが真空チャンバ１１内に一定の流量で導入できる。真空チャンバ１１の下側には、カソード電極Ｃが配置されている。
【００１９】
カソード電極Ｃは、処理基板Ｓに対向して配置された一対のターゲット４１ａ、４１ｂを有する。各ターゲット４１ａ、４１ｂは、Ａｌ、Ｔｉ、ＭｏやＩＴＯなど、処理基板Ｓ上に成膜しようする薄膜の組成に応じて公知の方法で作製され、略直方体（上面視において長方形）に形成されている。各ターゲット４１ａ、４１ｂは、スパッタリング中、ターゲット４１ａ、４１ｂを冷却するバッキングプレート４２に、インジウムやスズなどのボンディング材を介して接合され、図示しない絶縁材を介してカソード電極Ｃのフレームに取付けられ、真空チャンバ１１内にフローティング状態に配置されている。
【００２０】
この場合、ターゲット４１ａ、４１ｂは、その未使時のスパッタ面４１１が、処理基板Ｓに平行な同一平面上に位置するように並設され、各ターゲット４１ａ、４１ｂの向かい合う側面４１２相互の間には、アノードやシールドなどの構成部品を何ら設けていない。各ターゲット４１ａ、４１ｂの外形寸法は、各ターゲット４１ａ、４１ｂを並設した際に処理基板Ｓの外形寸法より大きくなるように設定している。
【００２１】
また、カソード電極Ｃは、各ターゲット４１ａ、４１ｂの後方に位置して磁石組立体５を装備している。磁石組立体５は、各ターゲット４１ａ、４１ｂに平行に設けられた支持板５１を有する。この支持板５１は、各ターゲット４１ａ、４１ｂの横幅より小さく、ターゲット４１ａ、４１ｂの長手方向に沿ってその両側に延出するように形成した長方形状の平板から構成され、磁石の吸着力を増幅する磁性材料製である。支持板５１上には、ターゲット４１ａ、４１ｂの長手方向に沿った棒状の中央磁石５２と、支持板５１の外周に沿って設けた周辺磁石５３とが設けられている。この場合、中央磁石５２の同磁化に換算したときの体積を、例えば周辺磁石５２の同磁化に換算したときの体積の和（周辺磁石：中心磁石：周辺磁石＝１：２：１）に等しくなるように設計している。
【００２２】
これにより、各ターゲット４１ａ、４１ｂの前方に、釣り合った閉ループのトンネル状の磁束がそれぞれ形成され、ターゲット４１ａ、４１ｂの前方で電離した電子及びスパッタリングによって生じた二次電子を捕捉することで、ターゲット４１ａ、４１ｂのそれぞれ前方での電子密度を高くしてプラズマ密度を高くできる。また、一対のターゲット４１ａ、４１ｂには、交流電源Ｅからの出力部である出力ケーブルＫがそれぞれ接続され、一対のターゲット４１ａ、４１ｂに、所定の周波数（１〜４００ＫＨｚ）で交互に極性をかえて電圧が印加できる。
【００２３】
図２に示すように、交流電源Ｅは、電力の供給を可能とする電力供給部６と、所定の周波数で交互に極性をかえて電圧を各ターゲット４１ａ、４１ｂに出力する発振部７とから構成される。この場合、出力電圧の波形については、略正弦波であるが、これに限定されるものではなく、例えば略方形波でもよい。
【００２４】
電力供給部６は、その作動を制御する第１のＣＰＵ回路６１と、商用の交流電力（３相ＡＣ２００Ｖ又は４００V）が入力される入力部６２と、入力された交流電力を整流して直流電力に変換する６個のダイオード６３とを有し、直流電力ライン６４ａ、６４ｂを介して直流電力を発振部７に出力する役割を果たす。
【００２５】
また、電力供給部６には、直流電力ライン６４ａ、６４ｂ間に設けたスイッチングトランジスタ６５と、第１のＣＰＵ回路６１に通信自在に接続され、スイッチングトランジスタ６５のオン、オフを制御する第１のドライバー回路６６ａ及び第１のＰＭＷ制御回路６６ｂとが設けられている。この場合、電流検出センサ及び電圧検出トランスを有し、直流電力ライン６４ａ、６４ｂ間の電流、電圧を検出する検出回路６７ａ及びＡＤ変換回路６７ｂが設けられ、検出回路６７ａ及びＡＤ変換回路６７ｂを介してＣＰＵ回路６１に入力されるようになっている。
【００２６】
他方、発振部７には、第１のＣＰＵ回路６１に通信自在に接続された第２のＣＰＵ回路７１と、直流電力ライン６４ａ、６４ｂ間に設けた発振用スイッチ回路７２を構成する４個の第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄと、第２のＣＰＵ回路７１に通信自在に接続され、各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄのオン、オフを制御する第２のドライバー回路７３ａ及び第２のＰＭＷ制御回路７３ｂとが設けられている。
【００２７】
そして、第２のドライバー回路７３ａ及び第２のＰＭＷ制御回路７３ｂによって、例えば第１及び第２のスイッチングトランジスタ７２ａ、７２ｂと、第３及び第４のスイッチングトランジスタ７２ｃ、７２ｄとのオン、オフのタイミングが反転するように各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御すると、発振用スイッチ回路７２からの交流電力ライン７４ａ、７４ｂを介して正弦波の交流電力が出力できる。この場合、発振電圧、発振電流を検出する検出回路７５ａ及びＡＤ変換回路７５ｂが設けられ、検出回路７５ａ及びＡＤ変換回路７５ｂを介して第２のＣＰＵ回路７１に入力されるようになっている。
【００２８】
交流電力ライン７４ａ、７４ｂは、直列もしくは並列またはこれらを組合わせた共振用ＬＣ回路を経て公知の構造を有する出力トランス７６に接続され、出力トランス７６からの出力ケーブルＫが一対のターゲット４１ａ、４１ｂにそれぞれ接続されている。この場合、電流検出センサ及び電圧検出トランスを有し、一対のターゲット４１ａ、４１ｂへの出力電圧、出力電流を検出する検出回路７７ａ及びＡＤ変換回路７７ｂが設けられ、検出回路７７ａ及びＡＤ変換回路７７ｂを介して第２のＣＰＵ回路７１に入力されるようになっている。これにより、スパッタリング中、交流電源Ｅを介して一定の周波数で交互に極性をかえて一対のターゲット４１ａ、４１ｂに一定の電圧が印加できる。
【００２９】
また、検出回路７７ａからの出力は、出力電圧と出力電流との出力位相及び周波数を検出する検出回路７８ａに接続され、この検出回路７８ａに通信自在に接続された出力位相周波数制御回路７８ｂを介して、出力電圧と出力電流の位相及び周波数が第２のＣＰＵ回路７１に入力されるようになっている。これにより、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７３ｄのオン、オフを制御し、出力電圧と出力電流の位相が相互に略一致するように制御でき、出力位相周波数制御回路７８ｂ、第２のＣＰＵ回路７１及び第２のドライバー回路７３ａが位相調節手段を構成する。
【００３０】
そして、基板搬送手段によって処理基板Ｓを一対のターゲット４１ａ、４１ｂと対向した位置に搬送し、ガス導入手段３を介して所定のスパッタガスを導入する。交流電源Ｅを介して一対のターゲット４１ａ、４１ｂに交流電圧を印加し、各ターゲット４１ａ、４１ｂをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成する。これにより、プラズマ雰囲気中のイオンがカソード電極となった一方のターゲット４１ａ、４１ｂに向けて加速されて衝撃し、ターゲット原子が飛散されることで、処理基板Ｓ表面に薄膜が形成される。
【００３１】
この場合、磁石組立体５に、図示しないモータなどの駆動手段を設け、この駆動手段によって、ターゲット４１ａ、４１ｂの水平方向に沿った２箇所の位置の間で平行かつ等速で往復動させるようにし、ターゲット４１ａ、４１ｂ全面に亘って均等に侵食領域が得られるようにしている。
【００３２】
ところで、上記グロー放電中では、何らかの原因により、アーク放電が発生することが知られている。この場合、各ターゲット４１ａ、４１ｂをアノード電極、カソード電極に交互に切替えてプラズマ雰囲気を形成するとき、交流電源Ｅから各ターゲット４１ａ、４１ｂへの出力ケーブルＫがグランド接地されていないものの、この出力ケーブルＫが、図真空チャンバ１１や図示しない防着板など真空チャンバ１１内に設けたグランドレベルの部品と容量結合している。このため、上述のアーク放電は、一対のターゲット４１ａ、４１ｂ相互間だけではなく、容量結合した部分を通して発生する場合がある。アーク放電が局所的に生じると、パーティクルやスプラッシュの発生などの問題を誘発することから、良好に薄膜を形成するには、迅速にアーク放電発生の検出して、交流電源Ｅからの出力を直ちに遮断する必要がある。
【００３３】
本実施の形態では、発振部７に、容量結合した部分を通して発生するアーク放電の検出を可能とする第１のアーク検出手段８を設けることとした。そして、第１のアーク検出手段８でアーク放電発生を検出すると、アーク出力信号を、通信自在に接続した第２のＣＰＵ回路７１に出力し、第２のＣＰＵ回路７１と通信自在な第１のＣＰＵ回路７１からの制御信号で第１のドライバー回路６６ａによってスイッチングトランジスタ６５の作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断することとした。
【００３４】
この場合、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、例えば交流電力ライン７４ａ、７４ｂ相互の間の電位が同一となるように、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断してもよい。
【００３５】
図３（ａ）及び図３（ｂ）に示すように、第１のアーク検出手段８は、一対のターゲット４１ａ、４１ｂへの各出力ケーブルＫとグランドレベルとの間で２個の抵抗Ｒ１、Ｒ２を直列に接続して構成した２個の分圧回路８１ａ、８１ｂと、両分圧回路８１ａ、８１ｂからの正の電圧と検出レベルとがそれぞれ入力される比較器８２１を有する２個のアーク検出回路８２ａ、８２ｂとから構成されている。
【００３６】
次に、第１のアーク検出手段８でのアーク放電検出について説明する。先ず、電力供給部６の第１のＣＰＵ回路６１からの制御信号でスイッチングトランジスタ６５を制御し、直流電力ライン６４ａ、６４ｂを介して発振部７に直流電力を供給する。次いで、第２のＣＰＵ回路７１からの制御信号で第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１に交流電圧を印加する。このとき、上記一対のターゲット４１ａ、４１ｂへの電圧波形は、例えばオシロスコープでその差動電圧を測定すると、ほぼ正弦波に近い波形となるものの、アノード、カソード電極となる一対のターゲット４１ａ、４１ｂ相互間で放電しているプラズマは、グランドレベルである真空チャンバ１１や防着板などその内部の部品と容量結合しており、グランドレベルから各ターゲット４１ａ、４１ｂへの出力電圧波形を測定すると、プラズマがダイオード特性を示すために負電圧の正弦波の正の部分がないような波形となる（図３（ｂ）参照）。
【００３７】
そして、何らかの原因で容量結合した部分を通してアーク放電が発生すると、アーク放電が発生した一方のターゲット４１ａ、４１ｂは、グランドレベルとの間で電圧降下が発生してグランドレベルとなる。他方、アークの発生していない他方のターゲット４１ａ、４１ｂは、それまでグランドレベル以下の負の電圧波形であったものが、正の電圧波形としてシフトする。
【００３８】
そこで、各分圧回路８２ａ、８２ｂからの電圧と、予め設定した検出レベルとを比較器８２１にそれぞれ入力し、その電圧が検出レベルを超えた場合には、容量結合した部分を通してアーク放電が発生したと判断する（図３（ｂ）参照）。
【００３９】
この場合、アーク放電が発生しない場合でも数十Ｖから百Ｖ程度のノイズ等が発生するため、実際の検出する際の検出レベル（電圧閾値）を、プロセス電圧によって異なるが１００Ｖ以上に設定しておけば、ノイズ等での誤動作も起こすことなく、アーク放電の検出が可能となる。
【００４０】
第１のアーク検出手段８によってアーク放電発生を検出すると、アーク放電発生が第２のＣＰＵ回路７１に出力され、例えば第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力が遮断される。これにより、容量結合した部分を通して発生したアーク放電を効果的に検出できる。
【００４１】
いずれか一方のアーク検出回路８２ａ、８２ｂでアーク放電発生を検出し、一対のターゲット４１ａ、４１ｂへの出力を遮断した後、少なくとも数μＳ経過すると、交流電源Ｅからの出力を復帰させてアーク対策動作させてもよい。この場合、成膜プロセスに応じて、出力を復帰させるまでの時間を変化させてもよい。
【００４２】
また、本実施の形態では、一対のターゲット４１ａ、４１ｂ相互間で発生したアーク放電を迅速に検出できるように、発振部７に、一対のターゲット４１ａ、４１ｂへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出する第２のアーク検出手段９を設けることとした。そして、第２のアーク検出手段９でアーク放電発生を検出すると、電圧降下アーク出力信号を、通信自在に接続した第２のＣＰＵ回路７１に出力し、上記同様、第２のＣＰＵ回路７１と通信自在な第１のＣＰＵ回路７１からの制御信号で第１のドライバー回路６６ａによってスイッチングトランジスタ６５の作動を制御し、または、第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、例えば交流電力ライン７４ａ、７４ｂ相互の間の電位が同一となるように、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力を直ちに遮断する。
【００４３】
図４（ａ）乃至図４（ｅ）に示すように、第２のアーク検出手段９は、検出回路７７ａからの出力電圧、出力電流を増幅する電流センサアンプ９１及び電圧トランスアンプ９２と、電流センサアンプ９１及び電圧トランスアンプ９２で増幅された出力電流波形及び出力電圧波形の絶対値を検出する第１の絶対値検出回路９３ａ及び第２の絶対値検出回路９３ｂとを有する。また、第２のアーク検出手段９は、第１及び第２の絶対値検出回路９３ａ、９３ｂからのそれぞれ絶対値と、予め設定した電流ゲート検出レベル及び電圧パルス検出レベルとが入力される比較器９４１をそれぞれ有する電流ゲート発生回路９４ａ及び電圧パルス発生回路９４ｂと、電流ゲート発生回路９４ａ及び電圧パルス発生回路９４ｂからの電流ゲート信号及び電圧パルス信号がそれぞれ入力される電圧降下検出回路９５とを有する。この場合、予め設定される電流ゲート検出レベル及び電圧パルス検出レベル（所定値）は、例えば、一対のターゲット４１ａ、４１ｂへの電力供給部６からの出力に応じて変化させ、より高精度にアーク検知できるようにしてもよい。
【００４４】
次に、第２のアーク検出回路９でのアーク放電発生の検出について説明する。上記同様、先ず、電力供給部６の第１のＣＰＵ回路６１からの制御信号でスイッチングトランジスタ６５を制御し、直流電力ライン６４ａ、６４ｂを介して発振部７に直流電力を供給する。次いで、第２のＣＰＵ回路７１からの制御信号で第１乃至第４のスイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１に交流電圧を印加する。この場合、電流降下検出回路９５にリセット信号を入力してリセットする（図４（ｃ）参照）。
【００４５】
次いで、検出回路７７ａを経て第１の絶対値検出回路９３ａからの電流波形の絶対値と、電流ゲート検出レベルとを電流ゲート発生回路９４ａの比較器９４１に入力し、その絶対値が電流ゲート検出レベルを超えている場合、真空チャンバ１１内にグロー放電が生じているとみなし、電流降下検出回路９５に正常放電信号を入力する（図４（ｃ）参照）。この場合、出力電圧波形と出力電流波形の位相が相互に略一致した後、正常放電信号を入力することが好ましい。
【００４６】
次いで、第１及び第２の絶対値検出回路９３ａ、９３ｂからの各絶対値と、電流ゲート検出レベル及び予め設定した電圧パルス検出レベルとを各比較器９４１に入力し、それに基づいて電流ゲート発生回路９４ａ及び電圧パルス発生回路９４ｂから電流ゲート信号及び電圧パルス信号を電圧降下検出回路９５に入力すると共に、高速クロック信号を電圧降下検出回路９５に入力してアーク放電発生の検出を開始する（図４（ｃ）参照）。
【００４７】
ここで、一対のターゲット４１ａ、４１ｂ相互間でアーク放電が発生した場合、先ず、一対のターゲット４１ａ、４１ｂへの出力電圧が降下し、その後、出力電流が急激に増加する。この場合、電流ゲート信号は"１"（オン状態）のままであるが、電圧パルス信号のみが"０"（オフ状態）となる（図４（ｂ）参照）。つまり、アーク放電発生の検出においては、電圧降下検出回路９５で、電流ゲート信号が"０"であるかを判断し、電流ゲート信号が"０"とき、電流ゲート信号オフ状態となる。次いで、電流ゲート信号が"１"になると、電圧パルス降下待ち状態となり、この場合、電圧パルス信号が"１"であるかを判断し、電圧パルス信号が"１"であれば正常なグロー放電が発生していると判断する。そして、電流ゲート信号が"０"になったとき、電圧パルス信号が"０"となれば、電流ゲート信号オフ状態に戻る。
【００４８】
それに対して、電流ゲート信号が"１"である電圧パルス降下待ち状態で、電圧パルス信号が"０"となった場合、電圧降下が発生し、アーク放電が発生したと判断する（図４（ｄ）参照）。この場合、高速クロック信号の１クロックまたは２クロック分の遅延で電圧降下を検出できるため、迅速にアーク放電の発生を検出できる（図４（ｅ）参照）。
【００４９】
第２のアーク検出手段９によってアーク放電発生を検出すると、上記同様、アーク放電発生が第２のＣＰＵ回路７１に出力され、例えば第２のＣＰＵ回路７１からの制御信号で第２のドライバー回路７３ａによって、発振用スイッチ回路７２の各スイッチングトランジスタ７２ａ、７２ｂ、７２ｃ、７２ｄの作動を制御し、一対のターゲット４１ａ、４１ｂへの出力が遮断される。
【００５０】
これにより、一対のターゲット４１ａ、４１ｂへの出力電圧波形の電圧降下時間の長短からアーク放電発生を直接検出することで、ターゲット４１ａ、４１ｂ相互間の電流値の変化やターゲット４１ａ、４１ｂへの出力電圧の実効値や平均値を求めてアーク放電を検出するものと比較して、迅速にアーク放電発生を検出して交流電源Ｅからの出力を遮断できる。その結果、アーク放電発生時のエネルギーを小さくしてパーティクルやスプラッシュの発生などを効果的に防止でき、その上、出力電流が流れている時に電圧降下の発生を検出するため、例えばアーク放電の誤検知を少なくできる。
【００５１】
尚、第２のアーク検出手段９については、上記のものに限定されるものではなく、例えば、出力電圧波形の絶対値から電圧パルス信号を作ると共に、この電圧パルス信号のパルス幅を検出し、このパルス幅が所定値より小さくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断するように構成してもよい。
【００５２】
また、出力電圧波形の電圧降下に比例する微分波形を検出し、この微分波形が所定値を超えて大きくなった場合に、前記出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断でき、さらに、一対のターゲット４１ａ、４１ｂ相互間の出力電流波形を検出し、前記出力電圧波形と出力電流波形との位相及び振幅が略一致するように調節した後にこれらの波形の差分波形を検出し、この差分波形が所定値を超えて大きくなった場合に、出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断してもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明のスパッタリング装置を模式的に示す図。
【図２】交流電源を説明する図。
【図３】（ａ）は、さらに他の形態に係るアーク検出手段を概略的に説明する図。（ｂ）は、アーク放電発生時の各ターゲットへの出力電圧の変化を説明する図。
【図４】（ａ）はアーク検出手段を概略的に説明する図。（ｂ）は、電流波形、電圧波形からの信号のアーク放電発生時の変化を説明する図。（ｃ）は電圧降下検出回路への信号の入力を説明する図。（ｄ）はアーク放電検出を説明するフロー図。（ｅ）は、（ｂ）に示すアーク放電発生時の信号の変化を拡大して示す図。
【符号の説明】
【００５４】
スパッタリング装置
４１ａ、４１ｂ ターゲット
６ 電力供給部
７ 発振部
８ 第１のアーク検出手段
９ 第２のアーク検出手段
Ｅ 交流電源
Ｋ 電源ケーブル
【特許請求の範囲】
【請求項１】
真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記各ターゲットとグランドレベルとの間の電圧をそれぞれ検出し、この検出した電圧が所定値を超えると、前記交流電源からの出力を遮断することを特徴とするスパッタリング方法。
【請求項２】
前記所定値を、１００Ｖ以上に設定したことを特徴とする請求項１記載のスパッタリング方法。
【請求項３】
前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断することを特徴とする請求項１または請求項２記載のスパッタリング方法。
【請求項４】
真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、各ターゲットとグランドレベルとの間の電圧が所定値を超えたことを検出する第１のアーク検出手段と、この第１のアーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とするスパッタリング装置。
【請求項５】
前記第１のアーク検出手段を、各ターゲットとグランドレベルとの間で抵抗を直列に接続して構成した分圧回路と、分圧回路からの正の電圧及び検出レベルがそれぞれ入力される比較器を有するアーク検出回路とから構成したことを特徴とする請求項４記載のスパッタリング装置。
【請求項６】
前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出する第２のアーク検出手段を設け、この第２のアーク検出回路からの出力で前記遮断手段によって交流電源からの出力を遮断できることを特徴とする請求項４または請求項５記載のスパッタリング装置。
【請求項１】
真空チャンバ内に設けた一対のターゲットに、交流電源を介して所定の周波数で交互に極性をかえて電圧を印加し、各ターゲットをアノード電極、カソード電極に交互に切替え、アノード電極及びカソード電極間にグロー放電を生じさせてプラズマ雰囲気を形成し、各ターゲットをスパッタリングするスパッタリング方法であって、前記各ターゲットとグランドレベルとの間の電圧をそれぞれ検出し、この検出した電圧が所定値を超えると、前記交流電源からの出力を遮断することを特徴とするスパッタリング方法。
【請求項２】
前記所定値を、１００Ｖ以上に設定したことを特徴とする請求項１記載のスパッタリング方法。
【請求項３】
前記一対のターゲットへの出力電圧波形を検出し、この出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間であると判断した場合、前記交流電源からの出力を遮断することを特徴とする請求項１または請求項２記載のスパッタリング方法。
【請求項４】
真空チャンバ内に設けた一対のターゲットと、この一対のターゲット間に、所定の周波数で交互に極性をかえて電圧を印加する交流電源とを備え、各ターゲットとグランドレベルとの間の電圧が所定値を超えたことを検出する第１のアーク検出手段と、この第１のアーク検出回路からの出力で交流電源からの出力を遮断する遮断手段とを設けたことを特徴とするスパッタリング装置。
【請求項５】
前記第１のアーク検出手段を、各ターゲットとグランドレベルとの間で抵抗を直列に接続して構成した分圧回路と、分圧回路からの正の電圧及び検出レベルがそれぞれ入力される比較器を有するアーク検出回路とから構成したことを特徴とする請求項４記載のスパッタリング装置。
【請求項６】
前記ターゲットへの出力電圧波形の電圧降下時間が正常なグロー放電時よりも短時間である電圧降下を検出する第２のアーク検出手段を設け、この第２のアーク検出回路からの出力で前記遮断手段によって交流電源からの出力を遮断できることを特徴とする請求項４または請求項５記載のスパッタリング装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００７−１８６７２４（Ｐ２００７−１８６７２４Ａ）
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−３４４３（Ｐ２００６−３４４３）
【出願日】平成１８年１月１１日（２００６．１．１１）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１８年１月１１日（２００６．１．１１）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
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