スピン流回路
【課題】スピンエレクトロニクスを用いて擬似的にダイオード特性を有するスピン流回路を提供する。
【解決手段】 このスピン流回路は、半導体層１０Ｃ内に形成された主導電領域３Ａと、半導体層内に形成され主導電領域から分岐した第1副導電領域３Ｂと、半導体層内に形成され主導電領域から分岐した第２副導電領域３Ｃと、主導電領域３Ａ上に形成され主導電領域内にトンネル障壁層５を介して電子を注入する主強磁性体１と、主導電領域３Ａ上に形成された収集電極４と、第1副導電領域３Ｂ上に形成され、主強磁性体１と同じ方向に磁化方向が固定された第1副強磁性体２’と、第２副導電領域３Ｃ上に形成され、第1副強磁性体２’とは磁化方向が異なる方向に固定された第２副強磁性体２”と、第1副強磁性体２’と第２副強磁性体２”との間の電圧を検出する電圧検出回路とを備えている。
【解決手段】 このスピン流回路は、半導体層１０Ｃ内に形成された主導電領域３Ａと、半導体層内に形成され主導電領域から分岐した第1副導電領域３Ｂと、半導体層内に形成され主導電領域から分岐した第２副導電領域３Ｃと、主導電領域３Ａ上に形成され主導電領域内にトンネル障壁層５を介して電子を注入する主強磁性体１と、主導電領域３Ａ上に形成された収集電極４と、第1副導電領域３Ｂ上に形成され、主強磁性体１と同じ方向に磁化方向が固定された第1副強磁性体２’と、第２副導電領域３Ｃ上に形成され、第1副強磁性体２’とは磁化方向が異なる方向に固定された第２副強磁性体２”と、第1副強磁性体２’と第２副強磁性体２”との間の電圧を検出する電圧検出回路とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスピン流を用いたスピン流回路に関する。
【背景技術】
【０００２】
近年、従来の半導体技術から、電子スピンを利用したスピンエレクトロニクス技術への転換が期待されている。半導体技術の分野では、抵抗、キャパシタ及びダイオードが基本的構成要素であり、これらの結合によって、種々の電子回路が構成されている。
【０００３】
例えば、出願人が提案した特許文献１に開示されるスピン流回路は、第１スピン注入素子において発生したスピン流が流れる非磁性のチャンネル層と、チャンネル層上の異なる位置に設けられた複数の磁化自由層と、チャンネル層とそれぞれの磁化自由層との間に介在するトンネル障壁とを備えている。このスピン流回路によれば、磁化自由層とチャンネル層の間の電圧を、バラツキが抑制された状態で検出することができる。
【０００４】
また、非特許文献１には、ＧａＡｓを用いたスピンデバイスが開示されており、出力に特異なバイアス依存を示していることが報告されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９２６８７号公報
【非特許文献】
【０００６】
【非特許文献１】PHYSICAL REVIEW B 80, 041305(R) (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような試みがあるものの、従来の半導体技術からスピンエレクトロニクス技術への飛躍のため、ダイオード特性を擬似的に有する素子の開発が期待されるが、未だ実現には至っていない。
【０００８】
本発明は、かかる課題に鑑みてなされたものであり、スピンエレクトロニクスを用いて擬似的にダイオード特性を有するスピン流回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題を解決するため、本発明に係るスピン流回路は、半導体層内に形成された主導電領域と、前記半導体層内に形成され前記主導電領域から分岐した第1副導電領域と、前記半導体層内に形成され前記主導電領域から分岐した第２副導電領域と、前記主導電領域上に形成され前記主導電領域内にトンネル障壁層を介して電子を注入又は抽出する主強磁性体と、前記主導電領域上に形成された収集電極と、前記第1副導電領域上に形成され、前記主強磁性体と同じ方向に磁化方向が固定された第1副強磁性体と、前記第２副導電領域上に形成され、前記第1副強磁性体とは磁化方向が異なる方向に固定された第２副強磁性体と、前記第1副強磁性体と前記第２副強磁性体との間の電圧を検出する電圧検出手段と、を備えることを特徴とする。
【００１０】
このスピン流回路によれば、第１及び第２副強磁性体の電位の差分を電圧検出手段が検出するが、この出力は、主強磁性体に注入された或いは抽出された単位時間当たりの電子量に比例するため、注入された電子流（電流）の大きさを検出することができる。特に、電圧検出手段の出力は、主強磁性体への電子の注入方向によって大きく異なり、このスピン流回路は、擬似的にダイオード特性を有することとなる。
【００１１】
また、前記主導電領域の表面側の深さ２０ｎｍ以下の平均不純物濃度は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であることが好ましい。
【００１２】
この場合、半導体と強磁性電極間の抵抗整合（conductivity mismatch）の問題が軽減され、効率的にスピン注入・検出が可能になるという効果がある。
【００１３】
また、前記半導体層はＳｉからなることが好ましい。
【００１４】
半導体層としてＳｉを用いた場合、ＧａＡｓを用いた場合よりも誤差が小さくなると考えられ、精度の高い電流検出が可能である。
【００１５】
また、本発明に係るスピン流回路は、前記主強磁性体上に形成された主反強磁性層と、前記第1副強磁性体上に形成された第1反強磁性層とを備えることを特徴とする。
【００１６】
強磁性体上に反強磁性層を形成することで、交換結合を行い、主強磁性体及び第1副強磁性体の磁化方向を固定することができる。
【００１７】
また、前記主強磁性体、前記第1副強磁性体、及び前記第２副強磁性体は、形状異方性により磁化方向が固定されていることを特徴とする。
【００１８】
主強磁性体、第1副強磁性体、及び第２副強磁性体は、それぞれ形状に異方性を持たせることで、磁化方向を固定することができる。すなわち、磁性体の縦横のアスペクト比が大きくなるほど、形状異方性は高くなり、磁化方向が固定される。
【００１９】
また、本発明に係るスピン流回路においては、前記電圧検出手段は、第１ＭＯＳＦＥＴのゲート電極及び第２ＭＯＳＦＥＴのゲート電極をそれぞれ入力端子とし、これらの入力端子への入力電位の差分を増幅して出力するアンプを有しており、前記第1副強磁性体は前記第１ＭＯＳＦＥＴの前記ゲート電極に接続され、前記第２副強磁性体は前記第２ＭＯＳＦＥＴのゲート電極に接続されていることが好ましい。
【００２０】
この場合、アンプの出力は、２つの入力端子としてのゲート電極への入力電位の差分となる。
【発明の効果】
【００２１】
本発明によれば、擬似的にダイオード特性を有するスピン流回路を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】スピン伝導素子を備えるスピン流回路の平面図である。
【図２】図１に示したスピン伝導素子のＩＩＡ線に沿った断面図（Ａ）と、ＩＩＢ線に沿った断面図（Ｂ）である。
【図３】スピン注入素子としての主強磁性体１の断面図（Ａ）、第１副強磁性体２’の断面図（Ｂ）、第２副強磁性体２”の断面図（Ｃ）である。
【図４】図２に示したスピン伝導素子のＩＶＡ線に沿った断面図（Ａ）、ＩＶＢ線に沿った断面図（Ｂ）、ＩＶＣ線に沿った断面図（Ｃ）である。
【図５】更に具体的なスピン流回路の平面図である。
【図６】ＭＯＳＦＥＴの断面図である。
【図７】図５に示したスピン流回路の回路図である。
【図８】スピン伝導素子に順方向（強磁性体から半導体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。
【図９】スピン伝導素子に逆方向（半導体から強磁性体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。
【図１０】注入した電子量Ｂａｉｓ（ｍＡ）と、出力電圧（ΔＶ）の関係を示すグラフである。
【図１１】スピン伝導素子を備えるスピン流回路の平面図である。
【図１２】直流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ａ）と、交流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ｂ）である。
【図１３】図１２の（Ａ）、（Ｂ）それぞれのスピン流回路に、直流（ＤＣ）と交流（ＡＣ）の電流Ｉｂを入力した場合の出力電圧Ｖ（Ｖ）を示すグラフである。
【発明を実施するための形態】
【００２３】
以下、実施の形態に係るスピン流回路について説明する。なお、同一要素には同一符号
を用い、重複する説明は省略する。
【００２４】
図１はスピン伝導素子を備えるスピン流回路の平面図、図２は図１に示したスピン伝導素子のＩＩＡ線に沿った断面図（Ａ）と、ＩＩＢ線に沿った断面図（Ｂ）である。図１に示す平面は、ＸＹＺ三次元直交座標系におけるＸＹ平面であり、基板の厚み方向がＺ軸に一致している。
【００２５】
このスピン流回路は、スピン伝導素子が形成されたスピン伝導素子形成領域ＲＧ１と、電圧検出手段としての検出回路が形成された検出回路形成領域ＲＧ２とを備えている。本例では、検出回路形成領域ＲＧ２の内側に、スピン伝導素子形成領域ＲＧ１が設定されているが、双方の領域ＲＧ１，ＲＧ２が隣同士に並ぶ構成とすることも、もちろん可能である。
【００２６】
双方の領域ＲＧ１，ＲＧ２は、ＳＯＩ（Semiconductor On Insulator）基板１０における表面の半導体層（１０Ｃ：図２参照）を用いて形成されている。このＳＯＩ基板１０における半導体層の材料はＳｉであり、ＳＯＩ基板１０はSilicon On Insulatorの構造になっている。ＳＯＩ基板１０の半導体層として、Ｓｉ以外の半導体や化合物半導体を用いることも可能ではあるが、例えばＧａＡｓなどの半導体の場合には、出力誤差が大きくなることが予想されるので、本実施形態ではＳｉを採用している。この場合、ＧａＡｓを用いたものよりもバイアスに対する出力誤差が小さくなり、精度の高い電流検出が可能となる。
【００２７】
領域ＲＧ１内には、スピン伝導素子が形成されている。このスピン伝導素子は、半導体層（１０Ｃ）内に形成された主導電領域３Ａと、半導体層（１０Ｃ）内に形成され主導電領域３Ａから分岐した第1副導電領域３Ｂと、半導体層(１０Ｃ)内に形成され主導電領域３Ａから分岐した第２副導電領域３Ｃを備えている。これらの導電領域は全体としてはＹ字状の平面形状を有している。主導電領域３Ａ、第1副導電領域３Ｂ、第２副導電領域３Ｃは、Ｎ型の不純物が添加された単一のチャネル半導体層３からなる。なお、Ｓｉに対するＮ型の不純物としては、Ａｓを本例のものとして採用するが、５価の元素であれば適用することができる。また、アンプＡ１を構成する電界効果トランジスタに用いるＳｉに対するＰ型の不純物としては、Ｂを本例のものとして採用するが、３価の元素であれば適用することが可能である。
【００２８】
主導電領域３Ａ、第1副導電領域３Ｂ及び第２副導電領域３Ｃの表面側の平均不純物濃度は、深さ２０ｎｍ以下では、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であり、高濃度に不純物が添加されている。この場合、温度に対する依存性が小さいという効果がある。半導体層（１０Ｃ）の不純物濃度は、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下であり、この不純物濃度に一致する主導電領域３Ａ、第1副導電領域３Ｂ及び第２副導電領域３Ｃを含む半導体層（３）の深さは、８０ｎｍである。この深さが、深すぎる場合には、半導体基板側の悪影響が現れるが、本形態では、ＳＯＩ基板を用いており、予め半導体層自体の深さが制限されている。この深さは、効率的なスピン伝導の観点からは、好適には１〜６０ｎｍであることが好ましい。
【００２９】
また、本実施形態のスピン伝導素子は、主強磁性体１、収集電極４、第１副強磁性体（スピン収集電極）２’、及び第２副強磁性体（基準電極）２”を備えている。
【００３０】
主強磁性体１は、主導電領域３Ａ上に形成され主導電領域３Ａ内に絶縁層からなるトンネル障壁層（５：図２参照）を介して電子を注入するものである。ＭｇＯやＡｌ２Ｏ３などからなるトンネル障壁層５は、トンネル効果が生じる厚さの層であり、トンネル効果は好適には２ｎｍ以下の厚みで生じる。主強磁性体１は、好適にはＣｏＦｅからなるが、強磁性体としては従来から知られる様々な物質を用いることが可能である。なお、トンネル障壁層は、強磁性金属と半導体とのショットキ接合を用い、これらの界面から広がる薄い空乏層を用いて構成することも可能である。なお、この電子の注入時とは逆方向に電圧を印加した場合には、電子が主強磁性体１から抽出されることになり、同様に機能する。
【００３１】
収集電極４は、主導電領域３Ａ（３）上に形成され主強磁性体１から注入された電子を収集するものであり、非磁性体の金属であるＣｕ、Ａｌ又はＡｕなどからなる。
【００３２】
第１副強磁性体２’は、第１副導電領域３Ｂ上に形成されており、主強磁性体１の直下の主導電領域３Ａから拡散するスピンが、その直下のトンネル障壁層を介して、流れ込む位置に配置されている。第１副強磁性体２’は、主強磁性体１と同じ方向（＋Ｘ方向）に磁化方向が固定されており、これと同じ材料からなる。
【００３３】
第２副強磁性体２”は、第２副導電領域３Ｃ上に形成されており、主強磁性体１の直下の主導電領域３Ａから拡散するスピンを収集可能な位置に配置されている。もちろん、第２副強磁性体２”は、第1副強磁性体２’或いは主強磁性体１とは磁化方向が異なる方向（−Ｘ方向）に固定されており、大部分のスピンは、その直下のトンネル障壁層を介して、第２副強磁性体２”には吸収されない。第２副強磁性体２”は、基本的には、第１副強磁性体２’と同一の材料からなるが、磁化方向を、−Ｘ方向に向けている。
【００３４】
領域ＲＧ２内に検出される電圧検出回路（検出手段）は、第1副強磁性体２’と第２副強磁性体”との間の電圧を検出ものであり、反転入力端子と非反転入力端子に、それぞれ第1副強磁性体２’と第２副強磁性体”が電気的に接続されたオペアンプＡ１と、オペアンプＡ１の反転入力端子と出力端子Ｖｏｕｔとの間に接続された抵抗Ｚとを備えている。出力端子Ｖｏｕｔからは、第1副強磁性体２’と第２副強磁性体”との間の電位の差分を増幅した電圧が出力される。
【００３５】
なお、主強磁性体１、収集電極４、第１副強磁性体２’、及び第２副強磁性体２”には、それぞれパターニングされた配線１ｗ、４ｗ、２’ｗ、２”ｗが物理的及び電気的に接続され、それぞれの配線１ｗ、４ｗ、２’ｗ、２”ｗは、半導体層１０Ｃ上に形成された絶縁層上に設けられた電極パッド１Ｔ、４Ｔ、２’Ｔ、２”Ｔに物理的及び電気的に接続されている。電極パッド２’Ｔはアンプの反転入力端子に接続され、電極パッド２”Ｔはアンプの非反転入力端子に接続される。
【００３６】
このスピン流回路によれば、第１副強磁性体２’及び第２副強磁性体２”の電位の差分を、アンプＡ１を備える電圧検出回路で検出するが、この出力は、主強磁性体１に注入された単位時間当たりの電子量に比例するため、注入された電子流（電流）の大きさを検出することができる。特に、アンプＡ１を含む電圧検出回路の出力は、主強磁性体１への電子の注入方向によって大きく異なり、このスピン流回路は、擬似的にダイオード特性を有することとなる(図１０参照)。
【００３７】
上記スピン伝導素子の作用について説明する。
【００３８】
図２（Ａ）を再び参照すると、ＳＯＩ基板は、Ｓｉからなる半導体基板１０Ａと、半導体基板１０Ａ上にＳｉＯ２又はＳｉＮｘなどの絶縁層１０Ｂを介して積層された半導体層１０Ｃとを備えている。電子流源Ａは、上述の電極パッド１Ｔと４Ｔ（図１参照）との間に接続されているが、電子流源Ａからは、電極パッドと配線を介して、主強磁性体１に電子が供給される。主強磁性体１に注入された電子は、トンネル障壁層５を透過して、主導電領域である半導体層３に注入される。電子は、内部電界に沿って、半導体層３に接触した収集電極４によって収集されるが、電子注入位置からは、＋Ｘ方向にスピン流も流れることとなる。このスピン流は、トンネル障壁層５を介して、主強磁性体１と同一の磁化方向を有する第1副強磁性体２’によって吸収され、第1副強磁性体２’は吸収したスピン流に応じた電位を有することになる。
【００３９】
図２（Ｂ）を参照すると、主強磁性体１注入された電子は、トンネル障壁層５を透過して、主導電領域である半導体層３に注入されるが、このとき電子注入位置からは、＋Ｘ方向にスピン流も流れ、一部分は、トンネル障壁層５を介して、主強磁性体１とは異なる磁化方向を有する第２副強磁性体２”によって僅かに吸収され、第２副強磁性体２”は吸収したスピン流に応じた電位を有することになる。
【００４０】
本回路は、第1副強磁性体２’と第２副強磁性体２”との間の電位差を計測している。
【００４１】
図３は主強磁性体１の詳細な断面図（Ａ）、第１副強磁性体２’の断面図（Ｂ）、第２副強磁性体２”の断面図（Ｃ）である。
【００４２】
図３（Ａ）に示すように、主強磁性体１は、トンネル障壁層５上に形成されているが、主強磁性体１には、反強磁性層１Ｈ、保護膜１Ｐが順に形成されており、保護膜１Ｐに設けられた開口を介して、配線１ｗが反強磁性層１Ｈに接触し、強磁性体１に電気的に接続されている。
【００４３】
同様に、図３（Ｂ）に示すように、第1副強磁性体２’は、トンネル障壁層５上に形成されているが、第1副強磁性体２’には、反強磁性層２’Ｈ、保護膜２’Ｐが順に形成されており、保護膜２’Ｐに設けられた開口を介して、配線２’ｗが反強磁性層２’Ｈに接触し、第1副強磁性体２’に電気的に接続されている。
【００４４】
同様に、図３（Ｃ）に示すように、第２副強磁性体２”は、トンネル障壁層５上に形成されているが、第２副強磁性体２”には、保護膜２”Ｐが形成されており、保護膜２”Ｐに設けられた開口を介して、配線２”ｗが第２強磁性体２”に接触し、これに電気的に接続されている。なお、第２副強磁性体２”上には、第1副強磁性体２’と同様に、反強磁性層を設けることとしてもよい。
【００４５】
すなわち、このスピン流回路は、主強磁性体１上に形成された主反強磁性層１Ｈと、第1副強磁性体２’上に形成された反強磁性層２’Ｈとを備えている。強磁性体上に反強磁性層を形成することで、交換結合を行い、主強磁性体及び第1副強磁性体の磁化方向を固定することができる。
【００４６】
反強磁性層１Ｈ、２’Ｈ、２”は、ＩｒＭｎ又はＰｔＭｎなどから構成され、保護膜１Ｐ，２’Ｐ，２”Ｐは、ＳｉＯ２又はＳｉＮｘから構成される。
【００４７】
もちろん、主強磁性体１、第1副強磁性体２’、及び第２副強磁性体２”は、形状異方性により磁化方向が固定されていてもよい。すなわち、これらの強磁性体のＸ軸方向の長さを、Ｙ軸方向の長さよりも十分に、例えば５倍以上に長くすることにより、Ｘ軸方向に沿って磁化方向が固定される。このように、主強磁性体１、第1副強磁性体２’、及び第２副強磁性体２”に、それぞれ形状に異方性を持たせることで、磁化方向を固定することができる。なお、磁性体の縦横のアスペクト比が大きくなるほど、形状異方性は高くなり、磁化方向が固定される傾向が高くなる。
【００４８】
図４は。図２に示したスピン伝導素子のＩＶＡ線に沿った断面図（Ａ）、ＩＶＢ線に沿った断面図（Ｂ）、ＩＶＣ線に沿った断面図（Ｃ）である。
【００４９】
図４（Ａ）に示すように、主強磁性体１を含むＹＺ断面内において、半導体層１０Ｃの露出した両側面は、保護膜１１で被覆されている。同様に、図４（Ｂ）、図４（Ｃ）に示すように、第1副強磁性体２’を含むＹＺ断面内において、半導体層１０Ｃの露出した両側面は、保護膜１１で被覆され、第２副強磁性体２”を含むＹＺ断面内において、半導体層１０Ｃの露出した両側面は、保護膜１１で被覆されている。
【００５０】
保護膜１１は、ＳｉＯ２又はＳｉＮｘから構成される。なお、図４（Ａ）〜図４（Ｃ）において、ＹＺ断面内における導電領域３の幅は、半導体層１０Ｃの幅よりも狭い例が図示されているが、これらの幅は同一であってもよい。
【００５１】
図５は更に具体的なスピン流回路の平面図である。これらの回路の接続は、図７に示す通りである。
【００５２】
上記のオペアンプＡ１は、基本的には、７つのＭＯＳＦＥＴ（電界効果トランジスタ）ＰＭＯＳ（１）、ＰＭＯＳ（２）、ＰＭＯＳ（３）、ＮＭＯＳ（１）、ＮＭＯＳ（２）、ＮＭＯＳ（３）、ＮＭＯＳ（４）から構成されている。なお、ＰＭＯＳはＰチャネルもＭＯＳＦＥＴであり、ＮＭＯＳはＮチャネルのＭＯＳＦＥＴである。
【００５３】
ＰＭＯＳにおいては、図６（Ａ）に示すように、ドレイン電極Ｄ及びソース電極Ｓの直下の半導体領域Ｄ１、Ｓ１がＰ型半導体領域からなり、これらの間の半導体層１０Ｃのチャネルは無バイアス状態においてＮ型半導体となるようにＮ型不純物が添加され、半導体層１０Ｃ上には絶縁層１２を介してゲート電極Ｇが設けられている。絶縁層１２は、ＳｉＯ２からなる。
【００５４】
ＮＭＯＳにおいては、図６（Ｂ）に示すように、ドレイン電極Ｄ及びソース電極Ｓの直下の半導体領域Ｄ２、Ｓ２がＮ型半導体領域からなり、これらの間の半導体層Ｃのチャネルは無バイアス状態においてＰ型半導体となるようにＰ型不純物が添加され、半導体層１０Ｃ上には絶縁層１２を介してゲート電極Ｇが設けられている。絶縁層１２は、ＳｉＯ２からなる。
【００５５】
このように、本実施形態の電圧検出回路は、第１ＭＯＳＦＥＴ（ＮＭＯＳ（１））のゲート電極Ｇ及び第２ＭＯＳＦＥＴ（ＮＭＯＳ（２））のゲート電極Ｇをそれぞれ入力端子とし、これらの入力端子への入力電位の差分を増幅して出力するアンプを有している。第1副強磁性体２’は第１ＭＯＳＦＥＴ（ＮＭＯＳ（１））のゲート電極Ｇに接続され、第２副強磁性体２”は第２ＭＯＳＦＥＴ（ＮＭＯＳ（２））のゲート電極Ｇに接続されている。
【００５６】
ゲート電極Ｇを共通とするＰＭＯＳ（１）及びＰＭＯＳ（２）と、ＰＭＯＳ（３）のソース電極（Ｓ）は、電源電位Ｖｄｄに接続されており、ＮＭＯＳ（１）及びＮＭＯＳ（２）のソース電極Ｓは、ＮＭＯＳ（３）を介して、グランドに接続されている。また、ＰＭＯＳ（３）のドレイン電極も、ＮＭＯＳ（４）を介して、グランドに接続されている。ＮＭＯＳ（３）及びＮＭＯＳ（４）のゲート電極Ｇには、出力調整用のバイアス電位Ｖｂｉａｓが与えられる。アンプの入出力端子間には、抵抗Ｚがポリシリコンなどで形成されている。
【００５７】
この場合、アンプの出力Ｖｏｕｔは、２つの入力端子としてのゲート電極Ｇへの入力電位の差分となる。
【００５８】
次に、上記スピン流回路が、ダイオード特性を示す原理について説明する。
【００５９】
図８はスピン伝導素子に順方向（強磁性体から半導体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。注入する電子流の大きさは、０．１ｍＡ、１ｍＡ、３ｍＡとし、この場合に、一方の副強磁性体に、磁界Ｅ（Ｏｅ）を印加した場合の、副強磁性体の電位Ｖｓａ（スピン蓄積電位）を示している。実線は、図１の-Ｙから＋Ｙの向きに磁場を印加した場合のデータを示し、点線は、図１の＋Ｙから-Ｙの向きに磁場を印加した場合のデータを示す。注入電流の大きさに拘らず、主強磁性体と副強磁性体の磁化方向が、一致した場合には、大きな出力（負電位）を得ることができる。
【００６０】
図９はスピン伝導素子に逆方向（半導体から強磁性体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。注入する電子流の大きさは、０．１ｍＡ、１ｍＡ、３ｍＡとし、この場合に、一方の副強磁性体に、磁界Ｅ（Ｏｅ）を印加した場合の、副強磁性体の電位Ｖｓａ（スピン蓄積電位）を示している。実線は、図１の-Ｙから＋Ｙの向きに磁場を印加した場合のデータを示し、点線は、図１の＋Ｙから-Ｙの向きに磁場を印加した場合のデータを示す。注入電流や磁化方向に拘らず、大きな出力（負電位）を得ることはできない。
【００６１】
上述の磁化方向が固定された強磁性体１，２’、２”の関係は、大きな負電位が得られる近傍の電界が第1副強磁性体２’に印加され、これと逆向きの電界が第２副強磁性体２”に印加された場合に相当する。
【００６２】
図１０は注入した電子量Ｂａｉｓ（ｍＡ）と、出力電圧（ΔＶ）の関係を示すグラフである。出力電圧（ΔＶ）は、第1副強磁性体２’と第２副強磁性体２”と間の電位差を示している。すなわち、順方向に電子流を流した場合には、出力電圧（ΔＶ）は、注入した電子量に比例し、逆方向に電子流を流した場合には、出力電圧（ΔＶ）は、殆ど変動せず、ダイオード特性を示すこととなる。
【００６３】
なお、電圧検出回路は、上述の構成に限定されない。
【００６４】
図１１はスピン伝導素子を備える別のスピン流回路の平面図である。
【００６５】
すなわち、このスピン伝導素子では、半導体層１０Ｃの副導電領域３Ｂ、３Ｃに接触するように、それぞれ電極４’、４”を設けてある。そして、領域Ｒ２には、配線電圧計Ｖ１，Ｖ２及び差分回路ＤＩＦを形成する。電圧計Ｖ１によって、電極２’、４’間の電圧（Ｖ１とする）を測定し、電圧計Ｖ２によって、電極２”、４”間の電圧（Ｖ２とする）を測定し、これらの出力を差分回路ＤＩＦに入力する。電極４’及び４”には配線４’ｗ、４”ｗを電気的に接続する。場合、差分回路ＤＩＦからは、電圧Ｖ１とＶ２の差分が検出され、出力端子Ｖｏｕｔから出力される。電極４’、４”の電位は、共通であるため、電圧Ｖ１とＶ２の差分は、第1副強磁性体２’と第２副強磁性体２”と間の電位差を検出していることになる。
【００６６】
なお、注入する電子流は、直流である方が好ましい。なぜならば、交流の電子流を用いた場合には、出力が半分になるからである。
【００６７】
例えば、図１２は直流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ａ）と、交流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ｂ）である。なお、強磁性体１，２’と導電領域３との間には、トンネル障壁層が介在している。このような素子を構成した場合の出力は、図１３に示すようになる。
【００６８】
図１３は図１２の（Ａ）、（Ｂ）それぞれのスピン流回路に、直流（ＤＣ）と交流（ＡＣ）の電流Ｉｂを入力した場合の出力電圧Ｖ（Ｖ）を示すグラフである。交流を入力した場合には、その極性が正又は負の場合の一方のときにのみ出力をサンプリングするからであり、電極２’、４’間の電圧Ｖ（Ｖ）は、直流を入力した場合の半分となる。したがって、大きな出力を得るためには、上述の実施形態に係るスピン流回路においても、直流の電子流を主強磁性体に注入することが好ましい。
【００６９】
次に、図１に示したスピン流回路の製造方法について説明する。
【００７０】
(第1製造方法)
【００７１】
（工程１）まず、上記ＳＯＩ基板に適当なマスクを用いてアライメントマークを形成する。次に、スピン伝導素子における導電領域３のみが開口したマスクを、半導体層１０Ｃ上に形成し、この領域内にＮ型の元素のイオン注入を行う。例えば、5×１０１９cm-3の濃度とように不純物を半導体層１０Ｃ中に打ち込む。イオン注入において、少なくとも界面（Ｓｉ表面から２０ｎｍ程度の深さまでの平均不純物濃度は、１×１０１９ｃｍ−３から５×１０２０ｃｍ−３になるように設定する。なお、界面直下の不純物濃度と、チャネルの不純物濃度は、必ずしも一致している必要はない。
【００７２】
（工程２）次に、スピン伝導素子が形成される領域ＲＧ１にマスクを施し、周囲の領域ＲＧ2内において、電圧検出回路を形成する。半導体層１０Ｃに、Ｎ型又はＰ型の不純物をイオン注入することで、ＮＭＯＳ又はＰＭＯＳにおけるソース及びドレイン領域を形成する。
【００７３】
（工程３）注入した不純物が活性化するように、赤外線を用いて、半導体層１０Ｃにフラッシュアニールを実施する。半導体層１０Ｃの表面に、熱酸化又はスパッタ法によりＳｉＯ２からなる絶縁層１２を形成する（図６参照）。この絶縁層１２に、ソース電極及びドレイン電極を形成するためのコンタクトホールを形成し、コンタクトホール内にアルミニウムなどからなるソース電極及びドレイン電極を形成する。これらの電極はスパッタ法で形成することができる。さらに、ソース領域とドレイン領域間の絶縁層１２上に、ゲート電極を形成し、ＮＭＯＳ及びＰＭＯＳが完成する。なお、ＮＭＯＳのチャネル領域には予めＰ型の不純物を注入しておき、ＰＭＯＳのチャネル領域には予めＮ型の不純物を注入し、アニールにより活性化しておく。各トランジスタには配線が接続され、図５に示す電極パッドが端部に形成されている。また、ポリシリコンからなる抵抗Ｚを半導体層上に形成し、アンプの入出力間に配線で接続する。各トランジスタ及び抵抗は、図５に示すように配線で接続される。
【００７４】
（工程４）次に、領域ＲＧ２にマスク（絶縁膜ＳｉＮ）をパターニングし、領域ＲＧ１における半導体層１０Ｃを露出させる。このマスクは、領域ＲＧ１にレジストを塗布した後、スパッタ法を用いて絶縁膜をＲＧ２に堆積することにより、形成することができる。レジストは、絶縁膜の形成後に剥離する。露出した半導体層１０Ｃの表面を洗浄する。この洗浄には、フッ酸水溶液及びＲＣＡ洗浄を用いることができる。
【００７５】
（工程５）更に、ＭＢＥ（分子線ビームエピタキシー）法を用いて、領域ＲＧ１における半導体層１０Ｃの表面に、トンネル障壁層（ＭｇＯ）、強磁性体層（ＣｏＦｅ）、酸化防止膜（Ｔｉ）を順次積層する。これはＭＢＥ装置を用いて行う。
【００７６】
（工程６）次に、スパッタ装置にＳＯＩ基板を搬送し、チャンバ内において、酸化防止膜をＡｒでスパッタすることで除去し、チャンバから、ＳＯＩ基板を取り出すことなく、露出した強磁性体層上にスパッタ法で反強磁性層（ＩｒＭｎ又はＰｔＭｎ）を堆積し、更に、この上にＳｉＯ２などの保護膜をスパッタ法で堆積する。磁界中にＳＯＩ基板を配置し、Ｘ軸方向の磁界（３ｋＯｅ）を印加した状態で、これを加熱し（２５０℃、１時間）、強磁性体層（１，２’）の磁化方向を一方向に固定する。
【００７７】
（工程７）導電領域３よりも若干のマージンをとった大きさのマスクを積層された磁性層上の保護膜上に形成する。エッチングガスとしてＡｒ、ＸｅやＳＦ６／Ｏ２を用いたドライエッチングを用い、領域ＲＧ１内において、マスクの外側の不要領域（保護膜、磁性層、トンネル障壁層、Ｓｉ）を、中間絶縁層１０Ｂ（図２参照）に到達するまで除去し、Ｙ字型の電子及びスピン伝送領域を形成する。
【００７８】
（工程８）このエッチングにより露出した半導体層１０Ｃの両側面に絶縁層１１（図４参照）を形成する。絶縁層１１はＳｉＯ或いはＳｉＯ２からなり、厚みは１００ｎｍである。絶縁層１１の形成には、スパッタ法、ＣＶＤ（化学的気相成長）法、又は、Ｓｉの熱酸化法を用いることができる。
【００７９】
（工程９）次に、Ｙ字型のマスクを除去し、磁性層及び保護膜が形成された領域を露出させる。更に、露出した表面にレジストを塗布し、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域のみが被覆されるようにレジストをパターニングし、これらの領域をマスクする。Ａｒを用いたイオンミリングにより、上部の保護膜、反強磁性層、強磁性層を除去し、これらの下にある半導体層１０Ｃの表面或いはトンネル障壁層を露出させる。なお、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域には、保護膜、反強磁性層、及び強磁性層は残留している。次に、このマスクを除去する。
【００８０】
（工程１０）更に、一方の第２副強磁性体２”に相当する領域のみが開口したマスクをレジストで形成し、Ａｒを用いたイオンミリングによって、この領域内の保護膜、反強磁性層を除去し、除去によって露出した強磁性層上にスパッタ法などで保護膜（ＳｉＯ２）を改めて形成する。しかる後、このマスクを除去する。第２副強磁性体２”の磁化の向きは、第1副強磁性体２’の磁化方向と逆向きに設定する。
【００８１】
（工程１１）露出した半導体層１０Ｃの表面又は、トンネル障壁層に開口を形成することによって露出した半導体層１０Ｃの表面上に、電極４（及び４’、４”）をスパッタ法又は蒸着法で形成する。それぞれの電極４（図１１の構造では加えて電極４’、４”）、強磁性体１，２’,２”上に、配線４ｗ（４’ｗ、４”ｗ）、１ｗ、２’ｗ、２”ｗを電気的に接続する。これらの配線は、Ｔａ（５ｎｍ）上に、ＡｕＣｕ（１００ｎｍ）、Ｔａ（５ｎｍ）をスパッタ法又は蒸着法により積層したものを用いる。なお、強磁性体に配線を接続する場合には、上部に位置する保護膜にコンタクトホールを設け、この内部に配線を形成する。
【００８２】
（工程１２）次に、各配線１ｗ，２’ｗ、２”ｗ、４ｗの端部に電極パッド１Ｔ，２’Ｔ、２”Ｔ、４Ｔをスパッタ法又は蒸着法で形成する。電極パッドとしては、ＡｕＣｕ（２００ｎｍ）を用いることができる。
【００８３】
（工程１３）次に、領域ＲＧ２に設けていたマスクを除去し、電圧検出回路を露出させる。これらの電圧検出回路の各トランジスタに、配線を施し、スピン伝導素子と電圧検出回路とを接続する。
【００８４】
(第２製造方法)
【００８５】
この製造方法は、（工程１）〜（工程５）までは、第１製造方法と同一であり、（工程６）を行わずに、続いて、以下の工程を実行する。
【００８６】
（工程Ａ）導電領域３よりも若干のマージンをとった大きさのマスクを、強磁性層上に形成する。エッチングガスとしてＡｒ、ＸｅやＳＦ６／Ｏ２を用いたドライエッチングを用い、領域ＲＧ１内において、マスクの外側の不要領域（強磁性層、トンネル障壁層、Ｓｉ）を、中間絶縁層１０Ｂ（図２参照）に到達するまで除去し、Ｙ字型の電子及びスピン伝送領域を形成する。
【００８７】
（工程Ｂ）このエッチングにより露出した半導体層１０Ｃの両側面に絶縁層１１（図４参照）を形成する。絶縁層１１はＳｉＯ或いはＳｉＯ２からなり、厚みは１００ｎｍである。絶縁層１１の形成には、スパッタ法、ＣＶＤ（化学的気相成長）法、又は、Ｓｉの熱酸化法を用いることができる。
【００８８】
（工程Ｃ）次に、Ｙ字型のマスクを除去し、強磁性層が形成された領域を露出させる。更に、露出した表面にレジストを塗布し、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域のみが被覆されるようにレジストをパターニングし、これらの領域をマスクする。Ａｒを用いたイオンミリングにより、強磁性層を除去し、これらの下にある半導体層１０Ｃの表面或いはトンネル障壁層を露出させる。なお、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域には、強磁性層は残留している。次に、このマスクを除去する。主強磁性体１の磁化の向きと、第1副強磁性体２’及び第２副強磁性体２”の磁化の向きとは、同一方向にして設定する。その後、第1副強磁性体２’及び第２副強磁性体２”の保持力差を利用して第1副強磁性体２’及び第２副強磁性体２”の磁化の向きが逆向きになるように外部磁場を印加する。
【００８９】
（工程Ｄ）露出した半導体層１０Ｃの表面又は、トンネル障壁層に開口を形成することによって露出した半導体層１０Ｃの表面上に、電極４（及び４’、４”）をスパッタ法又は蒸着法で形成する。それぞれの電極４（図１１の構造では加えて電極４’、４”）、強磁性体１，２’,２”上に、配線４ｗ（４’ｗ、４”ｗ）、１ｗ、２’ｗ、２”ｗを電気的に接続する。これらの配線は、Ｔａ（５ｎｍ）上に、ＡｕＣｕ（１００ｎｍ）、Ｔａ（５ｎｍ）をスパッタ法又は蒸着法により積層したものを用いる。
【００９０】
（工程Ｅ）次に、各配線１ｗ，２’ｗ、２”ｗ、４ｗの端部に電極パッド１Ｔ，２’Ｔ、２”Ｔ、４Ｔをスパッタ法又は蒸着法で形成する。電極パッドとしては、ＡｕＣｕ（２００ｎｍ）を用いることができる。
【００９１】
（工程Ｆ）次に、領域ＲＧ２に設けていたマスクを除去し、電圧検出回路を露出させる。更に、ＳＯＩ基板の露出表面全体を覆うように絶縁膜を形成し、これをＣＭＰ（化学機械研磨）し、絶縁膜表面を平坦化する。上記電極パッドが位置する領域と電圧検出回路の電極パッド及び入力端子となるゲート電極上の絶縁膜に開口を形成し、開口内に金属（Ｃｕ）を埋め込み、しかる後、平坦化された絶縁膜を這うように、これらを図５に示すように接続する配線を形成する。すなわち、電圧検出回路のゲート電極とスピン伝導素子の電極パッド間を、絶縁膜上の配線を介して接続し、スピン伝導素子と電圧検出回路とを接続する。なお、上記では、各強磁性体１，２’，２”に配線を接続してから端部に電極パッドを設けたが、これはＣＭＰを施す絶縁膜の形成後に、各磁性体１，２’，２”に到達する孔を、絶縁膜にあけ、この孔の開口内に金属を埋め込み、磁性体２’、２”と電圧検出回路におけるゲート電極を、絶縁膜上の配線を介して接続してもよい。なお、電流源が接続される電極パッドや電圧検出回路の出力用の電極パッドは、絶縁膜に設けられたコンタクトホール内の金属を介して、外部に引き出し、この金属上に電極パッドを更に形成することとしてもよい。
【００９２】
以上、説明したように、上述のスピン流回路は、スピン流の注入電流の大きさと向きにより生じる電圧のダイオード効果を利用した電流センサーである。この回路は、金属にスピンを注入するための電流を入力した場合、スピン流によって得られる出力電圧は電流の向きと電流量に対応して得られ、電流センサーとしても利用可能である。このセンサーは、磁性電極の磁化反転を伴わない構造であり、磁化反転に伴う余分なエネルギーの消費を抑制することができる。
【符号の説明】
【００９３】
１０Ｃ・・・半導体層、３Ａ・・・主導電領域、３Ｂ・・・第1副導電領域、３Ｃ・・・第２副導電領域、５・・・トンネル障壁層、１・・・主強磁性体、４・・・収集電極、２’・・・第1副強磁性体、２”・・・第２副強磁性体、Ａ１・・・アンプ。
【技術分野】
【０００１】
本発明はスピン流を用いたスピン流回路に関する。
【背景技術】
【０００２】
近年、従来の半導体技術から、電子スピンを利用したスピンエレクトロニクス技術への転換が期待されている。半導体技術の分野では、抵抗、キャパシタ及びダイオードが基本的構成要素であり、これらの結合によって、種々の電子回路が構成されている。
【０００３】
例えば、出願人が提案した特許文献１に開示されるスピン流回路は、第１スピン注入素子において発生したスピン流が流れる非磁性のチャンネル層と、チャンネル層上の異なる位置に設けられた複数の磁化自由層と、チャンネル層とそれぞれの磁化自由層との間に介在するトンネル障壁とを備えている。このスピン流回路によれば、磁化自由層とチャンネル層の間の電圧を、バラツキが抑制された状態で検出することができる。
【０００４】
また、非特許文献１には、ＧａＡｓを用いたスピンデバイスが開示されており、出力に特異なバイアス依存を示していることが報告されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９２６８７号公報
【非特許文献】
【０００６】
【非特許文献１】PHYSICAL REVIEW B 80, 041305(R) (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような試みがあるものの、従来の半導体技術からスピンエレクトロニクス技術への飛躍のため、ダイオード特性を擬似的に有する素子の開発が期待されるが、未だ実現には至っていない。
【０００８】
本発明は、かかる課題に鑑みてなされたものであり、スピンエレクトロニクスを用いて擬似的にダイオード特性を有するスピン流回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題を解決するため、本発明に係るスピン流回路は、半導体層内に形成された主導電領域と、前記半導体層内に形成され前記主導電領域から分岐した第1副導電領域と、前記半導体層内に形成され前記主導電領域から分岐した第２副導電領域と、前記主導電領域上に形成され前記主導電領域内にトンネル障壁層を介して電子を注入又は抽出する主強磁性体と、前記主導電領域上に形成された収集電極と、前記第1副導電領域上に形成され、前記主強磁性体と同じ方向に磁化方向が固定された第1副強磁性体と、前記第２副導電領域上に形成され、前記第1副強磁性体とは磁化方向が異なる方向に固定された第２副強磁性体と、前記第1副強磁性体と前記第２副強磁性体との間の電圧を検出する電圧検出手段と、を備えることを特徴とする。
【００１０】
このスピン流回路によれば、第１及び第２副強磁性体の電位の差分を電圧検出手段が検出するが、この出力は、主強磁性体に注入された或いは抽出された単位時間当たりの電子量に比例するため、注入された電子流（電流）の大きさを検出することができる。特に、電圧検出手段の出力は、主強磁性体への電子の注入方向によって大きく異なり、このスピン流回路は、擬似的にダイオード特性を有することとなる。
【００１１】
また、前記主導電領域の表面側の深さ２０ｎｍ以下の平均不純物濃度は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であることが好ましい。
【００１２】
この場合、半導体と強磁性電極間の抵抗整合（conductivity mismatch）の問題が軽減され、効率的にスピン注入・検出が可能になるという効果がある。
【００１３】
また、前記半導体層はＳｉからなることが好ましい。
【００１４】
半導体層としてＳｉを用いた場合、ＧａＡｓを用いた場合よりも誤差が小さくなると考えられ、精度の高い電流検出が可能である。
【００１５】
また、本発明に係るスピン流回路は、前記主強磁性体上に形成された主反強磁性層と、前記第1副強磁性体上に形成された第1反強磁性層とを備えることを特徴とする。
【００１６】
強磁性体上に反強磁性層を形成することで、交換結合を行い、主強磁性体及び第1副強磁性体の磁化方向を固定することができる。
【００１７】
また、前記主強磁性体、前記第1副強磁性体、及び前記第２副強磁性体は、形状異方性により磁化方向が固定されていることを特徴とする。
【００１８】
主強磁性体、第1副強磁性体、及び第２副強磁性体は、それぞれ形状に異方性を持たせることで、磁化方向を固定することができる。すなわち、磁性体の縦横のアスペクト比が大きくなるほど、形状異方性は高くなり、磁化方向が固定される。
【００１９】
また、本発明に係るスピン流回路においては、前記電圧検出手段は、第１ＭＯＳＦＥＴのゲート電極及び第２ＭＯＳＦＥＴのゲート電極をそれぞれ入力端子とし、これらの入力端子への入力電位の差分を増幅して出力するアンプを有しており、前記第1副強磁性体は前記第１ＭＯＳＦＥＴの前記ゲート電極に接続され、前記第２副強磁性体は前記第２ＭＯＳＦＥＴのゲート電極に接続されていることが好ましい。
【００２０】
この場合、アンプの出力は、２つの入力端子としてのゲート電極への入力電位の差分となる。
【発明の効果】
【００２１】
本発明によれば、擬似的にダイオード特性を有するスピン流回路を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】スピン伝導素子を備えるスピン流回路の平面図である。
【図２】図１に示したスピン伝導素子のＩＩＡ線に沿った断面図（Ａ）と、ＩＩＢ線に沿った断面図（Ｂ）である。
【図３】スピン注入素子としての主強磁性体１の断面図（Ａ）、第１副強磁性体２’の断面図（Ｂ）、第２副強磁性体２”の断面図（Ｃ）である。
【図４】図２に示したスピン伝導素子のＩＶＡ線に沿った断面図（Ａ）、ＩＶＢ線に沿った断面図（Ｂ）、ＩＶＣ線に沿った断面図（Ｃ）である。
【図５】更に具体的なスピン流回路の平面図である。
【図６】ＭＯＳＦＥＴの断面図である。
【図７】図５に示したスピン流回路の回路図である。
【図８】スピン伝導素子に順方向（強磁性体から半導体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。
【図９】スピン伝導素子に逆方向（半導体から強磁性体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。
【図１０】注入した電子量Ｂａｉｓ（ｍＡ）と、出力電圧（ΔＶ）の関係を示すグラフである。
【図１１】スピン伝導素子を備えるスピン流回路の平面図である。
【図１２】直流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ａ）と、交流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ｂ）である。
【図１３】図１２の（Ａ）、（Ｂ）それぞれのスピン流回路に、直流（ＤＣ）と交流（ＡＣ）の電流Ｉｂを入力した場合の出力電圧Ｖ（Ｖ）を示すグラフである。
【発明を実施するための形態】
【００２３】
以下、実施の形態に係るスピン流回路について説明する。なお、同一要素には同一符号
を用い、重複する説明は省略する。
【００２４】
図１はスピン伝導素子を備えるスピン流回路の平面図、図２は図１に示したスピン伝導素子のＩＩＡ線に沿った断面図（Ａ）と、ＩＩＢ線に沿った断面図（Ｂ）である。図１に示す平面は、ＸＹＺ三次元直交座標系におけるＸＹ平面であり、基板の厚み方向がＺ軸に一致している。
【００２５】
このスピン流回路は、スピン伝導素子が形成されたスピン伝導素子形成領域ＲＧ１と、電圧検出手段としての検出回路が形成された検出回路形成領域ＲＧ２とを備えている。本例では、検出回路形成領域ＲＧ２の内側に、スピン伝導素子形成領域ＲＧ１が設定されているが、双方の領域ＲＧ１，ＲＧ２が隣同士に並ぶ構成とすることも、もちろん可能である。
【００２６】
双方の領域ＲＧ１，ＲＧ２は、ＳＯＩ（Semiconductor On Insulator）基板１０における表面の半導体層（１０Ｃ：図２参照）を用いて形成されている。このＳＯＩ基板１０における半導体層の材料はＳｉであり、ＳＯＩ基板１０はSilicon On Insulatorの構造になっている。ＳＯＩ基板１０の半導体層として、Ｓｉ以外の半導体や化合物半導体を用いることも可能ではあるが、例えばＧａＡｓなどの半導体の場合には、出力誤差が大きくなることが予想されるので、本実施形態ではＳｉを採用している。この場合、ＧａＡｓを用いたものよりもバイアスに対する出力誤差が小さくなり、精度の高い電流検出が可能となる。
【００２７】
領域ＲＧ１内には、スピン伝導素子が形成されている。このスピン伝導素子は、半導体層（１０Ｃ）内に形成された主導電領域３Ａと、半導体層（１０Ｃ）内に形成され主導電領域３Ａから分岐した第1副導電領域３Ｂと、半導体層(１０Ｃ)内に形成され主導電領域３Ａから分岐した第２副導電領域３Ｃを備えている。これらの導電領域は全体としてはＹ字状の平面形状を有している。主導電領域３Ａ、第1副導電領域３Ｂ、第２副導電領域３Ｃは、Ｎ型の不純物が添加された単一のチャネル半導体層３からなる。なお、Ｓｉに対するＮ型の不純物としては、Ａｓを本例のものとして採用するが、５価の元素であれば適用することができる。また、アンプＡ１を構成する電界効果トランジスタに用いるＳｉに対するＰ型の不純物としては、Ｂを本例のものとして採用するが、３価の元素であれば適用することが可能である。
【００２８】
主導電領域３Ａ、第1副導電領域３Ｂ及び第２副導電領域３Ｃの表面側の平均不純物濃度は、深さ２０ｎｍ以下では、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であり、高濃度に不純物が添加されている。この場合、温度に対する依存性が小さいという効果がある。半導体層（１０Ｃ）の不純物濃度は、１×１０１９／ｃｍ３以上１×１０２０／ｃｍ３以下であり、この不純物濃度に一致する主導電領域３Ａ、第1副導電領域３Ｂ及び第２副導電領域３Ｃを含む半導体層（３）の深さは、８０ｎｍである。この深さが、深すぎる場合には、半導体基板側の悪影響が現れるが、本形態では、ＳＯＩ基板を用いており、予め半導体層自体の深さが制限されている。この深さは、効率的なスピン伝導の観点からは、好適には１〜６０ｎｍであることが好ましい。
【００２９】
また、本実施形態のスピン伝導素子は、主強磁性体１、収集電極４、第１副強磁性体（スピン収集電極）２’、及び第２副強磁性体（基準電極）２”を備えている。
【００３０】
主強磁性体１は、主導電領域３Ａ上に形成され主導電領域３Ａ内に絶縁層からなるトンネル障壁層（５：図２参照）を介して電子を注入するものである。ＭｇＯやＡｌ２Ｏ３などからなるトンネル障壁層５は、トンネル効果が生じる厚さの層であり、トンネル効果は好適には２ｎｍ以下の厚みで生じる。主強磁性体１は、好適にはＣｏＦｅからなるが、強磁性体としては従来から知られる様々な物質を用いることが可能である。なお、トンネル障壁層は、強磁性金属と半導体とのショットキ接合を用い、これらの界面から広がる薄い空乏層を用いて構成することも可能である。なお、この電子の注入時とは逆方向に電圧を印加した場合には、電子が主強磁性体１から抽出されることになり、同様に機能する。
【００３１】
収集電極４は、主導電領域３Ａ（３）上に形成され主強磁性体１から注入された電子を収集するものであり、非磁性体の金属であるＣｕ、Ａｌ又はＡｕなどからなる。
【００３２】
第１副強磁性体２’は、第１副導電領域３Ｂ上に形成されており、主強磁性体１の直下の主導電領域３Ａから拡散するスピンが、その直下のトンネル障壁層を介して、流れ込む位置に配置されている。第１副強磁性体２’は、主強磁性体１と同じ方向（＋Ｘ方向）に磁化方向が固定されており、これと同じ材料からなる。
【００３３】
第２副強磁性体２”は、第２副導電領域３Ｃ上に形成されており、主強磁性体１の直下の主導電領域３Ａから拡散するスピンを収集可能な位置に配置されている。もちろん、第２副強磁性体２”は、第1副強磁性体２’或いは主強磁性体１とは磁化方向が異なる方向（−Ｘ方向）に固定されており、大部分のスピンは、その直下のトンネル障壁層を介して、第２副強磁性体２”には吸収されない。第２副強磁性体２”は、基本的には、第１副強磁性体２’と同一の材料からなるが、磁化方向を、−Ｘ方向に向けている。
【００３４】
領域ＲＧ２内に検出される電圧検出回路（検出手段）は、第1副強磁性体２’と第２副強磁性体”との間の電圧を検出ものであり、反転入力端子と非反転入力端子に、それぞれ第1副強磁性体２’と第２副強磁性体”が電気的に接続されたオペアンプＡ１と、オペアンプＡ１の反転入力端子と出力端子Ｖｏｕｔとの間に接続された抵抗Ｚとを備えている。出力端子Ｖｏｕｔからは、第1副強磁性体２’と第２副強磁性体”との間の電位の差分を増幅した電圧が出力される。
【００３５】
なお、主強磁性体１、収集電極４、第１副強磁性体２’、及び第２副強磁性体２”には、それぞれパターニングされた配線１ｗ、４ｗ、２’ｗ、２”ｗが物理的及び電気的に接続され、それぞれの配線１ｗ、４ｗ、２’ｗ、２”ｗは、半導体層１０Ｃ上に形成された絶縁層上に設けられた電極パッド１Ｔ、４Ｔ、２’Ｔ、２”Ｔに物理的及び電気的に接続されている。電極パッド２’Ｔはアンプの反転入力端子に接続され、電極パッド２”Ｔはアンプの非反転入力端子に接続される。
【００３６】
このスピン流回路によれば、第１副強磁性体２’及び第２副強磁性体２”の電位の差分を、アンプＡ１を備える電圧検出回路で検出するが、この出力は、主強磁性体１に注入された単位時間当たりの電子量に比例するため、注入された電子流（電流）の大きさを検出することができる。特に、アンプＡ１を含む電圧検出回路の出力は、主強磁性体１への電子の注入方向によって大きく異なり、このスピン流回路は、擬似的にダイオード特性を有することとなる(図１０参照)。
【００３７】
上記スピン伝導素子の作用について説明する。
【００３８】
図２（Ａ）を再び参照すると、ＳＯＩ基板は、Ｓｉからなる半導体基板１０Ａと、半導体基板１０Ａ上にＳｉＯ２又はＳｉＮｘなどの絶縁層１０Ｂを介して積層された半導体層１０Ｃとを備えている。電子流源Ａは、上述の電極パッド１Ｔと４Ｔ（図１参照）との間に接続されているが、電子流源Ａからは、電極パッドと配線を介して、主強磁性体１に電子が供給される。主強磁性体１に注入された電子は、トンネル障壁層５を透過して、主導電領域である半導体層３に注入される。電子は、内部電界に沿って、半導体層３に接触した収集電極４によって収集されるが、電子注入位置からは、＋Ｘ方向にスピン流も流れることとなる。このスピン流は、トンネル障壁層５を介して、主強磁性体１と同一の磁化方向を有する第1副強磁性体２’によって吸収され、第1副強磁性体２’は吸収したスピン流に応じた電位を有することになる。
【００３９】
図２（Ｂ）を参照すると、主強磁性体１注入された電子は、トンネル障壁層５を透過して、主導電領域である半導体層３に注入されるが、このとき電子注入位置からは、＋Ｘ方向にスピン流も流れ、一部分は、トンネル障壁層５を介して、主強磁性体１とは異なる磁化方向を有する第２副強磁性体２”によって僅かに吸収され、第２副強磁性体２”は吸収したスピン流に応じた電位を有することになる。
【００４０】
本回路は、第1副強磁性体２’と第２副強磁性体２”との間の電位差を計測している。
【００４１】
図３は主強磁性体１の詳細な断面図（Ａ）、第１副強磁性体２’の断面図（Ｂ）、第２副強磁性体２”の断面図（Ｃ）である。
【００４２】
図３（Ａ）に示すように、主強磁性体１は、トンネル障壁層５上に形成されているが、主強磁性体１には、反強磁性層１Ｈ、保護膜１Ｐが順に形成されており、保護膜１Ｐに設けられた開口を介して、配線１ｗが反強磁性層１Ｈに接触し、強磁性体１に電気的に接続されている。
【００４３】
同様に、図３（Ｂ）に示すように、第1副強磁性体２’は、トンネル障壁層５上に形成されているが、第1副強磁性体２’には、反強磁性層２’Ｈ、保護膜２’Ｐが順に形成されており、保護膜２’Ｐに設けられた開口を介して、配線２’ｗが反強磁性層２’Ｈに接触し、第1副強磁性体２’に電気的に接続されている。
【００４４】
同様に、図３（Ｃ）に示すように、第２副強磁性体２”は、トンネル障壁層５上に形成されているが、第２副強磁性体２”には、保護膜２”Ｐが形成されており、保護膜２”Ｐに設けられた開口を介して、配線２”ｗが第２強磁性体２”に接触し、これに電気的に接続されている。なお、第２副強磁性体２”上には、第1副強磁性体２’と同様に、反強磁性層を設けることとしてもよい。
【００４５】
すなわち、このスピン流回路は、主強磁性体１上に形成された主反強磁性層１Ｈと、第1副強磁性体２’上に形成された反強磁性層２’Ｈとを備えている。強磁性体上に反強磁性層を形成することで、交換結合を行い、主強磁性体及び第1副強磁性体の磁化方向を固定することができる。
【００４６】
反強磁性層１Ｈ、２’Ｈ、２”は、ＩｒＭｎ又はＰｔＭｎなどから構成され、保護膜１Ｐ，２’Ｐ，２”Ｐは、ＳｉＯ２又はＳｉＮｘから構成される。
【００４７】
もちろん、主強磁性体１、第1副強磁性体２’、及び第２副強磁性体２”は、形状異方性により磁化方向が固定されていてもよい。すなわち、これらの強磁性体のＸ軸方向の長さを、Ｙ軸方向の長さよりも十分に、例えば５倍以上に長くすることにより、Ｘ軸方向に沿って磁化方向が固定される。このように、主強磁性体１、第1副強磁性体２’、及び第２副強磁性体２”に、それぞれ形状に異方性を持たせることで、磁化方向を固定することができる。なお、磁性体の縦横のアスペクト比が大きくなるほど、形状異方性は高くなり、磁化方向が固定される傾向が高くなる。
【００４８】
図４は。図２に示したスピン伝導素子のＩＶＡ線に沿った断面図（Ａ）、ＩＶＢ線に沿った断面図（Ｂ）、ＩＶＣ線に沿った断面図（Ｃ）である。
【００４９】
図４（Ａ）に示すように、主強磁性体１を含むＹＺ断面内において、半導体層１０Ｃの露出した両側面は、保護膜１１で被覆されている。同様に、図４（Ｂ）、図４（Ｃ）に示すように、第1副強磁性体２’を含むＹＺ断面内において、半導体層１０Ｃの露出した両側面は、保護膜１１で被覆され、第２副強磁性体２”を含むＹＺ断面内において、半導体層１０Ｃの露出した両側面は、保護膜１１で被覆されている。
【００５０】
保護膜１１は、ＳｉＯ２又はＳｉＮｘから構成される。なお、図４（Ａ）〜図４（Ｃ）において、ＹＺ断面内における導電領域３の幅は、半導体層１０Ｃの幅よりも狭い例が図示されているが、これらの幅は同一であってもよい。
【００５１】
図５は更に具体的なスピン流回路の平面図である。これらの回路の接続は、図７に示す通りである。
【００５２】
上記のオペアンプＡ１は、基本的には、７つのＭＯＳＦＥＴ（電界効果トランジスタ）ＰＭＯＳ（１）、ＰＭＯＳ（２）、ＰＭＯＳ（３）、ＮＭＯＳ（１）、ＮＭＯＳ（２）、ＮＭＯＳ（３）、ＮＭＯＳ（４）から構成されている。なお、ＰＭＯＳはＰチャネルもＭＯＳＦＥＴであり、ＮＭＯＳはＮチャネルのＭＯＳＦＥＴである。
【００５３】
ＰＭＯＳにおいては、図６（Ａ）に示すように、ドレイン電極Ｄ及びソース電極Ｓの直下の半導体領域Ｄ１、Ｓ１がＰ型半導体領域からなり、これらの間の半導体層１０Ｃのチャネルは無バイアス状態においてＮ型半導体となるようにＮ型不純物が添加され、半導体層１０Ｃ上には絶縁層１２を介してゲート電極Ｇが設けられている。絶縁層１２は、ＳｉＯ２からなる。
【００５４】
ＮＭＯＳにおいては、図６（Ｂ）に示すように、ドレイン電極Ｄ及びソース電極Ｓの直下の半導体領域Ｄ２、Ｓ２がＮ型半導体領域からなり、これらの間の半導体層Ｃのチャネルは無バイアス状態においてＰ型半導体となるようにＰ型不純物が添加され、半導体層１０Ｃ上には絶縁層１２を介してゲート電極Ｇが設けられている。絶縁層１２は、ＳｉＯ２からなる。
【００５５】
このように、本実施形態の電圧検出回路は、第１ＭＯＳＦＥＴ（ＮＭＯＳ（１））のゲート電極Ｇ及び第２ＭＯＳＦＥＴ（ＮＭＯＳ（２））のゲート電極Ｇをそれぞれ入力端子とし、これらの入力端子への入力電位の差分を増幅して出力するアンプを有している。第1副強磁性体２’は第１ＭＯＳＦＥＴ（ＮＭＯＳ（１））のゲート電極Ｇに接続され、第２副強磁性体２”は第２ＭＯＳＦＥＴ（ＮＭＯＳ（２））のゲート電極Ｇに接続されている。
【００５６】
ゲート電極Ｇを共通とするＰＭＯＳ（１）及びＰＭＯＳ（２）と、ＰＭＯＳ（３）のソース電極（Ｓ）は、電源電位Ｖｄｄに接続されており、ＮＭＯＳ（１）及びＮＭＯＳ（２）のソース電極Ｓは、ＮＭＯＳ（３）を介して、グランドに接続されている。また、ＰＭＯＳ（３）のドレイン電極も、ＮＭＯＳ（４）を介して、グランドに接続されている。ＮＭＯＳ（３）及びＮＭＯＳ（４）のゲート電極Ｇには、出力調整用のバイアス電位Ｖｂｉａｓが与えられる。アンプの入出力端子間には、抵抗Ｚがポリシリコンなどで形成されている。
【００５７】
この場合、アンプの出力Ｖｏｕｔは、２つの入力端子としてのゲート電極Ｇへの入力電位の差分となる。
【００５８】
次に、上記スピン流回路が、ダイオード特性を示す原理について説明する。
【００５９】
図８はスピン伝導素子に順方向（強磁性体から半導体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。注入する電子流の大きさは、０．１ｍＡ、１ｍＡ、３ｍＡとし、この場合に、一方の副強磁性体に、磁界Ｅ（Ｏｅ）を印加した場合の、副強磁性体の電位Ｖｓａ（スピン蓄積電位）を示している。実線は、図１の-Ｙから＋Ｙの向きに磁場を印加した場合のデータを示し、点線は、図１の＋Ｙから-Ｙの向きに磁場を印加した場合のデータを示す。注入電流の大きさに拘らず、主強磁性体と副強磁性体の磁化方向が、一致した場合には、大きな出力（負電位）を得ることができる。
【００６０】
図９はスピン伝導素子に逆方向（半導体から強磁性体）に電子を注入した場合の磁界Ｅ（Ｏｅ）とスピン蓄積電圧（Ｖ）との関係を示すグラフである。注入する電子流の大きさは、０．１ｍＡ、１ｍＡ、３ｍＡとし、この場合に、一方の副強磁性体に、磁界Ｅ（Ｏｅ）を印加した場合の、副強磁性体の電位Ｖｓａ（スピン蓄積電位）を示している。実線は、図１の-Ｙから＋Ｙの向きに磁場を印加した場合のデータを示し、点線は、図１の＋Ｙから-Ｙの向きに磁場を印加した場合のデータを示す。注入電流や磁化方向に拘らず、大きな出力（負電位）を得ることはできない。
【００６１】
上述の磁化方向が固定された強磁性体１，２’、２”の関係は、大きな負電位が得られる近傍の電界が第1副強磁性体２’に印加され、これと逆向きの電界が第２副強磁性体２”に印加された場合に相当する。
【００６２】
図１０は注入した電子量Ｂａｉｓ（ｍＡ）と、出力電圧（ΔＶ）の関係を示すグラフである。出力電圧（ΔＶ）は、第1副強磁性体２’と第２副強磁性体２”と間の電位差を示している。すなわち、順方向に電子流を流した場合には、出力電圧（ΔＶ）は、注入した電子量に比例し、逆方向に電子流を流した場合には、出力電圧（ΔＶ）は、殆ど変動せず、ダイオード特性を示すこととなる。
【００６３】
なお、電圧検出回路は、上述の構成に限定されない。
【００６４】
図１１はスピン伝導素子を備える別のスピン流回路の平面図である。
【００６５】
すなわち、このスピン伝導素子では、半導体層１０Ｃの副導電領域３Ｂ、３Ｃに接触するように、それぞれ電極４’、４”を設けてある。そして、領域Ｒ２には、配線電圧計Ｖ１，Ｖ２及び差分回路ＤＩＦを形成する。電圧計Ｖ１によって、電極２’、４’間の電圧（Ｖ１とする）を測定し、電圧計Ｖ２によって、電極２”、４”間の電圧（Ｖ２とする）を測定し、これらの出力を差分回路ＤＩＦに入力する。電極４’及び４”には配線４’ｗ、４”ｗを電気的に接続する。場合、差分回路ＤＩＦからは、電圧Ｖ１とＶ２の差分が検出され、出力端子Ｖｏｕｔから出力される。電極４’、４”の電位は、共通であるため、電圧Ｖ１とＶ２の差分は、第1副強磁性体２’と第２副強磁性体２”と間の電位差を検出していることになる。
【００６６】
なお、注入する電子流は、直流である方が好ましい。なぜならば、交流の電子流を用いた場合には、出力が半分になるからである。
【００６７】
例えば、図１２は直流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ａ）と、交流電流をスピン伝導素子に入力した場合のスピン流回路について説明する図（Ｂ）である。なお、強磁性体１，２’と導電領域３との間には、トンネル障壁層が介在している。このような素子を構成した場合の出力は、図１３に示すようになる。
【００６８】
図１３は図１２の（Ａ）、（Ｂ）それぞれのスピン流回路に、直流（ＤＣ）と交流（ＡＣ）の電流Ｉｂを入力した場合の出力電圧Ｖ（Ｖ）を示すグラフである。交流を入力した場合には、その極性が正又は負の場合の一方のときにのみ出力をサンプリングするからであり、電極２’、４’間の電圧Ｖ（Ｖ）は、直流を入力した場合の半分となる。したがって、大きな出力を得るためには、上述の実施形態に係るスピン流回路においても、直流の電子流を主強磁性体に注入することが好ましい。
【００６９】
次に、図１に示したスピン流回路の製造方法について説明する。
【００７０】
(第1製造方法)
【００７１】
（工程１）まず、上記ＳＯＩ基板に適当なマスクを用いてアライメントマークを形成する。次に、スピン伝導素子における導電領域３のみが開口したマスクを、半導体層１０Ｃ上に形成し、この領域内にＮ型の元素のイオン注入を行う。例えば、5×１０１９cm-3の濃度とように不純物を半導体層１０Ｃ中に打ち込む。イオン注入において、少なくとも界面（Ｓｉ表面から２０ｎｍ程度の深さまでの平均不純物濃度は、１×１０１９ｃｍ−３から５×１０２０ｃｍ−３になるように設定する。なお、界面直下の不純物濃度と、チャネルの不純物濃度は、必ずしも一致している必要はない。
【００７２】
（工程２）次に、スピン伝導素子が形成される領域ＲＧ１にマスクを施し、周囲の領域ＲＧ2内において、電圧検出回路を形成する。半導体層１０Ｃに、Ｎ型又はＰ型の不純物をイオン注入することで、ＮＭＯＳ又はＰＭＯＳにおけるソース及びドレイン領域を形成する。
【００７３】
（工程３）注入した不純物が活性化するように、赤外線を用いて、半導体層１０Ｃにフラッシュアニールを実施する。半導体層１０Ｃの表面に、熱酸化又はスパッタ法によりＳｉＯ２からなる絶縁層１２を形成する（図６参照）。この絶縁層１２に、ソース電極及びドレイン電極を形成するためのコンタクトホールを形成し、コンタクトホール内にアルミニウムなどからなるソース電極及びドレイン電極を形成する。これらの電極はスパッタ法で形成することができる。さらに、ソース領域とドレイン領域間の絶縁層１２上に、ゲート電極を形成し、ＮＭＯＳ及びＰＭＯＳが完成する。なお、ＮＭＯＳのチャネル領域には予めＰ型の不純物を注入しておき、ＰＭＯＳのチャネル領域には予めＮ型の不純物を注入し、アニールにより活性化しておく。各トランジスタには配線が接続され、図５に示す電極パッドが端部に形成されている。また、ポリシリコンからなる抵抗Ｚを半導体層上に形成し、アンプの入出力間に配線で接続する。各トランジスタ及び抵抗は、図５に示すように配線で接続される。
【００７４】
（工程４）次に、領域ＲＧ２にマスク（絶縁膜ＳｉＮ）をパターニングし、領域ＲＧ１における半導体層１０Ｃを露出させる。このマスクは、領域ＲＧ１にレジストを塗布した後、スパッタ法を用いて絶縁膜をＲＧ２に堆積することにより、形成することができる。レジストは、絶縁膜の形成後に剥離する。露出した半導体層１０Ｃの表面を洗浄する。この洗浄には、フッ酸水溶液及びＲＣＡ洗浄を用いることができる。
【００７５】
（工程５）更に、ＭＢＥ（分子線ビームエピタキシー）法を用いて、領域ＲＧ１における半導体層１０Ｃの表面に、トンネル障壁層（ＭｇＯ）、強磁性体層（ＣｏＦｅ）、酸化防止膜（Ｔｉ）を順次積層する。これはＭＢＥ装置を用いて行う。
【００７６】
（工程６）次に、スパッタ装置にＳＯＩ基板を搬送し、チャンバ内において、酸化防止膜をＡｒでスパッタすることで除去し、チャンバから、ＳＯＩ基板を取り出すことなく、露出した強磁性体層上にスパッタ法で反強磁性層（ＩｒＭｎ又はＰｔＭｎ）を堆積し、更に、この上にＳｉＯ２などの保護膜をスパッタ法で堆積する。磁界中にＳＯＩ基板を配置し、Ｘ軸方向の磁界（３ｋＯｅ）を印加した状態で、これを加熱し（２５０℃、１時間）、強磁性体層（１，２’）の磁化方向を一方向に固定する。
【００７７】
（工程７）導電領域３よりも若干のマージンをとった大きさのマスクを積層された磁性層上の保護膜上に形成する。エッチングガスとしてＡｒ、ＸｅやＳＦ６／Ｏ２を用いたドライエッチングを用い、領域ＲＧ１内において、マスクの外側の不要領域（保護膜、磁性層、トンネル障壁層、Ｓｉ）を、中間絶縁層１０Ｂ（図２参照）に到達するまで除去し、Ｙ字型の電子及びスピン伝送領域を形成する。
【００７８】
（工程８）このエッチングにより露出した半導体層１０Ｃの両側面に絶縁層１１（図４参照）を形成する。絶縁層１１はＳｉＯ或いはＳｉＯ２からなり、厚みは１００ｎｍである。絶縁層１１の形成には、スパッタ法、ＣＶＤ（化学的気相成長）法、又は、Ｓｉの熱酸化法を用いることができる。
【００７９】
（工程９）次に、Ｙ字型のマスクを除去し、磁性層及び保護膜が形成された領域を露出させる。更に、露出した表面にレジストを塗布し、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域のみが被覆されるようにレジストをパターニングし、これらの領域をマスクする。Ａｒを用いたイオンミリングにより、上部の保護膜、反強磁性層、強磁性層を除去し、これらの下にある半導体層１０Ｃの表面或いはトンネル障壁層を露出させる。なお、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域には、保護膜、反強磁性層、及び強磁性層は残留している。次に、このマスクを除去する。
【００８０】
（工程１０）更に、一方の第２副強磁性体２”に相当する領域のみが開口したマスクをレジストで形成し、Ａｒを用いたイオンミリングによって、この領域内の保護膜、反強磁性層を除去し、除去によって露出した強磁性層上にスパッタ法などで保護膜（ＳｉＯ２）を改めて形成する。しかる後、このマスクを除去する。第２副強磁性体２”の磁化の向きは、第1副強磁性体２’の磁化方向と逆向きに設定する。
【００８１】
（工程１１）露出した半導体層１０Ｃの表面又は、トンネル障壁層に開口を形成することによって露出した半導体層１０Ｃの表面上に、電極４（及び４’、４”）をスパッタ法又は蒸着法で形成する。それぞれの電極４（図１１の構造では加えて電極４’、４”）、強磁性体１，２’,２”上に、配線４ｗ（４’ｗ、４”ｗ）、１ｗ、２’ｗ、２”ｗを電気的に接続する。これらの配線は、Ｔａ（５ｎｍ）上に、ＡｕＣｕ（１００ｎｍ）、Ｔａ（５ｎｍ）をスパッタ法又は蒸着法により積層したものを用いる。なお、強磁性体に配線を接続する場合には、上部に位置する保護膜にコンタクトホールを設け、この内部に配線を形成する。
【００８２】
（工程１２）次に、各配線１ｗ，２’ｗ、２”ｗ、４ｗの端部に電極パッド１Ｔ，２’Ｔ、２”Ｔ、４Ｔをスパッタ法又は蒸着法で形成する。電極パッドとしては、ＡｕＣｕ（２００ｎｍ）を用いることができる。
【００８３】
（工程１３）次に、領域ＲＧ２に設けていたマスクを除去し、電圧検出回路を露出させる。これらの電圧検出回路の各トランジスタに、配線を施し、スピン伝導素子と電圧検出回路とを接続する。
【００８４】
(第２製造方法)
【００８５】
この製造方法は、（工程１）〜（工程５）までは、第１製造方法と同一であり、（工程６）を行わずに、続いて、以下の工程を実行する。
【００８６】
（工程Ａ）導電領域３よりも若干のマージンをとった大きさのマスクを、強磁性層上に形成する。エッチングガスとしてＡｒ、ＸｅやＳＦ６／Ｏ２を用いたドライエッチングを用い、領域ＲＧ１内において、マスクの外側の不要領域（強磁性層、トンネル障壁層、Ｓｉ）を、中間絶縁層１０Ｂ（図２参照）に到達するまで除去し、Ｙ字型の電子及びスピン伝送領域を形成する。
【００８７】
（工程Ｂ）このエッチングにより露出した半導体層１０Ｃの両側面に絶縁層１１（図４参照）を形成する。絶縁層１１はＳｉＯ或いはＳｉＯ２からなり、厚みは１００ｎｍである。絶縁層１１の形成には、スパッタ法、ＣＶＤ（化学的気相成長）法、又は、Ｓｉの熱酸化法を用いることができる。
【００８８】
（工程Ｃ）次に、Ｙ字型のマスクを除去し、強磁性層が形成された領域を露出させる。更に、露出した表面にレジストを塗布し、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域のみが被覆されるようにレジストをパターニングし、これらの領域をマスクする。Ａｒを用いたイオンミリングにより、強磁性層を除去し、これらの下にある半導体層１０Ｃの表面或いはトンネル障壁層を露出させる。なお、主強磁性体１、第1副強磁性体２’、第２副強磁性体２”が形成される領域には、強磁性層は残留している。次に、このマスクを除去する。主強磁性体１の磁化の向きと、第1副強磁性体２’及び第２副強磁性体２”の磁化の向きとは、同一方向にして設定する。その後、第1副強磁性体２’及び第２副強磁性体２”の保持力差を利用して第1副強磁性体２’及び第２副強磁性体２”の磁化の向きが逆向きになるように外部磁場を印加する。
【００８９】
（工程Ｄ）露出した半導体層１０Ｃの表面又は、トンネル障壁層に開口を形成することによって露出した半導体層１０Ｃの表面上に、電極４（及び４’、４”）をスパッタ法又は蒸着法で形成する。それぞれの電極４（図１１の構造では加えて電極４’、４”）、強磁性体１，２’,２”上に、配線４ｗ（４’ｗ、４”ｗ）、１ｗ、２’ｗ、２”ｗを電気的に接続する。これらの配線は、Ｔａ（５ｎｍ）上に、ＡｕＣｕ（１００ｎｍ）、Ｔａ（５ｎｍ）をスパッタ法又は蒸着法により積層したものを用いる。
【００９０】
（工程Ｅ）次に、各配線１ｗ，２’ｗ、２”ｗ、４ｗの端部に電極パッド１Ｔ，２’Ｔ、２”Ｔ、４Ｔをスパッタ法又は蒸着法で形成する。電極パッドとしては、ＡｕＣｕ（２００ｎｍ）を用いることができる。
【００９１】
（工程Ｆ）次に、領域ＲＧ２に設けていたマスクを除去し、電圧検出回路を露出させる。更に、ＳＯＩ基板の露出表面全体を覆うように絶縁膜を形成し、これをＣＭＰ（化学機械研磨）し、絶縁膜表面を平坦化する。上記電極パッドが位置する領域と電圧検出回路の電極パッド及び入力端子となるゲート電極上の絶縁膜に開口を形成し、開口内に金属（Ｃｕ）を埋め込み、しかる後、平坦化された絶縁膜を這うように、これらを図５に示すように接続する配線を形成する。すなわち、電圧検出回路のゲート電極とスピン伝導素子の電極パッド間を、絶縁膜上の配線を介して接続し、スピン伝導素子と電圧検出回路とを接続する。なお、上記では、各強磁性体１，２’，２”に配線を接続してから端部に電極パッドを設けたが、これはＣＭＰを施す絶縁膜の形成後に、各磁性体１，２’，２”に到達する孔を、絶縁膜にあけ、この孔の開口内に金属を埋め込み、磁性体２’、２”と電圧検出回路におけるゲート電極を、絶縁膜上の配線を介して接続してもよい。なお、電流源が接続される電極パッドや電圧検出回路の出力用の電極パッドは、絶縁膜に設けられたコンタクトホール内の金属を介して、外部に引き出し、この金属上に電極パッドを更に形成することとしてもよい。
【００９２】
以上、説明したように、上述のスピン流回路は、スピン流の注入電流の大きさと向きにより生じる電圧のダイオード効果を利用した電流センサーである。この回路は、金属にスピンを注入するための電流を入力した場合、スピン流によって得られる出力電圧は電流の向きと電流量に対応して得られ、電流センサーとしても利用可能である。このセンサーは、磁性電極の磁化反転を伴わない構造であり、磁化反転に伴う余分なエネルギーの消費を抑制することができる。
【符号の説明】
【００９３】
１０Ｃ・・・半導体層、３Ａ・・・主導電領域、３Ｂ・・・第1副導電領域、３Ｃ・・・第２副導電領域、５・・・トンネル障壁層、１・・・主強磁性体、４・・・収集電極、２’・・・第1副強磁性体、２”・・・第２副強磁性体、Ａ１・・・アンプ。
【特許請求の範囲】
【請求項１】
半導体層内に形成された主導電領域と、
前記半導体層内に形成され前記主導電領域から分岐した第1副導電領域と、
前記半導体層内に形成され前記主導電領域から分岐した第２副導電領域と、
前記主導電領域上に形成され前記主導電領域内にトンネル障壁層を介して電子を注入又は抽出する主強磁性体と、
前記主導電領域上に形成された収集電極と、
前記第1副導電領域上に形成され、前記主強磁性体と同じ方向に磁化方向が固定された第1副強磁性体と、
前記第２副導電領域上に形成され、前記第1副強磁性体とは磁化方向が異なる方向に固定された第２副強磁性体と、
前記第1副強磁性体と前記第２副強磁性体との間の電圧を検出する電圧検出手段と、
を備えることを特徴とするスピン流回路。
【請求項２】
前記主導電領域の表面側の深さ２０ｎｍ以下の平均不純物濃度は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であることを特徴とする請求項１に記載のスピン流回路。
【請求項３】
前記半導体層はＳｉからなることを特徴とする請求項１又は２に記載のスピン流回路。
【請求項４】
前記主強磁性体上に形成された主反強磁性層と、
前記第1副強磁性体上に形成された第1反強磁性層と、
を備えることを特徴とする請求項１乃至３のいずれか１項に記載のスピン流回路。
【請求項５】
前記主強磁性体、前記第1副強磁性体、及び前記第２副強磁性体は、形状異方性により磁化方向が固定されていることを特徴とする請求項１乃至３のいずれか１項に記載のスピン流回路。
【請求項６】
前記電圧検出手段は、第１ＭＯＳＦＥＴのゲート電極及び第２ＭＯＳＦＥＴのゲート電極をそれぞれ入力端子とし、これらの入力端子への入力電位の差分を増幅して出力するアンプを有しており、
前記第1副強磁性体は前記第１ＭＯＳＦＥＴの前記ゲート電極に接続され、
前記第２副強磁性体は前記第２ＭＯＳＦＥＴのゲート電極に接続されている、
ことを特徴とする請求項１乃至５のいずれか１項に記載のスピン流回路。
【請求項１】
半導体層内に形成された主導電領域と、
前記半導体層内に形成され前記主導電領域から分岐した第1副導電領域と、
前記半導体層内に形成され前記主導電領域から分岐した第２副導電領域と、
前記主導電領域上に形成され前記主導電領域内にトンネル障壁層を介して電子を注入又は抽出する主強磁性体と、
前記主導電領域上に形成された収集電極と、
前記第1副導電領域上に形成され、前記主強磁性体と同じ方向に磁化方向が固定された第1副強磁性体と、
前記第２副導電領域上に形成され、前記第1副強磁性体とは磁化方向が異なる方向に固定された第２副強磁性体と、
前記第1副強磁性体と前記第２副強磁性体との間の電圧を検出する電圧検出手段と、
を備えることを特徴とするスピン流回路。
【請求項２】
前記主導電領域の表面側の深さ２０ｎｍ以下の平均不純物濃度は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であることを特徴とする請求項１に記載のスピン流回路。
【請求項３】
前記半導体層はＳｉからなることを特徴とする請求項１又は２に記載のスピン流回路。
【請求項４】
前記主強磁性体上に形成された主反強磁性層と、
前記第1副強磁性体上に形成された第1反強磁性層と、
を備えることを特徴とする請求項１乃至３のいずれか１項に記載のスピン流回路。
【請求項５】
前記主強磁性体、前記第1副強磁性体、及び前記第２副強磁性体は、形状異方性により磁化方向が固定されていることを特徴とする請求項１乃至３のいずれか１項に記載のスピン流回路。
【請求項６】
前記電圧検出手段は、第１ＭＯＳＦＥＴのゲート電極及び第２ＭＯＳＦＥＴのゲート電極をそれぞれ入力端子とし、これらの入力端子への入力電位の差分を増幅して出力するアンプを有しており、
前記第1副強磁性体は前記第１ＭＯＳＦＥＴの前記ゲート電極に接続され、
前記第２副強磁性体は前記第２ＭＯＳＦＥＴのゲート電極に接続されている、
ことを特徴とする請求項１乃至５のいずれか１項に記載のスピン流回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１４２４０９（Ｐ２０１２−１４２４０９Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９３７３２（Ｐ２０１０−２９３７３２）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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