セラミック多層基板
【課題】セラミック多層基板が実装された回路基板等から衝撃や応力が基板本体に作用しにくいセラミック多層基板を提供する。
【解決手段】セラミック多層基板は、（ａ）積層されたセラミック層を含み、セラミック層が積層された方向の片側に矩形の主面１２ｂを有する基板本体と、（ｂ）基板本体の主面１２ｂに形成された外部電極１４とを備える。すべて外部電極１４が、基板本体の主面１２ｂの互いに隣接する辺２０ａ〜２０ｄの中点２２ａ〜２２ｄ同士を結ぶ第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されている。
【解決手段】セラミック多層基板は、（ａ）積層されたセラミック層を含み、セラミック層が積層された方向の片側に矩形の主面１２ｂを有する基板本体と、（ｂ）基板本体の主面１２ｂに形成された外部電極１４とを備える。すべて外部電極１４が、基板本体の主面１２ｂの互いに隣接する辺２０ａ〜２０ｄの中点２２ａ〜２２ｄ同士を結ぶ第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック多層基板に関し、詳しくは、基板本体の矩形の主面に外部電極が形成されたセラミック多層基板に関する。
【背景技術】
【０００２】
従来、積層されたセラミック層を含む基板本体を備えたセラミック多層基板は、種々の電子部品に用いられている。
【０００３】
例えば、図２８の断面図に示す積層型セラミック電子部品１０１は、ＤＣ−ＤＣコンバータを構成する。積層型セラミック電子部品１０１は、基材層１０２が表面層１０３及び１０４で挟まれた基板本体１０５の一方主面に、回路基板等に実装するための表面電極１０７を備えている。基材層１０２の内部には、内部導体膜１０６、層間接続導体１０８及びコイルパターン１０９が形成されている。基板本体１０５の他方主面の表面電極１０７に、表面実装型電子部品１１０がはんだバンプ１１２を介して搭載され、表面実装型電子部品１１１がはんだ１１３を介して搭載される。基板本体１０５の基材層１０２と表面層１０３及び１０４は、フェライトセラミックからなる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００７／１４８５５６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
セラミック多層基板を備えた電子部品を、回路基板等に実装した場合、回路基板等からの衝撃や応力がセラミック多層基板の基板本体にかかると、セラミック多層基板の基板本体が変形したり、破壊したりすることがある。
【０００６】
また、変形や破壊に至らない場合であっても、特に基板本体のセラミック層がフェライトセラミックからなるフェライト基板においては、衝撃や応力によりフェライト基板が変形すると、フェライト基板中の透磁率が変化し、フェライト基板を備えた電子部品の電気特性が変動することがある。
【０００７】
本発明は、かかる実情に鑑み、セラミック多層基板が実装された回路基板等から衝撃や応力が基板本体に作用しにくいセラミック多層基板を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、以下のように構成したセラミック多層基板を提供する。
【０００９】
セラミック多層基板は、（ａ）積層されたセラミック層を含み、該セラミック層が積層された方向の片側に矩形の主面を有する基板本体と、（ｂ）前記基板本体の前記主面に形成された外部電極とを備える。すべて前記外部電極が、前記基板本体の前記主面の互いに隣接する辺の中点同士を結ぶ第１の仮想線分に重なり、又は該第１の仮想線分で囲まれた第１の仮想領域の内側に配置されている。
【００１０】
上記構成において、外部電極は、基板本体の主面の半分の面積である第１の仮想領域又はその近傍に配置される。外部電極は、基板本体の主面の四隅から離れて配置されているため、外部電極が基板本体の主面の四隅にも配置された場合よりも、外部電極間の最大距離が短くなる。そのため、セラミック多層基板が外部電極を介して回路基板等に実装されたとき、回路基板等が変形しても、外部電極が基板本体の主面の四隅にも配置された場合よりも、セラミック多層基板の基板本体の変形が小さくなり、基板本体に作用する応力を小さくすることができる。
【００１１】
好ましくは、すべて前記外部電極が、互いに隣接する前記第１の仮想線分の中点同士を結ぶ第２の仮想線分に重なり、又は該第２の仮想線分で囲まれた第２の仮想領域の内側に配置されている。
【００１２】
この場合、外部電極は、基板本体の主面の１／４の面積である第２の仮想領域又はその近傍に配置される。外部電極が配置される領域はより小さくなり、外部電極間の最大距離がより短くなる。そのため、セラミック多層基板が外部電極を介して回路基板等に固定されたとき、回路基板等が変形しても、セラミック多層基板の基板本体の変形がより小さくなり、基板本体に作用する応力をより小さくすることができる。
【００１３】
好ましくは、前記基板本体は、本来は矩形である前記主面の角を含む部分が切り欠かれ、前記主面から後退した切欠部が形成されている。
【００１４】
この場合、基板本体は、外部電極が形成された主面の四隅が切り欠かれているため、セラミック多層基板が固定されている回路基板等が変形しても、回路基板等と接触しにくい。
【００１５】
好ましくは、前記切欠部に樹脂が充填されている。
【００１６】
この場合、セラミック多層基板が固定されている回路基板等が変形すると、回路基板等は、切欠部に充填された樹脂に接触し、基板本体には接触しない。切欠部に充填された樹脂は、回路基板等からの応力を吸収するため、基板本体には応力がかかりにくくなる。
【００１７】
好ましくは、前記基板本体は、前記主面の中央部分に孔が形成され、該孔に連通する凹部が形成され、該凹部に樹脂が充填されている。
【００１８】
この場合、セラミック多層基板が実装されている回路基板等の変形により、セラミック多層基板の基板本体に応力が作用しても、凹部に充填された樹脂が応力を吸収するため、セラミック多層基板の基板本体には、より応力がかかりにくくなる。
【００１９】
好ましくは、前記セラミック層は、フェライトセラミックからなる。
【００２０】
この場合、基板本体の変形により電気特性が変動するセラミック多層基板などに、本発明を好適に適用することができる。
【発明の効果】
【００２１】
本発明によれば、セラミック多層基板が実装された回路基板等から衝撃や応力が、基板本体に作用しにくい。
【図面の簡単な説明】
【００２２】
【図１】セラミック多層基板の断面である。（実施例１）
【図２】セラミック多層基板の底面図である。（実施例１−１）
【図３】セラミック多層基板の底面図である。（実施例１−２）
【図４】セラミック多層基板の底面図である。（実施例１−３）
【図５】セラミック多層基板の底面図である。（実施例１−４）
【図６】セラミック多層基板の断面である。（実施例２）
【図７】セラミック多層基板の底面図である。（実施例２−１）
【図８】セラミック多層基板の底面図である。（実施例２−２）
【図９】セラミック多層基板の底面図である。（実施例２−３）
【図１０】セラミック多層基板の底面図である。（実施例２−４）
【図１１】セラミック多層基板の底面図である。（実施例２−５）
【図１２】セラミック多層基板の断面である。（実施例３）
【図１３】セラミック多層基板の底面図である。（実施例３−１）
【図１４】セラミック多層基板の底面図である。（実施例３−２）
【図１５】セラミック多層基板の底面図である。（実施例３−３）
【図１６】セラミック多層基板の底面図である。（実施例３−４）
【図１７】セラミック多層基板の底面図である。（実施例３−５）
【図１８】セラミック多層基板の断面である。（実施例４）
【図１９】セラミック多層基板の底面図である。（実施例４−１）
【図２０】セラミック多層基板の底面図である。（実施例４−２）
【図２１】セラミック多層基板の底面図である。（実施例４−３）
【図２２】セラミック多層基板の底面図である。（実施例４−４）
【図２３】セラミック多層基板の底面図である。（実施例４−５）
【図２４】セラミック多層基板の断面である。（比較例）
【図２５】セラミック多層基板の底面図である。（比較例）
【図２６】セラミック多層基板の底面図である。（変形例１）
【図２７】セラミック多層基板の底面図である。（変形例２）
【図２８】セラミック多層基板を備えた電子部品の断面図である。（従来例）
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、図１〜図２７を参照しながら説明する。
【００２４】
＜実施例１＞ 実施例１のセラミック多層基板１０について、図１〜図５、図２６及び図２７を参照しながら説明する。
【００２５】
図１は、実施例１のセラミック多層基板１０の断面である。図１に示すように、セラミック多層基板１０は、セラミック層が積層された基板本体１２の下面１２ｂに、セラミック多層基板１０を回路基板等に実装するための外部電極１４が形成されている。基板本体１２の上面１２ａには端子電極１５ａ，１５ｂが形成され、端子電極１５ａ，１５ｂを用いて半導体素子２やチップ型電子部品４などが搭載される。基板本体１２は立方体形状である。基板本体１２は、セラミック層が積層された方向の両側に主面、すなわち上面１２ａ及び下面１２ｂを有し、上面１２ａ及び下面１２ｂは矩形形状である。
【００２６】
なお、基板本体１２の上面１２ａに端子電極を設けず、基板本体１２に半導体素子や電子部品等を搭載しない構成としてもよい。
【００２７】
例えば、セラミック多層基板１０は、基板本体１２のセラミック層がフェライトセラミックからなるフェライト基板であり、基板本体１２の内部には、コイルパターン１５が形成されている。コイルパターン１５は、セラミック層を貫通する層間接続導体１１ａと、セラミック層の間に形成された内部導体パターン１１ｂとにより、外部電極１４や端子電極１５ａ，１５ｂに電気的に接続される。これにより、基板本体１２の内部に、コイル（インダクタ）を含む電気回路が形成される。
【００２８】
図２〜図５は、セラミック多層基板１０の底面図である。図２〜図５に示すように、外部電極１４は、基板本体１２の下面１２ｂに種々の態様で形成される。
【００２９】
図２に示す実施例１−１では、すべての外部電極１４が、基板本体の下面１２ｂの互いに隣接する辺２０ａと２０ｂ、２０ｂと２０ｃ、２０ｃと２０ｄ、２０ｄと２０ａの中点同士２２ａと２２ｂ、２２ｂと２２ｃ、２２ｃと２２ｄ、２２ｄと２２ａを結ぶ第１の仮想線分３０ａ〜３０ｄに重なるように、形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。
【００３０】
なお、外部電極１４のうち、いくつかだけが第１の仮想線分３０ａ〜３０ｄに重なり、残りのすべてが第１の仮想領域３０ｘの内側に配置される構成としてもよい。
【００３１】
図３に示す実施例１−２では、すべての外部電極１４が、第１の仮想領域３０ｘの内側に配置されている。
【００３２】
なお、図３においては外部電極１４が第１の仮想線分３０ａ〜３０ｄに沿って、第１の仮想領域３０ｘの内側に配置されているが、例えば図２６の底面図に示すように、第１の仮想領域３０ｘに接するように配置される仮想円３０ｙ上に外部電極１４を配置してもよいし、第１の仮想線分３０ａ〜３０ｄに接しない部分に外部電極１４を配置してもよい。
【００３３】
図４に示す実施例１−３では、すべての外部電極１４が、互いに隣接する第１の仮想線３０ａと３０ｂ、３０ｂと３０ｃ、３０ｃと３０ｄ、３０ｄと３０ａの中点３２ａと３２ｂ、３２ｂと３２ｃ、３２ｃと３２ｄ、３２ｄと３２ａ同士を結ぶ第２の仮想線分４０ａ〜４０ｄに重なるように、形成されている。各外部電極１４は、第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域３０ｘの内側に配置される部分と、第２の仮想領域４０ｘの外側に配置される部分とを有する。
【００３４】
なお、外部電極のうち、いくつかだけが第２の仮想線分４０ａ〜４０ｄに重なり、残りのすべてが第２の仮想領域４０ｘの内側に配置される構成としてもよい。
【００３５】
図５に示す実施例１−４では、すべての外部電極１４が第２の仮想領域４０ｘの内側に配置されている。
【００３６】
なお、図５においては外部電極１４が第２の仮想線分４０ａ〜４０ｄに沿って、第２の仮想領域４０ｘの内側に配置されているが、例えば図２７の底面図に示すように、第２の仮想領域４０ｘに接するように配置される仮想円４０ｙ上に外部電極１４を配置してもよいし、第２の仮想線分４０ａ〜４０ｄに接しない部分に外部電極１４を配置してもよい。
【００３７】
図２及び図３に示したように、すべて外部電極１４が、第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されている場合、外部電極１４は、基板本体１２の下面１２ｂの半分の面積である第１の仮想領域３０ｘ又はその近傍に配置される。外部電極１４は、基板本体１２の下面１２ｂの四隅から離れて配置されているため、後述する比較例のように外部電極１４が基板本体１２の下面１２ｂの四隅にも配置された場合よりも、外部電極１４間の最大距離が短くなる。そのため、セラミック多層基板１０が外部電極１４を介して回路基板等に実装されたとき、回路基板等が変形しても、外部電極１４が基板本体１２の下面１２ｂの四隅にも配置された場合より、セラミック多層基板１０の基板本体１２の変形が小さくなり、基板本体１２に作用する応力を小さくすることができる。
【００３８】
図４及び図５に示したように、すべて外部電極１４が、第２の仮想線分４０ａ〜４０ｄに重なり、又は第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域４０ｘの内側に配置されている場合、外部電極１４は、基板本体１２の下面１２ｂの１／４の面積である第２の仮想領域４０ｘ又はその近傍に配置される。外部電極１４が配置される領域はより小さくなり、外部電極１４間の最大距離がより短くなるため、セラミック多層基板１０が外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、セラミック多層基板１０の基板本体１２の変形がより小さくなり、基板本体１２に作用する応力をより小さくすることができる。
【００３９】
＜実施例２＞ 実施例２のセラミック多層基板１０ａについて、図６〜図１１を参照しながら説明する。
【００４０】
実施例２のセラミック多層基板１０ａは、実施例１のセラミック多層基板１０と略同様に構成される。以下では、実施例１と同じ部分には同じ符号を用い、実施例１との相違点を中心に説明する。
【００４１】
図６は、実施例２のセラミック多層基板１０ａの断面である。図６に示すように、セラミック多層基板１０ａは、セラミック層が積層された基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側に、下面１２ｃ，１２ｄ，１２ｅから後退した切欠部１６，１６ａ，１６ｂが形成されている。
【００４２】
図７〜図１１は、セラミック多層基板１０ａの底面図である。図７〜図１１に示すように、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側は、種々の態様で形成される。なお、図７〜図１１に示した第１の仮想線分３０ａ〜３０ｄ、第１の仮想領域３０ｘ、第２の仮想線分４０ａ〜４０ｄ、第２の仮想領域４０ｘは、基板本体１２ｓの本来は矩形である下面に対して定義される。
【００４３】
図７に示す実施例２−１では、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。基板本体の下面１２ｃには、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なるように形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。切欠部１６は、第１の仮想領域３０ｘの外側に形成されている。
【００４４】
なお、外部電極１４のうち、いくつかだけが第１の仮想線分３０ａ〜３０ｄに重なり、残りのすべてが第１の仮想領域３０ｘの内側に配置される構成としてもよい。
【００４５】
図８に示す実施例２−２では、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含む部分に、それぞれ第１の仮想線分３０ａ〜３０ｄに沿って直角三角形の切欠部１６ａが形成されており、基板本体の下面は略菱形状に形成されている。基板本体の下面１２ｄには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。切欠部１６ａは、第１の仮想領域３０ｘの外側に形成されている。
【００４６】
図９に示す実施例２−３では、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含む部分に、矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。基板本体の下面１２ｃには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように、形成されている。
【００４７】
図１０に示す実施例２−４では、基板本体の本来は矩形である下面の各辺２０ａ〜２０ｄに沿って、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂの内側には、基板本体の下面１２ｅが矩形形状に形成されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、第１の仮想線分３０ａ〜３０ｄに沿って略環状に並ぶように形成されている。
【００４８】
図１１に示す実施例２−５では、基板本体の本来は矩形である下面の各辺２０ａ〜２０ｄに沿って、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂの内側には、基板本体の下面１２ｅが矩形形状に形成されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、切欠部１６ｂと平行かつ格子状に並ぶように形成されている。
【００４９】
実施例２のセラミック多層基板１０ａは、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想領域３０ｘの内側に配置されるように形成されているため、セラミック多層基板１０ａが外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、基板本体１２ｓに作用する応力を小さくすることができる。
【００５０】
さらに、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側に切欠部１６，１６ａ，１６ｂが形成され、本来は矩形である下面１２ｃ，１２ｄ，１２ｅの四隅が切り欠かれているため、セラミック多層基板１０ａの基板本体１２ｓは、セラミック多層基板１０ａが固定されている回路基板等が変形しても、回路基板等と接触しにくい。
【００５１】
＜実施例３＞ 実施例３のセラミック多層基板１０ｂについて、図１２〜図１７を参照しながら説明する。
【００５２】
図１２は、実施例３のセラミック多層基板１０ｂの断面である。図１２に示すように、実施例３のセラミック多層基板１０ｂは、実施例２のセラミック多層基板１０ａと同じく、セラミック層が積層された基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側に切欠部１６，１６ａ，１６ｂが形成されている。
【００５３】
実施例３のセラミック多層基板１０ｂは、実施例２のセラミック多層基板１０ａとは異なり、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填され、樹脂１８，１８ａ，１８ｂの表面１８ｓが基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅと同一平面に含まれるように形成されている。
【００５４】
図１３〜図１７は、セラミック多層基板１０ｂの底面図である。図１３〜図１７に示すように、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側は、種々の態様で形成される。
【００５５】
図１３に示す実施例３−１において、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。基板本体の下面１２ｃには、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なるように形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。
【００５６】
なお、外部電極１４のうち、いくつかだけが第１の仮想線分３０ａ〜３０ｄに重なり、残りのすべてが第１の仮想領域３０ｘの内側に配置される構成としてもよい。
【００５７】
図１４に示す実施例３−２では、図１３の実施例３−１と同じく、基板本体の下面１２ｃ側に矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。
【００５８】
ただし、図１３の実施例３−１と異なり、基板本体の下面１２ｃには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。
【００５９】
図１５に示す実施例３−３において、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、第１の仮想線分３０ａ〜３０ｄに沿って直角三角形の切欠部１６ａが形成されており、基板本体の下面１２ｄは略菱形状に形成されている。各切欠部１６ａには、樹脂１８ａが充填されている。基板本体の下面１２ｄには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。
【００６０】
図１６に示す実施例３−４では、基板本体の本来は矩形である下面の各辺に沿って、本来は矩形である下面の角を含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂの内側には、基板本体の下面１２ｅが矩形形状に形成されている。切欠部１６ｂには、樹脂１８ｂが充填されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、第１の仮想線分３０ａ〜３０ｄに沿って略環状に並ぶように、形成されている。
【００６１】
図１７に示す実施例３−５では、図１６の実施例３−４と同じく、枠状の切欠部１６ｂが形成されており、基板本体の下面１２ｅは矩形形状に形成されている。各切欠部１６ｂには、樹脂１８ｂが充填されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想領域３０ｘの内側に形成されている。
【００６２】
ただし、図１６の実施例３−４と異なり、外部電極１４は、切欠部１６に沿って格子状に並ぶように形成されている。
【００６３】
実施例３のセラミック多層基板１０ｂは、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想領域３０ｘの内側に配置されるように形成されているため、セラミック多層基板１０ｂが外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、基板本体１２ｓに作用する応力を小さくすることができる。
【００６４】
また、セラミック多層基板１０ｂは、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅに切欠部１６，１６ａ，１６ｂが形成され、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填されているため、セラミック多層基板１０ｂが固定されている回路基板等が変形すると、回路基板等は、切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂに接触し、基板本体１２ｓには接触しない。切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂは、回路基板等からの応力を吸収するため、基板本体１２ｓには応力がかかりにくくなる。そのため、基板本体１２ｓに作用する応力を小さくすることができる。
【００６５】
また、切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂにより、セラミック多層基板１０ｂは、落下強度が向上する。
【００６６】
＜実施例４＞ 実施例４のセラミック多層基板１０ｃについて、図１８〜図２３を参照しながら説明する。
【００６７】
図１８は、実施例４のセラミック多層基板１０ｃの断面である。図１８に示すように、実施例４のセラミック多層基板１０ｃは、セラミック層が積層された基板本体１２ｔの下面１２ｆ〜１２ｉ側に、実施例３と同様に、切欠部１６，１６ａ，１６ｂが形成され、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填され、樹脂１８，１８ａ，１８ｂの表面１８ｓが基板本体１２ｔの下面１２ｆ〜１２ｉと同一平面に含まれるように形成されている。
【００６８】
実施例３と異なり、基板本体１２ｔは、下面１２ｆ〜１２ｉの中央部分に孔１２ｐが形成され、この孔１２ｐに連通する凹部１７，１７ａ〜１７ｄが形成されている。凹部１７，１７ａ〜１７ｄには、樹脂１９，１９ａ〜１９ｄが充填されている。樹脂１９，１９ａ〜１９ｄの表面１９ｓは、基板本体１２ｔの下面１２ｆ〜１２ｉと同一平面に含まれるように形成されている。
【００６９】
図１９〜図２３は、セラミック多層基板１０ｃの底面図である。図１９〜図２３に示すように、セラミック多層基板１０ｃの下面１２ｆ〜１２ｉ側は種々の態様で形成される。
【００７０】
図１９に示す実施例４−１では、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｆの外形は十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。基板本体の下面１２ｆには、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なるように形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。
【００７１】
基板本体の下面１２ｆ側の中央部分に凹部１７が形成され、凹部１７には樹脂１９が充填されている。凹部１７は、外部電極１４で囲まれている。
【００７２】
図２０に示す実施例４−２では、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｇの外形は十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。基板本体の下面１２ｇには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。
【００７３】
基板本体１２ｔの下面１２ｇ側の中央部分に凹部１７ａが形成され、凹部１７ａには樹脂１９ａが充填されている。凹部１７ａは、外部電極１４で囲まれている。
【００７４】
図２１に示す実施例４−３では、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、第１の仮想線分３０ａ〜３０ｄに沿って直角三角形の切欠部１６ａが形成されており、基板本体の下面１２ｈは略菱形状に形成されている。各切欠部１６ａには、樹脂１８ａが充填されている。基板本体の下面１２ｈには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、第１の仮想線分３０ａ〜３０ｄに沿って配置されるように、形成されている。
【００７５】
基板本体の下面１２ｈ側の中央部分に凹部１７ｂが形成され、凹部１７ｂには樹脂１９ｂが充填されている。凹部１７ｂは、外部電極１４で囲まれている。
【００７６】
図２２に示す実施例４−４では、基板本体の本来は矩形である下面の各辺に沿って、基板本体の本来は矩形である下面の角を含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂには、樹脂１８ｂが充填されている。切欠部１６ｂの内側に、基板本体の下面１２ｉが形成されている。基板本体の下面１２ｉの外形は、矩形形状である。
【００７７】
基板本体の下面１２ｉには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側において、第２の仮想線分３０ａ〜３０ｄに重なるように、形成されている。各外部電極１４は、第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域４０ｘの内側に配置される部分と、第２の仮想領域４０ｘの外側に配置される部分とを有する。
【００７８】
基板本体の下面１２ｉ側の中央部分に凹部１７ｃが形成され、凹部１７ｃには樹脂１９ｃが充填されている。凹部１７ｃは、外部電極１４で囲まれている。
【００７９】
図２３に示す実施例４−５では、基板本体の本来は矩形である下面の各辺に沿って、本来は矩形である下面の角を含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂには、樹脂１８ｂが充填されている。
【００８０】
基板本体の下面１２ｉには、すべての外部電極１４が、第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域４０ｘの内側に、第２の仮想線分４０ａ〜４０ｄに沿って配置されるように、形成されている。
【００８１】
基板本体の下面１２ｉ側の中央部分に凹部１７ｄが形成され、凹部１７ｄには樹脂１９ｄが充填されている。凹部１７ｄは、外部電極１４で囲まれている。
【００８２】
実施例４のセラミック多層基板１０ｃは、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想領域３０ｘの内側に配置されるように形成されているため、セラミック多層基板１０ｃが外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、基板本体１２ｔに作用する応力を小さくすることができる。
【００８３】
また、基板本体１２ｔの下面１２ｆ〜１２ｉ側に切欠部１６，１６ａ，１６ｂが形成され、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填されているため、セラミック多層基板１０ｃが固定されている回路基板等が変形すると、回路基板等は、切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂに接触し、基板本体１２ｔには接触しない。切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂは、回路基板等からの応力を吸収するため、基板本体１２ｔには応力がかかりにくくなる。そのため、基板本体１２ｔに作用する応力を小さくすることができる。
【００８４】
さらに、基板本体１２ｔの下面１２ｆ〜１２ｉ側の中央部分に凹部１７，１７ａ〜１７ｄが形成され、凹部１７，１７ａ〜１７ｄに樹脂１９，１９ａ〜１９ｄが充填されているため、セラミック多層基板１０ｃが実装されている回路基板等の変形により、セラミック多層基板１０ｃの基板本体１２ｔに応力が作用しても、凹部１７，１７ａ〜１７ｄの樹脂１９，１９ａ〜１９ｄが応力を吸収する。これにより、セラミック多層基板１０ｃの基板本体１２ｔには、より応力がかかりにくくなる。
【００８５】
また、切欠部１６，１６ａ，１６ｂや凹部１７，１７ａ〜１７ｄに充填された樹脂１８，１８ａ，１８ｂ，１９，１９ａ〜１９ｄにより、セラミック多層基板１０ｃの基板本体１２ｔの落下強度が向上する。
【００８６】
＜比較例＞ 図２４は、比較例のセラミック多層基板１０ｘの断面図である。図２５は、比較例のセラミック多層基板１０ｘの底面図である。
【００８７】
図２４及び図２５に示すように、セラミック層が積層された基板本体１２の矩形形状の下面１２ｂには、下面１２ｂの辺２０ａ〜２０ｄに沿って配置されるように、外部電極１４が形成されている。外部電極１４は、下面１２ｂの四隅、すなわち、下面１２ｂの角１２ｕ〜１２ｘ付近にも形成されている。下面１２ｂの四隅に形成された外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの外側に配置されている。
【００８８】
＜作製例＞ 上記各実施例と比較例のセラミック多層基板は、以下の方法で作製することができる。
【００８９】
まず、基板本体のセラミック層となるセラミックグリーンシートを用意する。セラミック層を構成するフェライトセラミックの原料粉末として、酸化第二鉄（Ｆｅ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）及び酸化銅（ＣｕＯ）を所定の比率で調合する。この場合、例えば、１ＭＨｚでの比透磁率が１５０であるフェライトセラミックを得ることができる。このフェライトセラミック原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、これをシート状に成形して、セラミックグリーンシートを得る。実施例２〜４の構成（基板本体に切欠部、凹部が形成されたセラミック多層基板）を作製する場合には、セラミックグリーンシートの切欠部や凹部に対応する部分に、切り欠きや貫通孔を形成しておく。
【００９０】
次に、セラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することによって、未焼結の層間接続導体を形成する。また、セラミックグリーンシート上に導電性ペーストを印刷することによって、未焼結の内部導体パターン及び表面導体パターンを形成する。これら内部導体パターン、表面導体パターン及び層間接続導体を形成するための導電性ペーストに含まれる導電性金属は、銀又は銀／パラジウムを主成分としているものであることが好ましい。
【００９１】
次に、セラミックグリーンシートを積層し、圧着することにより、未焼結状態のセラミック積層体が得られる。実施例２〜４のセラミック多層基板を作製する際には、セラミックグリーンシートを一枚ずつ順に積層してセラミック積層体を作製してもよいし、切り欠きや凹部を備える部分（基板下部）と、備えない部分（基板上部）とを別々に積層した積層体を作製した後に、それらを圧着することによりセラミック積層体を作製してもよい。
【００９２】
複数個のセラミック多層基板を集合状態で同時に作製する場合には、複数個のセラミック多層基板となる部分を含む集合状態のセラミック積層体を作製する。この場合、焼成後に容易に分割できるように、セラミック積層体に分割溝を形成しておく。
【００９３】
次に、未焼結状態のセラミック積層体を焼成し、焼結したセラミック積層体を得る。
【００９４】
実施例３、４において切欠部や凹部に樹脂を埋め込む場合には、焼結したセラミック積層体の切り欠きや凹部に、ディスペンスや真空印刷の方法で、樹脂を塗布する。樹脂としては、例えばエポキシ樹脂を用いることができる。
【００９５】
次に、セラミック積層体の表面に露出している表面導体パターンにめっき処理を施す。具体的には、電気めっきによって、ニッケルめっき膜及び錫めっき膜を順次形成する。なお、めっき処理は、無電解めっきによって行ってもよい。無電解メッキの場合には、例えば、ニッケルめっき膜及び金めっき膜を順次形成する。
【００９６】
次に、セラミック積層体の上面に半導体素子や電子部品を実装する。例えば、フリップチップボンディングで半導体素子を実装する。あるいは、セラミック積層体の上面の端子電極にハンダペーストを塗布し、表面実装型電子部品を搭載した後、リフロー炉に通す。
【００９７】
複数個のセラミック多層基板を集合状態で同時に作製する場合には、半導体素子や電子部品を実装したセラミック積層体を分割溝に沿って分割して、セラミック多層基板の個片を得る。
【００９８】
次いで、必要に応じてセラミック多層基板に金属カバーを取り付け、セラミック多層基板が完成する。
【００９９】
以上の説明では、未焼結状態のセラミック積層体に分割溝を形成し、焼成後に分割しているが、分割溝を形成せずに、焼成工程前に、集合状態のセラミック積層体を個片に分割し、焼成するようにしてもよい。この場合、焼成後の個片には、例えばバレルによる電解めっきにより、めっき処理を行う。
【０１００】
なお、基板本体のセラミック層を形成するためのフェライトセラミックは、上述したＦｅ−Ｎｉ−Ｚｎ−Ｃｕ系及びＦｅ−Ｚｎ−Ｃｕ系の組成のものに限るものではなく、例えば、Ｆｅ−Ｍｎ−Ｚｎ系など、他の組成のものを用いてもよい。
【０１０１】
＜試作例＞ 上記の方法によって、各実施例と比較例のセラミック多層基板の試料を作製し、試料をプリント基板に実装した状態で、応力をかける場合とかけない場合の特性を測定した。
【０１０２】
試料は、ＤＣ−ＤＣコンバータであり、回路素子はすべて基板本体に内蔵されており、基板本体の上面には何も搭載されていない。基板本体は、上面及び下面の寸法が３ｍｍ×３ｍｍ、厚みが５００μｍである。切欠部と凹部の深さは、１００μｍである。基板本体のセラミック層は、作製例で示した１ＭＨｚでの比透磁率が１５０であるフェライトセラミックである。基板本体に内蔵されるコイルパターンの幅は２００μｍ、コイルパターンの厚みは１０μｍ、コイルパターンは８巻き、コイルパターンの全長は３０ｍｍである。
【０１０３】
試料をプリント基板に実装した状態で、試料の上面に２ｍｍ×２ｍｍの端子で５００ｇｆの荷重を印加した場合の変換効率ηｐ（ｉ）と、試料に荷重を印加しない場合の変換効率η０（ｉ）とを、電流値ｉを１ｍＡ〜１００ｍＡの範囲で変えながら測定し、変換効率の差Δη（ｉ）＝ηｐ（ｉ）―η０（ｉ）を計測した。絶対値が最大であるときの変換効率の差を、「最大変換効率の変化」と定義する。
【０１０４】
最大変換効率の変化（特性変化）は、試料の基板本体に作用する応力が小さいほど、小さくなる。
【０１０５】
次の表１に、実施例１と比較例の試料についての測定結果を示す。
【表１】
表１の「外部電極構造」欄の（１）〜（４）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
【０１０６】
表１から、比較例に比べて実施例１では最大変換効率の変化が小さいことが分かる。これは、外部電極が中央に寄せられていることにより、外部電極間の距離が短くなり、基板本体に応力がかかった場合でも、セラミック多層基板中のコイルパターンにより磁界が発生する基板本体の中央部分にかかる応力が小さくなり、基板本体の中央部分における透磁率の変化が小さくなるためと考えられる。外部電極が中央に寄れば寄るほど、特性変化も小さくなることが分かる。
【０１０７】
次の表２に、実施例２と比較例の試料についての測定結果を示す。
【表２】
表２の「外部電極構造」欄の（１）〜（５）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に電極が配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
（５）基板本体に切欠部が形成されている。
【０１０８】
表２から、基板本体の下面側に切欠部を形成した実施例２は、実施例１（表１）に比べ、さらに特性変化が小さくなっていることが分かる。
【０１０９】
次の表３に、実施例３と比較例の試料についての測定結果を示す。
【表３】
表３の「外部電極構造」欄の（１）〜（７）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に電極が配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
（５）基板本体の下面側の四隅に、切欠部が形成される。
（６）基板本体の下面側の外縁に沿って枠状の切欠部が形成され、切欠部に樹脂が充填されている。
（７）基板本体の下面側の四隅に切欠部が形成され、切欠部に樹脂が充填されている。
【０１１０】
表３から、切欠部に樹脂が充填された実施例３は、実施例２（表２）に比べ、さらに特性変化が小さくなっていることが分かる。
【０１１１】
次の表４に、実施例４と比較例の試料についての測定結果を示す。
【表４】
表４の「外部電極構造」欄の（１）〜（８）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に電極が配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
（５）基板本体の下面側の四隅に、切欠部が形成される。
（６）基板本体の下面側の外縁に沿って枠状の切欠部が形成され、切欠部に樹脂が充填されている。
（７）基板本体の下面側の四隅に切欠部が形成され、切欠部に樹脂が充填されている。
（８）基板本体の下面側の中央部分に凹部が形成され、凹部に樹脂が充填されている。
【０１１２】
表４から、凹部に樹脂が充填された実施例４は、実施例３（表３）に比べ、さらに特性変化が小さくなっていることが分かる。
【０１１３】
＜まとめ＞ 以上に説明した実施例１〜４のセラミック多層基板は、セラミック多層基板が実装された回路基板等からの衝撃や応力が、基板本体に作用しにくい。
【０１１４】
なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。
【０１１５】
例えば、本発明は、基板本体のセラミック層がフェライトセラミックからなるセラミック多層基板に好適に適用することができるが、これに限るものではない。
【符号の説明】
【０１１６】
１０，１０ａ〜１０ｃ，１０ｘ セラミック多層基板
１１ａ 層間接続導体
１１ｂ 内部導体パターン
１２ 基板本体
１２ａ 上面
１２ｂ〜１２ｉ 下面
１２ｐ 孔
１２ｓ，１２ｔ 基板本体
１２ｕ〜１２ｘ 角
１４ 外部電極
１５ コイルパターン
１５ａ，１５ｂ 端子電極
１６，１６ａ，１６ｂ 切欠部
１７，１７ａ〜１７ｄ 凹部
１８，１８ａ，１８ｂ 樹脂
１９，１９ａ〜１９ｄ 樹脂
２０ａ〜２０ｄ 辺
２２ａ〜２２ｄ 中点
３０ａ〜３０ｄ 第１の仮想線
３０ｘ 第１の仮想領域
４０ａ〜４０ｄ 第２の仮想線
４０ｘ 第２の仮想領域
【技術分野】
【０００１】
本発明は、セラミック多層基板に関し、詳しくは、基板本体の矩形の主面に外部電極が形成されたセラミック多層基板に関する。
【背景技術】
【０００２】
従来、積層されたセラミック層を含む基板本体を備えたセラミック多層基板は、種々の電子部品に用いられている。
【０００３】
例えば、図２８の断面図に示す積層型セラミック電子部品１０１は、ＤＣ−ＤＣコンバータを構成する。積層型セラミック電子部品１０１は、基材層１０２が表面層１０３及び１０４で挟まれた基板本体１０５の一方主面に、回路基板等に実装するための表面電極１０７を備えている。基材層１０２の内部には、内部導体膜１０６、層間接続導体１０８及びコイルパターン１０９が形成されている。基板本体１０５の他方主面の表面電極１０７に、表面実装型電子部品１１０がはんだバンプ１１２を介して搭載され、表面実装型電子部品１１１がはんだ１１３を介して搭載される。基板本体１０５の基材層１０２と表面層１０３及び１０４は、フェライトセラミックからなる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００７／１４８５５６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
セラミック多層基板を備えた電子部品を、回路基板等に実装した場合、回路基板等からの衝撃や応力がセラミック多層基板の基板本体にかかると、セラミック多層基板の基板本体が変形したり、破壊したりすることがある。
【０００６】
また、変形や破壊に至らない場合であっても、特に基板本体のセラミック層がフェライトセラミックからなるフェライト基板においては、衝撃や応力によりフェライト基板が変形すると、フェライト基板中の透磁率が変化し、フェライト基板を備えた電子部品の電気特性が変動することがある。
【０００７】
本発明は、かかる実情に鑑み、セラミック多層基板が実装された回路基板等から衝撃や応力が基板本体に作用しにくいセラミック多層基板を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために、以下のように構成したセラミック多層基板を提供する。
【０００９】
セラミック多層基板は、（ａ）積層されたセラミック層を含み、該セラミック層が積層された方向の片側に矩形の主面を有する基板本体と、（ｂ）前記基板本体の前記主面に形成された外部電極とを備える。すべて前記外部電極が、前記基板本体の前記主面の互いに隣接する辺の中点同士を結ぶ第１の仮想線分に重なり、又は該第１の仮想線分で囲まれた第１の仮想領域の内側に配置されている。
【００１０】
上記構成において、外部電極は、基板本体の主面の半分の面積である第１の仮想領域又はその近傍に配置される。外部電極は、基板本体の主面の四隅から離れて配置されているため、外部電極が基板本体の主面の四隅にも配置された場合よりも、外部電極間の最大距離が短くなる。そのため、セラミック多層基板が外部電極を介して回路基板等に実装されたとき、回路基板等が変形しても、外部電極が基板本体の主面の四隅にも配置された場合よりも、セラミック多層基板の基板本体の変形が小さくなり、基板本体に作用する応力を小さくすることができる。
【００１１】
好ましくは、すべて前記外部電極が、互いに隣接する前記第１の仮想線分の中点同士を結ぶ第２の仮想線分に重なり、又は該第２の仮想線分で囲まれた第２の仮想領域の内側に配置されている。
【００１２】
この場合、外部電極は、基板本体の主面の１／４の面積である第２の仮想領域又はその近傍に配置される。外部電極が配置される領域はより小さくなり、外部電極間の最大距離がより短くなる。そのため、セラミック多層基板が外部電極を介して回路基板等に固定されたとき、回路基板等が変形しても、セラミック多層基板の基板本体の変形がより小さくなり、基板本体に作用する応力をより小さくすることができる。
【００１３】
好ましくは、前記基板本体は、本来は矩形である前記主面の角を含む部分が切り欠かれ、前記主面から後退した切欠部が形成されている。
【００１４】
この場合、基板本体は、外部電極が形成された主面の四隅が切り欠かれているため、セラミック多層基板が固定されている回路基板等が変形しても、回路基板等と接触しにくい。
【００１５】
好ましくは、前記切欠部に樹脂が充填されている。
【００１６】
この場合、セラミック多層基板が固定されている回路基板等が変形すると、回路基板等は、切欠部に充填された樹脂に接触し、基板本体には接触しない。切欠部に充填された樹脂は、回路基板等からの応力を吸収するため、基板本体には応力がかかりにくくなる。
【００１７】
好ましくは、前記基板本体は、前記主面の中央部分に孔が形成され、該孔に連通する凹部が形成され、該凹部に樹脂が充填されている。
【００１８】
この場合、セラミック多層基板が実装されている回路基板等の変形により、セラミック多層基板の基板本体に応力が作用しても、凹部に充填された樹脂が応力を吸収するため、セラミック多層基板の基板本体には、より応力がかかりにくくなる。
【００１９】
好ましくは、前記セラミック層は、フェライトセラミックからなる。
【００２０】
この場合、基板本体の変形により電気特性が変動するセラミック多層基板などに、本発明を好適に適用することができる。
【発明の効果】
【００２１】
本発明によれば、セラミック多層基板が実装された回路基板等から衝撃や応力が、基板本体に作用しにくい。
【図面の簡単な説明】
【００２２】
【図１】セラミック多層基板の断面である。（実施例１）
【図２】セラミック多層基板の底面図である。（実施例１−１）
【図３】セラミック多層基板の底面図である。（実施例１−２）
【図４】セラミック多層基板の底面図である。（実施例１−３）
【図５】セラミック多層基板の底面図である。（実施例１−４）
【図６】セラミック多層基板の断面である。（実施例２）
【図７】セラミック多層基板の底面図である。（実施例２−１）
【図８】セラミック多層基板の底面図である。（実施例２−２）
【図９】セラミック多層基板の底面図である。（実施例２−３）
【図１０】セラミック多層基板の底面図である。（実施例２−４）
【図１１】セラミック多層基板の底面図である。（実施例２−５）
【図１２】セラミック多層基板の断面である。（実施例３）
【図１３】セラミック多層基板の底面図である。（実施例３−１）
【図１４】セラミック多層基板の底面図である。（実施例３−２）
【図１５】セラミック多層基板の底面図である。（実施例３−３）
【図１６】セラミック多層基板の底面図である。（実施例３−４）
【図１７】セラミック多層基板の底面図である。（実施例３−５）
【図１８】セラミック多層基板の断面である。（実施例４）
【図１９】セラミック多層基板の底面図である。（実施例４−１）
【図２０】セラミック多層基板の底面図である。（実施例４−２）
【図２１】セラミック多層基板の底面図である。（実施例４−３）
【図２２】セラミック多層基板の底面図である。（実施例４−４）
【図２３】セラミック多層基板の底面図である。（実施例４−５）
【図２４】セラミック多層基板の断面である。（比較例）
【図２５】セラミック多層基板の底面図である。（比較例）
【図２６】セラミック多層基板の底面図である。（変形例１）
【図２７】セラミック多層基板の底面図である。（変形例２）
【図２８】セラミック多層基板を備えた電子部品の断面図である。（従来例）
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、図１〜図２７を参照しながら説明する。
【００２４】
＜実施例１＞ 実施例１のセラミック多層基板１０について、図１〜図５、図２６及び図２７を参照しながら説明する。
【００２５】
図１は、実施例１のセラミック多層基板１０の断面である。図１に示すように、セラミック多層基板１０は、セラミック層が積層された基板本体１２の下面１２ｂに、セラミック多層基板１０を回路基板等に実装するための外部電極１４が形成されている。基板本体１２の上面１２ａには端子電極１５ａ，１５ｂが形成され、端子電極１５ａ，１５ｂを用いて半導体素子２やチップ型電子部品４などが搭載される。基板本体１２は立方体形状である。基板本体１２は、セラミック層が積層された方向の両側に主面、すなわち上面１２ａ及び下面１２ｂを有し、上面１２ａ及び下面１２ｂは矩形形状である。
【００２６】
なお、基板本体１２の上面１２ａに端子電極を設けず、基板本体１２に半導体素子や電子部品等を搭載しない構成としてもよい。
【００２７】
例えば、セラミック多層基板１０は、基板本体１２のセラミック層がフェライトセラミックからなるフェライト基板であり、基板本体１２の内部には、コイルパターン１５が形成されている。コイルパターン１５は、セラミック層を貫通する層間接続導体１１ａと、セラミック層の間に形成された内部導体パターン１１ｂとにより、外部電極１４や端子電極１５ａ，１５ｂに電気的に接続される。これにより、基板本体１２の内部に、コイル（インダクタ）を含む電気回路が形成される。
【００２８】
図２〜図５は、セラミック多層基板１０の底面図である。図２〜図５に示すように、外部電極１４は、基板本体１２の下面１２ｂに種々の態様で形成される。
【００２９】
図２に示す実施例１−１では、すべての外部電極１４が、基板本体の下面１２ｂの互いに隣接する辺２０ａと２０ｂ、２０ｂと２０ｃ、２０ｃと２０ｄ、２０ｄと２０ａの中点同士２２ａと２２ｂ、２２ｂと２２ｃ、２２ｃと２２ｄ、２２ｄと２２ａを結ぶ第１の仮想線分３０ａ〜３０ｄに重なるように、形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。
【００３０】
なお、外部電極１４のうち、いくつかだけが第１の仮想線分３０ａ〜３０ｄに重なり、残りのすべてが第１の仮想領域３０ｘの内側に配置される構成としてもよい。
【００３１】
図３に示す実施例１−２では、すべての外部電極１４が、第１の仮想領域３０ｘの内側に配置されている。
【００３２】
なお、図３においては外部電極１４が第１の仮想線分３０ａ〜３０ｄに沿って、第１の仮想領域３０ｘの内側に配置されているが、例えば図２６の底面図に示すように、第１の仮想領域３０ｘに接するように配置される仮想円３０ｙ上に外部電極１４を配置してもよいし、第１の仮想線分３０ａ〜３０ｄに接しない部分に外部電極１４を配置してもよい。
【００３３】
図４に示す実施例１−３では、すべての外部電極１４が、互いに隣接する第１の仮想線３０ａと３０ｂ、３０ｂと３０ｃ、３０ｃと３０ｄ、３０ｄと３０ａの中点３２ａと３２ｂ、３２ｂと３２ｃ、３２ｃと３２ｄ、３２ｄと３２ａ同士を結ぶ第２の仮想線分４０ａ〜４０ｄに重なるように、形成されている。各外部電極１４は、第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域３０ｘの内側に配置される部分と、第２の仮想領域４０ｘの外側に配置される部分とを有する。
【００３４】
なお、外部電極のうち、いくつかだけが第２の仮想線分４０ａ〜４０ｄに重なり、残りのすべてが第２の仮想領域４０ｘの内側に配置される構成としてもよい。
【００３５】
図５に示す実施例１−４では、すべての外部電極１４が第２の仮想領域４０ｘの内側に配置されている。
【００３６】
なお、図５においては外部電極１４が第２の仮想線分４０ａ〜４０ｄに沿って、第２の仮想領域４０ｘの内側に配置されているが、例えば図２７の底面図に示すように、第２の仮想領域４０ｘに接するように配置される仮想円４０ｙ上に外部電極１４を配置してもよいし、第２の仮想線分４０ａ〜４０ｄに接しない部分に外部電極１４を配置してもよい。
【００３７】
図２及び図３に示したように、すべて外部電極１４が、第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されている場合、外部電極１４は、基板本体１２の下面１２ｂの半分の面積である第１の仮想領域３０ｘ又はその近傍に配置される。外部電極１４は、基板本体１２の下面１２ｂの四隅から離れて配置されているため、後述する比較例のように外部電極１４が基板本体１２の下面１２ｂの四隅にも配置された場合よりも、外部電極１４間の最大距離が短くなる。そのため、セラミック多層基板１０が外部電極１４を介して回路基板等に実装されたとき、回路基板等が変形しても、外部電極１４が基板本体１２の下面１２ｂの四隅にも配置された場合より、セラミック多層基板１０の基板本体１２の変形が小さくなり、基板本体１２に作用する応力を小さくすることができる。
【００３８】
図４及び図５に示したように、すべて外部電極１４が、第２の仮想線分４０ａ〜４０ｄに重なり、又は第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域４０ｘの内側に配置されている場合、外部電極１４は、基板本体１２の下面１２ｂの１／４の面積である第２の仮想領域４０ｘ又はその近傍に配置される。外部電極１４が配置される領域はより小さくなり、外部電極１４間の最大距離がより短くなるため、セラミック多層基板１０が外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、セラミック多層基板１０の基板本体１２の変形がより小さくなり、基板本体１２に作用する応力をより小さくすることができる。
【００３９】
＜実施例２＞ 実施例２のセラミック多層基板１０ａについて、図６〜図１１を参照しながら説明する。
【００４０】
実施例２のセラミック多層基板１０ａは、実施例１のセラミック多層基板１０と略同様に構成される。以下では、実施例１と同じ部分には同じ符号を用い、実施例１との相違点を中心に説明する。
【００４１】
図６は、実施例２のセラミック多層基板１０ａの断面である。図６に示すように、セラミック多層基板１０ａは、セラミック層が積層された基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側に、下面１２ｃ，１２ｄ，１２ｅから後退した切欠部１６，１６ａ，１６ｂが形成されている。
【００４２】
図７〜図１１は、セラミック多層基板１０ａの底面図である。図７〜図１１に示すように、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側は、種々の態様で形成される。なお、図７〜図１１に示した第１の仮想線分３０ａ〜３０ｄ、第１の仮想領域３０ｘ、第２の仮想線分４０ａ〜４０ｄ、第２の仮想領域４０ｘは、基板本体１２ｓの本来は矩形である下面に対して定義される。
【００４３】
図７に示す実施例２−１では、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。基板本体の下面１２ｃには、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なるように形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。切欠部１６は、第１の仮想領域３０ｘの外側に形成されている。
【００４４】
なお、外部電極１４のうち、いくつかだけが第１の仮想線分３０ａ〜３０ｄに重なり、残りのすべてが第１の仮想領域３０ｘの内側に配置される構成としてもよい。
【００４５】
図８に示す実施例２−２では、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含む部分に、それぞれ第１の仮想線分３０ａ〜３０ｄに沿って直角三角形の切欠部１６ａが形成されており、基板本体の下面は略菱形状に形成されている。基板本体の下面１２ｄには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。切欠部１６ａは、第１の仮想領域３０ｘの外側に形成されている。
【００４６】
図９に示す実施例２−３では、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含む部分に、矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。基板本体の下面１２ｃには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように、形成されている。
【００４７】
図１０に示す実施例２−４では、基板本体の本来は矩形である下面の各辺２０ａ〜２０ｄに沿って、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂの内側には、基板本体の下面１２ｅが矩形形状に形成されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、第１の仮想線分３０ａ〜３０ｄに沿って略環状に並ぶように形成されている。
【００４８】
図１１に示す実施例２−５では、基板本体の本来は矩形である下面の各辺２０ａ〜２０ｄに沿って、基板本体の本来は矩形である下面の角１２ｕ〜１２ｘを含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂの内側には、基板本体の下面１２ｅが矩形形状に形成されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、切欠部１６ｂと平行かつ格子状に並ぶように形成されている。
【００４９】
実施例２のセラミック多層基板１０ａは、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想領域３０ｘの内側に配置されるように形成されているため、セラミック多層基板１０ａが外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、基板本体１２ｓに作用する応力を小さくすることができる。
【００５０】
さらに、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側に切欠部１６，１６ａ，１６ｂが形成され、本来は矩形である下面１２ｃ，１２ｄ，１２ｅの四隅が切り欠かれているため、セラミック多層基板１０ａの基板本体１２ｓは、セラミック多層基板１０ａが固定されている回路基板等が変形しても、回路基板等と接触しにくい。
【００５１】
＜実施例３＞ 実施例３のセラミック多層基板１０ｂについて、図１２〜図１７を参照しながら説明する。
【００５２】
図１２は、実施例３のセラミック多層基板１０ｂの断面である。図１２に示すように、実施例３のセラミック多層基板１０ｂは、実施例２のセラミック多層基板１０ａと同じく、セラミック層が積層された基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側に切欠部１６，１６ａ，１６ｂが形成されている。
【００５３】
実施例３のセラミック多層基板１０ｂは、実施例２のセラミック多層基板１０ａとは異なり、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填され、樹脂１８，１８ａ，１８ｂの表面１８ｓが基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅと同一平面に含まれるように形成されている。
【００５４】
図１３〜図１７は、セラミック多層基板１０ｂの底面図である。図１３〜図１７に示すように、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅ側は、種々の態様で形成される。
【００５５】
図１３に示す実施例３−１において、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。基板本体の下面１２ｃには、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なるように形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。
【００５６】
なお、外部電極１４のうち、いくつかだけが第１の仮想線分３０ａ〜３０ｄに重なり、残りのすべてが第１の仮想領域３０ｘの内側に配置される構成としてもよい。
【００５７】
図１４に示す実施例３−２では、図１３の実施例３−１と同じく、基板本体の下面１２ｃ側に矩形の切欠部１６が形成されており、基板本体の下面１２ｃは十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。
【００５８】
ただし、図１３の実施例３−１と異なり、基板本体の下面１２ｃには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。
【００５９】
図１５に示す実施例３−３において、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、第１の仮想線分３０ａ〜３０ｄに沿って直角三角形の切欠部１６ａが形成されており、基板本体の下面１２ｄは略菱形状に形成されている。各切欠部１６ａには、樹脂１８ａが充填されている。基板本体の下面１２ｄには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。
【００６０】
図１６に示す実施例３−４では、基板本体の本来は矩形である下面の各辺に沿って、本来は矩形である下面の角を含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂの内側には、基板本体の下面１２ｅが矩形形状に形成されている。切欠部１６ｂには、樹脂１８ｂが充填されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、第１の仮想線分３０ａ〜３０ｄに沿って略環状に並ぶように、形成されている。
【００６１】
図１７に示す実施例３−５では、図１６の実施例３−４と同じく、枠状の切欠部１６ｂが形成されており、基板本体の下面１２ｅは矩形形状に形成されている。各切欠部１６ｂには、樹脂１８ｂが充填されている。基板本体の下面１２ｅには、すべての外部電極１４が、第１の仮想領域３０ｘの内側に形成されている。
【００６２】
ただし、図１６の実施例３−４と異なり、外部電極１４は、切欠部１６に沿って格子状に並ぶように形成されている。
【００６３】
実施例３のセラミック多層基板１０ｂは、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想領域３０ｘの内側に配置されるように形成されているため、セラミック多層基板１０ｂが外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、基板本体１２ｓに作用する応力を小さくすることができる。
【００６４】
また、セラミック多層基板１０ｂは、基板本体１２ｓの下面１２ｃ，１２ｄ，１２ｅに切欠部１６，１６ａ，１６ｂが形成され、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填されているため、セラミック多層基板１０ｂが固定されている回路基板等が変形すると、回路基板等は、切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂに接触し、基板本体１２ｓには接触しない。切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂは、回路基板等からの応力を吸収するため、基板本体１２ｓには応力がかかりにくくなる。そのため、基板本体１２ｓに作用する応力を小さくすることができる。
【００６５】
また、切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂにより、セラミック多層基板１０ｂは、落下強度が向上する。
【００６６】
＜実施例４＞ 実施例４のセラミック多層基板１０ｃについて、図１８〜図２３を参照しながら説明する。
【００６７】
図１８は、実施例４のセラミック多層基板１０ｃの断面である。図１８に示すように、実施例４のセラミック多層基板１０ｃは、セラミック層が積層された基板本体１２ｔの下面１２ｆ〜１２ｉ側に、実施例３と同様に、切欠部１６，１６ａ，１６ｂが形成され、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填され、樹脂１８，１８ａ，１８ｂの表面１８ｓが基板本体１２ｔの下面１２ｆ〜１２ｉと同一平面に含まれるように形成されている。
【００６８】
実施例３と異なり、基板本体１２ｔは、下面１２ｆ〜１２ｉの中央部分に孔１２ｐが形成され、この孔１２ｐに連通する凹部１７，１７ａ〜１７ｄが形成されている。凹部１７，１７ａ〜１７ｄには、樹脂１９，１９ａ〜１９ｄが充填されている。樹脂１９，１９ａ〜１９ｄの表面１９ｓは、基板本体１２ｔの下面１２ｆ〜１２ｉと同一平面に含まれるように形成されている。
【００６９】
図１９〜図２３は、セラミック多層基板１０ｃの底面図である。図１９〜図２３に示すように、セラミック多層基板１０ｃの下面１２ｆ〜１２ｉ側は種々の態様で形成される。
【００７０】
図１９に示す実施例４−１では、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｆの外形は十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。基板本体の下面１２ｆには、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なるように形成されている。各外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置される部分と、第１の仮想領域３０ｘの外側に配置される部分とを有する。
【００７１】
基板本体の下面１２ｆ側の中央部分に凹部１７が形成され、凹部１７には樹脂１９が充填されている。凹部１７は、外部電極１４で囲まれている。
【００７２】
図２０に示す実施例４−２では、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、矩形の切欠部１６が形成されており、基板本体の下面１２ｇの外形は十字形状に形成されている。各切欠部１６には、樹脂１８が充填されている。基板本体の下面１２ｇには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に配置されるように形成されている。
【００７３】
基板本体１２ｔの下面１２ｇ側の中央部分に凹部１７ａが形成され、凹部１７ａには樹脂１９ａが充填されている。凹部１７ａは、外部電極１４で囲まれている。
【００７４】
図２１に示す実施例４−３では、基板本体の本来は矩形である下面の角を含む部分に、それぞれ、第１の仮想線分３０ａ〜３０ｄに沿って直角三角形の切欠部１６ａが形成されており、基板本体の下面１２ｈは略菱形状に形成されている。各切欠部１６ａには、樹脂１８ａが充填されている。基板本体の下面１２ｈには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側に、第１の仮想線分３０ａ〜３０ｄに沿って配置されるように、形成されている。
【００７５】
基板本体の下面１２ｈ側の中央部分に凹部１７ｂが形成され、凹部１７ｂには樹脂１９ｂが充填されている。凹部１７ｂは、外部電極１４で囲まれている。
【００７６】
図２２に示す実施例４−４では、基板本体の本来は矩形である下面の各辺に沿って、基板本体の本来は矩形である下面の角を含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂには、樹脂１８ｂが充填されている。切欠部１６ｂの内側に、基板本体の下面１２ｉが形成されている。基板本体の下面１２ｉの外形は、矩形形状である。
【００７７】
基板本体の下面１２ｉには、すべての外部電極１４が、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの内側において、第２の仮想線分３０ａ〜３０ｄに重なるように、形成されている。各外部電極１４は、第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域４０ｘの内側に配置される部分と、第２の仮想領域４０ｘの外側に配置される部分とを有する。
【００７８】
基板本体の下面１２ｉ側の中央部分に凹部１７ｃが形成され、凹部１７ｃには樹脂１９ｃが充填されている。凹部１７ｃは、外部電極１４で囲まれている。
【００７９】
図２３に示す実施例４−５では、基板本体の本来は矩形である下面の各辺に沿って、本来は矩形である下面の角を含むように、枠状の切欠部１６ｂが形成されている。切欠部１６ｂには、樹脂１８ｂが充填されている。
【００８０】
基板本体の下面１２ｉには、すべての外部電極１４が、第２の仮想線分４０ａ〜４０ｄで囲まれた第２の仮想領域４０ｘの内側に、第２の仮想線分４０ａ〜４０ｄに沿って配置されるように、形成されている。
【００８１】
基板本体の下面１２ｉ側の中央部分に凹部１７ｄが形成され、凹部１７ｄには樹脂１９ｄが充填されている。凹部１７ｄは、外部電極１４で囲まれている。
【００８２】
実施例４のセラミック多層基板１０ｃは、すべての外部電極１４が第１の仮想線分３０ａ〜３０ｄに重なり、又は第１の仮想領域３０ｘの内側に配置されるように形成されているため、セラミック多層基板１０ｃが外部電極１４を介して回路基板等に固定されたとき、回路基板等が変形しても、基板本体１２ｔに作用する応力を小さくすることができる。
【００８３】
また、基板本体１２ｔの下面１２ｆ〜１２ｉ側に切欠部１６，１６ａ，１６ｂが形成され、切欠部１６，１６ａ，１６ｂに樹脂１８，１８ａ，１８ｂが充填されているため、セラミック多層基板１０ｃが固定されている回路基板等が変形すると、回路基板等は、切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂに接触し、基板本体１２ｔには接触しない。切欠部１６，１６ａ，１６ｂに充填された樹脂１８，１８ａ，１８ｂは、回路基板等からの応力を吸収するため、基板本体１２ｔには応力がかかりにくくなる。そのため、基板本体１２ｔに作用する応力を小さくすることができる。
【００８４】
さらに、基板本体１２ｔの下面１２ｆ〜１２ｉ側の中央部分に凹部１７，１７ａ〜１７ｄが形成され、凹部１７，１７ａ〜１７ｄに樹脂１９，１９ａ〜１９ｄが充填されているため、セラミック多層基板１０ｃが実装されている回路基板等の変形により、セラミック多層基板１０ｃの基板本体１２ｔに応力が作用しても、凹部１７，１７ａ〜１７ｄの樹脂１９，１９ａ〜１９ｄが応力を吸収する。これにより、セラミック多層基板１０ｃの基板本体１２ｔには、より応力がかかりにくくなる。
【００８５】
また、切欠部１６，１６ａ，１６ｂや凹部１７，１７ａ〜１７ｄに充填された樹脂１８，１８ａ，１８ｂ，１９，１９ａ〜１９ｄにより、セラミック多層基板１０ｃの基板本体１２ｔの落下強度が向上する。
【００８６】
＜比較例＞ 図２４は、比較例のセラミック多層基板１０ｘの断面図である。図２５は、比較例のセラミック多層基板１０ｘの底面図である。
【００８７】
図２４及び図２５に示すように、セラミック層が積層された基板本体１２の矩形形状の下面１２ｂには、下面１２ｂの辺２０ａ〜２０ｄに沿って配置されるように、外部電極１４が形成されている。外部電極１４は、下面１２ｂの四隅、すなわち、下面１２ｂの角１２ｕ〜１２ｘ付近にも形成されている。下面１２ｂの四隅に形成された外部電極１４は、第１の仮想線分３０ａ〜３０ｄで囲まれた第１の仮想領域３０ｘの外側に配置されている。
【００８８】
＜作製例＞ 上記各実施例と比較例のセラミック多層基板は、以下の方法で作製することができる。
【００８９】
まず、基板本体のセラミック層となるセラミックグリーンシートを用意する。セラミック層を構成するフェライトセラミックの原料粉末として、酸化第二鉄（Ｆｅ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）及び酸化銅（ＣｕＯ）を所定の比率で調合する。この場合、例えば、１ＭＨｚでの比透磁率が１５０であるフェライトセラミックを得ることができる。このフェライトセラミック原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、これをシート状に成形して、セラミックグリーンシートを得る。実施例２〜４の構成（基板本体に切欠部、凹部が形成されたセラミック多層基板）を作製する場合には、セラミックグリーンシートの切欠部や凹部に対応する部分に、切り欠きや貫通孔を形成しておく。
【００９０】
次に、セラミックグリーンシートに貫通孔を形成し、貫通孔に導電性ペーストを充填することによって、未焼結の層間接続導体を形成する。また、セラミックグリーンシート上に導電性ペーストを印刷することによって、未焼結の内部導体パターン及び表面導体パターンを形成する。これら内部導体パターン、表面導体パターン及び層間接続導体を形成するための導電性ペーストに含まれる導電性金属は、銀又は銀／パラジウムを主成分としているものであることが好ましい。
【００９１】
次に、セラミックグリーンシートを積層し、圧着することにより、未焼結状態のセラミック積層体が得られる。実施例２〜４のセラミック多層基板を作製する際には、セラミックグリーンシートを一枚ずつ順に積層してセラミック積層体を作製してもよいし、切り欠きや凹部を備える部分（基板下部）と、備えない部分（基板上部）とを別々に積層した積層体を作製した後に、それらを圧着することによりセラミック積層体を作製してもよい。
【００９２】
複数個のセラミック多層基板を集合状態で同時に作製する場合には、複数個のセラミック多層基板となる部分を含む集合状態のセラミック積層体を作製する。この場合、焼成後に容易に分割できるように、セラミック積層体に分割溝を形成しておく。
【００９３】
次に、未焼結状態のセラミック積層体を焼成し、焼結したセラミック積層体を得る。
【００９４】
実施例３、４において切欠部や凹部に樹脂を埋め込む場合には、焼結したセラミック積層体の切り欠きや凹部に、ディスペンスや真空印刷の方法で、樹脂を塗布する。樹脂としては、例えばエポキシ樹脂を用いることができる。
【００９５】
次に、セラミック積層体の表面に露出している表面導体パターンにめっき処理を施す。具体的には、電気めっきによって、ニッケルめっき膜及び錫めっき膜を順次形成する。なお、めっき処理は、無電解めっきによって行ってもよい。無電解メッキの場合には、例えば、ニッケルめっき膜及び金めっき膜を順次形成する。
【００９６】
次に、セラミック積層体の上面に半導体素子や電子部品を実装する。例えば、フリップチップボンディングで半導体素子を実装する。あるいは、セラミック積層体の上面の端子電極にハンダペーストを塗布し、表面実装型電子部品を搭載した後、リフロー炉に通す。
【００９７】
複数個のセラミック多層基板を集合状態で同時に作製する場合には、半導体素子や電子部品を実装したセラミック積層体を分割溝に沿って分割して、セラミック多層基板の個片を得る。
【００９８】
次いで、必要に応じてセラミック多層基板に金属カバーを取り付け、セラミック多層基板が完成する。
【００９９】
以上の説明では、未焼結状態のセラミック積層体に分割溝を形成し、焼成後に分割しているが、分割溝を形成せずに、焼成工程前に、集合状態のセラミック積層体を個片に分割し、焼成するようにしてもよい。この場合、焼成後の個片には、例えばバレルによる電解めっきにより、めっき処理を行う。
【０１００】
なお、基板本体のセラミック層を形成するためのフェライトセラミックは、上述したＦｅ−Ｎｉ−Ｚｎ−Ｃｕ系及びＦｅ−Ｚｎ−Ｃｕ系の組成のものに限るものではなく、例えば、Ｆｅ−Ｍｎ−Ｚｎ系など、他の組成のものを用いてもよい。
【０１０１】
＜試作例＞ 上記の方法によって、各実施例と比較例のセラミック多層基板の試料を作製し、試料をプリント基板に実装した状態で、応力をかける場合とかけない場合の特性を測定した。
【０１０２】
試料は、ＤＣ−ＤＣコンバータであり、回路素子はすべて基板本体に内蔵されており、基板本体の上面には何も搭載されていない。基板本体は、上面及び下面の寸法が３ｍｍ×３ｍｍ、厚みが５００μｍである。切欠部と凹部の深さは、１００μｍである。基板本体のセラミック層は、作製例で示した１ＭＨｚでの比透磁率が１５０であるフェライトセラミックである。基板本体に内蔵されるコイルパターンの幅は２００μｍ、コイルパターンの厚みは１０μｍ、コイルパターンは８巻き、コイルパターンの全長は３０ｍｍである。
【０１０３】
試料をプリント基板に実装した状態で、試料の上面に２ｍｍ×２ｍｍの端子で５００ｇｆの荷重を印加した場合の変換効率ηｐ（ｉ）と、試料に荷重を印加しない場合の変換効率η０（ｉ）とを、電流値ｉを１ｍＡ〜１００ｍＡの範囲で変えながら測定し、変換効率の差Δη（ｉ）＝ηｐ（ｉ）―η０（ｉ）を計測した。絶対値が最大であるときの変換効率の差を、「最大変換効率の変化」と定義する。
【０１０４】
最大変換効率の変化（特性変化）は、試料の基板本体に作用する応力が小さいほど、小さくなる。
【０１０５】
次の表１に、実施例１と比較例の試料についての測定結果を示す。
【表１】
表１の「外部電極構造」欄の（１）〜（４）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
【０１０６】
表１から、比較例に比べて実施例１では最大変換効率の変化が小さいことが分かる。これは、外部電極が中央に寄せられていることにより、外部電極間の距離が短くなり、基板本体に応力がかかった場合でも、セラミック多層基板中のコイルパターンにより磁界が発生する基板本体の中央部分にかかる応力が小さくなり、基板本体の中央部分における透磁率の変化が小さくなるためと考えられる。外部電極が中央に寄れば寄るほど、特性変化も小さくなることが分かる。
【０１０７】
次の表２に、実施例２と比較例の試料についての測定結果を示す。
【表２】
表２の「外部電極構造」欄の（１）〜（５）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に電極が配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
（５）基板本体に切欠部が形成されている。
【０１０８】
表２から、基板本体の下面側に切欠部を形成した実施例２は、実施例１（表１）に比べ、さらに特性変化が小さくなっていることが分かる。
【０１０９】
次の表３に、実施例３と比較例の試料についての測定結果を示す。
【表３】
表３の「外部電極構造」欄の（１）〜（７）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に電極が配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
（５）基板本体の下面側の四隅に、切欠部が形成される。
（６）基板本体の下面側の外縁に沿って枠状の切欠部が形成され、切欠部に樹脂が充填されている。
（７）基板本体の下面側の四隅に切欠部が形成され、切欠部に樹脂が充填されている。
【０１１０】
表３から、切欠部に樹脂が充填された実施例３は、実施例２（表２）に比べ、さらに特性変化が小さくなっていることが分かる。
【０１１１】
次の表４に、実施例４と比較例の試料についての測定結果を示す。
【表４】
表４の「外部電極構造」欄の（１）〜（８）は、次の通りである。
（１）外部電極は、それぞれの少なくとも一部分が第１の仮想領域の内側に配置されている。
（２）外部電極は、それぞれの全部部分が第１の仮想領域の内側に電極が配置されている。
（３）外部電極は、それぞれの少なくとも一部分が第２の仮想領域の内側に配置されている。
（４）外部電極は、それぞれの全部部分が第２の仮想領域の内側に電極が配置されている。
（５）基板本体の下面側の四隅に、切欠部が形成される。
（６）基板本体の下面側の外縁に沿って枠状の切欠部が形成され、切欠部に樹脂が充填されている。
（７）基板本体の下面側の四隅に切欠部が形成され、切欠部に樹脂が充填されている。
（８）基板本体の下面側の中央部分に凹部が形成され、凹部に樹脂が充填されている。
【０１１２】
表４から、凹部に樹脂が充填された実施例４は、実施例３（表３）に比べ、さらに特性変化が小さくなっていることが分かる。
【０１１３】
＜まとめ＞ 以上に説明した実施例１〜４のセラミック多層基板は、セラミック多層基板が実装された回路基板等からの衝撃や応力が、基板本体に作用しにくい。
【０１１４】
なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。
【０１１５】
例えば、本発明は、基板本体のセラミック層がフェライトセラミックからなるセラミック多層基板に好適に適用することができるが、これに限るものではない。
【符号の説明】
【０１１６】
１０，１０ａ〜１０ｃ，１０ｘ セラミック多層基板
１１ａ 層間接続導体
１１ｂ 内部導体パターン
１２ 基板本体
１２ａ 上面
１２ｂ〜１２ｉ 下面
１２ｐ 孔
１２ｓ，１２ｔ 基板本体
１２ｕ〜１２ｘ 角
１４ 外部電極
１５ コイルパターン
１５ａ，１５ｂ 端子電極
１６，１６ａ，１６ｂ 切欠部
１７，１７ａ〜１７ｄ 凹部
１８，１８ａ，１８ｂ 樹脂
１９，１９ａ〜１９ｄ 樹脂
２０ａ〜２０ｄ 辺
２２ａ〜２２ｄ 中点
３０ａ〜３０ｄ 第１の仮想線
３０ｘ 第１の仮想領域
４０ａ〜４０ｄ 第２の仮想線
４０ｘ 第２の仮想領域
【特許請求の範囲】
【請求項１】
積層されたセラミック層を含み、該セラミック層が積層された方向の片側に矩形の主面を有する基板本体と、
前記基板本体の前記主面に形成された外部電極と、
を備えたセラミック多層基板において、
すべて前記外部電極が、前記基板本体の前記主面の互いに隣接する辺の中点同士を結ぶ第１の仮想線分に重なり、又は該第１の仮想線分で囲まれた第１の仮想領域の内側に配置されていることを特徴とする、セラミック多層基板。
【請求項２】
すべて前記外部電極が、互いに隣接する前記第１の仮想線分の中点同士を結ぶ第２の仮想線分に重なり、又は該第２の仮想線分で囲まれた第２の仮想領域の内側に配置されていることを特徴とする、請求項１に記載のセラミック多層基板。
【請求項３】
前記基板本体は、本来は矩形である前記主面の角を含む部分が切り欠かれ、前記主面から後退した切欠部が形成されていることを特徴とする、請求項１又は２に記載のセラミック多層基板。
【請求項４】
前記切欠部に樹脂が充填されていることを特徴とする、請求項３に記載のセラミック多層基板。
【請求項５】
前記基板本体は、前記主面の中央部分に孔が形成され、該孔に連通する凹部が形成され、該凹部に樹脂が充填されていることを特徴とする、請求項１乃至４に記載のセラミック多層基板。
【請求項６】
前記セラミック層は、フェライトセラミックからなることを特徴とする、請求項１乃至５のいずれか一つに記載のセラミック多層基板。
【請求項１】
積層されたセラミック層を含み、該セラミック層が積層された方向の片側に矩形の主面を有する基板本体と、
前記基板本体の前記主面に形成された外部電極と、
を備えたセラミック多層基板において、
すべて前記外部電極が、前記基板本体の前記主面の互いに隣接する辺の中点同士を結ぶ第１の仮想線分に重なり、又は該第１の仮想線分で囲まれた第１の仮想領域の内側に配置されていることを特徴とする、セラミック多層基板。
【請求項２】
すべて前記外部電極が、互いに隣接する前記第１の仮想線分の中点同士を結ぶ第２の仮想線分に重なり、又は該第２の仮想線分で囲まれた第２の仮想領域の内側に配置されていることを特徴とする、請求項１に記載のセラミック多層基板。
【請求項３】
前記基板本体は、本来は矩形である前記主面の角を含む部分が切り欠かれ、前記主面から後退した切欠部が形成されていることを特徴とする、請求項１又は２に記載のセラミック多層基板。
【請求項４】
前記切欠部に樹脂が充填されていることを特徴とする、請求項３に記載のセラミック多層基板。
【請求項５】
前記基板本体は、前記主面の中央部分に孔が形成され、該孔に連通する凹部が形成され、該凹部に樹脂が充填されていることを特徴とする、請求項１乃至４に記載のセラミック多層基板。
【請求項６】
前記セラミック層は、フェライトセラミックからなることを特徴とする、請求項１乃至５のいずれか一つに記載のセラミック多層基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−１１４３４５（Ｐ２０１２−１１４３４５Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１０−２６３７３４（Ｐ２０１０−２６３７３４）
【出願日】平成２２年１１月２６日（２０１０．１１．２６）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２２年１１月２６日（２０１０．１１．２６）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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