プリント配線基板、電子装置、高圧電源装置及び画像形成装置
【課題】フロー半田付け工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護する。
【解決手段】電子装置は、例えば、半田噴流を用いて半田付けされるプリント配線基板と、プリント配線基板に設けられた半導体部品と、プリント配線基板に設けられた圧電素子とを備える。とりわけ、電子装置は、半導体部品と圧電素子とを結ぶライン上に挿入され、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護する１つ以上のインダクタを備えている。
【解決手段】電子装置は、例えば、半田噴流を用いて半田付けされるプリント配線基板と、プリント配線基板に設けられた半導体部品と、プリント配線基板に設けられた圧電素子とを備える。とりわけ、電子装置は、半導体部品と圧電素子とを結ぶライン上に挿入され、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護する１つ以上のインダクタを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電素子を搭載したプリント配線基板に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置は、良好な転写を行うために、通常、高圧（商用電源電圧よりも高い数百Ｖ以上の電圧）が転写ローラに印加され、かつ、１０μＡ程度の電流が転写ローラに通電される。このような高圧を発生するために、従来、巻線式の電磁トランスが使用されてきた。しかし、高圧電源装置の小型化・軽量化を達成するために、圧電トランス（圧電セラミックトランス）を用いることが検討されている。圧電トランスは、電磁トランス以上の効率で高電圧を発生でき、しかも、一次側と二次側の電極間を絶縁するためのモールド加工も不要である。そのため、高圧電源装置を小型・軽量にできるという利点がもたらされる（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２０６１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、電子装置に電子部品を半田付けするための方法として、フロー半田付け法が知られている。フロー半田付け法は、電子部品を実装したプリント配線基板にフラックスを塗布した後、溶融半田を収容した半田フロー槽に当該基板を浸漬することで半田付けを行う方法である。より具体的には、半田フロー槽に溶融半田の噴流（半田噴流）を形成し、半田噴流の頂部と基板とを接触させることで、半田付けが行われる。このフロー半田付け工程における予備加熱過程や半田フロー槽を通過させる過程において、圧電トランスは、数百度まで熱せられるため、焦電効果によってその端子に高電圧が発生する。すなわち、圧電トランスの一次側の端子と半田付けランドとの間に生じたギャップに火花放電が発生する。このときの放電電圧は概ね数百〜数千Ｖに達する。また、圧電トランスの二次側の端子に蓄積された電荷量は少なく、火花にまでは成長しないまでも、数百〜数千Ｖの放電電圧が発生する。
【０００５】
これに対して、ＬＳＩやトランジスタなど半導体部品の端子の静電耐圧は、概ね数百Ｖ程度である。このため、焦電効果による放電が発生した際に、圧電トランス端子の半田付けランドの延長上に繋がっている半導体部品が静電耐圧破壊を起こす可能性がある。
【０００６】
そこで、本発明は、このような課題および他の課題のうち、少なくとも１つを解決することを目的とする。例えば、本発明は、フロー半田付け工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。
【課題を解決するための手段】
【０００７】
本発明のプリント配線基板は、 例えば、半導体部品と圧電素子を搭載して、半導体部品と圧電素子とを結ぶライン上に挿入され、半田付け工程において前記圧電素子から発生する放電現象から前記半導体部品を保護する１つ以上のインダクタとを備える。
本発明の電子装置は、例えば、半田噴流を用いて半田付けされるプリント配線基板と、プリント配線基板に設けられた半導体部品と、プリント配線基板に設けられた圧電素子とを備える。とりわけ、電子装置は、半導体部品と圧電素子とを結ぶライン上に挿入され、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護する１つ以上のインダクタを備える。
【発明の効果】
【０００８】
本発明によれば、インダクタを設けることで、圧電素子の放電現象から半導体部品を安価かつ簡単な方法で保護することができる。
【図面の簡単な説明】
【０００９】
【図１】実施例１における高圧電源装置の回路図である。
【図２】高電圧電源装置の各部における動作波形を示した図である。
【図３】圧電素子１０１Ｙ、共振用コンデンサ１１５Ｙ、共振用インダクタ１１２Ｙ、スイッチング素子であるＦＥＴ １１１Ｙ、コンデンサ１２０Ｙ及びインダクタ１２１Ｙのプリント配線基板３００上での具体的な配置例を示した図である。
【図４】プリント配線基板３００をフロー実装する場合の圧電素子の温度上昇及び電圧上昇を示した図である。
【図５】実施例２係る高圧電源装置を示した回路図である。
【図６】プリント配線基板３００上における圧電素子１０１Ｙ、共振用コンデンサ１１５Ｙ、共振用インダクタ１１２Ｙ、ＦＥＴ １１１Ｙ、コンデンサ１２０Ｙ、インダクタ１２１Ｙ及びインダクタ１２２Ｙの具体的配置例を示した図である。
【図７】プリント配線基板３００をフロー実装する場合の圧電素子の温度上昇及び電圧上昇を示した図である。
【図８】実施例３に係る高圧電源装置を示す回路図である。
【発明を実施するための形態】
【００１０】
以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。なお、図面及び明細書において共通する部分には同一の参照符号を付すことで、説明を簡潔にする。
【００１１】
［実施例１］
本発明は、圧電素子と半導体部品とを搭載するプリント配線基板を備えた電子装置であれば適用できるため、高圧電源装置である必要はない。また、本発明は、正電圧又は負電圧どちらを出力する高圧電源装置に対しても有効である。ここでは一例として、正電圧を出力する高圧電源装置について説明する。
【００１２】
図１が示す実施例１によれば、半導体部品（例：ＦＥＴ １１１Ｙ）と圧電素子１０１Ｙとを結ぶライン上に１つ以上のインダクタ（例：インダクタ１２１Ｙ）を設ける。インダクタ１２１Ｙは、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護する役割を果たす。
【００１３】
図１において、圧電素子１０１Ｙは、高圧電源装置における圧電トランスである。圧電素子１０１Ｙの二次側端子ｓからの出力はダイオード１０２Ｙ、１０３Ｙ及び高圧コンデンサ１０４Ｙによって負電圧に整流平滑される。整流された出力は、出力端１１６Ｙから負荷である帯電ローラや転写ローラに供給される。出力電圧は抵抗１０５Ｙ、１０６Ｙ、１０７Ｙによって分圧され、保護用抵抗１０８Ｙを介してオペアンプ１０９Ｙの非反転入力端子（＋端子）に入力される。他方、オペアンプの反転入力端子（−端子）には抵抗１１４Ｙを介して制御部であるコントローラからアナログ信号である高圧電源の制御信号（Ｖｃｏｎｔ）が接続端子１１８Ｙに入力される。オペアンプ１０９Ｙと抵抗１１４Ｙとコンデンサ１１３Ｙにて誤差増幅器を構成する。オペアンプ１０９Ｙの出力端はＶＣＯ １１０Ｙに接続されている。ＶＣＯは電圧制御発振器の略称である。ＶＣＯ １１０Ｙの出力端は、ＦＥＴ １１１Ｙのゲートと接続されている。共振用インダクタ１１２Ｙと共振用コンデンサ１１５ＹによってＬＣ共振回路が形成されており、このＬＣ共振回路とＦＥＴ １１１Ｙとが並列に接続されている。共振用コンデンサ１１５Ｙは、ＬＣ共振回路を形成するために、圧電素子及び１つ以上のインダクタに対して並列に接続された第２コンデンサの一例である。ＶＣＯ １１０Ｙは入力電圧が上がると出力周波数を上げ、入力電圧が下がると出力周波数を下げるように動作する、従って、ＶＣＯ １１０Ｙからは入力レベルに応じた周波数が出力されることとなる。ＶＣＯ １１０Ｙの出力信号がＬＣ共振回路を駆動することで、最終的に制御信号（Ｖｃｏｎｔ）に応じた電源電圧が圧電素子１０１Ｙの一次側端子ｐに供給される。
【００１４】
ところで、半田噴流を用いて半田付けされるプリント配線基板の焦電効果を説明する。圧電素子１０１Ｙとその駆動回路とがプリント配線基板上に自動実装される際、これらは半田フロー槽に入る。半田フロー槽内では圧電素子１０１Ｙが予備加熱や半田噴流によって加熱されるため、圧電素子１０１Ｙの表面の分極バランスが崩れる。分極バランスが崩れると、圧電素子１０１Ｙの１次側端子ｐには電荷が発生する。発生する電荷の電荷量Ｑｃｏｎｓｔは圧電素子１０１Ｙの長さや厚みに依存する電荷量であり、圧電素子１０１Ｙの形状によって異なる。圧電素子１０１Ｙの一次側端子ｐが半田によってランドと接続されるまでは、一次側端子ｐとランドとがＯＰＥＮ状態にある。よって、半田フロー槽内の熱によって圧電素子１０１Ｙの一次側端子ｐに発生した電荷は、一次側端子ｐにおける電圧が放電開始電圧Ｖ１以上になった時に一次側端子ｐからランドへと放電する。一度に放電される電荷量Ｑｓｐａｒｋは、圧電素子１０１Ｙの１次側の寄生容量Ｃ０と、放電開始電圧Ｖ１により算出できる（Ｑｓｐａｒｋ＝Ｃ０×Ｖ１）。ランドへ放電された電荷は、さらにランドに近接した周辺パターンへと放電しながら伝搬していく。電荷が伝搬していく過程で、ＦＥＴ １１１Ｙのドレインに電荷が放電されると、ＦＥＴ １１１ＹのドレインにＶ１が印加される。一般的にＶ１は高電圧である。もし、ＦＥＴ １１１Ｙの耐圧ＶｘよりもＶ１が大きければ、ＦＥＴ １１１Ｙのドレイン端子にストレスを加えてしまう可能性がある。そこで、実施例１では、半導体部品が備える電源側端子と圧電素子とを結ぶライン上に第１インダクタが挿入されている。
【００１５】
図１（ａ）ないし図１（ｃ）によれば、第１インダクタの一例として、インダクタ１２１Ｙが示されている。図１（ａ）によれば、共振用インダクタ１１２Ｙの一端は、電源Ｖｃｃとコンデンサ１２０Ｙの一端とに接続されている。コンデンサ１２０Ｙの他端はグランドに接続されている。共振用インダクタ１１２Ｙの他端は、ＦＥＴ １１１Ｙのドレインと共振用コンデンサ１１５Ｙの一端とインダクタ１２１Ｙの一端とに接続されている。インダクタ１２１Ｙの他端は圧電素子１０１Ｙの一次側端子ｐとに接続されている。共振用コンデンサ１１５Ｙの他端は、圧電素子１０１Ｙのグランド端子ｇとグランドとＦＥＴ １１１Ｙのソースとに接続されている。図１（ｂ）及び図１（ｃ）によれば、インダクタ１２１Ｙの挿入箇所が変更されている。図１（ｂ）によれば、共振用インダクタ１１２Ｙの他端が、ＦＥＴ １１１Ｙのドレインとインダクタ１２１Ｙの一端とに接続されている。インダクタ１２１Ｙの他端は、共振用コンデンサ１１５Ｙの一端と圧電素子１０１Ｙの一次側端子ｐとに接続されている。図１（ｃ）によれば、共振用インダクタ１１２Ｙの他端が、インダクタ１２１Ｙの一端と共振用コンデンサ１１５Ｙの一端と圧電素子１０１Ｙの一次側端子ｐとに接続されている。インダクタ１２１Ｙの他端は、ＦＥＴ １１１Ｙのドレインと接続されている。このように、実施例１によれば、半導体部品が備える複数の端子のうち電源側端子と圧電素子とを結ぶライン上にインダクタ１２１Ｙが挿入されている。
【００１６】
図２において、２００は、ＦＥＴ １１１Ｙのゲートに印加される電圧波形を示す。２０１は、ＦＥＴ １１１Ｙのドレインに現れる電圧波形を示している。２０２は、共振用インダクタ１１２Ｙに流れる電流を表している。ＦＥＴ １１１Ｙがオンすると共振用インダクタ１１２Ｙに電流が流れて、共振用インダクタ１１２Ｙにエネルギが蓄積される。次にＦＥＴ １１１Ｙがオフすると、この共振用インダクタ１１２Ｙと共振用コンデンサ１１５Ｙとの間で、２０１で示すように共振現象が発生する。この共振電圧が０ＶのときにＦＥＴ １１１Ｙのオン期間が始まるようにＦＥＴ １１１Ｙを駆動することで、効率の良い共振駆動を連続的に繰り返すことができる。
【００１７】
ＦＥＴ １１１Ｙがオンした場合、共振用インダクタ１１２Ｙを通過して電流がＦＥＴ １１１Ｙに流れる。続いてＦＥＴ １１１Ｙをオフした後、共振用インダクタ１１２Ｙの誘導性作用により共振用コンデンサ１１５Ｙを充電するように電流が流れ続ける。さらに、共振用インダクタ１１２Ｙに流れる電流が０になって、ＦＥＴ １１１Ｙのドレインに現れる電圧が最大となった後は、逆に電流の回生動作が開始される。これにより、共振用コンデンサ１１５Ｙ及びＦＥＴ １１１Ｙ内の回生ダイオード（不図示）より電流が電源Ｖｃｃ側に流れ込む。圧電素子１０１Ｙは、この共振動作により十分に昇圧された電圧を一次側に印加されて振動を起こし、２次側に高電圧を発生させることとなる。
【００１８】
図３においては、プリント配線基板３００は図中に示す矢印の方向に搬送され、半田フロー槽に進入していくものとする。プリント配線基板３００は半田噴流３０１によって半田付けされる。
【００１９】
図３が示す状態１は、プリント配線基板３００の全体が半田フロー槽内で徐々に加熱されて行く状態である。状態２は、圧電素子１０１Ｙの一次側端子ｐがランドと半田付けされる直前の状態である。状態２の時に、一次側端子ｐとランドとの間で放電が発生する。状態３は、一次側端子ｐがランドと半田付けされる時の状態である。状態４は、一次側端子ｐがランドと半田付けされ、半田フロー槽内を通過していく状態である。
【００２０】
図４によると、曲線４１０は、時間の経過に対する圧電素子１０１Ｙの一次側端子ｐの温度上昇を表している。曲線４１１は一次側端子ｐの電圧の変化を表している。曲線４１２はインダクタ１２１Ｙの圧電素子１０１Ｙ側電圧の変化を表している。曲線４１３は、インダクタ１２１ＹのＦＥＴ １１１Ｙ側電圧の変化を示している。図４における横軸は時間軸を示している。図３と図４に示す状態１ないし４はそれぞれ一致している。
【００２１】
図４を参照すると、状態１では、時間軸にそってプリント配線基板３００の全体が徐々に加熱されていくため、曲線４１０が示す圧電素子１０１Ｙの表面温度が徐々に上昇する。圧電素子１０１Ｙの温度上昇により圧電素子１０１Ｙの一次側に電荷が発生するため、曲線４１１が示す圧電素子１０１Ｙの一次側端子ｐの電圧も上昇する。ただし、状態１ではインダクタ１２１Ｙには電荷が存在しないため、インダクタ１２１Ｙにおける圧電素子１０１Ｙ側の電圧及びＦＥＴ １１１Ｙ側の電圧はそれぞれ０Ｖのままである。
【００２２】
曲線４１１が示すように、一次側端子ｐの電圧が放電開始電圧Ｖ１以上になると状態２へ遷移する。状態２では一次側端子ｐからランドに対して放電が起こる。放電された電荷（電荷量Ｑｓｐａｒｋ）は、インダクタ１２１Ｙの圧電素子１０１Ｙ側に電圧を発生させる。曲線４１２が示すように、発生した電圧は、放電開始電圧Ｖ１をピークとした電圧となる。一方、曲線４１３が示すように、インダクタ１２１ＹのＦＥＴ １１１Ｙ側の電圧はＶ１より小さいＶ３をピークとした波形となる。これは急峻な電荷移動に対して、インダクタ１２１Ｙがハイインピーダンスの抵抗として機能するからである。すなわち、インダクタ１２１Ｙは電荷の通過を妨げる。このインダクタ１２１Ｙの働きにより、インダクタ１２１ＹにおけるＦＥＴ １１１Ｙ側の電圧が低く抑えられる。よって、ＦＥＴ １１１Ｙのドレインへ電荷が放電するのを抑制でき、ＦＥＴ １１１Ｙのドレインにかかる電気的ストレスを緩和できる。
【００２３】
具体的には、電荷の放電時間を１０ｎＳ〜１００ｎＳとし、その周波数を１０ＭＨｚ〜１００ＭＨｚとすれば、インダクタ１２１Ｙのインピーダンス特性が１ＫΩ程度となればよい。このようなインピーダンス特性のインダクタ１２１Ｙは、比較的に安価なフェライトビーズ等によって実現できる。
【００２４】
インダクタ１２１Ｙを通過した電荷は、最終的には共振用インダクタ１１２Ｙを経由して、電源Ｖｃｃへのラインとグランドパターンとの間に存在するコンデンサ１２０Ｙへと流れ込む。なお、図１に示す高圧電源装置を動作させる際、ＦＥＴ １１１Ｙのゲートに入力される入力波形の周波数は１５０ｋＨｚ〜２００ｋＨｚで、共振用インダクタ１１２Ｙと共振用コンデンサ１１５Ｙによる共振波形の周波数も１５ｋＨｚ〜２００ｋＨｚである。インダクタ１２１Ｙは１５０ｋＨｚ〜２００ｋＨｚの周波数領域では１〜２Ω程度のインピーダンスしかもたない。よって、インダクタ１２１Ｙは高圧電源装置の駆動動作に影響を及ぼさない。
【００２５】
なお、状態２では、圧電素子１０１Ｙの一次側端子からランドに対して放電が複数回発生することがある。放電回数は、半田フロー槽内の温度条件や圧電素子１０１Ｙの一次側端子のクリンチ状態などに依存して異なる。
【００２６】
圧電素子１０１Ｙの一次側端子が半田噴流３０１によって半田付けされると、状態２から状態３へ遷移する。圧電素子１０１Ｙの一次側端子ｐがランドと半田付けされると、一次側端子ｐとランド間での放電が起こらなくなる。圧電素子１０１Ｙの表面で発生した電荷は、そのままインダクタ１２１Ｙと共振用インダクタ１１２Ｙとを経由してコンデンサ１２０Ｙへ流れ込む。そのため、曲線４１１、曲線４１２及び曲線４１３が示す通り、圧電素子１０１Ｙ、インダクタ１２１Ｙの両端及びＶｃｃラインに発生する電圧は同電位（ここではＶ２）となる。このとき発生する電圧Ｖ２は、圧電素子１０１Ｙの１次側の寄生容量Ｃ０、圧電素子１０１Ｙの１次側端子に発生した電荷の電荷量Ｑｃｏｎｓｔ、コンデンサ１２０Ｙの容量Ｃ１を用いて、次式により簡易的に表現できる。
【００２７】
Ｖ２＝Ｑｃｏｎｓｔ ／ （Ｃ１＋Ｃ０）
なお、Ｖｘ≧Ｖ２が満たされれば、ＦＥＴ １１１Ｙを保護することができる。すなわち、容量Ｃ１と、電荷量Ｑｃｏｎｓｔと、寄生容量Ｃ０と、耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ０）
が成立すればよい。例えば、コンデンサ１２０Ｙとして、容量Ｃ１が十分に大きいコンデンサを選定することで、Ｖ２をＦＥＴ １１１Ｙの耐圧Ｖｘよりも十分に低い値とすることができる。
【００２８】
圧電素子１０１Ｙの全端子の半田付けが完了すると状態４へ遷移する。半田フロー工程からプリント配線基板３００が出て行く状態である状態４では、プリント配線基板３００の温度及び圧電素子１０１Ｙの表面温度が、曲線４１０に示す通り、徐々に低下して行く。また、曲線４１１、曲線４１２、曲線４１３が示す通り、圧電素子１０１Ｙ、インダクタ１２１Ｙの両端及びＶｃｃラインの電位は同電位である。これらの電位は、圧電素子１０１Ｙの表面温度の低下に比例して下がって行く。
【００２９】
このように実施例１によれば、半導体部品と圧電素子とを結ぶライン上にインダクタ１２１Ｙを挿入したので、半田付工程において圧電素子から発生する放電現象から半導体部品を安価かつ簡単な方法で保護することができる。とりわけ、実施例１では、半導体部品が備える複数の端子のうち電源側端子と圧電素子とを結ぶライン上に第１インダクタとしてインダクタ１２１を設けている。また、半導体部品の電源側端子と電源とを接続するラインに対して一端が接続され、他端がグランドに接続された第１コンデンサであるコンデンサ１２０Ｙをさらに設けると、半導体部品の保護効果が高まる。とりわけ、コンデンサ１２０Ｙの容量Ｃ１は、Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ０）を満たすように決定される。なお、インダクタ１２１Ｙは１つであってもよいし、複数であってもよい。
【００３０】
［実施例２]
実施例２では、圧電素子１０１Ｙのグランド側端子ｇに第２インダクタを備えることを特徴とする。なお、第２インダクタは、実施例１で説明したインダクタ１２１Ｙとともに用いられてもよいし、単独で用いられてもよい。以下では、前者について説明する。実施例１と共通する事項には同一の参照符号を付与することで説明を簡潔にする。
【００３１】
圧電素子１０１Ｙの周辺にはグランド（ＧＮＤ）パターンが配置される。このＧＮＤパターンが、半田フロー槽のグランドと繋がっている場合、圧電素子１０１のグランド側端子ｇからランドへ放電された電荷は、グランド側端子ｇに対応したランドと繋がるＧＮＤパターンを経由して半田フロー糟へ放出される。よって、ＦＥＴ １１１Ｙのソースに電位が発生することはない。しかし、圧電素子１０１Ｙと直接繋がるＧＮＤパターンが半田フロー槽のグランドに対して浮いた状態のまま実装されると、圧電素子１０１Ｙのグランド側端子ｇから放電した電荷がＦＥＴ １１１Ｙのソースへ流れ込んでしまう。その結果、ＦＥＴ １１１Ｙのソースに電気的なストレスが加わる可能性がある。
【００３２】
そこで、実施例２では、圧電素子１０１Ｙと直接繋がるＧＮＤパターンが半田フロー槽のＧＮＤに対して浮いた状態であっても、ＦＥＴ １１１Ｙを保護できるようにする。そのために、圧電素子１０１Ｙのグランド側端子ｇとグランドとを結ぶライン上に第２インダクタを挿入する。
【００３３】
図５は、実施例２係る高圧電源装置を示した回路図である。図５によれば、半導体部品が備える複数の端子のうちグランド側端子と圧電素子とを結ぶライン上に第２インダクタとしてインダクタ１２２Ｙが挿入されている。図５（ａ）によれば、インダクタ１２２Ｙの一端は圧電素子１０１Ｙのグランド側端子ｇと接続されている。インダクタ１２２Ｙの他端は共振用コンデンサ１１５Ｙの他端、ＦＥＴ １１１Ｙのソース及びグランドに接続されている。図５（ｂ）によれば、インダクタ１２２Ｙの一端は圧電素子１０１Ｙのグランド側端子ｇ、共振用コンデンサ１１５Ｙの他端及びグランドに接続されている。インダクタ１２２Ｙの他端はＦＥＴ １１１Ｙのソースに接続されている。図５（ｃ）によれば、インダクタ１２２Ｙの一端は圧電素子１０１Ｙのグランド側端子ｇ及び共振用コンデンサ１１５Ｙの他端に接続されている。インダクタ１２２Ｙの他端はＦＥＴ １１１Ｙのソース及びグランドに接続されている。このようにインダクタ１２２Ｙの挿入位置は種々考えられるが、いずれの場合にも放電からの保護効果はほとんど変らない。
【００３４】
図６は、プリント配線基板３００上における圧電素子１０１Ｙ、共振用コンデンサ１１５Ｙ、共振用インダクタ１１２Ｙ、ＦＥＴ １１１Ｙ、コンデンサ１２０Ｙ、インダクタ１２１Ｙ及びインダクタ１２２Ｙの具体的配置例を示した図である。基板は図中に示す矢印の方向に搬送され、半田フロー槽に進入していくものとする。図６の状態１は、プリント配線基板３００の全体が半田フロー槽内で徐々に加熱されていく状態である。図６の状態２は、圧電素子１０１Ｙのグランド側端子ｇが、ランドと半田付けされる直前の状態である。この状態の時に、グランド側端子ｇとランドとの間で放電が発生する。図６の状態３は、グランド側端子ｇがランドと半田付けされる状態である。図６の状態４は、グランド側端子ｇがランドと半田付けされ、プリント配線基板３００が半田フロー槽内を通過していく状態である。
【００３５】
図７は、プリント配線基板３００をフロー実装する場合の圧電素子の温度上昇及び電圧上昇を示した図である。図７において、曲線７１１は、グランド側端子ｇにおける電圧の変化を示している。曲線７１２は、インダクタ１２２Ｙの圧電素子１０１Ｙ側における電圧の変化を示している。曲線７１３は、インダクタ１２２ＹのＦＥＴ １１１Ｙ側における電圧の変化を示している。
【００３６】
状態１では、プリント配線基板３００は時間の経過とともに徐々に加熱されていく。そのため、曲線４１０が示すように、圧電素子１０１Ｙのグランド側端子の温度も徐々に上昇する。圧電素子１０１Ｙの温度上昇によりグランド側端子ｇに焦電効果による電荷が発生する。ただし、グランド側端子ｇに発生する電荷は、圧電素子１０１Ｙの一次側端子ｐに発生する電荷と逆特性の電荷となる。そのため、曲線７１１が示すように、圧電素子１０１Ｙのグランド側端子ｇにはマイナスの電圧が発生する。状態１においてインダクタ１２２Ｙには電荷が存在しない。よって、インダクタ１２２Ｙの圧電素子１０１Ｙ側の電圧及びＦＥＴ １１１Ｙ側の電圧はそれぞれ０Ｖのままである。
【００３７】
曲線７１１が示すように、圧電素子１０１Ｙのグランド側端子ｇにおける電圧が放電開始電圧Ｖ１になると、状態２へ遷移する。状態２ではグランド側端子ｇからランドに対して放電が起こる。放電された電荷（電荷量Ｑｓｐａｒｋ）は、インダクタ１２２Ｙの圧電素子１０１Ｙ側に電圧を発生する。曲線７１２が示すようにこの電圧は、放電開始電圧Ｖ１をピークとした電圧となる。一方で、曲線７１３が示すように、インダクタ１２２ＹのＦＥＴ １１１Ｙ側における電圧はＶ１よりレベルが小さいＶ３をピークとした波形となる。これは急峻な電荷の移動に対して、インダクタ１２２Ｙがハイインピーダンスの抵抗として機能する。その結果、電荷はインダクタ１２２Ｙを通過することを妨げられる。インダクタ１２２も、インダクタ１２１Ｙと同様の理由から、例えば、インピーダンス特性が１ｋΩ程度のフェライトビーズ等を採用できる。
【００３８】
図７が示すように、圧電素子１０１Ｙのグランド側端子、インダクタ１２２Ｙの両端、及び、コンデンサ１２０Ｙとグランドラインに発生する各電圧はいずれも同電位のＶ２となる。電圧Ｖ２は、圧電素子１０１Ｙのグランド側端子の寄生容量Ｃ２、圧電素子１０１Ｙのグランド側端子の発生電荷をＱｃｏｎｓｔ、コンデンサ１２０Ｙの容量をＣ１とした場合、次式で簡易的に表現できる。
【００３９】
Ｖ２＝Ｑｃｏｎｓｔ ／ （Ｃ１＋Ｃ２）
なお、ＦＥＴ１１１Ｙの耐圧Ｖｘに対して、Ｖｘ≧Ｖ２が満たされれば、ＦＥＴ １１１Ｙを保護することができる。すなわち、容量Ｃ１と、電荷量Ｑｃｏｎｓｔと、寄生容量Ｃ２と、耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ２）
が成立すればよい。例えば、コンデンサ１２０Ｙとして、容量Ｃ１が十分に大きいコンデンサを選定することで、Ｖ２をＦＥＴ １１１Ｙの耐圧Ｖｘよりも十分に低い値とすることができる。
【００４０】
このように実施例２によれば、半導体部品が備えるグランド側端子と圧電素子とを結ぶライン上に第２インダクタを挿入することで、半田付工程において圧電素子から発生する放電現象から半導体部品を安価かつ簡単な方法で保護することができる。なお、インダクタ１２２Ｙは１つであってもよいし、複数であってもよい。
【００４１】
［実施例３］
実施例３では、共振用コンデンサ１１５Ｙを圧電素子１０１Ｙの寄生容量で実現する発明について説明する。この技術思想は、実施例１及び２で説明したすべての回路において実現可能であるが、ここでは代表例について説明する。
【００４２】
図８は、実施例３に係る高圧電源装置を示す回路図である。とりわけ、図８（ａ）は図１（ａ）及び図１（ｂ）に対応しており、図８（ｂ）は図１（ｃ）に対応している。いずれにおいても共振用コンデンサ１１５Ｙが圧電素子１０１Ｙの寄生容量によって置換されている。上述したＬＣ共振回路は、共振用インダクタ１１２Ｙと、圧電素子１０１Ｙの寄生容量ＣＯによって形成されている。なお、圧電素子１０１Ｙの寄生容量は、圧電素子１０１Ｙの長さや厚みに依存する。
【００４３】
圧電素子１０１Ｙの形成条件をコントロールし、寄生容量ばらつきを抑えることで、外付けの共振用コンデンサ１１５Ｙを削減できるため、コストダウンを実現できる。例えば、圧電素子１０１Ｙの寄生容量が約４５０ｐＦ〜５５０ｐＦであれば、共振用インダクタ１１２Ｙを１００μＨとすることで安定したＬＣ共振駆動を実現できる。
【００４４】
［他の実施形態］
上述したように、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護するために、半導体部品と圧電素子とを結ぶライン上に１つ以上のインダクタを設ける技術思想は、高圧電源装置に限らず、各種の電子装置に適用できる。高圧電源装置においては、例えば、圧電素子は圧電トランスであり、半導体部品は圧電トランスを駆動するためのスイッチング素子となろう。また、高圧電源装置は、電子写真方式の画像形成装置に搭載される電源装置であってもよい。この場合、高圧電源装置は、転写部または帯電部の少なくとも一方に高圧のバイアスを印加する電源装置として機能する。
【技術分野】
【０００１】
本発明は、圧電素子を搭載したプリント配線基板に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置は、良好な転写を行うために、通常、高圧（商用電源電圧よりも高い数百Ｖ以上の電圧）が転写ローラに印加され、かつ、１０μＡ程度の電流が転写ローラに通電される。このような高圧を発生するために、従来、巻線式の電磁トランスが使用されてきた。しかし、高圧電源装置の小型化・軽量化を達成するために、圧電トランス（圧電セラミックトランス）を用いることが検討されている。圧電トランスは、電磁トランス以上の効率で高電圧を発生でき、しかも、一次側と二次側の電極間を絶縁するためのモールド加工も不要である。そのため、高圧電源装置を小型・軽量にできるという利点がもたらされる（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２０６１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、電子装置に電子部品を半田付けするための方法として、フロー半田付け法が知られている。フロー半田付け法は、電子部品を実装したプリント配線基板にフラックスを塗布した後、溶融半田を収容した半田フロー槽に当該基板を浸漬することで半田付けを行う方法である。より具体的には、半田フロー槽に溶融半田の噴流（半田噴流）を形成し、半田噴流の頂部と基板とを接触させることで、半田付けが行われる。このフロー半田付け工程における予備加熱過程や半田フロー槽を通過させる過程において、圧電トランスは、数百度まで熱せられるため、焦電効果によってその端子に高電圧が発生する。すなわち、圧電トランスの一次側の端子と半田付けランドとの間に生じたギャップに火花放電が発生する。このときの放電電圧は概ね数百〜数千Ｖに達する。また、圧電トランスの二次側の端子に蓄積された電荷量は少なく、火花にまでは成長しないまでも、数百〜数千Ｖの放電電圧が発生する。
【０００５】
これに対して、ＬＳＩやトランジスタなど半導体部品の端子の静電耐圧は、概ね数百Ｖ程度である。このため、焦電効果による放電が発生した際に、圧電トランス端子の半田付けランドの延長上に繋がっている半導体部品が静電耐圧破壊を起こす可能性がある。
【０００６】
そこで、本発明は、このような課題および他の課題のうち、少なくとも１つを解決することを目的とする。例えば、本発明は、フロー半田付け工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。
【課題を解決するための手段】
【０００７】
本発明のプリント配線基板は、 例えば、半導体部品と圧電素子を搭載して、半導体部品と圧電素子とを結ぶライン上に挿入され、半田付け工程において前記圧電素子から発生する放電現象から前記半導体部品を保護する１つ以上のインダクタとを備える。
本発明の電子装置は、例えば、半田噴流を用いて半田付けされるプリント配線基板と、プリント配線基板に設けられた半導体部品と、プリント配線基板に設けられた圧電素子とを備える。とりわけ、電子装置は、半導体部品と圧電素子とを結ぶライン上に挿入され、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護する１つ以上のインダクタを備える。
【発明の効果】
【０００８】
本発明によれば、インダクタを設けることで、圧電素子の放電現象から半導体部品を安価かつ簡単な方法で保護することができる。
【図面の簡単な説明】
【０００９】
【図１】実施例１における高圧電源装置の回路図である。
【図２】高電圧電源装置の各部における動作波形を示した図である。
【図３】圧電素子１０１Ｙ、共振用コンデンサ１１５Ｙ、共振用インダクタ１１２Ｙ、スイッチング素子であるＦＥＴ １１１Ｙ、コンデンサ１２０Ｙ及びインダクタ１２１Ｙのプリント配線基板３００上での具体的な配置例を示した図である。
【図４】プリント配線基板３００をフロー実装する場合の圧電素子の温度上昇及び電圧上昇を示した図である。
【図５】実施例２係る高圧電源装置を示した回路図である。
【図６】プリント配線基板３００上における圧電素子１０１Ｙ、共振用コンデンサ１１５Ｙ、共振用インダクタ１１２Ｙ、ＦＥＴ １１１Ｙ、コンデンサ１２０Ｙ、インダクタ１２１Ｙ及びインダクタ１２２Ｙの具体的配置例を示した図である。
【図７】プリント配線基板３００をフロー実装する場合の圧電素子の温度上昇及び電圧上昇を示した図である。
【図８】実施例３に係る高圧電源装置を示す回路図である。
【発明を実施するための形態】
【００１０】
以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。なお、図面及び明細書において共通する部分には同一の参照符号を付すことで、説明を簡潔にする。
【００１１】
［実施例１］
本発明は、圧電素子と半導体部品とを搭載するプリント配線基板を備えた電子装置であれば適用できるため、高圧電源装置である必要はない。また、本発明は、正電圧又は負電圧どちらを出力する高圧電源装置に対しても有効である。ここでは一例として、正電圧を出力する高圧電源装置について説明する。
【００１２】
図１が示す実施例１によれば、半導体部品（例：ＦＥＴ １１１Ｙ）と圧電素子１０１Ｙとを結ぶライン上に１つ以上のインダクタ（例：インダクタ１２１Ｙ）を設ける。インダクタ１２１Ｙは、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護する役割を果たす。
【００１３】
図１において、圧電素子１０１Ｙは、高圧電源装置における圧電トランスである。圧電素子１０１Ｙの二次側端子ｓからの出力はダイオード１０２Ｙ、１０３Ｙ及び高圧コンデンサ１０４Ｙによって負電圧に整流平滑される。整流された出力は、出力端１１６Ｙから負荷である帯電ローラや転写ローラに供給される。出力電圧は抵抗１０５Ｙ、１０６Ｙ、１０７Ｙによって分圧され、保護用抵抗１０８Ｙを介してオペアンプ１０９Ｙの非反転入力端子（＋端子）に入力される。他方、オペアンプの反転入力端子（−端子）には抵抗１１４Ｙを介して制御部であるコントローラからアナログ信号である高圧電源の制御信号（Ｖｃｏｎｔ）が接続端子１１８Ｙに入力される。オペアンプ１０９Ｙと抵抗１１４Ｙとコンデンサ１１３Ｙにて誤差増幅器を構成する。オペアンプ１０９Ｙの出力端はＶＣＯ １１０Ｙに接続されている。ＶＣＯは電圧制御発振器の略称である。ＶＣＯ １１０Ｙの出力端は、ＦＥＴ １１１Ｙのゲートと接続されている。共振用インダクタ１１２Ｙと共振用コンデンサ１１５ＹによってＬＣ共振回路が形成されており、このＬＣ共振回路とＦＥＴ １１１Ｙとが並列に接続されている。共振用コンデンサ１１５Ｙは、ＬＣ共振回路を形成するために、圧電素子及び１つ以上のインダクタに対して並列に接続された第２コンデンサの一例である。ＶＣＯ １１０Ｙは入力電圧が上がると出力周波数を上げ、入力電圧が下がると出力周波数を下げるように動作する、従って、ＶＣＯ １１０Ｙからは入力レベルに応じた周波数が出力されることとなる。ＶＣＯ １１０Ｙの出力信号がＬＣ共振回路を駆動することで、最終的に制御信号（Ｖｃｏｎｔ）に応じた電源電圧が圧電素子１０１Ｙの一次側端子ｐに供給される。
【００１４】
ところで、半田噴流を用いて半田付けされるプリント配線基板の焦電効果を説明する。圧電素子１０１Ｙとその駆動回路とがプリント配線基板上に自動実装される際、これらは半田フロー槽に入る。半田フロー槽内では圧電素子１０１Ｙが予備加熱や半田噴流によって加熱されるため、圧電素子１０１Ｙの表面の分極バランスが崩れる。分極バランスが崩れると、圧電素子１０１Ｙの１次側端子ｐには電荷が発生する。発生する電荷の電荷量Ｑｃｏｎｓｔは圧電素子１０１Ｙの長さや厚みに依存する電荷量であり、圧電素子１０１Ｙの形状によって異なる。圧電素子１０１Ｙの一次側端子ｐが半田によってランドと接続されるまでは、一次側端子ｐとランドとがＯＰＥＮ状態にある。よって、半田フロー槽内の熱によって圧電素子１０１Ｙの一次側端子ｐに発生した電荷は、一次側端子ｐにおける電圧が放電開始電圧Ｖ１以上になった時に一次側端子ｐからランドへと放電する。一度に放電される電荷量Ｑｓｐａｒｋは、圧電素子１０１Ｙの１次側の寄生容量Ｃ０と、放電開始電圧Ｖ１により算出できる（Ｑｓｐａｒｋ＝Ｃ０×Ｖ１）。ランドへ放電された電荷は、さらにランドに近接した周辺パターンへと放電しながら伝搬していく。電荷が伝搬していく過程で、ＦＥＴ １１１Ｙのドレインに電荷が放電されると、ＦＥＴ １１１ＹのドレインにＶ１が印加される。一般的にＶ１は高電圧である。もし、ＦＥＴ １１１Ｙの耐圧ＶｘよりもＶ１が大きければ、ＦＥＴ １１１Ｙのドレイン端子にストレスを加えてしまう可能性がある。そこで、実施例１では、半導体部品が備える電源側端子と圧電素子とを結ぶライン上に第１インダクタが挿入されている。
【００１５】
図１（ａ）ないし図１（ｃ）によれば、第１インダクタの一例として、インダクタ１２１Ｙが示されている。図１（ａ）によれば、共振用インダクタ１１２Ｙの一端は、電源Ｖｃｃとコンデンサ１２０Ｙの一端とに接続されている。コンデンサ１２０Ｙの他端はグランドに接続されている。共振用インダクタ１１２Ｙの他端は、ＦＥＴ １１１Ｙのドレインと共振用コンデンサ１１５Ｙの一端とインダクタ１２１Ｙの一端とに接続されている。インダクタ１２１Ｙの他端は圧電素子１０１Ｙの一次側端子ｐとに接続されている。共振用コンデンサ１１５Ｙの他端は、圧電素子１０１Ｙのグランド端子ｇとグランドとＦＥＴ １１１Ｙのソースとに接続されている。図１（ｂ）及び図１（ｃ）によれば、インダクタ１２１Ｙの挿入箇所が変更されている。図１（ｂ）によれば、共振用インダクタ１１２Ｙの他端が、ＦＥＴ １１１Ｙのドレインとインダクタ１２１Ｙの一端とに接続されている。インダクタ１２１Ｙの他端は、共振用コンデンサ１１５Ｙの一端と圧電素子１０１Ｙの一次側端子ｐとに接続されている。図１（ｃ）によれば、共振用インダクタ１１２Ｙの他端が、インダクタ１２１Ｙの一端と共振用コンデンサ１１５Ｙの一端と圧電素子１０１Ｙの一次側端子ｐとに接続されている。インダクタ１２１Ｙの他端は、ＦＥＴ １１１Ｙのドレインと接続されている。このように、実施例１によれば、半導体部品が備える複数の端子のうち電源側端子と圧電素子とを結ぶライン上にインダクタ１２１Ｙが挿入されている。
【００１６】
図２において、２００は、ＦＥＴ １１１Ｙのゲートに印加される電圧波形を示す。２０１は、ＦＥＴ １１１Ｙのドレインに現れる電圧波形を示している。２０２は、共振用インダクタ１１２Ｙに流れる電流を表している。ＦＥＴ １１１Ｙがオンすると共振用インダクタ１１２Ｙに電流が流れて、共振用インダクタ１１２Ｙにエネルギが蓄積される。次にＦＥＴ １１１Ｙがオフすると、この共振用インダクタ１１２Ｙと共振用コンデンサ１１５Ｙとの間で、２０１で示すように共振現象が発生する。この共振電圧が０ＶのときにＦＥＴ １１１Ｙのオン期間が始まるようにＦＥＴ １１１Ｙを駆動することで、効率の良い共振駆動を連続的に繰り返すことができる。
【００１７】
ＦＥＴ １１１Ｙがオンした場合、共振用インダクタ１１２Ｙを通過して電流がＦＥＴ １１１Ｙに流れる。続いてＦＥＴ １１１Ｙをオフした後、共振用インダクタ１１２Ｙの誘導性作用により共振用コンデンサ１１５Ｙを充電するように電流が流れ続ける。さらに、共振用インダクタ１１２Ｙに流れる電流が０になって、ＦＥＴ １１１Ｙのドレインに現れる電圧が最大となった後は、逆に電流の回生動作が開始される。これにより、共振用コンデンサ１１５Ｙ及びＦＥＴ １１１Ｙ内の回生ダイオード（不図示）より電流が電源Ｖｃｃ側に流れ込む。圧電素子１０１Ｙは、この共振動作により十分に昇圧された電圧を一次側に印加されて振動を起こし、２次側に高電圧を発生させることとなる。
【００１８】
図３においては、プリント配線基板３００は図中に示す矢印の方向に搬送され、半田フロー槽に進入していくものとする。プリント配線基板３００は半田噴流３０１によって半田付けされる。
【００１９】
図３が示す状態１は、プリント配線基板３００の全体が半田フロー槽内で徐々に加熱されて行く状態である。状態２は、圧電素子１０１Ｙの一次側端子ｐがランドと半田付けされる直前の状態である。状態２の時に、一次側端子ｐとランドとの間で放電が発生する。状態３は、一次側端子ｐがランドと半田付けされる時の状態である。状態４は、一次側端子ｐがランドと半田付けされ、半田フロー槽内を通過していく状態である。
【００２０】
図４によると、曲線４１０は、時間の経過に対する圧電素子１０１Ｙの一次側端子ｐの温度上昇を表している。曲線４１１は一次側端子ｐの電圧の変化を表している。曲線４１２はインダクタ１２１Ｙの圧電素子１０１Ｙ側電圧の変化を表している。曲線４１３は、インダクタ１２１ＹのＦＥＴ １１１Ｙ側電圧の変化を示している。図４における横軸は時間軸を示している。図３と図４に示す状態１ないし４はそれぞれ一致している。
【００２１】
図４を参照すると、状態１では、時間軸にそってプリント配線基板３００の全体が徐々に加熱されていくため、曲線４１０が示す圧電素子１０１Ｙの表面温度が徐々に上昇する。圧電素子１０１Ｙの温度上昇により圧電素子１０１Ｙの一次側に電荷が発生するため、曲線４１１が示す圧電素子１０１Ｙの一次側端子ｐの電圧も上昇する。ただし、状態１ではインダクタ１２１Ｙには電荷が存在しないため、インダクタ１２１Ｙにおける圧電素子１０１Ｙ側の電圧及びＦＥＴ １１１Ｙ側の電圧はそれぞれ０Ｖのままである。
【００２２】
曲線４１１が示すように、一次側端子ｐの電圧が放電開始電圧Ｖ１以上になると状態２へ遷移する。状態２では一次側端子ｐからランドに対して放電が起こる。放電された電荷（電荷量Ｑｓｐａｒｋ）は、インダクタ１２１Ｙの圧電素子１０１Ｙ側に電圧を発生させる。曲線４１２が示すように、発生した電圧は、放電開始電圧Ｖ１をピークとした電圧となる。一方、曲線４１３が示すように、インダクタ１２１ＹのＦＥＴ １１１Ｙ側の電圧はＶ１より小さいＶ３をピークとした波形となる。これは急峻な電荷移動に対して、インダクタ１２１Ｙがハイインピーダンスの抵抗として機能するからである。すなわち、インダクタ１２１Ｙは電荷の通過を妨げる。このインダクタ１２１Ｙの働きにより、インダクタ１２１ＹにおけるＦＥＴ １１１Ｙ側の電圧が低く抑えられる。よって、ＦＥＴ １１１Ｙのドレインへ電荷が放電するのを抑制でき、ＦＥＴ １１１Ｙのドレインにかかる電気的ストレスを緩和できる。
【００２３】
具体的には、電荷の放電時間を１０ｎＳ〜１００ｎＳとし、その周波数を１０ＭＨｚ〜１００ＭＨｚとすれば、インダクタ１２１Ｙのインピーダンス特性が１ＫΩ程度となればよい。このようなインピーダンス特性のインダクタ１２１Ｙは、比較的に安価なフェライトビーズ等によって実現できる。
【００２４】
インダクタ１２１Ｙを通過した電荷は、最終的には共振用インダクタ１１２Ｙを経由して、電源Ｖｃｃへのラインとグランドパターンとの間に存在するコンデンサ１２０Ｙへと流れ込む。なお、図１に示す高圧電源装置を動作させる際、ＦＥＴ １１１Ｙのゲートに入力される入力波形の周波数は１５０ｋＨｚ〜２００ｋＨｚで、共振用インダクタ１１２Ｙと共振用コンデンサ１１５Ｙによる共振波形の周波数も１５ｋＨｚ〜２００ｋＨｚである。インダクタ１２１Ｙは１５０ｋＨｚ〜２００ｋＨｚの周波数領域では１〜２Ω程度のインピーダンスしかもたない。よって、インダクタ１２１Ｙは高圧電源装置の駆動動作に影響を及ぼさない。
【００２５】
なお、状態２では、圧電素子１０１Ｙの一次側端子からランドに対して放電が複数回発生することがある。放電回数は、半田フロー槽内の温度条件や圧電素子１０１Ｙの一次側端子のクリンチ状態などに依存して異なる。
【００２６】
圧電素子１０１Ｙの一次側端子が半田噴流３０１によって半田付けされると、状態２から状態３へ遷移する。圧電素子１０１Ｙの一次側端子ｐがランドと半田付けされると、一次側端子ｐとランド間での放電が起こらなくなる。圧電素子１０１Ｙの表面で発生した電荷は、そのままインダクタ１２１Ｙと共振用インダクタ１１２Ｙとを経由してコンデンサ１２０Ｙへ流れ込む。そのため、曲線４１１、曲線４１２及び曲線４１３が示す通り、圧電素子１０１Ｙ、インダクタ１２１Ｙの両端及びＶｃｃラインに発生する電圧は同電位（ここではＶ２）となる。このとき発生する電圧Ｖ２は、圧電素子１０１Ｙの１次側の寄生容量Ｃ０、圧電素子１０１Ｙの１次側端子に発生した電荷の電荷量Ｑｃｏｎｓｔ、コンデンサ１２０Ｙの容量Ｃ１を用いて、次式により簡易的に表現できる。
【００２７】
Ｖ２＝Ｑｃｏｎｓｔ ／ （Ｃ１＋Ｃ０）
なお、Ｖｘ≧Ｖ２が満たされれば、ＦＥＴ １１１Ｙを保護することができる。すなわち、容量Ｃ１と、電荷量Ｑｃｏｎｓｔと、寄生容量Ｃ０と、耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ０）
が成立すればよい。例えば、コンデンサ１２０Ｙとして、容量Ｃ１が十分に大きいコンデンサを選定することで、Ｖ２をＦＥＴ １１１Ｙの耐圧Ｖｘよりも十分に低い値とすることができる。
【００２８】
圧電素子１０１Ｙの全端子の半田付けが完了すると状態４へ遷移する。半田フロー工程からプリント配線基板３００が出て行く状態である状態４では、プリント配線基板３００の温度及び圧電素子１０１Ｙの表面温度が、曲線４１０に示す通り、徐々に低下して行く。また、曲線４１１、曲線４１２、曲線４１３が示す通り、圧電素子１０１Ｙ、インダクタ１２１Ｙの両端及びＶｃｃラインの電位は同電位である。これらの電位は、圧電素子１０１Ｙの表面温度の低下に比例して下がって行く。
【００２９】
このように実施例１によれば、半導体部品と圧電素子とを結ぶライン上にインダクタ１２１Ｙを挿入したので、半田付工程において圧電素子から発生する放電現象から半導体部品を安価かつ簡単な方法で保護することができる。とりわけ、実施例１では、半導体部品が備える複数の端子のうち電源側端子と圧電素子とを結ぶライン上に第１インダクタとしてインダクタ１２１を設けている。また、半導体部品の電源側端子と電源とを接続するラインに対して一端が接続され、他端がグランドに接続された第１コンデンサであるコンデンサ１２０Ｙをさらに設けると、半導体部品の保護効果が高まる。とりわけ、コンデンサ１２０Ｙの容量Ｃ１は、Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ０）を満たすように決定される。なお、インダクタ１２１Ｙは１つであってもよいし、複数であってもよい。
【００３０】
［実施例２]
実施例２では、圧電素子１０１Ｙのグランド側端子ｇに第２インダクタを備えることを特徴とする。なお、第２インダクタは、実施例１で説明したインダクタ１２１Ｙとともに用いられてもよいし、単独で用いられてもよい。以下では、前者について説明する。実施例１と共通する事項には同一の参照符号を付与することで説明を簡潔にする。
【００３１】
圧電素子１０１Ｙの周辺にはグランド（ＧＮＤ）パターンが配置される。このＧＮＤパターンが、半田フロー槽のグランドと繋がっている場合、圧電素子１０１のグランド側端子ｇからランドへ放電された電荷は、グランド側端子ｇに対応したランドと繋がるＧＮＤパターンを経由して半田フロー糟へ放出される。よって、ＦＥＴ １１１Ｙのソースに電位が発生することはない。しかし、圧電素子１０１Ｙと直接繋がるＧＮＤパターンが半田フロー槽のグランドに対して浮いた状態のまま実装されると、圧電素子１０１Ｙのグランド側端子ｇから放電した電荷がＦＥＴ １１１Ｙのソースへ流れ込んでしまう。その結果、ＦＥＴ １１１Ｙのソースに電気的なストレスが加わる可能性がある。
【００３２】
そこで、実施例２では、圧電素子１０１Ｙと直接繋がるＧＮＤパターンが半田フロー槽のＧＮＤに対して浮いた状態であっても、ＦＥＴ １１１Ｙを保護できるようにする。そのために、圧電素子１０１Ｙのグランド側端子ｇとグランドとを結ぶライン上に第２インダクタを挿入する。
【００３３】
図５は、実施例２係る高圧電源装置を示した回路図である。図５によれば、半導体部品が備える複数の端子のうちグランド側端子と圧電素子とを結ぶライン上に第２インダクタとしてインダクタ１２２Ｙが挿入されている。図５（ａ）によれば、インダクタ１２２Ｙの一端は圧電素子１０１Ｙのグランド側端子ｇと接続されている。インダクタ１２２Ｙの他端は共振用コンデンサ１１５Ｙの他端、ＦＥＴ １１１Ｙのソース及びグランドに接続されている。図５（ｂ）によれば、インダクタ１２２Ｙの一端は圧電素子１０１Ｙのグランド側端子ｇ、共振用コンデンサ１１５Ｙの他端及びグランドに接続されている。インダクタ１２２Ｙの他端はＦＥＴ １１１Ｙのソースに接続されている。図５（ｃ）によれば、インダクタ１２２Ｙの一端は圧電素子１０１Ｙのグランド側端子ｇ及び共振用コンデンサ１１５Ｙの他端に接続されている。インダクタ１２２Ｙの他端はＦＥＴ １１１Ｙのソース及びグランドに接続されている。このようにインダクタ１２２Ｙの挿入位置は種々考えられるが、いずれの場合にも放電からの保護効果はほとんど変らない。
【００３４】
図６は、プリント配線基板３００上における圧電素子１０１Ｙ、共振用コンデンサ１１５Ｙ、共振用インダクタ１１２Ｙ、ＦＥＴ １１１Ｙ、コンデンサ１２０Ｙ、インダクタ１２１Ｙ及びインダクタ１２２Ｙの具体的配置例を示した図である。基板は図中に示す矢印の方向に搬送され、半田フロー槽に進入していくものとする。図６の状態１は、プリント配線基板３００の全体が半田フロー槽内で徐々に加熱されていく状態である。図６の状態２は、圧電素子１０１Ｙのグランド側端子ｇが、ランドと半田付けされる直前の状態である。この状態の時に、グランド側端子ｇとランドとの間で放電が発生する。図６の状態３は、グランド側端子ｇがランドと半田付けされる状態である。図６の状態４は、グランド側端子ｇがランドと半田付けされ、プリント配線基板３００が半田フロー槽内を通過していく状態である。
【００３５】
図７は、プリント配線基板３００をフロー実装する場合の圧電素子の温度上昇及び電圧上昇を示した図である。図７において、曲線７１１は、グランド側端子ｇにおける電圧の変化を示している。曲線７１２は、インダクタ１２２Ｙの圧電素子１０１Ｙ側における電圧の変化を示している。曲線７１３は、インダクタ１２２ＹのＦＥＴ １１１Ｙ側における電圧の変化を示している。
【００３６】
状態１では、プリント配線基板３００は時間の経過とともに徐々に加熱されていく。そのため、曲線４１０が示すように、圧電素子１０１Ｙのグランド側端子の温度も徐々に上昇する。圧電素子１０１Ｙの温度上昇によりグランド側端子ｇに焦電効果による電荷が発生する。ただし、グランド側端子ｇに発生する電荷は、圧電素子１０１Ｙの一次側端子ｐに発生する電荷と逆特性の電荷となる。そのため、曲線７１１が示すように、圧電素子１０１Ｙのグランド側端子ｇにはマイナスの電圧が発生する。状態１においてインダクタ１２２Ｙには電荷が存在しない。よって、インダクタ１２２Ｙの圧電素子１０１Ｙ側の電圧及びＦＥＴ １１１Ｙ側の電圧はそれぞれ０Ｖのままである。
【００３７】
曲線７１１が示すように、圧電素子１０１Ｙのグランド側端子ｇにおける電圧が放電開始電圧Ｖ１になると、状態２へ遷移する。状態２ではグランド側端子ｇからランドに対して放電が起こる。放電された電荷（電荷量Ｑｓｐａｒｋ）は、インダクタ１２２Ｙの圧電素子１０１Ｙ側に電圧を発生する。曲線７１２が示すようにこの電圧は、放電開始電圧Ｖ１をピークとした電圧となる。一方で、曲線７１３が示すように、インダクタ１２２ＹのＦＥＴ １１１Ｙ側における電圧はＶ１よりレベルが小さいＶ３をピークとした波形となる。これは急峻な電荷の移動に対して、インダクタ１２２Ｙがハイインピーダンスの抵抗として機能する。その結果、電荷はインダクタ１２２Ｙを通過することを妨げられる。インダクタ１２２も、インダクタ１２１Ｙと同様の理由から、例えば、インピーダンス特性が１ｋΩ程度のフェライトビーズ等を採用できる。
【００３８】
図７が示すように、圧電素子１０１Ｙのグランド側端子、インダクタ１２２Ｙの両端、及び、コンデンサ１２０Ｙとグランドラインに発生する各電圧はいずれも同電位のＶ２となる。電圧Ｖ２は、圧電素子１０１Ｙのグランド側端子の寄生容量Ｃ２、圧電素子１０１Ｙのグランド側端子の発生電荷をＱｃｏｎｓｔ、コンデンサ１２０Ｙの容量をＣ１とした場合、次式で簡易的に表現できる。
【００３９】
Ｖ２＝Ｑｃｏｎｓｔ ／ （Ｃ１＋Ｃ２）
なお、ＦＥＴ１１１Ｙの耐圧Ｖｘに対して、Ｖｘ≧Ｖ２が満たされれば、ＦＥＴ １１１Ｙを保護することができる。すなわち、容量Ｃ１と、電荷量Ｑｃｏｎｓｔと、寄生容量Ｃ２と、耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ２）
が成立すればよい。例えば、コンデンサ１２０Ｙとして、容量Ｃ１が十分に大きいコンデンサを選定することで、Ｖ２をＦＥＴ １１１Ｙの耐圧Ｖｘよりも十分に低い値とすることができる。
【００４０】
このように実施例２によれば、半導体部品が備えるグランド側端子と圧電素子とを結ぶライン上に第２インダクタを挿入することで、半田付工程において圧電素子から発生する放電現象から半導体部品を安価かつ簡単な方法で保護することができる。なお、インダクタ１２２Ｙは１つであってもよいし、複数であってもよい。
【００４１】
［実施例３］
実施例３では、共振用コンデンサ１１５Ｙを圧電素子１０１Ｙの寄生容量で実現する発明について説明する。この技術思想は、実施例１及び２で説明したすべての回路において実現可能であるが、ここでは代表例について説明する。
【００４２】
図８は、実施例３に係る高圧電源装置を示す回路図である。とりわけ、図８（ａ）は図１（ａ）及び図１（ｂ）に対応しており、図８（ｂ）は図１（ｃ）に対応している。いずれにおいても共振用コンデンサ１１５Ｙが圧電素子１０１Ｙの寄生容量によって置換されている。上述したＬＣ共振回路は、共振用インダクタ１１２Ｙと、圧電素子１０１Ｙの寄生容量ＣＯによって形成されている。なお、圧電素子１０１Ｙの寄生容量は、圧電素子１０１Ｙの長さや厚みに依存する。
【００４３】
圧電素子１０１Ｙの形成条件をコントロールし、寄生容量ばらつきを抑えることで、外付けの共振用コンデンサ１１５Ｙを削減できるため、コストダウンを実現できる。例えば、圧電素子１０１Ｙの寄生容量が約４５０ｐＦ〜５５０ｐＦであれば、共振用インダクタ１１２Ｙを１００μＨとすることで安定したＬＣ共振駆動を実現できる。
【００４４】
［他の実施形態］
上述したように、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護するために、半導体部品と圧電素子とを結ぶライン上に１つ以上のインダクタを設ける技術思想は、高圧電源装置に限らず、各種の電子装置に適用できる。高圧電源装置においては、例えば、圧電素子は圧電トランスであり、半導体部品は圧電トランスを駆動するためのスイッチング素子となろう。また、高圧電源装置は、電子写真方式の画像形成装置に搭載される電源装置であってもよい。この場合、高圧電源装置は、転写部または帯電部の少なくとも一方に高圧のバイアスを印加する電源装置として機能する。
【特許請求の範囲】
【請求項１】
電子装置であって、
半田噴流を用いて半田付けされるプリント配線基板と、
前記プリント配線基板に設けられた半導体部品と、
前記プリント配線基板に設けられた圧電素子と、
前記半導体部品と前記圧電素子とを結ぶライン上に挿入され、半田付け工程において前記圧電素子から発生する放電現象から前記半導体部品を保護する１つ以上のインダクタと
を備えること特徴とする電子装置。
【請求項２】
前記１つ以上のインダクタには、前記半導体部品が備える複数の端子のうち電源側端子と前記圧電素子とを結ぶライン上に挿入された第１インダクタが含まれていることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記半導体部品の電源側端子と電源とを接続するラインに対して一端が接続され、他端がグランドに接続された第１コンデンサをさらに備え、
前記コンデンサの容量Ｃ１と、前記圧電素子に発生する電荷の電荷量Ｑｃｏｎｓｔと、前記圧電素子の１次側の寄生容量Ｃ０と、前記半導体部品の耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ０）
が成立していることを特徴とする請求項２に記載の電子装置。
【請求項４】
前記１つ以上のインダクタには、前記半導体部品が備える複数の端子のうちグランド側端子と前記圧電素子とを結ぶライン上に挿入された第２インダクタが含まれていることを特徴とする請求項１または２に記載の電子装置。
【請求項５】
前記半導体部品の電源側端子と電源とを接続するラインに対して一端が接続され、他端がグランドに接続された第１コンデンサをさらに備え、
前記コンデンサの容量Ｃ１と、前記圧電素子に発生する電荷の電荷量Ｑｃｏｎｓｔと、前記圧電素子のグランド側の寄生容量Ｃ２と、前記半導体部品の耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ２）
が成立していることを特徴とする請求項４に記載の電子装置。
【請求項６】
ＬＣ共振回路を形成するために、前記圧電素子及び前記１つ以上のインダクタに対して並列に接続された第２コンデンサをさらに備えていることを特徴とする請求項１ないし５のいずれか１項に記載の電子装置。
【請求項７】
前記第２コンデンサは、前記圧電素子が有する寄生容量によって実現されていることを特徴とする請求項６に記載の電子装置。
【請求項８】
高圧電源装置であって、
請求項１ないし７のいずれか１項に記載の電子装置を備え、
前記電子装置に搭載される圧電素子は圧電トランスであり、前記半導体部品は前記圧電トランスを駆動するためのスイッチング素子であることを特徴とする高圧電源装置。
【請求項９】
電子写真方式の画像形成装置であって、
転写部と、
帯電部と、
前記転写部または前記帯電部の少なくとも一方に高圧のバイアスを印加する、請求項８に記載の高圧電源装置と
を備えたことを特徴とする画像形成装置。
【請求項１０】
半導体部品と圧電素子を搭載したプリント配線基板であって、
前記半導体部品と前記圧電素子とを結ぶライン上に挿入され、半田付け工程において前記圧電素子から発生する放電現象から前記半導体部品を保護する１つ以上のインダクタと
を備えること特徴とするプリント配線基板。
【請求項１】
電子装置であって、
半田噴流を用いて半田付けされるプリント配線基板と、
前記プリント配線基板に設けられた半導体部品と、
前記プリント配線基板に設けられた圧電素子と、
前記半導体部品と前記圧電素子とを結ぶライン上に挿入され、半田付け工程において前記圧電素子から発生する放電現象から前記半導体部品を保護する１つ以上のインダクタと
を備えること特徴とする電子装置。
【請求項２】
前記１つ以上のインダクタには、前記半導体部品が備える複数の端子のうち電源側端子と前記圧電素子とを結ぶライン上に挿入された第１インダクタが含まれていることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記半導体部品の電源側端子と電源とを接続するラインに対して一端が接続され、他端がグランドに接続された第１コンデンサをさらに備え、
前記コンデンサの容量Ｃ１と、前記圧電素子に発生する電荷の電荷量Ｑｃｏｎｓｔと、前記圧電素子の１次側の寄生容量Ｃ０と、前記半導体部品の耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ０）
が成立していることを特徴とする請求項２に記載の電子装置。
【請求項４】
前記１つ以上のインダクタには、前記半導体部品が備える複数の端子のうちグランド側端子と前記圧電素子とを結ぶライン上に挿入された第２インダクタが含まれていることを特徴とする請求項１または２に記載の電子装置。
【請求項５】
前記半導体部品の電源側端子と電源とを接続するラインに対して一端が接続され、他端がグランドに接続された第１コンデンサをさらに備え、
前記コンデンサの容量Ｃ１と、前記圧電素子に発生する電荷の電荷量Ｑｃｏｎｓｔと、前記圧電素子のグランド側の寄生容量Ｃ２と、前記半導体部品の耐圧Ｖｘとの間には次の関係
Ｖｘ≧Ｑｃｏｎｓｔ／（Ｃ１＋Ｃ２）
が成立していることを特徴とする請求項４に記載の電子装置。
【請求項６】
ＬＣ共振回路を形成するために、前記圧電素子及び前記１つ以上のインダクタに対して並列に接続された第２コンデンサをさらに備えていることを特徴とする請求項１ないし５のいずれか１項に記載の電子装置。
【請求項７】
前記第２コンデンサは、前記圧電素子が有する寄生容量によって実現されていることを特徴とする請求項６に記載の電子装置。
【請求項８】
高圧電源装置であって、
請求項１ないし７のいずれか１項に記載の電子装置を備え、
前記電子装置に搭載される圧電素子は圧電トランスであり、前記半導体部品は前記圧電トランスを駆動するためのスイッチング素子であることを特徴とする高圧電源装置。
【請求項９】
電子写真方式の画像形成装置であって、
転写部と、
帯電部と、
前記転写部または前記帯電部の少なくとも一方に高圧のバイアスを印加する、請求項８に記載の高圧電源装置と
を備えたことを特徴とする画像形成装置。
【請求項１０】
半導体部品と圧電素子を搭載したプリント配線基板であって、
前記半導体部品と前記圧電素子とを結ぶライン上に挿入され、半田付け工程において前記圧電素子から発生する放電現象から前記半導体部品を保護する１つ以上のインダクタと
を備えること特徴とするプリント配線基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２６７８７７（Ｐ２０１０−２６７８７７Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２００９−１１９０７４（Ｐ２００９−１１９０７４）
【出願日】平成２１年５月１５日（２００９．５．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２１年５月１５日（２００９．５．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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