メモリインターフェース回路
【課題】メモリチップの出力バッファにかかる負荷容量が大きい場合においても、出力バッファのサイズを大きくすることなく、読み出し波形の劣化を低減する。
【解決手段】半導体記憶素子から読み出された読み出し信号Ｄｉと基準電圧ｖｒｅｆが差動入力として与えられる差動回路２１と、差動回路２１から出力された過去の差動信号の状態から遠ざかるように、差動回路２１から出力される現在の差動信号の電位を制御するイコライズ回路２８と、イコライズ回路２８にて制御された差動信号の状態を検出するラッチ型センスアンプ２５と、ラッチ型センスアンプ２５にて検出された差動信号の過去の状態を保持し、イコライズ回路２８に供給する状態保持回路２９とをコントローラに設ける。
【解決手段】半導体記憶素子から読み出された読み出し信号Ｄｉと基準電圧ｖｒｅｆが差動入力として与えられる差動回路２１と、差動回路２１から出力された過去の差動信号の状態から遠ざかるように、差動回路２１から出力される現在の差動信号の電位を制御するイコライズ回路２８と、イコライズ回路２８にて制御された差動信号の状態を検出するラッチ型センスアンプ２５と、ラッチ型センスアンプ２５にて検出された差動信号の過去の状態を保持し、イコライズ回路２８に供給する状態保持回路２９とをコントローラに設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリインターフェース回路に関し、特に、半導体記憶素子とコントローラとの間のデータ通信に用いられるメモリインターフェース回路に適用して好適なものである。
【背景技術】
【０００２】
メモリカードやＳＳＤ(Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ)などに使用されるＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）では、データの記憶容量を増大させるためにＮＡＮＤメモリなどのメモリチップを積層し、１つのチャネルあたりに接続されるメモリチップ数は多くなってしまう。つまり、メモリチップに記憶されているデータをメモリチップ外に出力する出力バッファが複数、それぞれのチャネルに並列に接続されることになる。このため、各メモリチップの出力バッファにかかる負荷容量が大きくなり、電源電位間で信号をグランドレベルから電源レベルへのフル振幅で遷移させるような出力回路を採用する場合、信号が十分に立ち上がる前に立ち下がるような読み出し波形の劣化（所謂、符号間干渉Ｉｎｔｅｒ ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩ）が発生し、誤読み出しが引き起こされることがある。このような問題に対処するための方法として、出力バッファのサイズを大きくし、出力バッファの駆動能力を増大させる方法がある。
【０００３】
また、例えば、特許文献１には、シンボル間干渉によって発生するタイミングエラーと電圧エラーが充分に補償されるようにするために、可変イコライジング制御信号に応答してオーバーサンプルされた信号の位相に応答してサンプリングクロック信号の活性化のタイミングを制御する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４１５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、出力バッファのサイズを大きくすると、出力バッファの寄生容量も増大するため、各メモリチップの出力バッファにかかる負荷容量がさらに大きくなり、誤読み出しに十分に対処できないという問題があった。
【０００６】
本発明の目的は、メモリチップの出力バッファにかかる負荷容量が大きい場合においても、出力バッファのサイズを大きくすることなく、読み出し波形の劣化による悪影響を低減することが可能なメモリインターフェース回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、前記半導体記憶素子から読み出された読み出し信号と基準電圧が差動入力として与えられる差動回路と、前記差動回路から出力された過去の入力信号の状態を加味して、前記差動回路から出力される現在の差動信号の電位を制御するイコライズ回路と、前記イコライズ回路にて制御された差動信号の状態を検出するセンスアンプと、前記センスアンプにて検出された差動信号の過去の状態を保持し、前記イコライズ回路に供給する状態保持回路とを備え、さらに前記イコライズ回路の設定パラメータを個々のメモリチップに格納することを特徴とするメモリインターフェース回路を提供する。
【０００８】
本発明の一態様によれば、半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、前記半導体記憶素子から読み出された読み出し信号と第１の基準電圧が差動入力として与えられ、前記入力信号に応じて差動信号を出力する差動回路と、前記差動回路から出力された差動信号の状態を検出するセンスアンプと、前記センスアンプにて検出された差動信号の過去の状態を保持する状態保持回路と、前記状態保持回路にて保持されている前記差動信号の過去の状態に基づいて前記第１の基準電圧を制御する基準電流制御部とを備えることを特徴とするメモリインターフェース回路を提供する。
【発明の効果】
【０００９】
本発明によれば、メモリチップの出力バッファにかかる負荷容量が大きい場合においても、出力バッファのサイズを大きくすることなく、読み出し波形の劣化を低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図。
【図３】図３は、図１のメモリインターフェース回路の概略構成の一例を示す回路図。
【図４】図４は、図１のメモリインターフェース回路の動作の一例を示すフローチャート。
【図５】図５は、負荷容量を変化させた時の図１の出力バッファの信号振幅の波形を示す図。
【図６】図６は、動作周波数を変化させた時の図１の出力バッファの信号振幅の波形を示す図。
【図７】図７は、本発明の第２実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図。
【図８】図８は、図７のメモリインターフェース回路の動作の一例を示すフローチャート。
【図９】図９は、本発明の第３実施形態に係るメモリインターフェース回路の概略構成を示す回路図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係るメモリインターフェース回路について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、ｎ（ｎは２以上の整数）個のＮＡＮＤメモリ３−１〜３−ｎが設けられるとともに、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御を行うコントローラ１が設けられている。なお、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御としては、例えば、ＮＡＮＤメモリ３−１〜３−ｎの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。
【００１３】
そして、コントローラ１には、ＮＡＮＤメモリ３−１〜３−ｎとの間で信号の受け渡しを行うメモリインターフェース回路１ａが設けられている。メモリインターフェース回路１ａは、ＮＡＮＤメモリ３−１〜３−ｎから読み出された過去の信号の状態を参照しつつ、ＮＡＮＤメモリ３−１〜３−ｎから読み出された現在の信号の状態を検出することができる。具体的には、メモリインターフェース回路１ａは、ＮＡＮＤメモリ３−１〜３−ｎから読み出された過去の信号の状態から遠ざかるように、ＮＡＮＤメモリ３−１〜３−ｎから読み出された現在の信号の電位を制御することができる。
【００１４】
例えば、１サイクル前に読み出された信号の状態が‘０’の場合、今回読み出された信号の状態が‘１’に近づくように今回読み出された信号の電位を引き上げ、１サイクル前に読み出された信号の状態が‘１’の場合、今回読み出された信号の状態が‘０’に近づくように今回読み出された信号の電位を引き下げることができる。
【００１５】
また、ＮＡＮＤメモリ３−１〜３−ｎはチャネル２を介して互いに並列にコントローラ１に接続されている。ここで、例えば、ＮＡＮＤメモリ３ａには、ｍ（ｍは２以上の整数）個の半導体チップＣＰ１〜ＣＰｍが設けられ、例えば、半導体チップＣＰ１には、ＮＡＮＤフラッシュメモリ１３が搭載されるとともに、ＮＡＮＤフラッシュメモリ１３にそれぞれ接続されたパッド電極ＰＤ１〜ＰＤｍがそれぞれ形成されている。なお、ＮＡＮＤフラッシュメモリ１３には、例えば、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。
【００１６】
半導体チップＣＰ１には、入力バッファ１１、出力バッファ１２およびプログラマブルＲＯＭ１４が設けられている。入力バッファ１１は、コントローラ１から送られた書き込みデータやアドレスなどの制御信号をＮＡＮＤフラッシュメモリ１３などに受け渡すことができる。出力バッファ１２は、ＮＡＮＤフラッシュメモリ１３などから読み出された読み出しデータをコントローラ１に受け渡すことができる。なお、出力バッファ１２は、シングルエンドタイプのインターフェースとして用いることができ、電源-グランドレベル間で信号がフル振幅で遷移される信号を用いることができる。また、入力バッファ１１および出力バッファ１２としては、例えば、直列接続されたＰＭＯＳとＮＭＯＳから構成された回路を用いることができる。
【００１７】
プログラマブルＲＯＭ１４は、メモリインターフェース回路１ａにて半導体チップＣＰ１から読み出された現在の信号の状態が検出される際に、半導体チップＣＰ１から読み出された過去の信号の状態の寄与分を設定するための設定値を記憶することができる。なお、この設定値は、自己の半導体チップＣＰ１に設けられたＮＡＮＤフラッシュメモリ１３のトランジスタ特性などに応じて最適化することができる。なお、半導体チップＣＰ１以外の半導体チップＣＰ２〜ＣＰｍについても同様である。
【００１８】
そして、ｍ個の半導体チップＣＰ１〜ＣＰｍは、１個の半導体パッケージＰＫ１上に実装され、この半導体パッケージＰＫ１の外部端子ＴＭは、ｍ個の半導体チップＣＰ１〜ＣＰｍのパッド電極ＰＤ１〜ＰＤｍにて共有されている。なお、半導体チップＣＰ１〜ＣＰｍを半導体パッケージＰＫ１上に実装する方法としては、半導体チップＣＰ１〜ＣＰｍを積層させる方法でもよいし、半導体チップＣＰ１〜ＣＰｍを同一平面上に配列する方法でもよい。また、半導体チップＣＰ１〜ＣＰｍは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子ＴＭを共有させる方法としては、ｍ個のパッド電極ＰＤ１〜ＰＤｍと１個の外部端子ＴＭとをボンディングワイヤＢＷにて接続することができる。あるいは、半導体チップＣＰ１〜ＣＰｍをフリップ実装し、パッド電極ＰＤ１〜ＰＤｍに形成されたバンプ電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。あるいは、半導体チップＣＰ１〜ＣＰｍに貫通電極を形成し、この貫通電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。なお、ＮＡＮＤメモリ３−１以外のＮＡＮＤメモリ３−２〜３−ｎについても同様である。また、この半導体記憶装置は、メモリカードやＳＳＤなどのストレージデバイスとして用いることができる。
【００１９】
図２は、図１のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図である。なお、図２の例では、ｍ＝４の場合を例にとった。
図２において、半導体チップＣＰ１〜ＣＰ４には、パッド電極ＰＤ１〜ＰＤ４がそれぞれ形成されている。なお、パッド電極ＰＤ１〜ＰＤ４は、例えば、アドレス端子、リード／ライト端子、チップセレクト端子またはデータ端子として用いることができる。また、半導体パッケージＰＫ１には、外部端子ＴＭ１〜ＴＭ１７が形成されている。そして、４個分の半導体チップＣＰ１〜ＣＰ４を積層させて半導体パッケージＰＫ１上に実装する場合、パッド電極ＰＤ１〜ＰＤ４が露出するように半導体チップＣＰ１〜ＣＰ４をずらして積層させることができる。そして、ボンディングワイヤＢＷを介して、例えば、パッド電極ＰＤ１〜ＰＤ４を外部端子ＴＭ１に共通に接続することで、４個分の半導体チップＣＰ１〜ＣＰ４のパッド電極ＰＤ１〜ＰＤ４にて１個の外部端子ＴＭ１を共有させることができる。
【００２０】
図３は、図１のメモリインターフェース回路の概略構成の一例を示す回路図である。
図３において、メモリインターフェース回路１ａには、差動回路２１、イコライズ回路２８、イコライズ回路にて制御された差動信号の状態を検出するラッチ型センスアンプ２５および状態保持回路２９が設けられている。
【００２１】
差動回路２１は、ＮＡＮＤメモリ３−１〜３−ｎから読み出された読み出し信号Ｄｉと基準電圧ｖｒｅｆを差動入力とし、差動出力として差動信号ｒｏｕｔ、ｒｏｕｔｂを生成することができる。イコライズ回路２８は、差動回路２１から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態から遠ざかるように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。ラッチ型センスアンプ２５は、イコライズ回路２８にて制御された差動信号ｒｏｕｔ、ｒｏｕｔｂの状態をクロック信号ｃｌｋに同期して検出し、検出信号ｓａｏｕｔ、ｓａｏｕｔｂとして出力することができる。状態保持回路２９は、ラッチ型センスアンプ２５にて検出された差動信号ｒｏｕｔ、ｒｏｕｔｂの過去の状態を保持し、イコライズ回路２８に供給することができる。
【００２２】
具体的には、差動回路２１には、ＮチャンネルトランジスタＴ１、Ｔ２、抵抗Ｒ１、Ｒ２および電流源Ａ１が設けられている。そして、ＮチャンネルトランジスタＴ１のドレインは抵抗Ｒ１を介して電源電位ＶＤＤに接続され、ＮチャンネルトランジスタＴ２のドレインは抵抗Ｒ２を介して電源電位ＶＤＤに接続されている。また、ＮチャンネルトランジスタＴ１、Ｔ２のソースは電流源Ａ１に接続されている。また、ＮチャンネルトランジスタＴ１のゲートには読み出し信号Ｄｉが入力され、ＮチャンネルトランジスタＴ２のゲートには基準電圧ｖｒｅｆが入力される。なお、基準電圧ｖｒｅｆの値は、例えば、図１の出力バッファ１２の電源電位ＶＣＣＱの１／２に設定することができる。
【００２３】
イコライズ回路２８には、イコライズ回路２２、２３および電流設定回路２６が設けられている。ここで、イコライズ回路２３は、差動回路２１から出力された１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を打ち消すように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。イコライズ回路２２は、差動回路２１から出力された２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を打ち消すように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。
【００２４】
ここで、イコライズ回路２２には、ＮチャンネルトランジスタＴ３、Ｔ４および可変電流源Ａ２が設けられている。そして、ＮチャンネルトランジスタＴ３のドレインはＮチャンネルトランジスタＴ１のドレインに接続され、ＮチャンネルトランジスタＴ４のドレインはＮチャンネルトランジスタＴ２のドレインに接続されている。また、ＮチャンネルトランジスタＴ３、Ｔ４のソースは可変電流源Ａ２に接続されている。また、ＮチャンネルトランジスタＴ３のゲートには基準電圧ｖｒｅｆが入力され、ＮチャンネルトランジスタＴ４のゲートにはフリップフロップＦ１の出力Ｑｐｒｅが入力される。
【００２５】
また、イコライズ回路２３には、ＮチャンネルトランジスタＴ５、Ｔ６および可変電流源Ａ３が設けられている。そして、ＮチャンネルトランジスタＴ５のドレインはＮチャンネルトランジスタＴ２のドレインに接続され、ＮチャンネルトランジスタＴ６のドレインはＮチャンネルトランジスタＴ１のドレインに接続されている。また、ＮチャンネルトランジスタＴ５、Ｔ６のソースは可変電流源Ａ３に接続されている。また、ＮチャンネルトランジスタＴ５のゲートにはラッチ回路２４の出力Ｄｏｕｔが入力され、ＮチャンネルトランジスタＴ６のゲートには基準電圧ｖｒｅｆが入力される。
【００２６】
また、電流設定回路２６は、半導体チップＣＰ１〜ＣＰｍごとに可変電流源Ａ２、Ａ３に流れる電流値を設定することができる。ここで、電流設定回路２６には、半導体チップＣＰ１〜ＣＰｍごとに設定される電流値を記憶するレジスタ２７が設けられている。なお、可変電流源Ａ２に流れる電流値は可変電流源Ａ３に流れる電流値よりも小さくなるように設定することが好ましい。
【００２７】
ラッチ型センスアンプ２５には、ＰチャンネルトランジスタＴ７〜Ｔ１０およびＮチャンネルトランジスタＴ１１〜Ｔ１６が設けられている。そして、ＰチャンネルトランジスタＴ８のゲートとＮチャンネルトランジスタＴ１１のゲートは互いに接続され、ＰチャンネルトランジスタＴ８のドレインとＮチャンネルトランジスタＴ１１のドレインは互いに接続されている。また、ＰチャンネルトランジスタＴ９のゲートとＮチャンネルトランジスタＴ１２のゲートは互いに接続され、ＰチャンネルトランジスタＴ９のドレインとＮチャンネルトランジスタＴ１２のドレインは互いに接続されている。そして、ＰチャンネルトランジスタＴ８のゲートとＮチャンネルトランジスタＴ１１のゲートとＰチャンネルトランジスタＴ９のドレインとＮチャンネルトランジスタＴ１２のドレインには検出信号ｓａｏｕｔが入力される。また、ＰチャンネルトランジスタＴ９のゲートとＮチャンネルトランジスタＴ１２のゲートとＰチャンネルトランジスタＴ８のドレインとＮチャンネルトランジスタＴ１１には検出信号ｓａｏｕｔｂが入力される。
【００２８】
また、ＰチャンネルトランジスタＴ８にはＰチャンネルトランジスタＴ７が並列に接続され、ＰチャンネルトランジスタＴ９にはＰチャンネルトランジスタＴ１０が並列に接続されている。そして、ＰチャンネルトランジスタＴ７、Ｔ１０のゲートにはクロック信号ｃｌｋが入力される。
【００２９】
また、ＮチャンネルトランジスタＴ１３のドレインにはＮチャンネルトランジスタＴ１１のソースが接続され、ＮチャンネルトランジスタＴ１４のドレインにはＮチャンネルトランジスタＴ１２のソースが接続されている。また、ＮチャンネルトランジスタＴ１３、Ｔ１４のソースはＮチャンネルトランジスタＴ１６のドレインに接続されている。また、ＮチャンネルトランジスタＴ１３、Ｔ１４のドレインはＮチャンネルトランジスタＴ１５を介して互いに接続されている。
【００３０】
状態保持回路２９には、ラッチ回路２４およびフリップフロップＦ１が設けられている。ラッチ回路２４は、ラッチ型センスアンプ２５にて検出された１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を保持し、イコライズ回路２３に供給することができる。フリップフロップＦ１は、ラッチ型センスアンプ２５にて検出された２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を保持し、イコライズ回路２２に供給することができる。
【００３１】
ここで、ラッチ回路２４には、ＮＡＮＤ回路Ｎ１、Ｎ２が設けられている。そして、ＮＡＮＤ回路Ｎ１の一方の入力には検出信号ｓａｏｕｔｂが入力され、ＮＡＮＤ回路Ｎ２の一方の入力には検出信号ｓａｏｕｔが入力される。また、ＮＡＮＤ回路Ｎ１の出力はＮＡＮＤ回路Ｎ２の他方の入力に接続され、ＮＡＮＤ回路Ｎ２の出力はＮＡＮＤ回路Ｎ１の他方の入力に接続されている。また、ＮＡＮＤ回路Ｎ１の出力は、ＮチャンネルトランジスタＴ５のゲートおよびフリップフロップＦ１の入力に接続されている。フリップフロップＦ１の出力はＮチャンネルトランジスタＴ４のゲートに接続されている。
【００３２】
図４は、図１のメモリインターフェース回路の動作の一例を示すフローチャートである。
図４において、図１の半導体記憶装置がシステムパワーオンされ（ステップＳ１）、ＮＡＮＤメモリ３−１〜３−ｎがパワーオンされることで（ステップＳ２）、図３のメモリインターフェース回路１ａおよび図１のＮＡＮＤメモリ３−１〜３−ｎに電源が供給される。
【００３３】
次に、例えば、半導体チップＣＰ１からのデータの読み出しを行う場合、半導体チップＣＰ１のプログラマブルＲＯＭ１４からＲＯＭデータが読み出し信号Ｄｉとしてメモリインターフェース回路１ａにて読み出され（ステップＳ３、Ｓ４）、可変電流源Ａ２、Ａ３に流れる電流値を設定する設定値がレジスタ２７に記憶される。なお、メモリインターフェース回路１ａにてプログラマブルＲＯＭ１４からＲＯＭデータを読み出す場合、誤読み出しが引き起こされないように読み出し速度を低下させるようにしてもよい。
【００３４】
そして、電流設定回路２６において、レジスタ２７に記憶されたる設定値に対応した電流が流れるように可変電流源Ａ２、Ａ３の電流値が調整される（ステップＳ５）。そして、可変電流源Ａ２、Ａ３の電流値が調整されると、半導体チップＣＰ１のＮＡＮＤフラッシュメモリ１３からの読み出し動作に移行する（ステップＳ６）。
【００３５】
すなわち、半導体チップＣＰ１のＮＡＮＤフラッシュメモリ１３から読み出された読み出しデータは、出力バッファ１２を介してチャネル２に送られ、メモリインターフェース回路１ａを介して読み出し信号Ｄｉとしてコントローラ１側に受信される。
【００３６】
そして、メモリインターフェース回路１ａにて読み出し信号Ｄｉが受信されると、ＮチャンネルトランジスタＴ１のゲートに入力される。そして、差動回路２１において、読み出し信号Ｄｉが基準電圧ｖｒｅｆと比較されることで差動信号ｒｏｕｔ、ｒｏｕｔｂが生成され、イコライズ回路２２、２３およびラッチ型センスアンプ２５に出力される。
【００３７】
ここで、イコライズ回路２３において、ラッチ回路２４の出力ＤｏｕｔがＮチャンネルトランジスタＴ５のゲートに入力されることで、ラッチ回路２４に保持されている１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に基づいて、ＮチャンネルトランジスタＴ５に流れる電流量が制御される。
【００３８】
すなわち、１サイクル前の差動信号ｒｏｕｔの状態が‘１’の場合、ラッチ回路２４の出力Ｄｏｕｔはハイレベルになり、ＮチャンネルトランジスタＴ５に流れる電流が増大する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ５を介して引き抜かれ、今回の差動信号ｒｏｕｔの状態が‘０’に近づくように今回の差動信号ｒｏｕｔの電位が引き下げられる。
【００３９】
一方、１サイクル前の差動信号ｒｏｕｔの状態が‘０’の場合、ラッチ回路２４の出力Ｄｏｕｔはロウレベルになり、ＮチャンネルトランジスタＴ５に流れる電流が減少する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ５を介して引き抜かれるのが抑制され、今回の差動信号ｒｏｕｔの状態が‘１’に近づくように今回の差動信号ｒｏｕｔの電位が引き上げられる。
【００４０】
また、イコライズ回路２２において、フリップフロップＦ１の出力Ｑｐｒｅ１がＮチャンネルトランジスタＴ４のゲートに入力されることで、フリップフロップＦ１に保持されている２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に基づいて、ＮチャンネルトランジスタＴ４に流れる電流量が制御される。
【００４１】
すなわち、２サイクル前の差動信号ｒｏｕｔの状態が‘１’の場合、フリップフロップＦ１の出力Ｑｐｒｅ１はハイレベルになり、ＮチャンネルトランジスタＴ４に流れる電流が増大する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ４を介して引き抜かれ、今回の差動信号ｒｏｕｔの状態が‘０’に近づくように今回の差動信号ｒｏｕｔの電位が引き下げられる。
【００４２】
一方、２サイクル前の差動信号ｒｏｕｔの状態が‘０’の場合、フリップフロップＦ１の出力Ｑｐｒｅ１はロウレベルになり、ＮチャンネルトランジスタＴ４に流れる電流が減少する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ４を介して引き抜かれるのが抑制され、今回の差動信号ｒｏｕｔの状態が‘１’に近づくように今回の差動信号ｒｏｕｔの電位が引き上げられる。
【００４３】
そして、イコライズ回路２２、２３にて電位が制御された今回の差動信号ｒｏｕｔ、ｒｏｕｔｂがラッチ型センスアンプ２５に入力されると、その差動信号ｒｏｕｔ、ｒｏｕｔｂがＮチャンネルトランジスタＴ１３、Ｔ１４のゲートにそれぞれ入力される。
【００４４】
ここで、クロック信号ｃｌｋがロウレベルの場合、ＰチャンネルトランジスタＴ７、Ｔ１０がオンし、ＮチャンネルトランジスタＴ１６がオフする。そして、ＰチャンネルトランジスタＴ７、Ｔ１０がオンすると、ＮチャンネルトランジスタＴ１１、Ｔ１２のゲート電位がハイレベルになり、ＮチャンネルトランジスタＴ１１、Ｔ１２がオンする。このため、ＮチャンネルトランジスタＴ１３、Ｔ１４のゲートにそれぞれ入力される差動信号ｒｏｕｔ、ｒｏｕｔｂの電位にかかわらず、検出信号ｓａｏｕｔ、ｓａｏｕｔｂは同電位に維持される。
【００４５】
そして、クロック信号ｃｌｋがハイレベルに移行すると、ＰチャンネルトランジスタＴ７、Ｔ１０がオフし、ＮチャンネルトランジスタＴ１６がオンする。このため、今回の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位に応じてＮチャンネルトランジスタＴ１１、Ｔ１２のソース電位が変動し、ＮチャンネルトランジスタＴ１１、Ｔ１２のソース電位に応じてＮチャンネルトランジスタＴ１１、Ｔ１２のドレイン電位が変動する。そして、ＰチャンネルトランジスタＴ８、Ｔ９およびＮチャンネルトランジスタＴ１１、Ｔ１２のラッチ動作により、ＮチャンネルトランジスタＴ１１、Ｔ１２のドレイン電位に応じて検出信号ｓａｏｕｔ、ｓａｏｕｔｂの一方が状態‘１’になると、検出信号ｓａｏｕｔ、ｓａｏｕｔｂの他方が状態‘０’になり、その検出信号ｓａｏｕｔ、ｓａｏｕｔｂがラッチ回路２４に出力される。
【００４６】
そして、ラッチ回路２４において、今回の検出信号ｓａｏｕｔ、ｓａｏｕｔｂが１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、フリップフロップＦ１およびイコライズ回路２３に出力される。
【００４７】
そして、フリップフロップＦ１において、クロック信号ｃｌｋに同期してラッチ回路２４からの出力Ｄｏｕｔが取り込まれる。そして、１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態が２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、イコライズ回路２２に出力される。
【００４８】
ここで、差動回路２１から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態から遠ざかるように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することにより、例えば、１サイクル前の差動信号ｒｏｕｔとして‘０’、今回のサイクルの差動信号ｒｏｕｔとして‘１’が入力されると、今回のサイクルの差動信号ｒｏｕｔの電位を持ち上げることが可能となる。このため、１サイクル前の差動信号ｒｏｕｔの状態‘０’に引きずられて今回のサイクルの差動信号ｒｏｕｔの状態が‘１’に立ち上がり難くなるのを抑制することができ、読み出し速度が高速化された場合においても、誤読み出しを低減することができる。
【００４９】
また、図１の半導体チップＣＰ１〜ＣＰｍごとに個別に可変電流源Ａ２、Ａ３に流れる電流値を設定することにより、半導体チップＣＰ１〜ＣＰｍごとにトランジスタ特性が異なる場合においても、イコライズ回路２８によるイコライズ条件を最適化することができる。このため、各半導体チップＣＰ１〜ＣＰｍの出力バッファ１２にかかる負荷容量が大きい場合においても、出力バッファ１２のサイズを大きくすることなく、読み出し波形の劣化を低減することが可能となる。
【００５０】
なお、上述した第１実施形態では、今回の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御するために、１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態と２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を参照させる方法について説明したが、１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態のみを参照させるようにしてもよいし、３サイクル以上前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を参照させるようにしてもよい。
【００５１】
図５は、負荷容量を変化させた時の図１の出力バッファの信号振幅の波形を示す図である。なお、図５（ａ）は出力バッファ１２にかかる負荷容量が５ｐＦ、図５（ｂ）は出力バッファ１２にかかる負荷容量が３０ｐＦ、図５（ｃ）は出力バッファ１２にかかる負荷容量が６０ｐＦ、図５（ｄ）は出力バッファ１２にかかる負荷容量が９０ｐＦの例を示す。また、読み出し速度は１５０Ｍｂｐｓとし、読み出しデータとして‘１００００１０１１１１１００１０１０１０１１１００１１００１０１０００１０’というシンボル系列が入力された場合を例にとった。
【００５２】
図５において、図１の出力バッファ１２にかかる負荷容量が小さい場合は、読み出しデータのシンボル系列に対応して電源電位間で信号をフル振幅で遷移させることができる。これに対して、出力バッファ１２にかかる負荷容量が大きくなると、今回の状態が過去の状態に引きずられるようになり、読み出しデータのシンボル系列に対応して電源電位間で信号をフル振幅で遷移させることができなくなることから、誤読み出しが発生する。
【００５３】
ここで、過去の信号の状態が‘０’の時は今回の信号の電位を‘１’の方向に引き上げ、過去の信号の状態が‘１’の時は今回の信号の電位を‘０’の方向に引き下げることにより、誤読み出しを低減することができる。
【００５４】
図６は、動作周波数を変化させた時の図１の出力バッファの信号振幅の波形を示す図である。なお、図６（ａ）は動作周波数が２０ＭＨｚ、図６（ｂ）は動作周波数が１００ＭＨｚ、図６（ｃ）は動作周波数が２００ＭＨｚの例を示す。図１の出力バッファ１２にかかる負荷容量は一定とした。
図６において、動作周波数が低い場合は、読み出しデータのシンボル系列に対応して電源電位間で信号をフル振幅で遷移させることができる。これに対して、動作周波数が高くなると、今回の信号が電源電位間でフル振幅で遷移される前に次回の信号が入力され、誤読み出しが発生する。
【００５５】
このような場合においても、過去の信号の状態が‘０’の時は今回の信号の電位を‘１’の方向に引き上げ、過去の信号の状態が‘１’の時は今回の信号の電位を‘０’の方向に引き下げることにより、誤読み出しを低減することができる。
【００５６】
（第２実施形態）
図７は、本発明の第２実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図である。
図７において、この半導体記憶装置には、図１のコントローラ１およびＮＡＮＤメモリ３−１〜３−ｎの代わりにコントローラ１´およびＮＡＮＤメモリ３−１´〜３−ｎ´が設けられている。ここで、例えば、ＮＡＮＤメモリ３−１´には、半導体チップＣＰ１´〜ＣＰｍ´が設けられ、例えば、半導体チップＣＰ１´には図１の半導体チップＣＰの構成に加えテストパターン１５が保持されている。なお、半導体チップＣＰ１´以外の半導体チップＣＰ２´〜ＣＰｍ´も同様に構成することができる。
【００５７】
一方、コントローラ１´には、図１のメモリインターフェース回路１ａの代わりにメモリインターフェース回路１ａ´が設けられている。そして、メモリインターフェース回路１ａ´には、テストパターン１５に対応した正解パターン３１が保持されるとともに、パターン比較部３２および電流値変更部３３が設けられている。ここで、パターン比較部３２は、半導体チップＣＰ１´から読み出されたテストパターン１５と正解パターン３１とを比較することができる。電流値変更部３３は、テストパターン１５と正解パターン３１とが一致するように、図３の電流源Ａ２、Ａ３に流れる電流値を変更することができる。
【００５８】
図８は、図７のメモリインターフェース回路の動作の一例を示すフローチャートである。
図８において、図７の半導体記憶装置がシステムパワーオンされ（ステップＳ１１）、ＮＡＮＤメモリ３−１´〜３−ｎ´がパワーオンされることで（ステップＳ１２）、図７のメモリインターフェース回路１ａ´および図１のＮＡＮＤメモリ３−１´〜３−ｎ´に電源が供給される。
【００５９】
次に、例えば、半導体チップＣＰ１´からのデータの読み出しを行う場合、半導体チップＣＰ１´からテストパターン１５がメモリインターフェース回路１ａ´にて読み出され（ステップＳ１３、Ｓ１４）、パターン比較部３２においてテストパターン１５と正解パターン３１とが比較される（ステップＳ１５）。そして、テストパターン１５と正解パターン３１とが一致しない場合（ステップＳ１６）、電流値変更部３３において可変電流源Ａ２、Ａ３に流れる電流値が変更され（ステップＳ１７）、テストパターン１５と正解パターン３１とが一致するまでステップＳ１３〜Ｓ１７の動作が繰り返される。そして、テストパターン１５と正解パターン３１とが一致すると、その時に可変電流源Ａ２、Ａ３に流れる電流値が半導体チップＣＰ１´のプログラマブルＲＯＭ１４に書き込まれる（ステップＳ１８）。そして、図４のステップＳ３に進むことにより、電流設定回路２６にて可変電流源Ａ２、Ａ３の電流値が調整される。
【００６０】
ここで、テストパターン１５と正解パターン３１とが一致するように可変電流源Ａ２、Ａ３に流れる電流値を設定することにより、半導体チップＣＰ１´〜ＣＰｍ´ごとにトランジスタ特性が経時変化する場合においても、イコライズ回路２８によるイコライズ条件を最適化することができる。
【００６１】
（第３実施形態）
図９は、本発明の第３実施形態に係るメモリインターフェース回路の概略構成を示す回路図である。
図９において、このメモリインターフェース回路には、図３のメモリインターフェース回路の差動回路２１およびイコライズ回路２８の代わりに差動回路２１´、イコライズ回路２８´および基準電流制御部４１が設けられている。
【００６２】
差動回路２１´は、図１のＮＡＮＤメモリ３−１´〜３−ｎ´から読み出された読み出し信号Ｄｉと、基準電流制御部４１にて制御された基準電圧ｖｒｅｆを差動入力とし、差動出力として差動信号ｒｏｕｔ、ｒｏｕｔｂを生成することができる。イコライズ回路２８´は、差動回路２１´から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を基準電圧ｖｒｅｆ´と比較し、過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態から遠ざかるように、差動回路２１´から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。基準電流制御部４１は、状態保持回路２９にて保持されている差動信号ｒｏｕｔ、ｒｏｕｔｂの過去の状態に基づいて基準電圧ｖｒｅｆを制御することができる。ここで、基準電流制御部４１は、差動回路２１´から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に近づくように基準電圧ｖｒｅｆを制御することができる。例えば、１サイクル前に読み出された信号の状態が‘０’の場合、差動回路２１´に今回入力される基準電圧ｖｒｅｆを引き下げ、１サイクル前に読み出された信号の状態が‘１’の場合、差動回路２１´に今回入力される基準電圧ｖｒｅｆを引き上げることができる。
【００６３】
具体的には、図９の差動回路２１´には図３の差動回路２１のＮチャンネルトランジスタＴ２の代わりにＮチャンネルトランジスタＴ２´が設けられている。そして、ＮチャンネルトランジスタＴ２のゲートに入力される基準電圧ｖｒｅｆは固定値であるのに対し、ＮチャンネルトランジスタＴ２´のゲートには、基準電流制御部４１にて制御される基準電圧ｖｒｅｆが入力される。
【００６４】
図９のイコライズ回路２８´には図３のイコライズ回路２２、２３の代わりにイコライズ回路２２´、２３´が設けられている。そして、イコライズ回路２２´、２３´にはＮチャンネルトランジスタＴ３、Ｔ６の代わりにＮチャンネルトランジスタＴ３´、Ｔ６´がそれぞれ設けられている。ここで、図３のＮチャンネルトランジスタＴ３、Ｔ６のゲートには、ＮチャンネルトランジスタＴ２のゲートに入力される基準電圧ｖｒｅｆと同一の入力されるのに対し、図９のＮチャンネルトランジスタＴ３´、Ｔ６´のゲートには、ＮチャンネルトランジスタＴ２´のゲートに入力される基準電圧ｖｒｅｆとは独立の基準電圧ｖｒｅｆ´が入力される。また、イコライズ回路２２´、２３´には、図３の可変電流源Ａ２、Ａ３の代わりに電流源Ａ２´、Ａ３´が設けられている。なお、図３の可変電流源Ａ２、Ａ３の電流値は、半導体チップＣＰ１〜ＣＰｍごとに電流設定回路２６にて設定されるのに対し、電流源Ａ２´、Ａ３´の電流値は半導体チップＣＰ１´〜ＣＰｍ´に共通に設定することができる。
【００６５】
基準電流制御部４１には、ＰチャンネルトランジスタＴ１７、Ｔ１９およびＮチャンネルトランジスタＴ１８、Ｔ２０が設けられている。そして、ＰチャンネルトランジスタＴ１７のドレインおよびＮチャンネルトランジスタＴ１８のドレインには、基準電圧ｖｒｅｆｈが入力され、ＰチャンネルトランジスタＴ１９のドレインおよびＮチャンネルトランジスタＴ２０のドレインには、基準電圧ｖｒｅｆｌが入力される。なお、基準電圧ｖｒｅｆｈの値は、基準電圧ｖｒｅｆｌの値よりも大きくすることができる。また、ＮチャンネルトランジスタＴ１８のゲートおよびＰチャンネルトランジスタＴ１９のゲートには、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔが入力され、ＮチャンネルトランジスタＴ２０のゲートおよびＰチャンネルトランジスタＴ１７のゲートには、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔの反転信号Ｄｏｕｔｂが入力される。また、ＰチャンネルトランジスタＴ１７、Ｔ１９のソースおよびＮチャンネルトランジスタＴ１８、Ｔ２０のソースは、ＮチャンネルトランジスタＴ２´のゲートに接続されている。
【００６６】
そして、基準電流制御部４１にて生成された基準電圧ｖｒｅｆは、ＮチャンネルトランジスタＴ２´のゲートに入力される。また、メモリインターフェース回路にて読み出し信号Ｄｉが受信されると、ＮチャンネルトランジスタＴ１のゲートに入力される。そして、差動回路２１´において、読み出し信号Ｄｉが基準電圧ｖｒｅｆと比較されることで差動信号ｒｏｕｔ、ｒｏｕｔｂが生成され、イコライズ回路２２´、２３´およびラッチ型センスアンプ２５に出力される。
【００６７】
ここで、イコライズ回路２３´において、ラッチ回路２４の出力ＤｏｕｔがＮチャンネルトランジスタＴ５のゲートに入力され、基準電圧ｖｒｅｆ´と比較されることで、ＮチャンネルトランジスタＴ５に流れる電流量が制御され、今回の差動信号ｒｏｕｔの電位が制御される。
【００６８】
また、イコライズ回路２２´において、フリップフロップＦ１の出力Ｑｐｒｅ１がＮチャンネルトランジスタＴ４のゲートに入力され、基準電圧ｖｒｅｆ´と比較されることで、ＮチャンネルトランジスタＴ４に流れる電流量が制御され、今回の差動信号ｒｏｕｔの電位が制御される。
【００６９】
そして、イコライズ回路２２´、２３´にて電位が制御された今回の差動信号ｒｏｕｔ、ｒｏｕｔｂがラッチ型センスアンプ２５に入力されると、今回の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態が検出され、その時の検出信号ｓａｏｕｔ、ｓａｏｕｔｂがラッチ回路２４に出力される。
【００７０】
そして、ラッチ回路２４において、今回の検出信号ｓａｏｕｔ、ｓａｏｕｔｂが１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、イコライズ回路２３´および基準電流制御部４１に出力される。また、フリップフロップＦ１において、ラッチ回路２４にて保持されていた１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態が２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、イコライズ回路２２´に出力される。
【００７１】
そして、基準電流制御部４１において、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔがハイレベルになると、ＰチャンネルトランジスタＴ１７およびＮチャンネルトランジスタＴ１８がオンするとともに、ＰチャンネルトランジスタＴ１９およびＮチャンネルトランジスタＴ２０がオフし、基準電圧ｖｒｅｆｈが基準電圧ｖｒｅｆとしてＮチャンネルトランジスタＴ２´のゲートに出力される。一方、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔがロウレベルになると、ＰチャンネルトランジスタＴ１７およびＮチャンネルトランジスタＴ１８がオフするとともに、ＰチャンネルトランジスタＴ１９およびＮチャンネルトランジスタＴ２０がオンし、基準電圧ｖｒｅｆｌが基準電圧ｖｒｅｆとしてＮチャンネルトランジスタＴ２´のゲートに出力される。
【００７２】
ここで、差動回路２１´から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に近づくように基準電圧ｖｒｅｆを制御することにより、例えば、１サイクル前の差動信号ｒｏｕｔとして‘０’が入力されると、基準電圧ｖｒｅｆを引き下げることができる。このため、今回のサイクルの差動信号ｒｏｕｔとして‘１’が入力された時に、１サイクル前の差動信号ｒｏｕｔの状態‘０’に引きずられて今回のサイクルの差動信号ｒｏｕｔの状態が‘１’に立ち上がり難くなった場合においても、今回のサイクルの差動信号ｒｏｕｔの状態が‘１’になったかどうかを判別し易くすることができる。
【００７３】
なお、図９の例では、イコライズ回路２８´を設けた場合について説明したが、イコライズ回路２８´を省略するようにしてもよい。また、図９の例では、電流源Ａ２´、Ａ３´の電流値は半導体チップＣＰ１〜ＣＰｍに共通に設定する方法について説明したが、図３の電流設定回路２６を設け、半導体チップＣＰ１´〜ＣＰｍ´ごとに個別に電流源Ａ２´、Ａ３´の電流値を設定できるようにしてもよい。
【００７４】
また、上述した実施形態では、半導体記憶素子としてＮＡＮＤメモリを例にとって説明したが、半導体記憶素子はＲｅＲＡＭまたはＰＣＲＡＭなどであってもよい。
【符号の説明】
【００７５】
１、１´ コントローラ、１ａ、１ａ´ メモリインターフェース回路、２ チャネル、３−１〜３−ｎ、３−１´〜３−ｎ´ ＮＡＮＤメモリ、ＰＫ１、ＰＫ１´ 半導体パッケージ、ＣＰ１〜ＣＰｍ、ＣＰ１´〜ＣＰｍ´ 半導体チップ、ＴＭ、ＴＭ１〜ＴＭ１７ 外部端子、ＰＤ１〜ＰＤｍ パッド電極、ＢＷ ボンディングワイヤ、１１ 入力バッファ、１２ 出力バッファ、１３ ＮＡＮＤフラッシュメモリ、１４ プログラマブルＲＯＭ、１５ テストパターン、２１、２１´ 差動回路、２２、２３、２２´、２３´、２８、２８´ イコライズ回路、２４ ラッチ回路、２５ ラッチ型センスアンプ、２６ 電流設定回路、２７ レジスタ、Ｒ１、Ｒ２ 抵抗、Ａ１、Ａ２´、Ａ３´ 電流源、Ａ２、Ａ３ 可変電流源、Ｔ１〜Ｔ６、Ｔ１１〜Ｔ１６、Ｔ１８、Ｔ２０、Ｔ３´、Ｔ６´ Ｎチャンネルトランジスタ、Ｔ７〜Ｔ１０、Ｔ１７、Ｔ１９ Ｐチャンネルトランジスタ、Ｆ１ フリップフロップ、Ｎ１、Ｎ２ ＮＡＮＤ回路、２９ 状態保持回路、３１ 正解パターン、３２ パターン比較部、３３ 電流値変更部、４１ 基準電流制御部
【技術分野】
【０００１】
本発明はメモリインターフェース回路に関し、特に、半導体記憶素子とコントローラとの間のデータ通信に用いられるメモリインターフェース回路に適用して好適なものである。
【背景技術】
【０００２】
メモリカードやＳＳＤ(Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ)などに使用されるＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）では、データの記憶容量を増大させるためにＮＡＮＤメモリなどのメモリチップを積層し、１つのチャネルあたりに接続されるメモリチップ数は多くなってしまう。つまり、メモリチップに記憶されているデータをメモリチップ外に出力する出力バッファが複数、それぞれのチャネルに並列に接続されることになる。このため、各メモリチップの出力バッファにかかる負荷容量が大きくなり、電源電位間で信号をグランドレベルから電源レベルへのフル振幅で遷移させるような出力回路を採用する場合、信号が十分に立ち上がる前に立ち下がるような読み出し波形の劣化（所謂、符号間干渉Ｉｎｔｅｒ ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩ）が発生し、誤読み出しが引き起こされることがある。このような問題に対処するための方法として、出力バッファのサイズを大きくし、出力バッファの駆動能力を増大させる方法がある。
【０００３】
また、例えば、特許文献１には、シンボル間干渉によって発生するタイミングエラーと電圧エラーが充分に補償されるようにするために、可変イコライジング制御信号に応答してオーバーサンプルされた信号の位相に応答してサンプリングクロック信号の活性化のタイミングを制御する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４１５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、出力バッファのサイズを大きくすると、出力バッファの寄生容量も増大するため、各メモリチップの出力バッファにかかる負荷容量がさらに大きくなり、誤読み出しに十分に対処できないという問題があった。
【０００６】
本発明の目的は、メモリチップの出力バッファにかかる負荷容量が大きい場合においても、出力バッファのサイズを大きくすることなく、読み出し波形の劣化による悪影響を低減することが可能なメモリインターフェース回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、前記半導体記憶素子から読み出された読み出し信号と基準電圧が差動入力として与えられる差動回路と、前記差動回路から出力された過去の入力信号の状態を加味して、前記差動回路から出力される現在の差動信号の電位を制御するイコライズ回路と、前記イコライズ回路にて制御された差動信号の状態を検出するセンスアンプと、前記センスアンプにて検出された差動信号の過去の状態を保持し、前記イコライズ回路に供給する状態保持回路とを備え、さらに前記イコライズ回路の設定パラメータを個々のメモリチップに格納することを特徴とするメモリインターフェース回路を提供する。
【０００８】
本発明の一態様によれば、半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、前記半導体記憶素子から読み出された読み出し信号と第１の基準電圧が差動入力として与えられ、前記入力信号に応じて差動信号を出力する差動回路と、前記差動回路から出力された差動信号の状態を検出するセンスアンプと、前記センスアンプにて検出された差動信号の過去の状態を保持する状態保持回路と、前記状態保持回路にて保持されている前記差動信号の過去の状態に基づいて前記第１の基準電圧を制御する基準電流制御部とを備えることを特徴とするメモリインターフェース回路を提供する。
【発明の効果】
【０００９】
本発明によれば、メモリチップの出力バッファにかかる負荷容量が大きい場合においても、出力バッファのサイズを大きくすることなく、読み出し波形の劣化を低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図。
【図３】図３は、図１のメモリインターフェース回路の概略構成の一例を示す回路図。
【図４】図４は、図１のメモリインターフェース回路の動作の一例を示すフローチャート。
【図５】図５は、負荷容量を変化させた時の図１の出力バッファの信号振幅の波形を示す図。
【図６】図６は、動作周波数を変化させた時の図１の出力バッファの信号振幅の波形を示す図。
【図７】図７は、本発明の第２実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図。
【図８】図８は、図７のメモリインターフェース回路の動作の一例を示すフローチャート。
【図９】図９は、本発明の第３実施形態に係るメモリインターフェース回路の概略構成を示す回路図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係るメモリインターフェース回路について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、ｎ（ｎは２以上の整数）個のＮＡＮＤメモリ３−１〜３−ｎが設けられるとともに、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御を行うコントローラ１が設けられている。なお、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御としては、例えば、ＮＡＮＤメモリ３−１〜３−ｎの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。
【００１３】
そして、コントローラ１には、ＮＡＮＤメモリ３−１〜３−ｎとの間で信号の受け渡しを行うメモリインターフェース回路１ａが設けられている。メモリインターフェース回路１ａは、ＮＡＮＤメモリ３−１〜３−ｎから読み出された過去の信号の状態を参照しつつ、ＮＡＮＤメモリ３−１〜３−ｎから読み出された現在の信号の状態を検出することができる。具体的には、メモリインターフェース回路１ａは、ＮＡＮＤメモリ３−１〜３−ｎから読み出された過去の信号の状態から遠ざかるように、ＮＡＮＤメモリ３−１〜３−ｎから読み出された現在の信号の電位を制御することができる。
【００１４】
例えば、１サイクル前に読み出された信号の状態が‘０’の場合、今回読み出された信号の状態が‘１’に近づくように今回読み出された信号の電位を引き上げ、１サイクル前に読み出された信号の状態が‘１’の場合、今回読み出された信号の状態が‘０’に近づくように今回読み出された信号の電位を引き下げることができる。
【００１５】
また、ＮＡＮＤメモリ３−１〜３−ｎはチャネル２を介して互いに並列にコントローラ１に接続されている。ここで、例えば、ＮＡＮＤメモリ３ａには、ｍ（ｍは２以上の整数）個の半導体チップＣＰ１〜ＣＰｍが設けられ、例えば、半導体チップＣＰ１には、ＮＡＮＤフラッシュメモリ１３が搭載されるとともに、ＮＡＮＤフラッシュメモリ１３にそれぞれ接続されたパッド電極ＰＤ１〜ＰＤｍがそれぞれ形成されている。なお、ＮＡＮＤフラッシュメモリ１３には、例えば、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。
【００１６】
半導体チップＣＰ１には、入力バッファ１１、出力バッファ１２およびプログラマブルＲＯＭ１４が設けられている。入力バッファ１１は、コントローラ１から送られた書き込みデータやアドレスなどの制御信号をＮＡＮＤフラッシュメモリ１３などに受け渡すことができる。出力バッファ１２は、ＮＡＮＤフラッシュメモリ１３などから読み出された読み出しデータをコントローラ１に受け渡すことができる。なお、出力バッファ１２は、シングルエンドタイプのインターフェースとして用いることができ、電源-グランドレベル間で信号がフル振幅で遷移される信号を用いることができる。また、入力バッファ１１および出力バッファ１２としては、例えば、直列接続されたＰＭＯＳとＮＭＯＳから構成された回路を用いることができる。
【００１７】
プログラマブルＲＯＭ１４は、メモリインターフェース回路１ａにて半導体チップＣＰ１から読み出された現在の信号の状態が検出される際に、半導体チップＣＰ１から読み出された過去の信号の状態の寄与分を設定するための設定値を記憶することができる。なお、この設定値は、自己の半導体チップＣＰ１に設けられたＮＡＮＤフラッシュメモリ１３のトランジスタ特性などに応じて最適化することができる。なお、半導体チップＣＰ１以外の半導体チップＣＰ２〜ＣＰｍについても同様である。
【００１８】
そして、ｍ個の半導体チップＣＰ１〜ＣＰｍは、１個の半導体パッケージＰＫ１上に実装され、この半導体パッケージＰＫ１の外部端子ＴＭは、ｍ個の半導体チップＣＰ１〜ＣＰｍのパッド電極ＰＤ１〜ＰＤｍにて共有されている。なお、半導体チップＣＰ１〜ＣＰｍを半導体パッケージＰＫ１上に実装する方法としては、半導体チップＣＰ１〜ＣＰｍを積層させる方法でもよいし、半導体チップＣＰ１〜ＣＰｍを同一平面上に配列する方法でもよい。また、半導体チップＣＰ１〜ＣＰｍは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子ＴＭを共有させる方法としては、ｍ個のパッド電極ＰＤ１〜ＰＤｍと１個の外部端子ＴＭとをボンディングワイヤＢＷにて接続することができる。あるいは、半導体チップＣＰ１〜ＣＰｍをフリップ実装し、パッド電極ＰＤ１〜ＰＤｍに形成されたバンプ電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。あるいは、半導体チップＣＰ１〜ＣＰｍに貫通電極を形成し、この貫通電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。なお、ＮＡＮＤメモリ３−１以外のＮＡＮＤメモリ３−２〜３−ｎについても同様である。また、この半導体記憶装置は、メモリカードやＳＳＤなどのストレージデバイスとして用いることができる。
【００１９】
図２は、図１のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図である。なお、図２の例では、ｍ＝４の場合を例にとった。
図２において、半導体チップＣＰ１〜ＣＰ４には、パッド電極ＰＤ１〜ＰＤ４がそれぞれ形成されている。なお、パッド電極ＰＤ１〜ＰＤ４は、例えば、アドレス端子、リード／ライト端子、チップセレクト端子またはデータ端子として用いることができる。また、半導体パッケージＰＫ１には、外部端子ＴＭ１〜ＴＭ１７が形成されている。そして、４個分の半導体チップＣＰ１〜ＣＰ４を積層させて半導体パッケージＰＫ１上に実装する場合、パッド電極ＰＤ１〜ＰＤ４が露出するように半導体チップＣＰ１〜ＣＰ４をずらして積層させることができる。そして、ボンディングワイヤＢＷを介して、例えば、パッド電極ＰＤ１〜ＰＤ４を外部端子ＴＭ１に共通に接続することで、４個分の半導体チップＣＰ１〜ＣＰ４のパッド電極ＰＤ１〜ＰＤ４にて１個の外部端子ＴＭ１を共有させることができる。
【００２０】
図３は、図１のメモリインターフェース回路の概略構成の一例を示す回路図である。
図３において、メモリインターフェース回路１ａには、差動回路２１、イコライズ回路２８、イコライズ回路にて制御された差動信号の状態を検出するラッチ型センスアンプ２５および状態保持回路２９が設けられている。
【００２１】
差動回路２１は、ＮＡＮＤメモリ３−１〜３−ｎから読み出された読み出し信号Ｄｉと基準電圧ｖｒｅｆを差動入力とし、差動出力として差動信号ｒｏｕｔ、ｒｏｕｔｂを生成することができる。イコライズ回路２８は、差動回路２１から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態から遠ざかるように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。ラッチ型センスアンプ２５は、イコライズ回路２８にて制御された差動信号ｒｏｕｔ、ｒｏｕｔｂの状態をクロック信号ｃｌｋに同期して検出し、検出信号ｓａｏｕｔ、ｓａｏｕｔｂとして出力することができる。状態保持回路２９は、ラッチ型センスアンプ２５にて検出された差動信号ｒｏｕｔ、ｒｏｕｔｂの過去の状態を保持し、イコライズ回路２８に供給することができる。
【００２２】
具体的には、差動回路２１には、ＮチャンネルトランジスタＴ１、Ｔ２、抵抗Ｒ１、Ｒ２および電流源Ａ１が設けられている。そして、ＮチャンネルトランジスタＴ１のドレインは抵抗Ｒ１を介して電源電位ＶＤＤに接続され、ＮチャンネルトランジスタＴ２のドレインは抵抗Ｒ２を介して電源電位ＶＤＤに接続されている。また、ＮチャンネルトランジスタＴ１、Ｔ２のソースは電流源Ａ１に接続されている。また、ＮチャンネルトランジスタＴ１のゲートには読み出し信号Ｄｉが入力され、ＮチャンネルトランジスタＴ２のゲートには基準電圧ｖｒｅｆが入力される。なお、基準電圧ｖｒｅｆの値は、例えば、図１の出力バッファ１２の電源電位ＶＣＣＱの１／２に設定することができる。
【００２３】
イコライズ回路２８には、イコライズ回路２２、２３および電流設定回路２６が設けられている。ここで、イコライズ回路２３は、差動回路２１から出力された１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を打ち消すように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。イコライズ回路２２は、差動回路２１から出力された２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を打ち消すように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。
【００２４】
ここで、イコライズ回路２２には、ＮチャンネルトランジスタＴ３、Ｔ４および可変電流源Ａ２が設けられている。そして、ＮチャンネルトランジスタＴ３のドレインはＮチャンネルトランジスタＴ１のドレインに接続され、ＮチャンネルトランジスタＴ４のドレインはＮチャンネルトランジスタＴ２のドレインに接続されている。また、ＮチャンネルトランジスタＴ３、Ｔ４のソースは可変電流源Ａ２に接続されている。また、ＮチャンネルトランジスタＴ３のゲートには基準電圧ｖｒｅｆが入力され、ＮチャンネルトランジスタＴ４のゲートにはフリップフロップＦ１の出力Ｑｐｒｅが入力される。
【００２５】
また、イコライズ回路２３には、ＮチャンネルトランジスタＴ５、Ｔ６および可変電流源Ａ３が設けられている。そして、ＮチャンネルトランジスタＴ５のドレインはＮチャンネルトランジスタＴ２のドレインに接続され、ＮチャンネルトランジスタＴ６のドレインはＮチャンネルトランジスタＴ１のドレインに接続されている。また、ＮチャンネルトランジスタＴ５、Ｔ６のソースは可変電流源Ａ３に接続されている。また、ＮチャンネルトランジスタＴ５のゲートにはラッチ回路２４の出力Ｄｏｕｔが入力され、ＮチャンネルトランジスタＴ６のゲートには基準電圧ｖｒｅｆが入力される。
【００２６】
また、電流設定回路２６は、半導体チップＣＰ１〜ＣＰｍごとに可変電流源Ａ２、Ａ３に流れる電流値を設定することができる。ここで、電流設定回路２６には、半導体チップＣＰ１〜ＣＰｍごとに設定される電流値を記憶するレジスタ２７が設けられている。なお、可変電流源Ａ２に流れる電流値は可変電流源Ａ３に流れる電流値よりも小さくなるように設定することが好ましい。
【００２７】
ラッチ型センスアンプ２５には、ＰチャンネルトランジスタＴ７〜Ｔ１０およびＮチャンネルトランジスタＴ１１〜Ｔ１６が設けられている。そして、ＰチャンネルトランジスタＴ８のゲートとＮチャンネルトランジスタＴ１１のゲートは互いに接続され、ＰチャンネルトランジスタＴ８のドレインとＮチャンネルトランジスタＴ１１のドレインは互いに接続されている。また、ＰチャンネルトランジスタＴ９のゲートとＮチャンネルトランジスタＴ１２のゲートは互いに接続され、ＰチャンネルトランジスタＴ９のドレインとＮチャンネルトランジスタＴ１２のドレインは互いに接続されている。そして、ＰチャンネルトランジスタＴ８のゲートとＮチャンネルトランジスタＴ１１のゲートとＰチャンネルトランジスタＴ９のドレインとＮチャンネルトランジスタＴ１２のドレインには検出信号ｓａｏｕｔが入力される。また、ＰチャンネルトランジスタＴ９のゲートとＮチャンネルトランジスタＴ１２のゲートとＰチャンネルトランジスタＴ８のドレインとＮチャンネルトランジスタＴ１１には検出信号ｓａｏｕｔｂが入力される。
【００２８】
また、ＰチャンネルトランジスタＴ８にはＰチャンネルトランジスタＴ７が並列に接続され、ＰチャンネルトランジスタＴ９にはＰチャンネルトランジスタＴ１０が並列に接続されている。そして、ＰチャンネルトランジスタＴ７、Ｔ１０のゲートにはクロック信号ｃｌｋが入力される。
【００２９】
また、ＮチャンネルトランジスタＴ１３のドレインにはＮチャンネルトランジスタＴ１１のソースが接続され、ＮチャンネルトランジスタＴ１４のドレインにはＮチャンネルトランジスタＴ１２のソースが接続されている。また、ＮチャンネルトランジスタＴ１３、Ｔ１４のソースはＮチャンネルトランジスタＴ１６のドレインに接続されている。また、ＮチャンネルトランジスタＴ１３、Ｔ１４のドレインはＮチャンネルトランジスタＴ１５を介して互いに接続されている。
【００３０】
状態保持回路２９には、ラッチ回路２４およびフリップフロップＦ１が設けられている。ラッチ回路２４は、ラッチ型センスアンプ２５にて検出された１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を保持し、イコライズ回路２３に供給することができる。フリップフロップＦ１は、ラッチ型センスアンプ２５にて検出された２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を保持し、イコライズ回路２２に供給することができる。
【００３１】
ここで、ラッチ回路２４には、ＮＡＮＤ回路Ｎ１、Ｎ２が設けられている。そして、ＮＡＮＤ回路Ｎ１の一方の入力には検出信号ｓａｏｕｔｂが入力され、ＮＡＮＤ回路Ｎ２の一方の入力には検出信号ｓａｏｕｔが入力される。また、ＮＡＮＤ回路Ｎ１の出力はＮＡＮＤ回路Ｎ２の他方の入力に接続され、ＮＡＮＤ回路Ｎ２の出力はＮＡＮＤ回路Ｎ１の他方の入力に接続されている。また、ＮＡＮＤ回路Ｎ１の出力は、ＮチャンネルトランジスタＴ５のゲートおよびフリップフロップＦ１の入力に接続されている。フリップフロップＦ１の出力はＮチャンネルトランジスタＴ４のゲートに接続されている。
【００３２】
図４は、図１のメモリインターフェース回路の動作の一例を示すフローチャートである。
図４において、図１の半導体記憶装置がシステムパワーオンされ（ステップＳ１）、ＮＡＮＤメモリ３−１〜３−ｎがパワーオンされることで（ステップＳ２）、図３のメモリインターフェース回路１ａおよび図１のＮＡＮＤメモリ３−１〜３−ｎに電源が供給される。
【００３３】
次に、例えば、半導体チップＣＰ１からのデータの読み出しを行う場合、半導体チップＣＰ１のプログラマブルＲＯＭ１４からＲＯＭデータが読み出し信号Ｄｉとしてメモリインターフェース回路１ａにて読み出され（ステップＳ３、Ｓ４）、可変電流源Ａ２、Ａ３に流れる電流値を設定する設定値がレジスタ２７に記憶される。なお、メモリインターフェース回路１ａにてプログラマブルＲＯＭ１４からＲＯＭデータを読み出す場合、誤読み出しが引き起こされないように読み出し速度を低下させるようにしてもよい。
【００３４】
そして、電流設定回路２６において、レジスタ２７に記憶されたる設定値に対応した電流が流れるように可変電流源Ａ２、Ａ３の電流値が調整される（ステップＳ５）。そして、可変電流源Ａ２、Ａ３の電流値が調整されると、半導体チップＣＰ１のＮＡＮＤフラッシュメモリ１３からの読み出し動作に移行する（ステップＳ６）。
【００３５】
すなわち、半導体チップＣＰ１のＮＡＮＤフラッシュメモリ１３から読み出された読み出しデータは、出力バッファ１２を介してチャネル２に送られ、メモリインターフェース回路１ａを介して読み出し信号Ｄｉとしてコントローラ１側に受信される。
【００３６】
そして、メモリインターフェース回路１ａにて読み出し信号Ｄｉが受信されると、ＮチャンネルトランジスタＴ１のゲートに入力される。そして、差動回路２１において、読み出し信号Ｄｉが基準電圧ｖｒｅｆと比較されることで差動信号ｒｏｕｔ、ｒｏｕｔｂが生成され、イコライズ回路２２、２３およびラッチ型センスアンプ２５に出力される。
【００３７】
ここで、イコライズ回路２３において、ラッチ回路２４の出力ＤｏｕｔがＮチャンネルトランジスタＴ５のゲートに入力されることで、ラッチ回路２４に保持されている１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に基づいて、ＮチャンネルトランジスタＴ５に流れる電流量が制御される。
【００３８】
すなわち、１サイクル前の差動信号ｒｏｕｔの状態が‘１’の場合、ラッチ回路２４の出力Ｄｏｕｔはハイレベルになり、ＮチャンネルトランジスタＴ５に流れる電流が増大する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ５を介して引き抜かれ、今回の差動信号ｒｏｕｔの状態が‘０’に近づくように今回の差動信号ｒｏｕｔの電位が引き下げられる。
【００３９】
一方、１サイクル前の差動信号ｒｏｕｔの状態が‘０’の場合、ラッチ回路２４の出力Ｄｏｕｔはロウレベルになり、ＮチャンネルトランジスタＴ５に流れる電流が減少する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ５を介して引き抜かれるのが抑制され、今回の差動信号ｒｏｕｔの状態が‘１’に近づくように今回の差動信号ｒｏｕｔの電位が引き上げられる。
【００４０】
また、イコライズ回路２２において、フリップフロップＦ１の出力Ｑｐｒｅ１がＮチャンネルトランジスタＴ４のゲートに入力されることで、フリップフロップＦ１に保持されている２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に基づいて、ＮチャンネルトランジスタＴ４に流れる電流量が制御される。
【００４１】
すなわち、２サイクル前の差動信号ｒｏｕｔの状態が‘１’の場合、フリップフロップＦ１の出力Ｑｐｒｅ１はハイレベルになり、ＮチャンネルトランジスタＴ４に流れる電流が増大する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ４を介して引き抜かれ、今回の差動信号ｒｏｕｔの状態が‘０’に近づくように今回の差動信号ｒｏｕｔの電位が引き下げられる。
【００４２】
一方、２サイクル前の差動信号ｒｏｕｔの状態が‘０’の場合、フリップフロップＦ１の出力Ｑｐｒｅ１はロウレベルになり、ＮチャンネルトランジスタＴ４に流れる電流が減少する。このため、ＮチャンネルトランジスタＴ２のドレインから電流がＮチャンネルトランジスタＴ４を介して引き抜かれるのが抑制され、今回の差動信号ｒｏｕｔの状態が‘１’に近づくように今回の差動信号ｒｏｕｔの電位が引き上げられる。
【００４３】
そして、イコライズ回路２２、２３にて電位が制御された今回の差動信号ｒｏｕｔ、ｒｏｕｔｂがラッチ型センスアンプ２５に入力されると、その差動信号ｒｏｕｔ、ｒｏｕｔｂがＮチャンネルトランジスタＴ１３、Ｔ１４のゲートにそれぞれ入力される。
【００４４】
ここで、クロック信号ｃｌｋがロウレベルの場合、ＰチャンネルトランジスタＴ７、Ｔ１０がオンし、ＮチャンネルトランジスタＴ１６がオフする。そして、ＰチャンネルトランジスタＴ７、Ｔ１０がオンすると、ＮチャンネルトランジスタＴ１１、Ｔ１２のゲート電位がハイレベルになり、ＮチャンネルトランジスタＴ１１、Ｔ１２がオンする。このため、ＮチャンネルトランジスタＴ１３、Ｔ１４のゲートにそれぞれ入力される差動信号ｒｏｕｔ、ｒｏｕｔｂの電位にかかわらず、検出信号ｓａｏｕｔ、ｓａｏｕｔｂは同電位に維持される。
【００４５】
そして、クロック信号ｃｌｋがハイレベルに移行すると、ＰチャンネルトランジスタＴ７、Ｔ１０がオフし、ＮチャンネルトランジスタＴ１６がオンする。このため、今回の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位に応じてＮチャンネルトランジスタＴ１１、Ｔ１２のソース電位が変動し、ＮチャンネルトランジスタＴ１１、Ｔ１２のソース電位に応じてＮチャンネルトランジスタＴ１１、Ｔ１２のドレイン電位が変動する。そして、ＰチャンネルトランジスタＴ８、Ｔ９およびＮチャンネルトランジスタＴ１１、Ｔ１２のラッチ動作により、ＮチャンネルトランジスタＴ１１、Ｔ１２のドレイン電位に応じて検出信号ｓａｏｕｔ、ｓａｏｕｔｂの一方が状態‘１’になると、検出信号ｓａｏｕｔ、ｓａｏｕｔｂの他方が状態‘０’になり、その検出信号ｓａｏｕｔ、ｓａｏｕｔｂがラッチ回路２４に出力される。
【００４６】
そして、ラッチ回路２４において、今回の検出信号ｓａｏｕｔ、ｓａｏｕｔｂが１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、フリップフロップＦ１およびイコライズ回路２３に出力される。
【００４７】
そして、フリップフロップＦ１において、クロック信号ｃｌｋに同期してラッチ回路２４からの出力Ｄｏｕｔが取り込まれる。そして、１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態が２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、イコライズ回路２２に出力される。
【００４８】
ここで、差動回路２１から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態から遠ざかるように、差動回路２１から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することにより、例えば、１サイクル前の差動信号ｒｏｕｔとして‘０’、今回のサイクルの差動信号ｒｏｕｔとして‘１’が入力されると、今回のサイクルの差動信号ｒｏｕｔの電位を持ち上げることが可能となる。このため、１サイクル前の差動信号ｒｏｕｔの状態‘０’に引きずられて今回のサイクルの差動信号ｒｏｕｔの状態が‘１’に立ち上がり難くなるのを抑制することができ、読み出し速度が高速化された場合においても、誤読み出しを低減することができる。
【００４９】
また、図１の半導体チップＣＰ１〜ＣＰｍごとに個別に可変電流源Ａ２、Ａ３に流れる電流値を設定することにより、半導体チップＣＰ１〜ＣＰｍごとにトランジスタ特性が異なる場合においても、イコライズ回路２８によるイコライズ条件を最適化することができる。このため、各半導体チップＣＰ１〜ＣＰｍの出力バッファ１２にかかる負荷容量が大きい場合においても、出力バッファ１２のサイズを大きくすることなく、読み出し波形の劣化を低減することが可能となる。
【００５０】
なお、上述した第１実施形態では、今回の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御するために、１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態と２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を参照させる方法について説明したが、１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態のみを参照させるようにしてもよいし、３サイクル以上前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を参照させるようにしてもよい。
【００５１】
図５は、負荷容量を変化させた時の図１の出力バッファの信号振幅の波形を示す図である。なお、図５（ａ）は出力バッファ１２にかかる負荷容量が５ｐＦ、図５（ｂ）は出力バッファ１２にかかる負荷容量が３０ｐＦ、図５（ｃ）は出力バッファ１２にかかる負荷容量が６０ｐＦ、図５（ｄ）は出力バッファ１２にかかる負荷容量が９０ｐＦの例を示す。また、読み出し速度は１５０Ｍｂｐｓとし、読み出しデータとして‘１００００１０１１１１１００１０１０１０１１１００１１００１０１０００１０’というシンボル系列が入力された場合を例にとった。
【００５２】
図５において、図１の出力バッファ１２にかかる負荷容量が小さい場合は、読み出しデータのシンボル系列に対応して電源電位間で信号をフル振幅で遷移させることができる。これに対して、出力バッファ１２にかかる負荷容量が大きくなると、今回の状態が過去の状態に引きずられるようになり、読み出しデータのシンボル系列に対応して電源電位間で信号をフル振幅で遷移させることができなくなることから、誤読み出しが発生する。
【００５３】
ここで、過去の信号の状態が‘０’の時は今回の信号の電位を‘１’の方向に引き上げ、過去の信号の状態が‘１’の時は今回の信号の電位を‘０’の方向に引き下げることにより、誤読み出しを低減することができる。
【００５４】
図６は、動作周波数を変化させた時の図１の出力バッファの信号振幅の波形を示す図である。なお、図６（ａ）は動作周波数が２０ＭＨｚ、図６（ｂ）は動作周波数が１００ＭＨｚ、図６（ｃ）は動作周波数が２００ＭＨｚの例を示す。図１の出力バッファ１２にかかる負荷容量は一定とした。
図６において、動作周波数が低い場合は、読み出しデータのシンボル系列に対応して電源電位間で信号をフル振幅で遷移させることができる。これに対して、動作周波数が高くなると、今回の信号が電源電位間でフル振幅で遷移される前に次回の信号が入力され、誤読み出しが発生する。
【００５５】
このような場合においても、過去の信号の状態が‘０’の時は今回の信号の電位を‘１’の方向に引き上げ、過去の信号の状態が‘１’の時は今回の信号の電位を‘０’の方向に引き下げることにより、誤読み出しを低減することができる。
【００５６】
（第２実施形態）
図７は、本発明の第２実施形態に係るメモリインターフェース回路が適用される半導体記憶装置の概略構成を示すブロック図である。
図７において、この半導体記憶装置には、図１のコントローラ１およびＮＡＮＤメモリ３−１〜３−ｎの代わりにコントローラ１´およびＮＡＮＤメモリ３−１´〜３−ｎ´が設けられている。ここで、例えば、ＮＡＮＤメモリ３−１´には、半導体チップＣＰ１´〜ＣＰｍ´が設けられ、例えば、半導体チップＣＰ１´には図１の半導体チップＣＰの構成に加えテストパターン１５が保持されている。なお、半導体チップＣＰ１´以外の半導体チップＣＰ２´〜ＣＰｍ´も同様に構成することができる。
【００５７】
一方、コントローラ１´には、図１のメモリインターフェース回路１ａの代わりにメモリインターフェース回路１ａ´が設けられている。そして、メモリインターフェース回路１ａ´には、テストパターン１５に対応した正解パターン３１が保持されるとともに、パターン比較部３２および電流値変更部３３が設けられている。ここで、パターン比較部３２は、半導体チップＣＰ１´から読み出されたテストパターン１５と正解パターン３１とを比較することができる。電流値変更部３３は、テストパターン１５と正解パターン３１とが一致するように、図３の電流源Ａ２、Ａ３に流れる電流値を変更することができる。
【００５８】
図８は、図７のメモリインターフェース回路の動作の一例を示すフローチャートである。
図８において、図７の半導体記憶装置がシステムパワーオンされ（ステップＳ１１）、ＮＡＮＤメモリ３−１´〜３−ｎ´がパワーオンされることで（ステップＳ１２）、図７のメモリインターフェース回路１ａ´および図１のＮＡＮＤメモリ３−１´〜３−ｎ´に電源が供給される。
【００５９】
次に、例えば、半導体チップＣＰ１´からのデータの読み出しを行う場合、半導体チップＣＰ１´からテストパターン１５がメモリインターフェース回路１ａ´にて読み出され（ステップＳ１３、Ｓ１４）、パターン比較部３２においてテストパターン１５と正解パターン３１とが比較される（ステップＳ１５）。そして、テストパターン１５と正解パターン３１とが一致しない場合（ステップＳ１６）、電流値変更部３３において可変電流源Ａ２、Ａ３に流れる電流値が変更され（ステップＳ１７）、テストパターン１５と正解パターン３１とが一致するまでステップＳ１３〜Ｓ１７の動作が繰り返される。そして、テストパターン１５と正解パターン３１とが一致すると、その時に可変電流源Ａ２、Ａ３に流れる電流値が半導体チップＣＰ１´のプログラマブルＲＯＭ１４に書き込まれる（ステップＳ１８）。そして、図４のステップＳ３に進むことにより、電流設定回路２６にて可変電流源Ａ２、Ａ３の電流値が調整される。
【００６０】
ここで、テストパターン１５と正解パターン３１とが一致するように可変電流源Ａ２、Ａ３に流れる電流値を設定することにより、半導体チップＣＰ１´〜ＣＰｍ´ごとにトランジスタ特性が経時変化する場合においても、イコライズ回路２８によるイコライズ条件を最適化することができる。
【００６１】
（第３実施形態）
図９は、本発明の第３実施形態に係るメモリインターフェース回路の概略構成を示す回路図である。
図９において、このメモリインターフェース回路には、図３のメモリインターフェース回路の差動回路２１およびイコライズ回路２８の代わりに差動回路２１´、イコライズ回路２８´および基準電流制御部４１が設けられている。
【００６２】
差動回路２１´は、図１のＮＡＮＤメモリ３−１´〜３−ｎ´から読み出された読み出し信号Ｄｉと、基準電流制御部４１にて制御された基準電圧ｖｒｅｆを差動入力とし、差動出力として差動信号ｒｏｕｔ、ｒｏｕｔｂを生成することができる。イコライズ回路２８´は、差動回路２１´から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態を基準電圧ｖｒｅｆ´と比較し、過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態から遠ざかるように、差動回路２１´から出力される現在の差動信号ｒｏｕｔ、ｒｏｕｔｂの電位を制御することができる。基準電流制御部４１は、状態保持回路２９にて保持されている差動信号ｒｏｕｔ、ｒｏｕｔｂの過去の状態に基づいて基準電圧ｖｒｅｆを制御することができる。ここで、基準電流制御部４１は、差動回路２１´から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に近づくように基準電圧ｖｒｅｆを制御することができる。例えば、１サイクル前に読み出された信号の状態が‘０’の場合、差動回路２１´に今回入力される基準電圧ｖｒｅｆを引き下げ、１サイクル前に読み出された信号の状態が‘１’の場合、差動回路２１´に今回入力される基準電圧ｖｒｅｆを引き上げることができる。
【００６３】
具体的には、図９の差動回路２１´には図３の差動回路２１のＮチャンネルトランジスタＴ２の代わりにＮチャンネルトランジスタＴ２´が設けられている。そして、ＮチャンネルトランジスタＴ２のゲートに入力される基準電圧ｖｒｅｆは固定値であるのに対し、ＮチャンネルトランジスタＴ２´のゲートには、基準電流制御部４１にて制御される基準電圧ｖｒｅｆが入力される。
【００６４】
図９のイコライズ回路２８´には図３のイコライズ回路２２、２３の代わりにイコライズ回路２２´、２３´が設けられている。そして、イコライズ回路２２´、２３´にはＮチャンネルトランジスタＴ３、Ｔ６の代わりにＮチャンネルトランジスタＴ３´、Ｔ６´がそれぞれ設けられている。ここで、図３のＮチャンネルトランジスタＴ３、Ｔ６のゲートには、ＮチャンネルトランジスタＴ２のゲートに入力される基準電圧ｖｒｅｆと同一の入力されるのに対し、図９のＮチャンネルトランジスタＴ３´、Ｔ６´のゲートには、ＮチャンネルトランジスタＴ２´のゲートに入力される基準電圧ｖｒｅｆとは独立の基準電圧ｖｒｅｆ´が入力される。また、イコライズ回路２２´、２３´には、図３の可変電流源Ａ２、Ａ３の代わりに電流源Ａ２´、Ａ３´が設けられている。なお、図３の可変電流源Ａ２、Ａ３の電流値は、半導体チップＣＰ１〜ＣＰｍごとに電流設定回路２６にて設定されるのに対し、電流源Ａ２´、Ａ３´の電流値は半導体チップＣＰ１´〜ＣＰｍ´に共通に設定することができる。
【００６５】
基準電流制御部４１には、ＰチャンネルトランジスタＴ１７、Ｔ１９およびＮチャンネルトランジスタＴ１８、Ｔ２０が設けられている。そして、ＰチャンネルトランジスタＴ１７のドレインおよびＮチャンネルトランジスタＴ１８のドレインには、基準電圧ｖｒｅｆｈが入力され、ＰチャンネルトランジスタＴ１９のドレインおよびＮチャンネルトランジスタＴ２０のドレインには、基準電圧ｖｒｅｆｌが入力される。なお、基準電圧ｖｒｅｆｈの値は、基準電圧ｖｒｅｆｌの値よりも大きくすることができる。また、ＮチャンネルトランジスタＴ１８のゲートおよびＰチャンネルトランジスタＴ１９のゲートには、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔが入力され、ＮチャンネルトランジスタＴ２０のゲートおよびＰチャンネルトランジスタＴ１７のゲートには、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔの反転信号Ｄｏｕｔｂが入力される。また、ＰチャンネルトランジスタＴ１７、Ｔ１９のソースおよびＮチャンネルトランジスタＴ１８、Ｔ２０のソースは、ＮチャンネルトランジスタＴ２´のゲートに接続されている。
【００６６】
そして、基準電流制御部４１にて生成された基準電圧ｖｒｅｆは、ＮチャンネルトランジスタＴ２´のゲートに入力される。また、メモリインターフェース回路にて読み出し信号Ｄｉが受信されると、ＮチャンネルトランジスタＴ１のゲートに入力される。そして、差動回路２１´において、読み出し信号Ｄｉが基準電圧ｖｒｅｆと比較されることで差動信号ｒｏｕｔ、ｒｏｕｔｂが生成され、イコライズ回路２２´、２３´およびラッチ型センスアンプ２５に出力される。
【００６７】
ここで、イコライズ回路２３´において、ラッチ回路２４の出力ＤｏｕｔがＮチャンネルトランジスタＴ５のゲートに入力され、基準電圧ｖｒｅｆ´と比較されることで、ＮチャンネルトランジスタＴ５に流れる電流量が制御され、今回の差動信号ｒｏｕｔの電位が制御される。
【００６８】
また、イコライズ回路２２´において、フリップフロップＦ１の出力Ｑｐｒｅ１がＮチャンネルトランジスタＴ４のゲートに入力され、基準電圧ｖｒｅｆ´と比較されることで、ＮチャンネルトランジスタＴ４に流れる電流量が制御され、今回の差動信号ｒｏｕｔの電位が制御される。
【００６９】
そして、イコライズ回路２２´、２３´にて電位が制御された今回の差動信号ｒｏｕｔ、ｒｏｕｔｂがラッチ型センスアンプ２５に入力されると、今回の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態が検出され、その時の検出信号ｓａｏｕｔ、ｓａｏｕｔｂがラッチ回路２４に出力される。
【００７０】
そして、ラッチ回路２４において、今回の検出信号ｓａｏｕｔ、ｓａｏｕｔｂが１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、イコライズ回路２３´および基準電流制御部４１に出力される。また、フリップフロップＦ１において、ラッチ回路２４にて保持されていた１サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態が２サイクル前の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態として保持され、イコライズ回路２２´に出力される。
【００７１】
そして、基準電流制御部４１において、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔがハイレベルになると、ＰチャンネルトランジスタＴ１７およびＮチャンネルトランジスタＴ１８がオンするとともに、ＰチャンネルトランジスタＴ１９およびＮチャンネルトランジスタＴ２０がオフし、基準電圧ｖｒｅｆｈが基準電圧ｖｒｅｆとしてＮチャンネルトランジスタＴ２´のゲートに出力される。一方、ＮＡＮＤ回路Ｎ１の出力Ｄｏｕｔがロウレベルになると、ＰチャンネルトランジスタＴ１７およびＮチャンネルトランジスタＴ１８がオフするとともに、ＰチャンネルトランジスタＴ１９およびＮチャンネルトランジスタＴ２０がオンし、基準電圧ｖｒｅｆｌが基準電圧ｖｒｅｆとしてＮチャンネルトランジスタＴ２´のゲートに出力される。
【００７２】
ここで、差動回路２１´から出力された過去の差動信号ｒｏｕｔ、ｒｏｕｔｂの状態に近づくように基準電圧ｖｒｅｆを制御することにより、例えば、１サイクル前の差動信号ｒｏｕｔとして‘０’が入力されると、基準電圧ｖｒｅｆを引き下げることができる。このため、今回のサイクルの差動信号ｒｏｕｔとして‘１’が入力された時に、１サイクル前の差動信号ｒｏｕｔの状態‘０’に引きずられて今回のサイクルの差動信号ｒｏｕｔの状態が‘１’に立ち上がり難くなった場合においても、今回のサイクルの差動信号ｒｏｕｔの状態が‘１’になったかどうかを判別し易くすることができる。
【００７３】
なお、図９の例では、イコライズ回路２８´を設けた場合について説明したが、イコライズ回路２８´を省略するようにしてもよい。また、図９の例では、電流源Ａ２´、Ａ３´の電流値は半導体チップＣＰ１〜ＣＰｍに共通に設定する方法について説明したが、図３の電流設定回路２６を設け、半導体チップＣＰ１´〜ＣＰｍ´ごとに個別に電流源Ａ２´、Ａ３´の電流値を設定できるようにしてもよい。
【００７４】
また、上述した実施形態では、半導体記憶素子としてＮＡＮＤメモリを例にとって説明したが、半導体記憶素子はＲｅＲＡＭまたはＰＣＲＡＭなどであってもよい。
【符号の説明】
【００７５】
１、１´ コントローラ、１ａ、１ａ´ メモリインターフェース回路、２ チャネル、３−１〜３−ｎ、３−１´〜３−ｎ´ ＮＡＮＤメモリ、ＰＫ１、ＰＫ１´ 半導体パッケージ、ＣＰ１〜ＣＰｍ、ＣＰ１´〜ＣＰｍ´ 半導体チップ、ＴＭ、ＴＭ１〜ＴＭ１７ 外部端子、ＰＤ１〜ＰＤｍ パッド電極、ＢＷ ボンディングワイヤ、１１ 入力バッファ、１２ 出力バッファ、１３ ＮＡＮＤフラッシュメモリ、１４ プログラマブルＲＯＭ、１５ テストパターン、２１、２１´ 差動回路、２２、２３、２２´、２３´、２８、２８´ イコライズ回路、２４ ラッチ回路、２５ ラッチ型センスアンプ、２６ 電流設定回路、２７ レジスタ、Ｒ１、Ｒ２ 抵抗、Ａ１、Ａ２´、Ａ３´ 電流源、Ａ２、Ａ３ 可変電流源、Ｔ１〜Ｔ６、Ｔ１１〜Ｔ１６、Ｔ１８、Ｔ２０、Ｔ３´、Ｔ６´ Ｎチャンネルトランジスタ、Ｔ７〜Ｔ１０、Ｔ１７、Ｔ１９ Ｐチャンネルトランジスタ、Ｆ１ フリップフロップ、Ｎ１、Ｎ２ ＮＡＮＤ回路、２９ 状態保持回路、３１ 正解パターン、３２ パターン比較部、３３ 電流値変更部、４１ 基準電流制御部
【特許請求の範囲】
【請求項１】
半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、
前記半導体記憶素子から読み出された読み出し信号と基準電圧が差動入力として与えられる差動回路と、
前記差動回路から出力された過去の入力信号の状態を加味して、前記差動回路から出力される現在の差動信号の電位を制御するイコライズ回路と、
前記イコライズ回路にて制御された差動信号の状態を検出するセンスアンプと、
前記センスアンプにて検出された差動信号の過去の状態を保持し、前記イコライズ回路に供給する状態保持回路とを備え、さらに前記イコライズ回路の設定パラメータを個々のメモリチップに格納することを特徴とするメモリインターフェース回路。
【請求項２】
前記イコライズ回路は、
前記基準電圧に基づいて、前記差動回路の一方の出力端子から電流を引き抜く第１のトランジスタと、
前記状態保持回路に保持された過去の差動信号の状態に基づいて、前記差動回路の他方の出力端子から電流を引き抜く第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタにて引き抜かれる電流を流す電流源と、
前記半導体記憶素子が形成された半導体チップごとに前記電流源に流れる電流値を設定する電流設定回路とを備えることを特徴とする請求項１に記載のメモリインターフェース回路。
【請求項３】
前記半導体記憶素子から読み出されたテストパターンと正解パターンとを比較するパターン比較部と、
前記テストパターンと前記正解パターンとが一致するように前記電流源に流れる電流値を変更する電流値変更部とをさらに備えることを特徴とする請求項２に記載のメモリインターフェース回路。
【請求項４】
前記イコライズ回路は、
前記差動回路から出力された１サイクル前の差動信号の状態を打ち消すように、前記差動回路から出力される現在の差動信号の電位を制御する第１のイコライズ回路と、
前記差動回路から出力された２サイクル前の差動信号の状態を打ち消すように、前記差動回路から出力される現在の差動信号の電位を制御する第２のイコライズ回路とを備え、
前記状態保持回路は、
前記センスアンプにて検出された１サイクル前の差動信号の状態を保持し、前記第１のイコライズ回路に供給するラッチ回路と、
前記センスアンプにて検出された２サイクル前の差動信号の状態を保持し、前記第２のイコライズ回路に供給するフリップフロップとを備えることを特徴とする請求項１から３のいずれか１項に記載のメモリインターフェース回路。
【請求項５】
半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、
前記半導体記憶素子から読み出された読み出し信号と第１の基準電圧が差動入力として与えられ、前記入力信号に応じて差動信号を出力する差動回路と、
前記差動回路から出力された差動信号の状態を検出するセンスアンプと、
前記センスアンプにて検出された差動信号の過去の状態を保持する状態保持回路と、
前記状態保持回路にて保持されている前記差動信号の過去の状態に基づいて前記第１の基準電圧を制御する基準電流制御部とを備えることを特徴とするメモリインターフェース回路。
【請求項６】
前記基準電流制御部は、前記差動回路から出力された過去の差動信号の状態に前記第１の基準電圧が近づくように制御することを特徴とする請求項５に記載のメモリインターフェース回路。
【請求項７】
前記差動回路から出力された過去の差動信号の状態を打ち消すように、前記差動回路から出力される現在の差動信号の電位を制御するイコライズ回路をさらに備えることを特徴とする請求項５または６に記載のメモリインターフェース回路。
【請求項８】
前記イコライズ回路は、
第２の基準電圧に基づいて、前記差動回路の一方の出力端子から電流を引き抜く第１のトランジスタと、
前記状態保持回路に保持された過去の差動信号の状態に基づいて、前記差動回路の他方の出力端子から電流を引き抜く第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタにて引き抜かれる電流を流す電流源と、
前記半導体記憶素子が形成された半導体チップごとに前記電流源に流れる電流値を設定する電流設定回路とを備えることを特徴とする請求項７に記載のメモリインターフェース回路。
【請求項１】
半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、
前記半導体記憶素子から読み出された読み出し信号と基準電圧が差動入力として与えられる差動回路と、
前記差動回路から出力された過去の入力信号の状態を加味して、前記差動回路から出力される現在の差動信号の電位を制御するイコライズ回路と、
前記イコライズ回路にて制御された差動信号の状態を検出するセンスアンプと、
前記センスアンプにて検出された差動信号の過去の状態を保持し、前記イコライズ回路に供給する状態保持回路とを備え、さらに前記イコライズ回路の設定パラメータを個々のメモリチップに格納することを特徴とするメモリインターフェース回路。
【請求項２】
前記イコライズ回路は、
前記基準電圧に基づいて、前記差動回路の一方の出力端子から電流を引き抜く第１のトランジスタと、
前記状態保持回路に保持された過去の差動信号の状態に基づいて、前記差動回路の他方の出力端子から電流を引き抜く第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタにて引き抜かれる電流を流す電流源と、
前記半導体記憶素子が形成された半導体チップごとに前記電流源に流れる電流値を設定する電流設定回路とを備えることを特徴とする請求項１に記載のメモリインターフェース回路。
【請求項３】
前記半導体記憶素子から読み出されたテストパターンと正解パターンとを比較するパターン比較部と、
前記テストパターンと前記正解パターンとが一致するように前記電流源に流れる電流値を変更する電流値変更部とをさらに備えることを特徴とする請求項２に記載のメモリインターフェース回路。
【請求項４】
前記イコライズ回路は、
前記差動回路から出力された１サイクル前の差動信号の状態を打ち消すように、前記差動回路から出力される現在の差動信号の電位を制御する第１のイコライズ回路と、
前記差動回路から出力された２サイクル前の差動信号の状態を打ち消すように、前記差動回路から出力される現在の差動信号の電位を制御する第２のイコライズ回路とを備え、
前記状態保持回路は、
前記センスアンプにて検出された１サイクル前の差動信号の状態を保持し、前記第１のイコライズ回路に供給するラッチ回路と、
前記センスアンプにて検出された２サイクル前の差動信号の状態を保持し、前記第２のイコライズ回路に供給するフリップフロップとを備えることを特徴とする請求項１から３のいずれか１項に記載のメモリインターフェース回路。
【請求項５】
半導体記憶素子の読み書き制御を行うコントローラに設けられ、前記半導体記憶素子と前記コントローラとの間で信号の受け渡しを行うメモリインターフェース回路において、
前記半導体記憶素子から読み出された読み出し信号と第１の基準電圧が差動入力として与えられ、前記入力信号に応じて差動信号を出力する差動回路と、
前記差動回路から出力された差動信号の状態を検出するセンスアンプと、
前記センスアンプにて検出された差動信号の過去の状態を保持する状態保持回路と、
前記状態保持回路にて保持されている前記差動信号の過去の状態に基づいて前記第１の基準電圧を制御する基準電流制御部とを備えることを特徴とするメモリインターフェース回路。
【請求項６】
前記基準電流制御部は、前記差動回路から出力された過去の差動信号の状態に前記第１の基準電圧が近づくように制御することを特徴とする請求項５に記載のメモリインターフェース回路。
【請求項７】
前記差動回路から出力された過去の差動信号の状態を打ち消すように、前記差動回路から出力される現在の差動信号の電位を制御するイコライズ回路をさらに備えることを特徴とする請求項５または６に記載のメモリインターフェース回路。
【請求項８】
前記イコライズ回路は、
第２の基準電圧に基づいて、前記差動回路の一方の出力端子から電流を引き抜く第１のトランジスタと、
前記状態保持回路に保持された過去の差動信号の状態に基づいて、前記差動回路の他方の出力端子から電流を引き抜く第２のトランジスタと、
前記第１のトランジスタおよび前記第２のトランジスタにて引き抜かれる電流を流す電流源と、
前記半導体記憶素子が形成された半導体チップごとに前記電流源に流れる電流値を設定する電流設定回路とを備えることを特徴とする請求項７に記載のメモリインターフェース回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１１３４５０（Ｐ２０１１−１１３４５０Ａ）
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願番号】特願２００９−２７１３３４（Ｐ２００９−２７１３３４）
【出願日】平成２１年１１月３０日（２００９．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月９日（２０１１．６．９）
【国際特許分類】
【出願日】平成２１年１１月３０日（２００９．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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