不揮発性半導体記憶装置
【課題】不揮発性半導体記憶装置の動作電力を低減する。
【解決手段】不揮発性半導体記憶装置は、ＴｉＮ層からなる上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２と、金属酸化物ＨｆＯｘ層を有する可変抵抗素子ＶＲと、ポリシリコン層及びポリシリコン層と金属酸化物ＨｆＯｘ層との界面に形成されたＳｉＧｅ層を有する下部電極ＢＥと、バリアメタルＢＭ１と、ＮＩＰ層からなるバイポーラ型の電流整流素子Ｄｉとを直列接続したメモリセルＭＣを備える。
【解決手段】不揮発性半導体記憶装置は、ＴｉＮ層からなる上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２と、金属酸化物ＨｆＯｘ層を有する可変抵抗素子ＶＲと、ポリシリコン層及びポリシリコン層と金属酸化物ＨｆＯｘ層との界面に形成されたＳｉＧｅ層を有する下部電極ＢＥと、バリアメタルＢＭ１と、ＮＩＰ層からなるバイポーラ型の電流整流素子Ｄｉとを直列接続したメモリセルＭＣを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
このうち、ＲｅＲＡＭに使用される可変抵抗素子は、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。
【０００５】
また、ＲｅＲＡＭに使用される可変抵抗素子には、２種類の動作モードがある。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
【０００６】
このような可変抵抗素子は、クロスポイント型のメモリセルとして、より一層の微細化及び大容量化が期待されることから、データ書き込みの低電力化が望まれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−７１１６７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、動作電力の低減を目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は、金属酸化物を有する可変抵抗素子と、ポリシリコン層及びポリシリコン層と金属酸化物との間に形成されたＳｉＧｅ層を有する電極と、バイポーラ型の整流素子とを直列接続したメモリセルを備える。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の断面図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す断面図である。
【図５】比較例に係る不揮発性半導体記憶装置の動作モデルを説明する為の概略図である。
【図６】比較例に係る不揮発性半導体記憶装置の動作モデルを説明する為の概略図である。
【図７】所定条件下でＳｉＧｅを成膜した時の様子を表す図である。
【発明を実施するための形態】
【００１１】
［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子ＶＲと電流整流素子Ｄｉを具備するメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１２】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。
【００１３】
［メモリセルアレイ］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセルＭＣ１列分の断面図、図４は、メモリセルＭＣ１つ分の断面図である。メモリセルアレイ１は、クロスポイント型のメモリセルアレイで、複数本のワード線ＷＬが平行に配設され、これと交差して複数本のビット線ＢＬが平行に配設される。ワード線ＷＬとビット線ＢＬとの各交差部に両配線に挟まれるように後述のメモリセルＭＣが配置される。このようなメモリセルアレイＭＡ０〜ＭＡ３が、隣接するワード線ＷＬ及びビット線ＢＬを共有して多層に形成される。なお、ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。
【００１４】
［メモリセル］
メモリセルＭＣは、図４に示すように、ビット線ＢＬとワード線ＷＬの間に直列接続された上部電極ＴＥ、可変抵抗素子ＶＲ、下部電極ＢＥ、バリアメタルＢＭ１、電流整流素子Ｄｉ及びバリアメタルＢＭ２を備える。
【００１５】
本実施形態において上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２は、ＴｉＮ層から形成されている。このＴｉＮ層は、スパッタ等の方法によって形成可能であり、バリアメタル層、接着層として機能する。なお、上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２は、Ｔｉ等、他の金属によって形成することも可能である。
【００１６】
可変抵抗素子ＶＲは、抵抗変化膜として５ｎｍ程度のＨｆＯｘ層が形成されている。ＨｆＯｘ層とＴｉＮから形成された上部電極ＴＥとの界面には、８Å程度のＴｉＯｘ層が形成されている。このうちＨｆＯｘ層はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法によって形成することが可能である。尚、ＨｆＯｘ層の膜厚は５ｎｍ程度に限定されるものではなく、２〜１０ｎｍ程度の範囲で適宜変更可能である。又、本実施形態では抵抗変化膜としてＨｆＯｘを用いたが、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物などとすることもできる。
【００１７】
また、下部電極ＢＥは、ｎ型のポリシリコン層及びこのポリシリコン層とＨｆＯｘ層との界面に形成されたＳｉＧｅ層から形成されている。下部電極ＢＥは、厚すぎるとアスペクト比が高くなってメモリセルＭＣの加工が困難となり、更に抵抗が高くなってしまうが、薄すぎるとＣＶＤで成膜した際に縞状に成長し、更に不純物が抜けてしまうため、２層合わせて５ｎｍ〜３０ｎｍ程度に形成することが考えられる。又、下部電極ＢＥのうち上面の２〜４ｎｍ、好ましくは２ｎｍ程度をＳｉＧｅ層が占めている。ＳｉＧｅ層は２ｎｍ程度の膜厚で充分結晶化の種となり、厚くすると異常成長のリスクが高まってしまうため、上記範囲内が適切であると考えられる。ＳｉＧｅ層におけるＧｅの添加量は多い方が結晶性は良くなるが、異常成長するリスクが高くなる。又、Ｇｅ濃度を高くすると、Ｇｅの酸化物は水溶性であるため、セル加工時のウェット処理等によるサイドエッチング量が多くなり、形状不具合が発生する恐れがある。従って、ＳｉＧｅ層におけるＧｅの添加量は５〜４０％程度とすると良い。ポリシリコン層にはＧｅが含まれていても良いし、含まれていなくても良い。ただし、ポリシリコン層のＧｅ濃度が高いと異常成長するリスクが高くなり、又、ポリシリコン層の膜厚は上層よりも厚いので、ウェット処理等によるサイドエッチングの影響が大きい。従って、ポリシリコン層にＧｅが含まれている場合には、ＳｉＧｅ層よりもＧｅの濃度を低く、少なくとも１／２以下の量にすると良い。ポリシリコン層及びＳｉＧｅ層は、ＳｉＨ４ガスを用いた減圧ＣＶＤ等によって形成することが可能である。又、本実施形態においては、ポリシリコン層の上にＳｉＧｅ層を成長させた後に６５０℃相当のアニールを行い、Ｓｉの結晶化およびドーパントの活性化を行っている。ＧｅはＳｉの結晶化を促進する機能を有している為、上記アニール工程によってポリシリコン層、ＳｉＧｅ層共に結晶性が良くなり、抵抗率が下がる。
【００１８】
又、電流整流素子Ｄｉは上層からＮＩＰ層となっている。尚、本実施形態においては電流整流素子Ｄｉとしてダイオードを用いているが、トランジスタ等、その他のオーミック素子を使用することも可能である。
【００１９】
［メモリセルの動作］
本実施形態に係る不揮発性半導体記憶装置は、いわゆるバイポーラ型である。従って、メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣに電流整流素子Ｄｉの逆方向の降伏電圧に相当する電圧を所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作を「セット動作」という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、所定の電圧を電流整流素子Ｄｉの順方向に所定時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作を「リセット動作」という。例えば、２値データの記憶であれば、選択メモリセルＭＣに対し、リセット動作、セット動作を行うことで、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。又、本実施形態に係る可変抵抗素子ＶＲは、使用に際してフォーミングを行う必要がある。フォーミングもセット動作、リセット動作と同様に、所定電圧を所定時間印加し続けることによって行う。
【００２０】
図２のように三次元的に積層配列されたメモリセルアレイ１においては、互いに交差するビット線ＢＬ及びワード線ＷＬにつながる周辺回路において、ビット線ＢＬ及びワード線ＷＬが異なる機能を特化して具備するようにし、重複する機能を省略した方が、周辺回路の面積を小さくできる。これにより、同じメモリ容量であっても、面積の小さいメモリ装置が実現できるため、望ましい。このため、ビット線ＢＬ及びワード線ＷＬの交差部に位置するメモリセルＭＣ中の電流整流素子Ｄｉにおいては、ビット線ＢＬがワード線ＷＬの上部に位置する場合と、ビット線ＢＬがワード線ＷＬの下部に位置する場合とで、電流整流方向が異なり、例えば、選択されたメモリセルＭＣにおいては、リセット時には、常にワード線ＷＬからビット線ＢＬに向かって電流が流れ、セット時には、常にビット線ＢＬからワード線ＷＬに向かって電流が流れるように、電流整流素子Ｄｉが電流整流特性を有することが望ましい。この場合、上下のメモリセルＭＣは、各層の順番が上下逆の構成となる。
【００２１】
［可変抵抗素子の動作モデル］
次に、バイポーラ型のＲｅＲＡＭの動作モデルについて説明する。図５及び図６は、比較例に係る不揮発性半導体記憶装置の動作を説明する為の、メモリセルＭＣの一部の概略図であり、図５はリセット状態、図６はセット状態の可変抵抗素子ＶＲの状態を示すものである。本実施形態にかかる下部電極ＢＥはポリシリコン層とＳｉＧｅ層との２層構造を有しているが、比較例では下部電極ＢＥがポリシリコン層のみから形成されている。バイポーラ型のＲｅＲＡＭの動作原理は現在ではまだ明らかになっていないが、以下の様なモデルが想定されている。
【００２２】
即ち、可変抵抗素子ＶＲにフォーミングを行うと、図５及び図６に示す通り、可変抵抗素子ＶＲ中に上部電極ＴＥ及び下部電極ＢＥを電気的に接続するフィラメントＶＲｆが形成される。フィラメントＶＲｆと下部電極ＢＥとの界面はスイッチング界面ＳＷとなり、セット動作及びリセット動作に際して機能する。
【００２３】
即ち、フォーミング直後の可変抵抗素子ＶＲは低抵抗状態（セット状態）であるが、リセット動作を行うことによって高抵抗状態（リセット状態）に変化する。リセット動作は上部電極ＴＥ−下部電極ＢＥ間に、下部電極ＢＥを高電位にして電圧を印加することによって行われる。図５に示す様に、下部電極ＢＥに高電位が印加されると、ＨｆＯｘ中の酸素イオンが下部電極ＢＥ側に引き寄せられ、スイッチング界面ＳＷにＳｉＯｘが形成される。このように、抵抗変化膜と下部電極ＢＥの界面に絶縁体であるＳｉＯｘが形成されることによって可変抵抗素子ＶＲが高抵抗状態（リセット状態）となる。
【００２４】
又、セット動作は、リセット動作とは逆に上部電極ＴＥ−下部電極ＢＥ間に、上部電極ＴＥを高電位にして電圧を印加することによって行われる。図６に示す様に、上部電極ＴＥに高電位が印加されると、ＳｉＯｘ中の酸素がＨｆＯｘ層側に引き寄せられ、スイッチング界面ＳＷに形成されたＳｉＯｘが還元されることによって低抵抗状態（セット状態）となる。
【００２５】
［セット電圧］
以下、上記動作モデルに基づいて、比較例のセット電圧が高くなってしまう理由と本実施形態に係る不揮発性半導体記憶装置のセット電圧が低減可能である理由について説明する。
【００２６】
Ｓｉで形成された下部電極ＢＥは、減圧ＣＶＤ等で形成されたＳｉ及びドーパントを例えば６５０℃で結晶化アニールすることにより形成されるが、３０ｎｍ以下の膜厚では、結晶化するための核が存在する確率が低いため、結晶化不足となって、抵抗値が高くなる。このため、下部電極ＢＥ部分の電圧降下が大きくなり、抵抗変化素子ＶＲに加わる電圧が低くなってしまうことが、セット電圧が高くなってしまう第１の理由となる。
【００２７】
また、比較例においては、可変抵抗素子ＶＲと下部電極ＢＥとの界面がＳｉによって形成されており、リセット動作によってスイッチング界面ＳＷにＳｉＯｘを形成し、セット動作によってスイッチング界面ＳＷのＳｉＯｘから酸素を引き抜くようにしている。しかし、ＳｉＯｘが安定しているため、ＳｉＯｘから酸素を引き抜くのが困難であり、このことがセット電圧の増加につながる第２の理由である。
【００２８】
第１の理由については、Ｓｉの下部電極ＢＥにＧｅを添加することによって解消し得る。ＳｉにＧｅを添加すると、結晶性が向上するため、抵抗値はＧｅの添加量と共に減少する。しかしながら、ＳｉにＧｅを添加しすぎると、一部の結晶グレインが異常成長してしまい、ＳｉＧｅ層表面のラフネスを局所的に悪化させてしまうという問題がある。図７は、Ｇｅを添加量を０〜３０％に変化させた場合の、ＳｉＧｅ膜上面の画像である。図７より、Ｇｅの添加量が２０％以上になるとＳｉＧｅ上面に結晶グレインが異常成長することが認められる。この様にＳｉＧｅの結晶グレインが異常成長している上に可変抵抗素子ＶＲ等を形成してデバイスを製造すると、パターン形成不良や、膜厚の違いによる素子特性のばらつき等、リソグラフィー工程へ悪影響を及ぼす。この様なＳｉＧｅ結晶グレインの異常成長は、Ｇｅの添加量が多いほど、又、膜厚が厚いほど生じやすい。
【００２９】
以上の点を考慮し、本実施形態では、下部電極ＢＥを、ポリシリコン層とＳｉＧｅ層の２層構造としている。ポリシリコン層は、単独では膜厚が数十ｎｍでも均一な膜が形成され、ＳｉＧｅ層は、非常に薄い膜（例えば２ｎｍ）であるため、結晶グレインが異常成長することがなく、均一な結晶性の良い膜として形成可能である。そして、ポリシリコン層の上層にＳｉＧｅ層を形成し、その後結晶化アニールを行うことによって、異常成長を抑えつつ、ポリシリコン層の結晶化も促進されて、ポリシリコン層とＳｉＧｅ層とを含む下部電極ＢＥ全体の抵抗値を下げることが可能となる。この様な低抵抗な電極を用いた場合、書き換え動作に際しての下部電極ＢＥにおける電圧降下も抑制され、セット電圧の低減とリセット電圧増加の抑制とが可能となる。
【００３０】
また、第２の理由については、以下のように改善される。即ち、本実施形態においては、可変抵抗素子ＶＲと下部電極ＢＥとの界面にＳｉＧｅ層が存在しているので、リセット動作によってＳｉＯｘの他にＧｅＯ２及びＧｅＯも形成される。
【００３１】
ここで、ＨｆＯ２，ＳｉＯ２、ＧｅＯ２及びＧｅＯについての１０００Ｋにおけるギプスの標準生成エネルギーは、それぞれ−８９５ｋｊ／ｍｏｌ、−７２６．９ｋＪ／ｍｏｌ、−３９７．１ｋＪ／ｍｏｌ及び−１０５．７ｋＪ／ｍｏｌであり、ＧｅＯ２及びＧｅＯがＳｉＯ２、ＨｆＯ２と比較して不安定な物質であることが分かる。これは、ＳｉＯ２を還元するよりもＧｅＯ２及びＧｅＯを還元することが容易である、即ち、低いエネルギーしか必要としない事を意味している。この様に、本実施形態においては可変抵抗素子ＶＲと下部電極ＢＥとの間にＳｉＧｅを設けることによって、セット電圧を低減させることができる。
【００３２】
下部電極としてＳｉＧｅを用いると、セット電圧が減少する一方でリセット電圧は増加する。しかしながら、リセット動作においてはメモリセルＭＣに対して順方向に電圧を印加する為、電流整流素子Ｄｉにおける電圧降下が比較的小さい。従って、比較例に対するセット電圧の減少分と比較してリセット電圧の上昇分は小さく、不揮発性半導体記憶装置全体の動作電力は減少する。
【００３３】
又、本実施形態においては、リセット動作に際してスイッチング界面ＳＷにＧｅＯ２、ＧｅＯが形成されると考えられるが、上述の通り、ＧｅＯ２及びＧｅＯはＳｉＯ２と比較してギプスの標準生成エネルギーが小さく、不安定な物質である。従って、セット状態のメモリセルＭＣ内においてリセット動作が行われていないのにも拘らずリセット状態となってしまう可能性が低減され、データリテンション（データ保持特性）も改善する。
【００３４】
更に、本実施形態に係る不揮発性半導体装置においては、従来例と比較してセット電圧及びリセット電圧のバラつきが低減する。この理由については現在では判明していないが、酸化・還元反応の容易化及び結晶性の向上によるものと考えられている。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＳＣ・・・セキュリティー回路、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード、ＶＲｆ・・・フィラメント、ＳＷ・・・スイッチング界面。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
このうち、ＲｅＲＡＭに使用される可変抵抗素子は、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。
【０００５】
また、ＲｅＲＡＭに使用される可変抵抗素子には、２種類の動作モードがある。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態との設定を可能とするもので、これはユニポーラ型といわれる。
【０００６】
このような可変抵抗素子は、クロスポイント型のメモリセルとして、より一層の微細化及び大容量化が期待されることから、データ書き込みの低電力化が望まれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−７１１６７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態は、動作電力の低減を目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性半導体記憶装置は、金属酸化物を有する可変抵抗素子と、ポリシリコン層及びポリシリコン層と金属酸化物との間に形成されたＳｉＧｅ層を有する電極と、バイポーラ型の整流素子とを直列接続したメモリセルを備える。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図３】同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の断面図である。
【図４】同実施形態に係る不揮発性半導体記憶装置のメモリセルの構成を示す断面図である。
【図５】比較例に係る不揮発性半導体記憶装置の動作モデルを説明する為の概略図である。
【図６】比較例に係る不揮発性半導体記憶装置の動作モデルを説明する為の概略図である。
【図７】所定条件下でＳｉＧｅを成膜した時の様子を表す図である。
【発明を実施するための形態】
【００１１】
［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子ＶＲと電流整流素子Ｄｉを具備するメモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１２】
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。
【００１３】
［メモリセルアレイ］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセルＭＣ１列分の断面図、図４は、メモリセルＭＣ１つ分の断面図である。メモリセルアレイ１は、クロスポイント型のメモリセルアレイで、複数本のワード線ＷＬが平行に配設され、これと交差して複数本のビット線ＢＬが平行に配設される。ワード線ＷＬとビット線ＢＬとの各交差部に両配線に挟まれるように後述のメモリセルＭＣが配置される。このようなメモリセルアレイＭＡ０〜ＭＡ３が、隣接するワード線ＷＬ及びビット線ＢＬを共有して多層に形成される。なお、ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、チタン（Ｔｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等を用いることができる。
【００１４】
［メモリセル］
メモリセルＭＣは、図４に示すように、ビット線ＢＬとワード線ＷＬの間に直列接続された上部電極ＴＥ、可変抵抗素子ＶＲ、下部電極ＢＥ、バリアメタルＢＭ１、電流整流素子Ｄｉ及びバリアメタルＢＭ２を備える。
【００１５】
本実施形態において上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２は、ＴｉＮ層から形成されている。このＴｉＮ層は、スパッタ等の方法によって形成可能であり、バリアメタル層、接着層として機能する。なお、上部電極ＴＥ及びバリアメタルＢＭ１，ＢＭ２は、Ｔｉ等、他の金属によって形成することも可能である。
【００１６】
可変抵抗素子ＶＲは、抵抗変化膜として５ｎｍ程度のＨｆＯｘ層が形成されている。ＨｆＯｘ層とＴｉＮから形成された上部電極ＴＥとの界面には、８Å程度のＴｉＯｘ層が形成されている。このうちＨｆＯｘ層はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法によって形成することが可能である。尚、ＨｆＯｘ層の膜厚は５ｎｍ程度に限定されるものではなく、２〜１０ｎｍ程度の範囲で適宜変更可能である。又、本実施形態では抵抗変化膜としてＨｆＯｘを用いたが、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物などとすることもできる。
【００１７】
また、下部電極ＢＥは、ｎ型のポリシリコン層及びこのポリシリコン層とＨｆＯｘ層との界面に形成されたＳｉＧｅ層から形成されている。下部電極ＢＥは、厚すぎるとアスペクト比が高くなってメモリセルＭＣの加工が困難となり、更に抵抗が高くなってしまうが、薄すぎるとＣＶＤで成膜した際に縞状に成長し、更に不純物が抜けてしまうため、２層合わせて５ｎｍ〜３０ｎｍ程度に形成することが考えられる。又、下部電極ＢＥのうち上面の２〜４ｎｍ、好ましくは２ｎｍ程度をＳｉＧｅ層が占めている。ＳｉＧｅ層は２ｎｍ程度の膜厚で充分結晶化の種となり、厚くすると異常成長のリスクが高まってしまうため、上記範囲内が適切であると考えられる。ＳｉＧｅ層におけるＧｅの添加量は多い方が結晶性は良くなるが、異常成長するリスクが高くなる。又、Ｇｅ濃度を高くすると、Ｇｅの酸化物は水溶性であるため、セル加工時のウェット処理等によるサイドエッチング量が多くなり、形状不具合が発生する恐れがある。従って、ＳｉＧｅ層におけるＧｅの添加量は５〜４０％程度とすると良い。ポリシリコン層にはＧｅが含まれていても良いし、含まれていなくても良い。ただし、ポリシリコン層のＧｅ濃度が高いと異常成長するリスクが高くなり、又、ポリシリコン層の膜厚は上層よりも厚いので、ウェット処理等によるサイドエッチングの影響が大きい。従って、ポリシリコン層にＧｅが含まれている場合には、ＳｉＧｅ層よりもＧｅの濃度を低く、少なくとも１／２以下の量にすると良い。ポリシリコン層及びＳｉＧｅ層は、ＳｉＨ４ガスを用いた減圧ＣＶＤ等によって形成することが可能である。又、本実施形態においては、ポリシリコン層の上にＳｉＧｅ層を成長させた後に６５０℃相当のアニールを行い、Ｓｉの結晶化およびドーパントの活性化を行っている。ＧｅはＳｉの結晶化を促進する機能を有している為、上記アニール工程によってポリシリコン層、ＳｉＧｅ層共に結晶性が良くなり、抵抗率が下がる。
【００１８】
又、電流整流素子Ｄｉは上層からＮＩＰ層となっている。尚、本実施形態においては電流整流素子Ｄｉとしてダイオードを用いているが、トランジスタ等、その他のオーミック素子を使用することも可能である。
【００１９】
［メモリセルの動作］
本実施形態に係る不揮発性半導体記憶装置は、いわゆるバイポーラ型である。従って、メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣに電流整流素子Ｄｉの逆方向の降伏電圧に相当する電圧を所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作を「セット動作」という。一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、所定の電圧を電流整流素子Ｄｉの順方向に所定時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作を「リセット動作」という。例えば、２値データの記憶であれば、選択メモリセルＭＣに対し、リセット動作、セット動作を行うことで、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。又、本実施形態に係る可変抵抗素子ＶＲは、使用に際してフォーミングを行う必要がある。フォーミングもセット動作、リセット動作と同様に、所定電圧を所定時間印加し続けることによって行う。
【００２０】
図２のように三次元的に積層配列されたメモリセルアレイ１においては、互いに交差するビット線ＢＬ及びワード線ＷＬにつながる周辺回路において、ビット線ＢＬ及びワード線ＷＬが異なる機能を特化して具備するようにし、重複する機能を省略した方が、周辺回路の面積を小さくできる。これにより、同じメモリ容量であっても、面積の小さいメモリ装置が実現できるため、望ましい。このため、ビット線ＢＬ及びワード線ＷＬの交差部に位置するメモリセルＭＣ中の電流整流素子Ｄｉにおいては、ビット線ＢＬがワード線ＷＬの上部に位置する場合と、ビット線ＢＬがワード線ＷＬの下部に位置する場合とで、電流整流方向が異なり、例えば、選択されたメモリセルＭＣにおいては、リセット時には、常にワード線ＷＬからビット線ＢＬに向かって電流が流れ、セット時には、常にビット線ＢＬからワード線ＷＬに向かって電流が流れるように、電流整流素子Ｄｉが電流整流特性を有することが望ましい。この場合、上下のメモリセルＭＣは、各層の順番が上下逆の構成となる。
【００２１】
［可変抵抗素子の動作モデル］
次に、バイポーラ型のＲｅＲＡＭの動作モデルについて説明する。図５及び図６は、比較例に係る不揮発性半導体記憶装置の動作を説明する為の、メモリセルＭＣの一部の概略図であり、図５はリセット状態、図６はセット状態の可変抵抗素子ＶＲの状態を示すものである。本実施形態にかかる下部電極ＢＥはポリシリコン層とＳｉＧｅ層との２層構造を有しているが、比較例では下部電極ＢＥがポリシリコン層のみから形成されている。バイポーラ型のＲｅＲＡＭの動作原理は現在ではまだ明らかになっていないが、以下の様なモデルが想定されている。
【００２２】
即ち、可変抵抗素子ＶＲにフォーミングを行うと、図５及び図６に示す通り、可変抵抗素子ＶＲ中に上部電極ＴＥ及び下部電極ＢＥを電気的に接続するフィラメントＶＲｆが形成される。フィラメントＶＲｆと下部電極ＢＥとの界面はスイッチング界面ＳＷとなり、セット動作及びリセット動作に際して機能する。
【００２３】
即ち、フォーミング直後の可変抵抗素子ＶＲは低抵抗状態（セット状態）であるが、リセット動作を行うことによって高抵抗状態（リセット状態）に変化する。リセット動作は上部電極ＴＥ−下部電極ＢＥ間に、下部電極ＢＥを高電位にして電圧を印加することによって行われる。図５に示す様に、下部電極ＢＥに高電位が印加されると、ＨｆＯｘ中の酸素イオンが下部電極ＢＥ側に引き寄せられ、スイッチング界面ＳＷにＳｉＯｘが形成される。このように、抵抗変化膜と下部電極ＢＥの界面に絶縁体であるＳｉＯｘが形成されることによって可変抵抗素子ＶＲが高抵抗状態（リセット状態）となる。
【００２４】
又、セット動作は、リセット動作とは逆に上部電極ＴＥ−下部電極ＢＥ間に、上部電極ＴＥを高電位にして電圧を印加することによって行われる。図６に示す様に、上部電極ＴＥに高電位が印加されると、ＳｉＯｘ中の酸素がＨｆＯｘ層側に引き寄せられ、スイッチング界面ＳＷに形成されたＳｉＯｘが還元されることによって低抵抗状態（セット状態）となる。
【００２５】
［セット電圧］
以下、上記動作モデルに基づいて、比較例のセット電圧が高くなってしまう理由と本実施形態に係る不揮発性半導体記憶装置のセット電圧が低減可能である理由について説明する。
【００２６】
Ｓｉで形成された下部電極ＢＥは、減圧ＣＶＤ等で形成されたＳｉ及びドーパントを例えば６５０℃で結晶化アニールすることにより形成されるが、３０ｎｍ以下の膜厚では、結晶化するための核が存在する確率が低いため、結晶化不足となって、抵抗値が高くなる。このため、下部電極ＢＥ部分の電圧降下が大きくなり、抵抗変化素子ＶＲに加わる電圧が低くなってしまうことが、セット電圧が高くなってしまう第１の理由となる。
【００２７】
また、比較例においては、可変抵抗素子ＶＲと下部電極ＢＥとの界面がＳｉによって形成されており、リセット動作によってスイッチング界面ＳＷにＳｉＯｘを形成し、セット動作によってスイッチング界面ＳＷのＳｉＯｘから酸素を引き抜くようにしている。しかし、ＳｉＯｘが安定しているため、ＳｉＯｘから酸素を引き抜くのが困難であり、このことがセット電圧の増加につながる第２の理由である。
【００２８】
第１の理由については、Ｓｉの下部電極ＢＥにＧｅを添加することによって解消し得る。ＳｉにＧｅを添加すると、結晶性が向上するため、抵抗値はＧｅの添加量と共に減少する。しかしながら、ＳｉにＧｅを添加しすぎると、一部の結晶グレインが異常成長してしまい、ＳｉＧｅ層表面のラフネスを局所的に悪化させてしまうという問題がある。図７は、Ｇｅを添加量を０〜３０％に変化させた場合の、ＳｉＧｅ膜上面の画像である。図７より、Ｇｅの添加量が２０％以上になるとＳｉＧｅ上面に結晶グレインが異常成長することが認められる。この様にＳｉＧｅの結晶グレインが異常成長している上に可変抵抗素子ＶＲ等を形成してデバイスを製造すると、パターン形成不良や、膜厚の違いによる素子特性のばらつき等、リソグラフィー工程へ悪影響を及ぼす。この様なＳｉＧｅ結晶グレインの異常成長は、Ｇｅの添加量が多いほど、又、膜厚が厚いほど生じやすい。
【００２９】
以上の点を考慮し、本実施形態では、下部電極ＢＥを、ポリシリコン層とＳｉＧｅ層の２層構造としている。ポリシリコン層は、単独では膜厚が数十ｎｍでも均一な膜が形成され、ＳｉＧｅ層は、非常に薄い膜（例えば２ｎｍ）であるため、結晶グレインが異常成長することがなく、均一な結晶性の良い膜として形成可能である。そして、ポリシリコン層の上層にＳｉＧｅ層を形成し、その後結晶化アニールを行うことによって、異常成長を抑えつつ、ポリシリコン層の結晶化も促進されて、ポリシリコン層とＳｉＧｅ層とを含む下部電極ＢＥ全体の抵抗値を下げることが可能となる。この様な低抵抗な電極を用いた場合、書き換え動作に際しての下部電極ＢＥにおける電圧降下も抑制され、セット電圧の低減とリセット電圧増加の抑制とが可能となる。
【００３０】
また、第２の理由については、以下のように改善される。即ち、本実施形態においては、可変抵抗素子ＶＲと下部電極ＢＥとの界面にＳｉＧｅ層が存在しているので、リセット動作によってＳｉＯｘの他にＧｅＯ２及びＧｅＯも形成される。
【００３１】
ここで、ＨｆＯ２，ＳｉＯ２、ＧｅＯ２及びＧｅＯについての１０００Ｋにおけるギプスの標準生成エネルギーは、それぞれ−８９５ｋｊ／ｍｏｌ、−７２６．９ｋＪ／ｍｏｌ、−３９７．１ｋＪ／ｍｏｌ及び−１０５．７ｋＪ／ｍｏｌであり、ＧｅＯ２及びＧｅＯがＳｉＯ２、ＨｆＯ２と比較して不安定な物質であることが分かる。これは、ＳｉＯ２を還元するよりもＧｅＯ２及びＧｅＯを還元することが容易である、即ち、低いエネルギーしか必要としない事を意味している。この様に、本実施形態においては可変抵抗素子ＶＲと下部電極ＢＥとの間にＳｉＧｅを設けることによって、セット電圧を低減させることができる。
【００３２】
下部電極としてＳｉＧｅを用いると、セット電圧が減少する一方でリセット電圧は増加する。しかしながら、リセット動作においてはメモリセルＭＣに対して順方向に電圧を印加する為、電流整流素子Ｄｉにおける電圧降下が比較的小さい。従って、比較例に対するセット電圧の減少分と比較してリセット電圧の上昇分は小さく、不揮発性半導体記憶装置全体の動作電力は減少する。
【００３３】
又、本実施形態においては、リセット動作に際してスイッチング界面ＳＷにＧｅＯ２、ＧｅＯが形成されると考えられるが、上述の通り、ＧｅＯ２及びＧｅＯはＳｉＯ２と比較してギプスの標準生成エネルギーが小さく、不安定な物質である。従って、セット状態のメモリセルＭＣ内においてリセット動作が行われていないのにも拘らずリセット状態となってしまう可能性が低減され、データリテンション（データ保持特性）も改善する。
【００３４】
更に、本実施形態に係る不揮発性半導体装置においては、従来例と比較してセット電圧及びリセット電圧のバラつきが低減する。この理由については現在では判明していないが、酸化・還元反応の容易化及び結晶性の向上によるものと考えられている。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＳＣ・・・セキュリティー回路、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード、ＶＲｆ・・・フィラメント、ＳＷ・・・スイッチング界面。
【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と前記第２の配線の間に接続されたメモリセルとを有し、
前記メモリセルは、
金属酸化物を含む可変抵抗素子と、
ポリシリコン層及び前記ポリシリコン層と前記金属酸化物との間に形成されたＳｉＧｅ層を有する電極と、
バイポーラ型の整流素子と
を直列接続したメモリセルを備え、
前記ＳｉＧｅ層のＧｅの濃度は、前記ポリシリコン層のＧｅの濃度と比較して２倍以上であり、
前記ＳｉＧｅ層には、Ｇｅが５〜４０％含まれ、
前記ＳｉＧｅ層の膜厚は、２〜４ｎｍである
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
金属酸化物を含む可変抵抗素子と、
ポリシリコン層及び前記ポリシリコン層と前記金属酸化物との間に形成されたＳｉＧｅ層を有する電極と、
バイポーラ型の整流素子と
を直列接続したメモリセルを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１の配線と、
前記第１の配線と交差する第２の配線とを有し、
前記メモリセルは、前記第１の配線と前記第２の配線の間に接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記ＳｉＧｅ層のＧｅの濃度は、前記ポリシリコン層のＧｅの濃度と比較して２倍以上である
事を特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記ＳｉＧｅ層には、Ｇｅが５〜４０％含まれていることを特徴とする請求項２〜４のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記ＳｉＧｅ層の膜厚は、２〜４ｎｍであることを特徴とする請求項２〜５のうちのいずれか１項記載の不揮発性半導体記憶装置。
【請求項１】
第１の配線と、
前記第１の配線と交差する第２の配線と、
前記第１の配線と前記第２の配線の間に接続されたメモリセルとを有し、
前記メモリセルは、
金属酸化物を含む可変抵抗素子と、
ポリシリコン層及び前記ポリシリコン層と前記金属酸化物との間に形成されたＳｉＧｅ層を有する電極と、
バイポーラ型の整流素子と
を直列接続したメモリセルを備え、
前記ＳｉＧｅ層のＧｅの濃度は、前記ポリシリコン層のＧｅの濃度と比較して２倍以上であり、
前記ＳｉＧｅ層には、Ｇｅが５〜４０％含まれ、
前記ＳｉＧｅ層の膜厚は、２〜４ｎｍである
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
金属酸化物を含む可変抵抗素子と、
ポリシリコン層及び前記ポリシリコン層と前記金属酸化物との間に形成されたＳｉＧｅ層を有する電極と、
バイポーラ型の整流素子と
を直列接続したメモリセルを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１の配線と、
前記第１の配線と交差する第２の配線とを有し、
前記メモリセルは、前記第１の配線と前記第２の配線の間に接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記ＳｉＧｅ層のＧｅの濃度は、前記ポリシリコン層のＧｅの濃度と比較して２倍以上である
事を特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記ＳｉＧｅ層には、Ｇｅが５〜４０％含まれていることを特徴とする請求項２〜４のうちいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記ＳｉＧｅ層の膜厚は、２〜４ｎｍであることを特徴とする請求項２〜５のうちのいずれか１項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−６９９３３（Ｐ２０１３−６９９３３Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８２０８（Ｐ２０１１−２０８２０８）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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