不揮発性抵抗変化素子
【課題】デバイス特性の劣化やバラツキを低減でき、整流機能を有する不揮発性抵抗変化素子を提供する。
【解決手段】金属元素を含む上部電極１と、ｎ型半導体を含む下部電極２と、上部電極１と下部電極２との間に配置され、上部電極１が含む金属元素から構成される導体部を有する抵抗変化層３とを備える。抵抗変化層３が有する導体部は下部電極２との間に離間を有している。
【解決手段】金属元素を含む上部電極１と、ｎ型半導体を含む下部電極２と、上部電極１と下部電極２との間に配置され、上部電極１が含む金属元素から構成される導体部を有する抵抗変化層３とを備える。抵抗変化層３が有する導体部は下部電極２との間に離間を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性抵抗変化素子に関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ(Resistive Random Access Memory)に代表される二端子の不揮発性抵抗変化素子の開発が盛んに行われている。この不揮発性抵抗変化素子は、低電圧動作、高速スイッチングおよび微細化が可能であるため、フローティングゲート型ＮＡＮＤフラッシュメモリを置き換える次世代の大容量記憶装置として有力な候補である。特に、アモルファスシリコンを抵抗変化層とした不揮発性抵抗変化素子は、低電流動作化、データ保持特性、書き換え耐性および微細化の観点から有望である。
【０００３】
この不揮発性抵抗変化素子をメモリセルとして用いた大容量記憶装置として、クロスポイント型構造のメモリが提案されている。このようなクロスポイント型メモリにおいては、選択セルの書き込み、読み出し、及び消去時に非選択セルへの回り込み電流が発生する。
【０００４】
回り込み電流が発生すると、大容量記憶装置において消費電力が増加し、また選択セルへの書き込みおよび消去が困難になってしまう。さらには、電流増大による配線の断線等を引き起こすため、アレイそのものが成立しなくなる。このため、クロスポイント型構造においては、二端子の不揮発性抵抗変化素子にダイオードを組み合わせて整流機能を持たせることが必須となっている。
【０００５】
しかしながら、不揮発性抵抗変化素子とダイオードを組み合わせることは素子サイズを大きくすることになり、これは集積化を難しくする。これらの問題を解決するためには、整流機能付きの不揮発性抵抗変化素子が必要であり、現在、その素子の開発が求められている。
【０００６】
不揮発性抵抗変化素子は、例えば抵抗変化層、金属電極とその対向電極である半導体層からなり、金属電極から導電性フィラメントが成長して対向電極に短絡、及び導電性フィラメントが金属電極に再格納されることにより、電極間の抵抗が変化しスイッチング特性が得られる。このような抵抗変化素子の場合、導電性フィラメントが半導体層に直接接触するために界面での化学反応によるショットキー特性変化や半導体層への導電性フィラメント（金属）の拡散で起こる再結合中心形成による電流バラツキなど、デバイス特性のバラツキが起こりうる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００９／００１４７０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
デバイス特性の劣化やバラツキを低減でき、整流機能を有する不揮発性抵抗変化素子を提供する。
【課題を解決するための手段】
【０００９】
一実施態様の不揮発性抵抗変化素子は、金属元素を含む第１電極と、ｎ型半導体を含む第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極が含む前記金属元素から構成される導体部を有する半導体元素を含む層とを具備し、前記半導体元素を含む層が有する前記導体部は前記第２電極との間に離間を有していることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図２】実施形態に係る不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図３】比較例の不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図４】比較例の不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図５】第１実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【図６】第１実施形態に係る不揮発性抵抗変化素子の低抵抗状態と高抵抗状態を示す断面図である。
【図７】第１実施形態に係る不揮発性抵抗変化素子における電流−電圧特性を示す図である。
【図８】第１実施形態に係る他の不揮発性抵抗変化素子における電流−電圧特性を示す図である。
【図９】第２実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【図１０】第２実施形態に係る不揮発性抵抗変化素子の低抵抗状態と高抵抗状態を示す断面図である。
【図１１】第３実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【図１２】第３実施形態に係る不揮発性抵抗変化素子の低抵抗状態と高抵抗状態を示す断面図である。
【図１３】第４実施形態に係るメモリセルアレイの構成を示す図である。
【図１４】第４実施形態に係るメモリセルアレイにおける選択セルの書き込み時の電圧設定方法を示す平面図である。
【図１５】第４実施形態に係るメモリセルアレイにおける選択セルの読み出し時の電圧設定方法を示す平面図である。
【図１６】第４実施形態に係るメモリセルアレイにおける選択セルの消去時の電圧設定方法を示す平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施形態の不揮発性抵抗変化素子について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
［基本概念］
実施形態の不揮発性抵抗変化素子は、第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間に配置された抵抗変化層とを備える。第１電極は金属元素を含み、第２電極はｎ型半導体を含む。抵抗変化層は半導体層から形成される。
【００１３】
抵抗変化層は、第１電極が含む金属元素から構成される導体部（以下、フィラメントと記す）を有する。抵抗変化層が有するフィラメントは、第２電極との間に離間を有している。
【００１４】
また、抵抗変化層と第２電極との間に拡散防止層を配置してもよい。拡散防止層は、フィラメントが抵抗変化層から第２電極へ拡散するのを防止する。これにより、フィラメントと第２電極との間に離間が形成される。
【００１５】
抵抗変化層では第１電極からフィラメントが出し入れされることにより、抵抗変化層の抵抗が可逆的に変化可能である。抵抗変化層が有するフィラメントと第２電極との離間は、第１電極と第２電極の電気的制御、もしくは抵抗変化層と第２電極間への拡散防止層の挿入によって形成される。
【００１６】
以下に、実施形態の不揮発性抵抗変化素子（拡散防止層あり）の構造とそのバンド図について述べる。
【００１７】
図１（ａ）及び図２（ａ）は、実施形態の不揮発性抵抗変化素子の構造を示し、図１（ａ）は高抵抗状態を、図２（ａ）は低抵抗状態を示す。
【００１８】
図１（ａ）及び図２（ａ）に示すように、第１電極１と第２電極２との間には抵抗変化層３が配置され、抵抗変化層３と第２電極２との間には拡散防止層４が配置される。図１（ａ）に示す高抵抗状態では、抵抗変化層３にフィラメントが形成されておらず、不揮発性抵抗変化素子は高抵抗状態に設定されている。図２（ａ）に示す低抵抗状態では、抵抗変化層３内に第１電極１から拡散防止層４に達するフィラメント３ａが形成され、不揮発性抵抗変化素子は低抵抗状態に設定されている。ここでは、第１電極１は金属から形成され、第２電極２はｎ型シリコン（Ｓｉ）から形成されている。
【００１９】
図１（ｂ）〜図１（ｅ）に、図１（ａ）に示した高抵抗状態におけるバンド図を示し、図２（ｂ）〜図２（ｅ）に図２（ａ）に示した低抵抗状態におけるバンド図を示す。
【００２０】
図１（ａ）に示すフィラメントが形成されていない高抵抗状態では、イオン供給源である第１電極１に正の電圧が印加されると、第２電極２のｎ型Ｓｉは蓄積状態となる（図１（ｂ））。逆に、第１電極１に負の電圧を印加すると、第２電極２には空乏層が形成され（図１（ｄ））、さらなる負の高電圧を印加すると反転状態となる（図１（ｅ））。
【００２１】
図２（ａ）に示すフィラメント３ａが形成された低抵抗状態でも、第１電極１に負の電圧を印加すると、拡散防止層４を有することにより、フィラメント３ａを構成する金属と第２電極２のｎ型Ｓｉとが直接結合せず、高抵抗状態と同じように空乏層が形成される（図２（ｄ））。空乏層が形成された状態では電流が流れない。よって、低抵抗状態でも空乏層が形成される構造にすることにより、電流−電圧曲線が非対称性となる整流効果が得られる。さらに、第１電極１に負の高電圧を印加すると、反転状態となり、抵抗変化層３にも十分な電圧が加わり低抵抗状態から高抵抗状態に遷移するリセット動作が起こる（図２（ｅ））。
【００２２】
一方、抵抗変化層３と第２電極２との間に拡散防止層を配置せず、フィラメント３ａと第２電極２間に離間を形成しない場合のバンド図は以下のようになる。
【００２３】
図３（ａ）に示すフィラメントが形成されていない高抵抗状態では、イオン供給源である第１電極１に正の電圧が印加されると、第２電極２のｎ型Ｓｉは蓄積状態となる（図３（ｂ））。逆に、第１電極１に負の電圧が印加されると、第２電極２には空乏層が形成され（図３（ｄ））、負の高電圧を印加すると反転する（図３（ｅ））。
【００２４】
しかし、図４（ａ）に示すフィラメントが形成された低抵抗状態では、第１電極１に負の電圧が印加されると、第１電極１（フィラメント３ａ）を構成する金属と第２電極２のｎ型Ｓｉとの直接結合となる。特に、第１電極１の金属の仕事関数がｎ型Ｓｉの仕事関数より小さい場合はオーミック接触となり、第１電極１に負の電圧が印加されても空乏層は形成されず、整流効果は全く得られない（図４（ｄ））。
【００２５】
第２電極にｎ型半導体を用い、かつ抵抗変化層が有するフィラメントと第２電極との間に離間を形成するという組み合わせにより、従来構造に比べて、デバイス特性の劣化やバラツキが小さく、かつ整流機能を備える不揮発性抵抗変化素子を形成できる。
【００２６】
［第１実施形態］
［１］不揮発性抵抗変化素子の構造
図５は、第１実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【００２７】
図示するように、不揮発性抵抗変化素子１０は、上部電極（第１電極）１、下部電極（第２電極）２、及び抵抗変化層（半導体層）３を有する。抵抗変化層３は、上部電極１と下部電極２との間に配置される。抵抗変化層３内には、上部電極１が含む金属元素から構成されたフィラメントが形成される。抵抗変化層３に形成されるフィラメントは、下部電極２との間に離間を有している。換言すると、抵抗変化層３が有するフィラメントは下部電極２と離隔している。
【００２８】
上部電極１は金属を含む電極である。上部電極１として適用可能な材料は、例えばＡｇ、Ｃｏ、Ｎｉ、Ｔｉ、Ｃｕ、Ａｌ、Ａｕ、Ｆｅ、Ｃｒ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、Ｉｒやそれらの窒化物、炭化物、酸化物、シリサイドなどである。さらに、ここで挙げた金属を含む合金材料を上部電極１として用いてもよい。
【００２９】
下部電極２は、例えばｎ型半導体層から形成される。ｎ型半導体層のｎ型不純物濃度は、ｎ型半導体の空乏化が顕著になる１０−１８ｃｍ−３以下が望ましい。また、下部電極２の抵抗値は、０．０１Ω以上であることが望ましい。さらに、下部電極２には、不純物を高濃度ドープしたシリコンを用いてもよい。
【００３０】
抵抗変化層３は、例えば半導体層から形成される。半導体層が含む半導体元素は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣなどから選択することができる。また、抵抗変化層３は、非晶質半導体であってもよいし、多晶質半導体あるいは単晶質半導体であってもよい。例えば、抵抗変化層３には、アモルファスシリコン、多結晶シリコンあるいは単結晶シリコンを用いることができる。また、抵抗変化層３が含む半導体元素に窒素（Ｎ）または酸素（Ｏ）が添加されていてもよく、例えば、シリコン窒化膜（ＳｉＮ）またはシリコン酸化膜（ＳｉＯ２）などであってもよい。
【００３１】
また、抵抗変化層３の膜厚は、典型的には１ｎｍ〜３００ｎｍである。抵抗変化素子１０の微細化を考慮すれば、膜厚はより薄い方がよいが、薄すぎると均質な膜とはならないため、２ｎｍ〜５０ｎｍがより好ましい。抵抗変化層３の最適な膜厚は、抵抗変化層の材料とその抵抗値によって決定されるものである。
【００３２】
下部電極２とは、可変抵抗層３を形成するときの下地となる電極のことであり、上部電極１とは、可変抵抗層３を形成した後に形成される電極のことである。
【００３３】
［２］不揮発性抵抗変化素子の製造方法
次に、第１実施形態に示した不揮発性抵抗変化素子の製造方法について説明する。
【００３４】
まず、半導体基板、例えば、シリコン単結晶基板にリン（Ｐ）イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。その後、シリコン基板に活性化アニールを施して、下部電極２としてのｎ型シリコン層を形成する。
【００３５】
次に、化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）により、抵抗変化層３としてのアモルファスシリコンを下部電極２上に堆積する。本実施形態の場合、アモルファスシリコンは、プラズマＣＶＤ(plasma-enhanced chemical vapor deposition：ＰＥ−ＣＶＤ)法を用い、成膜温度が２５０℃で形成される。
【００３６】
次に、例えばスパッタ法により、抵抗変化層３上に上部電極１としてのＡｇを形成する。以上により、図５に示した不揮発性抵抗変化素子１０が製造される。
【００３７】
［３］不揮発性抵抗変化素子の特性
上述した製造方法により製造された抵抗変化素子１０のスイッチング原理を、図６（ａ）及び図６（ｂ）を用いて説明する。
【００３８】
図６（ａ）は、図５に示した不揮発性抵抗変化素子１０の低抵抗状態を示す断面図である。
【００３９】
抵抗変化層３に形成されるフィラメント３ａの成長過程は以下のようになる。上部電極１が下部電極２よりも高電位になるように設定することにより、上部電極１にセット電圧を印加する。上部電極１にセット電圧が印加されると、上部電極１内の金属元素がイオン化され、図６（ａ）に示すように、イオン化された金属元素（金属イオン）３ｂが抵抗変化層３に侵入する。また同時に、電子が下部電極２を介して抵抗変化層３に供給される。
【００４０】
そして、抵抗変化層３において、金属イオン３ｂと電子とが結合することにより、上部電極１の金属元素から構成されたフィラメント３ａが抵抗変化層３内に成長する。フィラメント３ａは下部電極２側へ抵抗変化層３内を成長するが、下部電極２には達せず、フィラメント３ａは下部電極２との間に離間を有する構造となる。これにより、上部電極１と下部電極２間の抵抗が小さくなることにより、不揮発性抵抗変化素子１０が低抵抗状態にセットされる。
【００４１】
図６（ｂ）は、図５に示した不揮発性抵抗変化素子１０の高抵抗状態を示す断面図である。
【００４２】
抵抗変化層３に形成されたフィラメント３ａの消滅過程は以下のようになる。上部電極１が下部電極２よりも低電位になるように設定することにより、上部電極１にリセット電圧を印加する。上部電極１にリセット電圧が印加されると、下部電極２を介してホールが抵抗変化層３に供給されて、抵抗変化層３内でフィラメント３ａを構成する金属元素がイオン化される。そして、フィラメント３ａの金属元素が上部電極１に回収され、抵抗変化層３内のフィラメント３ａが消滅する。これにより、不揮発性抵抗変化素子１０が高抵抗状態にリセットされる。
【００４３】
上述した低抵抗状態及び高抵抗状態は、電圧印加の極性により可逆制御が可能である。このとき、高抵抗状態をオフ状態、低抵抗状態をオン状態に対応させる。そして、ある電圧を印加したときに、不揮発性抵抗変化素子１０に流れる電流値を読み取り、オン状態とオフ状態を区別することによりメモリとして動作させることができる。また、高抵抗状態と低抵抗状態間の遷移は電圧印加時にしか生じないため、不揮発性メモリを実現することができる。
【００４４】
なお、図６（ａ）及び図６（ｂ）に示したように、抵抗変化層３内におけるフィラメント３ａの成長及び消滅により、低抵抗状態及び高抵抗状態が形成される例を説明したが、抵抗変化層３内の全体に上部電極１の金属元素が拡散することによって低抵抗状態及び高抵抗状態が形成されるようにしてもよい。
【００４５】
また、図７は、図５に示した不揮発性抵抗変化素子１０における電流−電圧特性を示す図であり、不揮発性抵抗変化素子１０のスイッチング特性を表している。
【００４６】
本実施形態では、フィラメント３ａと下部電極２との間に離間を設けるために、ＤＣ測定で上限電流制限(コンプライアンス電流)を設定することで電気的に制御を行った。ここで、コンプライアンス電流は５００ｎＡとした。フィラメント３ａの制御としては、上限電流制限に限らず、パルス制御でもよい。パルス制御方法としては、例えば、パルス幅、パルス時間、印加パルス回数の最適化による制御方法が挙げられる。
【００４７】
図７に示すように、不揮発性抵抗変化素子の上部電極１に与える電圧を正方向に増大させると、高抵抗状態から低抵抗状態へ遷移する。一方、低抵抗状態の不揮発性抵抗変化素子に対して上部電極１に与える電圧を負方向に掃引すると、１Ｖ程度まで電流があまり流れない領域があり、さらなる負への電圧掃引により電流が急激に減少し、低抵抗状態から高抵抗状態へ遷移する。
【００４８】
そして、高抵抗状態では、上部電極１に与える電圧がリセット電圧Ｖresetよりある程度大きい範囲では、その電圧に対して電流がほとんど流れなくなる。この状態からさらに上部電極１に与える電圧を正方向へ掃引すると、高抵抗状態から低抵抗状態へ遷移する。
【００４９】
すなわち、この不揮発性抵抗変化素子は、高抵抗状態と低抵抗状態との間で可逆的に遷移し、１ビット分のデータを記憶することができる。
【００５０】
また、図７の電流−電圧特性から、上部電極１と下部電極２間に０Ｖからリセット電圧まで電圧を掃引したときに、０Ｖとリセット電圧の２分の１の電圧との間の電流変化量の最大値が、リセット電圧の２分の１の電圧とリセット電圧との間の電流変化量の最大値に比べて小さいことがわかる。
【００５１】
図８は、他の不揮発性抵抗変化素子における電流−電圧特性を示す図である。
【００５２】
図示するように、イオン供給源である上部電極に０Ｖから正に電圧を掃引することで抵抗変化層内にフィラメントが形成され、不揮発性抵抗変化素子は高抵抗状態から低抵抗状態に遷移する（矢印Ａ）。このとき、抵抗変化素子が低抵抗状態となり、大電流が流れることによる素子破壊を防ぐために、測定機器の電流上限機能を用いて設定電流以上は流れないようにした。
【００５３】
次に、正電圧から０Ｖに掃引を行った（矢印Ｂ）。さらに、０Ｖから負電圧を印加した後（矢印Ｃ）、負電圧から０Ｖに掃引を行った（矢印Ｄ）。負電圧印加時には、下部電極に空乏層が形成されるため、上部電極と下部電極間に流れる電流が抑えられている。この電流−電圧曲線では、空乏層が形成された状態で低抵抗状態から高抵抗状態に遷移するリセット動作が起こっている。このような電流−電圧特性を持つ不揮発性抵抗変化素子でも、高抵抗状態と低抵抗状態との間で素子の抵抗状態が可逆的に遷移し、１ビット分のデータを記憶することができる。
【００５４】
また、図８の電流−電圧特性から、上部電極１と下部電極２間に０Ｖからリセット電圧まで電圧を掃引したときに、リセット電圧の１０分の１の電圧とリセット電圧との間の電流変化量の最大値が１桁以内であることがわかる。
【００５５】
本実施形態の不揮発性抵抗変化素子では、フィラメント３ａと下部電極２との間に離間があり、かつ下部電極２にｎ型半導体を用いている。この組み合わせにより、上部電極１に正の電圧が印加されるとｎ型半導体は蓄積状態となり、逆に上部電極１に負の電圧が印加されるとｎ型半導体に空乏層が形成され、高電圧印加で反転する。電圧の極性及び電圧の大きさの違いにより、下部電極２であるｎ型半導体の状態が変化する。このｎ型半導体を電極として不揮発性抵抗変化素子自身に組み込むことで、極性により素子自身の電流−電圧特性に非対称性が生まれ、整流作用もつ不揮発性抵抗変化素子が実現する。
【００５６】
また、オン状態のときに、フィラメント３ａが下部電極２に直接接触せず、下部電極２内に侵入しない。このため、下部電極２内に金属が拡散し、それらが再結合中心を形成して、上部電極１に負の電圧を印加した時に電流が増加しデバイス劣化を引き起こすことも防ぐことができる。
【００５７】
［第２実施形態］
第２実施形態の不揮発性抵抗変化素子は、抵抗変化層３と下部電極２との間に拡散防止層４を備える。その他の構成は第１実施形態と同様である。
【００５８】
［１］不揮発性抵抗変化素子の構造
図９は、第２実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【００５９】
図示するように、不揮発性抵抗変化素子２０は、上部電極（第１電極）１、下部電極（第２電極）２、抵抗変化層（半導体層）３、及び拡散防止層（第１の層）４を有する。抵抗変化層３は、上部電極１と下部電極２との間に配置される。拡散防止層４は、抵抗変化層３と下部電極２との間に配置されている。抵抗変化層３内には、上部電極１が含む金属元素から構成されたフィラメントが形成される。拡散防止層４は、フィラメントが下部電極２に拡散するのを防止する。換言すると、抵抗変化層３と下部電極２間には、抵抗変化層３が有するフィラメントと下部電極２との間に離間を設けるために拡散防止層４が配置されている。
【００６０】
拡散防止層４は、フィラメントを形成している金属の拡散係数が、抵抗変化層３よりも小さい材料で形成することが望ましい。また、同金属がイオン化した状態での移動の容易さが抵抗変化層３と比べて小さい材料が好ましい。また、拡散防止層４には、例えば高誘電率（ｈｉｇｈ−ｋ）を持つ材料が用いられる。また、拡散防止層４には、例えばシリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）あるいはシリコン窒化膜（ＳｉＮ）が用いられる。例えば、Ａｇ、Ｎｉ、Ｃｏに対する拡散防止層としては、シリコン酸化膜やシリコン窒化膜を用いると良い。
【００６１】
抵抗変化層３は、例えば半導体層から形成される。抵抗変化層３の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣやそれらの酸化物、窒化物、酸窒化物、炭化物が挙げられる。さらに、これらは非晶質多晶質、単晶質のいずれでもよく、例えば、アモルファスシリコン、多結晶シリコンあるいは単結晶シリコンを用いることができる。拡散防止層４と抵抗変化層３では同じ組成の材料も用いられるため、拡散防止層４と抵抗変化層３の材料は両者の組み合わせによって決められるものである。
【００６２】
［２］不揮発性抵抗変化素子の製造方法
次に、第２実施形態に示した不揮発性抵抗変化素子の製造方法について説明する。
【００６３】
まず、半導体基板、例えば、シリコン単結晶基板にリン（Ｐ）イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。その後、シリコン基板に活性化アニールを施して、下部電極２としてのｎ型シリコン層を形成する。
【００６４】
次に、ＣＶＤ法により、拡散防止層４、例えばシリコン窒化膜を下部電極２上に堆積する。さらに、ＣＶＤ法により、抵抗変化層３としてのアモルファスシリコンを拡散防止層４上に堆積する。本実施形態の場合、アモルファスシリコンは、プラズマＣＶＤ(plasma-enhanced chemical vapor deposition：ＰＥ−ＣＶＤ)法を用い、成膜温度が２５０℃で形成される。
【００６５】
次に、例えばスパッタ法により、抵抗変化層３上に上部電極１としてのＡｇを形成する。以上により、図９に示した不揮発性抵抗変化素子１０が製造される。
【００６６】
［３］不揮発性抵抗変化素子の特性
図１０（ａ）は図９に示した不揮発性抵抗変化素子２０の低抵抗状態を示す断面図である。
【００６７】
下部電極２と抵抗変化層３との間に、フィラメント３ａが抵抗変化層３よりも移動及び拡散しにくい材料で形成された拡散防止層４を有する。これにより、上部電極１にセット電圧を印加した時に、フィラメント３ａの成長が拡散防止層４と抵抗変化層３の界面あるいは拡散防止層４の内部で止まる。これにより、下部電極２にｎ型半導体を用い、かつ抵抗変化層３にフィラメント３ａが形成されていても、フィラメント３ａと下部電極２との間に離間を設けることができる。
【００６８】
拡散防止層４に絶縁性材料を用いることにより、フィラメント３ａ、拡散防止層４及び下部電極（ｎ型半導体）２にてＭＩＳ(Metal-Insulator-Silicon)構造となる。このようにＭＩＳ構造になることで、上部電極１に正の電圧を印加すると、下部電極２であるｎ型半導体は蓄積状態となる。一方、上部電極１に負の電圧を印加すると、下部電極２のｎ型半導体は空乏化し、さらなる高い負の電圧で反転状態となる。空乏状態では電流はほとんど流れないため、上部電極１に電位を与えたときと下部電極２に電位を与えた時とでは、上部電極１と下部電極２間に流れる電流値に違いが生じ、抵抗変化素子２０にダイオードを加えることなく整流機能が得られる。
【００６９】
本実施形態の不揮発性抵抗変化素子では、このようにフィラメント３ａと下部電極２との間に拡散防止層（絶縁体）４による離間があり、かつ下部電極２にｎ型半導体を用いている。この組み合わせにより、上部電極１に正の電圧が印加されるとｎ型半導体は蓄積状態となり、逆に上部電極１に負の電圧が印加されるとｎ型半導体に空乏層が形成され、高電圧印加で反転する。電圧の極性及び電圧の大きさの違いにより、下部電極２であるｎ型半導体の状態が変化する。このｎ型半導体を電極として不揮発性抵抗変化素子自身に組み込むことで、極性により素子自身の電流−電圧特性に非対称性が生まれ、整流作用もつ不揮発性抵抗変化素子が実現する。
【００７０】
［第３実施形態］
第３実施形態の不揮発性抵抗変化素子は、抵抗変化層３として成膜条件の異なる２種類のアモルファスシリコンを備える。その他の構成は第１実施形態と同様である。
【００７１】
［１］不揮発性抵抗変化素子の構造
図１１は、第３実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【００７２】
図示するように、不揮発性抵抗変化素子３０は、上部電極（第１電極）１、下部電極（第２電極）２、及び抵抗変化層（半導体層）３を有する。抵抗変化層３は、第１抵抗変化層３−１と第２抵抗変化層３−２を有する。第１，第２抵抗変化層３−１，３−２は、下部電極２と上部電極１との間の下部電極２上に、第１抵抗変化層３−１、第２抵抗変化層３−２の順で積層されている。第２抵抗変化層３−２内には、上部電極１が含む金属元素から構成されたフィラメントが形成される。第１抵抗変化層３−１は、フィラメントが下部電極２に拡散するのを防止する。換言すると、第２抵抗変化層３−２と下部電極２間には、第２抵抗変化層３−２が有するフィラメントと下部電極２との間に離間を設けるために第１抵抗変化層３−１が配置されている。
【００７３】
ここでは、下部電極２としてｎ型Ｓｉ層を用い、抵抗変化層３として成膜条件の異なる２種類のアモルファスシリコンを、上部電極１としてＡｇを用いた場合を例にとる。
【００７４】
［２］不揮発性抵抗変化素子の製造方法
次に、本実施形態に示した不揮発性抵抗変化素子の製造方法について説明する。
【００７５】
まず、半導体基板、例えば、シリコン単結晶基板にリン（Ｐ）イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。その後、シリコン基板に活性化アニールを施して、下部電極２としてのｎ型シリコン層を形成する。
【００７６】
次に、ＣＶＤ法により、第１抵抗変化層３−１としての第１アモルファスシリコン層と第２抵抗変化層３−２としての第２アモルファスシリコン層を下部電極２上に堆積する。すなわち、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用い、成膜温度４００℃で、下部電極２上に第１アモルファスシリコン層３−１を成膜する。続いて、ＰＥ−ＣＶＤ法を用い、成膜温度２５０℃で、第１アモルファスシリコン層３−１上に第２アモルファスシリコン層３−２を成膜する。
【００７７】
第１アモルファスシリコン層３−１は、第２アモルファスシリコン層３−２と同じ元素を含むが、第２アモルファスシリコン層３−２とは密度、ダングリングボンド数、あるいは欠陥数が異なる。同じアモルファスシリコンでも成膜条件により膜質が異なると、抵抗変化素子３０におけるスイッチング特性が異なる。例えば、第１アモルファスシリコン層３−１は、第２アモルファスシリコン層３−２に比べて、密度が高く、ダングリングボンド数が多く、欠陥数が多いと好ましい。
【００７８】
［３］不揮発性抵抗変化素子の特性
図１２（ａ）は図１１に示した不揮発性抵抗変化素子３０の低抵抗状態を示す断面図であり、フィラメントが成長した状態を示す。図１２（ｂ）は不揮発性抵抗変化素子３０の高抵抗状態を示しており、フィラメントが消滅した状態を示す。
【００７９】
図１２（ａ）に示すように、フィラメント３ａの成長時に、第１アモルファスシリコン層３−１はフィラメント３ａの拡散防止層としての機能を果す。その結果として、フィラメント３ａと下部電極２との間に離間を設けることができる。これにより、第２実施形態と同様の効果を得ることができる。
【００８０】
［第４実施形態］
第４実施形態では、実施形態の不揮発性抵抗変化素子が適用されるメモリセルアレイについて説明する。
【００８１】
図１３（ａ）は、第４実施形態に係るメモリセルアレイの構成を示す平面図である。図１３（ｂ）及び図１３（ｃ）は、図１３（ａ）に示すメモリセルアレイのクロスポイント部分の構造を示す断面図である。
【００８２】
図１３（ａ）に示すように、メモリセルアレイ１１には、下部配線１２と、下部配線１２に交差する上部配線１３が形成されている。下部配線１２と上部配線１３とのクロスポイント部分には、第１〜第３実施形態で示した不揮発性抵抗変化素子１０（または２０，３０）が配置されている。すなわち、図１３（ｂ）に示すように、下部電極１２と上部電極１３との間に不揮発性抵抗変化素子１０（または２０，３０）が配置されている。
【００８３】
また、図１３（ｃ）は図１３（ａ）に示すクロスポイント部分の他の構造を示す断面図であり、クロスポイント部分は図１３（ｃ）に示すような構造を有していても良い。下部配線１２上に抵抗変化層３（あるいは拡散防止層４及び抵抗変化層３）が形成され、抵抗変化層３上に上部電極１が形成されている。さらに、上部電極１上に上部配線１３が形成されている。この構造では、下部配線１２がｎ型半導体層を含み、下部配線１２、抵抗変化層３（あるいは拡散防止層４及び抵抗変化層３）、及び上部電極１により不揮発性抵抗変化素子４０が構成される。不揮発性抵抗変化素子４０は、第１〜第３実施形態で記載した不揮発性抵抗変化素子と同様の特性を備える。
【００８４】
なお、下部配線１２にｎ型半導体層を用いたときには、このｎ型半導体層に形成される空乏層の厚さよりｎ型半導体層の厚さを十分に厚くして、下部配線１２の導電性を保つ必要がある。例えば、下部配線１２の厚さは５０ｎｍ以上にするのがよい。
【００８５】
また、下部配線１２を積層構造としてもよい。具体的には、抵抗変化層３（あるいは拡散防止層４）に接する下部配線１２を下層、中間層、及び上層の３層構造とし、下層及び上層にｎ型半導体層を用い、中間層に金属層を用いても良い。この場合、ｎ型半導体層と金属層の抵抗率は数桁異なり、ほとんどの電流は金属層を流れる。このため、ｎ型半導体層が完全に空乏化しても電流を流すことができる。
【００８６】
また、図１３（ｂ）において、上部配線１３と下部配線１２が交差しており、下部電極（ｎ型半導体）２および上部電極１が上部配線１３と下部配線１２のクロスポイント部に形成されているならば、抵抗変化層及び拡散防止層は全面の平坦膜でもよい。ただし、上部配線１３間の距離及び下部配線１２間の距離よりも、抵抗変化層と拡散防止層の積層膜厚は薄いことが望ましい。
【００８７】
図１３（ｃ）において、上部配線１３と下部配線（ｎ型半導体）１２が交差しており、上部電極１が上部配線１３と下部配線１２のクロスポイント部に形成されているならば、抵抗変化層及び拡散防止層は全面の平坦膜でもよい。ただし、上部配線１３間の距離及び下部配線１２間の距離よりも、抵抗変化層と拡散防止層の積層膜厚は薄いことが望ましい。
【００８８】
図１４は、図１３（ａ）に示したメモリセルアレイにおける選択セルの書き込み時の電圧設定方法を示す平面図である。
【００８９】
図１４に示すように、メモリセルアレイ１１の周辺には、下部配線１２及び上部配線１３に電位を与えるための制御部１４，１５がそれぞれ設けられている。選択セル１０へ書き込みを行う場合、選択セル１０に接続されている上部配線１３にセット電圧Ｖｓｅｔを印加し、それ以外の上部配線にはセット電圧Ｖｓｅｔの１／２の電圧を印加する。一方、選択セル１０に接続されている下部配線１２には０Ｖを印加し、それ以外の下部配線１２にはセット電圧Ｖｓｅｔの１／２の電圧を印加する。
【００９０】
この結果、選択セル１０にはセット電圧Ｖｓｅｔが印加され、書き込みが行われる。一方、上部配線１３および下部配線１２の非選択ラインと選択ラインで指定される半選択セルには、セット電圧Ｖｓｅｔの１／２の電圧が印加され、書き込みが禁止される。また、上部配線１３および下部配線１２の非選択ラインで指定される非選択セルには０Ｖが印加され、書き込みが禁止される。
【００９１】
図１５は、図１３（ａ）に示したメモリセルアレイにおける選択セルの読み出し時の電圧設定方法を示す平面図である。
【００９２】
図１５に示すように、選択セル１０の読み出しを行う場合、選択セル１０に接続される上部配線１３にリード電圧Ｖｒｅａｄの１／２の電圧を印加し、それ以外の上部配線に０Ｖを印加する。また、選択セル１０に接続される下部配線１２にリード電圧Ｖｒｅａｄの“−１／２”の電圧を印加し、それ以外の下部配線に０Ｖを印加する。
【００９３】
この結果、選択セル１０にはリード電圧Ｖｒｅａｄが印加され、読み出しが行われる。一方、上部配線１３および下部配線１２の非選択ラインと選択ラインで指定される半選択セルには、リード電圧Ｖｒｅａｄの１／２の電圧が印加され、読み出しが禁止される。また、上部配線１３および下部配線１２の非選択ラインで指定される非選択セルには０Ｖが印加され、読み出しが禁止される。
【００９４】
図１６は、図１３（ａ）に示したメモリセルアレイにおける選択セルの消去時の電圧設定方法を示す平面図である。
【００９５】
図１６に示すように、選択セル１０の消去を行う場合、選択セル１０に接続される上部配線１３にリセット電圧Ｖresetを印加し、それ以外の上部配線にリセット電圧Ｖresetの１／２の電圧を印加する。また、選択セル１０に接続される下部配線１２に０Ｖを印加し、それ以外の下部配線にリセット電圧Ｖresetの１／２の電圧を印加する。
【００９６】
この結果、選択セル１０にはリセット電圧Ｖresetが印加され、消去が行われる。一方、上部配線１３および下部配線１２の非選択ラインと選択ラインで指定される半選択セルには、リセット電圧Ｖresetの１／２の電圧が印加され、消去が禁止される。また、上部配線１３および下部配線１２の非選択ラインで指定される非選択セルには０Ｖが印加され、消去が禁止される。
【００９７】
選択セル１０への書き込み、読み出し、及び消去時には、上部配線１３および下部配線１２の選択ラインと非選択ラインの電位差によって、半選択セルと非選択セルを経由した回りこみ電流が発生する。しかし、本実施形態の不揮発性抵抗変化素子では、第１〜第３実施形態で示したように、整流機能を有しているため、このような回り込み電流を防ぐことができる。
【００９８】
また、本実施形態はメモリセル単体の技術にかかわり、そのメモリセルの接続方法には依存せず、どのような回路であっても本実施形態は適用可能である。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１…上部電極（第１電極）、２…下部電極（第２電極）、３…抵抗変化層、３ａ…フィラメント、３ｂ…金属イオン、３−１…第１抵抗変化層、３−２…第２抵抗変化層、４…拡散防止層、１０…不揮発性抵抗変化素子、１１…メモリセルアレイ、１２…下部配線、１３…上部配線、１４，１５…制御部、２０，３０，４０…不揮発性抵抗変化素子。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性抵抗変化素子に関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ(Resistive Random Access Memory)に代表される二端子の不揮発性抵抗変化素子の開発が盛んに行われている。この不揮発性抵抗変化素子は、低電圧動作、高速スイッチングおよび微細化が可能であるため、フローティングゲート型ＮＡＮＤフラッシュメモリを置き換える次世代の大容量記憶装置として有力な候補である。特に、アモルファスシリコンを抵抗変化層とした不揮発性抵抗変化素子は、低電流動作化、データ保持特性、書き換え耐性および微細化の観点から有望である。
【０００３】
この不揮発性抵抗変化素子をメモリセルとして用いた大容量記憶装置として、クロスポイント型構造のメモリが提案されている。このようなクロスポイント型メモリにおいては、選択セルの書き込み、読み出し、及び消去時に非選択セルへの回り込み電流が発生する。
【０００４】
回り込み電流が発生すると、大容量記憶装置において消費電力が増加し、また選択セルへの書き込みおよび消去が困難になってしまう。さらには、電流増大による配線の断線等を引き起こすため、アレイそのものが成立しなくなる。このため、クロスポイント型構造においては、二端子の不揮発性抵抗変化素子にダイオードを組み合わせて整流機能を持たせることが必須となっている。
【０００５】
しかしながら、不揮発性抵抗変化素子とダイオードを組み合わせることは素子サイズを大きくすることになり、これは集積化を難しくする。これらの問題を解決するためには、整流機能付きの不揮発性抵抗変化素子が必要であり、現在、その素子の開発が求められている。
【０００６】
不揮発性抵抗変化素子は、例えば抵抗変化層、金属電極とその対向電極である半導体層からなり、金属電極から導電性フィラメントが成長して対向電極に短絡、及び導電性フィラメントが金属電極に再格納されることにより、電極間の抵抗が変化しスイッチング特性が得られる。このような抵抗変化素子の場合、導電性フィラメントが半導体層に直接接触するために界面での化学反応によるショットキー特性変化や半導体層への導電性フィラメント（金属）の拡散で起こる再結合中心形成による電流バラツキなど、デバイス特性のバラツキが起こりうる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２００９／００１４７０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
デバイス特性の劣化やバラツキを低減でき、整流機能を有する不揮発性抵抗変化素子を提供する。
【課題を解決するための手段】
【０００９】
一実施態様の不揮発性抵抗変化素子は、金属元素を含む第１電極と、ｎ型半導体を含む第２電極と、前記第１電極と前記第２電極との間に配置され、前記第１電極が含む前記金属元素から構成される導体部を有する半導体元素を含む層とを具備し、前記半導体元素を含む層が有する前記導体部は前記第２電極との間に離間を有していることを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図２】実施形態に係る不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図３】比較例の不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図４】比較例の不揮発性抵抗変化素子の構造とそのバンド図を示す図である。
【図５】第１実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【図６】第１実施形態に係る不揮発性抵抗変化素子の低抵抗状態と高抵抗状態を示す断面図である。
【図７】第１実施形態に係る不揮発性抵抗変化素子における電流−電圧特性を示す図である。
【図８】第１実施形態に係る他の不揮発性抵抗変化素子における電流−電圧特性を示す図である。
【図９】第２実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【図１０】第２実施形態に係る不揮発性抵抗変化素子の低抵抗状態と高抵抗状態を示す断面図である。
【図１１】第３実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【図１２】第３実施形態に係る不揮発性抵抗変化素子の低抵抗状態と高抵抗状態を示す断面図である。
【図１３】第４実施形態に係るメモリセルアレイの構成を示す図である。
【図１４】第４実施形態に係るメモリセルアレイにおける選択セルの書き込み時の電圧設定方法を示す平面図である。
【図１５】第４実施形態に係るメモリセルアレイにおける選択セルの読み出し時の電圧設定方法を示す平面図である。
【図１６】第４実施形態に係るメモリセルアレイにおける選択セルの消去時の電圧設定方法を示す平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施形態の不揮発性抵抗変化素子について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
［基本概念］
実施形態の不揮発性抵抗変化素子は、第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間に配置された抵抗変化層とを備える。第１電極は金属元素を含み、第２電極はｎ型半導体を含む。抵抗変化層は半導体層から形成される。
【００１３】
抵抗変化層は、第１電極が含む金属元素から構成される導体部（以下、フィラメントと記す）を有する。抵抗変化層が有するフィラメントは、第２電極との間に離間を有している。
【００１４】
また、抵抗変化層と第２電極との間に拡散防止層を配置してもよい。拡散防止層は、フィラメントが抵抗変化層から第２電極へ拡散するのを防止する。これにより、フィラメントと第２電極との間に離間が形成される。
【００１５】
抵抗変化層では第１電極からフィラメントが出し入れされることにより、抵抗変化層の抵抗が可逆的に変化可能である。抵抗変化層が有するフィラメントと第２電極との離間は、第１電極と第２電極の電気的制御、もしくは抵抗変化層と第２電極間への拡散防止層の挿入によって形成される。
【００１６】
以下に、実施形態の不揮発性抵抗変化素子（拡散防止層あり）の構造とそのバンド図について述べる。
【００１７】
図１（ａ）及び図２（ａ）は、実施形態の不揮発性抵抗変化素子の構造を示し、図１（ａ）は高抵抗状態を、図２（ａ）は低抵抗状態を示す。
【００１８】
図１（ａ）及び図２（ａ）に示すように、第１電極１と第２電極２との間には抵抗変化層３が配置され、抵抗変化層３と第２電極２との間には拡散防止層４が配置される。図１（ａ）に示す高抵抗状態では、抵抗変化層３にフィラメントが形成されておらず、不揮発性抵抗変化素子は高抵抗状態に設定されている。図２（ａ）に示す低抵抗状態では、抵抗変化層３内に第１電極１から拡散防止層４に達するフィラメント３ａが形成され、不揮発性抵抗変化素子は低抵抗状態に設定されている。ここでは、第１電極１は金属から形成され、第２電極２はｎ型シリコン（Ｓｉ）から形成されている。
【００１９】
図１（ｂ）〜図１（ｅ）に、図１（ａ）に示した高抵抗状態におけるバンド図を示し、図２（ｂ）〜図２（ｅ）に図２（ａ）に示した低抵抗状態におけるバンド図を示す。
【００２０】
図１（ａ）に示すフィラメントが形成されていない高抵抗状態では、イオン供給源である第１電極１に正の電圧が印加されると、第２電極２のｎ型Ｓｉは蓄積状態となる（図１（ｂ））。逆に、第１電極１に負の電圧を印加すると、第２電極２には空乏層が形成され（図１（ｄ））、さらなる負の高電圧を印加すると反転状態となる（図１（ｅ））。
【００２１】
図２（ａ）に示すフィラメント３ａが形成された低抵抗状態でも、第１電極１に負の電圧を印加すると、拡散防止層４を有することにより、フィラメント３ａを構成する金属と第２電極２のｎ型Ｓｉとが直接結合せず、高抵抗状態と同じように空乏層が形成される（図２（ｄ））。空乏層が形成された状態では電流が流れない。よって、低抵抗状態でも空乏層が形成される構造にすることにより、電流−電圧曲線が非対称性となる整流効果が得られる。さらに、第１電極１に負の高電圧を印加すると、反転状態となり、抵抗変化層３にも十分な電圧が加わり低抵抗状態から高抵抗状態に遷移するリセット動作が起こる（図２（ｅ））。
【００２２】
一方、抵抗変化層３と第２電極２との間に拡散防止層を配置せず、フィラメント３ａと第２電極２間に離間を形成しない場合のバンド図は以下のようになる。
【００２３】
図３（ａ）に示すフィラメントが形成されていない高抵抗状態では、イオン供給源である第１電極１に正の電圧が印加されると、第２電極２のｎ型Ｓｉは蓄積状態となる（図３（ｂ））。逆に、第１電極１に負の電圧が印加されると、第２電極２には空乏層が形成され（図３（ｄ））、負の高電圧を印加すると反転する（図３（ｅ））。
【００２４】
しかし、図４（ａ）に示すフィラメントが形成された低抵抗状態では、第１電極１に負の電圧が印加されると、第１電極１（フィラメント３ａ）を構成する金属と第２電極２のｎ型Ｓｉとの直接結合となる。特に、第１電極１の金属の仕事関数がｎ型Ｓｉの仕事関数より小さい場合はオーミック接触となり、第１電極１に負の電圧が印加されても空乏層は形成されず、整流効果は全く得られない（図４（ｄ））。
【００２５】
第２電極にｎ型半導体を用い、かつ抵抗変化層が有するフィラメントと第２電極との間に離間を形成するという組み合わせにより、従来構造に比べて、デバイス特性の劣化やバラツキが小さく、かつ整流機能を備える不揮発性抵抗変化素子を形成できる。
【００２６】
［第１実施形態］
［１］不揮発性抵抗変化素子の構造
図５は、第１実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【００２７】
図示するように、不揮発性抵抗変化素子１０は、上部電極（第１電極）１、下部電極（第２電極）２、及び抵抗変化層（半導体層）３を有する。抵抗変化層３は、上部電極１と下部電極２との間に配置される。抵抗変化層３内には、上部電極１が含む金属元素から構成されたフィラメントが形成される。抵抗変化層３に形成されるフィラメントは、下部電極２との間に離間を有している。換言すると、抵抗変化層３が有するフィラメントは下部電極２と離隔している。
【００２８】
上部電極１は金属を含む電極である。上部電極１として適用可能な材料は、例えばＡｇ、Ｃｏ、Ｎｉ、Ｔｉ、Ｃｕ、Ａｌ、Ａｕ、Ｆｅ、Ｃｒ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、Ｉｒやそれらの窒化物、炭化物、酸化物、シリサイドなどである。さらに、ここで挙げた金属を含む合金材料を上部電極１として用いてもよい。
【００２９】
下部電極２は、例えばｎ型半導体層から形成される。ｎ型半導体層のｎ型不純物濃度は、ｎ型半導体の空乏化が顕著になる１０−１８ｃｍ−３以下が望ましい。また、下部電極２の抵抗値は、０．０１Ω以上であることが望ましい。さらに、下部電極２には、不純物を高濃度ドープしたシリコンを用いてもよい。
【００３０】
抵抗変化層３は、例えば半導体層から形成される。半導体層が含む半導体元素は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣなどから選択することができる。また、抵抗変化層３は、非晶質半導体であってもよいし、多晶質半導体あるいは単晶質半導体であってもよい。例えば、抵抗変化層３には、アモルファスシリコン、多結晶シリコンあるいは単結晶シリコンを用いることができる。また、抵抗変化層３が含む半導体元素に窒素（Ｎ）または酸素（Ｏ）が添加されていてもよく、例えば、シリコン窒化膜（ＳｉＮ）またはシリコン酸化膜（ＳｉＯ２）などであってもよい。
【００３１】
また、抵抗変化層３の膜厚は、典型的には１ｎｍ〜３００ｎｍである。抵抗変化素子１０の微細化を考慮すれば、膜厚はより薄い方がよいが、薄すぎると均質な膜とはならないため、２ｎｍ〜５０ｎｍがより好ましい。抵抗変化層３の最適な膜厚は、抵抗変化層の材料とその抵抗値によって決定されるものである。
【００３２】
下部電極２とは、可変抵抗層３を形成するときの下地となる電極のことであり、上部電極１とは、可変抵抗層３を形成した後に形成される電極のことである。
【００３３】
［２］不揮発性抵抗変化素子の製造方法
次に、第１実施形態に示した不揮発性抵抗変化素子の製造方法について説明する。
【００３４】
まず、半導体基板、例えば、シリコン単結晶基板にリン（Ｐ）イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。その後、シリコン基板に活性化アニールを施して、下部電極２としてのｎ型シリコン層を形成する。
【００３５】
次に、化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）により、抵抗変化層３としてのアモルファスシリコンを下部電極２上に堆積する。本実施形態の場合、アモルファスシリコンは、プラズマＣＶＤ(plasma-enhanced chemical vapor deposition：ＰＥ−ＣＶＤ)法を用い、成膜温度が２５０℃で形成される。
【００３６】
次に、例えばスパッタ法により、抵抗変化層３上に上部電極１としてのＡｇを形成する。以上により、図５に示した不揮発性抵抗変化素子１０が製造される。
【００３７】
［３］不揮発性抵抗変化素子の特性
上述した製造方法により製造された抵抗変化素子１０のスイッチング原理を、図６（ａ）及び図６（ｂ）を用いて説明する。
【００３８】
図６（ａ）は、図５に示した不揮発性抵抗変化素子１０の低抵抗状態を示す断面図である。
【００３９】
抵抗変化層３に形成されるフィラメント３ａの成長過程は以下のようになる。上部電極１が下部電極２よりも高電位になるように設定することにより、上部電極１にセット電圧を印加する。上部電極１にセット電圧が印加されると、上部電極１内の金属元素がイオン化され、図６（ａ）に示すように、イオン化された金属元素（金属イオン）３ｂが抵抗変化層３に侵入する。また同時に、電子が下部電極２を介して抵抗変化層３に供給される。
【００４０】
そして、抵抗変化層３において、金属イオン３ｂと電子とが結合することにより、上部電極１の金属元素から構成されたフィラメント３ａが抵抗変化層３内に成長する。フィラメント３ａは下部電極２側へ抵抗変化層３内を成長するが、下部電極２には達せず、フィラメント３ａは下部電極２との間に離間を有する構造となる。これにより、上部電極１と下部電極２間の抵抗が小さくなることにより、不揮発性抵抗変化素子１０が低抵抗状態にセットされる。
【００４１】
図６（ｂ）は、図５に示した不揮発性抵抗変化素子１０の高抵抗状態を示す断面図である。
【００４２】
抵抗変化層３に形成されたフィラメント３ａの消滅過程は以下のようになる。上部電極１が下部電極２よりも低電位になるように設定することにより、上部電極１にリセット電圧を印加する。上部電極１にリセット電圧が印加されると、下部電極２を介してホールが抵抗変化層３に供給されて、抵抗変化層３内でフィラメント３ａを構成する金属元素がイオン化される。そして、フィラメント３ａの金属元素が上部電極１に回収され、抵抗変化層３内のフィラメント３ａが消滅する。これにより、不揮発性抵抗変化素子１０が高抵抗状態にリセットされる。
【００４３】
上述した低抵抗状態及び高抵抗状態は、電圧印加の極性により可逆制御が可能である。このとき、高抵抗状態をオフ状態、低抵抗状態をオン状態に対応させる。そして、ある電圧を印加したときに、不揮発性抵抗変化素子１０に流れる電流値を読み取り、オン状態とオフ状態を区別することによりメモリとして動作させることができる。また、高抵抗状態と低抵抗状態間の遷移は電圧印加時にしか生じないため、不揮発性メモリを実現することができる。
【００４４】
なお、図６（ａ）及び図６（ｂ）に示したように、抵抗変化層３内におけるフィラメント３ａの成長及び消滅により、低抵抗状態及び高抵抗状態が形成される例を説明したが、抵抗変化層３内の全体に上部電極１の金属元素が拡散することによって低抵抗状態及び高抵抗状態が形成されるようにしてもよい。
【００４５】
また、図７は、図５に示した不揮発性抵抗変化素子１０における電流−電圧特性を示す図であり、不揮発性抵抗変化素子１０のスイッチング特性を表している。
【００４６】
本実施形態では、フィラメント３ａと下部電極２との間に離間を設けるために、ＤＣ測定で上限電流制限(コンプライアンス電流)を設定することで電気的に制御を行った。ここで、コンプライアンス電流は５００ｎＡとした。フィラメント３ａの制御としては、上限電流制限に限らず、パルス制御でもよい。パルス制御方法としては、例えば、パルス幅、パルス時間、印加パルス回数の最適化による制御方法が挙げられる。
【００４７】
図７に示すように、不揮発性抵抗変化素子の上部電極１に与える電圧を正方向に増大させると、高抵抗状態から低抵抗状態へ遷移する。一方、低抵抗状態の不揮発性抵抗変化素子に対して上部電極１に与える電圧を負方向に掃引すると、１Ｖ程度まで電流があまり流れない領域があり、さらなる負への電圧掃引により電流が急激に減少し、低抵抗状態から高抵抗状態へ遷移する。
【００４８】
そして、高抵抗状態では、上部電極１に与える電圧がリセット電圧Ｖresetよりある程度大きい範囲では、その電圧に対して電流がほとんど流れなくなる。この状態からさらに上部電極１に与える電圧を正方向へ掃引すると、高抵抗状態から低抵抗状態へ遷移する。
【００４９】
すなわち、この不揮発性抵抗変化素子は、高抵抗状態と低抵抗状態との間で可逆的に遷移し、１ビット分のデータを記憶することができる。
【００５０】
また、図７の電流−電圧特性から、上部電極１と下部電極２間に０Ｖからリセット電圧まで電圧を掃引したときに、０Ｖとリセット電圧の２分の１の電圧との間の電流変化量の最大値が、リセット電圧の２分の１の電圧とリセット電圧との間の電流変化量の最大値に比べて小さいことがわかる。
【００５１】
図８は、他の不揮発性抵抗変化素子における電流−電圧特性を示す図である。
【００５２】
図示するように、イオン供給源である上部電極に０Ｖから正に電圧を掃引することで抵抗変化層内にフィラメントが形成され、不揮発性抵抗変化素子は高抵抗状態から低抵抗状態に遷移する（矢印Ａ）。このとき、抵抗変化素子が低抵抗状態となり、大電流が流れることによる素子破壊を防ぐために、測定機器の電流上限機能を用いて設定電流以上は流れないようにした。
【００５３】
次に、正電圧から０Ｖに掃引を行った（矢印Ｂ）。さらに、０Ｖから負電圧を印加した後（矢印Ｃ）、負電圧から０Ｖに掃引を行った（矢印Ｄ）。負電圧印加時には、下部電極に空乏層が形成されるため、上部電極と下部電極間に流れる電流が抑えられている。この電流−電圧曲線では、空乏層が形成された状態で低抵抗状態から高抵抗状態に遷移するリセット動作が起こっている。このような電流−電圧特性を持つ不揮発性抵抗変化素子でも、高抵抗状態と低抵抗状態との間で素子の抵抗状態が可逆的に遷移し、１ビット分のデータを記憶することができる。
【００５４】
また、図８の電流−電圧特性から、上部電極１と下部電極２間に０Ｖからリセット電圧まで電圧を掃引したときに、リセット電圧の１０分の１の電圧とリセット電圧との間の電流変化量の最大値が１桁以内であることがわかる。
【００５５】
本実施形態の不揮発性抵抗変化素子では、フィラメント３ａと下部電極２との間に離間があり、かつ下部電極２にｎ型半導体を用いている。この組み合わせにより、上部電極１に正の電圧が印加されるとｎ型半導体は蓄積状態となり、逆に上部電極１に負の電圧が印加されるとｎ型半導体に空乏層が形成され、高電圧印加で反転する。電圧の極性及び電圧の大きさの違いにより、下部電極２であるｎ型半導体の状態が変化する。このｎ型半導体を電極として不揮発性抵抗変化素子自身に組み込むことで、極性により素子自身の電流−電圧特性に非対称性が生まれ、整流作用もつ不揮発性抵抗変化素子が実現する。
【００５６】
また、オン状態のときに、フィラメント３ａが下部電極２に直接接触せず、下部電極２内に侵入しない。このため、下部電極２内に金属が拡散し、それらが再結合中心を形成して、上部電極１に負の電圧を印加した時に電流が増加しデバイス劣化を引き起こすことも防ぐことができる。
【００５７】
［第２実施形態］
第２実施形態の不揮発性抵抗変化素子は、抵抗変化層３と下部電極２との間に拡散防止層４を備える。その他の構成は第１実施形態と同様である。
【００５８】
［１］不揮発性抵抗変化素子の構造
図９は、第２実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【００５９】
図示するように、不揮発性抵抗変化素子２０は、上部電極（第１電極）１、下部電極（第２電極）２、抵抗変化層（半導体層）３、及び拡散防止層（第１の層）４を有する。抵抗変化層３は、上部電極１と下部電極２との間に配置される。拡散防止層４は、抵抗変化層３と下部電極２との間に配置されている。抵抗変化層３内には、上部電極１が含む金属元素から構成されたフィラメントが形成される。拡散防止層４は、フィラメントが下部電極２に拡散するのを防止する。換言すると、抵抗変化層３と下部電極２間には、抵抗変化層３が有するフィラメントと下部電極２との間に離間を設けるために拡散防止層４が配置されている。
【００６０】
拡散防止層４は、フィラメントを形成している金属の拡散係数が、抵抗変化層３よりも小さい材料で形成することが望ましい。また、同金属がイオン化した状態での移動の容易さが抵抗変化層３と比べて小さい材料が好ましい。また、拡散防止層４には、例えば高誘電率（ｈｉｇｈ−ｋ）を持つ材料が用いられる。また、拡散防止層４には、例えばシリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）あるいはシリコン窒化膜（ＳｉＮ）が用いられる。例えば、Ａｇ、Ｎｉ、Ｃｏに対する拡散防止層としては、シリコン酸化膜やシリコン窒化膜を用いると良い。
【００６１】
抵抗変化層３は、例えば半導体層から形成される。抵抗変化層３の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣやそれらの酸化物、窒化物、酸窒化物、炭化物が挙げられる。さらに、これらは非晶質多晶質、単晶質のいずれでもよく、例えば、アモルファスシリコン、多結晶シリコンあるいは単結晶シリコンを用いることができる。拡散防止層４と抵抗変化層３では同じ組成の材料も用いられるため、拡散防止層４と抵抗変化層３の材料は両者の組み合わせによって決められるものである。
【００６２】
［２］不揮発性抵抗変化素子の製造方法
次に、第２実施形態に示した不揮発性抵抗変化素子の製造方法について説明する。
【００６３】
まず、半導体基板、例えば、シリコン単結晶基板にリン（Ｐ）イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。その後、シリコン基板に活性化アニールを施して、下部電極２としてのｎ型シリコン層を形成する。
【００６４】
次に、ＣＶＤ法により、拡散防止層４、例えばシリコン窒化膜を下部電極２上に堆積する。さらに、ＣＶＤ法により、抵抗変化層３としてのアモルファスシリコンを拡散防止層４上に堆積する。本実施形態の場合、アモルファスシリコンは、プラズマＣＶＤ(plasma-enhanced chemical vapor deposition：ＰＥ−ＣＶＤ)法を用い、成膜温度が２５０℃で形成される。
【００６５】
次に、例えばスパッタ法により、抵抗変化層３上に上部電極１としてのＡｇを形成する。以上により、図９に示した不揮発性抵抗変化素子１０が製造される。
【００６６】
［３］不揮発性抵抗変化素子の特性
図１０（ａ）は図９に示した不揮発性抵抗変化素子２０の低抵抗状態を示す断面図である。
【００６７】
下部電極２と抵抗変化層３との間に、フィラメント３ａが抵抗変化層３よりも移動及び拡散しにくい材料で形成された拡散防止層４を有する。これにより、上部電極１にセット電圧を印加した時に、フィラメント３ａの成長が拡散防止層４と抵抗変化層３の界面あるいは拡散防止層４の内部で止まる。これにより、下部電極２にｎ型半導体を用い、かつ抵抗変化層３にフィラメント３ａが形成されていても、フィラメント３ａと下部電極２との間に離間を設けることができる。
【００６８】
拡散防止層４に絶縁性材料を用いることにより、フィラメント３ａ、拡散防止層４及び下部電極（ｎ型半導体）２にてＭＩＳ(Metal-Insulator-Silicon)構造となる。このようにＭＩＳ構造になることで、上部電極１に正の電圧を印加すると、下部電極２であるｎ型半導体は蓄積状態となる。一方、上部電極１に負の電圧を印加すると、下部電極２のｎ型半導体は空乏化し、さらなる高い負の電圧で反転状態となる。空乏状態では電流はほとんど流れないため、上部電極１に電位を与えたときと下部電極２に電位を与えた時とでは、上部電極１と下部電極２間に流れる電流値に違いが生じ、抵抗変化素子２０にダイオードを加えることなく整流機能が得られる。
【００６９】
本実施形態の不揮発性抵抗変化素子では、このようにフィラメント３ａと下部電極２との間に拡散防止層（絶縁体）４による離間があり、かつ下部電極２にｎ型半導体を用いている。この組み合わせにより、上部電極１に正の電圧が印加されるとｎ型半導体は蓄積状態となり、逆に上部電極１に負の電圧が印加されるとｎ型半導体に空乏層が形成され、高電圧印加で反転する。電圧の極性及び電圧の大きさの違いにより、下部電極２であるｎ型半導体の状態が変化する。このｎ型半導体を電極として不揮発性抵抗変化素子自身に組み込むことで、極性により素子自身の電流−電圧特性に非対称性が生まれ、整流作用もつ不揮発性抵抗変化素子が実現する。
【００７０】
［第３実施形態］
第３実施形態の不揮発性抵抗変化素子は、抵抗変化層３として成膜条件の異なる２種類のアモルファスシリコンを備える。その他の構成は第１実施形態と同様である。
【００７１】
［１］不揮発性抵抗変化素子の構造
図１１は、第３実施形態に係る不揮発性抵抗変化素子の構造を示す断面図である。
【００７２】
図示するように、不揮発性抵抗変化素子３０は、上部電極（第１電極）１、下部電極（第２電極）２、及び抵抗変化層（半導体層）３を有する。抵抗変化層３は、第１抵抗変化層３−１と第２抵抗変化層３−２を有する。第１，第２抵抗変化層３−１，３−２は、下部電極２と上部電極１との間の下部電極２上に、第１抵抗変化層３−１、第２抵抗変化層３−２の順で積層されている。第２抵抗変化層３−２内には、上部電極１が含む金属元素から構成されたフィラメントが形成される。第１抵抗変化層３−１は、フィラメントが下部電極２に拡散するのを防止する。換言すると、第２抵抗変化層３−２と下部電極２間には、第２抵抗変化層３−２が有するフィラメントと下部電極２との間に離間を設けるために第１抵抗変化層３−１が配置されている。
【００７３】
ここでは、下部電極２としてｎ型Ｓｉ層を用い、抵抗変化層３として成膜条件の異なる２種類のアモルファスシリコンを、上部電極１としてＡｇを用いた場合を例にとる。
【００７４】
［２］不揮発性抵抗変化素子の製造方法
次に、本実施形態に示した不揮発性抵抗変化素子の製造方法について説明する。
【００７５】
まず、半導体基板、例えば、シリコン単結晶基板にリン（Ｐ）イオンを加速電圧３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。その後、シリコン基板に活性化アニールを施して、下部電極２としてのｎ型シリコン層を形成する。
【００７６】
次に、ＣＶＤ法により、第１抵抗変化層３−１としての第１アモルファスシリコン層と第２抵抗変化層３−２としての第２アモルファスシリコン層を下部電極２上に堆積する。すなわち、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用い、成膜温度４００℃で、下部電極２上に第１アモルファスシリコン層３−１を成膜する。続いて、ＰＥ−ＣＶＤ法を用い、成膜温度２５０℃で、第１アモルファスシリコン層３−１上に第２アモルファスシリコン層３−２を成膜する。
【００７７】
第１アモルファスシリコン層３−１は、第２アモルファスシリコン層３−２と同じ元素を含むが、第２アモルファスシリコン層３−２とは密度、ダングリングボンド数、あるいは欠陥数が異なる。同じアモルファスシリコンでも成膜条件により膜質が異なると、抵抗変化素子３０におけるスイッチング特性が異なる。例えば、第１アモルファスシリコン層３−１は、第２アモルファスシリコン層３−２に比べて、密度が高く、ダングリングボンド数が多く、欠陥数が多いと好ましい。
【００７８】
［３］不揮発性抵抗変化素子の特性
図１２（ａ）は図１１に示した不揮発性抵抗変化素子３０の低抵抗状態を示す断面図であり、フィラメントが成長した状態を示す。図１２（ｂ）は不揮発性抵抗変化素子３０の高抵抗状態を示しており、フィラメントが消滅した状態を示す。
【００７９】
図１２（ａ）に示すように、フィラメント３ａの成長時に、第１アモルファスシリコン層３−１はフィラメント３ａの拡散防止層としての機能を果す。その結果として、フィラメント３ａと下部電極２との間に離間を設けることができる。これにより、第２実施形態と同様の効果を得ることができる。
【００８０】
［第４実施形態］
第４実施形態では、実施形態の不揮発性抵抗変化素子が適用されるメモリセルアレイについて説明する。
【００８１】
図１３（ａ）は、第４実施形態に係るメモリセルアレイの構成を示す平面図である。図１３（ｂ）及び図１３（ｃ）は、図１３（ａ）に示すメモリセルアレイのクロスポイント部分の構造を示す断面図である。
【００８２】
図１３（ａ）に示すように、メモリセルアレイ１１には、下部配線１２と、下部配線１２に交差する上部配線１３が形成されている。下部配線１２と上部配線１３とのクロスポイント部分には、第１〜第３実施形態で示した不揮発性抵抗変化素子１０（または２０，３０）が配置されている。すなわち、図１３（ｂ）に示すように、下部電極１２と上部電極１３との間に不揮発性抵抗変化素子１０（または２０，３０）が配置されている。
【００８３】
また、図１３（ｃ）は図１３（ａ）に示すクロスポイント部分の他の構造を示す断面図であり、クロスポイント部分は図１３（ｃ）に示すような構造を有していても良い。下部配線１２上に抵抗変化層３（あるいは拡散防止層４及び抵抗変化層３）が形成され、抵抗変化層３上に上部電極１が形成されている。さらに、上部電極１上に上部配線１３が形成されている。この構造では、下部配線１２がｎ型半導体層を含み、下部配線１２、抵抗変化層３（あるいは拡散防止層４及び抵抗変化層３）、及び上部電極１により不揮発性抵抗変化素子４０が構成される。不揮発性抵抗変化素子４０は、第１〜第３実施形態で記載した不揮発性抵抗変化素子と同様の特性を備える。
【００８４】
なお、下部配線１２にｎ型半導体層を用いたときには、このｎ型半導体層に形成される空乏層の厚さよりｎ型半導体層の厚さを十分に厚くして、下部配線１２の導電性を保つ必要がある。例えば、下部配線１２の厚さは５０ｎｍ以上にするのがよい。
【００８５】
また、下部配線１２を積層構造としてもよい。具体的には、抵抗変化層３（あるいは拡散防止層４）に接する下部配線１２を下層、中間層、及び上層の３層構造とし、下層及び上層にｎ型半導体層を用い、中間層に金属層を用いても良い。この場合、ｎ型半導体層と金属層の抵抗率は数桁異なり、ほとんどの電流は金属層を流れる。このため、ｎ型半導体層が完全に空乏化しても電流を流すことができる。
【００８６】
また、図１３（ｂ）において、上部配線１３と下部配線１２が交差しており、下部電極（ｎ型半導体）２および上部電極１が上部配線１３と下部配線１２のクロスポイント部に形成されているならば、抵抗変化層及び拡散防止層は全面の平坦膜でもよい。ただし、上部配線１３間の距離及び下部配線１２間の距離よりも、抵抗変化層と拡散防止層の積層膜厚は薄いことが望ましい。
【００８７】
図１３（ｃ）において、上部配線１３と下部配線（ｎ型半導体）１２が交差しており、上部電極１が上部配線１３と下部配線１２のクロスポイント部に形成されているならば、抵抗変化層及び拡散防止層は全面の平坦膜でもよい。ただし、上部配線１３間の距離及び下部配線１２間の距離よりも、抵抗変化層と拡散防止層の積層膜厚は薄いことが望ましい。
【００８８】
図１４は、図１３（ａ）に示したメモリセルアレイにおける選択セルの書き込み時の電圧設定方法を示す平面図である。
【００８９】
図１４に示すように、メモリセルアレイ１１の周辺には、下部配線１２及び上部配線１３に電位を与えるための制御部１４，１５がそれぞれ設けられている。選択セル１０へ書き込みを行う場合、選択セル１０に接続されている上部配線１３にセット電圧Ｖｓｅｔを印加し、それ以外の上部配線にはセット電圧Ｖｓｅｔの１／２の電圧を印加する。一方、選択セル１０に接続されている下部配線１２には０Ｖを印加し、それ以外の下部配線１２にはセット電圧Ｖｓｅｔの１／２の電圧を印加する。
【００９０】
この結果、選択セル１０にはセット電圧Ｖｓｅｔが印加され、書き込みが行われる。一方、上部配線１３および下部配線１２の非選択ラインと選択ラインで指定される半選択セルには、セット電圧Ｖｓｅｔの１／２の電圧が印加され、書き込みが禁止される。また、上部配線１３および下部配線１２の非選択ラインで指定される非選択セルには０Ｖが印加され、書き込みが禁止される。
【００９１】
図１５は、図１３（ａ）に示したメモリセルアレイにおける選択セルの読み出し時の電圧設定方法を示す平面図である。
【００９２】
図１５に示すように、選択セル１０の読み出しを行う場合、選択セル１０に接続される上部配線１３にリード電圧Ｖｒｅａｄの１／２の電圧を印加し、それ以外の上部配線に０Ｖを印加する。また、選択セル１０に接続される下部配線１２にリード電圧Ｖｒｅａｄの“−１／２”の電圧を印加し、それ以外の下部配線に０Ｖを印加する。
【００９３】
この結果、選択セル１０にはリード電圧Ｖｒｅａｄが印加され、読み出しが行われる。一方、上部配線１３および下部配線１２の非選択ラインと選択ラインで指定される半選択セルには、リード電圧Ｖｒｅａｄの１／２の電圧が印加され、読み出しが禁止される。また、上部配線１３および下部配線１２の非選択ラインで指定される非選択セルには０Ｖが印加され、読み出しが禁止される。
【００９４】
図１６は、図１３（ａ）に示したメモリセルアレイにおける選択セルの消去時の電圧設定方法を示す平面図である。
【００９５】
図１６に示すように、選択セル１０の消去を行う場合、選択セル１０に接続される上部配線１３にリセット電圧Ｖresetを印加し、それ以外の上部配線にリセット電圧Ｖresetの１／２の電圧を印加する。また、選択セル１０に接続される下部配線１２に０Ｖを印加し、それ以外の下部配線にリセット電圧Ｖresetの１／２の電圧を印加する。
【００９６】
この結果、選択セル１０にはリセット電圧Ｖresetが印加され、消去が行われる。一方、上部配線１３および下部配線１２の非選択ラインと選択ラインで指定される半選択セルには、リセット電圧Ｖresetの１／２の電圧が印加され、消去が禁止される。また、上部配線１３および下部配線１２の非選択ラインで指定される非選択セルには０Ｖが印加され、消去が禁止される。
【００９７】
選択セル１０への書き込み、読み出し、及び消去時には、上部配線１３および下部配線１２の選択ラインと非選択ラインの電位差によって、半選択セルと非選択セルを経由した回りこみ電流が発生する。しかし、本実施形態の不揮発性抵抗変化素子では、第１〜第３実施形態で示したように、整流機能を有しているため、このような回り込み電流を防ぐことができる。
【００９８】
また、本実施形態はメモリセル単体の技術にかかわり、そのメモリセルの接続方法には依存せず、どのような回路であっても本実施形態は適用可能である。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１…上部電極（第１電極）、２…下部電極（第２電極）、３…抵抗変化層、３ａ…フィラメント、３ｂ…金属イオン、３−１…第１抵抗変化層、３−２…第２抵抗変化層、４…拡散防止層、１０…不揮発性抵抗変化素子、１１…メモリセルアレイ、１２…下部配線、１３…上部配線、１４，１５…制御部、２０，３０，４０…不揮発性抵抗変化素子。
【特許請求の範囲】
【請求項１】
金属元素を含む第１電極と、
ｎ型半導体を含む第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極が含む前記金属元素から構成される導体部を有する半導体元素を含む層とを具備し、
前記半導体元素を含む層が有する前記導体部は前記第２電極との間に離間を有していることを特徴とする不揮発性抵抗変化素子。
【請求項２】
金属元素を含む第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された半導体層とを備え、前記第１電極と前記第２電極間に印加するリセット電圧により、低抵抗状態から高抵抗状態へ遷移するリセット動作が行われ、
前記第１電極と前記第２電極間に０Ｖから前記リセット電圧まで電圧を掃引したときに、
（１）前記リセット電圧の１０分の１の電圧と前記リセット電圧との間の電流変化量の最大値が１桁以内、
（２）０Ｖと前記リセット電圧の２分の１の電圧との間の電流変化量の最大値が、前記リセット電圧の２分の１の電圧と前記リセット電圧との間の電流変化量の最大値に比べて小さいにおいて、
前記（１）、（２）のいずれかを満たすことを特徴とする不揮発性抵抗変化素子。
【請求項３】
前記第２電極はｎ型半導体を含むことを特徴とする請求項２に記載の不揮発性抵抗変化素子。
【請求項４】
前記半導体層と前記第２電極との間に配置され、前記導体部の侵入を抑制する第１の層をさらに具備することを特徴とする請求項１に記載の不揮発性抵抗変化素子。
【請求項５】
前記第１の層は、高誘電率を持つ材料を含むことを特徴とする請求項４に記載の不揮発性抵抗変化素子。
【請求項６】
前記第１の層は、シリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜のいずれかを含むことを特徴とする請求項４に記載の不揮発性抵抗変化素子。
【請求項７】
前記第１の層は、前記半導体層と同じ材料を含み、前記半導体層と比べて密度、ダングリングボンド数、欠陥数のいずれかが異なることを特徴とする請求項４に記載の不揮発性抵抗変化素子。
【請求項８】
前記第２電極が含むｎ型半導体の不純物濃度は、１×１０１８ｃｍ−３以下であることを特徴とする請求項１、３乃至７のいずれかに記載の不揮発性抵抗変化素子。
【請求項９】
前記第２電極の抵抗値は、０．０１Ω以上であることを特徴とする請求項１乃至８のいずれかに記載の不揮発性抵抗変化素子。
【請求項１０】
前記半導体層は、アモルファスシリコン、多結晶シリコン、シリコン酸化膜、及びシリコン窒化膜のいずれかを含むことを特徴とする請求項１乃至９のいずれかに記載の不揮発性抵抗変化素子。
【請求項１１】
前記第１電極が含む金属元素は、Ａｇ、Ｃｏ、Ｎｉ、Ｔｉ、Ｃｕ、Ａｌのいずれかであることを特徴とする請求項１乃至１０のいずれかに記載の不揮発性抵抗変化素子。
【請求項１２】
第１配線層と、
前記第１配線層と交差するように配置され、少なくとも前記第１配線層側にｎ型半導体層が配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置され、金属元素を含む第１電極と、
前記第１電極と前記第２配線層との間に配置され、前記第１電極が含む前記金属元素から構成される導体部を有する半導体元素を含む層とを具備し、
前記半導体元素を含む層が有する前記導体部は前記第２配線層との間に離間を有していることを特徴とする不揮発性抵抗変化素子。
【請求項１】
金属元素を含む第１電極と、
ｎ型半導体を含む第２電極と、
前記第１電極と前記第２電極との間に配置され、前記第１電極が含む前記金属元素から構成される導体部を有する半導体元素を含む層とを具備し、
前記半導体元素を含む層が有する前記導体部は前記第２電極との間に離間を有していることを特徴とする不揮発性抵抗変化素子。
【請求項２】
金属元素を含む第１電極と、第２電極と、前記第１電極と前記第２電極との間に配置された半導体層とを備え、前記第１電極と前記第２電極間に印加するリセット電圧により、低抵抗状態から高抵抗状態へ遷移するリセット動作が行われ、
前記第１電極と前記第２電極間に０Ｖから前記リセット電圧まで電圧を掃引したときに、
（１）前記リセット電圧の１０分の１の電圧と前記リセット電圧との間の電流変化量の最大値が１桁以内、
（２）０Ｖと前記リセット電圧の２分の１の電圧との間の電流変化量の最大値が、前記リセット電圧の２分の１の電圧と前記リセット電圧との間の電流変化量の最大値に比べて小さいにおいて、
前記（１）、（２）のいずれかを満たすことを特徴とする不揮発性抵抗変化素子。
【請求項３】
前記第２電極はｎ型半導体を含むことを特徴とする請求項２に記載の不揮発性抵抗変化素子。
【請求項４】
前記半導体層と前記第２電極との間に配置され、前記導体部の侵入を抑制する第１の層をさらに具備することを特徴とする請求項１に記載の不揮発性抵抗変化素子。
【請求項５】
前記第１の層は、高誘電率を持つ材料を含むことを特徴とする請求項４に記載の不揮発性抵抗変化素子。
【請求項６】
前記第１の層は、シリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜のいずれかを含むことを特徴とする請求項４に記載の不揮発性抵抗変化素子。
【請求項７】
前記第１の層は、前記半導体層と同じ材料を含み、前記半導体層と比べて密度、ダングリングボンド数、欠陥数のいずれかが異なることを特徴とする請求項４に記載の不揮発性抵抗変化素子。
【請求項８】
前記第２電極が含むｎ型半導体の不純物濃度は、１×１０１８ｃｍ−３以下であることを特徴とする請求項１、３乃至７のいずれかに記載の不揮発性抵抗変化素子。
【請求項９】
前記第２電極の抵抗値は、０．０１Ω以上であることを特徴とする請求項１乃至８のいずれかに記載の不揮発性抵抗変化素子。
【請求項１０】
前記半導体層は、アモルファスシリコン、多結晶シリコン、シリコン酸化膜、及びシリコン窒化膜のいずれかを含むことを特徴とする請求項１乃至９のいずれかに記載の不揮発性抵抗変化素子。
【請求項１１】
前記第１電極が含む金属元素は、Ａｇ、Ｃｏ、Ｎｉ、Ｔｉ、Ｃｕ、Ａｌのいずれかであることを特徴とする請求項１乃至１０のいずれかに記載の不揮発性抵抗変化素子。
【請求項１２】
第１配線層と、
前記第１配線層と交差するように配置され、少なくとも前記第１配線層側にｎ型半導体層が配置された第２配線層と、
前記第１配線層と前記第２配線層との間に配置され、金属元素を含む第１電極と、
前記第１電極と前記第２配線層との間に配置され、前記第１電極が含む前記金属元素から構成される導体部を有する半導体元素を含む層とを具備し、
前記半導体元素を含む層が有する前記導体部は前記第２配線層との間に離間を有していることを特徴とする不揮発性抵抗変化素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図１４】
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【図１６】
【公開番号】特開２０１３−２６４５９（Ｐ２０１３−２６４５９Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６０２０９（Ｐ２０１１−１６０２０９）
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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