低ノイズ高効率バイアス生成回路及び方法
低ノイズ及び／又は高効率バイアスに寄与する多数の機能のいずれか１つの又はいずれかの実際的な組合せによって定義されるバイアス生成方法又は装置は、正弦波と比較して有限な高調波成分又は歪みを伴う波形を有する電荷ポンプ制御クロック出力と、カスコードデバイスによって制限されるインバータ電流を含み、実質的にレイル・ツー・レイルの出力振幅に達する電荷ポンプクロックを生成するリング発振器と、適切に整合し、位相が反転している２つの位相出力を生成する任意起動及び／又は位相ロック機能を有する差動リング発振器と、電荷ポンプクロックを生成する５よりも少ない段のリング発振器とを有し、電荷トランスファキャパシタスイッチの幾つか又は全てにクロック出力を容量結合し、駆動信号に容量結合されているＦＥＴを、出力端子間に現れる波形の一部の間にのみ出力端子間を導通させるアクティブバイアス抵抗回路を介してバイアス電圧へとバイアスをかける。更に／あるいは、バイアス電圧は、波形のサイクルにおいて小キャパシタンスをスイッチングすることによって生成される。バイアス生成のための電荷ポンプは、連続的な範囲にわたって差動増幅器での電流ミラー比率を制御する比率制御入力を有する（他の使用にも適する）ＯＴＡを含む調整フィードバックループを有してよく、任意に、比率制御入力によって制御される可変比率電流ミラーを任意に有する第２の差動増幅器によって生成される反転出力を含む差動出力を有する。そのため、比率制御入力は、ＯＴＡの差動出力のコモンモード電圧を制御することができる。ＯＴＡの周りの制御ループは、１又はそれ以上の可変比率電流ミラーの比を制御するよう構成されてよく、特に、出力コモンモード電圧を制御してよく、増幅器を高ゲイン積分器として機能させるよう反転出力レベルが非反転出力を追随するようにその電圧を制御してよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電子集積回路（ＩＣ）に幅広く適用可能である。
【背景技術】
【０００２】
一般に、ＩＣは、単一電源により動作することが望ましい。しかし、多くのＩＣは、理想的な動作のために、例えば、内部バイアス電源を与えるよう、２又はそれ以上の異なった電圧源を必要とする。このような異なる電源は集積回路の外部から与えられるが、これはユーザの観点からは望ましくない。追加の電源を与えることは、ユーザにとって不都合であるだけでなく、かかる外部電源をＩＣに結合する導体を必要以上に長くする。このことは、幾つかある問題の中でも、ノイズが電源に存在する場合に、不要な放射を引き起こしうる。そのようなものとして、必要とされる回路動作のために求められる追加のバイアス生成電圧又は他の電圧源を生成するためにＩＣに補助回路を設けることが常識である。電荷ポンプは、ＩＣで使用されるそのような補助電圧生成回路の最も一般的なものの１つである。
【０００３】
しかし、電荷ポンプは、一定の用途でそれらを使用することを困難にする特性を有する。具体的に、電荷ポンプは、いつも、相当量の電気ノイズを生成する。電子デバイスが互いに干渉することを防ぐための規制が推奨されており、かかる規制は許容可能な放射の最大量を定めている。幾つかの用途で、電荷ポンプによって生成されるノイズは、ＩＣ又はＩＣが配置されているシステムに、最大許容ノイズ放射を超えさせることがある。
【０００４】
例えば、大部分の無線通信機、携帯電話機、テレビジョン受像機、及び関連する設備は、今日、種々の送信器及び受信器回路の間の接続を制御するＲＦスイッチを必要とする（「ＲＦ」は、本願では概して、何らかの適度に高周波の交流信号を意味するよう用いられる。）。少なくとも１つの補助電圧発生器は、しばしば、半導体ＲＦスイッチを有するＦＥＴに満足にバイアスをかけるために必要とされる。ＲＦスイッチを用いる製品の多くは、放射するのを認められている電気信号に対する厳重に規定された制限に従うトランシーバ（例えば、携帯電話機）である。かかるＲＦスイッチはトランシーバアンテナに直接に接続されているので、ＲＦスイッチのバイアス発生器によって生成されるごく小さい振幅ノイズ信号でさえ、あまりにも有効に放射されすぎる。従来の電荷ポンプによって生成されるノイズは、当該電荷ポンプを用いるＲＦスイッチを備える携帯電話機に、適用可能な規制によって許容されている最大のイズ放射を超えさせるには十分であることが分かっている。そのようなものとして、ノイズを伴う電荷ポンプは、携帯電話機を、その商用目的のために適さないものとしうる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
結果として、従来の電荷ポンプよりも生成されるノイズがはるかに少ない電荷ポンプ等のバイアス生成回路が、一定の用途に欠かせない。低ノイズバイアス生成回路は、規制されるスプリアス放射制限を満足し又は他のローカル回路との干渉を回避しようとなかろうと、幅広い集積回路において有利な用途を見出す。かかる回路は、また、消費される集積回路面積に関して効率的でなければならず、特に、携帯電話機等のバッテリ駆動のデバイスについては、電力消費に関して効率的でなければならない。
【０００６】
更に、しばしば、差動入力演算トランスコンダクタンス増幅器（ＯＴＡ（operational transconductance amplifier））を含むフィードバック制御ループによって電荷ポンプの出力電圧を制御することが有用である。ＯＴＡ出力コモンモード電圧は、入力信号の不均衡、差動入力オフセット電圧、入力コモンモード信号の有限なゲイン、及びＯＴＡの全体にわたって起こりうる他の不整合を含む種々のオフセットの影響を含む。このようなオフセットの影響を無にすることは、特に、小信号を増幅するのに有用である。出力電圧レベルを調整することは、また、信号がクリッピングする前に最大ゲインを可能にするのにも有用である。
【０００７】
本願で提示される方法及び装置は、電荷ポンプ、調整制御及び増幅回路、バイアスレベル設定回路を含む低ノイズ高効率バイアス生成回路、特に、低ノイズクロック波形有効アクティブ回路の容量結合の必要性に対処する。本願で記載されるバイアス生成方法及び装置の様々な態様も、更なる利点を与えるために考えられる。
【課題を解決するための手段】
【０００８】
入力供給からトランスファキャパシタに電荷を結合し、次いで電荷を出力に結合する電荷ポンプによって静かに且つ効率的にバイアス電圧供給を生成し、アクティブバイアス抵抗（active bias resistor）回路によってバイアスを必要とするノードにバイアス電圧を結合するバイアス生成方法及び装置が示される。様々な新規の特徴が記載され、このようなバイアス生成を達成するために用いられる。多くの電荷ポンプトポロジが可能であり、そのうちの幾つかは、参照により援用される米国特許出願第１０／６５８１５４号で説明されている。多くの電荷ポンプクロック発振器が適切であり、特に、略正弦波状であって、更に、略対称であり且つ位相が逆である２つの波形を含む、基本周波数を上回る有限な高調波成分を有する生成するものが適切である。このような電荷ポンプは、キャパシタンスを介してトランスファ結合スイッチ制御ノードに結合されてよく、それらのノードは、如何なる有意な抵抗も全く有さないアクティブバイアス抵抗によって導かれる電荷によって、選択されたレベルへとバイアスをかけられてよい。更に、バイアス電圧生成は、制御可能な電流ミラー比率を有する演算増幅回路を含む増幅器ループによって制御されてよく、これは、増幅器からの差動出力のコモンモード制御を可能にする。
【０００９】
バイアス生成回路及び方法の１つの重要な側面は、電荷ポンプ生成バイアス電圧が電気ノイズを生成して、電荷ポンプに付随する近くの回路及びデバイスに運ぶ範囲を最小限とすることに焦点を合わせる。バイアス生成回路及び方法の幾つかの特徴は、このようなノイズの生成及び伝導を減らすことを助け、一方、他の特徴は、このようなノイズ低減特性を用いながらバイアス生成が集積回路面積及び電力消費に関して効率的であるようにすることを助ける。これらの様々な特徴のいずれか１つ又はそれ以上は、干渉を低減されたバイアス生成回路及び方法において組み合わされてよい。
【００１０】
電荷ポンプ又は他のクロックバイアス生成回路を制御するクロックは、不要な電気ノイズ電流の直接的且つ間接的な発生源であるから、クロックの特性は、バイアス生成回路及び方法の幾つかの実施形態を定義する。実施形態は、電荷ポンプでの低ノイズ生成に夫々寄与する下記の特徴の１又はそれ以上のいずれかの組合せに従って、電荷ポンプにおいてスイッチングデバイスを制御するために用いられるクロックによって定義されてよい。出力は高調波成分をほとんど有さないことが望ましいので、電荷ポンプの１つの際立った特徴は、本願で説明される具体的な高調波成分制限のいずれかによって定義されるような低い高調波成分を有する出力を伴うクロックである。クロックの高調波成分が低減される場合、一般にクロックはより正弦波に近づき、従って、このようなクロック出力は略正弦波状として定義されてよい。代替的に、基本周波数ｆ０での電力で割られる高調波電力（すなわち、全高調波歪み“ＴＨＤ”）は、−５ｄＢ、又は−１０ｄＢ、又は−２０ｄＢ、又は−３０ｄＢよりも小さいよう制限されてよい。更なる代替案として、かかるクロック出力は、ｆ０での電力と比較して−２０ｄＢ、−３０ｄＢ、又は−４０ｄＢよりも小さい三次高調波電力を有するよう制限される。クロック波形は、また、１０ごとに少なくとも２０ｄＢだけ、又は１０ごとに少なくとも３０ｄＢだけ、又は１０ごとに少なくとも４０ｄＢだけ減少する基本周波数の各高調波の振幅を含むと考えられてよい。従って、８ＭＨｚの基本動作周波数ｆ０及びその８ＭＨｚ正弦波成分に係る振幅Ａ１を有する波形に関して、ｆ０に整数Ｎを乗じた周波数Ｎ×ｆ０での全ての正弦高調波成分の振幅ＡＮは、２０、３０又は４０ｄＢ／ｄｅｃａｄｅだけ小さくされてＡ１よりも大きくないよう求められてよい（すなわち、ＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−２×Ｎ、又はＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−３×Ｎ、又はＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−３×Ｎ）。それらの変化する品質レベルのうちクロック波形に必要とされるものは、通常、所望の放射制限と組み合わせて特定のハードウェア実施に基づく問題に依存する。その問題を解決するために、本願で記載される実施形態が用いられる。
【００１１】
低高調波成分信号は、容易に、制御クロックを参照してバイアス生成方法又は装置の実施形態を区別し定義する幾つかの特徴をもたらすデジタル回路によって生成又は再生される。特定の電荷ポンプの実施形態は、それらが制御する大部分又は全てのトランスファキャパシタスイッチに容量結合されているクロック出力を有することによって定義されてよく、デジタル回路の制限による適切な低高調波クロック信号にとって有利にされる。また、特に、適切なクロック波形は、通常、スイッチを、ピーク・ツー・ピーク振幅の半分のみを有する状態に駆動するので、その波形を生成するのに利用可能な電源と比較して波形がおおきくなることが重要である。適切なクロック波形は、このようなクロックが生成される電源の振幅の少なくとも９５％、９８％又は９９％であるピーク・ツー・ピーク振幅を有するよう求められてよい。
【００１２】
トランスファキャパシタスイッチングデバイスに容量結合されている制御信号にバイアスをかける補助として、第１ノードにあるバイアス電圧をトランジスタ制御ノードに結合された第２ノードに結合するアクティブ回路であるアクティブバイアス抵抗（resistors）を用いることが有用である。目標は、第２ノードに印加される交流駆動信号の振幅を過度に低減することなく第１ノードバイアス電圧を第２ノードに結合することである。前記駆動信号は発振しており、更には、略正弦波状であってよい。このようなアクティブ型バイアス結合回路の実施形態は、２つのノードの間の電圧と比較して、２つのノードの間のインピーダンス制限電流にわたって現れる電圧を実質的に低減するよう構成されてよく、あるいは、代替的に、適切であるようにアクティブデバイスを通る更なる電流による容量充電によって大きな抵抗の存在を完全に回避して電流伝導を制限してよい。それらは、また、第１及び第２のノードの間の電圧がそれらのノード間のピーク電圧と比較して小さい（約０．４Ｖ、約０．８Ｖ、若しくは約１．２Ｖよりも小さいと定義されるほど小さいか、又は、代替的に、ピーク電圧の約２５％、又は約５０％、又は約７０％よりも小さいと定義されるほど小さい）場合に、第１及び第２のノードの間を電流が流れることを実質的に妨げることができる。実施形態は、更に、第１及び第２のノードの間のピーク電圧の一部へと充電する容量素子を有してよく、更に、ブリッジ回路であってよく、それによって、２つのノードの間の交流電圧は電流制限回路にわたって可変であるが単極である電圧を引き起こす。電流制限回路は、約１０ＭΩに満たない抵抗と短絡されうるキャパシタンスとの直列回路を有し、アクティブ電流制限回路は短絡されてよい。電流制限直列回路は、選択された電圧を超えるノード電圧について非線形的により大きい電流を導くようバイパス回路と並列に配置されてよい。
【００１３】
トランスファキャパシタスイッチングデバイスは夫々、それらが導通し始める対応する閾電圧Ｖｔｈを有し、一般に、かかるＶｔｈに関連する電圧へとバイアスをかけられるべきである。過度に供給電流を吸収せずにバイアス電圧のための基準を与えるために、スイッチキャパシタバイアス供給回路について記載する。実施形態は、クロック信号の第１周期部分の間、容量素子を放電（又は充電）し、クロック信号の第２周期部分の間、ダイオード接続デバイスが出力保持キャパシタに結合されている間ダイオード接続デバイスにより容量素子を充電（又は放電）する。このようなバイアス供給は、単一クロック信号を使用してよく、あるいは、位相関係及び／又は平均電圧レベルにおいて互いに異なる複数のクロック信号を使用してよい。このようなバイアス供給は、具体的に、正弦波状のクロック信号を有して働くよう構成されてよい。
【００１４】
整合され且つ適切な特性を有する２つのクロック位相を生成することは困難であるから、電荷ポンプクロックの更なる別の定義は、少なくとも１つの差動インバータ段を含むリング状に結合された奇数個又は偶数個のインバータ段を有するリング発振器によって生成される２つの位相を有することである。差動インバータ段は夫々、第１及び第２のインバータセクションを有してよく、全ての第１のインバータセクションはリング状に連続して結合されてよく、全ての第２のインバータセクションも、偶数個のインバータセクションを用いるリング発振器が、その第１の出力を順番的に次のインバータセクションの第２の入力に結合し且つその第２の出力を順番的に次のインバータセクションの第１の入力に結合することによって１つのインバータセクションの出力を交差結合することを除いて、リング状に連続して結合されてよい。偶数個のインバータ段を有するリング発振器は、また、起動（startup）回路を含むよう求められてよい。かかる起動回路は、非発振状態、又はより具体的にはコモンモード段出力状態を検知することができ、その後、発振駆動信号を供給することができる。より具体的には、起動回路は、差動インバータ段出力のうちの１つの出力電圧を分離するドライブであってよい。奇数個のインバータ段を有する差動リング発振器は、更に、差動フェージングを確かにする位相ロック回路を有するよう求められてよい。適切な位相ロック回路は、他に従来の差動インバータ段の入力及び出力の間に逆並列に結合されている２つの更なるインバータ、又は同様に交差結合されている一対のキャパシタを有してよい。リング発振器が差動であろうとなかろうと、段が少ないほど、望ましくはより矩形でない出力波形が生成されるので、インバータ段の数を制限することは、低高調波成分出力を生成することにとって有利である。結果として、電荷ポンプクロックは、２、３又は４個のインバータ段に制限されるよう定義されてよい。
【００１５】
制御回路は、電荷ポンプ出力電圧を所望の値に調整するために用いられてよい。増幅器回路はこのような制御のために必要とされ、然るべく、演算トランスコンダクタンス増幅器（ＯＴＡ）の実施形態について記載されるが、ＯＴＡは一般的適用に適している。ＯＴＡの差増幅器回路（ＯＴＡ−ｄｉｆｆ ａｍｐ）は、共有の電流源回路に結合されている共通ドレインを有するトランジスタの差動対においてトランジスタ制御ノードに結合されている差動入力を有する。ＯＴＡ−ｄｉｆｆ ａｍｐは、更なる可変比率電流ミラー入力ノードを有し、そのノードに印加される信号は、差動入力対トランジスタの一方のトランジスタのドレインブランチにおける検知電流と、差動入力対の他方のトランジスタのドレインブランチにおける前記検知電流のミラー電流との間の比を実質的に制御する。可変比率電流ミラー入力は、例えば、ＯＴＡ−ｄｉｆｆ ａｍｐのゲインに影響を及ぼし、又は出力電圧レベルを制御するために、使用されてよい。差動出力ＯＴＡは、相反する入力ノードを共有する２つの可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐを有してよく、更に、単一のコモンモード制御入力からＯＴＡ−ｄｉｆｆ ａｍｐの夫々について可変電流ミラー比率を制御してよい。コモンモード制御入力を駆動する独立ループは、差動出力ＯＴＡの２つの出力のコモンモード電圧レベルを選択可能なレベルへと制御するよう構成されてよく、あるいは、２つの出力のうちの一方の電圧レベルを他方の出力の電圧レベルに追随させるようにしてよい。これは、入力不均衡の影響を無効にし、且つ／あるいは、ＯＴＡ−ｄｉｆｆ ａｍｐの一方のゲインを高めることができる。
【００１６】
バイアス生成方法又は装置の実施形態は、当該方法又は装置の個々の態様のいずれかの組合せを用いてよく、幅広いバイアス生成アーキテクチャ及び構成において用いられてよい。
【図面の簡単な説明】
【００１７】
【図１】ソース電圧よりも高いか又はソース電圧とは極性が逆である調整出力電圧を生成するよう構成された電荷ポンプ回路の簡略化されたブロック図である。
【図２Ａ】電荷ポンプクロックがトランスファキャパシタを通って実質的な電流を導くところの電荷ポンプの高度に簡略化された表現である。
【図２Ｂ】別個のトランスファキャパシタスイッチング回路とともにトランスファキャパシタを通って実質的な電流を導かない別個のプレクロックを有する図２Ａの電荷ポンプクロックを表す。
【図３】実施例に従って供給電圧のおおよそ２倍の負出力電圧を生成するアーキテクチャを表す。
【図４】例となる電荷ポンプの回路素子を示すより詳細なブロック図である。
【図５Ａ】第１のアクティブバイアス結合回路を概略的に表す。
【図５Ｂ】第２のアクティブバイアス結合回路を概略的に表す。
【図５Ｃ】第３のアクティブバイアス結合回路を概略的に表す。
【図６Ａ】電源から引き出される消費電流を低減しながら単一のクロック位相を用いてバイアス電圧を生成する回路を概略的に表す。
【図６Ｂ】電源から引き出される消費電流を低減しながら単一のクロック位相を用いてバイアス電圧を生成する回路を概略的に表す。
【図６Ｃ】電源から引き出される消費電流を低減しながら２つの関連するクロック信号を用いて２つの異なったバイアス電圧を生成する回路を概略的に表す。
【図６Ｄ】電源から引き出される消費電流を低減しながら２つの関連するクロック信号を用いて２つの異なったバイアス電圧を生成する回路を概略的に表す。
【図７】電荷ポンプの出力電圧を制御する際に使用される例となる高ゲイン増幅器回路のブロック図である。
【図８】増幅器出力信号の範囲を選択的に制限する回路を概略的に表す。
【図９】同じ比率制御入力電圧によって制御される可変比率電流ミラー回路を夫々含む２つの差動対増幅器回路を有する差動出力演算トランスコンダクタンス増幅器を概略的に表す。
【図１０】コモンモード調整可能演算トランスコンダクタンス増幅器のための代替の使用を実証する簡略化された図である。
【図１１】可変比率電流ミラー回路の代替実施を実証する簡略化された図である。
【図１２Ａ】差動出力の位相が反対であることを確かにするよう逆並列ロック回路を夫々が有する、リング発振器の２つの例となる電流制限差動インバータ段を概略的に表す。
【図１２Ｂ】差動出力の位相が反対であることを確かにするよう逆並列ロック回路を夫々が有する、リング発振器の２つの例となる電流制限差動インバータ段を概略的に表す。
【図１３】リング発振器の電流制限差動インバータ段と、その段の出力位相反転を確かにする任意の交差結合キャパシタとを概略的に表す。
【図１４】起動回路に結合される４段式リング発振器の特徴を表す簡略化された図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態は、図面を参照して、より容易に理解されるであろう。図面において、同じ参照符号は、同じ要素を表している。
【００１９】
本願で記載されるバイアス生成回路は、集積回路上に作られ、バイアス電圧及び他の供給電圧を供給する。バイアス生成方法又は装置は、バイアス電圧を生成するために１又はそれ以上の電荷ポンプを用いてよい。電荷ポンプは、本願でその語が用いられる場合には、入力供給からの電荷をトランスファキャパシタに蓄積し、次いで、トランスファキャパシタが結合されているノードを切り替えて、その蓄積されている電荷の一部が出力供給に移るようにするプロセスによって定義される。記載される電荷ポンプは、例えば外部キャパシタ等のフィルタリング部品を別にして、もっぱら単一モノリシック集積回路内にあると期待される。
【００２０】
参照により本願に援用される２００３年９月８日に出願された関連の米国特許出願第１０／６５８１５４号（発明の名称：「Low Noise Charge Pump Method and Apparatus」）で開発されたように、正弦波又は正弦波状の電荷ポンプクロック出力は、特に、正弦波状クロック出力がそれ自体ほとんど高調波ノイズを生成しない方法で生成される場合に、電荷ポンプによる高調波ノイズ生成を低減することができる。クロック信号の容量結合は、このようなアナログ波形が、ソース電源から別の出力供給へと電荷を送り込むのに必要な様々なスイッチングデバイスを制御することができることを確かにしながら、同時の導通が、電源レイル（又は他の低インピーダンスノード）にわたって直列に配置されている全てのスイッチングデバイスについて回避されることを確かにするのに有用である。このような結合が意図されたように働くために、トランスファキャパシタ（時々、フライ（fly）キャパシタとも呼ばれる。）への及び該キャパシタからの伝導が可能な限り低いスイッチインピーダンスを有して可能な限り長い使用可能時間に起こることができるように、極めて正確にスイッチングデバイスにバイアスをかけることが有用である。
【００２１】
これらの望ましい状態は、略正弦波状であり、又は少なくとも正弦波に比較して有限な高調波成分を有し、かかる電荷ポンプを含む集積回路を製造する半導体プロセスの電圧能力を考慮して可能な限り大きな振幅を有する電荷ポンプ出力を生成することによって、最も良く満足される。より一般的に、バイアス生成は、更に、過度の電流又は集積回路面積を消費することなく、正確なバイアスレベルが生成されてスイッチに搬送されることを必要とする。
【００２２】
バイアス供給は、しばしば、調整する必要がある。そのために、低電流高ゲイン増幅器が有用である。例となるノイズのない調整される電荷ポンプにおいて使用される増幅器は、幅広い適用性を有する例外的な特徴を有する。ノイズがなく効率の良いバイアス生成の様々な態様についての例が本願で記載される。
【００２３】
「出力供給（output supplies）」若しくは「追加の電源（additional supplies）」又は「電圧源（voltage supplies）」は全て、回路内のノードの対（すなわち、供給ノード及び基準ノード）を指すことに留意すべきである。このような電源を生成する回路は、一般に、一定ＤＣ（直流）又はゼロ周波数電圧でノード対の間の差を保つよう設計される。他の回路は、通常、このような電源に作用して、それらに変動をもたせる。しかし、可変出力供給の場合を除いて、電圧におけるこのような変動は偶発的であり、このような変化する信号の発生源に対して減衰される。供給電圧は、その電圧に課された可変負荷の状態下で略一定なままであるよう設計され、かかる機能におけるそれらの成功は、しばしば、それらの品質の主たる指標である。可変出力供給電圧は、制御レベルの制御下で時々値が変化するが、その場合でさえ、数秒間を超える時間略一定のままであって、動作状態環境に従ってのみ変化すると期待される。１又はそれ以上の回路素子をオン及びオフするよう実質的に異なったレベルに周期的に変化する電圧は、電源又は供給電圧ではなく、制御信号又は制御電圧である。これは当業者によってよく知られているが、しばしば誤解されるので、以下で説明される。
【００２４】
［概要］
図１は、予め調整される電荷ポンプの機能ブロックを特定するブロック図を有して、対象のバイアス生成回路及び方法に係る例となる実施形態の基本トポロジを表す。前置調整ブロック１は、ソース電源４の基準ノード２及び供給ノード３に接続されている。フィードバック信号６の制御下で、電力制御回路５は、スイッチドトランスファキャパシタ回路１０への入力となる制御電源８を供給する。スイッチドトランスファキャパシタ回路１０は、一部の時間周期の間はソース接続１４及び１５に結合し且つ他の時間周期の間は出力接続１６及び１７に接続するスイッチブロック１２及び１３によって表されるスイッチを介して結合される１又はそれ以上のトランスファキャパシタ１１を有する。トランスファキャパシタ１１は複数であってよく、それらに結合されるソース（１４、１５）及び出力（１６、１７）は、調整ソース接続８、２又は調整出力接続１８及び１９に間接的にのみ関連する中間ソース又は出力であってよい。スイッチブロック１２及び１３は任意の数の電子スイッチ（例えば、ＦＥＴ）を表し、これらの電子スイッチは、必要に応じて、トランスファキャパシタの端子を接続するよう働く。これらの電子スイッチは、クロック発生器３０の出力信号３１の制御下で、接続２２を介してスイッチ制御回路２０によって制御される。
【００２５】
フィードバック回路５０は、（出力基準１９に対する）出力供給１８を、電圧基準４０によって供給される基準電圧と比較する。フィードバック回路５０は、電力制御回路５を制御する制御信号を生成する。例となる実施形態で、スイッチドトランスファキャパシタ回路１０内の電圧を最小に保つことに重点が置かれる。事前の調整は、スイッチドトランスファキャパシタ回路１０に結合された電荷ポンプソースＶｃｐ８が所望の出力電圧を供給するのに必要とされるよりも大きくないことを確かにする。かかる前置調整トポロジの代替案として、前置レギュレータ１と同様の調整素子は、スイッチドトランスファキャパシタ回路１０の後であるが、出力供給接続１８及び１９の前に配置されてよく、制御信号６によって同様に接続されてよい。
【００２６】
［トランスファキャパシタのスイッチングトポロジ］
例となるトポロジを参照する前に、かかるトポロジの２つの分類の間の区別について記す。電荷ポンプトポロジの第１の分類は、制御専用クロック（control only clock）トポロジと呼ばれ、それらが電荷ポンプクロックと該クロックによって制御されるあらゆるトランスファキャパシタとの間で十分電流を運ばないという事実によって特徴付けられる。電荷ポンプトポロジの第２の分類は、電流搬送クロック（current transfer clock）トポロジと呼ばれ、それらが、トランスファキャパシタを介して出力へと最終的に運ばれる電流の一次ソースである電荷ポンプクロック出力を含むという事実によって特徴付けられる。
【００２７】
図１は、制御専用クロックトポロジの電荷ポンプの一例に係るブロック図である。スイッチは、必要とされるように（例えば、スイッチブロック１２及び１３によって表されるように）、トランスファキャパシタ１１の周りに配置されている。これらのトランスファキャパシタスイッチは、ソースからトランスファキャパシタへ、又はトランスファキャパシタから出力部へ電荷を結合する。スイッチ制御回路２０及び、特に、この制御回路を駆動する電荷ポンプクロック３０の出力３１は、トランスファキャパシタスイッチ（１２、１３）への制御信号しか供給しない。一部の有限電流はクロック出力３１及び制御回路２０からトランスファキャパシタ１１へ導かれる可能性があるが、この電流は十分ではなく、単に制御を提供するのに付随して起こる。例えば、スイッチがＦＥＴから成る場合に寄生ゲート容量に起因する電流、又はスイッチがバイポーラトランジスタを有する場合のベース電流は、付随的にトランスファキャパシタに入るが、トランスファキャパシタスイッチがトランスファキャパシタ１１の中及び外に意図的に導く電流と比較して大きくない。
【００２８】
図２Ａは、電流搬送クロックトポロジの電荷ポンプの単純な例を表すブロック図である。この電荷ポンプにおいて、電荷ポンプクロック３０００の出力３２は、平滑キャパシタ２８での蓄積のために、トランスファキャパシタ１１へ、最終的には出力供給２６に十分な電流を供給するように、トランスファキャパシタ１１の端子３４へ結合されている。スイッチブロック２４で表されるトランスファキャパシタ結合スイッチは、接続２２を介してスイッチ制御回路２０によって電荷ポンプクロックにより制御されてよい。しかし、トランスファキャパシタ結合スイッチは、また、直接的な制御ライン２２を必要とすることなくトランスファキャパシタ１１を介して電荷ポンプクロックにより制御可能であるデバイス（例えば、ダイオード接続のＦＥＴ）であってもよい。いずれの場合にも、この分類の電荷ポンプトポロジの特徴的な性質は、電荷ポンプクロック３００からの出力が直接的に十分な電流をトランスファキャパシタ１１に供給することである。
【００２９】
これら２つの分類の電荷ポンプの間の区別は、異なった電荷ポンプ及び、特に、異なった電荷ポンプクロックを比較する場合に混乱を避けるよう理解されなければならない。しかし、幾つかの点で、区別は大いに図面仕様の事項である。図２Ｂは、図２Ａの電荷ポンプクロック３００の内部ブロックを表し、プレクロック（pre-clock）ブロック３０３０の出力３０３１の制御下で公称クロック出力３２をソース接続Ｖｓ１３０１４又はソース接続Ｖｓ２３０１５のいずれか一方に結合するスイッチ３０１２を有する。従って、少なくともこのような例では、クロック設計詳細の観察は、図２Ａの電荷ポンプが、重要なスイッチング機能を「クロック」と称されるブロックに組み込むように単純に描かれている制御専用クロックトポロジと考えられることを可能にする。具体的に、プレクロック３０３０は、スイッチ３０１２を制御するが電流を（３２に接続されているが、図示されない）トランスファキャパシタに直接的に導かない出力３０３１を有する制御専用の電荷ポンプクロックであると見なされてよい。従って、３２を介するトランスファキャパシタ１１への電流は、プレクロック３０３０からは来ず、プレクロック３０３０の単なる制御下でソースＶｓ１３０１４及びＶｓ２３０１５から入来する。それにも関わらず、多くの電荷ポンプ参照は、このような再特徴付けを可能にする電荷ポンプクロック出力駆動回路の詳細を省略する。結果として、異なった参照において記載される電荷ポンプを比較する場合に、制御専用クロックトポロジと電流搬送クロックトポロジとの間の区別を念頭に置くことが重要である。
【００３０】
倍にされ且つ反転された出力を供給する例となるトランスファキャパシタスイッチングトポロジが、図３のブロック図で表されている。トランスファキャパシタ結合スイッチは、スイッチブロック３０２、３０４、３０６及び３０８によって表されており、それらは全て、（偶数時間スロット中の）位置Ａと（奇数時間スロット中の）位置Ｂとの間で交互に入れ替わると考えられてよい。従って、偶数時間スロット中、スイッチブロック３０２及び３０４は位置Ａにあるので、第１のトランスファキャパシタＴＣ１３１０は、ソース接続３１２（Ｖｃｐ）とソース接続３１４（０Ｖ）との間に結合されることによって、電圧Ｖｃｐに充電される。次の奇数時間スロットの間、４つ全てのスイッチブロックが位置Ｂになる。ＴＣ１３１０の正側端子は０Ｖに結合され、負側端子は中間点Ｖｉｎｔ３１６に結合され、従って、それは、十分なサイクル後、−Ｖｃｐの近くに駆動される。同じ奇数時間スロットの間、第２のトランスファキャパシタＴＣ２３１８は、ソース接続３１２（Ｖｃｐ）と中間電圧Ｖｉｎｔ３１６との間にスイッチブロック３０６及び３０８によって結合される。十分なサイクル後、負荷が過剰でないとすると、ＴＣ２３１８は、従って、ほぼ２×Ｖｃｐに充電される。偶数時間スロットの間、ＴＣ２３１８は出力３１４（ソース接続と同じ０Ｖ）と出力３２０（Ｖｏｕｔ）との間に結合される。出力３２０（Ｖｏｕｔ）から引き出される電流が過剰でない場合、十分なサイクル後、Ｖｏｕｔは−２×Ｖｃｐに近づく。図３に表される電荷ポンプブロックのトポロジは第１の制御専用クロックタイプであり、電荷ポンプクロックは十分な電流をトランスファキャパシタに供給せず、代わりに、制御信号のみをトランスファキャパシタスイッチに供給する。
【００３１】
図４は、例となるトランスファキャパシタスイッチング回路の幾つかの詳細を表す略ブロック図である。一般に、トランスファキャパシタＴＣ１３１０及びＴＣ２３１８は、図３に示されるように切り替えられる。しかし、図４の詳細な回路特性の多くは特異である。クロック出力は、約８ＭＨｚで、２つの相反する位相φ１及びφ２の形で供給される。ノイズの生成及び伝達を減らすよう、これらのクロック信号は、本明細書のいずれかの場所で記載されるように、有限な高調波成分を有するべきである。有限な高調波成分を達成するよう、波形は少なくとも角のない形状を有するべきである。より理想的には、有限な高調波成分は波形を実質的に正弦波状にする。また、高効率のために可能な限り堅固（hard）にＦＥＴを駆動するために、ＦＥＴの端子間の耐圧容量及び利用可能な電圧を考慮してできるだけ大きいピーク・ツー・ピーク電圧を有することが波形にとって望ましい。例となる実施形態で、クロック出力振幅は約２．４Ｖ（ピーク・ツー・ピーク）である。
【００３２】
この回路の詳細は、ほとんどの場合に出願人によって使用される半導体プロセスに特有であるが、当業者は難なく、異なった半導体プロセッシングパラメータを適合するよう、詳細を変更することができる。かかるプロセスは次のＦＥＴタイプを含み、これらから回路部品の大部分が製造される。ＮチャネルＦＥＴは、４５０ｍＶの公称閾電圧を有するレギュラー（Regular）Ｎ（ＲＮ）ＦＥＴと、７００ｍＶの公称閾電圧を有する高ドープ（High doping）Ｎ（ＨＮ）ＦＥＴと、９００ｍＶの公称閾電圧を有する濃酸素高ドープ（Thick oxide High doping）Ｎ（ＴＨＮ）ＦＥＴとを含む。ＴＨＮ ＦＥＴは、ＲＮ ＦＥＴ及びＨＮ ＦＥＴの２．７Ｖ耐圧と比較して、約３．６Ｖであるゲート耐圧を有する。デプリーションモード（Depletion-mode）Ｎ（ＤＮ）は、約−１Ｖの閾電圧を有する点を除いてＨＮ及びＲＮと同じであり、これにより、通常の環境下で十分に導通する。それは、標準的なゲート電圧耐性容量を有する。対応するＰチャネルＦＥＴは、−４００、−６００及び−８００ｍＶの公称閾電圧を夫々有するＲ（レギュラー）、Ｈ（高ドープ）、及びＴＨ（濃酸素高ドープ）Ｐ ＦＥＴを含む。ＩＮ、すなわち内在（intrinsic）ＦＥＴは約０Ｖの閾電圧を有してよい。
【００３３】
大部分のキャパシタは、１つの端子としてＤＮ ＦＥＴのドレイン及びソースを接続し、他の端子としてゲートを使用することによって、製造される。このようなキャパシタは、標準的なゲート電圧耐性容量にのみ等しい作動電圧を有する。キャパシタンスは、ＦＥＴキャパシタがバイアスをオフされる場合に低減し、これは、ソース及びドレインが連結されている（すなわち、キャパシタとして構成された）ＤＮ ＦＥＴが、そのゲートがチャネルよりも約１Ｖだけ負側に大きいように充電される場合に起こる。従って、調整は、大信号バイポーラ動作のために行われてよい。例えば、金属−絶縁体−金属（ＭＩＭ）キャパシタは、線形性が重大である場合に使用されてよく、あるいは、２つのＤＮ ＦＥＴデバイスは、線形性が懸念事項でない場合に逆並列に配置されてよい。他方で、ＩＮ ＦＥＴから形成されるキャパシタは、極めて非線形な特性を有する。すなわち、電圧が零（すなわち、閾電圧）になる場合に、チャネルは、キャパシタの面を生成するという点で実質的に有効でなくなり、従って、キャパシタンスは、より高い電圧でのキャパシタンスのおよそ２０％の極めて低い値になる。
【００３４】
図４のトランスファキャパシタスイッチング回路は、４つの電圧源レイル、すなわち、１．７Ｖから２．４Ｖまで制御可能である電圧Ｖｃｐ３１２と、０Ｖ３１４と、負荷に依存しておよそ−Ｖｃｐである中間電圧Ｖｉｎｔ３１６と、負荷に依存しておよそ−２×ＶｃｐであるＶｏｕｔ３２０とを有する。記載されるように、Ｖｏｕｔは、約２．４Ｖのソースに基づいて、必要に応じて、約１．７Ｖよりも大きいようＶｃｐを制御するフィードバックループによって少なくとも３．４Ｖ（負）の大きさを有するよう制御される。
【００３５】
ＴＣ１３１０の１つの端子は、交互に、ＰチャネルＦＥＴであるＨＰ４０２を介してＶｃｐ３１２へ、又はＮチャネルＦＥＴであるＨＮ４０４を介して０Ｖ３１４へ結合される。いずれのＦＥＴデバイスも、夫々結合キャパシタＣ４０６及びＣ４０８を介してデバイスのゲートへ容量結合される同じクロック信号φ１から駆動される。Ｃ４０６及びＣ４０８は、夫々、それらの対応するＦＥＴ ＨＰ４０２及びＨＮ４０４のゲート面積よりも約２３倍大きいゲート面積を有するＤＮ ＦＥＴとして製造されてよい。ＦＥＴデバイスは半時間のみ導通しているので、Ｃ４０６及びＣ４０８の実効キャパシタンスは、それらが駆動する対応するＦＥＴのゲートとソースとの間の実効キャパシタンスよりもおよそ４６倍大きい。Ｃ４０６及びＣ４０８のキャパシタンスは約０．７５ｐＦであってよい。
【００３６】
例となる実施形態で、ＨＰ４０２の実効ゲート寄生キャパシタンスは、結合キャパシタＣ４０６のキャパシタンスの約１／４６である。従って、容量性分圧は約２％だけ信号を減衰し、ＨＰ４０２のゲートでの信号はクロック電圧の約９８％である。しかし、ゲートバイアス電圧は、例えばバイアスインピーダンスＺ４１２を介してゲートへ結合されなければならない。Ｚ４１２が抵抗である場合、それは、望ましくは、ゲート駆動信号を有意に更に減衰させないように約４ＭΩでなければならない。ＦＥＴスイッチのゲイン並びにクロック信号φ１及びφ２の利用可能な大きさに依存して、これは問題とならないことがある。プロセス要因に依存して、幾つかの実施形態で、クロック動作周波数ｆ０において、ＦＥＴゲートでのクロック信号の減衰を制限する（すなわち、２０％、１０％、５％又は３％よりも小さい）ために線形インピーダンスを用いれば十分である。バイアスインピーダンスＺ４１２は抵抗であってよく、あるいは、ｆ０で十分に低い減衰を達成するよう誘導特性を有してよい。
【００３７】
他のＦＥＴスイッチの夫々は、また、同じようにφ１又はφ２によって駆動されるので、ゲイン値並びにそれらの対応するキャパシタンス及びバイアスインピーダンスの値は、ＨＰ４０２に関して記載される同じ考慮に従って選択される。通常、φ１及びφ２は同じ振幅を有し、夫々のＨＰ４０２、４１４、４１６及び４１８は略同じ特性を有するので、夫々の対応する結合キャパシタＣ４０６、４２０、Ｃ４２２及びＣ４２４は、夫々の対応するバイアスインピーダンスＺ４１２、Ａ４２６、Ｚ４２８及びＺ４３０並びに夫々のバイアス電圧ＲＰ＿Ｖｔ４１０、４３２及び４３４と同じように、同じ値を有する。
【００３８】
ＰチャネルＦＥＴと同じく、ＮチャネルＦＥＴスイッチＨＮ４０４、４３６、４３８及び４４０は、一般に、互いに略同じ特性を有する。結果として、バイアスインピーダンスＺ４４２、Ｚ４４４、Ｚ４４６及びＺ４４８、結合キャパシタＣ４０８、Ｃ４５０、Ｃ４５２及びＣ４５４、並びにバイアス電圧ＨＮ＿Ｖｔ４５６、ＨＮ＿Ｖｔ４５８及びＨＮ＿Ｖｔ４６０を含む対応する部品も互いに同じであってよい。
【００３９】
しかし、φ２をＨＰ４２６及びＨＮ４３８に結合することは、例となる半導体製造プロセスの通常の〜３ボルトＤＮ型ＦＥＴキャパシタよりも高電圧のキャパシタを必要とする。従って、これらの低電圧ＤＮ型ＦＥＴキャパシタは、実効電圧耐性容量を増大させるよう直列に配置される。回路構造に起因して、キャパシタ４２２及び４５４は例えばキャパシタ４０６等の他の結合キャパシタの２倍大きく作られ、キャパシタ４６２は４倍大きく作られ、それにより、ＨＰ４１６及びＨＮ４３８のゲートでの実効振幅は他のトランスファキャパシタスイッチＦＥＴのゲートの夫々での振幅とおおよそ同じである。Ｃ４６２とＣ４２２、Ｃ４５２との間の接合は、バイアスインピーダンスＺ４６４を介してＲＰ＿Ｖｔ４３２にその接合を結合することによって、中点電圧にバイアスをかけられる。
【００４０】
トランスファキャパシタＴＣ１は約１５から３０ｐＦであってよく、一方、ＴＣ２も１５から３０ｐＦであってよい。より大きなトランスファキャパシタは効率を高めるが、大きな半導体面積を必要とする。例となる実施形態において、ＴＣ１及びＴＣ２は、たった約２．７Ｖの作動電圧を有するキャパシタ接続のＤＮ ＦＥＴとして製造される。ＴＣ２に対する電圧ストレスは単一デバイスの耐性容量を超えるので、ＴＣ２は実際には直列に２つのキャパシタンスを用いて製造される。所与のキャパシタンスを得るよう、〜６ボルトＴＣ２は、従って、〜３ボルトＴＣ１よりも４倍大きい面積を必要とする。このような不利な面積条件を考慮して、ＴＣ１は比較的大きく作られてよく（約３０ｐＦ）、一方、ＴＣ２は１５ｐＦのままであり、従ってサイズはたった２倍である。特定の製造プロセスが不利な面積条件を有さない場合、ほぼ同じ係数だけ両デバイスを増大させることが、より有効である。
【００４１】
例えばＶｃｐ３１２と０Ｖ３１４との間に配置されたＨＰ４０２及びＨＮ４０４のように、低インピーダンスソースの間に配置されたトランスファキャパシタスイッチ対について同時の導通を回避することが重要である。この目的のために、両デバイスは、クロック駆動信号がその平均値と該値を下回る２００ｍＶとの間にある場合に、オフにされる。ＨＰ４０２のゲートでの平均又はバイアス電圧は、大きなバイアスインピーダンスＺ４１２を介してゲートに結合されるＲＰ＿Ｖｔ追跡ソース４１０によって制御される。しかし、ＨＰデバイスの閾電圧の大きさは、ＲＰデバイスのものより約２００ｍＶ大きい（〜−６００ｍＶ）ので、ＲＰ＿Ｖｔ追跡ソース４１０は、バイアス電圧を、ＨＰ４０２等のＨＰ ＦＥＴの閾電圧（〜−６００ｍＶ）よりも約２００ｍＶ小さく設定する（〜４００ｍＶ）。しかし、ＨＮ４０４等のＮ型ＦＥＴは、ＨＮ＿Ｖｔバイアス供給（ＨＮ４０４のためのＨＮ＿Ｖｔ４５６）によって約７００ｍＶのそれらの閾電圧へとバイアスをかけられる。従って、各ＦＥＴ対における両デバイスは、例となるクロック信号の１．２Ｖピーク波形においてクロック半周期の５％を僅かに上回るオフ時間（すなわち、ｆ０＝８ＭＨｚの場合に約３．３ｎｓ）に等しいクロック信号の範囲の約２００ｍＶ外でバイアスをオフされる。これらの集積回路内で物理的に近いデバイス間のパラメータのばらつきはごく小さく、動作条件にわたって互いに追随する傾向を有するので、この小さな公称オフ時間は適切である。
【００４２】
［アクティブバイアス抵抗器］
例となる電荷ポンプ回路において、トランスファキャパシタスイッチングＦＥＴのゲートで最大クロック信号振幅を保つことが望ましい。ゲート信号振幅を減衰させないよう、バイアスインピーダンスの大きさは、比較的大きく、例となる実施形態では理想的に約４ＭΩである必要がある。幾つかの半導体プロセスにおいて、大規模アクティブ回路のインピーダンスと比べて、かかる大きさの簡単な抵抗器はより大きなデバイス面積を占め、更に／あるいは、結果として得られるインピーダンスは制御するのがより難しい。アクティブバイアスインピーダンス回路は、有意な容量性部品を含む複素インピーダンスを有してよい。しかし、均一な発振信号を与えられる容量結合されたＦＥＴゲートで正確なバイアス電圧を確かにするアクティブ回路は、線形インピーダンスを全く示す必要がない。代わりに、完全に非線形なアクティブ回路がアクティブバイアス抵抗器（active bias resistor）として用いられてよい。
【００４３】
図５Ａは、端子Ａ５０２とＢ５０４と間に配置されている当該アクティブバイアス抵抗器回路の一例を概略的に表す。それは、定常状態動作においてほとんど電流を導かない極めて非線形なブリッジ回路である。十分な大きさの発振電圧が端子Ａ５０２とＢ５０４との間に現れるとすると、回路は、Ａ端子とＢ端子との間の交流ピーク電圧の大きさを一様にするよう、必要に応じて電流を導く。ピーク電圧が等しい場合、中点電圧も等しい。例となる実施形態において、端子電圧の１つはＤＣ値（Ｖｔ）であるから、回路は、他の端子の正側及び負側のピークがＤＣ値に関して正確にバランスをとられることを確かにするよう働く。
【００４４】
端子Ａ５０２での電圧が端子Ｂ５０４での電圧よりも大きい場合に、正側の半サイクルの間のピーク電圧の大きさをＶａｂｐとする。また、端子Ｂ５０４での電圧が端子Ａ５０２での電圧よりも大きい場合に、他方の負側の半サイクルの間のピーク電圧の大きさをＶｂａｐとする。正側の半サイクルの電圧がＴＨＮ５０８の閾値（約９００ｍＶ）を超える場合、ＴＨＰ５０６及びＴＨＮ５０８のＦＥＴはオンされ、直列接続されているＣ５１０及びＲ５１２をＡとＢとの間に結合する（Ｒ５１２は端子Ａ５０２に結合される。）。Ｃ５１０は、約０．５ｐＦのキャパシタ接続されたＤＮ ＦＥＴであってよく、且つ、Ｒ５１２は約９３．５ｋΩであるから、それらは、約３．４ＭＨｚで極を確立する直列ＲＣ回路を形成する。夫々の正側の半サイクルの間、Ｃ５１０は、Ｖａｂ（Ｖａｂ＞９００ｍＶ）の平均値を反映する電流を導く。同じことが、端子Ｂ５０４の電圧が９００ｍＶだけ端子Ａ５０２の電圧を超える場合に、負側の半サイクルの間に起こる。但し、Ｖｂａが０．９Ｖを超える場合には、ＴＨＰ５１４及びＴＨＮ５１６が導通する（ＴＨＰ５０６及びＴＨＮ５０８はオフである。）。従って、端子Ｂ５０４はＲ５１２に接続されるので、Ｖｂａ＞９００ｍＶの間、Ｃ５１０は、この期間中のＶｂａの平均値を反映する電流を導く。
【００４５】
Ｖａｂ（Ｖａｂ＞０．９Ｖ）の平均値がＶｂａ（Ｖｂａ＞０．９Ｖ）の平均値よりも大きい場合、更なる電流が正の半サイクルの間に端子Ａから端子Ｂへ流れて、Ｃ５１０での電圧を増大させる。Ｖｂａが依然としてＶａｂよりも小さいとすると、電流は負の半サイクルの間にＣ５１０から流れ出て、端子Ａから端子Ｂへと流れる正味の正電流と等しい、端子Ｂから端子Ａへと流れる正味の負電流を引き起こす。従って、夫々の半サイクルの間、正味の電流は、より高電圧の端子（その期間中、低い方の端子よりも０．９Ｖ以上大きいより高い平均電圧を有する端子）からより低電圧の端子（その期間中、より高電圧の端子よりも０．９Ｖ以上小さいより低い平均電圧を有する端子）へと移動する。ゲート接続された端子を通るＤＣ電流はないとすると、これは、ブリッジが導通している（すなわち、Ｖ＞０．９Ｖ）場合に、２つの端子を、夫々の半サイクルのその部分の間、全く同じ平均電圧とする。対称である正及び負の半サイクルを有する端子Ａ及びＢの間の如何なる波形に関しても、導通期間中の平均電圧を等しくすることは、夫々の端子電圧の全体の平均値を等しくすることと等価であり、２つの端子でのＤＣ又はバイアス電圧を一様にする。
【００４６】
端子Ａ及びＢの間の電圧が約９００ｍＶよりも小さい場合は、電流は全く流れない。閾値が超えられている時間中、Ｃ５１０は、両半サイクルの間、平均電圧へと充電しようとする。端子Ａ及びＢの間のピーク電圧が１．２Ｖであり、且つ、ＴＨＮ５０８及び５１６の閾値が０．９Ｖであるとすると、電流は、夫々の半波のおおよそ真ん中８０度の間流れ、Ｃ５１０は約１．１Ｖに充電する。各半サイクルにわたる平均電流は定常状態では当然ゼロであるが、流れる電流は非正弦波である。ＴＨＮ５１８及びＴＨＮ５２０のＦＥＴは、１．８Ｖの公称結合順方向電圧を有し、ピーク電圧の１つ、すなわち１．２Ｖが１．８Ｖに達する場合に大電流が流れることを可能にすることによって、迅速なバイアス調整を可能にする。
【００４７】
図５Ｂは、発振駆動信号の存在下でゲートにバイアスを設定する簡単な代替回路を表す。端子Ａ５０２での電圧が、ダイオード接続のＲＮ５２２（〜４５０ｍＶ）及びＲＰ５２４（〜４００ｍＶ）の結合された閾電圧の大きさだけ端子Ｂ５０４での電圧を上回る場合、電流は、Ｒ５２６（例えば、２００ｋΩ）によって制限されるように端子Ａから端子Ｂへ流れる。端子Ｂ５０４での電圧が、ダイオード接続のＲＮ５２８及びＲＰ５３０の結合された閾電圧の大きさだけ端子Ａ５０２での電圧を上回る場合、電流は、Ｒ５２６によって制限されるように端子Ｂから端子Ａへ流れる。従って、正味の電流は、他方の端子に対して僅かに大きい電圧を有する一方の端子から流れる。２つの逆並列のダイオード接続ＦＥＴ対の閾電圧の組合せは適切に整合されるので、２つの半サイクルの間の平均電流フローは、平均電圧がバランスを取られる場合に、釣り合う。
【００４８】
図５Ｃは、発振駆動信号の存在下でゲートにバイアスを設定する更なる代替回路を表す。図５Ａ及び図５Ｂとは異なって、図５Ｃは、端子Ａ５０２及びＢ５０４に対して完全に対称であり、２つの同一の回路がこれらの端子の間に逆並列に配置されている。また、図５Ｃの回路は、如何なる大きな抵抗器も全く必要としない。代わりに、電流制限は、スイッチドキャパシタ効果によって達成される。すなわち、電流は、入力信号の各サイクルにおいて小さなキャパシタを充放電することに依存する。
【００４９】
ＶＡ（Ａ５０２の電圧）がＶＢ（Ｂ５０４の電圧）を超える半サイクル毎に、たった約１２．５ｆＦのキャパシタＣ１５３２は端子ＡからＢへと結合される電荷を制限する。電荷は、ＦＥＴ５３６（正の半サイクルの間）又はＦＥＴ５３４（負の半サイクルの間）のいずれかを通る完全容量性変位電流であり、ダイオード接続のＦＥＴ５３６を通る正側半サイクル電流を反映するに過ぎないＦＥＴ５３８及び５４０を通る電流がなければ、ゼロ平均値を有する。ＦＥＴ５４０は必須ではないが、ミラーＦＥＴ５３８のＶｄｓチャネル変調を軽減する。ＶＢがＶＡを超える半サイクルに関して、Ｃ２５４２並びにＦＥＴ５４４、５４６、５４８及び５５０を有する逆並列の回路は、Ｃ１５３２並びにＦＥＴ５３４、５３６、５３８及び５４０と全く反対に動作する。
【００５０】
有用であるが必須でない回路の特定の特徴が存在する。一例として、Ｃ１５３２は、ソース及びドレインが連結されており、キャパシタとして構成されたＦＥＴである。例となる実施形態で、ＦＥＴはＩＮＡタイプであってよい。「ＩＮＡ」は、ＦＥＴが内在（intrinsic）Ｎチャネルであって且つサイズＡ（チャネル幅は１．４ミクロン、長さは２ミクロンであり、一般に、Ｗ／Ｌ＝１．４／２ミクロンと示される。）であることを示す。特定のプロセスにおいて、ＩＮタイプのＦＥＴは、約ゼロ電圧の閾電圧Ｖｔｈを有する。Ｖｇｓ（＝Ｖｇｄ）がＶｔｈ（ゼロ）よりも小さい場合、ＦＥＴのチャネルは実際上消失し、それにより、Ｃ１５３２のキャパシタンスは、Ｖｇｓがゼロよりも大きい場合のたった約２０％の大きさである。記載される例となる実施形態において、Ｃ１５３２は、Ｖｇｓ＞０Ｖの場合に約１２．５ｆＦのキャパシタンスを有するが、Ｖｇｓ＜０Ｖの場合にはたった約２．５ｆＦである。端子Ａ５０２及びＢ５０４の間の１つの典型的なＡＣ電圧は１．２Ｖピークであり、ＲＮタイプのＦＥＴは約０．７ＶのＶｔｈを有する。回復（recovery）の間、ＶＢがＶＡを超える場合、Ｃ１５３２は、最終的に、約−０．５Ｖの端子間負電圧をサポートする。しかし、この条件下で−０．５Ｖを確立するのに必要とされる電荷の量は、＋０．５Ｖを確立するのに必要とされる量のたった５分の１にすぎない。結果として、Ｃ１は、ＶＡが約０．２Ｖを超えた場合に、変位電流を必要とする微少電荷を有してリセット半サイクルを出る。そして、電流は、ＶＡが約０．６Ｖに増大するまで無視可能である。これは、サイクル毎の全体的な電荷移動を小さく保つのを助け、それにより、アクティブバイアス回路は、非常に大きな値の抵抗器に係る低電流消費を有する。しかし、それは、このような大きな値の抵抗器に比べてはるかに小さい集積回路面積しか必要としない。
【００５１】
図５Ｃの回路は、端子Ａ５０２及び端子Ｂ５０４の間に与えられる発振波形の振幅がＦＥＴ５３６及び５３８のＶｔｈ（相反する半サイクルに関してはＦＥＴ５４６及び５４８のＶｔｈ）よりも大きいピーク値を有する場合に、最も良く働く。なお、Ａ及びＢの間の発振波形の振幅に対する上限のみが、ＦＥＴ５３４及び５３６の最小閾電圧（相反する半サイクルに関してはＦＥＴ５４４及び５４６の最小Ｖｔｈ）だけ増大されたＣ１５３２及びＦＥＴ５４０（相反する半サイクルに関してはＣ２５４２及びＦＥＴ５５０）のブレイクダウン電圧である。
【００５２】
正側の半サイクルにおいて図５Ｃに表されるアクティブバイアス抵抗器によって導かれる電荷は、ＦＥＴ５３８でのミラー電流とＣ１５３２の変位電流との和である。変位電流は、Ｃ１５３２をリセットするよう負側の半サイクルの間逆流して、端子Ａ５０２から端子Ｂ５０４へ結合される正味の電荷としてＦＥＴ５３８でのミラー電流を残す。相反する半サイクルにおいて、正味の電流はＦＥＴ５４８を流れるミラー電流である。閾電圧が整合され、且つ、Ｃ１５３２のキャパシタンスがＣ２５４２のキャパシタンスと等しい限りにおいて、端子ＡからＢへ結合される電荷は、半サイクル振幅が同じである場合にのみゼロになる。そうでない場合には、正味の電流が流れ、バイアスをかけられているノードの平均電圧（例えば、ＶＡ）をバイアスソース電圧（例えば、ＶＢ）へと移動させる。通常、バイアスをかけられているノードは、比較的大きいＦＥＴのゲートである。
【００５３】
アクティブバイアス抵抗器は、従来のバイアス抵抗器と同じく、選択されたノードの電圧を、回路の一方の側に印加されているバイアス電圧の平均電圧と同じ平均電圧にさせる。しかし、アクティブバイアス抵抗器は、ノード電圧を、同じ機能を実行し同じ平均電流を導く従来の抵抗器よりも実質的に速やかにバイアスレベルに到達させる。図５Ｃに表されている実施形態は、このようなより高速な追随に特に適している。しかし、たとえ抵抗器が図５に表されている実施形態のために必要とされないとしても、抵抗器はこの回路に係る何らかの実施形態とともに用いられてよい。しかし、このような抵抗器はいずれも、１００ｋΩ、又は５０ｋΩ、又は２０ｋΩ、又は１０ｋΩ、又は１ｋΩを超えない最大値に制限されて良い。極めて小さい抵抗器が不利な条件を伴うことなく使用され得る。これは、そのような抵抗器は極めて小さい集積回路面積しか必要とせず、より大きな抵抗器が実質的な面積を占有するためである。
【００５４】
［Ｖｔトラッカ］
閾値設定回路は、単純に、制限抵抗を介してソース電圧に結合されるダイオード接続ＦＥＴであってよい。なお、バッテリ駆動デバイスのためのソース負荷を最小限とするよう制限抵抗は非常に大きい必要があり、そのため、ダイオード接続ＦＥＴは極めて低い電流で動作し、更に、大きな抵抗のための不利な面積条件が多くの半導体プロセスにおいて導入される。然るに、図６Ａ〜Ｄは、ソースからほとんど電荷を引き出すことなく（すなわち、低平均電流）、ＦＥＴにバイアス電圧を供給するスイッチドキャパシタ回路を概略的に表す。このとき、クロックは略正弦波状であってよい。図６Ａ及び図６Ｂは、夫々、ＨＮ ＦＥＴ及びＲＰ ＦＥＴにＶｔを供給するために単一クロック位相を用いるＶｔトラッカを示す。図６Ｃ及び図６Ｄは、夫々、ＨＮ ＦＥＴ及びＲＰ ＦＥＴによりロバストなＶｔを供給するために２つのクロック位相φ１及びφ２を用いるＶｔトラッカを示す。
【００５５】
図６Ａで、ＶＳＳ６０４に対するソースＶＤＤ６０２（２．５Ｖより低い）は、クロック電圧が約１．６Ｖ（Ｖｔ ＴＨＮ〜９００ｍＶｍＶｔ ＨＮ〜７００ｍＶ）に増大する場合に、ＴＨＮ６０８及びＨＮ６１０を介してＣ６０６（４ｆＦ）を充電し始める。ほぼ同時に、ＴＨＮ６１２はオンし、出力ＨＮ＿Ｖｔ６１４及び平滑キャパシタＣ６１６（２００ｆＦ）をＣ６０６及びダイオード接続ＨＮ６１６に結合する。これにより、出力レベルが設定される。Ｃ６０６は（ＶＤＤ−ＨＮ＿Ｖｔ）の電圧に充電し、必要とされる場合にＣ６１６に電流を供給する。クロック（２．４Ｖｐ−ｐ）が２．４Ｖピーク値を通り、約１．６Ｖに戻ると、ＴＨＮ６１２及び６０８並びにＨＮ６１０はオフし、ＴＨＰ６１８がオンし、Ｃ６０６を放電し、ＴＨＮ６０８及び６１２をより強制的にオフする。この状態は、クロックが約０Ｖの負ピーク値を通って約１．６Ｖに増大するまで優勢であり、クロックが約１．６Ｖに増大した時点で、他のサイクルが始まる。Ｃ６０６及びＣ６１６は、適切な面積のキャパシタ結合されたＤＮ ＦＥＴであってよい。
【００５６】
図６Ｂは、図６Ａと同類のＲＰ−ＦＥＴであるが、ＶＤＤ６０１は２．１Ｖよりも小さくなければならない。クロック信号がそのピーク（約２．４Ｖ）からＶＤＤを下回る約１．２Ｖまで落ちるとき、クロック信号は略正弦波状であってよく（すなわち、０．９Ｖより小さい）、Ｃ６２０（４ｆＦ）はＴＨＰ６２２（Ｖｔ〜８００ｍＶ）及びＲＰ６２４（Ｖｔ〜４００ｍＶ）を介して充電し始める。ＴＨＰ６２６はその後にオンし、出力電圧レベルを設定するダイオード接続ＲＰ６２４のドレインを出力ＲＰ＿Ｖｔ６２８及び平滑キャパシタＣ６１６へＴＨＰ６２２を介して結合する。クロック信号がＶＤＤ６０１を下回る１．２Ｖに戻るとき、ＲＰ６２４、ＴＨＰ６２２及びＴＨＰ６２６はオフする。ＴＨＮ６３２は、クロック信号が〜０．９Ｖに達するときにオンして、Ｃ６２０を放電する。ＴＨＮ６３２は、ＲＰ６２４、ＴＨＰ６２２及びＴＨＰ６２６がオフする前に有意にオンすべきではなく、そのため、ＶＤＤ６０１は２．１Ｖを超えるべきではない。
【００５７】
図６Ｃは、回路にパラメータ変動に対する更なる耐性を持たせるために２つの異なったバイアス点でクロック位相を用いるスイッチドキャパシタＨＮ＿Ｖｔトラッカを概略的に表す。クロック信号ｃｌｋ＿ｎ６３８が約１．１５Ｖを超える場合に、電源ＶＤＤ６０２／ＶＳＳ６０４はＲＮ６３４及びＨＮ６１０を介してＣ６０６（４ｆＦ）を充電し、ダイオード接続ＨＮ６１０のＶｔ設定ドレイン電圧はＲＮ６３４及びＲＮ６３６を介して出力ＨＮ＿Ｖｔ６１４及び平滑キャパシタＣ６１６（〜２００ｆＦ）に結合される。ｃｌｋ＿ｎ６３８は約２．４Ｖｐ−ｐの近似正弦波であってよく、ＶＳＳ６０４を上回るＨＮ＿Ｖｔの平均電圧（約７００ｍＶ）を有するようバイアスをかけられている。従って、ｃｌｋ＿ｎ６３８は、その１８０度正側半サイクルの真ん中約１３６度の間にのみ１．１５Ｖを超え、各端では約２２度の間非導通のままである。ＨＮ６１０は、ＨＮ＿Ｖｔの出力レベルを約７００ｍＶに設定し、ＲＮ６３４及び６３６の閾値は約４５０ｍＶである。ｃｌｋ＿ｐ６４０は、ＶＤＤ６０２を下回って約４００ｍＶであるＲＰ＿Ｖｔの平均電圧にバイアスをかけられている点を除いて、ｃｌｋ＿ｎ６３８と略同じである。クロック信号ｃｌｋ＿ｐ６４０がＶＤＤ６０２を下回って０．４Ｖよりも大きいとき、ＲＰ６４２がＣ６０６を放電するようオンであるから、ＲＮ６３４及び６３６並びにＨＮ６１０はオフでなければならない。この状態は、クロック波形の負側のほぼ半サイクル全体にわたって存在する。ｃｌｋ＿ｎ６３８はクロック出力に容量結合されてよく、本願で記載されるアクティブバイアス抵抗器をｃｌｋ＿ｎ６３８とＨＮ＿Ｖｔ６１４との間に配置することによってバイアスをかけられてよい点に留意すべきである。同様に、ｃｌｋ＿ｐ６４０は、他のキャパシタによって同じクロック出力に容量結合されて、図６Ｄのｃｌｋ＿ｐ６４０と出力ＲＰ＿Ｖｔ６４８との間にアクティブバイアス抵抗器を配置することによってバイアスをかけられてよい。
【００５８】
図６Ｄは、図６ＣのＨＮ＿Ｖｔトラッカとは逆関係のＲＰ＿Ｖｔ追跡回路を概略的に表し、２つのクロック信号（ＨＮ＿Ｖｔにバイアスをかけられた）ｃｌｋ＿ｎ６３８及び（ＶＤＤ６０２に対してＲＰ＿Ｖｔにバイアスをかけられた）ｃｌｋ＿ｐ６４０を使用してよい。ｃｌｋ＿ｐ６４０がＶＤＤ６０２（バイアスレベルを０．４Ｖ下回る。）を下回って約０．８Ｖよりも大きいクロック負側半サイクルの部分の間、Ｃ６２０（４ｆＦ）は閾値設定用ダイオード接続ＲＰ６２４及びＲＰ６４４を介して充電し、ＲＰ６４６はＲＰ６２４のドレインを出力ＲＰ＿Ｖｔ６４８及び平滑キャパシタＣ６３０に結合する。正側のクロック半サイクルの間、ｃｌｋ＿ｎ６３８がそのバイアスレベルＨＮ＿Ｖｔ（約０．７Ｖ）よりも大きいとき、ＨＮ６５０は、Ｃ６２０を放電するようオンされる。ＨＮ６５０はクロック正側半サイクルのほぼ全体にわたってオンであるが、ＲＰ６２４及び６４４と同時に導通しない。ＲＰ６４６は、クロックが約４００ｍＶであるか又はそのバイアス点を更に下回るときにのみオンであり、クロック信号の負側半サイクルの各端で約２０度の間非導通のままである。
【００５９】
［電荷ポンプ出力制御フィードバック回路の詳細］
図１のブロック５０は、電荷ポンプからの出力１８及び１９を、ブロック４０によって供給される基準電圧と比較し、その誤差から前置調整回路５を制御する電圧６を生成する積分増幅器である。如何なる適切な差動入力演算増幅器もブロック５０に使用されてよいが、例となる実施形態は、図７、特に、差動コモンモード制御演算トランスコンダクタンス増幅器（ＣＭ＿ＯＴＡ）で概説されるように、この機能のために或る独自の回路を用いる。
【００６０】
図７の積分増幅器の全体は、差動入力７１２及び７１４と、非反転及び反転差動出力７１６及び７１８と、ＣＭ＿ｔｕｎｅ入力電圧が増大する場合に出力７１６及び７１８の間の出力コモンモード電圧を低減するＣＭ＿ｔｕｎｅ入力７２０とを有する差動ＣＭ＿ＯＴＡ７１０を有する。差動ＣＭ＿ＯＴＡ７１０の肯定出力７１６は、事前の調整（図７には図示せず。）を制御するよう出力駆動信号を供給する。差動ＣＭ＿ＯＴＡ７１０のゲインは、積分増幅器５０内の内部コモンモードフィードバックループによって制御される。
【００６１】
コモンモードフィードバックループは、ＣＭ＿ＯＴＡ７１０の差動出力のコモンモード電圧を調整するよう必要に応じてＣＭ＿ｔｕｎｅ入力部７２０を駆動し、それにより、負側差動出力７１８は肯定差動出力７１６と同じ平均値を有する。ユニティ・ゲイン・バッファ７３０は、ＣＭ＿ＯＴＡ７１０の肯定出力７１６の電流制限されたものをレンジリミッタ７４０に供給する。単純なシングルエンドのＯＴＡ７５０は、ＣＭ＿ＯＴＡ７１０の反転出力７１８と非反転出力７１６のレンジ制限されたもの７４２との間の差を積算する増幅器７６０として構成される。増幅器７６０のゲインの大きさは、この回路が扱う電荷ポンプの動作周波数ｆ０（約８ＭＨｚ）を若干下回る約５ＭＨｚの、Ｃ７６６（３００ｆＦ）によって設定される周波数を上回って、Ｒ７６２（２００ｋΩ）及びＲ７６４（１００ｋΩ）によって０．５に制限される。例となる実施形態において、増幅器７１０、７３０及び７５０の出力の夫々は、約２μＡよりも小さい電流駆動容量を有する。ＣＭ＿ＯＴＡ７１０の反転出力７１８と接地との間の小さいキャパシタ（〜１００ｆＦ。図示せず。）は、制限された電流容量を考慮して、追加の安定のために高周波ループゲインを低減するのに有用である点に留意すべきである。
【００６２】
数１０ｍＶよりも大きい差動入力が飽和してフィードバックをロックアップすることができるように積分器５０は高いゲインを有して動作するよう設計されるので、出力レンジリミッタ７４０がしばしば必要とされる。図８は、適切なレンジ制限回路を概略的に表す。レンジ制限出力信号７４２は、上限電圧８０２及びＤ８０４の順方向電圧の和よりも正側に大きくなることを妨げられ、且つ、下限電圧８０６からＤ８０８の順方向電圧を引いたものよりも負側に大きくなることを妨げられる。Ｄ８０４及びＤ８０８はダイオード接続のＦＥＴ、例えば、約４００ｍＶの順方向電圧を有するＲＰ ＦＥＴであってよい。ＲＮ８１０（Ｖｔｈは約４５０ｍＶ）は、ＲＮ８１４のカスコード構成によってｂｉａｓｎ２８１６によって設定されるレベルに制御されるＲＮ８１０のドレイン電圧を有して、電流設定電圧ｂｉａｓｎ１に基づいて約１．５マイクロＡの電流を設定する。ＲＰ８１８及びＲＰ８２０は、例となる実施形態においてダイオード接続され、上限電圧８０２がＶＤＤを下回って約８００ｍＶよりも小さい場合に、ＲＮ８１０によって設定される電流の全てを導く。７４２での信号は、Ｄ８０４の順方向電圧を超えてその電圧を上回る。すなわち、言い換えると、信号７４２の正側の偏位は約ＶＤＤ−４００ｍＶに制限される。
【００６３】
信号７４２は、同様に、ｂｉａｓｐ２８２８によって制御されるカスコードＲＰ８２６によって供給されるドレイン電圧を有して、ｂｉａｓｐ１８２４に基づいてＲＰ８２２によって供給される全ての電流をシンクすることなく、下限電圧８０６を下回ってＤ８０８の順方向電圧（約４００ｍＶ）よりも低くないよう制限される。より高い、ＲＰ８３２のゲートに印加されるＶｌｏｗ１８３０、及びＲＰ８３６のゲートに印加されるＶｌｏｗ２８３４は、下限電圧８０６を設定する。信号７４２は、Ｄ８０８に順方向バイアスをかけるほど十分低くなる場合にクリッピングされる。
【００６４】
［コモンモード電圧制御可能差動ＯＴＡ］
図９は、図７の差動ＣＭ＿ＯＴＡ７１０の例となる詳細を概略的に表す。正側の差動入力対ＦＥＴ９０２及び９０４の電流は、カスコードＲＮ９０８と協働してＲＮ９０６によって、２μＡよりも小さく設定される。ＦＥＴ９０２は、電流ミラー検知デバイスＲＰ９１０に電流を確立する。電流ミラーは、ＦＥＴ９０４のドレインに与えられる電流に、ＲＰ９１０によって導かれる電流を実質的に反映させる。しかし、ＲＰ９１０を通って導かれる電流（検知電流）と、ＦＥＴ９０４のドレインでの出力に運ばれる電流（ミラー電流）との間の比は、コモンモード制御入力ＣＭ＿ｔｕｎｅ９１２に与えられる電圧によって連続的に制御されてよい。通常のコモンモードフィードバックはロー（ｌｏｗ）に保たれたＣＭＦ＿ｏｎ９１４によって有効にされるとすると、ＲＰ９１６によって与えられる約１／２の固定反映比率は、ＲＰ９１８及び９２０での更なる反映的電導によって増大されてよい。ＣＭ＿ｔｕｎｅ９１２がＲＰ９２２を完全にオフするほど十分に高い場合、２：１の電流ミラー比に関して、ＲＰ９１６は半分のサイズであり、ＲＰ９１０で検知される（ＲＰ９１０によって導かれる）電流の約半分の電流を反映する。しかし、ＣＭ＿ｔｕｎｅ９１２が極めて低い場合、ＲＰ９１６、９１８及び９２０の総面積はＲＰ９１０の面積の２倍であるから、ＲＰ９１６、９１８及び９２０は１：２の電流ミラー比だけ増大されたＲＰ９１０の電流を反映する。ＣＭ＿ｔｕｎｅ９１２が低下するにつれて、ＲＰ９１８及び９２０は、検知デバイスＲＰ９１０の電流よりも漸進的により大きい倍数の電流を反映する。このように、ＣＭ＿ｔｕｎｅは、約１：２から約２：１までの範囲にわたって差動入力対９０２及び９０４の実効電流ミラー比率を制御することができる。
【００６５】
ＯＴＡ（ＯＴＡ−ｄｉｆｆ ａｍｐ）内の差動増幅器回路は、コモンエミッタ又はコモンソース構成で接続されているトランジスタ（例えば、９０２及び９０４）の入力差動対の夫々への入力を有する回路である。コモンソースは、おおよそ電流源のように振る舞う回路（例えば、適切にバイアスをかけられたＲＮ９０６及び９０８）に結合される。このようなＯＴＡ−ｄｉｆｆ ａｍｐは、入力差動対デバイスの夫々のドレイン又はコレクタに結合されている２つのブランチを有する。通常、ブランチの一方は、電流ミラーのための電流検知素子（例えば、ＲＰ９１０）を通って電流を導き、他方のブランチは、例えば、検知デバイスによって生成されたゲート電圧にバイアスをかけられた同等のデバイスを有することによって、検知素子によって導かれる電流を反映するミラーリング（mirroring）電流からミラー（ド）（mirrored）電流を受け取る。通常、ミラーリング回路は、検知デバイスを厳密に整合させて、約１：１のミラー比率を設定する単一デバイスである。なお、可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐと呼ばれる回路において、検知電流とミラー電流との間の実効比は必ずしも１：１であるわけではなく、それは制御入力に基づいて連続的に変更される。それを達成する１つの方法は、検知回路と比較してミラーリング回路の有効サイズを制御することである。図９で、例えば、デバイス９１６、９１８及び９２０は全て、ミラーリング回路の部分であってよい（ＲＰ９３２がバイアスをかけられている場合）。しかし、ＲＰ９２２のドレイン電圧はＲＰ９１８及び９２０によってこのようなミラーリング回路に有効な貢献を与える。このようにして、ＲＰ９２２のドレイン電圧を制御することは、実効電流ミラー比率を連続的に制御することができる。電流ミラー比率を変更する代替の方法は、一方のブランチにおいて単純なミラーリング回路（例えば、単一ＦＥＴ）を使用し、且つ、検知回路の実効サイズを変更し、又は導かれて検知デバイスによって検知されるブランチ電流の割合を変更しながら、他方のブランチで電流検知回路を制御可能に平行させ又は短絡することである。この代替案は図１１に表されている。
【００６６】
このようにして、可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐは、差動入力対トランジスタの一方のブランチで検知される電流と、検知された電流を反映する他方のブランチでのミラー電流との間の比を実質的に制御する信号を印加される追加の可変比率電流ミラー入力ノードを有する。このようなＯＴＡ−ｄｉｆｆ ａｍｐでの可変比率電流ミラー入力は、例えば、ＯＴＡ−ｄｉｆｆ ａｍｐのゲインに作用するために、又は一方のブランチから取り出される出力電圧レベルを制御するために、使用されてよい。図９の回路は、例えば、差動出力のコモンモード電圧を制御するために２つの異なった可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐを用いる。
【００６７】
図９で、ＦＥＴ９０２及びＦＥＴ９０４のゲートは、第１の差動入力対のための夫々プラス入力（ｉｎＰ）及び反転入力（ｉｎＮ）である。ＦＥＴ９２５及び９２４のゲートは、第２の差動入力対のための夫々プラス入力及び反転入力である。ＣＭ＿ＯＴＡの非反転出力（ｏｕｔＰ）９２６は、第１の入力差動対のＦＥＴ９０４のドレインにあり、一方、反転出力（ｏｕｔＮ）９２８は、第２の入力差動対のＦＥＴ９２５のドレインにある。ＲＰ９３０は、第２の差動増幅器回路の電流ミラーのための電流を検知する。
【００６８】
ＲＰ９３２及びＲＰ９３４は、ＣＭＦ＿ｏｎ入力９１４での高（high）電圧によってオフされる場合に、両方の差動回路におけるミラーリングＦＥＴのうちの最も大きいもの（ＦＥＴ９２０及び９４０）に電流が流れないように、両方の差動対回路において働く。第２の差動対回路において、ＲＰ９３６、９３８及び９４０は、第１の差動対回路におけるＲＰ９１６、９１８及び９２０によって果たされるのと同じ目的を果たす。第２の差動対回路におけるＲＮ９４２及び９４４は、また、第１の差動対回路のＲＮ９０６及び９０８と同じように機能する。例となる実施形態において、ＲＰ９１６及び９１８並びに９３６及び９３８は夫々、対応する電流設定用ＦＥＴであるＲＰ９１０及び９３０の半分の実効サイズを有する。ＲＰ９２０及び９４０はＲＰ９１０及び９３０とサイズが等しい。従って、ＲＰ９３２及び９３４がオフされ、ＲＰ９２２が完全にオンされる場合に、夫々の電流ミラーは約１：１の比率で固定される。例となる回路で、ＣＭＦ＿ｏｎ９１４が無効にされる（ハイである）場合、ＣＭ＿ｔｕｎｅは依然として電流ミラー比率に対して何らかの影響を持ち、電流ミラー比率を約１：１に固定するよう十分に低くされるべきである。
【００６９】
可変電流ミラー比率は、ＲＰ９２２によって両方の差動入力対について制御される。各差動回路の非出力ブランチ（ＲＰ９１０及び９３０）における電流は、夫々の電流ミラーについてセンサによって検知される電流であり、一方、出力９２６及び９２８は、夫々、選択可能なＦＥＴ９１８及び９２０並びに選択可能なＦＥＴ９３８及び９４０に接続されている。従って、ＲＰ９２２の導通性を高めることは、両方の出力ｏｕｔＰ９２６及びｏｕｔＮ９２８の電圧レベルを高めるとともに、コモンモード出力電圧を増大させる。ＲＰ９２２の導通性が弱まる場合に、反対のことが起こる。このように、ＲＰ９２２は、図９の差動出力ＣＭ＿ＯＴＡのコモンモード出力電圧を制御する。
【００７０】
再び図７のコモンモード制御ループ５０を参照すると、ＣＭ＿ＯＴＡ７１０のコモンモード電圧は、差動出力７１６及び７１８の平均電圧の間の中点である。肯定出力７１６は増幅器７６０の反転接続に結合されているので、ＣＭ＿ｔｕｎｅ７２０は肯定出力７１６とは逆に変化し、従って、出力コモンモード電圧は肯定出力７１６に追従する。コモンモード電圧は、肯定出力７１６のＤＣレベルに等しいよう駆動される。これは、反転出力７１８のＤＣレベルが肯定出力７１６のＤＣレベルに等しい場合に起こる。これら２つの状態は等価であるから、それは、反転出力７１８が肯定出力７１６と同じ平均電圧を有するまで単にコモンモード電圧を駆動することによって、達成可能である。コモンモード制御ループ５０は肯定出力７１６を更に増大させるので、それを最初に増大させる信号に関して、ループは、特に、より低い周波数で、ＣＭ＿ＯＴＡ７１０のゲインを増大させる。結果として、ＣＭ＿ＯＴＡ７１０は、低周波入力オフセットのために極めて大きいゲインを有して、積分器のように機能することができる。
【００７１】
可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐは、特に、より低い周波数で、増幅器におけるゲインを増大させるためにＣＭ＿ＯＴＡ７１０で用いられる。しかし、ＣＭ＿ＯＴＡは、図１０に表されるように、差動出力コモンモードレベルを何らかの所望のレベルに設定するために用いられてよい。図７で見られる差動ＣＭ＿ＯＴＡ７１０は、肯定出力７１６及び反転出力７１８を有する。Ｒ１０１及び１０２によって確立されるコモンモード出力電圧は、任意の高周波ゲイン設定抵抗Ｒ１０５とともにＣ１０４によって積分器として構成されるシングルエンドのＯＴＡ７５０によって、任意に選択された電圧１０３（通常、出力レンジ中点）と比較されてよい。
【００７２】
図１１は、差動増幅器回路における可変電流ミラーの代替の構成を概略的に表す。図１１で、コモンモード制御電圧ＣＭＣＶ１１１は、コモン出力モード電圧がＣＭＣＶ１１１に追従する傾向を有しながら、ＣＭ＿ｔｕｎｅとは逆向きである傾向を有するので、図９のＣＭ＿ｔｕｎｅと同じ極性を有する。ＨＰ１１２は、ＲＰ１１３及び１１４の組合せの実効サイズを制御する。これは、ミラー比率を変化させる１つの方法である。また、ＲＰ１１３がバイアス設定用ＦＥＴ ＲＰ１１４の周囲の電流を単に吸い上げることも可能である。それにより、ＲＰ１１５からのミラー電流は、ｄｉｆｆ ａｍｐの“＋”ブランチにおける電流の部分のみを反映する。用途に依存して、ＲＰ１１３は、例えば、ＲＰ１１４の３倍のサイズであってよく、一方、ミラーリングＦＥＴ１１５はＲＰ１１４の２倍のサイズであってよい。イネーブル入力が加えられてよく、ミラー比率は、図９においてこれらの機能を実行する回路と同じく、１：１に固定可能とされる。
【００７３】
上述される図１１の可変比率電流ミラー回路は、図９に表されるような差動ＣＭ＿ＯＴＡにおける対応するミラー部品に取って代わるために使用されてよい。しかし、ＣＭＣＶ入力の反転のために、かかるＣＭ＿ＯＴＡが図７に表されるように用いられる場合には、増幅器７６０の極性も反転される。
【００７４】
図１１は、手頃なサイズにされた高抵抗値抵抗器を有するプロセスに適した簡略化された回路を表す。これによって、可変比率電流ミラーを有する単一差動増幅器野毛員は高められる。抵抗１１６及び１１７はＣＭＣＶ１１１の範囲をＶＯの関数として設定し、一方、それらはＲ１１８及びＣ１１９とともに動作して、安定性のために必要に応じて高周波でゲインをロールオフする。ＨＰ１１２をより高い閾値によって置換すると、より低いゲインのＴＨＰ ＦＥＴは、短絡Ｒ１１６及び開放Ｒ１１７がゲインを犠牲にしてサイズ要求下げることを可能にする。多くの半導体プロセスにおいて、部品Ｃ１１９並びにＲ１１６、１１７及び１１８の幾つか又は全てをアクティブ部品と交換して、同じか又はより良い結果を生み出すことは、より実際的であってよい。
【００７５】
入力電圧によって制御される可変比率電流ミラーを有するシングルエンドの差動増幅器は、多くの他の目的に適する。例えば、それらは、入力不均衡又は電圧オフセットの影響を無効化するために使用されてよい。それらは、また、差動増幅器回路によって増幅される信号を独立に変調するために第３の入力として用いられてよい。このような入力の極性は、図９又は図１１で見られるような可変比率電流ミラーを使用することによって選択されてよい。
【００７６】
［低ノイズ差動電荷ポンプクロック］
正弦波（又は正弦波状）電荷ポンプクロック信号は、スプール（spurs）及び不要な高調波ノイズを生成することなく電荷ポンプを制御するのに極めて有用である。しかし、スイッチングデバイスを駆動するために正弦波クロック信号を用いることには幾つかの欠点が存在する。スイッチングが波形中点の近くで起こる場合には、ピーク・ツー・ピーク波形のおおよそ半分の振幅しか制御ノードをその導通電圧範囲へと駆動するために利用可能でないから、利用可能なクロック出力振幅は、十分な駆動レベルを達成するために用いるのは困難である。複数のクロック位相を用いることは幾つかの電荷ポンプ設計配慮を簡単にすることができるが、通常は、異なったクロック出力位相間のタイミング及び／又は振幅関係を正確に制御する必要性を伴う。
【００７７】
一般に、クロック出力を正弦波に近づけることにより、生成される不要な電気ノイズの量は低減される。完璧な正弦波出力は可能でないが、波形品質は、回路の意図された使用のために適切な性能を提供するよう選択されるべきである。クロック出力は実質的に正弦波状であるよう求められるが、設計者は、どの程度出力を正弦波状にすべきかをほぼ任意に選択することができる。夫々の改善は、幾つかのノード又は場所での電気ノイズの低減をもたらすが、夫々の改善は、設計努力及び集積回路面積の使用等で見られる追加のコストを招く。
【００７８】
様々なパラメータが、バイアス生成又は他の供給電圧生成によって生じる特定のノイズ問題を解決するのに適したクロック波形を定義するために用いられてよい。動作周波数ｆ０で完全な正弦波と比較されるクロック出力の全高調波歪みのパラメータは、基本周波数ｆ０での電力によって割られる、波形に含まれるｆ０の全ての高調波における電力の和として定義される。その定義を用いると、様々な実施形態において、波形は、−５ｄＢ、−１０ｄＢ、−２０ｄＢ又は−３０ｄＢよりも大きくないＴＨＤを有するよう有効に制限されてよい。幾つかの用途で、三次高調波は特に関心が持たれ、別の実施形態は三次高調波に、ｆ０での基本電力に対して僅か−２０ｄＢ、−３０ｄＢ、−４０ｄＢ又は−５０ｄＢであるよう求める。また、基本周波数の各高調波の振幅が少なくとも２０、３０又は４０ｄＢ／ｄｅｃａｄｅだけロールオフされるようにクロック波形を制御することが有用である。このようにして、８ＭＨｚの基本動作周波数ｆ０及びその８ＭＨｚ正弦波成分についての振幅Ａ１を有する波形に関して、ｆ０に整数Ｎを乗じた周波数Ｎ×ｆ０での全ての正弦高調波の振幅ＡＮは、２０、３０又は４０ｄＢ／ｄｅｃａｄｅだけ低減されてＡ１よりも大きくないよう求められてよい。すなわち、夫々の量についてｄＢ又はｄＢＡを用いると、高調波振幅は、［ＡＮ≦Ａ１−２×Ｎ］又は［ＡＮ≦Ａ１−３×Ｎ］又は［ＡＮ≦Ａ１−４×Ｎ］であるように制限される必要がある。明りょうさのために、最後の式を展開すると、［ＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−４×Ｎ（ｄＢＡ）］である。代替的に、高調波成分の振幅は、（電圧において）次のように、すなわち［ＡＮ≦Ａ１／Ｎ／ｍ］のように制限されてよい。この式において、環境に依存して、ｍは０．７、１、１．５、２、２．５、３、４又は６に等しい必要がある。これらの変化する品質レベルのどれがクロック波形のために必要とされるのかは、通常、所望の放射制限と組み合わされる特定のハードウェア実施に基づいて、問題に依存する。本願で記載される実施形態は、この問題を解決するために用いられる。
【００７９】
電荷ポンプ回路内の多くの異なったポテンシャルに必然的に配置されるスイッチングデバイスを制御するためのクロック信号の容量結合は、適切なキャパシタに必要とされる比較的大きな半導体面積を正当化するのに十分都合がよい。しかし、一般に、正弦波信号の容量結合は、クロック波形全体の半分（一般に、クロック信号の正又は負の半サイクル）のみを有してスイッチングデバイスをオンに駆動することを伴う。従って、供給電圧が小さい場合、電荷ポンプスイッチングデバイスに十分な駆動電圧を供給することは容易でない。従って、２つの相反する正弦波状の位相を有するだけでなく、利用可能な供給電圧にほぼ等しいピーク・ツー・ピーク振幅を有する電荷ポンプクロック信号を供給することが有益である。
【００８０】
低ノイズ電荷ポンプクロックの幾つかの例となる実施形態は、差動インバータ段を用いる。差動段は、ほぼ電源レイルにまで及ぶ大振幅信号を確かにするとともに、当然に相補出力を供給するよう設計されてよい。低ノイズ動作は、各段における各インバータに電流制限を課すことによって促進される。正弦波状出力、すなわち、動作周波数ｆ０を超えた高調波成分をごく僅かしか有さない何らかの出力は、リング発振器において５よりも少ないインバータ段を用いることによって、より容易に生成されてよい。差動リング発振器は、従来のリング発振器に係る教示に反して、リング発振器が、奇数個及び偶数個の両方を含む任意の個数の段を有することを可能にする利点を有する。低ノイズ電荷ポンプクロックの幾つかの実施形態は、２、３又は４のインバータ段を有する差動リング発振器を有してよい。
【００８１】
奇数個のインバータ段を有する差動リング発振器は無条件に発振するが、１つのインバータ段に含まれる２つのインバータはコモンモード出力、すなわち、その２つの出力で各時点において逆ではなく同じ電圧を有することが可能である。従って、奇数個の段（例えば、三段）を有する差動リング発振器は、各インバータ段の２つのインバータが反対の位相であることを確かにする方法から利点を得ることができる。単一インバータ段におけるこのような分相回路で十分であるが、他の段における位相制御回路も有効である。
【００８２】
逆並列のインバータロック回路を含む差動インバータ段の例となる設計が図１２Ａに表されている。ＴＨＰ１２１及びＴＨＮ１２２は、正側反転出力ｏｕｔＮ１２４への正側入力ｉｎＰ１２３の基本インバータを形成し、一方、ＴＨＰ１２５及びＴＨＮ１２６は、反転（すなわち負）入力ｉｎＮ１２７から反転（従ってこの場合には正）出力ｏｕｔＰ１２８までの相補インバータとして構成される。インバータの駆動容量を制限して、出力遷移を遅く且つ滑らかにするために、両インバータは、ＲＰ１２９及び１３０を有する電流制限回路を介してＶＤＤに結合され、且つ、ＲＮ１３１及び１３２を有する電流制限回路を介してＧＮＤに結合される。ＲＰ１２９及びＲＮ１３１は夫々バイアス電圧ｂｉａｓｐ１及びｂｉａｓｎ１に基づいて電流を設定し、一方、ＲＰ１３０及びＲＮ１３２はカスコード接続において構成され、夫々ｂｉａｓｐ２及びｂｉａｓｎ２によってバイアスをかけられて、電流ソース感度を出力電圧に制限する。電流設定用ＦＥＴであるＲＰ１２９は、ＲＰ１３０のドレインでの電圧に関わりなく、ほぼゼロのドレイン電圧で動作するので、このカスコード構成の電流源は、ＲＰ１３０のドレインがほぼＶＤＤである場合でさえ電流を供給することができる。同様に、カスコード構成のＲＮ１３１及び１３２は、接地の手前数ｍＶまでのＲＮ１３２のドレインにおける全出力電圧にわたって正確な電流を供給することができる。このようにして、出力波形は、接地に対して供給電圧ＶＤＤにほぼ等しいｐ−ｐ電圧を達成するよう調整されてよい。それらのＦＥＴ１２１〜１２２、１２５〜１２６及び１２９〜１３２は、肯定入力１２３及び反転入力１２７並びに肯定出力１２４及び反転出力１２８を有する完全なる基本の差動インバータ段を構成する。
【００８３】
図１２Ａの残りの回路は、奇数個の段を有する差動発振器の１又はそれ以上のインバータ段に組み込まれる逆並列結合を構成する。奇数個の段を有する差動リング発振器の非反転セクション及び反転セクションは、互いに対して何らかの位相関係で動作することが可能であり、従って、それらの位相が１８０度で分離されることを確かにする何らかの対策が必要とされる。ＴＨＰ１３３及びＴＨＮ１３４を有する第１のインバータは、ＴＨＰ１３５及びＴＨＮ１３６を有する第２のインバータと交差結合されている。これらのＦＥＴ１３３〜１３６は、段の一次インバータのＦＥＴ１２１〜１２２及び１２５〜１２６と比較して小さくされてよい（例えば、７０％の大きさ）。より重大なことには、これらの逆並列インバータをＶＤＤ及びＧＮＤに結合する電流源は、一次インバータセクションに供給されるよりもはるかに小さい電流に関して設計されてよい。例となる実施形態において、逆並列インバータのための別個の電流源は、夫々、一次インバータ電流源の４分の１の電流レベルを供給するよう構成されてよい。ＲＰ１３７及び１３８並びにＲＮ１３９及び１４０は、夫々、ＲＰ１２９及びＲＮ１３１の約４分の１に電流レベルを設定し、一方、ＲＰ１４１及び１４２並びにＲＮ１４３及び１４４は、電流設定デバイスのドレイン電圧を制御するようカスコード接続されている。一次インバータが並行して発振している場合、それらは電流源１２９〜１３０及び１３１〜１３２からの電流を供給すべきであるが、その場合でさえ、逆並列インバータ電流源として利用可能な電流の２倍の電流を有する。一次インバータが相反する位相で適切に発振している場合、その段の２つのインバータセクションは同じ電流源を同時には使用しない。
【００８４】
図１２Ｂは、逆並列インバータロック回路を含む差動インバータ段の代替実施である。それは、主として、インバータ段を電流制限する方法において、図１２Ａと相違する。図１２Ａで、ＦＥＴ１２９〜１３０を通る単一電流源は、両方の一次インバータのためのソース電流をＦＥＴ１２１及び１２５のソースに供給し、一方、ＦＥＴ１３１〜１３２を通る他の単一電流源は、両方の一次インバータのためのシンク電流をＦＥＴ１２２及び１２６に供給する。別々の電流源が、夫々ＦＥＴ１３３〜１３４及び１３５〜１３６から成る２つの位相反転ロッキングインバータにソース及びシンク電流を供給する。図１２Ｂでは、それに反して、夫々ＦＥＴ１３３〜１３４及び１３５〜１３６から成る両方の位相反転ロッキングインバータに対して、ＦＥＴ１８５〜１８６を有する１つの単一電流源がソース電流を供給し、ＦＥＴ１９５〜１９６を有する他の単一電流源がシンク電流を供給する。逆に、夫々ＦＥＴ１８１〜１８２及び１８３〜１８４から成る別々の電流源は、夫々、２つの一次インバータのためのソース電流をＦＥＴ１２１及び１２５に供給し、同様に、夫々ＦＥＴ１９１〜１９２及び１９３〜１９４から成る別々の電流源は、夫々、２つの一次インバータのためのシンク電流をＦＥＴ１２２及び１２６に供給する。
【００８５】
インバータ及び関連する電流源トランジスタのサイズも、図１２Ｂと図１２Ａとの間で相違する。チャネルの幅及び長さは、ミクロン単位で、幅／長さのように、スラッシュ（／）で分離された数字によって図中に示されている。ＲＰ ＦＥＴ及びＲＮ ＦＥＴは夫々、約０．６５Ｖ及び０．７Ｖの閾電圧Ｖｔｈを有し、ＴＨＰ ＦＥＴ及びＴＨＮ ＦＥＴのＶｔｈは約０．９５Ｖ及び１．０Ｖである。これらは単なる指針に過ぎず、デバイスのサイズは特定の製造プロセスや、発振器の負荷及び他の性能要因に大いに依存する。また、２つの電流制限方式が図１２Ａ及び１２Ｂで説明されているが、かかる差動発振器段の実施形態は、本願で説明される本質的な考えから逸脱することなく、且つ、本願で説明される特許請求の範囲の適用範囲を超えることなく、多くの差動電流ソーシング及び逆並列位相反転ロック構成を用いてよい。図１３は、位相反転ロッキングを提供する例となる代替手段を表す。
【００８６】
図１３は、逆並列のロッキングインバータを有さない差動インバータ段を表し、代わりに、差動段の夫々の位相が互いに１８０度ずれていることを確かにするようキャパシタンスが交差結合されている代替案を表す。基本のインバータ段は、図１２Ａに表されているのと同じ番号を付与されたＦＥＴ、すなわち入力及び出力１２１〜１３２を有する。キャパシタ１４５は出力ｏｕｔＰ１２８を入力ｉｎＰ１２３に結合し、一方、キャパシタ１４６は、出力ｏｕｔＮ１２４を入力ｉｎＮ１２７に結合する。差動リング発振器におけるインバータ対は、一致した位相で同期することはほとんどなく、逆位相で同期する傾向がある。なぜなら、かかるインバータ対は、その場合に、電流源（ＦＥＴ１２９〜１３０又は１３１〜１３２）の全電流へのアクセスを有するからである。図１２Ａの逆並列インバータがほとんど電流容量を必要としないのは、この理由による。同じ理由のために、約２００ｆＦの適度なキャパシタンスは、図１３のインバータ段のインバータの逆位相の同期を確かにするのに適する。図１２及び図１３は、差動インバータ段の出力の間の位相反転を確かにするための多くの可能な代替案の中の２つを表す。なお、幾つかの半導体製造プロセスにおいて、図１２Ａで表されるようなアクティブ逆並列インバータ回路は、図１３で同じ目的のために図示されたキャパシタよりも半導体面積を必要としない。
【００８７】
図１３のインバータは、図１２Ａ及び１２Ｂの一次インバータと実質的に同じように機能することができるので、それらは同じ参照符号によって示される。それらは、（ｉｎＰ１２３からｏｕｔＮ１２４を作る）ＦＥＴ対１２１、１２２と、（ｉｎＮ１２７からｏｕｔＰ１２８を作る）ＦＥＴ対１２５、１２６とを有する。図１３で、これら２つのインバータは、図１２Ａで表されるように理想的には、単一のソース電流源（ＦＥＴ１２９、１３０）及び単一のシンク電流源（ＦＥＴ１３１、１３２）を共有する。いくつかの環境においては、図１２Ｂで表されているように図１３のインバータの夫々に別々の電流源回路を設ける方が適切である。図１２Ｂに表されているように、ソース及びシンク電流は、夫々、ＦＥＴ対１８１、１８２及び１９１、１９２を介してｉｎＰからｏｕｔＮへ、別のＦＥＴ対１８３、１８４及び１９３、１９４を介してｉｎＮからｏｕｔＰへ供給されてよい。
【００８８】
偶数個のインバータ段を有するリング発振器は、リング発振器の設計柔軟性を拡張し、付加的なパラメータを与えて、動作周波数範囲を制御するのを助ける。これは、特に、より良い出力を生成するために５よりも少ないインバータ段を含むよう求められる実施形態に有用である。なぜなら、そのような実施形態は、必要条件を満たす代替案の数を３倍にするからである。偶数個のインバータ段は、１つの段の正出力及び負出力を夫々、次の段の負入力及び正入力に交差結合することによって、用いられてよい。このような交差結合は、各段の出力の位相が正確にずれることを確かにするので、インバータ段は、図１２及び図１３で表されるような分相回路を必要しない。しかし、偶数個のインバータ段を有するリング発振器は無条件に発振するわけではないので、適切な起動のための設備が必要とされる。
【００８９】
図１４は、起動回路１６０を結合された４段式差動リング発振器１５０を概略的に表す。４つの差動インバータ段１５１〜１５４は、夫々、キャパシタ１４５及び１４６が不要である点を除いて、図１３に表されているように構成されてよい。キャパシタ１５５が、各差動インバータの出力と接地１５６との間に配置されている。各インバータ段の駆動電流は、ソース電流のための電流制限回路（図１３のＲＰ１２９及び１３０）及びシンク電流のための電流制限回路（図１３のＲＮ１３１及び１３２）によって制限されるので、これらのキャパシタ１５５は、本明細書のいずれかの場所で記載されるように、スプール及び不要な高調波成分を有さず滑らかである略正弦波状の波形を生成するよう出力を平滑化し成形することができる。
【００９０】
差動インバータ段１５１〜１５３の出力ｏｕｔＮ（図１３の１２４）の夫々は、後段の入力ｉｎＰ（図１３の１２３）に結合されている。しかし、差動インバータ１５４のｏｕｔＮ１５７は、差動インバータ段１５１のｉｎＮ（図１３の１２７）に交差結合されている。同様に、差動インバータ段１５１〜１５３の出力ｏｕｔＰ（図１３の１２８）の夫々は、インバータ段１５１のｉｎＰに交差結合されているインバータ段１５４のｏｕｔＰ１５８を除いて、後段のｉｎＮに結合されている。
【００９１】
図１４の残りは、差動リング発振器１５０による発振を確かにする起動回路１６０の一例を概略的に表す。起動回路１６０への入力１６１及び１６２は、インバータ段１５１〜１５４のいずれかのインバータ段の２つの出力に結合されてよい。ＦＥＴ１６３及び１６４のドレインにある起動回路１６０の出力は差動インバータ段１５４の出力ｏｕｔＰ１５８及びｏｕｔＮ１５７に接続されているが、それらは、代わりに、例えば、起動回路１６０の入力１６１及び１６２であるように、差動インバータ段１５１の出力に接続されてよい。
【００９２】
起動回路１６０は、インバータ段の両方の出力が、両方ともがロー又はハイである場合に、安定しているところの安定コモンモード状態を識別するよう意図されている。その状態を検知すると、起動回路１６０は、各インバータ段の２つの出力を反対の極性にする（差動モード）。シュミットトリガ１７１及び１７２へのＦＥＴ入力は実質的に電流を引き込まないので、抵抗１６５〜１７０は全て名目上約２ＭΩ以上であってよい。抵抗１６５〜１７０の大きなインピーダンスは、ＦＥＴ１７３〜１７６とともに、キャパシタ１７７及び１７８と協働して、シュミットトリガデバイス１７１及び１７２の入力でのノイズ排除性を高める。
【００９３】
第１のコモンモード状態で、入力１６１及び１６２は両方ともローであり、Ｐ−ＦＥＴ１７３及び１７４にバイアスをかけて、少なくとも非常に低い入力電圧の閾電圧範囲内にシュミットトリガ１７１を徐々に引き込む。Ｎ−ＦＥＴ１７５及び１７６がバイアスをかけられていない間、ソースは非常に低い入力電圧にあり、Ｃ１７８にある如何なる正電荷もその結合チャネル漏れ電流によって取り除かれる。かかる漏れ電流は、シュミットトリガ１７２のＦＥＴ入力からの正リークを大きく上回る。第２のコモンモード状態で、入力１６１及び１６２は両方ともハイであり、Ｎ−ＦＥＴ１７５及び１７６にバイアスをかけて、Ｒ１６７、Ｒ１６８及びＲ１７０を介する導通によってシュミットトリガ１７２の入力をゆっくりと高める。シュミットトリガ１７１がバイアスをかけられていないＰ−ＦＥＴ１７３及び１７４を通るリークに制限される場合に、導通により電圧は増大する。チャネルリークは極めて小さいが、それは、絶縁ゲートＦＥＴシュミットトリガ入力及びＣ１７７を通る接地へのリークを上回る。例となるプロセスにおいて、接地に対するほぼ全ての低電圧キャパシタは、無視することができる漏れ電流を有する、キャパシタ接続のデプリーションタイプのＮ型（ＤＮ）ＦＥＴとして製造される。このように、両方のコモンモード状態において、２つのシュミットトリガは、最終的に、コモン出力電圧に到達する。このような同一極性入力は排他的ＯＲゲート１７９から低（ロー）出力を生成し、第１のスタータ回路出力Ｐ−ＦＥＴ１６３にバイアスをかけ、インバータ１８０に第２のスタータ回路出力Ｎ−ＦＥＴ１６４にバイアスをかけさせる。アクティブにされたＦＥＴ１６３及び１６４は、インバータ出力の極めて制限された電流駆動容量のために、差動インバータ段１５４の出力１５８及び１５７を反対の電源レイルに容易に駆動する。
【００９４】
起動回路１６０の入力１６１及び１６２に結合されているインバータ段１５１の出力対を含め、全てのインバータ出力対は、ＦＥＴ１６３及び１６４が完全に駆動されたままである限り、安定した逆の極性を有する。入力１６１及び１６２での逆（差動）極性は、最終的に、２つのシュミットトリガに相反する状態を確立させ、リングの発振が始まるように起動回路出力駆動の解除をもたらす。第１の差動動作において、入力１６１はローであり且つ入力１６２はハイであるから、Ｐ−ＦＥＴ１７３はオフであり、有効にされているＰ−ＦＥＴ１７４は、入力１６２から十分な電流を供給してＣ１７７をＲ１６６及び１６９を介して充電することができ、最終的に、シュミットトリガ１７１への入力はハイになる。同時に、Ｎ−ＦＥＴ１７６はオフであり、それにより、順方向にバイアスをかけられているＮ−ＦＥＴ１７５は、Ｒ１６７及びＲ１７０を介する導通によってシュミットトリガ１７２のロー閾値を下回ってＣ１７８の電圧を徐々に引き込む。第２の反対の差動動作において、入力１６１はハイであり、入力１６２はローである。Ｎ−ＦＥＴ１７５はオフであるから、順方向にバイアスをかけられているＮ−ＦＥＴ１７６は、シュミットトリガ１７２の入力を徐々にローにする。Ｐ−ＦＥＴ１７４もオフであり、順方向にバイアスをかけられているＰ−ＦＥＴ１７３が、Ｒ１６５及びＲ１６９を介してハイ入力１６１の電圧へとシュミットトリガ１７１の入力を増大させることを可能にする。
【００９５】
以上のように、可能な逆極性入力状態は両方とも、シュミットトリガ１７２の入力をローへと駆動しながら、シュミットトリガ１７１の入力をハイへと駆動する。このようなシュミットトリガの状態は、適切な発振の間、半サイクル毎に促進される。入力値はクロック波形の中点近くでのみ互いに近づき、そのほんの短い期間、駆動電圧は無視することができる。
【００９６】
［結論］
上記は、低ノイズ且つ高効率でバイアス供給電圧及び補助供給電圧を生成するための回路及び方法の例となる実施及び新規の特徴を説明する。多くのこのような電圧は、過度の電気ノイズを生成することなく、トランスファキャパシタを介して電荷を組み上げることによって生成される。多くの特徴は夫々別々に記載されているが、所望の結果を生み出すために組み合わされてよい。低ノイズ高効率のバイアス生成のための回路及び方法を実施する最良の態様を構成する装置及び方法の幾つかの特徴は、それ自体新規であり、幅広く有用である。結果として、上記は、必然的に、多種多様な革新について記載する。
【００９７】
当業者には当然ながら、記載される方法及び装置の夫々の形態及び詳細における様々な省略、置換及び変更は、かかる方法又は装置の適用範囲から逸脱することなく行われてよい。全ての実施形態を明示的に列挙することは実際的でないので、当然、当該装置又は方法の１つを具現するのに適した上記の（図面によって表される）特徴の夫々の実際的な組合せは、このような装置又は方法の相異なる代替の実施形態を構成する。更に、このような装置又は方法の代替案に相当する夫々の実際的な組合せも、当該装置又は方法の代替の実施形態を構成する。従って、提示される方法及び装置の適用範囲は、添付される特許請求の範囲のみを参照して判断されるべきである。特許請求の範囲は、審査に係属中に補正されることがある。その適用範囲は、その限定が添付の特許請求の範囲で記載されている限りにおいて、本発明の概念を説明するために本願で挙げられている例となる実施形態において説明される特徴によっては限定されない。
【００９８】
本願で図示及び記載をされている回路は単なる例であり、当業者が、当業者にとって目下一般的な知識によって、又は予期しないが容易に適用可能であっていずれ当業者に知られる将来の知識によって同じであると容易に判断することができるような代替案を等しく記載していると解されるべきである。
【００９９】
特許請求の範囲の各請求項に係る発明の技術的範囲内にある全ての変形例が本願に包含される。各請求項は、当該請求項における表現上においてのみ異なるあらゆるシステム又は方法を、かかるシステム又は方法が先行技術の実施形態でない場合にのみ、包含するよう意図される。このために、各請求項で記載される夫々の要素は、可能な限り広く解釈されるべきであり、先行技術を含まない限り当該用途と等価なあらゆるものを包含すると理解されるべきである。
【０１００】
［関連発明の相互参照］
本願は、その全文を参照することにより本願に援用される、２００８年７月１８日に出力された同時係属の米国特許出願第６１／１３５２７９号（発明の名称：「Low Noise Charge Pump with Common-Mode Tuning Op Amp」、代理人整理番号：ＰＥＲ−０２７−ＰＲＯＶ−１）、及び２００３年９月８日に出願された同時係属の米国特許出願第１０／６５８１５４号（発明の名称：「Low Noise Charge Pump Method and Apparatus」）の優先権を主張するものです。
【技術分野】
【０００１】
本開示は、電子集積回路（ＩＣ）に幅広く適用可能である。
【背景技術】
【０００２】
一般に、ＩＣは、単一電源により動作することが望ましい。しかし、多くのＩＣは、理想的な動作のために、例えば、内部バイアス電源を与えるよう、２又はそれ以上の異なった電圧源を必要とする。このような異なる電源は集積回路の外部から与えられるが、これはユーザの観点からは望ましくない。追加の電源を与えることは、ユーザにとって不都合であるだけでなく、かかる外部電源をＩＣに結合する導体を必要以上に長くする。このことは、幾つかある問題の中でも、ノイズが電源に存在する場合に、不要な放射を引き起こしうる。そのようなものとして、必要とされる回路動作のために求められる追加のバイアス生成電圧又は他の電圧源を生成するためにＩＣに補助回路を設けることが常識である。電荷ポンプは、ＩＣで使用されるそのような補助電圧生成回路の最も一般的なものの１つである。
【０００３】
しかし、電荷ポンプは、一定の用途でそれらを使用することを困難にする特性を有する。具体的に、電荷ポンプは、いつも、相当量の電気ノイズを生成する。電子デバイスが互いに干渉することを防ぐための規制が推奨されており、かかる規制は許容可能な放射の最大量を定めている。幾つかの用途で、電荷ポンプによって生成されるノイズは、ＩＣ又はＩＣが配置されているシステムに、最大許容ノイズ放射を超えさせることがある。
【０００４】
例えば、大部分の無線通信機、携帯電話機、テレビジョン受像機、及び関連する設備は、今日、種々の送信器及び受信器回路の間の接続を制御するＲＦスイッチを必要とする（「ＲＦ」は、本願では概して、何らかの適度に高周波の交流信号を意味するよう用いられる。）。少なくとも１つの補助電圧発生器は、しばしば、半導体ＲＦスイッチを有するＦＥＴに満足にバイアスをかけるために必要とされる。ＲＦスイッチを用いる製品の多くは、放射するのを認められている電気信号に対する厳重に規定された制限に従うトランシーバ（例えば、携帯電話機）である。かかるＲＦスイッチはトランシーバアンテナに直接に接続されているので、ＲＦスイッチのバイアス発生器によって生成されるごく小さい振幅ノイズ信号でさえ、あまりにも有効に放射されすぎる。従来の電荷ポンプによって生成されるノイズは、当該電荷ポンプを用いるＲＦスイッチを備える携帯電話機に、適用可能な規制によって許容されている最大のイズ放射を超えさせるには十分であることが分かっている。そのようなものとして、ノイズを伴う電荷ポンプは、携帯電話機を、その商用目的のために適さないものとしうる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
結果として、従来の電荷ポンプよりも生成されるノイズがはるかに少ない電荷ポンプ等のバイアス生成回路が、一定の用途に欠かせない。低ノイズバイアス生成回路は、規制されるスプリアス放射制限を満足し又は他のローカル回路との干渉を回避しようとなかろうと、幅広い集積回路において有利な用途を見出す。かかる回路は、また、消費される集積回路面積に関して効率的でなければならず、特に、携帯電話機等のバッテリ駆動のデバイスについては、電力消費に関して効率的でなければならない。
【０００６】
更に、しばしば、差動入力演算トランスコンダクタンス増幅器（ＯＴＡ（operational transconductance amplifier））を含むフィードバック制御ループによって電荷ポンプの出力電圧を制御することが有用である。ＯＴＡ出力コモンモード電圧は、入力信号の不均衡、差動入力オフセット電圧、入力コモンモード信号の有限なゲイン、及びＯＴＡの全体にわたって起こりうる他の不整合を含む種々のオフセットの影響を含む。このようなオフセットの影響を無にすることは、特に、小信号を増幅するのに有用である。出力電圧レベルを調整することは、また、信号がクリッピングする前に最大ゲインを可能にするのにも有用である。
【０００７】
本願で提示される方法及び装置は、電荷ポンプ、調整制御及び増幅回路、バイアスレベル設定回路を含む低ノイズ高効率バイアス生成回路、特に、低ノイズクロック波形有効アクティブ回路の容量結合の必要性に対処する。本願で記載されるバイアス生成方法及び装置の様々な態様も、更なる利点を与えるために考えられる。
【課題を解決するための手段】
【０００８】
入力供給からトランスファキャパシタに電荷を結合し、次いで電荷を出力に結合する電荷ポンプによって静かに且つ効率的にバイアス電圧供給を生成し、アクティブバイアス抵抗（active bias resistor）回路によってバイアスを必要とするノードにバイアス電圧を結合するバイアス生成方法及び装置が示される。様々な新規の特徴が記載され、このようなバイアス生成を達成するために用いられる。多くの電荷ポンプトポロジが可能であり、そのうちの幾つかは、参照により援用される米国特許出願第１０／６５８１５４号で説明されている。多くの電荷ポンプクロック発振器が適切であり、特に、略正弦波状であって、更に、略対称であり且つ位相が逆である２つの波形を含む、基本周波数を上回る有限な高調波成分を有する生成するものが適切である。このような電荷ポンプは、キャパシタンスを介してトランスファ結合スイッチ制御ノードに結合されてよく、それらのノードは、如何なる有意な抵抗も全く有さないアクティブバイアス抵抗によって導かれる電荷によって、選択されたレベルへとバイアスをかけられてよい。更に、バイアス電圧生成は、制御可能な電流ミラー比率を有する演算増幅回路を含む増幅器ループによって制御されてよく、これは、増幅器からの差動出力のコモンモード制御を可能にする。
【０００９】
バイアス生成回路及び方法の１つの重要な側面は、電荷ポンプ生成バイアス電圧が電気ノイズを生成して、電荷ポンプに付随する近くの回路及びデバイスに運ぶ範囲を最小限とすることに焦点を合わせる。バイアス生成回路及び方法の幾つかの特徴は、このようなノイズの生成及び伝導を減らすことを助け、一方、他の特徴は、このようなノイズ低減特性を用いながらバイアス生成が集積回路面積及び電力消費に関して効率的であるようにすることを助ける。これらの様々な特徴のいずれか１つ又はそれ以上は、干渉を低減されたバイアス生成回路及び方法において組み合わされてよい。
【００１０】
電荷ポンプ又は他のクロックバイアス生成回路を制御するクロックは、不要な電気ノイズ電流の直接的且つ間接的な発生源であるから、クロックの特性は、バイアス生成回路及び方法の幾つかの実施形態を定義する。実施形態は、電荷ポンプでの低ノイズ生成に夫々寄与する下記の特徴の１又はそれ以上のいずれかの組合せに従って、電荷ポンプにおいてスイッチングデバイスを制御するために用いられるクロックによって定義されてよい。出力は高調波成分をほとんど有さないことが望ましいので、電荷ポンプの１つの際立った特徴は、本願で説明される具体的な高調波成分制限のいずれかによって定義されるような低い高調波成分を有する出力を伴うクロックである。クロックの高調波成分が低減される場合、一般にクロックはより正弦波に近づき、従って、このようなクロック出力は略正弦波状として定義されてよい。代替的に、基本周波数ｆ０での電力で割られる高調波電力（すなわち、全高調波歪み“ＴＨＤ”）は、−５ｄＢ、又は−１０ｄＢ、又は−２０ｄＢ、又は−３０ｄＢよりも小さいよう制限されてよい。更なる代替案として、かかるクロック出力は、ｆ０での電力と比較して−２０ｄＢ、−３０ｄＢ、又は−４０ｄＢよりも小さい三次高調波電力を有するよう制限される。クロック波形は、また、１０ごとに少なくとも２０ｄＢだけ、又は１０ごとに少なくとも３０ｄＢだけ、又は１０ごとに少なくとも４０ｄＢだけ減少する基本周波数の各高調波の振幅を含むと考えられてよい。従って、８ＭＨｚの基本動作周波数ｆ０及びその８ＭＨｚ正弦波成分に係る振幅Ａ１を有する波形に関して、ｆ０に整数Ｎを乗じた周波数Ｎ×ｆ０での全ての正弦高調波成分の振幅ＡＮは、２０、３０又は４０ｄＢ／ｄｅｃａｄｅだけ小さくされてＡ１よりも大きくないよう求められてよい（すなわち、ＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−２×Ｎ、又はＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−３×Ｎ、又はＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−３×Ｎ）。それらの変化する品質レベルのうちクロック波形に必要とされるものは、通常、所望の放射制限と組み合わせて特定のハードウェア実施に基づく問題に依存する。その問題を解決するために、本願で記載される実施形態が用いられる。
【００１１】
低高調波成分信号は、容易に、制御クロックを参照してバイアス生成方法又は装置の実施形態を区別し定義する幾つかの特徴をもたらすデジタル回路によって生成又は再生される。特定の電荷ポンプの実施形態は、それらが制御する大部分又は全てのトランスファキャパシタスイッチに容量結合されているクロック出力を有することによって定義されてよく、デジタル回路の制限による適切な低高調波クロック信号にとって有利にされる。また、特に、適切なクロック波形は、通常、スイッチを、ピーク・ツー・ピーク振幅の半分のみを有する状態に駆動するので、その波形を生成するのに利用可能な電源と比較して波形がおおきくなることが重要である。適切なクロック波形は、このようなクロックが生成される電源の振幅の少なくとも９５％、９８％又は９９％であるピーク・ツー・ピーク振幅を有するよう求められてよい。
【００１２】
トランスファキャパシタスイッチングデバイスに容量結合されている制御信号にバイアスをかける補助として、第１ノードにあるバイアス電圧をトランジスタ制御ノードに結合された第２ノードに結合するアクティブ回路であるアクティブバイアス抵抗（resistors）を用いることが有用である。目標は、第２ノードに印加される交流駆動信号の振幅を過度に低減することなく第１ノードバイアス電圧を第２ノードに結合することである。前記駆動信号は発振しており、更には、略正弦波状であってよい。このようなアクティブ型バイアス結合回路の実施形態は、２つのノードの間の電圧と比較して、２つのノードの間のインピーダンス制限電流にわたって現れる電圧を実質的に低減するよう構成されてよく、あるいは、代替的に、適切であるようにアクティブデバイスを通る更なる電流による容量充電によって大きな抵抗の存在を完全に回避して電流伝導を制限してよい。それらは、また、第１及び第２のノードの間の電圧がそれらのノード間のピーク電圧と比較して小さい（約０．４Ｖ、約０．８Ｖ、若しくは約１．２Ｖよりも小さいと定義されるほど小さいか、又は、代替的に、ピーク電圧の約２５％、又は約５０％、又は約７０％よりも小さいと定義されるほど小さい）場合に、第１及び第２のノードの間を電流が流れることを実質的に妨げることができる。実施形態は、更に、第１及び第２のノードの間のピーク電圧の一部へと充電する容量素子を有してよく、更に、ブリッジ回路であってよく、それによって、２つのノードの間の交流電圧は電流制限回路にわたって可変であるが単極である電圧を引き起こす。電流制限回路は、約１０ＭΩに満たない抵抗と短絡されうるキャパシタンスとの直列回路を有し、アクティブ電流制限回路は短絡されてよい。電流制限直列回路は、選択された電圧を超えるノード電圧について非線形的により大きい電流を導くようバイパス回路と並列に配置されてよい。
【００１３】
トランスファキャパシタスイッチングデバイスは夫々、それらが導通し始める対応する閾電圧Ｖｔｈを有し、一般に、かかるＶｔｈに関連する電圧へとバイアスをかけられるべきである。過度に供給電流を吸収せずにバイアス電圧のための基準を与えるために、スイッチキャパシタバイアス供給回路について記載する。実施形態は、クロック信号の第１周期部分の間、容量素子を放電（又は充電）し、クロック信号の第２周期部分の間、ダイオード接続デバイスが出力保持キャパシタに結合されている間ダイオード接続デバイスにより容量素子を充電（又は放電）する。このようなバイアス供給は、単一クロック信号を使用してよく、あるいは、位相関係及び／又は平均電圧レベルにおいて互いに異なる複数のクロック信号を使用してよい。このようなバイアス供給は、具体的に、正弦波状のクロック信号を有して働くよう構成されてよい。
【００１４】
整合され且つ適切な特性を有する２つのクロック位相を生成することは困難であるから、電荷ポンプクロックの更なる別の定義は、少なくとも１つの差動インバータ段を含むリング状に結合された奇数個又は偶数個のインバータ段を有するリング発振器によって生成される２つの位相を有することである。差動インバータ段は夫々、第１及び第２のインバータセクションを有してよく、全ての第１のインバータセクションはリング状に連続して結合されてよく、全ての第２のインバータセクションも、偶数個のインバータセクションを用いるリング発振器が、その第１の出力を順番的に次のインバータセクションの第２の入力に結合し且つその第２の出力を順番的に次のインバータセクションの第１の入力に結合することによって１つのインバータセクションの出力を交差結合することを除いて、リング状に連続して結合されてよい。偶数個のインバータ段を有するリング発振器は、また、起動（startup）回路を含むよう求められてよい。かかる起動回路は、非発振状態、又はより具体的にはコモンモード段出力状態を検知することができ、その後、発振駆動信号を供給することができる。より具体的には、起動回路は、差動インバータ段出力のうちの１つの出力電圧を分離するドライブであってよい。奇数個のインバータ段を有する差動リング発振器は、更に、差動フェージングを確かにする位相ロック回路を有するよう求められてよい。適切な位相ロック回路は、他に従来の差動インバータ段の入力及び出力の間に逆並列に結合されている２つの更なるインバータ、又は同様に交差結合されている一対のキャパシタを有してよい。リング発振器が差動であろうとなかろうと、段が少ないほど、望ましくはより矩形でない出力波形が生成されるので、インバータ段の数を制限することは、低高調波成分出力を生成することにとって有利である。結果として、電荷ポンプクロックは、２、３又は４個のインバータ段に制限されるよう定義されてよい。
【００１５】
制御回路は、電荷ポンプ出力電圧を所望の値に調整するために用いられてよい。増幅器回路はこのような制御のために必要とされ、然るべく、演算トランスコンダクタンス増幅器（ＯＴＡ）の実施形態について記載されるが、ＯＴＡは一般的適用に適している。ＯＴＡの差増幅器回路（ＯＴＡ−ｄｉｆｆ ａｍｐ）は、共有の電流源回路に結合されている共通ドレインを有するトランジスタの差動対においてトランジスタ制御ノードに結合されている差動入力を有する。ＯＴＡ−ｄｉｆｆ ａｍｐは、更なる可変比率電流ミラー入力ノードを有し、そのノードに印加される信号は、差動入力対トランジスタの一方のトランジスタのドレインブランチにおける検知電流と、差動入力対の他方のトランジスタのドレインブランチにおける前記検知電流のミラー電流との間の比を実質的に制御する。可変比率電流ミラー入力は、例えば、ＯＴＡ−ｄｉｆｆ ａｍｐのゲインに影響を及ぼし、又は出力電圧レベルを制御するために、使用されてよい。差動出力ＯＴＡは、相反する入力ノードを共有する２つの可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐを有してよく、更に、単一のコモンモード制御入力からＯＴＡ−ｄｉｆｆ ａｍｐの夫々について可変電流ミラー比率を制御してよい。コモンモード制御入力を駆動する独立ループは、差動出力ＯＴＡの２つの出力のコモンモード電圧レベルを選択可能なレベルへと制御するよう構成されてよく、あるいは、２つの出力のうちの一方の電圧レベルを他方の出力の電圧レベルに追随させるようにしてよい。これは、入力不均衡の影響を無効にし、且つ／あるいは、ＯＴＡ−ｄｉｆｆ ａｍｐの一方のゲインを高めることができる。
【００１６】
バイアス生成方法又は装置の実施形態は、当該方法又は装置の個々の態様のいずれかの組合せを用いてよく、幅広いバイアス生成アーキテクチャ及び構成において用いられてよい。
【図面の簡単な説明】
【００１７】
【図１】ソース電圧よりも高いか又はソース電圧とは極性が逆である調整出力電圧を生成するよう構成された電荷ポンプ回路の簡略化されたブロック図である。
【図２Ａ】電荷ポンプクロックがトランスファキャパシタを通って実質的な電流を導くところの電荷ポンプの高度に簡略化された表現である。
【図２Ｂ】別個のトランスファキャパシタスイッチング回路とともにトランスファキャパシタを通って実質的な電流を導かない別個のプレクロックを有する図２Ａの電荷ポンプクロックを表す。
【図３】実施例に従って供給電圧のおおよそ２倍の負出力電圧を生成するアーキテクチャを表す。
【図４】例となる電荷ポンプの回路素子を示すより詳細なブロック図である。
【図５Ａ】第１のアクティブバイアス結合回路を概略的に表す。
【図５Ｂ】第２のアクティブバイアス結合回路を概略的に表す。
【図５Ｃ】第３のアクティブバイアス結合回路を概略的に表す。
【図６Ａ】電源から引き出される消費電流を低減しながら単一のクロック位相を用いてバイアス電圧を生成する回路を概略的に表す。
【図６Ｂ】電源から引き出される消費電流を低減しながら単一のクロック位相を用いてバイアス電圧を生成する回路を概略的に表す。
【図６Ｃ】電源から引き出される消費電流を低減しながら２つの関連するクロック信号を用いて２つの異なったバイアス電圧を生成する回路を概略的に表す。
【図６Ｄ】電源から引き出される消費電流を低減しながら２つの関連するクロック信号を用いて２つの異なったバイアス電圧を生成する回路を概略的に表す。
【図７】電荷ポンプの出力電圧を制御する際に使用される例となる高ゲイン増幅器回路のブロック図である。
【図８】増幅器出力信号の範囲を選択的に制限する回路を概略的に表す。
【図９】同じ比率制御入力電圧によって制御される可変比率電流ミラー回路を夫々含む２つの差動対増幅器回路を有する差動出力演算トランスコンダクタンス増幅器を概略的に表す。
【図１０】コモンモード調整可能演算トランスコンダクタンス増幅器のための代替の使用を実証する簡略化された図である。
【図１１】可変比率電流ミラー回路の代替実施を実証する簡略化された図である。
【図１２Ａ】差動出力の位相が反対であることを確かにするよう逆並列ロック回路を夫々が有する、リング発振器の２つの例となる電流制限差動インバータ段を概略的に表す。
【図１２Ｂ】差動出力の位相が反対であることを確かにするよう逆並列ロック回路を夫々が有する、リング発振器の２つの例となる電流制限差動インバータ段を概略的に表す。
【図１３】リング発振器の電流制限差動インバータ段と、その段の出力位相反転を確かにする任意の交差結合キャパシタとを概略的に表す。
【図１４】起動回路に結合される４段式リング発振器の特徴を表す簡略化された図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態は、図面を参照して、より容易に理解されるであろう。図面において、同じ参照符号は、同じ要素を表している。
【００１９】
本願で記載されるバイアス生成回路は、集積回路上に作られ、バイアス電圧及び他の供給電圧を供給する。バイアス生成方法又は装置は、バイアス電圧を生成するために１又はそれ以上の電荷ポンプを用いてよい。電荷ポンプは、本願でその語が用いられる場合には、入力供給からの電荷をトランスファキャパシタに蓄積し、次いで、トランスファキャパシタが結合されているノードを切り替えて、その蓄積されている電荷の一部が出力供給に移るようにするプロセスによって定義される。記載される電荷ポンプは、例えば外部キャパシタ等のフィルタリング部品を別にして、もっぱら単一モノリシック集積回路内にあると期待される。
【００２０】
参照により本願に援用される２００３年９月８日に出願された関連の米国特許出願第１０／６５８１５４号（発明の名称：「Low Noise Charge Pump Method and Apparatus」）で開発されたように、正弦波又は正弦波状の電荷ポンプクロック出力は、特に、正弦波状クロック出力がそれ自体ほとんど高調波ノイズを生成しない方法で生成される場合に、電荷ポンプによる高調波ノイズ生成を低減することができる。クロック信号の容量結合は、このようなアナログ波形が、ソース電源から別の出力供給へと電荷を送り込むのに必要な様々なスイッチングデバイスを制御することができることを確かにしながら、同時の導通が、電源レイル（又は他の低インピーダンスノード）にわたって直列に配置されている全てのスイッチングデバイスについて回避されることを確かにするのに有用である。このような結合が意図されたように働くために、トランスファキャパシタ（時々、フライ（fly）キャパシタとも呼ばれる。）への及び該キャパシタからの伝導が可能な限り低いスイッチインピーダンスを有して可能な限り長い使用可能時間に起こることができるように、極めて正確にスイッチングデバイスにバイアスをかけることが有用である。
【００２１】
これらの望ましい状態は、略正弦波状であり、又は少なくとも正弦波に比較して有限な高調波成分を有し、かかる電荷ポンプを含む集積回路を製造する半導体プロセスの電圧能力を考慮して可能な限り大きな振幅を有する電荷ポンプ出力を生成することによって、最も良く満足される。より一般的に、バイアス生成は、更に、過度の電流又は集積回路面積を消費することなく、正確なバイアスレベルが生成されてスイッチに搬送されることを必要とする。
【００２２】
バイアス供給は、しばしば、調整する必要がある。そのために、低電流高ゲイン増幅器が有用である。例となるノイズのない調整される電荷ポンプにおいて使用される増幅器は、幅広い適用性を有する例外的な特徴を有する。ノイズがなく効率の良いバイアス生成の様々な態様についての例が本願で記載される。
【００２３】
「出力供給（output supplies）」若しくは「追加の電源（additional supplies）」又は「電圧源（voltage supplies）」は全て、回路内のノードの対（すなわち、供給ノード及び基準ノード）を指すことに留意すべきである。このような電源を生成する回路は、一般に、一定ＤＣ（直流）又はゼロ周波数電圧でノード対の間の差を保つよう設計される。他の回路は、通常、このような電源に作用して、それらに変動をもたせる。しかし、可変出力供給の場合を除いて、電圧におけるこのような変動は偶発的であり、このような変化する信号の発生源に対して減衰される。供給電圧は、その電圧に課された可変負荷の状態下で略一定なままであるよう設計され、かかる機能におけるそれらの成功は、しばしば、それらの品質の主たる指標である。可変出力供給電圧は、制御レベルの制御下で時々値が変化するが、その場合でさえ、数秒間を超える時間略一定のままであって、動作状態環境に従ってのみ変化すると期待される。１又はそれ以上の回路素子をオン及びオフするよう実質的に異なったレベルに周期的に変化する電圧は、電源又は供給電圧ではなく、制御信号又は制御電圧である。これは当業者によってよく知られているが、しばしば誤解されるので、以下で説明される。
【００２４】
［概要］
図１は、予め調整される電荷ポンプの機能ブロックを特定するブロック図を有して、対象のバイアス生成回路及び方法に係る例となる実施形態の基本トポロジを表す。前置調整ブロック１は、ソース電源４の基準ノード２及び供給ノード３に接続されている。フィードバック信号６の制御下で、電力制御回路５は、スイッチドトランスファキャパシタ回路１０への入力となる制御電源８を供給する。スイッチドトランスファキャパシタ回路１０は、一部の時間周期の間はソース接続１４及び１５に結合し且つ他の時間周期の間は出力接続１６及び１７に接続するスイッチブロック１２及び１３によって表されるスイッチを介して結合される１又はそれ以上のトランスファキャパシタ１１を有する。トランスファキャパシタ１１は複数であってよく、それらに結合されるソース（１４、１５）及び出力（１６、１７）は、調整ソース接続８、２又は調整出力接続１８及び１９に間接的にのみ関連する中間ソース又は出力であってよい。スイッチブロック１２及び１３は任意の数の電子スイッチ（例えば、ＦＥＴ）を表し、これらの電子スイッチは、必要に応じて、トランスファキャパシタの端子を接続するよう働く。これらの電子スイッチは、クロック発生器３０の出力信号３１の制御下で、接続２２を介してスイッチ制御回路２０によって制御される。
【００２５】
フィードバック回路５０は、（出力基準１９に対する）出力供給１８を、電圧基準４０によって供給される基準電圧と比較する。フィードバック回路５０は、電力制御回路５を制御する制御信号を生成する。例となる実施形態で、スイッチドトランスファキャパシタ回路１０内の電圧を最小に保つことに重点が置かれる。事前の調整は、スイッチドトランスファキャパシタ回路１０に結合された電荷ポンプソースＶｃｐ８が所望の出力電圧を供給するのに必要とされるよりも大きくないことを確かにする。かかる前置調整トポロジの代替案として、前置レギュレータ１と同様の調整素子は、スイッチドトランスファキャパシタ回路１０の後であるが、出力供給接続１８及び１９の前に配置されてよく、制御信号６によって同様に接続されてよい。
【００２６】
［トランスファキャパシタのスイッチングトポロジ］
例となるトポロジを参照する前に、かかるトポロジの２つの分類の間の区別について記す。電荷ポンプトポロジの第１の分類は、制御専用クロック（control only clock）トポロジと呼ばれ、それらが電荷ポンプクロックと該クロックによって制御されるあらゆるトランスファキャパシタとの間で十分電流を運ばないという事実によって特徴付けられる。電荷ポンプトポロジの第２の分類は、電流搬送クロック（current transfer clock）トポロジと呼ばれ、それらが、トランスファキャパシタを介して出力へと最終的に運ばれる電流の一次ソースである電荷ポンプクロック出力を含むという事実によって特徴付けられる。
【００２７】
図１は、制御専用クロックトポロジの電荷ポンプの一例に係るブロック図である。スイッチは、必要とされるように（例えば、スイッチブロック１２及び１３によって表されるように）、トランスファキャパシタ１１の周りに配置されている。これらのトランスファキャパシタスイッチは、ソースからトランスファキャパシタへ、又はトランスファキャパシタから出力部へ電荷を結合する。スイッチ制御回路２０及び、特に、この制御回路を駆動する電荷ポンプクロック３０の出力３１は、トランスファキャパシタスイッチ（１２、１３）への制御信号しか供給しない。一部の有限電流はクロック出力３１及び制御回路２０からトランスファキャパシタ１１へ導かれる可能性があるが、この電流は十分ではなく、単に制御を提供するのに付随して起こる。例えば、スイッチがＦＥＴから成る場合に寄生ゲート容量に起因する電流、又はスイッチがバイポーラトランジスタを有する場合のベース電流は、付随的にトランスファキャパシタに入るが、トランスファキャパシタスイッチがトランスファキャパシタ１１の中及び外に意図的に導く電流と比較して大きくない。
【００２８】
図２Ａは、電流搬送クロックトポロジの電荷ポンプの単純な例を表すブロック図である。この電荷ポンプにおいて、電荷ポンプクロック３０００の出力３２は、平滑キャパシタ２８での蓄積のために、トランスファキャパシタ１１へ、最終的には出力供給２６に十分な電流を供給するように、トランスファキャパシタ１１の端子３４へ結合されている。スイッチブロック２４で表されるトランスファキャパシタ結合スイッチは、接続２２を介してスイッチ制御回路２０によって電荷ポンプクロックにより制御されてよい。しかし、トランスファキャパシタ結合スイッチは、また、直接的な制御ライン２２を必要とすることなくトランスファキャパシタ１１を介して電荷ポンプクロックにより制御可能であるデバイス（例えば、ダイオード接続のＦＥＴ）であってもよい。いずれの場合にも、この分類の電荷ポンプトポロジの特徴的な性質は、電荷ポンプクロック３００からの出力が直接的に十分な電流をトランスファキャパシタ１１に供給することである。
【００２９】
これら２つの分類の電荷ポンプの間の区別は、異なった電荷ポンプ及び、特に、異なった電荷ポンプクロックを比較する場合に混乱を避けるよう理解されなければならない。しかし、幾つかの点で、区別は大いに図面仕様の事項である。図２Ｂは、図２Ａの電荷ポンプクロック３００の内部ブロックを表し、プレクロック（pre-clock）ブロック３０３０の出力３０３１の制御下で公称クロック出力３２をソース接続Ｖｓ１３０１４又はソース接続Ｖｓ２３０１５のいずれか一方に結合するスイッチ３０１２を有する。従って、少なくともこのような例では、クロック設計詳細の観察は、図２Ａの電荷ポンプが、重要なスイッチング機能を「クロック」と称されるブロックに組み込むように単純に描かれている制御専用クロックトポロジと考えられることを可能にする。具体的に、プレクロック３０３０は、スイッチ３０１２を制御するが電流を（３２に接続されているが、図示されない）トランスファキャパシタに直接的に導かない出力３０３１を有する制御専用の電荷ポンプクロックであると見なされてよい。従って、３２を介するトランスファキャパシタ１１への電流は、プレクロック３０３０からは来ず、プレクロック３０３０の単なる制御下でソースＶｓ１３０１４及びＶｓ２３０１５から入来する。それにも関わらず、多くの電荷ポンプ参照は、このような再特徴付けを可能にする電荷ポンプクロック出力駆動回路の詳細を省略する。結果として、異なった参照において記載される電荷ポンプを比較する場合に、制御専用クロックトポロジと電流搬送クロックトポロジとの間の区別を念頭に置くことが重要である。
【００３０】
倍にされ且つ反転された出力を供給する例となるトランスファキャパシタスイッチングトポロジが、図３のブロック図で表されている。トランスファキャパシタ結合スイッチは、スイッチブロック３０２、３０４、３０６及び３０８によって表されており、それらは全て、（偶数時間スロット中の）位置Ａと（奇数時間スロット中の）位置Ｂとの間で交互に入れ替わると考えられてよい。従って、偶数時間スロット中、スイッチブロック３０２及び３０４は位置Ａにあるので、第１のトランスファキャパシタＴＣ１３１０は、ソース接続３１２（Ｖｃｐ）とソース接続３１４（０Ｖ）との間に結合されることによって、電圧Ｖｃｐに充電される。次の奇数時間スロットの間、４つ全てのスイッチブロックが位置Ｂになる。ＴＣ１３１０の正側端子は０Ｖに結合され、負側端子は中間点Ｖｉｎｔ３１６に結合され、従って、それは、十分なサイクル後、−Ｖｃｐの近くに駆動される。同じ奇数時間スロットの間、第２のトランスファキャパシタＴＣ２３１８は、ソース接続３１２（Ｖｃｐ）と中間電圧Ｖｉｎｔ３１６との間にスイッチブロック３０６及び３０８によって結合される。十分なサイクル後、負荷が過剰でないとすると、ＴＣ２３１８は、従って、ほぼ２×Ｖｃｐに充電される。偶数時間スロットの間、ＴＣ２３１８は出力３１４（ソース接続と同じ０Ｖ）と出力３２０（Ｖｏｕｔ）との間に結合される。出力３２０（Ｖｏｕｔ）から引き出される電流が過剰でない場合、十分なサイクル後、Ｖｏｕｔは−２×Ｖｃｐに近づく。図３に表される電荷ポンプブロックのトポロジは第１の制御専用クロックタイプであり、電荷ポンプクロックは十分な電流をトランスファキャパシタに供給せず、代わりに、制御信号のみをトランスファキャパシタスイッチに供給する。
【００３１】
図４は、例となるトランスファキャパシタスイッチング回路の幾つかの詳細を表す略ブロック図である。一般に、トランスファキャパシタＴＣ１３１０及びＴＣ２３１８は、図３に示されるように切り替えられる。しかし、図４の詳細な回路特性の多くは特異である。クロック出力は、約８ＭＨｚで、２つの相反する位相φ１及びφ２の形で供給される。ノイズの生成及び伝達を減らすよう、これらのクロック信号は、本明細書のいずれかの場所で記載されるように、有限な高調波成分を有するべきである。有限な高調波成分を達成するよう、波形は少なくとも角のない形状を有するべきである。より理想的には、有限な高調波成分は波形を実質的に正弦波状にする。また、高効率のために可能な限り堅固（hard）にＦＥＴを駆動するために、ＦＥＴの端子間の耐圧容量及び利用可能な電圧を考慮してできるだけ大きいピーク・ツー・ピーク電圧を有することが波形にとって望ましい。例となる実施形態で、クロック出力振幅は約２．４Ｖ（ピーク・ツー・ピーク）である。
【００３２】
この回路の詳細は、ほとんどの場合に出願人によって使用される半導体プロセスに特有であるが、当業者は難なく、異なった半導体プロセッシングパラメータを適合するよう、詳細を変更することができる。かかるプロセスは次のＦＥＴタイプを含み、これらから回路部品の大部分が製造される。ＮチャネルＦＥＴは、４５０ｍＶの公称閾電圧を有するレギュラー（Regular）Ｎ（ＲＮ）ＦＥＴと、７００ｍＶの公称閾電圧を有する高ドープ（High doping）Ｎ（ＨＮ）ＦＥＴと、９００ｍＶの公称閾電圧を有する濃酸素高ドープ（Thick oxide High doping）Ｎ（ＴＨＮ）ＦＥＴとを含む。ＴＨＮ ＦＥＴは、ＲＮ ＦＥＴ及びＨＮ ＦＥＴの２．７Ｖ耐圧と比較して、約３．６Ｖであるゲート耐圧を有する。デプリーションモード（Depletion-mode）Ｎ（ＤＮ）は、約−１Ｖの閾電圧を有する点を除いてＨＮ及びＲＮと同じであり、これにより、通常の環境下で十分に導通する。それは、標準的なゲート電圧耐性容量を有する。対応するＰチャネルＦＥＴは、−４００、−６００及び−８００ｍＶの公称閾電圧を夫々有するＲ（レギュラー）、Ｈ（高ドープ）、及びＴＨ（濃酸素高ドープ）Ｐ ＦＥＴを含む。ＩＮ、すなわち内在（intrinsic）ＦＥＴは約０Ｖの閾電圧を有してよい。
【００３３】
大部分のキャパシタは、１つの端子としてＤＮ ＦＥＴのドレイン及びソースを接続し、他の端子としてゲートを使用することによって、製造される。このようなキャパシタは、標準的なゲート電圧耐性容量にのみ等しい作動電圧を有する。キャパシタンスは、ＦＥＴキャパシタがバイアスをオフされる場合に低減し、これは、ソース及びドレインが連結されている（すなわち、キャパシタとして構成された）ＤＮ ＦＥＴが、そのゲートがチャネルよりも約１Ｖだけ負側に大きいように充電される場合に起こる。従って、調整は、大信号バイポーラ動作のために行われてよい。例えば、金属−絶縁体−金属（ＭＩＭ）キャパシタは、線形性が重大である場合に使用されてよく、あるいは、２つのＤＮ ＦＥＴデバイスは、線形性が懸念事項でない場合に逆並列に配置されてよい。他方で、ＩＮ ＦＥＴから形成されるキャパシタは、極めて非線形な特性を有する。すなわち、電圧が零（すなわち、閾電圧）になる場合に、チャネルは、キャパシタの面を生成するという点で実質的に有効でなくなり、従って、キャパシタンスは、より高い電圧でのキャパシタンスのおよそ２０％の極めて低い値になる。
【００３４】
図４のトランスファキャパシタスイッチング回路は、４つの電圧源レイル、すなわち、１．７Ｖから２．４Ｖまで制御可能である電圧Ｖｃｐ３１２と、０Ｖ３１４と、負荷に依存しておよそ−Ｖｃｐである中間電圧Ｖｉｎｔ３１６と、負荷に依存しておよそ−２×ＶｃｐであるＶｏｕｔ３２０とを有する。記載されるように、Ｖｏｕｔは、約２．４Ｖのソースに基づいて、必要に応じて、約１．７Ｖよりも大きいようＶｃｐを制御するフィードバックループによって少なくとも３．４Ｖ（負）の大きさを有するよう制御される。
【００３５】
ＴＣ１３１０の１つの端子は、交互に、ＰチャネルＦＥＴであるＨＰ４０２を介してＶｃｐ３１２へ、又はＮチャネルＦＥＴであるＨＮ４０４を介して０Ｖ３１４へ結合される。いずれのＦＥＴデバイスも、夫々結合キャパシタＣ４０６及びＣ４０８を介してデバイスのゲートへ容量結合される同じクロック信号φ１から駆動される。Ｃ４０６及びＣ４０８は、夫々、それらの対応するＦＥＴ ＨＰ４０２及びＨＮ４０４のゲート面積よりも約２３倍大きいゲート面積を有するＤＮ ＦＥＴとして製造されてよい。ＦＥＴデバイスは半時間のみ導通しているので、Ｃ４０６及びＣ４０８の実効キャパシタンスは、それらが駆動する対応するＦＥＴのゲートとソースとの間の実効キャパシタンスよりもおよそ４６倍大きい。Ｃ４０６及びＣ４０８のキャパシタンスは約０．７５ｐＦであってよい。
【００３６】
例となる実施形態で、ＨＰ４０２の実効ゲート寄生キャパシタンスは、結合キャパシタＣ４０６のキャパシタンスの約１／４６である。従って、容量性分圧は約２％だけ信号を減衰し、ＨＰ４０２のゲートでの信号はクロック電圧の約９８％である。しかし、ゲートバイアス電圧は、例えばバイアスインピーダンスＺ４１２を介してゲートへ結合されなければならない。Ｚ４１２が抵抗である場合、それは、望ましくは、ゲート駆動信号を有意に更に減衰させないように約４ＭΩでなければならない。ＦＥＴスイッチのゲイン並びにクロック信号φ１及びφ２の利用可能な大きさに依存して、これは問題とならないことがある。プロセス要因に依存して、幾つかの実施形態で、クロック動作周波数ｆ０において、ＦＥＴゲートでのクロック信号の減衰を制限する（すなわち、２０％、１０％、５％又は３％よりも小さい）ために線形インピーダンスを用いれば十分である。バイアスインピーダンスＺ４１２は抵抗であってよく、あるいは、ｆ０で十分に低い減衰を達成するよう誘導特性を有してよい。
【００３７】
他のＦＥＴスイッチの夫々は、また、同じようにφ１又はφ２によって駆動されるので、ゲイン値並びにそれらの対応するキャパシタンス及びバイアスインピーダンスの値は、ＨＰ４０２に関して記載される同じ考慮に従って選択される。通常、φ１及びφ２は同じ振幅を有し、夫々のＨＰ４０２、４１４、４１６及び４１８は略同じ特性を有するので、夫々の対応する結合キャパシタＣ４０６、４２０、Ｃ４２２及びＣ４２４は、夫々の対応するバイアスインピーダンスＺ４１２、Ａ４２６、Ｚ４２８及びＺ４３０並びに夫々のバイアス電圧ＲＰ＿Ｖｔ４１０、４３２及び４３４と同じように、同じ値を有する。
【００３８】
ＰチャネルＦＥＴと同じく、ＮチャネルＦＥＴスイッチＨＮ４０４、４３６、４３８及び４４０は、一般に、互いに略同じ特性を有する。結果として、バイアスインピーダンスＺ４４２、Ｚ４４４、Ｚ４４６及びＺ４４８、結合キャパシタＣ４０８、Ｃ４５０、Ｃ４５２及びＣ４５４、並びにバイアス電圧ＨＮ＿Ｖｔ４５６、ＨＮ＿Ｖｔ４５８及びＨＮ＿Ｖｔ４６０を含む対応する部品も互いに同じであってよい。
【００３９】
しかし、φ２をＨＰ４２６及びＨＮ４３８に結合することは、例となる半導体製造プロセスの通常の〜３ボルトＤＮ型ＦＥＴキャパシタよりも高電圧のキャパシタを必要とする。従って、これらの低電圧ＤＮ型ＦＥＴキャパシタは、実効電圧耐性容量を増大させるよう直列に配置される。回路構造に起因して、キャパシタ４２２及び４５４は例えばキャパシタ４０６等の他の結合キャパシタの２倍大きく作られ、キャパシタ４６２は４倍大きく作られ、それにより、ＨＰ４１６及びＨＮ４３８のゲートでの実効振幅は他のトランスファキャパシタスイッチＦＥＴのゲートの夫々での振幅とおおよそ同じである。Ｃ４６２とＣ４２２、Ｃ４５２との間の接合は、バイアスインピーダンスＺ４６４を介してＲＰ＿Ｖｔ４３２にその接合を結合することによって、中点電圧にバイアスをかけられる。
【００４０】
トランスファキャパシタＴＣ１は約１５から３０ｐＦであってよく、一方、ＴＣ２も１５から３０ｐＦであってよい。より大きなトランスファキャパシタは効率を高めるが、大きな半導体面積を必要とする。例となる実施形態において、ＴＣ１及びＴＣ２は、たった約２．７Ｖの作動電圧を有するキャパシタ接続のＤＮ ＦＥＴとして製造される。ＴＣ２に対する電圧ストレスは単一デバイスの耐性容量を超えるので、ＴＣ２は実際には直列に２つのキャパシタンスを用いて製造される。所与のキャパシタンスを得るよう、〜６ボルトＴＣ２は、従って、〜３ボルトＴＣ１よりも４倍大きい面積を必要とする。このような不利な面積条件を考慮して、ＴＣ１は比較的大きく作られてよく（約３０ｐＦ）、一方、ＴＣ２は１５ｐＦのままであり、従ってサイズはたった２倍である。特定の製造プロセスが不利な面積条件を有さない場合、ほぼ同じ係数だけ両デバイスを増大させることが、より有効である。
【００４１】
例えばＶｃｐ３１２と０Ｖ３１４との間に配置されたＨＰ４０２及びＨＮ４０４のように、低インピーダンスソースの間に配置されたトランスファキャパシタスイッチ対について同時の導通を回避することが重要である。この目的のために、両デバイスは、クロック駆動信号がその平均値と該値を下回る２００ｍＶとの間にある場合に、オフにされる。ＨＰ４０２のゲートでの平均又はバイアス電圧は、大きなバイアスインピーダンスＺ４１２を介してゲートに結合されるＲＰ＿Ｖｔ追跡ソース４１０によって制御される。しかし、ＨＰデバイスの閾電圧の大きさは、ＲＰデバイスのものより約２００ｍＶ大きい（〜−６００ｍＶ）ので、ＲＰ＿Ｖｔ追跡ソース４１０は、バイアス電圧を、ＨＰ４０２等のＨＰ ＦＥＴの閾電圧（〜−６００ｍＶ）よりも約２００ｍＶ小さく設定する（〜４００ｍＶ）。しかし、ＨＮ４０４等のＮ型ＦＥＴは、ＨＮ＿Ｖｔバイアス供給（ＨＮ４０４のためのＨＮ＿Ｖｔ４５６）によって約７００ｍＶのそれらの閾電圧へとバイアスをかけられる。従って、各ＦＥＴ対における両デバイスは、例となるクロック信号の１．２Ｖピーク波形においてクロック半周期の５％を僅かに上回るオフ時間（すなわち、ｆ０＝８ＭＨｚの場合に約３．３ｎｓ）に等しいクロック信号の範囲の約２００ｍＶ外でバイアスをオフされる。これらの集積回路内で物理的に近いデバイス間のパラメータのばらつきはごく小さく、動作条件にわたって互いに追随する傾向を有するので、この小さな公称オフ時間は適切である。
【００４２】
［アクティブバイアス抵抗器］
例となる電荷ポンプ回路において、トランスファキャパシタスイッチングＦＥＴのゲートで最大クロック信号振幅を保つことが望ましい。ゲート信号振幅を減衰させないよう、バイアスインピーダンスの大きさは、比較的大きく、例となる実施形態では理想的に約４ＭΩである必要がある。幾つかの半導体プロセスにおいて、大規模アクティブ回路のインピーダンスと比べて、かかる大きさの簡単な抵抗器はより大きなデバイス面積を占め、更に／あるいは、結果として得られるインピーダンスは制御するのがより難しい。アクティブバイアスインピーダンス回路は、有意な容量性部品を含む複素インピーダンスを有してよい。しかし、均一な発振信号を与えられる容量結合されたＦＥＴゲートで正確なバイアス電圧を確かにするアクティブ回路は、線形インピーダンスを全く示す必要がない。代わりに、完全に非線形なアクティブ回路がアクティブバイアス抵抗器（active bias resistor）として用いられてよい。
【００４３】
図５Ａは、端子Ａ５０２とＢ５０４と間に配置されている当該アクティブバイアス抵抗器回路の一例を概略的に表す。それは、定常状態動作においてほとんど電流を導かない極めて非線形なブリッジ回路である。十分な大きさの発振電圧が端子Ａ５０２とＢ５０４との間に現れるとすると、回路は、Ａ端子とＢ端子との間の交流ピーク電圧の大きさを一様にするよう、必要に応じて電流を導く。ピーク電圧が等しい場合、中点電圧も等しい。例となる実施形態において、端子電圧の１つはＤＣ値（Ｖｔ）であるから、回路は、他の端子の正側及び負側のピークがＤＣ値に関して正確にバランスをとられることを確かにするよう働く。
【００４４】
端子Ａ５０２での電圧が端子Ｂ５０４での電圧よりも大きい場合に、正側の半サイクルの間のピーク電圧の大きさをＶａｂｐとする。また、端子Ｂ５０４での電圧が端子Ａ５０２での電圧よりも大きい場合に、他方の負側の半サイクルの間のピーク電圧の大きさをＶｂａｐとする。正側の半サイクルの電圧がＴＨＮ５０８の閾値（約９００ｍＶ）を超える場合、ＴＨＰ５０６及びＴＨＮ５０８のＦＥＴはオンされ、直列接続されているＣ５１０及びＲ５１２をＡとＢとの間に結合する（Ｒ５１２は端子Ａ５０２に結合される。）。Ｃ５１０は、約０．５ｐＦのキャパシタ接続されたＤＮ ＦＥＴであってよく、且つ、Ｒ５１２は約９３．５ｋΩであるから、それらは、約３．４ＭＨｚで極を確立する直列ＲＣ回路を形成する。夫々の正側の半サイクルの間、Ｃ５１０は、Ｖａｂ（Ｖａｂ＞９００ｍＶ）の平均値を反映する電流を導く。同じことが、端子Ｂ５０４の電圧が９００ｍＶだけ端子Ａ５０２の電圧を超える場合に、負側の半サイクルの間に起こる。但し、Ｖｂａが０．９Ｖを超える場合には、ＴＨＰ５１４及びＴＨＮ５１６が導通する（ＴＨＰ５０６及びＴＨＮ５０８はオフである。）。従って、端子Ｂ５０４はＲ５１２に接続されるので、Ｖｂａ＞９００ｍＶの間、Ｃ５１０は、この期間中のＶｂａの平均値を反映する電流を導く。
【００４５】
Ｖａｂ（Ｖａｂ＞０．９Ｖ）の平均値がＶｂａ（Ｖｂａ＞０．９Ｖ）の平均値よりも大きい場合、更なる電流が正の半サイクルの間に端子Ａから端子Ｂへ流れて、Ｃ５１０での電圧を増大させる。Ｖｂａが依然としてＶａｂよりも小さいとすると、電流は負の半サイクルの間にＣ５１０から流れ出て、端子Ａから端子Ｂへと流れる正味の正電流と等しい、端子Ｂから端子Ａへと流れる正味の負電流を引き起こす。従って、夫々の半サイクルの間、正味の電流は、より高電圧の端子（その期間中、低い方の端子よりも０．９Ｖ以上大きいより高い平均電圧を有する端子）からより低電圧の端子（その期間中、より高電圧の端子よりも０．９Ｖ以上小さいより低い平均電圧を有する端子）へと移動する。ゲート接続された端子を通るＤＣ電流はないとすると、これは、ブリッジが導通している（すなわち、Ｖ＞０．９Ｖ）場合に、２つの端子を、夫々の半サイクルのその部分の間、全く同じ平均電圧とする。対称である正及び負の半サイクルを有する端子Ａ及びＢの間の如何なる波形に関しても、導通期間中の平均電圧を等しくすることは、夫々の端子電圧の全体の平均値を等しくすることと等価であり、２つの端子でのＤＣ又はバイアス電圧を一様にする。
【００４６】
端子Ａ及びＢの間の電圧が約９００ｍＶよりも小さい場合は、電流は全く流れない。閾値が超えられている時間中、Ｃ５１０は、両半サイクルの間、平均電圧へと充電しようとする。端子Ａ及びＢの間のピーク電圧が１．２Ｖであり、且つ、ＴＨＮ５０８及び５１６の閾値が０．９Ｖであるとすると、電流は、夫々の半波のおおよそ真ん中８０度の間流れ、Ｃ５１０は約１．１Ｖに充電する。各半サイクルにわたる平均電流は定常状態では当然ゼロであるが、流れる電流は非正弦波である。ＴＨＮ５１８及びＴＨＮ５２０のＦＥＴは、１．８Ｖの公称結合順方向電圧を有し、ピーク電圧の１つ、すなわち１．２Ｖが１．８Ｖに達する場合に大電流が流れることを可能にすることによって、迅速なバイアス調整を可能にする。
【００４７】
図５Ｂは、発振駆動信号の存在下でゲートにバイアスを設定する簡単な代替回路を表す。端子Ａ５０２での電圧が、ダイオード接続のＲＮ５２２（〜４５０ｍＶ）及びＲＰ５２４（〜４００ｍＶ）の結合された閾電圧の大きさだけ端子Ｂ５０４での電圧を上回る場合、電流は、Ｒ５２６（例えば、２００ｋΩ）によって制限されるように端子Ａから端子Ｂへ流れる。端子Ｂ５０４での電圧が、ダイオード接続のＲＮ５２８及びＲＰ５３０の結合された閾電圧の大きさだけ端子Ａ５０２での電圧を上回る場合、電流は、Ｒ５２６によって制限されるように端子Ｂから端子Ａへ流れる。従って、正味の電流は、他方の端子に対して僅かに大きい電圧を有する一方の端子から流れる。２つの逆並列のダイオード接続ＦＥＴ対の閾電圧の組合せは適切に整合されるので、２つの半サイクルの間の平均電流フローは、平均電圧がバランスを取られる場合に、釣り合う。
【００４８】
図５Ｃは、発振駆動信号の存在下でゲートにバイアスを設定する更なる代替回路を表す。図５Ａ及び図５Ｂとは異なって、図５Ｃは、端子Ａ５０２及びＢ５０４に対して完全に対称であり、２つの同一の回路がこれらの端子の間に逆並列に配置されている。また、図５Ｃの回路は、如何なる大きな抵抗器も全く必要としない。代わりに、電流制限は、スイッチドキャパシタ効果によって達成される。すなわち、電流は、入力信号の各サイクルにおいて小さなキャパシタを充放電することに依存する。
【００４９】
ＶＡ（Ａ５０２の電圧）がＶＢ（Ｂ５０４の電圧）を超える半サイクル毎に、たった約１２．５ｆＦのキャパシタＣ１５３２は端子ＡからＢへと結合される電荷を制限する。電荷は、ＦＥＴ５３６（正の半サイクルの間）又はＦＥＴ５３４（負の半サイクルの間）のいずれかを通る完全容量性変位電流であり、ダイオード接続のＦＥＴ５３６を通る正側半サイクル電流を反映するに過ぎないＦＥＴ５３８及び５４０を通る電流がなければ、ゼロ平均値を有する。ＦＥＴ５４０は必須ではないが、ミラーＦＥＴ５３８のＶｄｓチャネル変調を軽減する。ＶＢがＶＡを超える半サイクルに関して、Ｃ２５４２並びにＦＥＴ５４４、５４６、５４８及び５５０を有する逆並列の回路は、Ｃ１５３２並びにＦＥＴ５３４、５３６、５３８及び５４０と全く反対に動作する。
【００５０】
有用であるが必須でない回路の特定の特徴が存在する。一例として、Ｃ１５３２は、ソース及びドレインが連結されており、キャパシタとして構成されたＦＥＴである。例となる実施形態で、ＦＥＴはＩＮＡタイプであってよい。「ＩＮＡ」は、ＦＥＴが内在（intrinsic）Ｎチャネルであって且つサイズＡ（チャネル幅は１．４ミクロン、長さは２ミクロンであり、一般に、Ｗ／Ｌ＝１．４／２ミクロンと示される。）であることを示す。特定のプロセスにおいて、ＩＮタイプのＦＥＴは、約ゼロ電圧の閾電圧Ｖｔｈを有する。Ｖｇｓ（＝Ｖｇｄ）がＶｔｈ（ゼロ）よりも小さい場合、ＦＥＴのチャネルは実際上消失し、それにより、Ｃ１５３２のキャパシタンスは、Ｖｇｓがゼロよりも大きい場合のたった約２０％の大きさである。記載される例となる実施形態において、Ｃ１５３２は、Ｖｇｓ＞０Ｖの場合に約１２．５ｆＦのキャパシタンスを有するが、Ｖｇｓ＜０Ｖの場合にはたった約２．５ｆＦである。端子Ａ５０２及びＢ５０４の間の１つの典型的なＡＣ電圧は１．２Ｖピークであり、ＲＮタイプのＦＥＴは約０．７ＶのＶｔｈを有する。回復（recovery）の間、ＶＢがＶＡを超える場合、Ｃ１５３２は、最終的に、約−０．５Ｖの端子間負電圧をサポートする。しかし、この条件下で−０．５Ｖを確立するのに必要とされる電荷の量は、＋０．５Ｖを確立するのに必要とされる量のたった５分の１にすぎない。結果として、Ｃ１は、ＶＡが約０．２Ｖを超えた場合に、変位電流を必要とする微少電荷を有してリセット半サイクルを出る。そして、電流は、ＶＡが約０．６Ｖに増大するまで無視可能である。これは、サイクル毎の全体的な電荷移動を小さく保つのを助け、それにより、アクティブバイアス回路は、非常に大きな値の抵抗器に係る低電流消費を有する。しかし、それは、このような大きな値の抵抗器に比べてはるかに小さい集積回路面積しか必要としない。
【００５１】
図５Ｃの回路は、端子Ａ５０２及び端子Ｂ５０４の間に与えられる発振波形の振幅がＦＥＴ５３６及び５３８のＶｔｈ（相反する半サイクルに関してはＦＥＴ５４６及び５４８のＶｔｈ）よりも大きいピーク値を有する場合に、最も良く働く。なお、Ａ及びＢの間の発振波形の振幅に対する上限のみが、ＦＥＴ５３４及び５３６の最小閾電圧（相反する半サイクルに関してはＦＥＴ５４４及び５４６の最小Ｖｔｈ）だけ増大されたＣ１５３２及びＦＥＴ５４０（相反する半サイクルに関してはＣ２５４２及びＦＥＴ５５０）のブレイクダウン電圧である。
【００５２】
正側の半サイクルにおいて図５Ｃに表されるアクティブバイアス抵抗器によって導かれる電荷は、ＦＥＴ５３８でのミラー電流とＣ１５３２の変位電流との和である。変位電流は、Ｃ１５３２をリセットするよう負側の半サイクルの間逆流して、端子Ａ５０２から端子Ｂ５０４へ結合される正味の電荷としてＦＥＴ５３８でのミラー電流を残す。相反する半サイクルにおいて、正味の電流はＦＥＴ５４８を流れるミラー電流である。閾電圧が整合され、且つ、Ｃ１５３２のキャパシタンスがＣ２５４２のキャパシタンスと等しい限りにおいて、端子ＡからＢへ結合される電荷は、半サイクル振幅が同じである場合にのみゼロになる。そうでない場合には、正味の電流が流れ、バイアスをかけられているノードの平均電圧（例えば、ＶＡ）をバイアスソース電圧（例えば、ＶＢ）へと移動させる。通常、バイアスをかけられているノードは、比較的大きいＦＥＴのゲートである。
【００５３】
アクティブバイアス抵抗器は、従来のバイアス抵抗器と同じく、選択されたノードの電圧を、回路の一方の側に印加されているバイアス電圧の平均電圧と同じ平均電圧にさせる。しかし、アクティブバイアス抵抗器は、ノード電圧を、同じ機能を実行し同じ平均電流を導く従来の抵抗器よりも実質的に速やかにバイアスレベルに到達させる。図５Ｃに表されている実施形態は、このようなより高速な追随に特に適している。しかし、たとえ抵抗器が図５に表されている実施形態のために必要とされないとしても、抵抗器はこの回路に係る何らかの実施形態とともに用いられてよい。しかし、このような抵抗器はいずれも、１００ｋΩ、又は５０ｋΩ、又は２０ｋΩ、又は１０ｋΩ、又は１ｋΩを超えない最大値に制限されて良い。極めて小さい抵抗器が不利な条件を伴うことなく使用され得る。これは、そのような抵抗器は極めて小さい集積回路面積しか必要とせず、より大きな抵抗器が実質的な面積を占有するためである。
【００５４】
［Ｖｔトラッカ］
閾値設定回路は、単純に、制限抵抗を介してソース電圧に結合されるダイオード接続ＦＥＴであってよい。なお、バッテリ駆動デバイスのためのソース負荷を最小限とするよう制限抵抗は非常に大きい必要があり、そのため、ダイオード接続ＦＥＴは極めて低い電流で動作し、更に、大きな抵抗のための不利な面積条件が多くの半導体プロセスにおいて導入される。然るに、図６Ａ〜Ｄは、ソースからほとんど電荷を引き出すことなく（すなわち、低平均電流）、ＦＥＴにバイアス電圧を供給するスイッチドキャパシタ回路を概略的に表す。このとき、クロックは略正弦波状であってよい。図６Ａ及び図６Ｂは、夫々、ＨＮ ＦＥＴ及びＲＰ ＦＥＴにＶｔを供給するために単一クロック位相を用いるＶｔトラッカを示す。図６Ｃ及び図６Ｄは、夫々、ＨＮ ＦＥＴ及びＲＰ ＦＥＴによりロバストなＶｔを供給するために２つのクロック位相φ１及びφ２を用いるＶｔトラッカを示す。
【００５５】
図６Ａで、ＶＳＳ６０４に対するソースＶＤＤ６０２（２．５Ｖより低い）は、クロック電圧が約１．６Ｖ（Ｖｔ ＴＨＮ〜９００ｍＶｍＶｔ ＨＮ〜７００ｍＶ）に増大する場合に、ＴＨＮ６０８及びＨＮ６１０を介してＣ６０６（４ｆＦ）を充電し始める。ほぼ同時に、ＴＨＮ６１２はオンし、出力ＨＮ＿Ｖｔ６１４及び平滑キャパシタＣ６１６（２００ｆＦ）をＣ６０６及びダイオード接続ＨＮ６１６に結合する。これにより、出力レベルが設定される。Ｃ６０６は（ＶＤＤ−ＨＮ＿Ｖｔ）の電圧に充電し、必要とされる場合にＣ６１６に電流を供給する。クロック（２．４Ｖｐ−ｐ）が２．４Ｖピーク値を通り、約１．６Ｖに戻ると、ＴＨＮ６１２及び６０８並びにＨＮ６１０はオフし、ＴＨＰ６１８がオンし、Ｃ６０６を放電し、ＴＨＮ６０８及び６１２をより強制的にオフする。この状態は、クロックが約０Ｖの負ピーク値を通って約１．６Ｖに増大するまで優勢であり、クロックが約１．６Ｖに増大した時点で、他のサイクルが始まる。Ｃ６０６及びＣ６１６は、適切な面積のキャパシタ結合されたＤＮ ＦＥＴであってよい。
【００５６】
図６Ｂは、図６Ａと同類のＲＰ−ＦＥＴであるが、ＶＤＤ６０１は２．１Ｖよりも小さくなければならない。クロック信号がそのピーク（約２．４Ｖ）からＶＤＤを下回る約１．２Ｖまで落ちるとき、クロック信号は略正弦波状であってよく（すなわち、０．９Ｖより小さい）、Ｃ６２０（４ｆＦ）はＴＨＰ６２２（Ｖｔ〜８００ｍＶ）及びＲＰ６２４（Ｖｔ〜４００ｍＶ）を介して充電し始める。ＴＨＰ６２６はその後にオンし、出力電圧レベルを設定するダイオード接続ＲＰ６２４のドレインを出力ＲＰ＿Ｖｔ６２８及び平滑キャパシタＣ６１６へＴＨＰ６２２を介して結合する。クロック信号がＶＤＤ６０１を下回る１．２Ｖに戻るとき、ＲＰ６２４、ＴＨＰ６２２及びＴＨＰ６２６はオフする。ＴＨＮ６３２は、クロック信号が〜０．９Ｖに達するときにオンして、Ｃ６２０を放電する。ＴＨＮ６３２は、ＲＰ６２４、ＴＨＰ６２２及びＴＨＰ６２６がオフする前に有意にオンすべきではなく、そのため、ＶＤＤ６０１は２．１Ｖを超えるべきではない。
【００５７】
図６Ｃは、回路にパラメータ変動に対する更なる耐性を持たせるために２つの異なったバイアス点でクロック位相を用いるスイッチドキャパシタＨＮ＿Ｖｔトラッカを概略的に表す。クロック信号ｃｌｋ＿ｎ６３８が約１．１５Ｖを超える場合に、電源ＶＤＤ６０２／ＶＳＳ６０４はＲＮ６３４及びＨＮ６１０を介してＣ６０６（４ｆＦ）を充電し、ダイオード接続ＨＮ６１０のＶｔ設定ドレイン電圧はＲＮ６３４及びＲＮ６３６を介して出力ＨＮ＿Ｖｔ６１４及び平滑キャパシタＣ６１６（〜２００ｆＦ）に結合される。ｃｌｋ＿ｎ６３８は約２．４Ｖｐ−ｐの近似正弦波であってよく、ＶＳＳ６０４を上回るＨＮ＿Ｖｔの平均電圧（約７００ｍＶ）を有するようバイアスをかけられている。従って、ｃｌｋ＿ｎ６３８は、その１８０度正側半サイクルの真ん中約１３６度の間にのみ１．１５Ｖを超え、各端では約２２度の間非導通のままである。ＨＮ６１０は、ＨＮ＿Ｖｔの出力レベルを約７００ｍＶに設定し、ＲＮ６３４及び６３６の閾値は約４５０ｍＶである。ｃｌｋ＿ｐ６４０は、ＶＤＤ６０２を下回って約４００ｍＶであるＲＰ＿Ｖｔの平均電圧にバイアスをかけられている点を除いて、ｃｌｋ＿ｎ６３８と略同じである。クロック信号ｃｌｋ＿ｐ６４０がＶＤＤ６０２を下回って０．４Ｖよりも大きいとき、ＲＰ６４２がＣ６０６を放電するようオンであるから、ＲＮ６３４及び６３６並びにＨＮ６１０はオフでなければならない。この状態は、クロック波形の負側のほぼ半サイクル全体にわたって存在する。ｃｌｋ＿ｎ６３８はクロック出力に容量結合されてよく、本願で記載されるアクティブバイアス抵抗器をｃｌｋ＿ｎ６３８とＨＮ＿Ｖｔ６１４との間に配置することによってバイアスをかけられてよい点に留意すべきである。同様に、ｃｌｋ＿ｐ６４０は、他のキャパシタによって同じクロック出力に容量結合されて、図６Ｄのｃｌｋ＿ｐ６４０と出力ＲＰ＿Ｖｔ６４８との間にアクティブバイアス抵抗器を配置することによってバイアスをかけられてよい。
【００５８】
図６Ｄは、図６ＣのＨＮ＿Ｖｔトラッカとは逆関係のＲＰ＿Ｖｔ追跡回路を概略的に表し、２つのクロック信号（ＨＮ＿Ｖｔにバイアスをかけられた）ｃｌｋ＿ｎ６３８及び（ＶＤＤ６０２に対してＲＰ＿Ｖｔにバイアスをかけられた）ｃｌｋ＿ｐ６４０を使用してよい。ｃｌｋ＿ｐ６４０がＶＤＤ６０２（バイアスレベルを０．４Ｖ下回る。）を下回って約０．８Ｖよりも大きいクロック負側半サイクルの部分の間、Ｃ６２０（４ｆＦ）は閾値設定用ダイオード接続ＲＰ６２４及びＲＰ６４４を介して充電し、ＲＰ６４６はＲＰ６２４のドレインを出力ＲＰ＿Ｖｔ６４８及び平滑キャパシタＣ６３０に結合する。正側のクロック半サイクルの間、ｃｌｋ＿ｎ６３８がそのバイアスレベルＨＮ＿Ｖｔ（約０．７Ｖ）よりも大きいとき、ＨＮ６５０は、Ｃ６２０を放電するようオンされる。ＨＮ６５０はクロック正側半サイクルのほぼ全体にわたってオンであるが、ＲＰ６２４及び６４４と同時に導通しない。ＲＰ６４６は、クロックが約４００ｍＶであるか又はそのバイアス点を更に下回るときにのみオンであり、クロック信号の負側半サイクルの各端で約２０度の間非導通のままである。
【００５９】
［電荷ポンプ出力制御フィードバック回路の詳細］
図１のブロック５０は、電荷ポンプからの出力１８及び１９を、ブロック４０によって供給される基準電圧と比較し、その誤差から前置調整回路５を制御する電圧６を生成する積分増幅器である。如何なる適切な差動入力演算増幅器もブロック５０に使用されてよいが、例となる実施形態は、図７、特に、差動コモンモード制御演算トランスコンダクタンス増幅器（ＣＭ＿ＯＴＡ）で概説されるように、この機能のために或る独自の回路を用いる。
【００６０】
図７の積分増幅器の全体は、差動入力７１２及び７１４と、非反転及び反転差動出力７１６及び７１８と、ＣＭ＿ｔｕｎｅ入力電圧が増大する場合に出力７１６及び７１８の間の出力コモンモード電圧を低減するＣＭ＿ｔｕｎｅ入力７２０とを有する差動ＣＭ＿ＯＴＡ７１０を有する。差動ＣＭ＿ＯＴＡ７１０の肯定出力７１６は、事前の調整（図７には図示せず。）を制御するよう出力駆動信号を供給する。差動ＣＭ＿ＯＴＡ７１０のゲインは、積分増幅器５０内の内部コモンモードフィードバックループによって制御される。
【００６１】
コモンモードフィードバックループは、ＣＭ＿ＯＴＡ７１０の差動出力のコモンモード電圧を調整するよう必要に応じてＣＭ＿ｔｕｎｅ入力部７２０を駆動し、それにより、負側差動出力７１８は肯定差動出力７１６と同じ平均値を有する。ユニティ・ゲイン・バッファ７３０は、ＣＭ＿ＯＴＡ７１０の肯定出力７１６の電流制限されたものをレンジリミッタ７４０に供給する。単純なシングルエンドのＯＴＡ７５０は、ＣＭ＿ＯＴＡ７１０の反転出力７１８と非反転出力７１６のレンジ制限されたもの７４２との間の差を積算する増幅器７６０として構成される。増幅器７６０のゲインの大きさは、この回路が扱う電荷ポンプの動作周波数ｆ０（約８ＭＨｚ）を若干下回る約５ＭＨｚの、Ｃ７６６（３００ｆＦ）によって設定される周波数を上回って、Ｒ７６２（２００ｋΩ）及びＲ７６４（１００ｋΩ）によって０．５に制限される。例となる実施形態において、増幅器７１０、７３０及び７５０の出力の夫々は、約２μＡよりも小さい電流駆動容量を有する。ＣＭ＿ＯＴＡ７１０の反転出力７１８と接地との間の小さいキャパシタ（〜１００ｆＦ。図示せず。）は、制限された電流容量を考慮して、追加の安定のために高周波ループゲインを低減するのに有用である点に留意すべきである。
【００６２】
数１０ｍＶよりも大きい差動入力が飽和してフィードバックをロックアップすることができるように積分器５０は高いゲインを有して動作するよう設計されるので、出力レンジリミッタ７４０がしばしば必要とされる。図８は、適切なレンジ制限回路を概略的に表す。レンジ制限出力信号７４２は、上限電圧８０２及びＤ８０４の順方向電圧の和よりも正側に大きくなることを妨げられ、且つ、下限電圧８０６からＤ８０８の順方向電圧を引いたものよりも負側に大きくなることを妨げられる。Ｄ８０４及びＤ８０８はダイオード接続のＦＥＴ、例えば、約４００ｍＶの順方向電圧を有するＲＰ ＦＥＴであってよい。ＲＮ８１０（Ｖｔｈは約４５０ｍＶ）は、ＲＮ８１４のカスコード構成によってｂｉａｓｎ２８１６によって設定されるレベルに制御されるＲＮ８１０のドレイン電圧を有して、電流設定電圧ｂｉａｓｎ１に基づいて約１．５マイクロＡの電流を設定する。ＲＰ８１８及びＲＰ８２０は、例となる実施形態においてダイオード接続され、上限電圧８０２がＶＤＤを下回って約８００ｍＶよりも小さい場合に、ＲＮ８１０によって設定される電流の全てを導く。７４２での信号は、Ｄ８０４の順方向電圧を超えてその電圧を上回る。すなわち、言い換えると、信号７４２の正側の偏位は約ＶＤＤ−４００ｍＶに制限される。
【００６３】
信号７４２は、同様に、ｂｉａｓｐ２８２８によって制御されるカスコードＲＰ８２６によって供給されるドレイン電圧を有して、ｂｉａｓｐ１８２４に基づいてＲＰ８２２によって供給される全ての電流をシンクすることなく、下限電圧８０６を下回ってＤ８０８の順方向電圧（約４００ｍＶ）よりも低くないよう制限される。より高い、ＲＰ８３２のゲートに印加されるＶｌｏｗ１８３０、及びＲＰ８３６のゲートに印加されるＶｌｏｗ２８３４は、下限電圧８０６を設定する。信号７４２は、Ｄ８０８に順方向バイアスをかけるほど十分低くなる場合にクリッピングされる。
【００６４】
［コモンモード電圧制御可能差動ＯＴＡ］
図９は、図７の差動ＣＭ＿ＯＴＡ７１０の例となる詳細を概略的に表す。正側の差動入力対ＦＥＴ９０２及び９０４の電流は、カスコードＲＮ９０８と協働してＲＮ９０６によって、２μＡよりも小さく設定される。ＦＥＴ９０２は、電流ミラー検知デバイスＲＰ９１０に電流を確立する。電流ミラーは、ＦＥＴ９０４のドレインに与えられる電流に、ＲＰ９１０によって導かれる電流を実質的に反映させる。しかし、ＲＰ９１０を通って導かれる電流（検知電流）と、ＦＥＴ９０４のドレインでの出力に運ばれる電流（ミラー電流）との間の比は、コモンモード制御入力ＣＭ＿ｔｕｎｅ９１２に与えられる電圧によって連続的に制御されてよい。通常のコモンモードフィードバックはロー（ｌｏｗ）に保たれたＣＭＦ＿ｏｎ９１４によって有効にされるとすると、ＲＰ９１６によって与えられる約１／２の固定反映比率は、ＲＰ９１８及び９２０での更なる反映的電導によって増大されてよい。ＣＭ＿ｔｕｎｅ９１２がＲＰ９２２を完全にオフするほど十分に高い場合、２：１の電流ミラー比に関して、ＲＰ９１６は半分のサイズであり、ＲＰ９１０で検知される（ＲＰ９１０によって導かれる）電流の約半分の電流を反映する。しかし、ＣＭ＿ｔｕｎｅ９１２が極めて低い場合、ＲＰ９１６、９１８及び９２０の総面積はＲＰ９１０の面積の２倍であるから、ＲＰ９１６、９１８及び９２０は１：２の電流ミラー比だけ増大されたＲＰ９１０の電流を反映する。ＣＭ＿ｔｕｎｅ９１２が低下するにつれて、ＲＰ９１８及び９２０は、検知デバイスＲＰ９１０の電流よりも漸進的により大きい倍数の電流を反映する。このように、ＣＭ＿ｔｕｎｅは、約１：２から約２：１までの範囲にわたって差動入力対９０２及び９０４の実効電流ミラー比率を制御することができる。
【００６５】
ＯＴＡ（ＯＴＡ−ｄｉｆｆ ａｍｐ）内の差動増幅器回路は、コモンエミッタ又はコモンソース構成で接続されているトランジスタ（例えば、９０２及び９０４）の入力差動対の夫々への入力を有する回路である。コモンソースは、おおよそ電流源のように振る舞う回路（例えば、適切にバイアスをかけられたＲＮ９０６及び９０８）に結合される。このようなＯＴＡ−ｄｉｆｆ ａｍｐは、入力差動対デバイスの夫々のドレイン又はコレクタに結合されている２つのブランチを有する。通常、ブランチの一方は、電流ミラーのための電流検知素子（例えば、ＲＰ９１０）を通って電流を導き、他方のブランチは、例えば、検知デバイスによって生成されたゲート電圧にバイアスをかけられた同等のデバイスを有することによって、検知素子によって導かれる電流を反映するミラーリング（mirroring）電流からミラー（ド）（mirrored）電流を受け取る。通常、ミラーリング回路は、検知デバイスを厳密に整合させて、約１：１のミラー比率を設定する単一デバイスである。なお、可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐと呼ばれる回路において、検知電流とミラー電流との間の実効比は必ずしも１：１であるわけではなく、それは制御入力に基づいて連続的に変更される。それを達成する１つの方法は、検知回路と比較してミラーリング回路の有効サイズを制御することである。図９で、例えば、デバイス９１６、９１８及び９２０は全て、ミラーリング回路の部分であってよい（ＲＰ９３２がバイアスをかけられている場合）。しかし、ＲＰ９２２のドレイン電圧はＲＰ９１８及び９２０によってこのようなミラーリング回路に有効な貢献を与える。このようにして、ＲＰ９２２のドレイン電圧を制御することは、実効電流ミラー比率を連続的に制御することができる。電流ミラー比率を変更する代替の方法は、一方のブランチにおいて単純なミラーリング回路（例えば、単一ＦＥＴ）を使用し、且つ、検知回路の実効サイズを変更し、又は導かれて検知デバイスによって検知されるブランチ電流の割合を変更しながら、他方のブランチで電流検知回路を制御可能に平行させ又は短絡することである。この代替案は図１１に表されている。
【００６６】
このようにして、可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐは、差動入力対トランジスタの一方のブランチで検知される電流と、検知された電流を反映する他方のブランチでのミラー電流との間の比を実質的に制御する信号を印加される追加の可変比率電流ミラー入力ノードを有する。このようなＯＴＡ−ｄｉｆｆ ａｍｐでの可変比率電流ミラー入力は、例えば、ＯＴＡ−ｄｉｆｆ ａｍｐのゲインに作用するために、又は一方のブランチから取り出される出力電圧レベルを制御するために、使用されてよい。図９の回路は、例えば、差動出力のコモンモード電圧を制御するために２つの異なった可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐを用いる。
【００６７】
図９で、ＦＥＴ９０２及びＦＥＴ９０４のゲートは、第１の差動入力対のための夫々プラス入力（ｉｎＰ）及び反転入力（ｉｎＮ）である。ＦＥＴ９２５及び９２４のゲートは、第２の差動入力対のための夫々プラス入力及び反転入力である。ＣＭ＿ＯＴＡの非反転出力（ｏｕｔＰ）９２６は、第１の入力差動対のＦＥＴ９０４のドレインにあり、一方、反転出力（ｏｕｔＮ）９２８は、第２の入力差動対のＦＥＴ９２５のドレインにある。ＲＰ９３０は、第２の差動増幅器回路の電流ミラーのための電流を検知する。
【００６８】
ＲＰ９３２及びＲＰ９３４は、ＣＭＦ＿ｏｎ入力９１４での高（high）電圧によってオフされる場合に、両方の差動回路におけるミラーリングＦＥＴのうちの最も大きいもの（ＦＥＴ９２０及び９４０）に電流が流れないように、両方の差動対回路において働く。第２の差動対回路において、ＲＰ９３６、９３８及び９４０は、第１の差動対回路におけるＲＰ９１６、９１８及び９２０によって果たされるのと同じ目的を果たす。第２の差動対回路におけるＲＮ９４２及び９４４は、また、第１の差動対回路のＲＮ９０６及び９０８と同じように機能する。例となる実施形態において、ＲＰ９１６及び９１８並びに９３６及び９３８は夫々、対応する電流設定用ＦＥＴであるＲＰ９１０及び９３０の半分の実効サイズを有する。ＲＰ９２０及び９４０はＲＰ９１０及び９３０とサイズが等しい。従って、ＲＰ９３２及び９３４がオフされ、ＲＰ９２２が完全にオンされる場合に、夫々の電流ミラーは約１：１の比率で固定される。例となる回路で、ＣＭＦ＿ｏｎ９１４が無効にされる（ハイである）場合、ＣＭ＿ｔｕｎｅは依然として電流ミラー比率に対して何らかの影響を持ち、電流ミラー比率を約１：１に固定するよう十分に低くされるべきである。
【００６９】
可変電流ミラー比率は、ＲＰ９２２によって両方の差動入力対について制御される。各差動回路の非出力ブランチ（ＲＰ９１０及び９３０）における電流は、夫々の電流ミラーについてセンサによって検知される電流であり、一方、出力９２６及び９２８は、夫々、選択可能なＦＥＴ９１８及び９２０並びに選択可能なＦＥＴ９３８及び９４０に接続されている。従って、ＲＰ９２２の導通性を高めることは、両方の出力ｏｕｔＰ９２６及びｏｕｔＮ９２８の電圧レベルを高めるとともに、コモンモード出力電圧を増大させる。ＲＰ９２２の導通性が弱まる場合に、反対のことが起こる。このように、ＲＰ９２２は、図９の差動出力ＣＭ＿ＯＴＡのコモンモード出力電圧を制御する。
【００７０】
再び図７のコモンモード制御ループ５０を参照すると、ＣＭ＿ＯＴＡ７１０のコモンモード電圧は、差動出力７１６及び７１８の平均電圧の間の中点である。肯定出力７１６は増幅器７６０の反転接続に結合されているので、ＣＭ＿ｔｕｎｅ７２０は肯定出力７１６とは逆に変化し、従って、出力コモンモード電圧は肯定出力７１６に追従する。コモンモード電圧は、肯定出力７１６のＤＣレベルに等しいよう駆動される。これは、反転出力７１８のＤＣレベルが肯定出力７１６のＤＣレベルに等しい場合に起こる。これら２つの状態は等価であるから、それは、反転出力７１８が肯定出力７１６と同じ平均電圧を有するまで単にコモンモード電圧を駆動することによって、達成可能である。コモンモード制御ループ５０は肯定出力７１６を更に増大させるので、それを最初に増大させる信号に関して、ループは、特に、より低い周波数で、ＣＭ＿ＯＴＡ７１０のゲインを増大させる。結果として、ＣＭ＿ＯＴＡ７１０は、低周波入力オフセットのために極めて大きいゲインを有して、積分器のように機能することができる。
【００７１】
可変比率電流ミラーＯＴＡ−ｄｉｆｆ ａｍｐは、特に、より低い周波数で、増幅器におけるゲインを増大させるためにＣＭ＿ＯＴＡ７１０で用いられる。しかし、ＣＭ＿ＯＴＡは、図１０に表されるように、差動出力コモンモードレベルを何らかの所望のレベルに設定するために用いられてよい。図７で見られる差動ＣＭ＿ＯＴＡ７１０は、肯定出力７１６及び反転出力７１８を有する。Ｒ１０１及び１０２によって確立されるコモンモード出力電圧は、任意の高周波ゲイン設定抵抗Ｒ１０５とともにＣ１０４によって積分器として構成されるシングルエンドのＯＴＡ７５０によって、任意に選択された電圧１０３（通常、出力レンジ中点）と比較されてよい。
【００７２】
図１１は、差動増幅器回路における可変電流ミラーの代替の構成を概略的に表す。図１１で、コモンモード制御電圧ＣＭＣＶ１１１は、コモン出力モード電圧がＣＭＣＶ１１１に追従する傾向を有しながら、ＣＭ＿ｔｕｎｅとは逆向きである傾向を有するので、図９のＣＭ＿ｔｕｎｅと同じ極性を有する。ＨＰ１１２は、ＲＰ１１３及び１１４の組合せの実効サイズを制御する。これは、ミラー比率を変化させる１つの方法である。また、ＲＰ１１３がバイアス設定用ＦＥＴ ＲＰ１１４の周囲の電流を単に吸い上げることも可能である。それにより、ＲＰ１１５からのミラー電流は、ｄｉｆｆ ａｍｐの“＋”ブランチにおける電流の部分のみを反映する。用途に依存して、ＲＰ１１３は、例えば、ＲＰ１１４の３倍のサイズであってよく、一方、ミラーリングＦＥＴ１１５はＲＰ１１４の２倍のサイズであってよい。イネーブル入力が加えられてよく、ミラー比率は、図９においてこれらの機能を実行する回路と同じく、１：１に固定可能とされる。
【００７３】
上述される図１１の可変比率電流ミラー回路は、図９に表されるような差動ＣＭ＿ＯＴＡにおける対応するミラー部品に取って代わるために使用されてよい。しかし、ＣＭＣＶ入力の反転のために、かかるＣＭ＿ＯＴＡが図７に表されるように用いられる場合には、増幅器７６０の極性も反転される。
【００７４】
図１１は、手頃なサイズにされた高抵抗値抵抗器を有するプロセスに適した簡略化された回路を表す。これによって、可変比率電流ミラーを有する単一差動増幅器野毛員は高められる。抵抗１１６及び１１７はＣＭＣＶ１１１の範囲をＶＯの関数として設定し、一方、それらはＲ１１８及びＣ１１９とともに動作して、安定性のために必要に応じて高周波でゲインをロールオフする。ＨＰ１１２をより高い閾値によって置換すると、より低いゲインのＴＨＰ ＦＥＴは、短絡Ｒ１１６及び開放Ｒ１１７がゲインを犠牲にしてサイズ要求下げることを可能にする。多くの半導体プロセスにおいて、部品Ｃ１１９並びにＲ１１６、１１７及び１１８の幾つか又は全てをアクティブ部品と交換して、同じか又はより良い結果を生み出すことは、より実際的であってよい。
【００７５】
入力電圧によって制御される可変比率電流ミラーを有するシングルエンドの差動増幅器は、多くの他の目的に適する。例えば、それらは、入力不均衡又は電圧オフセットの影響を無効化するために使用されてよい。それらは、また、差動増幅器回路によって増幅される信号を独立に変調するために第３の入力として用いられてよい。このような入力の極性は、図９又は図１１で見られるような可変比率電流ミラーを使用することによって選択されてよい。
【００７６】
［低ノイズ差動電荷ポンプクロック］
正弦波（又は正弦波状）電荷ポンプクロック信号は、スプール（spurs）及び不要な高調波ノイズを生成することなく電荷ポンプを制御するのに極めて有用である。しかし、スイッチングデバイスを駆動するために正弦波クロック信号を用いることには幾つかの欠点が存在する。スイッチングが波形中点の近くで起こる場合には、ピーク・ツー・ピーク波形のおおよそ半分の振幅しか制御ノードをその導通電圧範囲へと駆動するために利用可能でないから、利用可能なクロック出力振幅は、十分な駆動レベルを達成するために用いるのは困難である。複数のクロック位相を用いることは幾つかの電荷ポンプ設計配慮を簡単にすることができるが、通常は、異なったクロック出力位相間のタイミング及び／又は振幅関係を正確に制御する必要性を伴う。
【００７７】
一般に、クロック出力を正弦波に近づけることにより、生成される不要な電気ノイズの量は低減される。完璧な正弦波出力は可能でないが、波形品質は、回路の意図された使用のために適切な性能を提供するよう選択されるべきである。クロック出力は実質的に正弦波状であるよう求められるが、設計者は、どの程度出力を正弦波状にすべきかをほぼ任意に選択することができる。夫々の改善は、幾つかのノード又は場所での電気ノイズの低減をもたらすが、夫々の改善は、設計努力及び集積回路面積の使用等で見られる追加のコストを招く。
【００７８】
様々なパラメータが、バイアス生成又は他の供給電圧生成によって生じる特定のノイズ問題を解決するのに適したクロック波形を定義するために用いられてよい。動作周波数ｆ０で完全な正弦波と比較されるクロック出力の全高調波歪みのパラメータは、基本周波数ｆ０での電力によって割られる、波形に含まれるｆ０の全ての高調波における電力の和として定義される。その定義を用いると、様々な実施形態において、波形は、−５ｄＢ、−１０ｄＢ、−２０ｄＢ又は−３０ｄＢよりも大きくないＴＨＤを有するよう有効に制限されてよい。幾つかの用途で、三次高調波は特に関心が持たれ、別の実施形態は三次高調波に、ｆ０での基本電力に対して僅か−２０ｄＢ、−３０ｄＢ、−４０ｄＢ又は−５０ｄＢであるよう求める。また、基本周波数の各高調波の振幅が少なくとも２０、３０又は４０ｄＢ／ｄｅｃａｄｅだけロールオフされるようにクロック波形を制御することが有用である。このようにして、８ＭＨｚの基本動作周波数ｆ０及びその８ＭＨｚ正弦波成分についての振幅Ａ１を有する波形に関して、ｆ０に整数Ｎを乗じた周波数Ｎ×ｆ０での全ての正弦高調波の振幅ＡＮは、２０、３０又は４０ｄＢ／ｄｅｃａｄｅだけ低減されてＡ１よりも大きくないよう求められてよい。すなわち、夫々の量についてｄＢ又はｄＢＡを用いると、高調波振幅は、［ＡＮ≦Ａ１−２×Ｎ］又は［ＡＮ≦Ａ１−３×Ｎ］又は［ＡＮ≦Ａ１−４×Ｎ］であるように制限される必要がある。明りょうさのために、最後の式を展開すると、［ＡＮ（ｄＢＡ）≦Ａ１（ｄＢＡ）−４×Ｎ（ｄＢＡ）］である。代替的に、高調波成分の振幅は、（電圧において）次のように、すなわち［ＡＮ≦Ａ１／Ｎ／ｍ］のように制限されてよい。この式において、環境に依存して、ｍは０．７、１、１．５、２、２．５、３、４又は６に等しい必要がある。これらの変化する品質レベルのどれがクロック波形のために必要とされるのかは、通常、所望の放射制限と組み合わされる特定のハードウェア実施に基づいて、問題に依存する。本願で記載される実施形態は、この問題を解決するために用いられる。
【００７９】
電荷ポンプ回路内の多くの異なったポテンシャルに必然的に配置されるスイッチングデバイスを制御するためのクロック信号の容量結合は、適切なキャパシタに必要とされる比較的大きな半導体面積を正当化するのに十分都合がよい。しかし、一般に、正弦波信号の容量結合は、クロック波形全体の半分（一般に、クロック信号の正又は負の半サイクル）のみを有してスイッチングデバイスをオンに駆動することを伴う。従って、供給電圧が小さい場合、電荷ポンプスイッチングデバイスに十分な駆動電圧を供給することは容易でない。従って、２つの相反する正弦波状の位相を有するだけでなく、利用可能な供給電圧にほぼ等しいピーク・ツー・ピーク振幅を有する電荷ポンプクロック信号を供給することが有益である。
【００８０】
低ノイズ電荷ポンプクロックの幾つかの例となる実施形態は、差動インバータ段を用いる。差動段は、ほぼ電源レイルにまで及ぶ大振幅信号を確かにするとともに、当然に相補出力を供給するよう設計されてよい。低ノイズ動作は、各段における各インバータに電流制限を課すことによって促進される。正弦波状出力、すなわち、動作周波数ｆ０を超えた高調波成分をごく僅かしか有さない何らかの出力は、リング発振器において５よりも少ないインバータ段を用いることによって、より容易に生成されてよい。差動リング発振器は、従来のリング発振器に係る教示に反して、リング発振器が、奇数個及び偶数個の両方を含む任意の個数の段を有することを可能にする利点を有する。低ノイズ電荷ポンプクロックの幾つかの実施形態は、２、３又は４のインバータ段を有する差動リング発振器を有してよい。
【００８１】
奇数個のインバータ段を有する差動リング発振器は無条件に発振するが、１つのインバータ段に含まれる２つのインバータはコモンモード出力、すなわち、その２つの出力で各時点において逆ではなく同じ電圧を有することが可能である。従って、奇数個の段（例えば、三段）を有する差動リング発振器は、各インバータ段の２つのインバータが反対の位相であることを確かにする方法から利点を得ることができる。単一インバータ段におけるこのような分相回路で十分であるが、他の段における位相制御回路も有効である。
【００８２】
逆並列のインバータロック回路を含む差動インバータ段の例となる設計が図１２Ａに表されている。ＴＨＰ１２１及びＴＨＮ１２２は、正側反転出力ｏｕｔＮ１２４への正側入力ｉｎＰ１２３の基本インバータを形成し、一方、ＴＨＰ１２５及びＴＨＮ１２６は、反転（すなわち負）入力ｉｎＮ１２７から反転（従ってこの場合には正）出力ｏｕｔＰ１２８までの相補インバータとして構成される。インバータの駆動容量を制限して、出力遷移を遅く且つ滑らかにするために、両インバータは、ＲＰ１２９及び１３０を有する電流制限回路を介してＶＤＤに結合され、且つ、ＲＮ１３１及び１３２を有する電流制限回路を介してＧＮＤに結合される。ＲＰ１２９及びＲＮ１３１は夫々バイアス電圧ｂｉａｓｐ１及びｂｉａｓｎ１に基づいて電流を設定し、一方、ＲＰ１３０及びＲＮ１３２はカスコード接続において構成され、夫々ｂｉａｓｐ２及びｂｉａｓｎ２によってバイアスをかけられて、電流ソース感度を出力電圧に制限する。電流設定用ＦＥＴであるＲＰ１２９は、ＲＰ１３０のドレインでの電圧に関わりなく、ほぼゼロのドレイン電圧で動作するので、このカスコード構成の電流源は、ＲＰ１３０のドレインがほぼＶＤＤである場合でさえ電流を供給することができる。同様に、カスコード構成のＲＮ１３１及び１３２は、接地の手前数ｍＶまでのＲＮ１３２のドレインにおける全出力電圧にわたって正確な電流を供給することができる。このようにして、出力波形は、接地に対して供給電圧ＶＤＤにほぼ等しいｐ−ｐ電圧を達成するよう調整されてよい。それらのＦＥＴ１２１〜１２２、１２５〜１２６及び１２９〜１３２は、肯定入力１２３及び反転入力１２７並びに肯定出力１２４及び反転出力１２８を有する完全なる基本の差動インバータ段を構成する。
【００８３】
図１２Ａの残りの回路は、奇数個の段を有する差動発振器の１又はそれ以上のインバータ段に組み込まれる逆並列結合を構成する。奇数個の段を有する差動リング発振器の非反転セクション及び反転セクションは、互いに対して何らかの位相関係で動作することが可能であり、従って、それらの位相が１８０度で分離されることを確かにする何らかの対策が必要とされる。ＴＨＰ１３３及びＴＨＮ１３４を有する第１のインバータは、ＴＨＰ１３５及びＴＨＮ１３６を有する第２のインバータと交差結合されている。これらのＦＥＴ１３３〜１３６は、段の一次インバータのＦＥＴ１２１〜１２２及び１２５〜１２６と比較して小さくされてよい（例えば、７０％の大きさ）。より重大なことには、これらの逆並列インバータをＶＤＤ及びＧＮＤに結合する電流源は、一次インバータセクションに供給されるよりもはるかに小さい電流に関して設計されてよい。例となる実施形態において、逆並列インバータのための別個の電流源は、夫々、一次インバータ電流源の４分の１の電流レベルを供給するよう構成されてよい。ＲＰ１３７及び１３８並びにＲＮ１３９及び１４０は、夫々、ＲＰ１２９及びＲＮ１３１の約４分の１に電流レベルを設定し、一方、ＲＰ１４１及び１４２並びにＲＮ１４３及び１４４は、電流設定デバイスのドレイン電圧を制御するようカスコード接続されている。一次インバータが並行して発振している場合、それらは電流源１２９〜１３０及び１３１〜１３２からの電流を供給すべきであるが、その場合でさえ、逆並列インバータ電流源として利用可能な電流の２倍の電流を有する。一次インバータが相反する位相で適切に発振している場合、その段の２つのインバータセクションは同じ電流源を同時には使用しない。
【００８４】
図１２Ｂは、逆並列インバータロック回路を含む差動インバータ段の代替実施である。それは、主として、インバータ段を電流制限する方法において、図１２Ａと相違する。図１２Ａで、ＦＥＴ１２９〜１３０を通る単一電流源は、両方の一次インバータのためのソース電流をＦＥＴ１２１及び１２５のソースに供給し、一方、ＦＥＴ１３１〜１３２を通る他の単一電流源は、両方の一次インバータのためのシンク電流をＦＥＴ１２２及び１２６に供給する。別々の電流源が、夫々ＦＥＴ１３３〜１３４及び１３５〜１３６から成る２つの位相反転ロッキングインバータにソース及びシンク電流を供給する。図１２Ｂでは、それに反して、夫々ＦＥＴ１３３〜１３４及び１３５〜１３６から成る両方の位相反転ロッキングインバータに対して、ＦＥＴ１８５〜１８６を有する１つの単一電流源がソース電流を供給し、ＦＥＴ１９５〜１９６を有する他の単一電流源がシンク電流を供給する。逆に、夫々ＦＥＴ１８１〜１８２及び１８３〜１８４から成る別々の電流源は、夫々、２つの一次インバータのためのソース電流をＦＥＴ１２１及び１２５に供給し、同様に、夫々ＦＥＴ１９１〜１９２及び１９３〜１９４から成る別々の電流源は、夫々、２つの一次インバータのためのシンク電流をＦＥＴ１２２及び１２６に供給する。
【００８５】
インバータ及び関連する電流源トランジスタのサイズも、図１２Ｂと図１２Ａとの間で相違する。チャネルの幅及び長さは、ミクロン単位で、幅／長さのように、スラッシュ（／）で分離された数字によって図中に示されている。ＲＰ ＦＥＴ及びＲＮ ＦＥＴは夫々、約０．６５Ｖ及び０．７Ｖの閾電圧Ｖｔｈを有し、ＴＨＰ ＦＥＴ及びＴＨＮ ＦＥＴのＶｔｈは約０．９５Ｖ及び１．０Ｖである。これらは単なる指針に過ぎず、デバイスのサイズは特定の製造プロセスや、発振器の負荷及び他の性能要因に大いに依存する。また、２つの電流制限方式が図１２Ａ及び１２Ｂで説明されているが、かかる差動発振器段の実施形態は、本願で説明される本質的な考えから逸脱することなく、且つ、本願で説明される特許請求の範囲の適用範囲を超えることなく、多くの差動電流ソーシング及び逆並列位相反転ロック構成を用いてよい。図１３は、位相反転ロッキングを提供する例となる代替手段を表す。
【００８６】
図１３は、逆並列のロッキングインバータを有さない差動インバータ段を表し、代わりに、差動段の夫々の位相が互いに１８０度ずれていることを確かにするようキャパシタンスが交差結合されている代替案を表す。基本のインバータ段は、図１２Ａに表されているのと同じ番号を付与されたＦＥＴ、すなわち入力及び出力１２１〜１３２を有する。キャパシタ１４５は出力ｏｕｔＰ１２８を入力ｉｎＰ１２３に結合し、一方、キャパシタ１４６は、出力ｏｕｔＮ１２４を入力ｉｎＮ１２７に結合する。差動リング発振器におけるインバータ対は、一致した位相で同期することはほとんどなく、逆位相で同期する傾向がある。なぜなら、かかるインバータ対は、その場合に、電流源（ＦＥＴ１２９〜１３０又は１３１〜１３２）の全電流へのアクセスを有するからである。図１２Ａの逆並列インバータがほとんど電流容量を必要としないのは、この理由による。同じ理由のために、約２００ｆＦの適度なキャパシタンスは、図１３のインバータ段のインバータの逆位相の同期を確かにするのに適する。図１２及び図１３は、差動インバータ段の出力の間の位相反転を確かにするための多くの可能な代替案の中の２つを表す。なお、幾つかの半導体製造プロセスにおいて、図１２Ａで表されるようなアクティブ逆並列インバータ回路は、図１３で同じ目的のために図示されたキャパシタよりも半導体面積を必要としない。
【００８７】
図１３のインバータは、図１２Ａ及び１２Ｂの一次インバータと実質的に同じように機能することができるので、それらは同じ参照符号によって示される。それらは、（ｉｎＰ１２３からｏｕｔＮ１２４を作る）ＦＥＴ対１２１、１２２と、（ｉｎＮ１２７からｏｕｔＰ１２８を作る）ＦＥＴ対１２５、１２６とを有する。図１３で、これら２つのインバータは、図１２Ａで表されるように理想的には、単一のソース電流源（ＦＥＴ１２９、１３０）及び単一のシンク電流源（ＦＥＴ１３１、１３２）を共有する。いくつかの環境においては、図１２Ｂで表されているように図１３のインバータの夫々に別々の電流源回路を設ける方が適切である。図１２Ｂに表されているように、ソース及びシンク電流は、夫々、ＦＥＴ対１８１、１８２及び１９１、１９２を介してｉｎＰからｏｕｔＮへ、別のＦＥＴ対１８３、１８４及び１９３、１９４を介してｉｎＮからｏｕｔＰへ供給されてよい。
【００８８】
偶数個のインバータ段を有するリング発振器は、リング発振器の設計柔軟性を拡張し、付加的なパラメータを与えて、動作周波数範囲を制御するのを助ける。これは、特に、より良い出力を生成するために５よりも少ないインバータ段を含むよう求められる実施形態に有用である。なぜなら、そのような実施形態は、必要条件を満たす代替案の数を３倍にするからである。偶数個のインバータ段は、１つの段の正出力及び負出力を夫々、次の段の負入力及び正入力に交差結合することによって、用いられてよい。このような交差結合は、各段の出力の位相が正確にずれることを確かにするので、インバータ段は、図１２及び図１３で表されるような分相回路を必要しない。しかし、偶数個のインバータ段を有するリング発振器は無条件に発振するわけではないので、適切な起動のための設備が必要とされる。
【００８９】
図１４は、起動回路１６０を結合された４段式差動リング発振器１５０を概略的に表す。４つの差動インバータ段１５１〜１５４は、夫々、キャパシタ１４５及び１４６が不要である点を除いて、図１３に表されているように構成されてよい。キャパシタ１５５が、各差動インバータの出力と接地１５６との間に配置されている。各インバータ段の駆動電流は、ソース電流のための電流制限回路（図１３のＲＰ１２９及び１３０）及びシンク電流のための電流制限回路（図１３のＲＮ１３１及び１３２）によって制限されるので、これらのキャパシタ１５５は、本明細書のいずれかの場所で記載されるように、スプール及び不要な高調波成分を有さず滑らかである略正弦波状の波形を生成するよう出力を平滑化し成形することができる。
【００９０】
差動インバータ段１５１〜１５３の出力ｏｕｔＮ（図１３の１２４）の夫々は、後段の入力ｉｎＰ（図１３の１２３）に結合されている。しかし、差動インバータ１５４のｏｕｔＮ１５７は、差動インバータ段１５１のｉｎＮ（図１３の１２７）に交差結合されている。同様に、差動インバータ段１５１〜１５３の出力ｏｕｔＰ（図１３の１２８）の夫々は、インバータ段１５１のｉｎＰに交差結合されているインバータ段１５４のｏｕｔＰ１５８を除いて、後段のｉｎＮに結合されている。
【００９１】
図１４の残りは、差動リング発振器１５０による発振を確かにする起動回路１６０の一例を概略的に表す。起動回路１６０への入力１６１及び１６２は、インバータ段１５１〜１５４のいずれかのインバータ段の２つの出力に結合されてよい。ＦＥＴ１６３及び１６４のドレインにある起動回路１６０の出力は差動インバータ段１５４の出力ｏｕｔＰ１５８及びｏｕｔＮ１５７に接続されているが、それらは、代わりに、例えば、起動回路１６０の入力１６１及び１６２であるように、差動インバータ段１５１の出力に接続されてよい。
【００９２】
起動回路１６０は、インバータ段の両方の出力が、両方ともがロー又はハイである場合に、安定しているところの安定コモンモード状態を識別するよう意図されている。その状態を検知すると、起動回路１６０は、各インバータ段の２つの出力を反対の極性にする（差動モード）。シュミットトリガ１７１及び１７２へのＦＥＴ入力は実質的に電流を引き込まないので、抵抗１６５〜１７０は全て名目上約２ＭΩ以上であってよい。抵抗１６５〜１７０の大きなインピーダンスは、ＦＥＴ１７３〜１７６とともに、キャパシタ１７７及び１７８と協働して、シュミットトリガデバイス１７１及び１７２の入力でのノイズ排除性を高める。
【００９３】
第１のコモンモード状態で、入力１６１及び１６２は両方ともローであり、Ｐ−ＦＥＴ１７３及び１７４にバイアスをかけて、少なくとも非常に低い入力電圧の閾電圧範囲内にシュミットトリガ１７１を徐々に引き込む。Ｎ−ＦＥＴ１７５及び１７６がバイアスをかけられていない間、ソースは非常に低い入力電圧にあり、Ｃ１７８にある如何なる正電荷もその結合チャネル漏れ電流によって取り除かれる。かかる漏れ電流は、シュミットトリガ１７２のＦＥＴ入力からの正リークを大きく上回る。第２のコモンモード状態で、入力１６１及び１６２は両方ともハイであり、Ｎ−ＦＥＴ１７５及び１７６にバイアスをかけて、Ｒ１６７、Ｒ１６８及びＲ１７０を介する導通によってシュミットトリガ１７２の入力をゆっくりと高める。シュミットトリガ１７１がバイアスをかけられていないＰ−ＦＥＴ１７３及び１７４を通るリークに制限される場合に、導通により電圧は増大する。チャネルリークは極めて小さいが、それは、絶縁ゲートＦＥＴシュミットトリガ入力及びＣ１７７を通る接地へのリークを上回る。例となるプロセスにおいて、接地に対するほぼ全ての低電圧キャパシタは、無視することができる漏れ電流を有する、キャパシタ接続のデプリーションタイプのＮ型（ＤＮ）ＦＥＴとして製造される。このように、両方のコモンモード状態において、２つのシュミットトリガは、最終的に、コモン出力電圧に到達する。このような同一極性入力は排他的ＯＲゲート１７９から低（ロー）出力を生成し、第１のスタータ回路出力Ｐ−ＦＥＴ１６３にバイアスをかけ、インバータ１８０に第２のスタータ回路出力Ｎ−ＦＥＴ１６４にバイアスをかけさせる。アクティブにされたＦＥＴ１６３及び１６４は、インバータ出力の極めて制限された電流駆動容量のために、差動インバータ段１５４の出力１５８及び１５７を反対の電源レイルに容易に駆動する。
【００９４】
起動回路１６０の入力１６１及び１６２に結合されているインバータ段１５１の出力対を含め、全てのインバータ出力対は、ＦＥＴ１６３及び１６４が完全に駆動されたままである限り、安定した逆の極性を有する。入力１６１及び１６２での逆（差動）極性は、最終的に、２つのシュミットトリガに相反する状態を確立させ、リングの発振が始まるように起動回路出力駆動の解除をもたらす。第１の差動動作において、入力１６１はローであり且つ入力１６２はハイであるから、Ｐ−ＦＥＴ１７３はオフであり、有効にされているＰ−ＦＥＴ１７４は、入力１６２から十分な電流を供給してＣ１７７をＲ１６６及び１６９を介して充電することができ、最終的に、シュミットトリガ１７１への入力はハイになる。同時に、Ｎ−ＦＥＴ１７６はオフであり、それにより、順方向にバイアスをかけられているＮ−ＦＥＴ１７５は、Ｒ１６７及びＲ１７０を介する導通によってシュミットトリガ１７２のロー閾値を下回ってＣ１７８の電圧を徐々に引き込む。第２の反対の差動動作において、入力１６１はハイであり、入力１６２はローである。Ｎ−ＦＥＴ１７５はオフであるから、順方向にバイアスをかけられているＮ−ＦＥＴ１７６は、シュミットトリガ１７２の入力を徐々にローにする。Ｐ−ＦＥＴ１７４もオフであり、順方向にバイアスをかけられているＰ−ＦＥＴ１７３が、Ｒ１６５及びＲ１６９を介してハイ入力１６１の電圧へとシュミットトリガ１７１の入力を増大させることを可能にする。
【００９５】
以上のように、可能な逆極性入力状態は両方とも、シュミットトリガ１７２の入力をローへと駆動しながら、シュミットトリガ１７１の入力をハイへと駆動する。このようなシュミットトリガの状態は、適切な発振の間、半サイクル毎に促進される。入力値はクロック波形の中点近くでのみ互いに近づき、そのほんの短い期間、駆動電圧は無視することができる。
【００９６】
［結論］
上記は、低ノイズ且つ高効率でバイアス供給電圧及び補助供給電圧を生成するための回路及び方法の例となる実施及び新規の特徴を説明する。多くのこのような電圧は、過度の電気ノイズを生成することなく、トランスファキャパシタを介して電荷を組み上げることによって生成される。多くの特徴は夫々別々に記載されているが、所望の結果を生み出すために組み合わされてよい。低ノイズ高効率のバイアス生成のための回路及び方法を実施する最良の態様を構成する装置及び方法の幾つかの特徴は、それ自体新規であり、幅広く有用である。結果として、上記は、必然的に、多種多様な革新について記載する。
【００９７】
当業者には当然ながら、記載される方法及び装置の夫々の形態及び詳細における様々な省略、置換及び変更は、かかる方法又は装置の適用範囲から逸脱することなく行われてよい。全ての実施形態を明示的に列挙することは実際的でないので、当然、当該装置又は方法の１つを具現するのに適した上記の（図面によって表される）特徴の夫々の実際的な組合せは、このような装置又は方法の相異なる代替の実施形態を構成する。更に、このような装置又は方法の代替案に相当する夫々の実際的な組合せも、当該装置又は方法の代替の実施形態を構成する。従って、提示される方法及び装置の適用範囲は、添付される特許請求の範囲のみを参照して判断されるべきである。特許請求の範囲は、審査に係属中に補正されることがある。その適用範囲は、その限定が添付の特許請求の範囲で記載されている限りにおいて、本発明の概念を説明するために本願で挙げられている例となる実施形態において説明される特徴によっては限定されない。
【００９８】
本願で図示及び記載をされている回路は単なる例であり、当業者が、当業者にとって目下一般的な知識によって、又は予期しないが容易に適用可能であっていずれ当業者に知られる将来の知識によって同じであると容易に判断することができるような代替案を等しく記載していると解されるべきである。
【００９９】
特許請求の範囲の各請求項に係る発明の技術的範囲内にある全ての変形例が本願に包含される。各請求項は、当該請求項における表現上においてのみ異なるあらゆるシステム又は方法を、かかるシステム又は方法が先行技術の実施形態でない場合にのみ、包含するよう意図される。このために、各請求項で記載される夫々の要素は、可能な限り広く解釈されるべきであり、先行技術を含まない限り当該用途と等価なあらゆるものを包含すると理解されるべきである。
【０１００】
［関連発明の相互参照］
本願は、その全文を参照することにより本願に援用される、２００８年７月１８日に出力された同時係属の米国特許出願第６１／１３５２７９号（発明の名称：「Low Noise Charge Pump with Common-Mode Tuning Op Amp」、代理人整理番号：ＰＥＲ−０２７−ＰＲＯＶ−１）、及び２００３年９月８日に出願された同時係属の米国特許出願第１０／６５８１５４号（発明の名称：「Low Noise Charge Pump Method and Apparatus」）の優先権を主張するものです。
【特許請求の範囲】
【請求項１】
可変比率電流ミラー差動増幅器セクションを有する集積型演算トランスコンダクタンス増幅器であって、
ａ）第２トランジスタのソースと近似電流源とに結合されたソースを有する第１トランジスタを有し、前記第１トランジスタ及び前記第２トランジスタは当該演算トランスコンダクタンス増幅器のためのＦＥＴの差動入力対を形成し、該入力対の対応するドレインは一対の差動電流ブランチを形成する、ＦＥＴの差動対と、
ｂ）前記差動電流ブランチの１つの差動電流ブランチに結合される出力電圧接続と、
ｃ）可変比率電流ミラー回路と
を有し、
前記可変比率電流ミラー回路は、
ｉ）前記差動電流ブランチの１つの差動電流ブランチから電流を導き、そのようにして導かれた電流の量を反映する電流制御電圧を生成する電流検知回路と、
ｉｉ）前記差動電流ブランチの他の差動電流ブランチにおいて前記電流制御電圧を実質的に反映する電流を生成する電流ミラー反映回路と、
ｉｉｉ）当該演算トランスコンダクタンス増幅器内でミラー比率制御ノードに印加される信号によって比例的に制御可能であり、（Ａ）前記電流検知回路の電流を導くこと又は（Ｂ）前記電流制御電圧を反映する電流を生成することを助け、これにより、ｄ）前記電流検知回路及び前記電流ミラー反映回路の夫々によって導かれる電流間の比率が前記ミラー比率制御ノードに印加される信号の制御下の範囲にわたって連続的に可変であるようにする回路と
を有する、演算トランスコンダクタンス増幅器。
【請求項２】
前記電流ミラー反映回路は単一のＦＥＴであり、
前記電流検知回路は、連結されたドレイン及びゲートを有する複数のＦＥＴと、複数の電流ミラー反映回路ＦＥＴのソースの間に結合された制御ＦＥＴとを有し、
前記ミラー比率制御ノードは前記制御ＦＥＴを制御する、
請求項１に記載の演算トランスコンダクタンス増幅器。
【請求項３】
前記電流検知回路は単一のＦＥＴであり、
前記電流ミラー反映回路は、連結されたドレイン及びゲートを有する複数のＦＥＴと、該複数の電流ミラー反映回路ＦＥＴのソースの間に結合された制御ＦＥＴとを有し、
前記ミラー比率制御ノードは前記制御ＦＥＴを制御する、
請求項１に記載の演算トランスコンダクタンス増幅器。
【請求項４】
前記可変比率電流ミラー差動増幅器セクションが第１の可変比率電流ミラー差動増幅器セクションである場合に、前記ａ）乃至ｄ）の要素に従う第２の可変比率電流ミラー差動増幅器セクションを更に有し、
前記第１の増幅器セクション及び前記第２の増幅器セクションは、互いに逆の２つの出力を生成するよう相反する差動入力デバイスに結合された共通入力部を有し、２つの可変比率電流ミラーは同じミラー比率制御ノードによって制御される、
請求項１乃至３のうちいずれか一項に記載の演算トランスコンダクタンス増幅器。
【請求項５】
当該演算トランスコンダクタンス増幅器の出力に実質的に基づく信号を前記ミラー比率制御ノードへ結合する回路を更に有する、請求項１乃至４のうちいずれか一項に記載の演算トランスコンダクタンス増幅器。
【請求項６】
反転出力と非反転出力との間の差に基づく信号を前記ミラー比率制御ノードへ結合する別の増幅器回路を更に有する、請求項４に記載の演算トランスコンダクタンス増幅器。
【請求項７】
前記可変比率電流ミラー回路の前記ｉｉｉ）の回路は、実質的に並列に結合されている３つのＦＥＴを有し、それらの並列なＦＥＴの１つのＦＥＴは、第１制御ＦＥＴを介して他のＦＥＴのソースに結合されたソースを有し、前記並列なＦＥＴの１つのＦＥＴは、前記並列なＦＥＴの残り２つのＦＥＴのドレインへ第２制御ＦＥＴを介して結合されたドレインを有する、
請求項１乃至６のうちいずれか一項に記載の演算トランスコンダクタンス増幅器。
【請求項８】
１又はそれ以上のトランスファキャパシタに結合された複数のトランスファ制御スイッチと、リング発振器を有し、前記トランスファ制御スイッチを制御する出力を有する電荷ポンプクロックとを有し、前記トランスファ制御スイッチの第１の状態において電荷は入力供給からトランスファキャパシタへ運ばれ、前記トランスファ制御スイッチの第２の状態において電荷は前記トランスファキャパシタから出力供給へ運ばれ、
前記リング発振器は、リング状に連結されている複数のリング発振器インバータ段を有し、各インバータ段は、直前のインバータ段の出力部に結合された入力部と、直後のインバータ段の入力部に結合された出力部とを有し、
前記電荷ポンプクロックの出力は略正弦波状である、電荷ポンプ。
【請求項９】
１又はそれ以上のトランスファキャパシタに結合された複数のトランスファ制御スイッチと、リング発振器を有し、前記トランスファ制御スイッチを制御する出力を有する電化ポンプクロックとを有し、前記トランスファ制御スイッチの第１の状態において電荷は入力供給からトランスファキャパシタへ運ばれ、前記トランスファ制御スイッチの第２の状態において電荷は前記トランスファキャパシタから出力供給へ運ばれ、
前記リング発振器は、リング状に連結されている複数のリング発振器インバータ段を有し、各インバータ段は、直前のインバータ段の出力部に結合された入力部と、直後のインバータ段の入力部に結合された出力部とを有し、
前記電荷ポンプクロックの出力は基本周波数ｆ０で動作し、−５ｄＢよりも小さい全高調波歪みを伴った波形を有する、電荷ポンプ。
【請求項１０】
前記電荷ポンプクロックの出力波形は、−１０ｄＢよりも小さい全高調波歪みを有する、
請求項９に記載の電荷ポンプ。
【請求項１１】
前記電荷ポンプクロックの出力波形は、−１５ｄＢよりも小さい全高調波歪みを有する、
請求項１０に記載の電荷ポンプ。
【請求項１２】
前記電荷ポンプクロックの出力波形は、−２０ｄＢよりも小さい全高調波歪みを有する、
請求項１１に記載の電荷ポンプ。
【請求項１３】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−１０ｄＢである、
請求項９に記載の電荷ポンプ。
【請求項１４】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−１５ｄＢである、
請求項１３に記載の電荷ポンプ。
【請求項１５】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−２０ｄＢである、
請求項１３に記載の電荷ポンプ。
【請求項１６】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−３０ｄＢである、
請求項１３に記載の電荷ポンプ。
【請求項１７】
前記電荷ポンプクロックの出力波形は、周波数ｆ０でＡ１の正弦波成分振幅を有し、
ｆ０に整数Ｎを乗じた対応する周波数ｆ０×Ｎでの前記電荷ポンプクロックの出力波形の合理的に測定可能な各正弦高調波成分の振幅ＡＮは、Ａ１−２×Ｎ（ｄＢ）の振幅制限よりも小さい、
請求項９に記載の電荷ポンプ。
【請求項１８】
ＡＮについての振幅制限はＡ１−３×Ｎ（ｄＢ）である、
請求項１７に記載の電荷ポンプ。
【請求項１９】
ＡＮについての振幅制限はＡ１−４×Ｎ（ｄＢ）である、
請求項１７に記載の電荷ポンプ。
【請求項２０】
１又はそれ以上のトランスファキャパシタに結合された複数のトランスファ制御スイッチと、リング発振器を有し、前記トランスファ制御スイッチを制御する出力を有する電化ポンプクロックとを有し、前記トランスファ制御スイッチの第１の状態において電荷は入力供給からトランスファキャパシタへ運ばれ、前記トランスファ制御スイッチの第２の状態において電荷は前記トランスファキャパシタから出力供給へ運ばれ、
前記リング発振器は、リング状に連結されている複数のリング発振器インバータ段を有し、各インバータ段は、直前のインバータ段の出力部に結合された入力部と、直後のインバータ段の入力部に結合された出力部とを有し、
前記複数のインバータ段の１つのインバータ段は、差動出力信号を供給するよう構成された一対のインバータを有する、電荷ポンプ。
【請求項２１】
前記一対のインバータの出力が異なった電圧レベルになることを確かにする交差結合回路を更に有する、請求項２０に記載の電荷ポンプ。
【請求項２２】
前記交差結合回路は、前記一対のインバータの間に逆並列で結合された２つの更なるインバータを有する、
請求項２１に記載の電荷ポンプ。
【請求項２３】
前記リング発振器は、偶数個のインバータ段を有するリングとして動作する、
請求項８乃至２０のうちいずれか一項に記載の電荷ポンプ。
【請求項２４】
差動インバータ段からの一対の出力においてコモンモード電圧を検知して、前記リング発振器のインバータ段の出力電圧を妨げる起動回路を更に有する、請求項２３に記載の電荷ポンプ。
【請求項２５】
前記リング発振器は、略正弦波状である波形を生成する、
請求項２０に記載の電荷ポンプ。
【請求項２６】
前記リング発振器は、略対称であり且つ位相が略反転した２つのクロック波形を生成する、
請求項２５に記載の電荷ポンプ。
【請求項２７】
前記リング発振器は、基本周波数ｆ０でのエネルギ及び前記基本周波数ｆ０の高調波でのエネルギを含む動作周波数ｆ０での波形を生成し、
ｆ０×２よりも大きい全ての高調波における結合されたエネルギは、前記波形における全てのエネルギの２０％に満たない、
請求項２０又は２６に記載の電荷ポンプ。
【請求項２８】
ｆ０×２よりも大きい全ての高調波における結合されたエネルギは、前記波形における全てのエネルギの１０％に満たない、
請求項２７に記載の電荷ポンプ。
【請求項２９】
前記電荷ポンプクロックの発振出力のピーク・ツー・ピーク電圧振幅は、当該電荷ポンプ回路に供給される一次供給の振幅と比べて少なくとも９８％の大きさである、
請求項８乃至２８のうちいずれか一項に記載の電荷ポンプ。
【請求項３０】
前記電荷ポンプクロックの発振出力のピーク・ツー・ピーク電圧振幅は、当該電荷ポンプ回路に供給される一次供給の振幅と比べて少なくとも９９％の大きさである、
請求項２９に記載の電荷ポンプ。
【請求項３１】
発振入力信号に容量結合された増幅デバイス制御入力ノードで所与のバイアス電圧を確立するよう集積回路上に作られるアクティブバイアス抵抗型バイアス設定回路であって、
ａ）前記所与のバイアス電圧に結合される第１ノード、及び前記増幅デバイス制御入力ノードに結合される第２ノードと、
ｂ）前記第１ノードと前記第２ノードとの間の一対の異なった回路導通経路であって、各経路は、他方の経路と共通でないＦＥＴを含む少なくとも１つのＦＥＴのチャネルを横断する当該一対の回路導通経路と
を有し、
ｃ）前記第１ノードの平均電圧が前記第２ノードの平均電圧よりも大きい場合に前記第１ノードから前記第２ノードへ更なる平均電流が流れ、しかし、
ｄ）電流は、前記第１ノードと前記第２ノードとの間に現れる周期波形の大部分の間は前記第１ノードと前記第２ノードとの間に流れない、バイアス設定回路。
【請求項３２】
５０，０００オームよりも大きい値を有する抵抗がない場合に正しく動作する、請求項３１に記載のバイアス設定回路。
【請求項３３】
１０，０００オームよりも大きい値を有する抵抗がない場合に正しく動作する、請求項３２に記載のバイアス設定回路。
【請求項３４】
１，０００オームよりも大きい値を有する抵抗がない場合に正しく動作する、請求項３３に記載のバイアス設定回路。
【請求項３５】
前記一対の回路導通経路は、小さなキャパシタンスに直列結合された１０，０００オームよりも大きい抵抗を有する非常に大きなコモンインピーダンスを含む、
請求項３１に記載のバイアス設定回路。
【請求項３６】
前記一対の回路導通経路は略同一であり、該一対の回路導通経路のうち１つの経路は前記第１ノードから前記第２ノードの間に配置され、他の経路は前記第２ノードから前記第１ノードの間に配置される、
請求項３１に記載のバイアス設定回路。
【請求項３７】
前記一対の回路導通経路の夫々の経路は、前記第１ノードと前記第２ノードとの間のキャパシタンスと並列結合されたダイオード接続ＦＥＴのゲート−ソース間電圧によって制御されるゲート−ソース間電圧を有するＦＥＴを通って電流を導く、
請求項３１に記載のバイアス設定回路。
【請求項３８】
プロセス依存の閾電圧に整合されたバイアス電圧を供給する閾電圧追跡回路を有するバイアス生成装置であって、
ａ）クロック入力ノードに結合されたクロック波形の１サイクルごとに１回放電及び充電をされるよう構成される電荷供給キャパシタと、
ｂ）適切な閾電圧を有し、各クロック波形サイクルの一部の間にのみ前記電荷供給キャパシタに充電電流を導くよう構成される閾電圧設定用ダイオード接続ＦＥＴと、
ｃ）デカップリングキャパシタによって基準電圧に結合され、該基準電圧に関して前記閾電圧の電圧値を供給するよう構成される閾電圧出力部と、
ｄ）前記閾電圧出力部で前記デカップリングキャパシタに電流を供給する出力ＦＥＴと
を有し、
前記出力ＦＥＴは、実質的に、前記閾電圧設定用ＦＥＴが電流を前記電荷供給キャパシタへと導く各クロック波形サイクルの部分の間、前記閾電圧設定用ＦＥＴによって制御されるゲート電圧を有する、バイアス生成装置。
【請求項３９】
前記クロック入力ノードでのクロック波形は、正弦波と比較して１０％よりも小さい全高調波歪みを有する、
請求項３８に記載のバイアス生成装置。
【請求項４０】
互いに位相が略反転しているクロック入力波形を受け取るよう構成される２つのクロック入力部を更に有する、請求項３８に記載のバイアス生成装置。
【請求項４１】
前記クロック入力波形は両方とも、正弦波と比較して１０％に満たない全高調波歪みを有する、
請求項４０に記載のバイアス生成装置。
【請求項４２】
前記クロック入力波形は、周波数ｆ０でＡ１の正弦波成分振幅を有し、
ｆ０に整数Ｎを乗じた対応する周波数ｆ０×Ｎでのクロック出力波形の合理的に測定可能な各正弦高調波成分の振幅ＡＮは、Ａ１−２×Ｎ（ｄＢ）の振幅制限よりも小さい、
請求項３８に記載のバイアス生成装置。
【請求項４３】
集積回路で信号を増幅する方法であって、
ａ）第１及び第２の差動増幅器回路の組を確立する段階であって、前記第１及び第２の差動増幅器回路の夫々は対応する入力を有し、動作点で、第２の入力に対する第１の入力での電圧の増大により、前記第１の差動増幅器回路を流れる電流が増大し、前記第２の差動増幅器回路を流れる電流が減少するようにする段階と、
ｂ）前記第１の差動増幅器回路での電流に従って変化するミラーソースＦＥＴデバイスでの電流ミラーＶｇｓ制御電圧を生成する段階と、
ｃ）前記Ｖｇｓ制御電圧によって制御されるＶｇｓを有するミラーリングＦＥＴデバイスを前記第２の差動増幅器回路に配置する段階であって、動作点で、前記ミラーリングＦＥＴデバイスは、前記第１の差動増幅器回路での電流に第１のミラー比率を乗じたミラーリング電流を前記第２の差動増幅器回路において導く段階と、
ｄ）前記第１及び第２の入力とは実質的に無関係であるミラー比率制御入力電圧の制御下で前記第１のミラー比率を異なった第２のミラー比率に変更する段階と
を有する方法。
【請求項４４】
前記段階ｄ）は、連続的に変化するミラー比率制御入力電圧の制御下で連続的な範囲にわたって前記第１のミラー比率を変化させる段階を更に有する、
請求項４３に記載の方法。
【請求項４５】
前記段階ｄ）は、前記電流ミラーＶｇｓ制御電圧と前記動作点における前記第１の差動増幅器回路での電流との間の比を変化させることによって前記第１の電流ミラー比率を変化させる段階を更に有する、
請求項４３又は４４に記載の方法。
【請求項４６】
前記段階ｄ）は、前記制御されるＶｇｓと前記第２の差動増幅器回路での電流との間の比を変化させることによって前記第１の電流ミラー比率を変化させる段階を更に有する、
請求項４３又は４４に記載の方法。
【請求項４７】
前記第１の差動増幅器回路と前記第２の差動増幅器回路との間にある小信号入力電圧に応答して第１の出力電圧を生成する段階を更に有し、
前記小信号入力電圧と前記出力電圧との間の小信号ゲインは前記ミラー比率制御入力電圧に依存する、
請求項４３乃至４６のうちいずれか一項に記載の方法。
【請求項４８】
前記第１及び第２の入力、差動増幅器回路、ミラー比率制御用ＦＥＴ及び第１の出力が、第１の差動増幅器セクションである場合に、
前記第１及び第２の入力に応答して前記第１の出力と比較して反転された第２の出力を生成する第３及び第４の差動増幅器回路を有し、第２のミラーソースＦＥＴデバイスにおける前記第３の差動増幅器回路での電流を反映する第２の電流ミラーＶｇｓ制御電圧を生成し、且つ、前記第４の差動増幅器回路での電流に作用するよう前記第２の電流ミラーＶｇｓ制御電圧によって制御されるＶｇｓを有するとともに、第２の動作点で第２の電流ミラー比率を有する第２のミラーリングＦＥＴデバイスを有する、前記第１の差動増幅器セクションと略同じ第２の差動増幅器セクションを確立する段階を更に有する、請求項４７に記載の方法。
【請求項４９】
電流ミラー比率制御入力電圧の制御下で前記第２の電流ミラー比率を変化させる段階を更に有する、請求項４８に記載の方法。
【請求項５０】
異なった第２の電流ミラー比率制御入力の制御下で前記第２の電流ミラー比率を変化させる段階を更に有する、請求項４９に記載の方法。
【請求項５１】
前記第１の電流ミラー比率制御入力の制御下で前記第２の電流ミラー比率を変化させる段階を更に有する、請求項４９に記載の方法。
【請求項５２】
実質的に前記第１及び第２の出力の少なくとも一方に基づく信号をミラー比率制御ノードへ結合する段階を更に有する、請求項５１に記載の方法。
【請求項５３】
前記第１の出力と前記第２の出力との間の差に基づく信号を前記ミラー比率制御ノードへ結合する段階を更に有する、請求項５２に記載の方法。
【請求項５４】
１又はそれ以上の電荷トランスファキャパシタを介して入力供給から出力供給へ電荷を運ぶようトランスファ制御スイッチを制御する電荷ポンプクロックを有する電荷ポンプによってモノリシック集積回路で出力供給電圧を生成する方法であって、
動作周波数ｆ０で略正弦波状の波形を有するよう、前記トランスファ制御スイッチを制御する電荷ポンプクロックを制御する段階
を有する方法。
【請求項５５】
完全な正弦波と比較して僅か１０％の全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５６】
完全な正弦波と比較して僅か５％の全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５７】
完全な正弦波と比較して僅か−５ｄＢの全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５８】
完全な正弦波と比較して僅か−１０ｄＢの全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５９】
ｆ０での電力と比較して僅か−１０ｄＢのｆ０の三次高調波での電力を有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６０】
ｆ０での電力と比較して僅か−２０ｄＢのｆ０の三次高調波での電力を有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６１】
ｆ０での電流と比較して−３０ｄＢよりも小さいｆ０の三次高調波での電力を有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６２】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎ／．７であるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６３】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎであるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６４】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎ／１．５であるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６５】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎ／２であるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６６】
前記電荷ポンプクロックの出力が第１クロック出力である場合に、
前記第１クロック出力の波形とは位相が逆である波形を有するよう制御された第２の電荷ポンプクロック出力によって、１又はそれ以上のトランスファ制御スイッチを制御する段階を更に有する、請求項５４乃至６５のうちいずれか一項に記載の方法。
【請求項６７】
前記第１クロック出力の波形に対して略対称的に反転しているよう前記第２の電荷ポンプクロック出力の波形を制御する段階を更に有する、請求項６６に記載の方法。
【請求項６８】
前記第１クロック出力の波形と同じように正弦波であるよう前記第２の電荷ポンプクロック出力の波形を制御する段階を更に有する、請求項６７に記載の方法。
【請求項６９】
前記第１クロック出力の波形に対して略対称的に反転しているよう前記第２の電荷ポンプクロックの出力波形を制御するとともに、前記第１クロック出力及び／又は前記第２の電荷ポンプクロック出力によって電荷ポンプの全てのトランスファ制御スイッチＦＥＴを制御する段階を更に有する、請求項６８に記載の方法。
【請求項７０】
前記第１クロック出力又は前記第２の電荷ポンプクロック出力を、十分な電荷を出力供給へ運ばないクロックカップリングキャパシタを介して前記電荷ポンプの１又はそれ以上のトランスファ制御スイッチＦＥＴの制御ノードへ結合することによって、前記トランスファ制御スイッチＦＥＴを制御する段階を更に有する、請求項６９に記載の方法。
【請求項７１】
第１のトランスファ制御スイッチを制御するよう第１のクロックカップリングキャパシタを介して前記第１クロック出力を結合し、第２のトランスファ制御スイッチを制御するよう第２のクロックカップリングキャパシタを介して前記第２の電荷ポンプクロック出力を結合する段階を更に有する、請求項６８に記載の方法。
【請求項７２】
第１のトランスファ制御スイッチを制御するよう十分な電荷を出力供給に結合しない第１のクロックカップリングキャパシタを介して前記第１クロック出力を結合し、第２のトランスファ制御スイッチを制御するよう十分な電荷を出力供給に結合しない第２のクロックカップリングキャパシタを介して前記第２の電荷ポンプクロック出力を結合する段階を更に有する、請求項６８に記載の方法。
【請求項７３】
反転及び非反転入力部並びに反転及び非反転出力部を夫々有する５よりも少ない複数の差動インバータ段を、各インバータ段の夫々の出力部が次のインバータ段の入力部に結合するようリング状に結合することによって、前記クロックを生成する段階を更に有する、請求項６６に記載の方法。
【請求項７４】
ソース電流制限回路を介して各段における各インバータにソース電流を供給し、シンク電流制限回路を介して各段における各インバータにシンク電流を供給する段階を更に有する、請求項７３に記載の方法。
【請求項７５】
夫々の差動インバータ段が、当該差動インバータ段の出力に夫々結合されている２つの一次インバータを有する場合に、
共通のソース電流回路を介して前記一次インバータの両方にソース電流を結合し、共通のシンク電流回路を介して前記一次インバータの両方にシンク電流を結合する段階を更に有する、請求項７４に記載の方法。
【請求項７６】
夫々の差動インバータ段が、当該差動インバータ段の出力に夫々結合されている２つの一次インバータを有する場合に、
別々のソース電流回路を介して前記一次インバータの夫々にソース電流を結合し、別々のシンク電流回路を介して前記一次インバータの夫々にシンク電流を結合する段階を更に有する、請求項７４に記載の方法。
【請求項７７】
２つの電源ＶＤＤ及びＶＳＳから前記第１クロック出力及び前記第２の電荷ポンプクロック出力を生成し、（ＶＤＤ−ＶＳＳ）の少なくとも９６％である値を有するよう両クロック出力波形のピーク・ツー・ピーク振幅を制御する段階を更に有する、請求項７３に記載の方法。
【請求項７８】
（ＶＤＤ−ＶＳＳ）の少なくとも９８％であるよう前記ピーク・ツー・ピーク振幅を制御する段階を更に有する、請求項７７に記載の方法。
【請求項７９】
発振制御信号に容量結合された制御ノードで、選択されたバイアス電圧を確立する方法であって、
ａ）アクティブバイアスネットワークの第１端子ＡＢ１に前記制御ノードを結合し、前記アクティブバイアスネットワークの第２端子ＡＢ２で前記選択されたバイアス電圧の供給ノードを結合する段階と、
ｂ）前記アクティブバイアスネットワークの第１サブネットワークを介して前記発振制御信号の正側の半サイクルの間前記第１端子ＡＢ１と前記第２端子ＡＢ２との間に電荷を結合し、前記アクティブバイアスネットワークの別の第２サブネットワークを介して前記発振制御信号の負側の半サイクルの間前記第１端子ＡＢ１と前記第２端子ＡＢ２との間に電荷を結合する段階と
を有し、
全ての結合される電荷は、少なくとも１つのＦＥＴによってドレイン−ソース間に導かれる、方法。
【請求項８０】
各半サイクルの一部の間、電荷伝導を無効にする段階を更に有する、請求項７９に記載の方法。
【請求項８１】
定常状態で半サイクルの全体よりも小さい部分の間充電され、反対の半サイクルの全体よりも小さい部分の間放電されるキャパシタンスを介して各半サイクルの間電荷を結合する段階を更に有する、請求項７９又は８０に記載の方法。
【請求項８２】
電荷結合経路は、前記発振制御信号の１サイクル毎に一度だけ充電及び放電をされる電流制限キャパシタンスを含む、請求項７９乃至８１のいずれか一項に記載の方法。
【請求項８３】
電流ミラー制御電圧の生成回路を介して電流制限キャパシタンス電荷を結合する段階を更に有する、請求項８２に記載の方法。
【請求項８４】
前記電流ミラー制御電圧によって制御されるミラーリングＦＥＴを通じて前記第１端子ＡＢ１と前記第２端子ＡＢ２との間に電荷を結合する段階を更に有する、請求項８３に記載の方法。
【請求項８５】
１０，０００オームよりも大きい抵抗を介して第１端子ＡＢ１と前記第２端子ＡＢ２と間に全電荷を結合する段階を更に有する、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８６】
５０００オームよりも大きい直列受動抵抗素子を有さない経路を介して第１端子ＡＢ１と前記第２端子ＡＢ２に全電荷を結合する段階を更に有する、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８７】
前記アクティブバイアスネットワークは、１つの半サイクルの間第１端子ＡＢ１から前記第２端子ＡＢ２へ全電荷を導くサブネットワークが、相反する半サイクルの間前記第２端子ＡＢ２から前記第１端子ＡＢ１へ全電荷を導くサブネットワークと略同じであるように対称である、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８８】
０．５ボルトよりも大きい電圧を有するよう制御されるＦＥＴチャネルを介して第１端子ＡＢ１と前記第２端子ＡＢ２との間に全電荷を導く段階を更に有する、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８９】
バイアス設定クロックの制御下で対応するノードＮｂｓにおいて、基準電圧Ｖｒｅｆに対して、選択されたバイアス電圧Ｖｂｓを生成する方法であって、
ａ）閾電圧設定用ダイオード接続ＦＥＴを介して前記バイアス設定クロックの各サイクルの間一度だけ電荷制限キャパシタンスを充電する段階と、
ｂ）前記閾電圧設定用ＦＥＴによって確立される電圧で、前記閾電圧設定用ＦＥＴとは異なるバイアス駆動用ＦＥＴを介して前記ノードＮｂｓへ電流を導く段階と、
ｃ）前記ノードＮｂｓで前記バイアス電圧Ｖｂｓを平滑化するよう、前記ノードＮｂｓと前記基準電圧Ｖｒｅｆとの間にキャパシタンスを配置する段階と
を有する方法。
【請求項９０】
前記クロックは、請求項５４乃至６９のいずれか一項に記載の方法に従って前記電荷ポンプクロック出力について定義されるように、略正弦波状の波形を有する、請求項８９に記載の方法。
【請求項９１】
第１クロック位相の制御下で１クロックサイクル毎に一度前記電荷制限キャパシタンスを充電し、前記第１クロック位相と略同じであるが位相が逆である第２クロック位相の制御下で１クロックサイクル毎に一度前記電荷制限キャパシタンスを放電する段階を更に有する、請求項８９に記載の方法。
【請求項１】
可変比率電流ミラー差動増幅器セクションを有する集積型演算トランスコンダクタンス増幅器であって、
ａ）第２トランジスタのソースと近似電流源とに結合されたソースを有する第１トランジスタを有し、前記第１トランジスタ及び前記第２トランジスタは当該演算トランスコンダクタンス増幅器のためのＦＥＴの差動入力対を形成し、該入力対の対応するドレインは一対の差動電流ブランチを形成する、ＦＥＴの差動対と、
ｂ）前記差動電流ブランチの１つの差動電流ブランチに結合される出力電圧接続と、
ｃ）可変比率電流ミラー回路と
を有し、
前記可変比率電流ミラー回路は、
ｉ）前記差動電流ブランチの１つの差動電流ブランチから電流を導き、そのようにして導かれた電流の量を反映する電流制御電圧を生成する電流検知回路と、
ｉｉ）前記差動電流ブランチの他の差動電流ブランチにおいて前記電流制御電圧を実質的に反映する電流を生成する電流ミラー反映回路と、
ｉｉｉ）当該演算トランスコンダクタンス増幅器内でミラー比率制御ノードに印加される信号によって比例的に制御可能であり、（Ａ）前記電流検知回路の電流を導くこと又は（Ｂ）前記電流制御電圧を反映する電流を生成することを助け、これにより、ｄ）前記電流検知回路及び前記電流ミラー反映回路の夫々によって導かれる電流間の比率が前記ミラー比率制御ノードに印加される信号の制御下の範囲にわたって連続的に可変であるようにする回路と
を有する、演算トランスコンダクタンス増幅器。
【請求項２】
前記電流ミラー反映回路は単一のＦＥＴであり、
前記電流検知回路は、連結されたドレイン及びゲートを有する複数のＦＥＴと、複数の電流ミラー反映回路ＦＥＴのソースの間に結合された制御ＦＥＴとを有し、
前記ミラー比率制御ノードは前記制御ＦＥＴを制御する、
請求項１に記載の演算トランスコンダクタンス増幅器。
【請求項３】
前記電流検知回路は単一のＦＥＴであり、
前記電流ミラー反映回路は、連結されたドレイン及びゲートを有する複数のＦＥＴと、該複数の電流ミラー反映回路ＦＥＴのソースの間に結合された制御ＦＥＴとを有し、
前記ミラー比率制御ノードは前記制御ＦＥＴを制御する、
請求項１に記載の演算トランスコンダクタンス増幅器。
【請求項４】
前記可変比率電流ミラー差動増幅器セクションが第１の可変比率電流ミラー差動増幅器セクションである場合に、前記ａ）乃至ｄ）の要素に従う第２の可変比率電流ミラー差動増幅器セクションを更に有し、
前記第１の増幅器セクション及び前記第２の増幅器セクションは、互いに逆の２つの出力を生成するよう相反する差動入力デバイスに結合された共通入力部を有し、２つの可変比率電流ミラーは同じミラー比率制御ノードによって制御される、
請求項１乃至３のうちいずれか一項に記載の演算トランスコンダクタンス増幅器。
【請求項５】
当該演算トランスコンダクタンス増幅器の出力に実質的に基づく信号を前記ミラー比率制御ノードへ結合する回路を更に有する、請求項１乃至４のうちいずれか一項に記載の演算トランスコンダクタンス増幅器。
【請求項６】
反転出力と非反転出力との間の差に基づく信号を前記ミラー比率制御ノードへ結合する別の増幅器回路を更に有する、請求項４に記載の演算トランスコンダクタンス増幅器。
【請求項７】
前記可変比率電流ミラー回路の前記ｉｉｉ）の回路は、実質的に並列に結合されている３つのＦＥＴを有し、それらの並列なＦＥＴの１つのＦＥＴは、第１制御ＦＥＴを介して他のＦＥＴのソースに結合されたソースを有し、前記並列なＦＥＴの１つのＦＥＴは、前記並列なＦＥＴの残り２つのＦＥＴのドレインへ第２制御ＦＥＴを介して結合されたドレインを有する、
請求項１乃至６のうちいずれか一項に記載の演算トランスコンダクタンス増幅器。
【請求項８】
１又はそれ以上のトランスファキャパシタに結合された複数のトランスファ制御スイッチと、リング発振器を有し、前記トランスファ制御スイッチを制御する出力を有する電荷ポンプクロックとを有し、前記トランスファ制御スイッチの第１の状態において電荷は入力供給からトランスファキャパシタへ運ばれ、前記トランスファ制御スイッチの第２の状態において電荷は前記トランスファキャパシタから出力供給へ運ばれ、
前記リング発振器は、リング状に連結されている複数のリング発振器インバータ段を有し、各インバータ段は、直前のインバータ段の出力部に結合された入力部と、直後のインバータ段の入力部に結合された出力部とを有し、
前記電荷ポンプクロックの出力は略正弦波状である、電荷ポンプ。
【請求項９】
１又はそれ以上のトランスファキャパシタに結合された複数のトランスファ制御スイッチと、リング発振器を有し、前記トランスファ制御スイッチを制御する出力を有する電化ポンプクロックとを有し、前記トランスファ制御スイッチの第１の状態において電荷は入力供給からトランスファキャパシタへ運ばれ、前記トランスファ制御スイッチの第２の状態において電荷は前記トランスファキャパシタから出力供給へ運ばれ、
前記リング発振器は、リング状に連結されている複数のリング発振器インバータ段を有し、各インバータ段は、直前のインバータ段の出力部に結合された入力部と、直後のインバータ段の入力部に結合された出力部とを有し、
前記電荷ポンプクロックの出力は基本周波数ｆ０で動作し、−５ｄＢよりも小さい全高調波歪みを伴った波形を有する、電荷ポンプ。
【請求項１０】
前記電荷ポンプクロックの出力波形は、−１０ｄＢよりも小さい全高調波歪みを有する、
請求項９に記載の電荷ポンプ。
【請求項１１】
前記電荷ポンプクロックの出力波形は、−１５ｄＢよりも小さい全高調波歪みを有する、
請求項１０に記載の電荷ポンプ。
【請求項１２】
前記電荷ポンプクロックの出力波形は、−２０ｄＢよりも小さい全高調波歪みを有する、
請求項１１に記載の電荷ポンプ。
【請求項１３】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−１０ｄＢである、
請求項９に記載の電荷ポンプ。
【請求項１４】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−１５ｄＢである、
請求項１３に記載の電荷ポンプ。
【請求項１５】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−２０ｄＢである、
請求項１３に記載の電荷ポンプ。
【請求項１６】
ｆ０での前記電荷ポンプクロックの出力波形の電力と比較してｆ０の三次高調波での前記電荷ポンプクロックの出力波形の電力は僅か−３０ｄＢである、
請求項１３に記載の電荷ポンプ。
【請求項１７】
前記電荷ポンプクロックの出力波形は、周波数ｆ０でＡ１の正弦波成分振幅を有し、
ｆ０に整数Ｎを乗じた対応する周波数ｆ０×Ｎでの前記電荷ポンプクロックの出力波形の合理的に測定可能な各正弦高調波成分の振幅ＡＮは、Ａ１−２×Ｎ（ｄＢ）の振幅制限よりも小さい、
請求項９に記載の電荷ポンプ。
【請求項１８】
ＡＮについての振幅制限はＡ１−３×Ｎ（ｄＢ）である、
請求項１７に記載の電荷ポンプ。
【請求項１９】
ＡＮについての振幅制限はＡ１−４×Ｎ（ｄＢ）である、
請求項１７に記載の電荷ポンプ。
【請求項２０】
１又はそれ以上のトランスファキャパシタに結合された複数のトランスファ制御スイッチと、リング発振器を有し、前記トランスファ制御スイッチを制御する出力を有する電化ポンプクロックとを有し、前記トランスファ制御スイッチの第１の状態において電荷は入力供給からトランスファキャパシタへ運ばれ、前記トランスファ制御スイッチの第２の状態において電荷は前記トランスファキャパシタから出力供給へ運ばれ、
前記リング発振器は、リング状に連結されている複数のリング発振器インバータ段を有し、各インバータ段は、直前のインバータ段の出力部に結合された入力部と、直後のインバータ段の入力部に結合された出力部とを有し、
前記複数のインバータ段の１つのインバータ段は、差動出力信号を供給するよう構成された一対のインバータを有する、電荷ポンプ。
【請求項２１】
前記一対のインバータの出力が異なった電圧レベルになることを確かにする交差結合回路を更に有する、請求項２０に記載の電荷ポンプ。
【請求項２２】
前記交差結合回路は、前記一対のインバータの間に逆並列で結合された２つの更なるインバータを有する、
請求項２１に記載の電荷ポンプ。
【請求項２３】
前記リング発振器は、偶数個のインバータ段を有するリングとして動作する、
請求項８乃至２０のうちいずれか一項に記載の電荷ポンプ。
【請求項２４】
差動インバータ段からの一対の出力においてコモンモード電圧を検知して、前記リング発振器のインバータ段の出力電圧を妨げる起動回路を更に有する、請求項２３に記載の電荷ポンプ。
【請求項２５】
前記リング発振器は、略正弦波状である波形を生成する、
請求項２０に記載の電荷ポンプ。
【請求項２６】
前記リング発振器は、略対称であり且つ位相が略反転した２つのクロック波形を生成する、
請求項２５に記載の電荷ポンプ。
【請求項２７】
前記リング発振器は、基本周波数ｆ０でのエネルギ及び前記基本周波数ｆ０の高調波でのエネルギを含む動作周波数ｆ０での波形を生成し、
ｆ０×２よりも大きい全ての高調波における結合されたエネルギは、前記波形における全てのエネルギの２０％に満たない、
請求項２０又は２６に記載の電荷ポンプ。
【請求項２８】
ｆ０×２よりも大きい全ての高調波における結合されたエネルギは、前記波形における全てのエネルギの１０％に満たない、
請求項２７に記載の電荷ポンプ。
【請求項２９】
前記電荷ポンプクロックの発振出力のピーク・ツー・ピーク電圧振幅は、当該電荷ポンプ回路に供給される一次供給の振幅と比べて少なくとも９８％の大きさである、
請求項８乃至２８のうちいずれか一項に記載の電荷ポンプ。
【請求項３０】
前記電荷ポンプクロックの発振出力のピーク・ツー・ピーク電圧振幅は、当該電荷ポンプ回路に供給される一次供給の振幅と比べて少なくとも９９％の大きさである、
請求項２９に記載の電荷ポンプ。
【請求項３１】
発振入力信号に容量結合された増幅デバイス制御入力ノードで所与のバイアス電圧を確立するよう集積回路上に作られるアクティブバイアス抵抗型バイアス設定回路であって、
ａ）前記所与のバイアス電圧に結合される第１ノード、及び前記増幅デバイス制御入力ノードに結合される第２ノードと、
ｂ）前記第１ノードと前記第２ノードとの間の一対の異なった回路導通経路であって、各経路は、他方の経路と共通でないＦＥＴを含む少なくとも１つのＦＥＴのチャネルを横断する当該一対の回路導通経路と
を有し、
ｃ）前記第１ノードの平均電圧が前記第２ノードの平均電圧よりも大きい場合に前記第１ノードから前記第２ノードへ更なる平均電流が流れ、しかし、
ｄ）電流は、前記第１ノードと前記第２ノードとの間に現れる周期波形の大部分の間は前記第１ノードと前記第２ノードとの間に流れない、バイアス設定回路。
【請求項３２】
５０，０００オームよりも大きい値を有する抵抗がない場合に正しく動作する、請求項３１に記載のバイアス設定回路。
【請求項３３】
１０，０００オームよりも大きい値を有する抵抗がない場合に正しく動作する、請求項３２に記載のバイアス設定回路。
【請求項３４】
１，０００オームよりも大きい値を有する抵抗がない場合に正しく動作する、請求項３３に記載のバイアス設定回路。
【請求項３５】
前記一対の回路導通経路は、小さなキャパシタンスに直列結合された１０，０００オームよりも大きい抵抗を有する非常に大きなコモンインピーダンスを含む、
請求項３１に記載のバイアス設定回路。
【請求項３６】
前記一対の回路導通経路は略同一であり、該一対の回路導通経路のうち１つの経路は前記第１ノードから前記第２ノードの間に配置され、他の経路は前記第２ノードから前記第１ノードの間に配置される、
請求項３１に記載のバイアス設定回路。
【請求項３７】
前記一対の回路導通経路の夫々の経路は、前記第１ノードと前記第２ノードとの間のキャパシタンスと並列結合されたダイオード接続ＦＥＴのゲート−ソース間電圧によって制御されるゲート−ソース間電圧を有するＦＥＴを通って電流を導く、
請求項３１に記載のバイアス設定回路。
【請求項３８】
プロセス依存の閾電圧に整合されたバイアス電圧を供給する閾電圧追跡回路を有するバイアス生成装置であって、
ａ）クロック入力ノードに結合されたクロック波形の１サイクルごとに１回放電及び充電をされるよう構成される電荷供給キャパシタと、
ｂ）適切な閾電圧を有し、各クロック波形サイクルの一部の間にのみ前記電荷供給キャパシタに充電電流を導くよう構成される閾電圧設定用ダイオード接続ＦＥＴと、
ｃ）デカップリングキャパシタによって基準電圧に結合され、該基準電圧に関して前記閾電圧の電圧値を供給するよう構成される閾電圧出力部と、
ｄ）前記閾電圧出力部で前記デカップリングキャパシタに電流を供給する出力ＦＥＴと
を有し、
前記出力ＦＥＴは、実質的に、前記閾電圧設定用ＦＥＴが電流を前記電荷供給キャパシタへと導く各クロック波形サイクルの部分の間、前記閾電圧設定用ＦＥＴによって制御されるゲート電圧を有する、バイアス生成装置。
【請求項３９】
前記クロック入力ノードでのクロック波形は、正弦波と比較して１０％よりも小さい全高調波歪みを有する、
請求項３８に記載のバイアス生成装置。
【請求項４０】
互いに位相が略反転しているクロック入力波形を受け取るよう構成される２つのクロック入力部を更に有する、請求項３８に記載のバイアス生成装置。
【請求項４１】
前記クロック入力波形は両方とも、正弦波と比較して１０％に満たない全高調波歪みを有する、
請求項４０に記載のバイアス生成装置。
【請求項４２】
前記クロック入力波形は、周波数ｆ０でＡ１の正弦波成分振幅を有し、
ｆ０に整数Ｎを乗じた対応する周波数ｆ０×Ｎでのクロック出力波形の合理的に測定可能な各正弦高調波成分の振幅ＡＮは、Ａ１−２×Ｎ（ｄＢ）の振幅制限よりも小さい、
請求項３８に記載のバイアス生成装置。
【請求項４３】
集積回路で信号を増幅する方法であって、
ａ）第１及び第２の差動増幅器回路の組を確立する段階であって、前記第１及び第２の差動増幅器回路の夫々は対応する入力を有し、動作点で、第２の入力に対する第１の入力での電圧の増大により、前記第１の差動増幅器回路を流れる電流が増大し、前記第２の差動増幅器回路を流れる電流が減少するようにする段階と、
ｂ）前記第１の差動増幅器回路での電流に従って変化するミラーソースＦＥＴデバイスでの電流ミラーＶｇｓ制御電圧を生成する段階と、
ｃ）前記Ｖｇｓ制御電圧によって制御されるＶｇｓを有するミラーリングＦＥＴデバイスを前記第２の差動増幅器回路に配置する段階であって、動作点で、前記ミラーリングＦＥＴデバイスは、前記第１の差動増幅器回路での電流に第１のミラー比率を乗じたミラーリング電流を前記第２の差動増幅器回路において導く段階と、
ｄ）前記第１及び第２の入力とは実質的に無関係であるミラー比率制御入力電圧の制御下で前記第１のミラー比率を異なった第２のミラー比率に変更する段階と
を有する方法。
【請求項４４】
前記段階ｄ）は、連続的に変化するミラー比率制御入力電圧の制御下で連続的な範囲にわたって前記第１のミラー比率を変化させる段階を更に有する、
請求項４３に記載の方法。
【請求項４５】
前記段階ｄ）は、前記電流ミラーＶｇｓ制御電圧と前記動作点における前記第１の差動増幅器回路での電流との間の比を変化させることによって前記第１の電流ミラー比率を変化させる段階を更に有する、
請求項４３又は４４に記載の方法。
【請求項４６】
前記段階ｄ）は、前記制御されるＶｇｓと前記第２の差動増幅器回路での電流との間の比を変化させることによって前記第１の電流ミラー比率を変化させる段階を更に有する、
請求項４３又は４４に記載の方法。
【請求項４７】
前記第１の差動増幅器回路と前記第２の差動増幅器回路との間にある小信号入力電圧に応答して第１の出力電圧を生成する段階を更に有し、
前記小信号入力電圧と前記出力電圧との間の小信号ゲインは前記ミラー比率制御入力電圧に依存する、
請求項４３乃至４６のうちいずれか一項に記載の方法。
【請求項４８】
前記第１及び第２の入力、差動増幅器回路、ミラー比率制御用ＦＥＴ及び第１の出力が、第１の差動増幅器セクションである場合に、
前記第１及び第２の入力に応答して前記第１の出力と比較して反転された第２の出力を生成する第３及び第４の差動増幅器回路を有し、第２のミラーソースＦＥＴデバイスにおける前記第３の差動増幅器回路での電流を反映する第２の電流ミラーＶｇｓ制御電圧を生成し、且つ、前記第４の差動増幅器回路での電流に作用するよう前記第２の電流ミラーＶｇｓ制御電圧によって制御されるＶｇｓを有するとともに、第２の動作点で第２の電流ミラー比率を有する第２のミラーリングＦＥＴデバイスを有する、前記第１の差動増幅器セクションと略同じ第２の差動増幅器セクションを確立する段階を更に有する、請求項４７に記載の方法。
【請求項４９】
電流ミラー比率制御入力電圧の制御下で前記第２の電流ミラー比率を変化させる段階を更に有する、請求項４８に記載の方法。
【請求項５０】
異なった第２の電流ミラー比率制御入力の制御下で前記第２の電流ミラー比率を変化させる段階を更に有する、請求項４９に記載の方法。
【請求項５１】
前記第１の電流ミラー比率制御入力の制御下で前記第２の電流ミラー比率を変化させる段階を更に有する、請求項４９に記載の方法。
【請求項５２】
実質的に前記第１及び第２の出力の少なくとも一方に基づく信号をミラー比率制御ノードへ結合する段階を更に有する、請求項５１に記載の方法。
【請求項５３】
前記第１の出力と前記第２の出力との間の差に基づく信号を前記ミラー比率制御ノードへ結合する段階を更に有する、請求項５２に記載の方法。
【請求項５４】
１又はそれ以上の電荷トランスファキャパシタを介して入力供給から出力供給へ電荷を運ぶようトランスファ制御スイッチを制御する電荷ポンプクロックを有する電荷ポンプによってモノリシック集積回路で出力供給電圧を生成する方法であって、
動作周波数ｆ０で略正弦波状の波形を有するよう、前記トランスファ制御スイッチを制御する電荷ポンプクロックを制御する段階
を有する方法。
【請求項５５】
完全な正弦波と比較して僅か１０％の全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５６】
完全な正弦波と比較して僅か５％の全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５７】
完全な正弦波と比較して僅か−５ｄＢの全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５８】
完全な正弦波と比較して僅か−１０ｄＢの全高調波歪みを有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項５９】
ｆ０での電力と比較して僅か−１０ｄＢのｆ０の三次高調波での電力を有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６０】
ｆ０での電力と比較して僅か−２０ｄＢのｆ０の三次高調波での電力を有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６１】
ｆ０での電流と比較して−３０ｄＢよりも小さいｆ０の三次高調波での電力を有するよう前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６２】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎ／．７であるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６３】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎであるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６４】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎ／１．５であるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６５】
前記電荷ポンプクロックの波形は、周波数ｆ０での正弦波成分振幅Ａ１と、ｆ０に整数Ｎを乗じた各高調波周波数ｆ０×Ｎでの振幅ＡＮの高調波成分とを有する場合に、
測定可能なＡＮについてＡＮ≦Ａ１／Ｎ／２であるように前記電荷ポンプクロックの波形を制御する段階を更に有する、請求項５４に記載の方法。
【請求項６６】
前記電荷ポンプクロックの出力が第１クロック出力である場合に、
前記第１クロック出力の波形とは位相が逆である波形を有するよう制御された第２の電荷ポンプクロック出力によって、１又はそれ以上のトランスファ制御スイッチを制御する段階を更に有する、請求項５４乃至６５のうちいずれか一項に記載の方法。
【請求項６７】
前記第１クロック出力の波形に対して略対称的に反転しているよう前記第２の電荷ポンプクロック出力の波形を制御する段階を更に有する、請求項６６に記載の方法。
【請求項６８】
前記第１クロック出力の波形と同じように正弦波であるよう前記第２の電荷ポンプクロック出力の波形を制御する段階を更に有する、請求項６７に記載の方法。
【請求項６９】
前記第１クロック出力の波形に対して略対称的に反転しているよう前記第２の電荷ポンプクロックの出力波形を制御するとともに、前記第１クロック出力及び／又は前記第２の電荷ポンプクロック出力によって電荷ポンプの全てのトランスファ制御スイッチＦＥＴを制御する段階を更に有する、請求項６８に記載の方法。
【請求項７０】
前記第１クロック出力又は前記第２の電荷ポンプクロック出力を、十分な電荷を出力供給へ運ばないクロックカップリングキャパシタを介して前記電荷ポンプの１又はそれ以上のトランスファ制御スイッチＦＥＴの制御ノードへ結合することによって、前記トランスファ制御スイッチＦＥＴを制御する段階を更に有する、請求項６９に記載の方法。
【請求項７１】
第１のトランスファ制御スイッチを制御するよう第１のクロックカップリングキャパシタを介して前記第１クロック出力を結合し、第２のトランスファ制御スイッチを制御するよう第２のクロックカップリングキャパシタを介して前記第２の電荷ポンプクロック出力を結合する段階を更に有する、請求項６８に記載の方法。
【請求項７２】
第１のトランスファ制御スイッチを制御するよう十分な電荷を出力供給に結合しない第１のクロックカップリングキャパシタを介して前記第１クロック出力を結合し、第２のトランスファ制御スイッチを制御するよう十分な電荷を出力供給に結合しない第２のクロックカップリングキャパシタを介して前記第２の電荷ポンプクロック出力を結合する段階を更に有する、請求項６８に記載の方法。
【請求項７３】
反転及び非反転入力部並びに反転及び非反転出力部を夫々有する５よりも少ない複数の差動インバータ段を、各インバータ段の夫々の出力部が次のインバータ段の入力部に結合するようリング状に結合することによって、前記クロックを生成する段階を更に有する、請求項６６に記載の方法。
【請求項７４】
ソース電流制限回路を介して各段における各インバータにソース電流を供給し、シンク電流制限回路を介して各段における各インバータにシンク電流を供給する段階を更に有する、請求項７３に記載の方法。
【請求項７５】
夫々の差動インバータ段が、当該差動インバータ段の出力に夫々結合されている２つの一次インバータを有する場合に、
共通のソース電流回路を介して前記一次インバータの両方にソース電流を結合し、共通のシンク電流回路を介して前記一次インバータの両方にシンク電流を結合する段階を更に有する、請求項７４に記載の方法。
【請求項７６】
夫々の差動インバータ段が、当該差動インバータ段の出力に夫々結合されている２つの一次インバータを有する場合に、
別々のソース電流回路を介して前記一次インバータの夫々にソース電流を結合し、別々のシンク電流回路を介して前記一次インバータの夫々にシンク電流を結合する段階を更に有する、請求項７４に記載の方法。
【請求項７７】
２つの電源ＶＤＤ及びＶＳＳから前記第１クロック出力及び前記第２の電荷ポンプクロック出力を生成し、（ＶＤＤ−ＶＳＳ）の少なくとも９６％である値を有するよう両クロック出力波形のピーク・ツー・ピーク振幅を制御する段階を更に有する、請求項７３に記載の方法。
【請求項７８】
（ＶＤＤ−ＶＳＳ）の少なくとも９８％であるよう前記ピーク・ツー・ピーク振幅を制御する段階を更に有する、請求項７７に記載の方法。
【請求項７９】
発振制御信号に容量結合された制御ノードで、選択されたバイアス電圧を確立する方法であって、
ａ）アクティブバイアスネットワークの第１端子ＡＢ１に前記制御ノードを結合し、前記アクティブバイアスネットワークの第２端子ＡＢ２で前記選択されたバイアス電圧の供給ノードを結合する段階と、
ｂ）前記アクティブバイアスネットワークの第１サブネットワークを介して前記発振制御信号の正側の半サイクルの間前記第１端子ＡＢ１と前記第２端子ＡＢ２との間に電荷を結合し、前記アクティブバイアスネットワークの別の第２サブネットワークを介して前記発振制御信号の負側の半サイクルの間前記第１端子ＡＢ１と前記第２端子ＡＢ２との間に電荷を結合する段階と
を有し、
全ての結合される電荷は、少なくとも１つのＦＥＴによってドレイン−ソース間に導かれる、方法。
【請求項８０】
各半サイクルの一部の間、電荷伝導を無効にする段階を更に有する、請求項７９に記載の方法。
【請求項８１】
定常状態で半サイクルの全体よりも小さい部分の間充電され、反対の半サイクルの全体よりも小さい部分の間放電されるキャパシタンスを介して各半サイクルの間電荷を結合する段階を更に有する、請求項７９又は８０に記載の方法。
【請求項８２】
電荷結合経路は、前記発振制御信号の１サイクル毎に一度だけ充電及び放電をされる電流制限キャパシタンスを含む、請求項７９乃至８１のいずれか一項に記載の方法。
【請求項８３】
電流ミラー制御電圧の生成回路を介して電流制限キャパシタンス電荷を結合する段階を更に有する、請求項８２に記載の方法。
【請求項８４】
前記電流ミラー制御電圧によって制御されるミラーリングＦＥＴを通じて前記第１端子ＡＢ１と前記第２端子ＡＢ２との間に電荷を結合する段階を更に有する、請求項８３に記載の方法。
【請求項８５】
１０，０００オームよりも大きい抵抗を介して第１端子ＡＢ１と前記第２端子ＡＢ２と間に全電荷を結合する段階を更に有する、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８６】
５０００オームよりも大きい直列受動抵抗素子を有さない経路を介して第１端子ＡＢ１と前記第２端子ＡＢ２に全電荷を結合する段階を更に有する、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８７】
前記アクティブバイアスネットワークは、１つの半サイクルの間第１端子ＡＢ１から前記第２端子ＡＢ２へ全電荷を導くサブネットワークが、相反する半サイクルの間前記第２端子ＡＢ２から前記第１端子ＡＢ１へ全電荷を導くサブネットワークと略同じであるように対称である、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８８】
０．５ボルトよりも大きい電圧を有するよう制御されるＦＥＴチャネルを介して第１端子ＡＢ１と前記第２端子ＡＢ２との間に全電荷を導く段階を更に有する、請求項７９乃至８４のうちいずれか一項に記載の方法。
【請求項８９】
バイアス設定クロックの制御下で対応するノードＮｂｓにおいて、基準電圧Ｖｒｅｆに対して、選択されたバイアス電圧Ｖｂｓを生成する方法であって、
ａ）閾電圧設定用ダイオード接続ＦＥＴを介して前記バイアス設定クロックの各サイクルの間一度だけ電荷制限キャパシタンスを充電する段階と、
ｂ）前記閾電圧設定用ＦＥＴによって確立される電圧で、前記閾電圧設定用ＦＥＴとは異なるバイアス駆動用ＦＥＴを介して前記ノードＮｂｓへ電流を導く段階と、
ｃ）前記ノードＮｂｓで前記バイアス電圧Ｖｂｓを平滑化するよう、前記ノードＮｂｓと前記基準電圧Ｖｒｅｆとの間にキャパシタンスを配置する段階と
を有する方法。
【請求項９０】
前記クロックは、請求項５４乃至６９のいずれか一項に記載の方法に従って前記電荷ポンプクロック出力について定義されるように、略正弦波状の波形を有する、請求項８９に記載の方法。
【請求項９１】
第１クロック位相の制御下で１クロックサイクル毎に一度前記電荷制限キャパシタンスを充電し、前記第１クロック位相と略同じであるが位相が逆である第２クロック位相の制御下で１クロックサイクル毎に一度前記電荷制限キャパシタンスを放電する段階を更に有する、請求項８９に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１３】
【図１４】
【公表番号】特表２０１１−５２８８７０（Ｐ２０１１−５２８８７０Ａ）
【公表日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１１−５１８７３７（Ｐ２０１１−５１８７３７）
【出願日】平成２１年７月１７日（２００９．７．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００４１４９
【国際公開番号】ＷＯ２０１０／００８５８６
【国際公開日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（３１１０００５７９）ペレグリン セミコンダクター コーポレーション (3)
【Ｆターム（参考）】
【公表日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２１年７月１７日（２００９．７．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００９／００４１４９
【国際公開番号】ＷＯ２０１０／００８５８６
【国際公開日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（３１１０００５７９）ペレグリン セミコンダクター コーポレーション (3)
【Ｆターム（参考）】
[ Back to top ]