光ディスク装置
【課題】光ディスクに記録されたデータの高速再生時に、再生信号品質を低下させず、かつ消費電力の低減を図ることのできる装置を提供する。
【解決手段】光ディスク1からの再生信号を再生チャネルクロック(CK)に基づいて標本化するA/D変換部7と、標本化された再生信号をn系統のパラレル再生信号に変換するシリアルパラレル変換部101と、再生チャネルクロックの1/nクロックを生成する1/nクロック生成部8と、1/nクロックで動作しパラレル再生信号と再生チャネルクロックの位相を比較する位相比較部104とを備え、位相比較部からの出力により再生チャネルクロックを制御する。
【解決手段】光ディスク1からの再生信号を再生チャネルクロック(CK)に基づいて標本化するA/D変換部7と、標本化された再生信号をn系統のパラレル再生信号に変換するシリアルパラレル変換部101と、再生チャネルクロックの1/nクロックを生成する1/nクロック生成部8と、1/nクロックで動作しパラレル再生信号と再生チャネルクロックの位相を比較する位相比較部104とを備え、位相比較部からの出力により再生チャネルクロックを制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光ディスクから信号を再生する装置に関し、特に高速再生処理を好適に行う光ディスク装置に関する。
【背景技術】
【0002】
光ディスク媒体からの再生デジタル信号処理方式として、従来の2値化方式に対して、多ビットのデジタル信号に標本化し、パーシャルレスポンス方式と最尤復号方式(マキシマムライクリフッド)の一つであるビタビ復号器を組み合わせたPRML(Partial Response Maximum Likelihood)信号方式が提案されている。このPRML信号方式は、線記録方向の記録密度の増加に伴い、意図的に波形干渉を付加することにより、高域成分を必要としない再生系を実現し、波形干渉を考慮した確率計算により、再生データの品質を向上させる方式である。
【0003】
媒体に記録されているデジタルデータのチャネルビット周波数に同期した再生クロックを用いて、PRML信号処理を適用したデジタルデータ復調を行う場合、高倍速再生時には、再生クロックの周波数が高くなるため、その周波数に依存してデジタル回路の消費電力が増大してしまう。
【0004】
そこで例えば特許文献1に示される方法は、PRML信号方式を採用しつつ、消費電力の低減を目的として、チャネルビット周波数の半分の周波数のクロック(1/2クロック)により標本化して得られた再生信号に、欠落した時間の振幅方向のオフセット情報を補間しながら、オフセット補正制御を行う。また、欠落した時間の位相誤差情報を補間しながら、位相同期制御を行う。振幅方向のオフセット補正、及び位相同期がなされた再生信号に対し、パーシャルレスポンス適応等化を行うものである(位相誤差補間ハーフレート方式)。
【0005】
【特許文献1】特開2003−36612号公報(第4−5頁)
【発明の開示】
【発明が解決しようとする課題】
【0006】
パーシャルレスポンス適応等化は、多値の信号の絶対値を取得しデータを再生するため、間引いたデータを補間して使うと、エラーレートが劣化する場合がある。すなわち、特許文献1に示されるハーフレート方式では、欠落した情報を補間するため、真のデータとの間に誤差が生じる場合がある。補間したデータに誤差がある場合、補間回路により正確に補間しな限り、再生信号の品質が低下することになる。
【0007】
また特許文献1に示される位相誤差補間ハーフレート方式には、1/2以下のクロックへの対応は記載されていない。また、サンプリング定理によりハーフレートにより標本化した場合にデータを復調できるという原理に基づくため、光再生特性であるMTF(Mutual Trans Function)特性がチャネルビット周波数の1/4以下の帯域で分布している場合には採用が困難である。
【0008】
一方PRML信号処理方式をLSIに組み込む場合には、アナログ部品であるAD変換部とDA変換部が必要になる。例えば16倍速のDVD−RAM方式を想定したとき、チャネルクロック周波数は466.88MHz(1倍速29.18MHz)である。これに対応するAD変換部は比較的実現可能であっても、DA変換部は実現が困難と予想される。
【0009】
本発明の目的は、上記の課題を解決するため、光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ消費電力の低減を図ることにある。
【0010】
また本発明の目的は、LSIプロセスやアナログ部品の特性を考慮し、実現性の高い再生装置を提供することである。
【課題を解決するための手段】
【0011】
本発明では上記課題を解決するため、光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、1/nクロックで動作しシリアルパラレル変換部により得られたパラレル再生信号と再生チャネルクロックの位相を比較する位相比較部とを備え、位相比較部からの位相誤差出力により再生チャネルクロックを制御する構成とした。
【0012】
さらに本発明では、1/nクロックで動作し、アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、1/nクロックで動作し、位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備える構成とした。
【0013】
さらに本発明では、シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備える構成とした。
【0014】
この構成により、シリアル信号をn系統のパラレル信号に変換し、信号処理のクロック周波数を1/nに下げることで消費電力は低下する。また、標本化の際データを間引かないので、基本的に間引きに伴う誤差が生じない。
【発明の効果】
【0015】
光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ信号処理時の消費電力の低減が可能となる。
【発明を実施するための最良の形態】
【0016】
以下、本発明について図面を用いて説明する。
【実施例1】
【0017】
図1は、本発明の光ディスク装置の第1の実施例を示すブロック図である。信号処理として、PLL(Phase−Locked Loop)の位相同期ループを用いて、同期クロック信号と多値化された信号を抽出し、PRML(Partial Response Maximum Likelihood)回路で信号再生する方式を採用している。
【0018】
ここで、1はプリピット部とデータ部が交互に配置されたDVD−RAM等の光ディスク、2はスピンドルモータ、3は光ヘッド(PU)、4はI/V変換部、5はウォブル信号処理部である。6はRFデータ処理部で、オートゲインコントロール(AGC)部61、ハイパスフィルタ(HPF)部62、イコライザ(EQ)部63を有する。7はアナログデジタル変換部(A/D変換部)、8はチャネルビットレートの1/nクロック生成部、9は電流制御発振部(ICO)、10は1/nのクロックで動作するPLL部、11は復調信号処理部である。PLL部10は、シリアルパラレル変換部101、オフセット補正部102、ワイドキャプチャ部103、位相比較部104、ループフィルタ部105、デジタルアナログ変換部(D/A変換部)106を有する。12は制御部で、1/nクロック選択部121を含み、13はホスト装置である。
【0019】
光ディスク1はスピンドルモータ2に保持されて回転しており、光ヘッド3は、情報の記録または再生を行うレーザ光を発光する半導体レーザと、半導体レーザからの光をディスク面上に光スポットとして形成する光学系と、光ディスク1からの反射光を用いて情報の再生および自動焦点およびトラック追跡などの光点制御を行うための光検出器とから構成され、光ディスク1上に情報の記録を行い、また光ディスク1上の情報の再生を行う。光ディスク装置は、パーソナルコンピュータ、ワークステーション等のホスト装置13に接続されており、ホスト装置13からの命令や情報データを、マイコン等から構成される制御部12を通して情報の記録、再生およびシーク動作を実行する。
【0020】
次に再生処理の動作を説明する。ホスト装置13から、制御部12に対して再生開始指示を行い、光ヘッド3からの信号を受け、I/V変換部4は、電流電圧変換した再生信号を、ウォブル処理部5及びRFデータ処理部6に出力する。
【0021】
ウォブル信号処理部5では、ディスクの周期的に蛇行している記録案内溝(ウォブル)に対応したウォブル信号を抽出し、この信号に同期した2値化信号として、ウォブルクロックを出力する。
【0022】
RFデータ処理部6におけるオートゲインコントロール(AGC)61は、I/V変換部4からの信号の振幅を一定になるようにゲインコントロールする。ハイパスフィルタ(HPF)62は、再生信号に含まれている低周波のDC変動を無くすために設けられている。DVD−RAMの場合は、ヘッダー部のアドレスを再生するため、ヘッダー部のDC変動を少なくする必要があり、HPFのカットオフ周波数を高く切り替えるカットオフ周波数(Fc)調整部が設けられている。カットオフ周波数は数kHzから数十kHzである。ディスク上の傷通過後のDCレベルが正常に復帰するカットオフ周波数に設定する。
【0023】
イコライザ(EQ)63は、光学特性による高域成分の減衰を補正する。また、PRML方式では、複数ビットへの影響の度合いは、PRクラスにより決められた値に設定され、ビット相互の干渉の度合いが制御される。例えば、PR(1、2、2、1)を使用する場合には、PR(1、2、2、1)の周波数特性に近くなるようにイコライザ63の特性を補正する。PR(1、2、2、1)を使い、8−16変調されたDVDデータの場合は、後述するA/D変換部により、サンプリングされた出力は、0、1、3、5、6の5値の中間値のみが取りうる値となる。詳細は後述する。
【0024】
PLL回路10は、RFデータ処理部6を経たRF信号から、アドレスデータ、ユーザデータを再生するための再生クロックを生成する。ここでいう再生クロックとは、A/D変換部7のデータをサンプリングするチャネルビットレートのクロック(CK)と、PLL10内のデジタル回路を動作させるチャネルビットレートの1/nクロック(1/nCK)である。チャネルビットレートのクロック(CK)は、データをシリアルパラレル変換部101により、チャネルビットレートのシリアルデータから、n個のパラレルデータに変換する際にも使用する。
【0025】
再生信号は、A/D変換部7にて多ビットのデジタル信号に標本化され、復調信号処理部11にて、再生される。復調信号処理部11は、パーシャルレスポンス方式と最尤復号方式(マキシマムライクリフッド)の一つであるビタビ復号器を組み合わせたPRML信号方式で再生される。
【0026】
PRML信号方式は、標本化された多ビットのデジタル信号値がビタビ復号で意味を持つため、再生クロックの位相と再生信号が有するクロック成分の位相とが同期することが重要となる。また、光ディスク上の傷やノイズ等の外乱により、PLL部10のロックがはずれることなく、安定して再生クロックを出力することが必要である。
【0027】
RFデータ処理部で傷を検出できなかった場合でも、傷を検出し(図示せず)、PLL部10のロックが外れないように、位相比較部104の出力を0にし、ループフィルタ105の積分器、オフセット補正部102の積分器の出力をホールドし、ICO部9の発振周波数をホールドする。
【0028】
再生クロックを生成するPLL回路10は、DA変換部106により、デジタル値により発振器の周波数を制御するデジタルPLLである。オフセット補正部102によりオフセット補正された信号は、位相比較部104によりゼロクロス点前後の位相誤差を抽出し、ループフィルタ105にてノイズを除去し、D/A変換部106を介してICO9を発振させる。ICO9の出力により、A/D変換部7の標本化クロック(CK)を生成し、また1/nクロック生成部8により、データ再生用クロック(1/nCK)を生成する。なお、1/nクロック生成部8により生成したデータ再生用クロック(1/nCK)は、図示するように外部にモニターすることでクロック周波数を確認することが可能である。
【0029】
高周波のクロックを生成するための発振器をLSIに内蔵する場合は、電流制御発振器(ICO)9をD/A変換部106とペアで使う。高周波でない場合は、電圧制御発振器(VCO)でも良い。
【0030】
ワイドキャプチャ103は、PLL回路機能として、キャプチャーレンジとロックレンジの拡大を図った、いわゆるワイドキャプチャ機能を得るためのものである。ワイドキャプチャ103により、ウォブル処理部5で出力されたウォブルクロックとPLLで生成されたチャネルクロック(CK)を比較する。高速動作する場合は、1/nクロック同士を比較しても良い。基準周波数であるウォブルクロックにチャネルクロック周波数を一致させるように制御を行い、PLL10を高速に周波数ロックさせる。周波数をロックさせた後に、位相比較部104にて位相ロックさせる。
【0031】
A/D変換部7は、チャネルクロック(CK)でデータをサンプリングする。A/D変換部7は、チャネルビットレートで動作する高速仕様を満たすものである。シリアルパラレル変換部101は、サンプリングデータをシリアルデータから、n個のパラレルデータに変換する。パラレルデータに変換後、PLL構成要素を、チャネルビットレートの1/nクロック(1/nCK)で動作させる。
【0032】
チャネルビットレートの1/nクロックで動作させた場合、nの値(2以上の場合)により回路構成が変更となる構成要素は、ゼロクロス点の前後のデータが必要な位相比較部104と、チャネルクロック毎のデータが必要なオフセット補正部102である。位相比較部104とオフセット補正部102は、後で詳細に述べる。
【0033】
一方、チャネルビットレートの1/nクロックで動作させた場合、nの値(2以上の場合)により回路構成の変更が必要ない構成要素は、積分動作を行うIIR(Infinite Impulse Response)フィルタを使用し、動作速度が遅いループフィルタ105等である。
【0034】
本実施例では、1/nクロックで動作させるために、次の点に注意した。
【0035】
1/nクロックで動作させるには、チャネルクロックで動作していたフリップフロップ(FF)がn個必要になる。nが大きくなると、PLLループの応答性が悪くなったり、最悪ロックしなくなる。そのため、最高動作周波数、A/D変換部とD/A変換部のビット数、ICOの周波数感度等からPLLループの応答特性を考慮し、nの上限n(max)を決め、上限値nにて動作できる回路構成とする。そして、n以下で動作させたい場合には、ホスト装置13を介し1/nクロック選択部121にて、n以下の所望のiを選択し、選択した1/iクロックで動作するPLL回路10とした。
【0036】
また、8−16変調方式では、入力波形は3Tが最小幅であり、1/4チャネルクロックで動作させた場合、位相比較部104のゼロクロス点は2箇所となる。4個の位相比較部の出力を加算する場合に、桁上がりを考慮した。
【0037】
本実施例によれば、高速再生する場合に、1/nクロックを使用するので、消費電力を低減することができる。また、標本化データを間引くことがないため、誤差が生じず、再生信号品質は低下しない。
【0038】
現在、LSIに内蔵するD/A変換部は、最高チャネルクロック(例えばDVD−RAM×16の場合)で動作させることは困難である。今後のLSIプロセスの進化により、高速化が図られると予想される。本実施例によれば、このようなアナログ部品の進歩に対応する際、再度PLLの設計をやり直すことなく、アナログ部のみを差し替え、デジタル部が所望の1/nクロックで動作するように切り替えることができる。すなわち本実施例によれば、LSIプロセス、アナログ部品の特性が変わっても、回路構成を変更せずに用いることのできるPLL回路を提供できる。
【0039】
以下、本実施例の各構成要素について、詳細に説明する。
(1)A/D変換部7
まず、A/D変換部7の入力波形について説明する。A/D変換部7には、RFデータ処理部6より、A/D変換部7の入力レンジに合わせた信号が入力される。例えば、A/D変換部7の標準入力は、入力レンジの1/2〜3/4程度とする。
【0040】
図2(a)は、PR(1、2、2、1)波形3T〜7T信号を示す。ここで、例えば4T信号とは、ディスクに書かれたビット列が「0000111100001111・・・」を繰り返す信号である。この信号をPR(1、2、2、1)を通したとき、「1111」の部分は、下記のように「1221」が順番に出力され、足された信号となる。すなわち、「01221」、「001221」、「0001221」、「00001221」の和となり、「013565310・・・」となる。このように「0、1、3、5、6」の5値のみが取りうる値となる。
【0041】
復調信号処理部11内のビタビ復号器には、このように等化された信号を入力する必要がある。等化は、RFデータ処理部6のEQ63でも良いし、復調信号処理部11内で行っても良い。DVD規格で採用される8−16変調方式では、3Tから14Tの信号が、アナログフロントエンド部(AFE)からAD変換部に入力される。図2(a)では、振幅の中心値は3である。この中心値3がA/D変換部出力の中心ゼロになるように、RFデータ処理部6からA/D変換部7に差動入力される。
【0042】
図2(b)にA/D変換部(7bit)の標準出力振幅波形(4T信号を入力時)を示す。PLLによりチャネルクロック(CK)が生成され、A/D変換部7は、チャネルクロックで再生データがサンプリングされる。サンプリングポイントは、図2(a)で示した「0、1、3、5、6」の間の値を取る。図2(b)では、0〜6の中心DC3をA/D変換部出力の0(ゼロ)とし、3以上を(+)、3以下を(−)の数値として、表現している。
【0043】
図2(a)で示した「0、1、3、5、6」の間の値を取る理由は、後述する位相比較部104により、正負の切り替わり点前後の振幅差を0にするようにDPLLがクロックの位相を制御するためである。図中◎印が、再生データのチャネル周波数のクロック(チャネルクロックCK)でサンプリングされたデータを示す。
【0044】
A/D変換部104の中心入力DC値は、出力では0となる。この0(ゼロ)中心にA/D変換部の入力レンジを考慮し、A/D変換部への標準入力を決める。A/D変換部が7bitの場合は、A/D出力は2の補数で表現すると、−64〜+64までの値をとる。
【実施例2】
【0045】
図3は、本発明による光ディスク装置の一実施例を示すブロック図である(n=4の時、1/4クロックを使用)。図3は、n=4の時のシリアルパラレル変換部101を含んでいる。
(2)シリアルパラレル変換部101
F1〜F5、D1〜D5は、フリップフロップを示す。P1〜P4は、それぞれ位相比較部104を示す。チャネルクロック(CK)により、データをサンプルするA/D変換部7を介して、データをチャネルクロック毎にF1でラッチする。F1で得たデータを更にF2でラッチする。同様に、F3、F4、F5のデータをラッチする。
【0046】
その後、D1〜D5を1/4クロック(1/4CK)でラッチすることで、F1〜F5出力のシリアルデータを5系統のパラレルデータに変換する。この(1)〜(5)の5系統のデータを4系統の位相比較部104に入力する。一方、(1)〜(4)の4系統のデータをオフセット補正部102に入力し、演算を行う。また、(1)〜(4)の4系統のデータは、PRML回路に入力され、PRML回路で2値データとして再生される。ループフィルタ105は、n=1の時と同じ回路構成で、クロックのみを1/4にし、動作させる。ループフィルタはIIRフィルタを使用しており、積分動作は遅くても良い為、回路構成の変更は必要ない。D/A変換部106も、動作仕様を満足するクロックで動作させる。
【0047】
このような構成にすることで、消費電力を削減し、必要なデータを間引くことなく、PLLを動作させることができる。
【0048】
次に、動作を説明する。図5は、n=4で、1/4クロックを使用した場合のシリアルパラレル変換時のデータとクロックの概要である。
【0049】
上から順にチャネルクロック(CK)、チャネルクロック同期カウンタckcnt[1:0]、1/4クロック、A/D変換部出力である7bitデータをチャネルクロックでラッチしたシリアルデータxdt0[6:0]、xdt0[6:0]をチャネルクロックで更に一段ラッチしたデータxdt1[6:0]、xdt1[6:0]をチャネルクロックで更に一段ラッチしたデータxdt2[6:0]等を示す。xdt3[6:0]〜xdt4[6:0]も同様である。
【0050】
また、ckcnt[1:0]=3の時、xdt0[6:0]〜xdt4[6:0]を1/4クロックでラッチしたデータxdt0_lat[6:0]〜xdt4_lat[6:0]を示す。
【0051】
1/4クロックは、チャネルクロック同期カウンタから生成される。ckcnt[1:0]=3でラッチし、さらに1/4クロックでラッチする。このように構成することで、LSI化する場合に、データのセットアップタイム、ホールドタイムに対して、余裕を持って設計できることになる。
【0052】
データのシリアルパラレル変換は、チャネルクロックでラッチしたデータを必ず1/4クロックでラッチする必要がある。FF間のクロックスキュー(クロックばらつき)を、レイアウトツールで自動調整する。レイアウトで自動調整するためには、チャネルクロックが、高周波(DVD−RAM×16倍速の466.88MHz、周期が2.14ns)の場合は、1/4クロックとチャネルクロックのスキューを考慮した設計をしなければ、チャネルクロックでラッチされたデータ(7bit×5本)が、1/4クロックでラッチされず、PLLが正常動作しないことになる。
【0053】
本構成によれば、1/4クロックの遅延が2周期(2T)以下であれば、クロックとデータの位相関係は問題なく、必ずシリアルパラレル変換を行うことができる。
(3)位相比較部104
図6(a)は、チャネルクロックで動作させる場合の位相比較部104を示す。A/D変換部106の出力について、1クロック遅延させた符号ビットなしのデータX0と符号ビットY1との乗算結果から、符号ビットなしのデータX1と1クロック遅延させた符号ビットY0との乗算結果を減算する。これにより、位相誤差を振幅誤差として表すことができる(図6(b))。
【0054】
この演算を、チャネルクロック間で行なえれば良い。チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。
【0055】
図2(b)にA/D変換部7の4T信号出力を示し、位相比較部の動作を示す。位相が再生データよりも遅れている場合は、位相比較部出力は負になる。一方、位相が再生データよりも進んでいる場合は、位相比較部出力は正になる。
【0056】
図7は、1/4クロックで動作させる場合の位相比較部を示す。図6(a)で示した位相比較部を4個並列に並べ、演算を1/4クロック間に行うようにしたものである。1/4クロックで動作させる場合は、チャネルクロックでラッチする前後のデータと符号を受け取り、1/4クロック間で演算を行う。
【0057】
この構成では、チャネルクロックで標本化されたA/D変換部出力データを間引くことなく、位相比較部をP1〜P4を4個用いて並列処理し、4個のデータを加算し、ラッチしてループフィルタに出力する。
【0058】
これにより、正確にゼロクロス点前後の位相誤差を出力することができ、PLLループを安定に動作させることができる。
【0059】
(4)オフセット補正部102
次に、図3のオフセット補正部102について説明する。オフセット補正部102により、A/D変換部に入力された信号は、DSV(Digital Sum Value)が0になるようにオフセット補正される。DVD−RAMのデータは8−16変調されており、連続する0あるいは1が3個以上14個以下に規制されたデータを、理想的な装置で再生すると、再生信号のDC平均値が、一定の範囲内で常に一定になる。このような信号をDCフリーの信号と呼ぶ。さらに具体的に述べると、DCフリーとは、再生信号の中心値より大きい場合を(+)、小さい場合を(−)とし、これらを一定期間足し合わせると、DSVが0になることである。
【0060】
図8(a)は、チャネルクロックで動作させる場合の、オフセット補正部102の一例を示す。オフセット補正部102は、IIR(Infinite Impulse Response)フィルタで構成される。出力信号が遅延回路(フリップフロップ)によって1クロック遅延し、入力信号と加算することによって処理される。オフセットが入力信号にない場合は、DSVは0となるため、IIRフィルタの出力は0となる。入力符号が(+)であり続ければ、時間の経過と共に出力は増加する。入力符号が(−)であり続けば、時間の経過と共に出力は減少する。積分の速度は、入力の係数1/kで可変できる。
【0061】
図8(b)に、チャネルクロックで動作させる場合の、オフセット補正部102の他の例を示す。図8(b)は、図8(a)のA/D出力の後にリミッタを追加したものである。最大最小振幅等、変動の大きな数値はオフセット補正出力に誤差を与えることがあるので、傷の後のオフセット補正以外は、(b)を使用したほうが良い。
【0062】
図8で示す演算が、チャネルクロック間で行なえるようにする。kの値は、2のべき乗の値を設定することになる。この値が大きい場合、演算bit数が増えることになり、チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。例えば、2のk乗の値を使う場合、A/D変換部出力7bitの場合、(7+k)bitの演算を行うことになる。
【0063】
図9は、1/4クロックで動作させる場合のオフセット補正部102の一例を示す。図8(b)で示したオフセット補正回路のリミッタを4個並列に並べ、演算を1/4クロック間に行うようにしたものである。1/4クロックで動作させる場合は、チャネルクロックでラッチしたデータを受け取り、1/4クロック間で演算を行う。
【0064】
この構成では、A/D変換後のデータを間引くことなく、リミッタを4個用いて並列処理し、4個のデータを加算し、ラッチしてIIRフィルタに出力する。IIRフィルタの出力である積分信号をA/D変換部の出力から減算し、次段の復調信号処理部11及び位相比較部104に出力する。このようなオフセット補正回路を、デューティーフィードバックと呼ぶ。
【0065】
おおまかなオフセット補正は、本回路(デューティーフィードバック)にて実現可能だが、細かいオフセットについては、別途位相比較部のゼロクロス点前後の信号を検出した補正、ジッタフィードバックが必要となる(図示せず)。ジッタ−フィードバックは、デューティーフィードバックと異なり、チャネルクロック毎のデータは必要ないため、1/4クロック毎にデータを積分する。
【0066】
(5)ワイドキャプチャ103
次に、図3のワイドキャプチャ103について説明する。再生信号が有するクロック成分の周波数と、PLLによって生成される再生クロックの周波数が大きく異なっている場合、位相同期引き込みができない(ロックできない)ことや異なる周波数に擬似ロックする恐れがある。これを回避するために、ワイドキャプチャにより、PLLによって生成されるクロックを、再生信号が有するクロック成分の周波数に近づけ、周波数ロックした後、直ぐに位相ロックできるようにしている。
【0067】
図10は、本発明の光ディスク装置における1/nクロックで動作するワイドキャプチャの一例を示す。基準クロックカウンタにより、再生クロックカウンタのカウント開始を制御する(reset)。ワイドキャプチャ103は、ウォブルクロックの周波数とICO9出力の再生チャネルクロック周波数を比較し、周波数誤差を出力する。基本的には、再生チャネルクロックがウォブルクロックと同じ周波数になるように、ICO9を制御する。
【0068】
PLLループ内が1/nクロックで動作している場合は、ワイドキャプチャも、1/nクロックで動作する。ウォブルクロック同期のワイドキャプチャの場合、ウォブル処理部5から出力されるウォブルクロックも1/nで連動して出力し、ワイドキャプチャ103に入力する。また、ウォブルクロックが、再生クロックの1/4で一定値の場合は、ワイドキャプチャ内のウォブルクロック側の分周比(1/m)を可変することで、低周波でワイドキャプチャを動作させることができる。
【0069】
DVD−ROM以外のウォブルを持つDVD−RAM、DVD±R/RWといったメディアで使用できる。ウォブルを持たないDVD−ROMディスク等は、再生データに必ず含まれている固有の同期信号SYNCを検出し、SYNC幅の大小により、再生クロックの周波数にロックさせるワイドキャプチャを使用する。SYNC信号とは、DVDの場合は、14T幅の信号、CDの場合は11T+11Tの信号である。また、SYNCの周期を検出し、再生クロックの周波数にロックさせるワイドキャプチャを使用する。このようなタイプのワイドキャプチャも、1/nクロックで周波数誤差を出力させても良い。
【実施例3】
【0070】
図4は、本発明の光ディスク装置の第3の実施例を示すブロック図である(n=2の時、1/2クロックを使用)。図3の構成と異なる点は、次の2点である。
1)位相比較部P3、P4の出力を0固定する。
2)オフセット補正部102の(3)、(4)の入力を0入力とする。
【0071】
このように、1/4クロックを使った構成に、0固定にするスイッチを加えるだけで、1/2クロックを使用するPLLを動作させることができる。(1)(2)のデータがPRML回路に入力され、PRML回路で2値データとして再生される。(1)〜(4)のデータをPRML回路に入力し、1/3レートまたは1/4レート処理する復号を行っても良い。PRML回路の方が、PLL回路に比較し、1クロックで処理する論理計算が多い。PLL回路が1/2レートで動作しても、PRML回路は、1/2レートで動作しない場合もあるためである。
【0072】
D/A変換部106が1/2クロックで動作する場合は、本構成で使用をすることができる。1/4クロックを使用する場合よりもループ遅延が少ないため、より安定に動作する。
【0073】
同様にn=3の場合は、下記のようにスイッチにて設定することにより、1/3レートで動作する。
1)位相比較部P4の出力を0固定する。
2)オフセット補正部102の(4)の入力を0入力とする。
1/4クロックを使用する場合よりも、ループ遅延が少ないため、より安定に動作する。
【0074】
以上の各実施例では、nが4以下の1/2レート、1/3レート、1/4レートのPLL回路について述べてきた。更に高速動作が必要な場合は、n=5以上でも高速なA/D変換部を用い、シリアルパラレル変換し、その後の回路を1/nで動作させることで同様な動作が可能である。
【0075】
また、更に高速動作が必要な場合や、A/D変換部がチャネルビットレートで動作しない場合は、A/D変換部を2個、交互に使うことで実現できる。
【実施例4】
【0076】
図11は、本発明の光ディスク装置の第4の実施例を示す。第1のA/D変換部71の標本化クロックは、ハーフクロック(1/2CK)の立ち上がりエッジを使い、第2のA/D変換部72の標本化クロックは、ハーフクロック(1/2CK)の立下りエッジを使う。すなわち、第1のアナログデジタル変換部の標本化クロックと第2のアナログデジタル変換部の標本化クロックとは、位相が180度ずれている。2つのハーフレートデータを、シリアルパラレル変換せずに直接n=2の1/2クロックで動作する位相比較部104に入力することで第3の実施例と同じように、動作させることができる。これにより、光ディスク媒体に記録されたデジタルデータの再生性能を向上させ、かつ、消費電力の低減が可能となり、LSIプロセス、アナログ部品の特性を考慮した回路構成が実現できる。
【0077】
なお、以上の実施例では、DVDディスクを例に挙げ説明したが、本発明の適用範囲はDVD−RAM、DVD±R/RW、DVD−ROM等の装置に限られるものではなく、CD、AOD、blu−rayディスク等の光ディスク装置においても、同様に適用することができる。
【図面の簡単な説明】
【0078】
【図1】本発明の光ディスク装置の第1の実施例を示すブロック図。
【図2】A/D変換部における入出力波形の一例を示す図。
【図3】本発明の光ディスク装置の第2の実施例(1/4クロック使用)を示す図。
【図4】本発明の光ディスク装置の第3の実施例(1/2クロック使用)を示す図。
【図5】シリアルパラレル変換部における動作説明図(1/4クロック使用)。
【図6】位相比較部の一例を示す図。
【図7】位相比較部の一例を示す図(1/4クロック使用)。
【図8】オフセット補正部の一例を示す図。
【図9】オフセット補正部の一例を示す図(1/4クロック使用)。
【図10】ワイドキャプチャの一例を示す図。
【図11】本発明の光ディスク装置の第4の実施例を示す図。
【符号の説明】
【0079】
1…光ディスク、2…スピンドルモータ、3…光ヘッド、4…I/V変換部、5…ウォブル処理部、6…RFデータ処理部、7…A/D変換部、8…1/nクロック生成部、9…電流制御発振部(ICO)、10…1/nクロックで動作するPLL部、11…復調信号処理部、12…制御部、13…ホスト装置、61…オートゲインコントロール(AGC)部、62…ハイパスフィルタ(HPF)部、63…イコライザ(EQ)部、101…シリアルパラレル変換部、102…オフセット補正部、103…ワイドキャプチャ部、104…位相比較部、105…ループフィルタ部、106…D/A変換部、121…1/nクロック選択部。
【技術分野】
【0001】
本発明は、光ディスクから信号を再生する装置に関し、特に高速再生処理を好適に行う光ディスク装置に関する。
【背景技術】
【0002】
光ディスク媒体からの再生デジタル信号処理方式として、従来の2値化方式に対して、多ビットのデジタル信号に標本化し、パーシャルレスポンス方式と最尤復号方式(マキシマムライクリフッド)の一つであるビタビ復号器を組み合わせたPRML(Partial Response Maximum Likelihood)信号方式が提案されている。このPRML信号方式は、線記録方向の記録密度の増加に伴い、意図的に波形干渉を付加することにより、高域成分を必要としない再生系を実現し、波形干渉を考慮した確率計算により、再生データの品質を向上させる方式である。
【0003】
媒体に記録されているデジタルデータのチャネルビット周波数に同期した再生クロックを用いて、PRML信号処理を適用したデジタルデータ復調を行う場合、高倍速再生時には、再生クロックの周波数が高くなるため、その周波数に依存してデジタル回路の消費電力が増大してしまう。
【0004】
そこで例えば特許文献1に示される方法は、PRML信号方式を採用しつつ、消費電力の低減を目的として、チャネルビット周波数の半分の周波数のクロック(1/2クロック)により標本化して得られた再生信号に、欠落した時間の振幅方向のオフセット情報を補間しながら、オフセット補正制御を行う。また、欠落した時間の位相誤差情報を補間しながら、位相同期制御を行う。振幅方向のオフセット補正、及び位相同期がなされた再生信号に対し、パーシャルレスポンス適応等化を行うものである(位相誤差補間ハーフレート方式)。
【0005】
【特許文献1】特開2003−36612号公報(第4−5頁)
【発明の開示】
【発明が解決しようとする課題】
【0006】
パーシャルレスポンス適応等化は、多値の信号の絶対値を取得しデータを再生するため、間引いたデータを補間して使うと、エラーレートが劣化する場合がある。すなわち、特許文献1に示されるハーフレート方式では、欠落した情報を補間するため、真のデータとの間に誤差が生じる場合がある。補間したデータに誤差がある場合、補間回路により正確に補間しな限り、再生信号の品質が低下することになる。
【0007】
また特許文献1に示される位相誤差補間ハーフレート方式には、1/2以下のクロックへの対応は記載されていない。また、サンプリング定理によりハーフレートにより標本化した場合にデータを復調できるという原理に基づくため、光再生特性であるMTF(Mutual Trans Function)特性がチャネルビット周波数の1/4以下の帯域で分布している場合には採用が困難である。
【0008】
一方PRML信号処理方式をLSIに組み込む場合には、アナログ部品であるAD変換部とDA変換部が必要になる。例えば16倍速のDVD−RAM方式を想定したとき、チャネルクロック周波数は466.88MHz(1倍速29.18MHz)である。これに対応するAD変換部は比較的実現可能であっても、DA変換部は実現が困難と予想される。
【0009】
本発明の目的は、上記の課題を解決するため、光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ消費電力の低減を図ることにある。
【0010】
また本発明の目的は、LSIプロセスやアナログ部品の特性を考慮し、実現性の高い再生装置を提供することである。
【課題を解決するための手段】
【0011】
本発明では上記課題を解決するため、光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、1/nクロックで動作しシリアルパラレル変換部により得られたパラレル再生信号と再生チャネルクロックの位相を比較する位相比較部とを備え、位相比較部からの位相誤差出力により再生チャネルクロックを制御する構成とした。
【0012】
さらに本発明では、1/nクロックで動作し、アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、1/nクロックで動作し、位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備える構成とした。
【0013】
さらに本発明では、シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備える構成とした。
【0014】
この構成により、シリアル信号をn系統のパラレル信号に変換し、信号処理のクロック周波数を1/nに下げることで消費電力は低下する。また、標本化の際データを間引かないので、基本的に間引きに伴う誤差が生じない。
【発明の効果】
【0015】
光ディスク媒体に記録されたデータの高速再生時に、再生信号品質を低下させず、かつ信号処理時の消費電力の低減が可能となる。
【発明を実施するための最良の形態】
【0016】
以下、本発明について図面を用いて説明する。
【実施例1】
【0017】
図1は、本発明の光ディスク装置の第1の実施例を示すブロック図である。信号処理として、PLL(Phase−Locked Loop)の位相同期ループを用いて、同期クロック信号と多値化された信号を抽出し、PRML(Partial Response Maximum Likelihood)回路で信号再生する方式を採用している。
【0018】
ここで、1はプリピット部とデータ部が交互に配置されたDVD−RAM等の光ディスク、2はスピンドルモータ、3は光ヘッド(PU)、4はI/V変換部、5はウォブル信号処理部である。6はRFデータ処理部で、オートゲインコントロール(AGC)部61、ハイパスフィルタ(HPF)部62、イコライザ(EQ)部63を有する。7はアナログデジタル変換部(A/D変換部)、8はチャネルビットレートの1/nクロック生成部、9は電流制御発振部(ICO)、10は1/nのクロックで動作するPLL部、11は復調信号処理部である。PLL部10は、シリアルパラレル変換部101、オフセット補正部102、ワイドキャプチャ部103、位相比較部104、ループフィルタ部105、デジタルアナログ変換部(D/A変換部)106を有する。12は制御部で、1/nクロック選択部121を含み、13はホスト装置である。
【0019】
光ディスク1はスピンドルモータ2に保持されて回転しており、光ヘッド3は、情報の記録または再生を行うレーザ光を発光する半導体レーザと、半導体レーザからの光をディスク面上に光スポットとして形成する光学系と、光ディスク1からの反射光を用いて情報の再生および自動焦点およびトラック追跡などの光点制御を行うための光検出器とから構成され、光ディスク1上に情報の記録を行い、また光ディスク1上の情報の再生を行う。光ディスク装置は、パーソナルコンピュータ、ワークステーション等のホスト装置13に接続されており、ホスト装置13からの命令や情報データを、マイコン等から構成される制御部12を通して情報の記録、再生およびシーク動作を実行する。
【0020】
次に再生処理の動作を説明する。ホスト装置13から、制御部12に対して再生開始指示を行い、光ヘッド3からの信号を受け、I/V変換部4は、電流電圧変換した再生信号を、ウォブル処理部5及びRFデータ処理部6に出力する。
【0021】
ウォブル信号処理部5では、ディスクの周期的に蛇行している記録案内溝(ウォブル)に対応したウォブル信号を抽出し、この信号に同期した2値化信号として、ウォブルクロックを出力する。
【0022】
RFデータ処理部6におけるオートゲインコントロール(AGC)61は、I/V変換部4からの信号の振幅を一定になるようにゲインコントロールする。ハイパスフィルタ(HPF)62は、再生信号に含まれている低周波のDC変動を無くすために設けられている。DVD−RAMの場合は、ヘッダー部のアドレスを再生するため、ヘッダー部のDC変動を少なくする必要があり、HPFのカットオフ周波数を高く切り替えるカットオフ周波数(Fc)調整部が設けられている。カットオフ周波数は数kHzから数十kHzである。ディスク上の傷通過後のDCレベルが正常に復帰するカットオフ周波数に設定する。
【0023】
イコライザ(EQ)63は、光学特性による高域成分の減衰を補正する。また、PRML方式では、複数ビットへの影響の度合いは、PRクラスにより決められた値に設定され、ビット相互の干渉の度合いが制御される。例えば、PR(1、2、2、1)を使用する場合には、PR(1、2、2、1)の周波数特性に近くなるようにイコライザ63の特性を補正する。PR(1、2、2、1)を使い、8−16変調されたDVDデータの場合は、後述するA/D変換部により、サンプリングされた出力は、0、1、3、5、6の5値の中間値のみが取りうる値となる。詳細は後述する。
【0024】
PLL回路10は、RFデータ処理部6を経たRF信号から、アドレスデータ、ユーザデータを再生するための再生クロックを生成する。ここでいう再生クロックとは、A/D変換部7のデータをサンプリングするチャネルビットレートのクロック(CK)と、PLL10内のデジタル回路を動作させるチャネルビットレートの1/nクロック(1/nCK)である。チャネルビットレートのクロック(CK)は、データをシリアルパラレル変換部101により、チャネルビットレートのシリアルデータから、n個のパラレルデータに変換する際にも使用する。
【0025】
再生信号は、A/D変換部7にて多ビットのデジタル信号に標本化され、復調信号処理部11にて、再生される。復調信号処理部11は、パーシャルレスポンス方式と最尤復号方式(マキシマムライクリフッド)の一つであるビタビ復号器を組み合わせたPRML信号方式で再生される。
【0026】
PRML信号方式は、標本化された多ビットのデジタル信号値がビタビ復号で意味を持つため、再生クロックの位相と再生信号が有するクロック成分の位相とが同期することが重要となる。また、光ディスク上の傷やノイズ等の外乱により、PLL部10のロックがはずれることなく、安定して再生クロックを出力することが必要である。
【0027】
RFデータ処理部で傷を検出できなかった場合でも、傷を検出し(図示せず)、PLL部10のロックが外れないように、位相比較部104の出力を0にし、ループフィルタ105の積分器、オフセット補正部102の積分器の出力をホールドし、ICO部9の発振周波数をホールドする。
【0028】
再生クロックを生成するPLL回路10は、DA変換部106により、デジタル値により発振器の周波数を制御するデジタルPLLである。オフセット補正部102によりオフセット補正された信号は、位相比較部104によりゼロクロス点前後の位相誤差を抽出し、ループフィルタ105にてノイズを除去し、D/A変換部106を介してICO9を発振させる。ICO9の出力により、A/D変換部7の標本化クロック(CK)を生成し、また1/nクロック生成部8により、データ再生用クロック(1/nCK)を生成する。なお、1/nクロック生成部8により生成したデータ再生用クロック(1/nCK)は、図示するように外部にモニターすることでクロック周波数を確認することが可能である。
【0029】
高周波のクロックを生成するための発振器をLSIに内蔵する場合は、電流制御発振器(ICO)9をD/A変換部106とペアで使う。高周波でない場合は、電圧制御発振器(VCO)でも良い。
【0030】
ワイドキャプチャ103は、PLL回路機能として、キャプチャーレンジとロックレンジの拡大を図った、いわゆるワイドキャプチャ機能を得るためのものである。ワイドキャプチャ103により、ウォブル処理部5で出力されたウォブルクロックとPLLで生成されたチャネルクロック(CK)を比較する。高速動作する場合は、1/nクロック同士を比較しても良い。基準周波数であるウォブルクロックにチャネルクロック周波数を一致させるように制御を行い、PLL10を高速に周波数ロックさせる。周波数をロックさせた後に、位相比較部104にて位相ロックさせる。
【0031】
A/D変換部7は、チャネルクロック(CK)でデータをサンプリングする。A/D変換部7は、チャネルビットレートで動作する高速仕様を満たすものである。シリアルパラレル変換部101は、サンプリングデータをシリアルデータから、n個のパラレルデータに変換する。パラレルデータに変換後、PLL構成要素を、チャネルビットレートの1/nクロック(1/nCK)で動作させる。
【0032】
チャネルビットレートの1/nクロックで動作させた場合、nの値(2以上の場合)により回路構成が変更となる構成要素は、ゼロクロス点の前後のデータが必要な位相比較部104と、チャネルクロック毎のデータが必要なオフセット補正部102である。位相比較部104とオフセット補正部102は、後で詳細に述べる。
【0033】
一方、チャネルビットレートの1/nクロックで動作させた場合、nの値(2以上の場合)により回路構成の変更が必要ない構成要素は、積分動作を行うIIR(Infinite Impulse Response)フィルタを使用し、動作速度が遅いループフィルタ105等である。
【0034】
本実施例では、1/nクロックで動作させるために、次の点に注意した。
【0035】
1/nクロックで動作させるには、チャネルクロックで動作していたフリップフロップ(FF)がn個必要になる。nが大きくなると、PLLループの応答性が悪くなったり、最悪ロックしなくなる。そのため、最高動作周波数、A/D変換部とD/A変換部のビット数、ICOの周波数感度等からPLLループの応答特性を考慮し、nの上限n(max)を決め、上限値nにて動作できる回路構成とする。そして、n以下で動作させたい場合には、ホスト装置13を介し1/nクロック選択部121にて、n以下の所望のiを選択し、選択した1/iクロックで動作するPLL回路10とした。
【0036】
また、8−16変調方式では、入力波形は3Tが最小幅であり、1/4チャネルクロックで動作させた場合、位相比較部104のゼロクロス点は2箇所となる。4個の位相比較部の出力を加算する場合に、桁上がりを考慮した。
【0037】
本実施例によれば、高速再生する場合に、1/nクロックを使用するので、消費電力を低減することができる。また、標本化データを間引くことがないため、誤差が生じず、再生信号品質は低下しない。
【0038】
現在、LSIに内蔵するD/A変換部は、最高チャネルクロック(例えばDVD−RAM×16の場合)で動作させることは困難である。今後のLSIプロセスの進化により、高速化が図られると予想される。本実施例によれば、このようなアナログ部品の進歩に対応する際、再度PLLの設計をやり直すことなく、アナログ部のみを差し替え、デジタル部が所望の1/nクロックで動作するように切り替えることができる。すなわち本実施例によれば、LSIプロセス、アナログ部品の特性が変わっても、回路構成を変更せずに用いることのできるPLL回路を提供できる。
【0039】
以下、本実施例の各構成要素について、詳細に説明する。
(1)A/D変換部7
まず、A/D変換部7の入力波形について説明する。A/D変換部7には、RFデータ処理部6より、A/D変換部7の入力レンジに合わせた信号が入力される。例えば、A/D変換部7の標準入力は、入力レンジの1/2〜3/4程度とする。
【0040】
図2(a)は、PR(1、2、2、1)波形3T〜7T信号を示す。ここで、例えば4T信号とは、ディスクに書かれたビット列が「0000111100001111・・・」を繰り返す信号である。この信号をPR(1、2、2、1)を通したとき、「1111」の部分は、下記のように「1221」が順番に出力され、足された信号となる。すなわち、「01221」、「001221」、「0001221」、「00001221」の和となり、「013565310・・・」となる。このように「0、1、3、5、6」の5値のみが取りうる値となる。
【0041】
復調信号処理部11内のビタビ復号器には、このように等化された信号を入力する必要がある。等化は、RFデータ処理部6のEQ63でも良いし、復調信号処理部11内で行っても良い。DVD規格で採用される8−16変調方式では、3Tから14Tの信号が、アナログフロントエンド部(AFE)からAD変換部に入力される。図2(a)では、振幅の中心値は3である。この中心値3がA/D変換部出力の中心ゼロになるように、RFデータ処理部6からA/D変換部7に差動入力される。
【0042】
図2(b)にA/D変換部(7bit)の標準出力振幅波形(4T信号を入力時)を示す。PLLによりチャネルクロック(CK)が生成され、A/D変換部7は、チャネルクロックで再生データがサンプリングされる。サンプリングポイントは、図2(a)で示した「0、1、3、5、6」の間の値を取る。図2(b)では、0〜6の中心DC3をA/D変換部出力の0(ゼロ)とし、3以上を(+)、3以下を(−)の数値として、表現している。
【0043】
図2(a)で示した「0、1、3、5、6」の間の値を取る理由は、後述する位相比較部104により、正負の切り替わり点前後の振幅差を0にするようにDPLLがクロックの位相を制御するためである。図中◎印が、再生データのチャネル周波数のクロック(チャネルクロックCK)でサンプリングされたデータを示す。
【0044】
A/D変換部104の中心入力DC値は、出力では0となる。この0(ゼロ)中心にA/D変換部の入力レンジを考慮し、A/D変換部への標準入力を決める。A/D変換部が7bitの場合は、A/D出力は2の補数で表現すると、−64〜+64までの値をとる。
【実施例2】
【0045】
図3は、本発明による光ディスク装置の一実施例を示すブロック図である(n=4の時、1/4クロックを使用)。図3は、n=4の時のシリアルパラレル変換部101を含んでいる。
(2)シリアルパラレル変換部101
F1〜F5、D1〜D5は、フリップフロップを示す。P1〜P4は、それぞれ位相比較部104を示す。チャネルクロック(CK)により、データをサンプルするA/D変換部7を介して、データをチャネルクロック毎にF1でラッチする。F1で得たデータを更にF2でラッチする。同様に、F3、F4、F5のデータをラッチする。
【0046】
その後、D1〜D5を1/4クロック(1/4CK)でラッチすることで、F1〜F5出力のシリアルデータを5系統のパラレルデータに変換する。この(1)〜(5)の5系統のデータを4系統の位相比較部104に入力する。一方、(1)〜(4)の4系統のデータをオフセット補正部102に入力し、演算を行う。また、(1)〜(4)の4系統のデータは、PRML回路に入力され、PRML回路で2値データとして再生される。ループフィルタ105は、n=1の時と同じ回路構成で、クロックのみを1/4にし、動作させる。ループフィルタはIIRフィルタを使用しており、積分動作は遅くても良い為、回路構成の変更は必要ない。D/A変換部106も、動作仕様を満足するクロックで動作させる。
【0047】
このような構成にすることで、消費電力を削減し、必要なデータを間引くことなく、PLLを動作させることができる。
【0048】
次に、動作を説明する。図5は、n=4で、1/4クロックを使用した場合のシリアルパラレル変換時のデータとクロックの概要である。
【0049】
上から順にチャネルクロック(CK)、チャネルクロック同期カウンタckcnt[1:0]、1/4クロック、A/D変換部出力である7bitデータをチャネルクロックでラッチしたシリアルデータxdt0[6:0]、xdt0[6:0]をチャネルクロックで更に一段ラッチしたデータxdt1[6:0]、xdt1[6:0]をチャネルクロックで更に一段ラッチしたデータxdt2[6:0]等を示す。xdt3[6:0]〜xdt4[6:0]も同様である。
【0050】
また、ckcnt[1:0]=3の時、xdt0[6:0]〜xdt4[6:0]を1/4クロックでラッチしたデータxdt0_lat[6:0]〜xdt4_lat[6:0]を示す。
【0051】
1/4クロックは、チャネルクロック同期カウンタから生成される。ckcnt[1:0]=3でラッチし、さらに1/4クロックでラッチする。このように構成することで、LSI化する場合に、データのセットアップタイム、ホールドタイムに対して、余裕を持って設計できることになる。
【0052】
データのシリアルパラレル変換は、チャネルクロックでラッチしたデータを必ず1/4クロックでラッチする必要がある。FF間のクロックスキュー(クロックばらつき)を、レイアウトツールで自動調整する。レイアウトで自動調整するためには、チャネルクロックが、高周波(DVD−RAM×16倍速の466.88MHz、周期が2.14ns)の場合は、1/4クロックとチャネルクロックのスキューを考慮した設計をしなければ、チャネルクロックでラッチされたデータ(7bit×5本)が、1/4クロックでラッチされず、PLLが正常動作しないことになる。
【0053】
本構成によれば、1/4クロックの遅延が2周期(2T)以下であれば、クロックとデータの位相関係は問題なく、必ずシリアルパラレル変換を行うことができる。
(3)位相比較部104
図6(a)は、チャネルクロックで動作させる場合の位相比較部104を示す。A/D変換部106の出力について、1クロック遅延させた符号ビットなしのデータX0と符号ビットY1との乗算結果から、符号ビットなしのデータX1と1クロック遅延させた符号ビットY0との乗算結果を減算する。これにより、位相誤差を振幅誤差として表すことができる(図6(b))。
【0054】
この演算を、チャネルクロック間で行なえれば良い。チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。
【0055】
図2(b)にA/D変換部7の4T信号出力を示し、位相比較部の動作を示す。位相が再生データよりも遅れている場合は、位相比較部出力は負になる。一方、位相が再生データよりも進んでいる場合は、位相比較部出力は正になる。
【0056】
図7は、1/4クロックで動作させる場合の位相比較部を示す。図6(a)で示した位相比較部を4個並列に並べ、演算を1/4クロック間に行うようにしたものである。1/4クロックで動作させる場合は、チャネルクロックでラッチする前後のデータと符号を受け取り、1/4クロック間で演算を行う。
【0057】
この構成では、チャネルクロックで標本化されたA/D変換部出力データを間引くことなく、位相比較部をP1〜P4を4個用いて並列処理し、4個のデータを加算し、ラッチしてループフィルタに出力する。
【0058】
これにより、正確にゼロクロス点前後の位相誤差を出力することができ、PLLループを安定に動作させることができる。
【0059】
(4)オフセット補正部102
次に、図3のオフセット補正部102について説明する。オフセット補正部102により、A/D変換部に入力された信号は、DSV(Digital Sum Value)が0になるようにオフセット補正される。DVD−RAMのデータは8−16変調されており、連続する0あるいは1が3個以上14個以下に規制されたデータを、理想的な装置で再生すると、再生信号のDC平均値が、一定の範囲内で常に一定になる。このような信号をDCフリーの信号と呼ぶ。さらに具体的に述べると、DCフリーとは、再生信号の中心値より大きい場合を(+)、小さい場合を(−)とし、これらを一定期間足し合わせると、DSVが0になることである。
【0060】
図8(a)は、チャネルクロックで動作させる場合の、オフセット補正部102の一例を示す。オフセット補正部102は、IIR(Infinite Impulse Response)フィルタで構成される。出力信号が遅延回路(フリップフロップ)によって1クロック遅延し、入力信号と加算することによって処理される。オフセットが入力信号にない場合は、DSVは0となるため、IIRフィルタの出力は0となる。入力符号が(+)であり続ければ、時間の経過と共に出力は増加する。入力符号が(−)であり続けば、時間の経過と共に出力は減少する。積分の速度は、入力の係数1/kで可変できる。
【0061】
図8(b)に、チャネルクロックで動作させる場合の、オフセット補正部102の他の例を示す。図8(b)は、図8(a)のA/D出力の後にリミッタを追加したものである。最大最小振幅等、変動の大きな数値はオフセット補正出力に誤差を与えることがあるので、傷の後のオフセット補正以外は、(b)を使用したほうが良い。
【0062】
図8で示す演算が、チャネルクロック間で行なえるようにする。kの値は、2のべき乗の値を設定することになる。この値が大きい場合、演算bit数が増えることになり、チャネルクロックが高速な場合は、チャネルクロック間で演算を行うことは困難である。例えば、2のk乗の値を使う場合、A/D変換部出力7bitの場合、(7+k)bitの演算を行うことになる。
【0063】
図9は、1/4クロックで動作させる場合のオフセット補正部102の一例を示す。図8(b)で示したオフセット補正回路のリミッタを4個並列に並べ、演算を1/4クロック間に行うようにしたものである。1/4クロックで動作させる場合は、チャネルクロックでラッチしたデータを受け取り、1/4クロック間で演算を行う。
【0064】
この構成では、A/D変換後のデータを間引くことなく、リミッタを4個用いて並列処理し、4個のデータを加算し、ラッチしてIIRフィルタに出力する。IIRフィルタの出力である積分信号をA/D変換部の出力から減算し、次段の復調信号処理部11及び位相比較部104に出力する。このようなオフセット補正回路を、デューティーフィードバックと呼ぶ。
【0065】
おおまかなオフセット補正は、本回路(デューティーフィードバック)にて実現可能だが、細かいオフセットについては、別途位相比較部のゼロクロス点前後の信号を検出した補正、ジッタフィードバックが必要となる(図示せず)。ジッタ−フィードバックは、デューティーフィードバックと異なり、チャネルクロック毎のデータは必要ないため、1/4クロック毎にデータを積分する。
【0066】
(5)ワイドキャプチャ103
次に、図3のワイドキャプチャ103について説明する。再生信号が有するクロック成分の周波数と、PLLによって生成される再生クロックの周波数が大きく異なっている場合、位相同期引き込みができない(ロックできない)ことや異なる周波数に擬似ロックする恐れがある。これを回避するために、ワイドキャプチャにより、PLLによって生成されるクロックを、再生信号が有するクロック成分の周波数に近づけ、周波数ロックした後、直ぐに位相ロックできるようにしている。
【0067】
図10は、本発明の光ディスク装置における1/nクロックで動作するワイドキャプチャの一例を示す。基準クロックカウンタにより、再生クロックカウンタのカウント開始を制御する(reset)。ワイドキャプチャ103は、ウォブルクロックの周波数とICO9出力の再生チャネルクロック周波数を比較し、周波数誤差を出力する。基本的には、再生チャネルクロックがウォブルクロックと同じ周波数になるように、ICO9を制御する。
【0068】
PLLループ内が1/nクロックで動作している場合は、ワイドキャプチャも、1/nクロックで動作する。ウォブルクロック同期のワイドキャプチャの場合、ウォブル処理部5から出力されるウォブルクロックも1/nで連動して出力し、ワイドキャプチャ103に入力する。また、ウォブルクロックが、再生クロックの1/4で一定値の場合は、ワイドキャプチャ内のウォブルクロック側の分周比(1/m)を可変することで、低周波でワイドキャプチャを動作させることができる。
【0069】
DVD−ROM以外のウォブルを持つDVD−RAM、DVD±R/RWといったメディアで使用できる。ウォブルを持たないDVD−ROMディスク等は、再生データに必ず含まれている固有の同期信号SYNCを検出し、SYNC幅の大小により、再生クロックの周波数にロックさせるワイドキャプチャを使用する。SYNC信号とは、DVDの場合は、14T幅の信号、CDの場合は11T+11Tの信号である。また、SYNCの周期を検出し、再生クロックの周波数にロックさせるワイドキャプチャを使用する。このようなタイプのワイドキャプチャも、1/nクロックで周波数誤差を出力させても良い。
【実施例3】
【0070】
図4は、本発明の光ディスク装置の第3の実施例を示すブロック図である(n=2の時、1/2クロックを使用)。図3の構成と異なる点は、次の2点である。
1)位相比較部P3、P4の出力を0固定する。
2)オフセット補正部102の(3)、(4)の入力を0入力とする。
【0071】
このように、1/4クロックを使った構成に、0固定にするスイッチを加えるだけで、1/2クロックを使用するPLLを動作させることができる。(1)(2)のデータがPRML回路に入力され、PRML回路で2値データとして再生される。(1)〜(4)のデータをPRML回路に入力し、1/3レートまたは1/4レート処理する復号を行っても良い。PRML回路の方が、PLL回路に比較し、1クロックで処理する論理計算が多い。PLL回路が1/2レートで動作しても、PRML回路は、1/2レートで動作しない場合もあるためである。
【0072】
D/A変換部106が1/2クロックで動作する場合は、本構成で使用をすることができる。1/4クロックを使用する場合よりもループ遅延が少ないため、より安定に動作する。
【0073】
同様にn=3の場合は、下記のようにスイッチにて設定することにより、1/3レートで動作する。
1)位相比較部P4の出力を0固定する。
2)オフセット補正部102の(4)の入力を0入力とする。
1/4クロックを使用する場合よりも、ループ遅延が少ないため、より安定に動作する。
【0074】
以上の各実施例では、nが4以下の1/2レート、1/3レート、1/4レートのPLL回路について述べてきた。更に高速動作が必要な場合は、n=5以上でも高速なA/D変換部を用い、シリアルパラレル変換し、その後の回路を1/nで動作させることで同様な動作が可能である。
【0075】
また、更に高速動作が必要な場合や、A/D変換部がチャネルビットレートで動作しない場合は、A/D変換部を2個、交互に使うことで実現できる。
【実施例4】
【0076】
図11は、本発明の光ディスク装置の第4の実施例を示す。第1のA/D変換部71の標本化クロックは、ハーフクロック(1/2CK)の立ち上がりエッジを使い、第2のA/D変換部72の標本化クロックは、ハーフクロック(1/2CK)の立下りエッジを使う。すなわち、第1のアナログデジタル変換部の標本化クロックと第2のアナログデジタル変換部の標本化クロックとは、位相が180度ずれている。2つのハーフレートデータを、シリアルパラレル変換せずに直接n=2の1/2クロックで動作する位相比較部104に入力することで第3の実施例と同じように、動作させることができる。これにより、光ディスク媒体に記録されたデジタルデータの再生性能を向上させ、かつ、消費電力の低減が可能となり、LSIプロセス、アナログ部品の特性を考慮した回路構成が実現できる。
【0077】
なお、以上の実施例では、DVDディスクを例に挙げ説明したが、本発明の適用範囲はDVD−RAM、DVD±R/RW、DVD−ROM等の装置に限られるものではなく、CD、AOD、blu−rayディスク等の光ディスク装置においても、同様に適用することができる。
【図面の簡単な説明】
【0078】
【図1】本発明の光ディスク装置の第1の実施例を示すブロック図。
【図2】A/D変換部における入出力波形の一例を示す図。
【図3】本発明の光ディスク装置の第2の実施例(1/4クロック使用)を示す図。
【図4】本発明の光ディスク装置の第3の実施例(1/2クロック使用)を示す図。
【図5】シリアルパラレル変換部における動作説明図(1/4クロック使用)。
【図6】位相比較部の一例を示す図。
【図7】位相比較部の一例を示す図(1/4クロック使用)。
【図8】オフセット補正部の一例を示す図。
【図9】オフセット補正部の一例を示す図(1/4クロック使用)。
【図10】ワイドキャプチャの一例を示す図。
【図11】本発明の光ディスク装置の第4の実施例を示す図。
【符号の説明】
【0079】
1…光ディスク、2…スピンドルモータ、3…光ヘッド、4…I/V変換部、5…ウォブル処理部、6…RFデータ処理部、7…A/D変換部、8…1/nクロック生成部、9…電流制御発振部(ICO)、10…1/nクロックで動作するPLL部、11…復調信号処理部、12…制御部、13…ホスト装置、61…オートゲインコントロール(AGC)部、62…ハイパスフィルタ(HPF)部、63…イコライザ(EQ)部、101…シリアルパラレル変換部、102…オフセット補正部、103…ワイドキャプチャ部、104…位相比較部、105…ループフィルタ部、106…D/A変換部、121…1/nクロック選択部。
【特許請求の範囲】
【請求項1】
光ディスクから信号を再生する光ディスク装置において、
光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、
該アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、
上記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、
該1/nクロックで動作し、上記シリアルパラレル変換部により得られたパラレル再生信号と上記再生チャネルクロックの位相を比較する位相比較部と、を備え、
該位相比較部からの位相誤差出力により上記再生チャネルクロックを制御することを特徴とする光ディスク装置。
【請求項2】
請求項1記載の光ディスク装置において、
前記1/nクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、
前記1/nクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、
該ループフィルタ部からの出力により前記再生チャネルクロックを制御することを特徴とする光ディスク装置。
【請求項3】
請求項1または請求項2記載の光ディスク装置において、
前記シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、前記1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備えることを特徴とする光ディスク装置。
【請求項4】
請求項3記載の光ディスク装置において、
前記光ディスクの記録案内溝からウォブル信号を抽出し、該ウォブル信号に同期し周波数が1/nとなる1/nウォブルクロックを出力するウォブル信号処理部と、
前記再生チャネルクロックの1/nクロックを、上記1/nウォブルクロックに周波数同期させるワイドキャプチャと、を備え、
前記1/nクロック選択部は、上記ウォブル信号処理部の出力する1/nウォブルクロックのn値を選択することを特徴とする光ディスク装置。
【請求項5】
請求項3記載の光ディスク装置において、
前記位相比較部は、前記アナログデジタル変換部によって標本化された(n+1)個の再生信号に対して、隣接する再生信号の位相誤差を出力するn系統の位相比較手段を有し、
前記オフセット補正部は、前記アナログデジタル変換部によって標本化されたn個の再生信号に対して、n系統のオフセット補正手段を有することを特徴とする光ディスク装置。
【請求項6】
請求項5記載の光ディスク装置において、
前記1/nクロック選択部により、パラレル再生信号の系統数nが選択可能であって、さらに系統数i(iはnより小さい整数)を選択した場合、
前記位相比較部のn系統の位相比較手段のうち、(n−i)系統の出力を0に固定し、
前記オフセット補正部のn系統のオフセット補正手段のうち、(n−i)系統の出力を0に固定すること、
を特徴とする光ディスク装置。
【請求項7】
光ディスクから信号を再生する光ディスク装置において、
光ディスクから再生した信号を再生チャネルクロックの1/2クロックに基づいて標本化する第1のアナログデジタル変換部と、
上記光ディスクから再生した信号を上記再生チャネルクロックの1/2クロックであって、上記第1のアナログデジタル変換部の標本化クロックと位相が180度ずれているクロックに基づいて標本化する第2のアナログデジタル変換部と、
上記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、
該1/nクロックで動作し、上記第1及び第2のアナログデジタル変換部により標本化された再生信号と上記再生チャネルクロックの位相を比較する位相比較部と、を備え、
該位相比較部からの位相誤差出力により上記再生チャネルクロックを制御することを特徴とする光ディスク装置。
【請求項1】
光ディスクから信号を再生する光ディスク装置において、
光ディスクから再生した信号を再生チャネルクロックに基づいて標本化するアナログデジタル変換部と、
該アナログデジタル変換部によって標本化された再生信号を、n(nは2以上の整数)系統のパラレル再生信号に変換するシリアルパラレル変換部と、
上記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、
該1/nクロックで動作し、上記シリアルパラレル変換部により得られたパラレル再生信号と上記再生チャネルクロックの位相を比較する位相比較部と、を備え、
該位相比較部からの位相誤差出力により上記再生チャネルクロックを制御することを特徴とする光ディスク装置。
【請求項2】
請求項1記載の光ディスク装置において、
前記1/nクロックで動作し、前記アナログデジタル変換部により標本化された再生信号のオフセットを補正するオフセット補正部と、
前記1/nクロックで動作し、前記位相比較部からの位相誤差出力を積分し平滑化するループフィルタ部と、を備え、
該ループフィルタ部からの出力により前記再生チャネルクロックを制御することを特徴とする光ディスク装置。
【請求項3】
請求項1または請求項2記載の光ディスク装置において、
前記シリアルパラレル変換部が変換するパラレル再生信号の系統数nと、前記1/nクロック生成部が生成する1/nクロックのn値を選択する1/nクロック選択部を備えることを特徴とする光ディスク装置。
【請求項4】
請求項3記載の光ディスク装置において、
前記光ディスクの記録案内溝からウォブル信号を抽出し、該ウォブル信号に同期し周波数が1/nとなる1/nウォブルクロックを出力するウォブル信号処理部と、
前記再生チャネルクロックの1/nクロックを、上記1/nウォブルクロックに周波数同期させるワイドキャプチャと、を備え、
前記1/nクロック選択部は、上記ウォブル信号処理部の出力する1/nウォブルクロックのn値を選択することを特徴とする光ディスク装置。
【請求項5】
請求項3記載の光ディスク装置において、
前記位相比較部は、前記アナログデジタル変換部によって標本化された(n+1)個の再生信号に対して、隣接する再生信号の位相誤差を出力するn系統の位相比較手段を有し、
前記オフセット補正部は、前記アナログデジタル変換部によって標本化されたn個の再生信号に対して、n系統のオフセット補正手段を有することを特徴とする光ディスク装置。
【請求項6】
請求項5記載の光ディスク装置において、
前記1/nクロック選択部により、パラレル再生信号の系統数nが選択可能であって、さらに系統数i(iはnより小さい整数)を選択した場合、
前記位相比較部のn系統の位相比較手段のうち、(n−i)系統の出力を0に固定し、
前記オフセット補正部のn系統のオフセット補正手段のうち、(n−i)系統の出力を0に固定すること、
を特徴とする光ディスク装置。
【請求項7】
光ディスクから信号を再生する光ディスク装置において、
光ディスクから再生した信号を再生チャネルクロックの1/2クロックに基づいて標本化する第1のアナログデジタル変換部と、
上記光ディスクから再生した信号を上記再生チャネルクロックの1/2クロックであって、上記第1のアナログデジタル変換部の標本化クロックと位相が180度ずれているクロックに基づいて標本化する第2のアナログデジタル変換部と、
上記再生チャネルクロックの1/nクロックを生成する1/nクロック生成部と、
該1/nクロックで動作し、上記第1及び第2のアナログデジタル変換部により標本化された再生信号と上記再生チャネルクロックの位相を比較する位相比較部と、を備え、
該位相比較部からの位相誤差出力により上記再生チャネルクロックを制御することを特徴とする光ディスク装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−4465(P2006−4465A)
【公開日】平成18年1月5日(2006.1.5)
【国際特許分類】
【出願番号】特願2004−176523(P2004−176523)
【出願日】平成16年6月15日(2004.6.15)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(501009849)株式会社日立エルジーデータストレージ (646)
【Fターム(参考)】
【公開日】平成18年1月5日(2006.1.5)
【国際特許分類】
【出願日】平成16年6月15日(2004.6.15)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(501009849)株式会社日立エルジーデータストレージ (646)
【Fターム(参考)】
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