判定帰還型波形等化器
【課題】直前ビットの受信判定データを利用することなく、第1ポストカーソルのISIを補正する判定負帰還型波形等化器を提供する。
【解決手段】判定帰還型波形等化器は、受信データを入力する増幅回路と、フリップフロップを含み、増幅回路の出力がフリップフロップに入力され、フリップフロップにより増幅回路の出力を判定するデュオバイナリ信号判定器と、フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、シフトレジスタの各出力を入力とし、出力を増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックとを有し、フリップフロップに保持された判定結果をシフトレジスタでシフトさせることなく増幅回路の出力の出力に帰還しない。
【解決手段】判定帰還型波形等化器は、受信データを入力する増幅回路と、フリップフロップを含み、増幅回路の出力がフリップフロップに入力され、フリップフロップにより増幅回路の出力を判定するデュオバイナリ信号判定器と、フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、シフトレジスタの各出力を入力とし、出力を増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックとを有し、フリップフロップに保持された判定結果をシフトレジスタでシフトさせることなく増幅回路の出力の出力に帰還しない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は波形等化器に関し、特に判定負帰還型波形等化器(DFE:Decision Feedback Equalizer)に関する。
【背景技術】
【0002】
近年、チップ間シリアルデータ通信等における高速信号伝送において、PCB(Printed Circuit Board)における信号の減衰による波形間干渉(ISI)が問題となっている。ISIは図1に示すように、1ビットで送った信号の波形が受信側でテールをひき後続のビットに干渉してしまう事象である。従来、ISIは送信回路での波形等化技術により干渉を抑制するのが主流であった。しかし、送信回路の波形等化では、大きな信号減衰に対応可能な高精度な波形等化制御が難しくなってきている。
【0003】
送信回路の波形等化はその波形等化係数で制御され、その係数は受信回路の受信結果を利用して最適に設定される。したがって、受信結果を送信回路へ伝送しなければならず、受信側での送信機構が必要となってしまう。また、通信速度の増加に伴いデータ信号のもつ帯域が増加するので、ISIの影響を受ける後続ビット(ポストカーソル)の数が増加してしまう(定義は図1参照)。その結果、これらのカーソルのISIも制御しなければならず、送信回路が可能な波形制御量のみでは最適に波形等化できない。
【0004】
これらの理由から、近年高速信号伝送においても、受信回路での波形等化の需要が高まり、判定帰還型等化器による波形等化が多く用いられている。判定帰還型等化器は、過去の信号からのISIを補正する制御量を、現在の受信信号D(n)に重畳し波形等化する。たとえば、直前の信号D(n−1)による第1ポストカーソルへのISI量を制御してD(n)から引き抜き、直前の信号D(n−1)のISIによる影響を取り除いている。同時に2ビット前の信号D(n−2)による第2ポストカーソルに対するISI量をD(n)から引き抜き、2ビット前の信号D(n−2)のISIによる影響を取り除く。一般的に現在の受信信号D(n)へのISIが最も多いのは直前のビットD(n−1)である。つまり、各データの第1ポストカーソルを補正することが波形等化に非常に効果が高い。
【0005】
図2に一般的なフルレートクロックを利用した判定帰還型等化器のブロック図を示す。送信回路100から伝送路101を経て送信された信号を受信回路102'の増幅回路1が受信する。この増幅回路1は入力がトランジスタのゲート端子などの高インピーダンス入力であることを特徴とする。その増幅回路1の出力である被制御端子2の信号をDフリップフロップDFF4-1が受信し、2値データ「1」「−1」を判定する。ここで指すDフリップフロップDFFとは一般的なDFFに加え、サンプリングラッチ等のクロック同期でデータを判定、保持する信号検出回路であればよい。判定されたデータはクロックに同期してDフリップフロップDFF4-2〜DFF4-nへ逐次シフトされる。これらの各Dフリップフロップの出力h1〜hnは、被制御端子2を制御する各電流制御ブロック3-1〜3-n(CCB1〜CCBn)に入力され、被制御端子2の波形を等化する。たとえば、過去の判定データhnが「1」の場合はそのISIがポストカーソルに現れ、nビット後の現在の入力にISIが現れる。この過去のデータのISIをキャンセルし波形を等化しなければならない。したがって、hnが「1」の場合、電流制御ブロック3-nの制御電流が被制御端子2に帰還され、nビット前の「1」データによるポストカーソルISIをキャンセルする。過去に受信したデータで同時に現在のデータへのISIをキャンセルして波形等化できる。このように、過去の判定データh1〜hnが「1」か「−1」かに応じてISIの有無が決まるので、被制御端子2はビット毎にh1〜hnによってアダプティブに制御される。
【0006】
図2の判定帰還等化器では、DフリップフロップDFF4-1のデータ判定遅延時間(DFF遅延時間等)、電流制御ブロックCCB1による被制御端子2の制御完了および、次のデータを受信する準備時間(セットアップ時間)の合計時間Δtdfeが、次のデータが到達するまでの時間ΔT(ビット周期、例えば、100bpsの場合100p秒)よりも小さいことが動作条件である。しかし、ビット周期ΔTが通信速度の増加により小さくなるため、Δtdfeに許容される時間が短くなる。したがって、直前のデータの負帰還時間がないため第1ポストカーソルのISIキャンセルが難しくなり波形が等化できなくなるという高速化への問題点が顕在化してきている。
【0007】
この問題に対して、非特許文献1に投機型判定帰還等化(Loop Unrolled DFE/speculative DFE)という等化器が記載されている。この文献では、上記問題点に対して以下の方法で対応している。
【0008】
図3にこの投機型判定帰還等化器の例を示す。この方式でも、2ビットより前のデータが引き起こす現データへのISIは、図2の判定帰還等化器と同様に、過去の判定データによる電流制御によりキャンセルされる。したがって、DフリップフロップDFF4-2以降の構成は図2の等化器と同じ構成をとり、被制御端子2では第2ポストカーソル以降のISIはキャンセルされている。図2の等化器と異なる構成は、上記問題点である第1ポストカーソルへのISIをキャンセルする構成である。この方式では図2の等化器と異なり第1ポストカーソルへのISIをキャンセルするために判定データh1は帰還しない。図3の投機型判定帰還等化器では被制御端子2に2つの増幅回路5、増幅回路6が並列に接続されている。その出力である被制御端子7および被制御端子8は、それぞれ電流制御ブロックCCB1+およびCCB1−により電流制御されている。このCCB1+は1ビット前のデータが「1」を想定した電流で制御している。また、CCB1−は1ビット前のデータが「−1」で想定した電流を制御している。これは、1ビット前の判定データを投機実行している。被制御端子7、8の信号はそれぞれDフリップフロップDFF4-1+、DFF4-1−に入力され、投機実行によりデータが判定される。それらの出力はセレクタ回路SELに入力され、1ビット前の判定データであるDフリップフロップDFF4-2の出力h2の確定値によって、投機実行された結果が選択される。以上が投機型判定帰還等化器の構成および動作原理である。これによって、現在のデータへの直前データh1の帰還パスがなくなるため、h1の帰還時間の問題が解消される。
【先行技術文献】
【非特許文献】
【0009】
【非特許文献1】M. Sorna, et al., "A 6.4 Gb/s CMOS SerDes core with feed-forward and decision-feedback equalization," in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers San Francisco, CA, Feb. 2005, pp. 62-63.
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかし、図3の投機型判定帰還等化器では次のような2つの問題がある。
【0011】
第1に、投機実行するために、直前のデータが「1」と「−1」の両方のパターンを取得しておかねばならない。そのため、図3の増幅回路5および6に相当する回路、DフリップフロップDFF4-1、電流制御ブロックCCB1に相当する回路、セレクタ回路SELが余分に必要となり、その分回路面積および消費電力が増加してしまう。
【0012】
第2に、h1の帰還が不要になったが、2ビット目の帰還時間が図2の判定帰還型波形等化器に対して大きくなる。図1のΔtdfeに相当する最小帰還時間は、DフリップフロップDFF4-2の遅延時間、電流制御ブロックCCB2の電流制御時間、増幅回路5(6)の遅延時間、DフリップフロップDFF4-1+(DFF4-1−)のセットアップ時間の合計となる。したがって、ビット周期ΔTの時間分、帰還時間が緩和されるはずが、増幅回路5(6)の遅延時間分許容量が小さくなってしてしまう。また、この増幅回路5と増幅回路6の両方のゲート容量が被制御端子2の負荷になるため、負帰還の遅延が大きくなり通信速度の高速化が難しい。
【0013】
本発明の目的は、上記問題点を解決し、直前ビットの受信判定データを利用することなく、第1ポストカーソルのISIを補正する判定負帰還型波形等化方法および等化器を提供することにある。
【課題を解決するための手段】
【0014】
本発明の判定帰還型波形等化器は、受信データを入力する増幅回路と、フリップフロップを含み、該増幅回路の出力が該フリップフロップに入力され、該フリップフロップにより該増幅回路の出力を判定するデュオバイナリ信号判定器と、該フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、該シフトレジスタの各出力を入力とし、出力を該増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックとを有し、該フリップフロップに保持された判定結果を該シフトレジスタでシフトさせることなく前記増幅回路の出力の出力に帰還しない。
【0015】
本発明は、メインタップの制御および第2タップ以降の判定結果を利用した制御により、現在受信しているビットの入力波形を等化する際に、直前ビットの受信判定データを利用することなく、デュオバイナリ信号に波形等化することで、第1ポストカーソルへのISIを補正するデュオバイナリ信号へ波形等化する。
【0016】
等化された被制御端子の波形は一般的には2値波形(NRZ;No Return Zero波形)である。しかし、図4(1)に示すように、2値伝送における単一ビット応答は第1ポストカーソルへのISIの影響が大きいため、2値波形へ波形等化するための第1ポストカーソルの制御量は非常に大きい。したがって、第1ポストカーソルの影響を等化するためのビットの帰還が必須である。また、非特許文献1のように帰還はない場合でも直前のビットの判定データに対応した波形制御が必要である。これに対して本発明は、伝送路を伝送後の信号の波形をデュオバイナリ波形へ波形等化する際には、第1ポストカーソルの制御をほとんどする必要がないという特性に着目したものである。本発明ではこの特性に鑑み、図4(2)に示すように、デュオバイナリ波形へ判定帰還型等化を施す際に、第1ポストカーソルではなく第2ポストカーソル以降のISIのみを等化することでデュオバイナリ波形へ等化する。もしくは、メインカーソルの振幅自身および第2ポストカーソル以降のISIのみを等化することでデュオバイナリ波形へ等化する。その結果、直前クロックでのビットの判定データに対応した波形制御を必要としないので、従来問題であった直前クロックでの判定データを使わずに、それ以前のデータ(過去2ビット以前)を利用してデュオバイナリ信号へ十分等化できる。
【発明の効果】
【0017】
本発明によれば、直前ビットの判定値を利用せずにデュオバイナリ信号へ波形等化することにより、余剰な回路を追加せずに第1ポストカーソルへのISIをキャンセルできるので、投機型判定帰還波形等化に対してもその回路面積および消費電力を増大させずに、通信速度の高速化が可能となる。
【図面の簡単な説明】
【0018】
【図1】図1は波形間干渉(ISI)の例と定義を示す図である。
【図2】図2は従来の判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図3】図3は従来の投機型判定帰還等化器(フルレートクロック受信)のブロック図である。
【図4】図4は判定負帰還型波形等化(DFE)による2値波形とデュオバイナリの等化の説明図である。
【図5】図5は本発明のデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロックである。
【図6】図6は本発明の第1の実施の形態によるデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図7】図7は電流制御ブロックCCB3の回路例を示す図である。
【図8】図8はCCB部(電流制御部2からn)の回路例を示す図である。
【図9】図9は増幅回路部の回路例を示す図である。
【図10】図10はCCB部の可変電流源の回路例を示す図である。
【図11】図11はCCB2へのみ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(n相)受信)のブロック図である。
【図12】図12はCCB2へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図13】図13はCCCB2へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部(差動)のブロック図である。
【図14】図14はCCB2およびCCB3へ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(n相)受信)のブロック図である。
【図15】図15は多相クロック(4相クロック)のタイミング図である。
【図16】図16はCCB2およびCCB3へ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図17】図17はCCB2およびCCB3へ帰還する場合の多相クロック時の差動構成のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図18】図18はデュオバイナリ判定器内のラッチからデータを帰還する場合の構成を示す図である。
【図19】図19はデュオバイナリ判定器内のラッチからデータを帰還する場合の他の構成を示す図である。
【発明を実施するための形態】
【0019】
(第1の実施形態)
図5は本発明の第1の実施形態による判定帰還型波形等化器の基本ブロック図である。
【0020】
送信回路100から伝送路101を介して送信されたデータを受信回路102の増幅回路1が受信する。この増幅回路1は高インピーダンス入力であることを特徴とする。その増幅回路1の出力をデュオバイナリ信号判定器4がデータ判定する。デュオバイナリ信号判定器4の出力はシフトレジスタ5へ入力され保持データを逐次シフトさせていく。このシフトレジスタ5中のレジスタの出力h2〜hnは、被制御端子2の電位を制御する各電流制御ブロック3-2〜3−n(CCB2〜CCBn)に入力される。シフトレジスタ出力h2〜hn、つまり過去2ビット以前に受信した判定データ、に応じて被制御端子2の制御が決定される。ここで、シフトレジスタ出力h1が制御すべき被制御端子2の電流制御量はシフトレジスタ出力h2〜hnおよび電流制御ブロックCCB2〜CCBnの電流制御を利用して制御する。各端子、各ブロックは単相動作に限らず差動動作でもよい。また、ここで電流制御ブロック3-2〜3-nについては、一般的に利用されているSS−LMS(sign sign Least Mean Square)アルゴリズムにより受信回路102の受信結果を利用して電流値を制御する。また、シフトレジスタ5は遅延素子を利用して構成してもよい。
【0021】
図6は図5中のデュオバイナリ信号判定器4の構成例を含む判定帰還型波形等化器のブロック図である。本実施形態では、デュオバイナリ信号判定器4はDフリップフロップDFF4-1+、DFF4-1−で構成される。被制御端子2はデュオバイナリ信号判定器4のDフリップフロップDFF4-1+、DFF4-1−の入力端子へ接続されている。ここで、デュオバイナリ信号は3値判定が必要であるため、2つの参照電位が必要であり、電位の高い方を高参照電位、電位の低い方を低参照電位とすると、DフリップフロップDFF4-1+は高参照電位と入力電位である被制御端子2の出力の比較結果を、DフリップフロップDFF4-1−は低参照電位と入力電位である被制御端子2の比較結果をそれぞれ出力する。このDフリップフロップDFF4-1+およびDFF4-1−で検出された出力データはそれぞれ次のクロックでシフトレジスタ5中のDフリップフロップDFF4-2+とDFF4-2−へ入力される。同様にしてクロックが入力されると、データはDフリップフロップDFF4-3+、DFF4-3−へと逐次シフトされる。DフリップフロップDFF4-k+の出力をhk+、DFF4-k−の出力をhk−と定義する。ここで、kは2〜nの自然数である。この出力hk+およびhk−は被制御端子2を制御する電流制御ブロック3-k(k:2〜n)の入力端子へ入力される。ここで電流制御ブロックCCBの回路例を図7に示す。例として図6の電流制御ブロックCCB2を例に取る。単相(シングル)動作の場合(図7(1))には、電流制御ブロックCCB2は、出力h2+とh2−を入力とするNMOSと可変電流源を直列接続した構成をとる。また、差動動作の例(図7(2))では、電流制御ブロックCCB2は、出力h2+とh2−を入力とするNMOSを直列接続した構成とそれぞれの差動出力である/h2+、/h2−を入力とするNMOSを直列接続した構成を1つの可変電流源に接続した構成をとる。電流制御ブロックCCBはこれらの回路例に限らず、出力h2+とh2−がAND論理をとるように設計されていればよい。図8も同様にAND論理を利用した電流制御ブロックCCB2の回路例である。さて、図6に示すように、増幅回路1自身も被制御端子2を電流制御ブロックCCB0で制御する。電流制御ブロックCCB0および増幅回路1で構成される回路の例を図9に示す。高速化に伴い、増幅回路1の帯域が非常に高くなるために、差動構成(図9(1))や容量デジェネレーションさせたピーキングアンプ(リニアイコライザ)(図9(2))を利用することもある。これらの電流源を可変に制御させることが可能である。増幅回路1および電流制御ブロックCCB0はこれらの構成に限らず、出力電位を制御できる構成になっていればよい。図10は電流制御ブロックCCBの可変電流源を実現する回路の例である。この可変電流源は電流量を外部調整できることを特徴とする。本回路例はデジタル値で電流量を制御する可変電流源の例である。アナログ電位で制御できる機構でもよいし、デジタル値を利用したサーモメータコードで制御、バイナリ制御、その組み合わせでもどれでも構わない。外部から電流値を制御する構成があればよい。
【0022】
(第2の実施形態)
図11は、多相クロックを利用したデュオバイナリ波形への判定帰還等化器の実施形態を示している。本実施形態は各多相クロックにて判定されたデータを1タップ分負帰還する構成である。n個(n:自然数)のデータ受信ブロックduo(1)〜duo(n)に入力データが並列に入力され、これらのn個のブロックには位相が相異なるクロックが入力される。各第kクロックが入力されるデータ受信ブロックduo(k)の2つの出力H2k+とH2k−がそれぞれ2クロック後のデータ受信ブロックduo(k+2)の電流制御端子CCB2へ負帰還される。
【0023】
図12に第kクロック用のデータ受信ブロックduo(k)のブロック図を示す。電流制御ブロック3-0を有する増幅回路1に入力データが入力される。この増幅回路1はその出力電位を制御することおよび高インピーダンス入力であることを特徴とする。その出力電位である被制御端子2には電流制御ブロックCCB2が接続され、データ受信ブロックduo(k−2)(k:3,4,・・・,n)(n:3以上の自然数))から出力データh(k-2)1+およびh(k-2)1−が入力される。また、データ受信ブロックduo(2)の電流制御ブロックCCB2にはデータ受信ブロックduo(n−1)から、データ受信ブロックduo(1)の電流制御ブロックCCB2にはデータ受信ブロックduo(n)から負帰還データが入力される。これらの負帰還データh(k-2)1+およびh(k-2)1−に対応して被制御端子2の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックCCB2によって制御された被制御端子2の電位はDFF4-1+とDFF4-1−の2つのDフリップフロップに入力される。DフリップフロップDFF4-1+には被制御端子2の電位に加え、高参照電位が入力される。同様に、DフリップフロップDFF4-1−には被制御端子2の電位に加え、低参照電位が入力される。これらの参照電位は3値データであるデュオバイナリ信号を判定するための比較電位である。DフリップフロップDFF4-1+とDFF4-1−はそれぞれ入力されたデータを比較し、「0」「1」を判定する。
【0024】
これらは差動構成であっても構わない。図13に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子2は電流制御ブロックCCB2により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はDフリップフロップDFF4-1+、DFF4-1−に入力され、各々差動参照電位である高参照電位と差動高参照電位(高参照電位>差動高参照電位)、および、低参照電位と差動低参照電位(低参照電位<差動低参照電位)と差動比較される。差動入力をin、inb、それぞれ参照電位をref、refbとすると、(in―ref)−(inb―refb)>0で出力=1または0、(in―ref)−(inb―refb)<0で出力=0または1となる。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。DフリップフロップDFF4-1+、DFF4-1−が差動出力DFFであれば差動出力が、また、単相出力であれば、単相信号が出力され、これらの出力が第kクロックブロックの出力h(k)1+およびh(k)1−となる。これらの出力電位対が図11の各第kクロックブロックの出力H2k(k:n以下の自然数)に相当する。
【0025】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【0026】
(第3の実施形態)
図14に多相クロックを利用した場合のデュオバイナリ波形への判定帰還等化器の他の実施形態を示す。本実施形態は、各多相クロックにて判定されたデータを2ビット分負帰還する構成で、n個(n:自然数)のデータ受信ブロックduo(0)〜duo(n)に入力データが並列に入力される。これらのn個のブロックには位相の相異なるクロックが入力されている。図15に多相クロックの例として4相クロックのタイミング図を示す。
【0027】
図16に第kクロック用のデータ受信ブロックduo(k)のブロック図を示す。電流制御ブロックCCB0を有する増幅回路1に入力データが入力される。増幅回路1の入力は高インピーダンスであるほうが望ましい。その出力電位である被制御端子2には電流制御ブロックCCB2が接続され、データ受信ブロックduo(k−2) (k:3,4,・・・,n(n:3以上の自然数))から出力データh(n-k)2+およびh(n-k)2−が入力される。また、データ受信ブロックduo(1)の電流制御ブロックCCB2にはデータ受信ブロックduo(n−1)、データ受信ブロックduo(2)の電流制御ブロックCCB2にはデータ受信ブロックduo(n)から負帰還データが入力される。これらの負帰還データh(n-k)21+およびh(n-k)21−に対応して被制御端子2の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックCCB2によって制御された被制御端子2はDFF4-1+とDFF4-1−の2つのDフリップフロップに入力される。DフリップフロップDFF4-1+には被制御端子2の電位に加え、高参照電位が入力される。同様に、DフリップフロップDFF4-1−には被制御端子2の電位に加え、低参照電位が入力される。これらの参照電位は3値データであるデュオバイナリ信号を判定するための比較電位である。DフリップフロップDFF4-1+とDFF4-1−はそれぞれ入力されたデータを比較し、「0」「1」を判定する。
【0028】
これらは差動構成であっても構わない。図17に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子2はCCB2により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はDフリップフロップDFF4-1+、DFF4-1−に入力され、各々差動参照電位である高参照電位と差動高参照電位、および低参照電位と差動低参照電位と差動比較される。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。DフリップフロップDFF4-1+、DFF4-1−が差動出力DFFであれば差動出力が、また、単相出力であれば、単相信号がフリップフロップDFF4-2+、DFF4-2−にそれぞれ入力されるとともに、このブロックの出力H(k)2+およびH(k)2−として出力される。また、DフリップフロップDFF4-2+、DFF4-2−の出力が第kクロックブロックの出力h(k)3+およびh(k)3−として出力される。これらの出力電位が図14の各第kクロックブロックの出力対Hk2、Hk3(k:n以下の自然数)に相当する。
【0029】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【0030】
(第4の実施形態)
多相化した場合でも高速化の問題点として、デュオバイナリ判定器4の遅延時間が大きいことがある。その場合の実施形態を示す。図18は多相クロック利用時の図13のブロックの詳細構成を示している。この例ではデュオバイナリ信号判定器4がサンプリングラッチ9および10とセットリセットラッチ(SRラッチ)11および12で構成されている。サンプリングラッチ10、11にはクロック13が入力され、SRラッチ11、12にはクロック14が入力されるが、図19に示すようにSRラッチはクロック同期である必要はない。サンプリングラッチ10,11はプリチャージ型のラッチで構成され、クロック13の電位状態によって、クロック13が「H」でサンプリング、クロック13が「L」でプリチャージを行う。また、その逆であってもよい。デュオバイナリ信号判定器4の出力として、図18のh(k)11+(−)を利用し、本発明による直後のビットのISIを等化せずに、2ビット後の入力へのISI(第2ポストカーソル)を等化する方式を利用しても帰還が間に合わない場合には、サンプリングラッチ9および10の出力であるh(k)10+およびh(k)10−を利用して等化する。この場合、サンプリングラッチ9および10がプリチャージ期間にはデータは「H」もしくは「L」へリセットされているため、正しく判定帰還されない。したがって、サンプリング期間に2ビット目(第2ポストカーソル)を制御し波形等化する。特に、多相クロックシステムにおいては、たとえば8相クロック構成では、8ビットに1回しかデータをサンプリングしない構成であるので、一般的には4ビット分のサンプリング期間を利用でき、その間に第2ポストカーソルを波形等化できる。このように、多相化することで、プリチャージ期間を避けたサンプリングラッチ出力での波形等化を利用することでさらに高速化することが可能となる。
【符号の説明】
【0031】
100 送信回路
101 伝送路
102 受信回路
1 増幅回路
2 被制御端子
3−0〜3−n 電流制御ブロック
4 デュオバイナリ信号判定器
5 シフトレジスタ
【技術分野】
【0001】
本発明は波形等化器に関し、特に判定負帰還型波形等化器(DFE:Decision Feedback Equalizer)に関する。
【背景技術】
【0002】
近年、チップ間シリアルデータ通信等における高速信号伝送において、PCB(Printed Circuit Board)における信号の減衰による波形間干渉(ISI)が問題となっている。ISIは図1に示すように、1ビットで送った信号の波形が受信側でテールをひき後続のビットに干渉してしまう事象である。従来、ISIは送信回路での波形等化技術により干渉を抑制するのが主流であった。しかし、送信回路の波形等化では、大きな信号減衰に対応可能な高精度な波形等化制御が難しくなってきている。
【0003】
送信回路の波形等化はその波形等化係数で制御され、その係数は受信回路の受信結果を利用して最適に設定される。したがって、受信結果を送信回路へ伝送しなければならず、受信側での送信機構が必要となってしまう。また、通信速度の増加に伴いデータ信号のもつ帯域が増加するので、ISIの影響を受ける後続ビット(ポストカーソル)の数が増加してしまう(定義は図1参照)。その結果、これらのカーソルのISIも制御しなければならず、送信回路が可能な波形制御量のみでは最適に波形等化できない。
【0004】
これらの理由から、近年高速信号伝送においても、受信回路での波形等化の需要が高まり、判定帰還型等化器による波形等化が多く用いられている。判定帰還型等化器は、過去の信号からのISIを補正する制御量を、現在の受信信号D(n)に重畳し波形等化する。たとえば、直前の信号D(n−1)による第1ポストカーソルへのISI量を制御してD(n)から引き抜き、直前の信号D(n−1)のISIによる影響を取り除いている。同時に2ビット前の信号D(n−2)による第2ポストカーソルに対するISI量をD(n)から引き抜き、2ビット前の信号D(n−2)のISIによる影響を取り除く。一般的に現在の受信信号D(n)へのISIが最も多いのは直前のビットD(n−1)である。つまり、各データの第1ポストカーソルを補正することが波形等化に非常に効果が高い。
【0005】
図2に一般的なフルレートクロックを利用した判定帰還型等化器のブロック図を示す。送信回路100から伝送路101を経て送信された信号を受信回路102'の増幅回路1が受信する。この増幅回路1は入力がトランジスタのゲート端子などの高インピーダンス入力であることを特徴とする。その増幅回路1の出力である被制御端子2の信号をDフリップフロップDFF4-1が受信し、2値データ「1」「−1」を判定する。ここで指すDフリップフロップDFFとは一般的なDFFに加え、サンプリングラッチ等のクロック同期でデータを判定、保持する信号検出回路であればよい。判定されたデータはクロックに同期してDフリップフロップDFF4-2〜DFF4-nへ逐次シフトされる。これらの各Dフリップフロップの出力h1〜hnは、被制御端子2を制御する各電流制御ブロック3-1〜3-n(CCB1〜CCBn)に入力され、被制御端子2の波形を等化する。たとえば、過去の判定データhnが「1」の場合はそのISIがポストカーソルに現れ、nビット後の現在の入力にISIが現れる。この過去のデータのISIをキャンセルし波形を等化しなければならない。したがって、hnが「1」の場合、電流制御ブロック3-nの制御電流が被制御端子2に帰還され、nビット前の「1」データによるポストカーソルISIをキャンセルする。過去に受信したデータで同時に現在のデータへのISIをキャンセルして波形等化できる。このように、過去の判定データh1〜hnが「1」か「−1」かに応じてISIの有無が決まるので、被制御端子2はビット毎にh1〜hnによってアダプティブに制御される。
【0006】
図2の判定帰還等化器では、DフリップフロップDFF4-1のデータ判定遅延時間(DFF遅延時間等)、電流制御ブロックCCB1による被制御端子2の制御完了および、次のデータを受信する準備時間(セットアップ時間)の合計時間Δtdfeが、次のデータが到達するまでの時間ΔT(ビット周期、例えば、100bpsの場合100p秒)よりも小さいことが動作条件である。しかし、ビット周期ΔTが通信速度の増加により小さくなるため、Δtdfeに許容される時間が短くなる。したがって、直前のデータの負帰還時間がないため第1ポストカーソルのISIキャンセルが難しくなり波形が等化できなくなるという高速化への問題点が顕在化してきている。
【0007】
この問題に対して、非特許文献1に投機型判定帰還等化(Loop Unrolled DFE/speculative DFE)という等化器が記載されている。この文献では、上記問題点に対して以下の方法で対応している。
【0008】
図3にこの投機型判定帰還等化器の例を示す。この方式でも、2ビットより前のデータが引き起こす現データへのISIは、図2の判定帰還等化器と同様に、過去の判定データによる電流制御によりキャンセルされる。したがって、DフリップフロップDFF4-2以降の構成は図2の等化器と同じ構成をとり、被制御端子2では第2ポストカーソル以降のISIはキャンセルされている。図2の等化器と異なる構成は、上記問題点である第1ポストカーソルへのISIをキャンセルする構成である。この方式では図2の等化器と異なり第1ポストカーソルへのISIをキャンセルするために判定データh1は帰還しない。図3の投機型判定帰還等化器では被制御端子2に2つの増幅回路5、増幅回路6が並列に接続されている。その出力である被制御端子7および被制御端子8は、それぞれ電流制御ブロックCCB1+およびCCB1−により電流制御されている。このCCB1+は1ビット前のデータが「1」を想定した電流で制御している。また、CCB1−は1ビット前のデータが「−1」で想定した電流を制御している。これは、1ビット前の判定データを投機実行している。被制御端子7、8の信号はそれぞれDフリップフロップDFF4-1+、DFF4-1−に入力され、投機実行によりデータが判定される。それらの出力はセレクタ回路SELに入力され、1ビット前の判定データであるDフリップフロップDFF4-2の出力h2の確定値によって、投機実行された結果が選択される。以上が投機型判定帰還等化器の構成および動作原理である。これによって、現在のデータへの直前データh1の帰還パスがなくなるため、h1の帰還時間の問題が解消される。
【先行技術文献】
【非特許文献】
【0009】
【非特許文献1】M. Sorna, et al., "A 6.4 Gb/s CMOS SerDes core with feed-forward and decision-feedback equalization," in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers San Francisco, CA, Feb. 2005, pp. 62-63.
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかし、図3の投機型判定帰還等化器では次のような2つの問題がある。
【0011】
第1に、投機実行するために、直前のデータが「1」と「−1」の両方のパターンを取得しておかねばならない。そのため、図3の増幅回路5および6に相当する回路、DフリップフロップDFF4-1、電流制御ブロックCCB1に相当する回路、セレクタ回路SELが余分に必要となり、その分回路面積および消費電力が増加してしまう。
【0012】
第2に、h1の帰還が不要になったが、2ビット目の帰還時間が図2の判定帰還型波形等化器に対して大きくなる。図1のΔtdfeに相当する最小帰還時間は、DフリップフロップDFF4-2の遅延時間、電流制御ブロックCCB2の電流制御時間、増幅回路5(6)の遅延時間、DフリップフロップDFF4-1+(DFF4-1−)のセットアップ時間の合計となる。したがって、ビット周期ΔTの時間分、帰還時間が緩和されるはずが、増幅回路5(6)の遅延時間分許容量が小さくなってしてしまう。また、この増幅回路5と増幅回路6の両方のゲート容量が被制御端子2の負荷になるため、負帰還の遅延が大きくなり通信速度の高速化が難しい。
【0013】
本発明の目的は、上記問題点を解決し、直前ビットの受信判定データを利用することなく、第1ポストカーソルのISIを補正する判定負帰還型波形等化方法および等化器を提供することにある。
【課題を解決するための手段】
【0014】
本発明の判定帰還型波形等化器は、受信データを入力する増幅回路と、フリップフロップを含み、該増幅回路の出力が該フリップフロップに入力され、該フリップフロップにより該増幅回路の出力を判定するデュオバイナリ信号判定器と、該フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、該シフトレジスタの各出力を入力とし、出力を該増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックとを有し、該フリップフロップに保持された判定結果を該シフトレジスタでシフトさせることなく前記増幅回路の出力の出力に帰還しない。
【0015】
本発明は、メインタップの制御および第2タップ以降の判定結果を利用した制御により、現在受信しているビットの入力波形を等化する際に、直前ビットの受信判定データを利用することなく、デュオバイナリ信号に波形等化することで、第1ポストカーソルへのISIを補正するデュオバイナリ信号へ波形等化する。
【0016】
等化された被制御端子の波形は一般的には2値波形(NRZ;No Return Zero波形)である。しかし、図4(1)に示すように、2値伝送における単一ビット応答は第1ポストカーソルへのISIの影響が大きいため、2値波形へ波形等化するための第1ポストカーソルの制御量は非常に大きい。したがって、第1ポストカーソルの影響を等化するためのビットの帰還が必須である。また、非特許文献1のように帰還はない場合でも直前のビットの判定データに対応した波形制御が必要である。これに対して本発明は、伝送路を伝送後の信号の波形をデュオバイナリ波形へ波形等化する際には、第1ポストカーソルの制御をほとんどする必要がないという特性に着目したものである。本発明ではこの特性に鑑み、図4(2)に示すように、デュオバイナリ波形へ判定帰還型等化を施す際に、第1ポストカーソルではなく第2ポストカーソル以降のISIのみを等化することでデュオバイナリ波形へ等化する。もしくは、メインカーソルの振幅自身および第2ポストカーソル以降のISIのみを等化することでデュオバイナリ波形へ等化する。その結果、直前クロックでのビットの判定データに対応した波形制御を必要としないので、従来問題であった直前クロックでの判定データを使わずに、それ以前のデータ(過去2ビット以前)を利用してデュオバイナリ信号へ十分等化できる。
【発明の効果】
【0017】
本発明によれば、直前ビットの判定値を利用せずにデュオバイナリ信号へ波形等化することにより、余剰な回路を追加せずに第1ポストカーソルへのISIをキャンセルできるので、投機型判定帰還波形等化に対してもその回路面積および消費電力を増大させずに、通信速度の高速化が可能となる。
【図面の簡単な説明】
【0018】
【図1】図1は波形間干渉(ISI)の例と定義を示す図である。
【図2】図2は従来の判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図3】図3は従来の投機型判定帰還等化器(フルレートクロック受信)のブロック図である。
【図4】図4は判定負帰還型波形等化(DFE)による2値波形とデュオバイナリの等化の説明図である。
【図5】図5は本発明のデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロックである。
【図6】図6は本発明の第1の実施の形態によるデュオバイナリ判定帰還型波形等化器(フルレートクロック受信)のブロック図である。
【図7】図7は電流制御ブロックCCB3の回路例を示す図である。
【図8】図8はCCB部(電流制御部2からn)の回路例を示す図である。
【図9】図9は増幅回路部の回路例を示す図である。
【図10】図10はCCB部の可変電流源の回路例を示す図である。
【図11】図11はCCB2へのみ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(n相)受信)のブロック図である。
【図12】図12はCCB2へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図13】図13はCCCB2へのみ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部(差動)のブロック図である。
【図14】図14はCCB2およびCCB3へ帰還する場合のデュオバイナリ判定帰還型波形等化器(多相クロック(n相)受信)のブロック図である。
【図15】図15は多相クロック(4相クロック)のタイミング図である。
【図16】図16はCCB2およびCCB3へ帰還する場合の多相クロック時のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図17】図17はCCB2およびCCB3へ帰還する場合の多相クロック時の差動構成のデュオバイナリ判定帰還型波形等化器のデータ判定部のブロック図である。
【図18】図18はデュオバイナリ判定器内のラッチからデータを帰還する場合の構成を示す図である。
【図19】図19はデュオバイナリ判定器内のラッチからデータを帰還する場合の他の構成を示す図である。
【発明を実施するための形態】
【0019】
(第1の実施形態)
図5は本発明の第1の実施形態による判定帰還型波形等化器の基本ブロック図である。
【0020】
送信回路100から伝送路101を介して送信されたデータを受信回路102の増幅回路1が受信する。この増幅回路1は高インピーダンス入力であることを特徴とする。その増幅回路1の出力をデュオバイナリ信号判定器4がデータ判定する。デュオバイナリ信号判定器4の出力はシフトレジスタ5へ入力され保持データを逐次シフトさせていく。このシフトレジスタ5中のレジスタの出力h2〜hnは、被制御端子2の電位を制御する各電流制御ブロック3-2〜3−n(CCB2〜CCBn)に入力される。シフトレジスタ出力h2〜hn、つまり過去2ビット以前に受信した判定データ、に応じて被制御端子2の制御が決定される。ここで、シフトレジスタ出力h1が制御すべき被制御端子2の電流制御量はシフトレジスタ出力h2〜hnおよび電流制御ブロックCCB2〜CCBnの電流制御を利用して制御する。各端子、各ブロックは単相動作に限らず差動動作でもよい。また、ここで電流制御ブロック3-2〜3-nについては、一般的に利用されているSS−LMS(sign sign Least Mean Square)アルゴリズムにより受信回路102の受信結果を利用して電流値を制御する。また、シフトレジスタ5は遅延素子を利用して構成してもよい。
【0021】
図6は図5中のデュオバイナリ信号判定器4の構成例を含む判定帰還型波形等化器のブロック図である。本実施形態では、デュオバイナリ信号判定器4はDフリップフロップDFF4-1+、DFF4-1−で構成される。被制御端子2はデュオバイナリ信号判定器4のDフリップフロップDFF4-1+、DFF4-1−の入力端子へ接続されている。ここで、デュオバイナリ信号は3値判定が必要であるため、2つの参照電位が必要であり、電位の高い方を高参照電位、電位の低い方を低参照電位とすると、DフリップフロップDFF4-1+は高参照電位と入力電位である被制御端子2の出力の比較結果を、DフリップフロップDFF4-1−は低参照電位と入力電位である被制御端子2の比較結果をそれぞれ出力する。このDフリップフロップDFF4-1+およびDFF4-1−で検出された出力データはそれぞれ次のクロックでシフトレジスタ5中のDフリップフロップDFF4-2+とDFF4-2−へ入力される。同様にしてクロックが入力されると、データはDフリップフロップDFF4-3+、DFF4-3−へと逐次シフトされる。DフリップフロップDFF4-k+の出力をhk+、DFF4-k−の出力をhk−と定義する。ここで、kは2〜nの自然数である。この出力hk+およびhk−は被制御端子2を制御する電流制御ブロック3-k(k:2〜n)の入力端子へ入力される。ここで電流制御ブロックCCBの回路例を図7に示す。例として図6の電流制御ブロックCCB2を例に取る。単相(シングル)動作の場合(図7(1))には、電流制御ブロックCCB2は、出力h2+とh2−を入力とするNMOSと可変電流源を直列接続した構成をとる。また、差動動作の例(図7(2))では、電流制御ブロックCCB2は、出力h2+とh2−を入力とするNMOSを直列接続した構成とそれぞれの差動出力である/h2+、/h2−を入力とするNMOSを直列接続した構成を1つの可変電流源に接続した構成をとる。電流制御ブロックCCBはこれらの回路例に限らず、出力h2+とh2−がAND論理をとるように設計されていればよい。図8も同様にAND論理を利用した電流制御ブロックCCB2の回路例である。さて、図6に示すように、増幅回路1自身も被制御端子2を電流制御ブロックCCB0で制御する。電流制御ブロックCCB0および増幅回路1で構成される回路の例を図9に示す。高速化に伴い、増幅回路1の帯域が非常に高くなるために、差動構成(図9(1))や容量デジェネレーションさせたピーキングアンプ(リニアイコライザ)(図9(2))を利用することもある。これらの電流源を可変に制御させることが可能である。増幅回路1および電流制御ブロックCCB0はこれらの構成に限らず、出力電位を制御できる構成になっていればよい。図10は電流制御ブロックCCBの可変電流源を実現する回路の例である。この可変電流源は電流量を外部調整できることを特徴とする。本回路例はデジタル値で電流量を制御する可変電流源の例である。アナログ電位で制御できる機構でもよいし、デジタル値を利用したサーモメータコードで制御、バイナリ制御、その組み合わせでもどれでも構わない。外部から電流値を制御する構成があればよい。
【0022】
(第2の実施形態)
図11は、多相クロックを利用したデュオバイナリ波形への判定帰還等化器の実施形態を示している。本実施形態は各多相クロックにて判定されたデータを1タップ分負帰還する構成である。n個(n:自然数)のデータ受信ブロックduo(1)〜duo(n)に入力データが並列に入力され、これらのn個のブロックには位相が相異なるクロックが入力される。各第kクロックが入力されるデータ受信ブロックduo(k)の2つの出力H2k+とH2k−がそれぞれ2クロック後のデータ受信ブロックduo(k+2)の電流制御端子CCB2へ負帰還される。
【0023】
図12に第kクロック用のデータ受信ブロックduo(k)のブロック図を示す。電流制御ブロック3-0を有する増幅回路1に入力データが入力される。この増幅回路1はその出力電位を制御することおよび高インピーダンス入力であることを特徴とする。その出力電位である被制御端子2には電流制御ブロックCCB2が接続され、データ受信ブロックduo(k−2)(k:3,4,・・・,n)(n:3以上の自然数))から出力データh(k-2)1+およびh(k-2)1−が入力される。また、データ受信ブロックduo(2)の電流制御ブロックCCB2にはデータ受信ブロックduo(n−1)から、データ受信ブロックduo(1)の電流制御ブロックCCB2にはデータ受信ブロックduo(n)から負帰還データが入力される。これらの負帰還データh(k-2)1+およびh(k-2)1−に対応して被制御端子2の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックCCB2によって制御された被制御端子2の電位はDFF4-1+とDFF4-1−の2つのDフリップフロップに入力される。DフリップフロップDFF4-1+には被制御端子2の電位に加え、高参照電位が入力される。同様に、DフリップフロップDFF4-1−には被制御端子2の電位に加え、低参照電位が入力される。これらの参照電位は3値データであるデュオバイナリ信号を判定するための比較電位である。DフリップフロップDFF4-1+とDFF4-1−はそれぞれ入力されたデータを比較し、「0」「1」を判定する。
【0024】
これらは差動構成であっても構わない。図13に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子2は電流制御ブロックCCB2により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はDフリップフロップDFF4-1+、DFF4-1−に入力され、各々差動参照電位である高参照電位と差動高参照電位(高参照電位>差動高参照電位)、および、低参照電位と差動低参照電位(低参照電位<差動低参照電位)と差動比較される。差動入力をin、inb、それぞれ参照電位をref、refbとすると、(in―ref)−(inb―refb)>0で出力=1または0、(in―ref)−(inb―refb)<0で出力=0または1となる。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。DフリップフロップDFF4-1+、DFF4-1−が差動出力DFFであれば差動出力が、また、単相出力であれば、単相信号が出力され、これらの出力が第kクロックブロックの出力h(k)1+およびh(k)1−となる。これらの出力電位対が図11の各第kクロックブロックの出力H2k(k:n以下の自然数)に相当する。
【0025】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【0026】
(第3の実施形態)
図14に多相クロックを利用した場合のデュオバイナリ波形への判定帰還等化器の他の実施形態を示す。本実施形態は、各多相クロックにて判定されたデータを2ビット分負帰還する構成で、n個(n:自然数)のデータ受信ブロックduo(0)〜duo(n)に入力データが並列に入力される。これらのn個のブロックには位相の相異なるクロックが入力されている。図15に多相クロックの例として4相クロックのタイミング図を示す。
【0027】
図16に第kクロック用のデータ受信ブロックduo(k)のブロック図を示す。電流制御ブロックCCB0を有する増幅回路1に入力データが入力される。増幅回路1の入力は高インピーダンスであるほうが望ましい。その出力電位である被制御端子2には電流制御ブロックCCB2が接続され、データ受信ブロックduo(k−2) (k:3,4,・・・,n(n:3以上の自然数))から出力データh(n-k)2+およびh(n-k)2−が入力される。また、データ受信ブロックduo(1)の電流制御ブロックCCB2にはデータ受信ブロックduo(n−1)、データ受信ブロックduo(2)の電流制御ブロックCCB2にはデータ受信ブロックduo(n)から負帰還データが入力される。これらの負帰還データh(n-k)21+およびh(n-k)21−に対応して被制御端子2の電位が制御され、入力データがデュオバイナリ波形に整形される。電流制御ブロックCCB2によって制御された被制御端子2はDFF4-1+とDFF4-1−の2つのDフリップフロップに入力される。DフリップフロップDFF4-1+には被制御端子2の電位に加え、高参照電位が入力される。同様に、DフリップフロップDFF4-1−には被制御端子2の電位に加え、低参照電位が入力される。これらの参照電位は3値データであるデュオバイナリ信号を判定するための比較電位である。DフリップフロップDFF4-1+とDFF4-1−はそれぞれ入力されたデータを比較し、「0」「1」を判定する。
【0028】
これらは差動構成であっても構わない。図17に構成例を示す。差動入力が差動の増幅回路1へ入力され、その差動出力対である被制御端子2はCCB2により差動電流制御され、入力データがデュオバイナリ信号に整形される。その出力はDフリップフロップDFF4-1+、DFF4-1−に入力され、各々差動参照電位である高参照電位と差動高参照電位、および低参照電位と差動低参照電位と差動比較される。差動参照電位については、差動デュオバイナリ信号のコモン電位に対して対称に入力する。ただし、オフセットばらつきに対応するために調整する場合は、その限りではない。DフリップフロップDFF4-1+、DFF4-1−が差動出力DFFであれば差動出力が、また、単相出力であれば、単相信号がフリップフロップDFF4-2+、DFF4-2−にそれぞれ入力されるとともに、このブロックの出力H(k)2+およびH(k)2−として出力される。また、DフリップフロップDFF4-2+、DFF4-2−の出力が第kクロックブロックの出力h(k)3+およびh(k)3−として出力される。これらの出力電位が図14の各第kクロックブロックの出力対Hk2、Hk3(k:n以下の自然数)に相当する。
【0029】
以上の構成を有する判定帰還型等化回路により、デュオバイナリ波形への波形等化が実現される。
【0030】
(第4の実施形態)
多相化した場合でも高速化の問題点として、デュオバイナリ判定器4の遅延時間が大きいことがある。その場合の実施形態を示す。図18は多相クロック利用時の図13のブロックの詳細構成を示している。この例ではデュオバイナリ信号判定器4がサンプリングラッチ9および10とセットリセットラッチ(SRラッチ)11および12で構成されている。サンプリングラッチ10、11にはクロック13が入力され、SRラッチ11、12にはクロック14が入力されるが、図19に示すようにSRラッチはクロック同期である必要はない。サンプリングラッチ10,11はプリチャージ型のラッチで構成され、クロック13の電位状態によって、クロック13が「H」でサンプリング、クロック13が「L」でプリチャージを行う。また、その逆であってもよい。デュオバイナリ信号判定器4の出力として、図18のh(k)11+(−)を利用し、本発明による直後のビットのISIを等化せずに、2ビット後の入力へのISI(第2ポストカーソル)を等化する方式を利用しても帰還が間に合わない場合には、サンプリングラッチ9および10の出力であるh(k)10+およびh(k)10−を利用して等化する。この場合、サンプリングラッチ9および10がプリチャージ期間にはデータは「H」もしくは「L」へリセットされているため、正しく判定帰還されない。したがって、サンプリング期間に2ビット目(第2ポストカーソル)を制御し波形等化する。特に、多相クロックシステムにおいては、たとえば8相クロック構成では、8ビットに1回しかデータをサンプリングしない構成であるので、一般的には4ビット分のサンプリング期間を利用でき、その間に第2ポストカーソルを波形等化できる。このように、多相化することで、プリチャージ期間を避けたサンプリングラッチ出力での波形等化を利用することでさらに高速化することが可能となる。
【符号の説明】
【0031】
100 送信回路
101 伝送路
102 受信回路
1 増幅回路
2 被制御端子
3−0〜3−n 電流制御ブロック
4 デュオバイナリ信号判定器
5 シフトレジスタ
【特許請求の範囲】
【請求項1】
受信データを入力する増幅回路と、
フリップフロップを含み、該増幅回路の出力が該フリップフロップに入力され、該フリップフロップにより該増幅回路の出力を判定するデュオバイナリ信号判定器と、
該フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、
該シフトレジスタの各出力を入力とし、出力を該増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックと
を有し、
該フリップフロップに保持された判定結果を該シフトレジスタでシフトさせることなく前記増幅回路の出力の出力に帰還しない、
判定帰還型波形等化器。
【請求項2】
前記増幅回路が、出力電位を外部から制御できる、請求項1に記載の判定帰還型波形等化器。
【請求項3】
前記デュオバイナリ信号判定器が、高参照電位と前記増幅回路の出力電位を比較する第1の比較器と、低参照電位と前記増幅回路の出力電位を比較する第2の比較器で構成される、請求項1または2に記載の判定帰還型波形等化器。
【請求項4】
前記第1、第2の比較器がクロックに同期して信号を判定する、請求項3に記載の判定帰還型波形等化器。
【請求項5】
前記第1、第2の比較器がフリップフロップまたはサンプリングラッチで構成される、請求項3または4に記載の判定帰還型波形等化器。
【請求項6】
前記第1、第2の比較器が、高参照電位、低参照電位と前記増幅回路の出力を比較するフリップフロップまたはサンプリングラッチで構成される、請求項3から5のいずれかに記載の判定帰還型波形等化器。
【請求項7】
前記シフトレジスタがクロックに同期するフリップフロップで構成される、請求項1に記載の判定帰還型波形等化器。
【請求項8】
前記電流制御ブロックが、前記デュオバイナリ信号判定器の出力を入力とするフリップフロップの出力と、その出力を受けるシフトレジスタの出力を入力とする、請求項1に記載の判定帰還型波形等化器。
【請求項9】
前記電流制御ブロックが、前記デュオバイナリ信号判定器の高参照電位に対する判定出力と前記デュオバイナリ信号判定器の低参照電位に対する判定出力の論理積をとる構成を有する、請求項1から8のいずれかに記載の判定帰還型波形等化器。
【請求項10】
前記電流制御ブロックがデジタル入力により電流を制御できる機構を有する、請求項1から8のいずれかに記載の判定帰還型波形等化器。
【請求項1】
受信データを入力する増幅回路と、
フリップフロップを含み、該増幅回路の出力が該フリップフロップに入力され、該フリップフロップにより該増幅回路の出力を判定するデュオバイナリ信号判定器と、
該フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、
該シフトレジスタの各出力を入力とし、出力を該増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックと
を有し、
該フリップフロップに保持された判定結果を該シフトレジスタでシフトさせることなく前記増幅回路の出力の出力に帰還しない、
判定帰還型波形等化器。
【請求項2】
前記増幅回路が、出力電位を外部から制御できる、請求項1に記載の判定帰還型波形等化器。
【請求項3】
前記デュオバイナリ信号判定器が、高参照電位と前記増幅回路の出力電位を比較する第1の比較器と、低参照電位と前記増幅回路の出力電位を比較する第2の比較器で構成される、請求項1または2に記載の判定帰還型波形等化器。
【請求項4】
前記第1、第2の比較器がクロックに同期して信号を判定する、請求項3に記載の判定帰還型波形等化器。
【請求項5】
前記第1、第2の比較器がフリップフロップまたはサンプリングラッチで構成される、請求項3または4に記載の判定帰還型波形等化器。
【請求項6】
前記第1、第2の比較器が、高参照電位、低参照電位と前記増幅回路の出力を比較するフリップフロップまたはサンプリングラッチで構成される、請求項3から5のいずれかに記載の判定帰還型波形等化器。
【請求項7】
前記シフトレジスタがクロックに同期するフリップフロップで構成される、請求項1に記載の判定帰還型波形等化器。
【請求項8】
前記電流制御ブロックが、前記デュオバイナリ信号判定器の出力を入力とするフリップフロップの出力と、その出力を受けるシフトレジスタの出力を入力とする、請求項1に記載の判定帰還型波形等化器。
【請求項9】
前記電流制御ブロックが、前記デュオバイナリ信号判定器の高参照電位に対する判定出力と前記デュオバイナリ信号判定器の低参照電位に対する判定出力の論理積をとる構成を有する、請求項1から8のいずれかに記載の判定帰還型波形等化器。
【請求項10】
前記電流制御ブロックがデジタル入力により電流を制御できる機構を有する、請求項1から8のいずれかに記載の判定帰還型波形等化器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図16】
【図17】
【図18】
【図19】
【公開番号】特開2012−75192(P2012−75192A)
【公開日】平成24年4月12日(2012.4.12)
【国際特許分類】
【出願番号】特願2012−841(P2012−841)
【出願日】平成24年1月5日(2012.1.5)
【分割の表示】特願2008−534267(P2008−534267)の分割
【原出願日】平成19年7月25日(2007.7.25)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成24年4月12日(2012.4.12)
【国際特許分類】
【出願日】平成24年1月5日(2012.1.5)
【分割の表示】特願2008−534267(P2008−534267)の分割
【原出願日】平成19年7月25日(2007.7.25)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
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