半導体チップと基板との間の半田接続部およびその製造
【課題】半導体チップと基板との間の半田接続部の位置が一致したまま、ずれることのないようにする製造プロセスを提供する。
【解決手段】基板３は、半田付け可能な表面領域４を有しており、当該半田付け可能な表面領域４上には、半田層が配置される。当該半田層には、上記半導体チップの裏面１０が固定される。上記半田層は、繰り返し溶解可能かつ耐真空性の半田材料６を含んでいる。上記半田接続部１を製造するためには、まずボンディングプロセスによって、上記表面領域上に上記半導体チップ２が固定される。次に、空隙を含まない半田層を達成するために、溶融状態にある上記半田層を有する、ボンディングされた半田接続部１が、真空半田付け炉内において真空引きされる。
【解決手段】基板３は、半田付け可能な表面領域４を有しており、当該半田付け可能な表面領域４上には、半田層が配置される。当該半田層には、上記半導体チップの裏面１０が固定される。上記半田層は、繰り返し溶解可能かつ耐真空性の半田材料６を含んでいる。上記半田接続部１を製造するためには、まずボンディングプロセスによって、上記表面領域上に上記半導体チップ２が固定される。次に、空隙を含まない半田層を達成するために、溶融状態にある上記半田層を有する、ボンディングされた半田接続部１が、真空半田付け炉内において真空引きされる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
本発明は、半導体チップと基板との間の半田接続部（soldered connection）、およびその製造プロセスに関する。このような基板は通常、半田付け可能な表面領域を有しており、当該表面領域上に半田材料層が形成される。当該半田材料層上には、半導体チップの裏面が固定される。この固定は、ダイボンディングプロセスによって行われる。しかしダイボンディング技術は、チップ面積が２５ｍｍ２を超える場合、および電力損失密度（power loss density）が大きい場合には適さない。これは、ダイボンディング中に半田層内に形成される空隙によって電流分布が不均一となり、これによって局所的な過熱が生じるため、半導体デバイスの動作中に基板から半導体チップが分離する現象が起こるためである。さらに、ダイボンディング後の製造工程において温度が上昇した場合、空隙内に捕獲されていた揮発性物質によって応力が掛けられ、半田材料層が損傷する危険性がある。
【０００２】
このため、半田接続部の半田材料層にダイボンディング技術によって残留する空隙が許容されるように、ダイボンディングプロセスによって行われる半導体チップの固定は、電力損失密度が低いと考えられる小面積のチップの製造に制限される。従って、電力損失密度が大きい場合には、半田ペーストまたは事前に打ち抜きされた半田プレートレット（solder platelet）を用いて行う真空工程を含んだ、半田技術が用いられる。真空半田付け工程のためには、一体的にボンディングされる部品を、高いコスト負担の元で準備する必要がある。これは、真空半田付け工程において、例えば半導体チップ、半田プレートレット、および基板の表面領域となる部分の位置が一致したまま、ずれることのないようにするためである。
【特許文献１】ＪＰ ０５−２９１ ３１４ Ａ
【特許文献２】ＤＥ ４２ ３５ ９０８ Ａ１
【特許文献３】ＤＥ １０ ２００５ ００１ ７１３ Ａ１
【特許文献４】ＥＰ １ ３５０ ５８８ Ａ２
【非特許文献１】In Vakuumloetanlagen:Oxidations-und lunkerfreies Loeten. In: Elektronik Produktion und Prueftechnik(EPP), ISSN 0943-0962, November 1994, Seite 38-40.
【非特許文献２】Energiesparendes Loetverfahren fuer lunkerfreie Verbindung: Im Vakuum loeten. In: Elektronik Produktion und Prueftechnik (EPP), ISSN 0943-0962, Juni 2001, Seite 24.
【０００３】
〔概要〕
半導体チップと、半田材料層が上部に形成される、半田付け可能な表面領域を有する基板との間に位置する、半田接続部が示されている。当該半導体チップの裏面は、当該半田材料層に固定されており、当該半田材料層は、繰り返し溶解可能かつ耐真空性の半田材料を含んでいる。
【０００４】
〔図面の簡単な説明〕
本発明の典型的な実施形態について、添付図面を参照しながら以下に説明する。これらの図面では、同様の参照符号は同様の箇所を示している。図面は以下の通りである：
図１は、典型的な半田接続部の概略断面図である。
【０００５】
図２は、典型的な半田接続部の概略断面図である。
【０００６】
図３〜図７は、半田接続部の製造中における部品の基本図である。
【０００７】
図３は、半導体チップおよび基板を有するダイボンダのダイボンディング位置の基本図である。
【０００８】
図４は、ダイボンディングプロセスの完了後における、半田接続部の基本図である。
【０００９】
図５は、真空半田付け炉内に導入された後における、図４に係る半田接続部の基本図である。
【００１０】
図６は、排出工程完了後における、半田接続部の基本図である。
【００１１】
図７は、真空半田付け炉から除去された後における、半田接続部の基本図である。
【００１２】
図８は、半田接続部を製造するためのバッチ処理の基本図である。
【００１３】
図９は、半田接続部を製造するためのさらなるバッチ処理の基本図である。
【００１４】
図１０は、半田接続部を製造するための連続的なプロセスの基本図である。
【００１５】
〔詳細な説明〕
図１は、典型的な半田接続部１の概略的な断面である。半田接続部１は、半導体チップ２と、半田付け可能な表面領域４を有する基板３との間に形成される。半田付け可能な表面領域４上には、半田材料層５が形成される。半田材料層５は、繰り返し溶解可能かつ耐真空性である、半田材料６を含有している。典型的な本実施形態では、半田材料６は、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂＳｎ、あるいはＰｂＳｎＩｎから成る群から選択された材料を含有しており、基板３は、リードフレーム８のチップアイランド７によって形成された表面領域４を有している。リードフレーム８は、チップアイランド７に加えて、リード２６をさらに有している。当該リード２６は、例えば、チップアイランド７を囲み、また半導体デバイスの外部端子を形成する外部リード内に伸びている。
【００１６】
半田材料が繰り返し溶解可能とは、半田材料の、溶解と凝固とが交互に繰り返された後においても、深刻な微構造的変化、構造的変化、結晶性変化、あるいは化学的変化が何ら生じないことを意味していると理解される。半田材料が耐真空性であるとは、半田材料中の揮発性物質が真空中に排出された後に、不揮発性半田材料成分の連続的な溶融フィルム（contiguous molten film）を形成することを意味していると理解される。
【００１７】
リード２６は、パッケージ（ここには図示せず）内において、被膜１２を有していてよい。当該被膜１２は、例えば銅または銅合金を含有したリード材料のボンディング性を向上させる。チップアイランド７の二次元的範囲、ひいては表面領域４の二次元的範囲は、本実施形態においては、半田材料層５によってチップアイランド７上に固定された半導体チップ２の裏面１０の二次元的範囲よりも広い。
【００１８】
この場合、半田材料層５は空隙を有していないため、揮発性物質を含んでいない。また、半田材料層５およびチップアイランド７は、シリコン結晶からなる半導体チップ２よりも高い熱伝導率を有している。このため、本発明の本実施形態における半田接続部１は、半導体チップの失われた熱の放熱を促進するため、パワー半導体チップに適している。これに対応して、チップ領域４またはチップアイランド７および上記半導体チップ２の面積Ａは、２５ｍｍ２以上である。また、パワー半導体の出力をさらに上げるために、表面領域４および半導体チップ２の面積Ａを２２５ｍｍ２以上とすることも想定される。
【００１９】
半導体チップの表面１７上に位置する接触領域１６が、ボンディング接続１５をリード２６の接触端子領域１４に接続することによって接続される後のボンディングプロセスを行うに当たり、半田材料層５に空隙が含まれていないことは有利である。図１では、これら接続部材１５は、破線によって概略的に示されている。
【００２０】
図２は、別の典型的な半田接続部３０の概略断面を示している。図１に示されている部品と同一の機能を有する部品は、同一の参照符号によって示されており、これらについて別に説明することはしない。典型的な一実施形態では、基板３は絶縁材料９を含んでいる。この絶縁材料９はセラミックであってよく、例えばセラミックシートであってよく、多層セラミックシートであってもよい。これらは、プラスチックよりも高い熱安定性を有している。しかし基板３は、熱的要件が低い場合は、塑性体あるいはプラスチックシートを含んでいてもよい。
【００２１】
典型的な本実施形態では、絶縁材料９からなる基板の上面１３上には、パターン形成された金属被膜１２が配置されている。このパターン形成された金属被膜１２は、半田材料層５を受容するための、半田付け可能な表面領域４と、半導体チップ２と、半導体チップ２の上面１７上に位置する接触領域１６に接続部材１５を対応させるための接触端子領域１４とを有している。コンタクトビア２７は、絶縁材料９からなる基板３を貫いて、外部接触領域２８との電気的接続を形成することができる。外部接触領域２８は、基板３の下面２９上に形成されている。外部接触領域２８はまた、ここでは破線で示されている接続部材１５および半田接続部５が完成されるとすぐに、下面２９から半導体チップ２の接触領域１６へのアクセスを可能にするために用いることができる。
【００２２】
基板３上のパターン形成された金属被膜１２は、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金の内のいずれか１つの材料を含んでいる。これらの材料は、表面領域４内の半田付け可能な層として優良であることが確認されており、加熱中においては、その上部に、半田材料層５が広がる。半導体チップ２の半導体材料の半田付け性を改善するために、半導体チップ２の裏面１０に被膜１１が形成される。被膜１１は、アルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金の内のいずれか１つの材料を含有していてよい。
【００２３】
上記基板３上にはまた、多数の半導体チップ２を基板３上に一体的に固定することのできる多数の半田接続部３０が形成されていてよい。上記基板３上には、多くの場合において、様々な技術および電気回路のための半導体モジュールのために、多数の半導体チップ２が形成され、そして対応する半田接続部３０によって固定される。
【００２４】
図３〜図７は、半田接続部３０の製造中における部品の基本図である。この点において、図３は、真空ピペットによって保持および事前調整された半導体チップ２を有する標準化されたダイボンダ１９のダイボンディング位置２４の基本図である。この目的のために、ダイボンディング打ち抜き工具３２の支持表面３１上において、ダイボンディング打ち抜き工具３２内の中心穴３３によって、矢印Ａの方向に負圧が生成される。これによって、半導体チップ２の上面１７が支持表面３１と向かい合って配置される。半導体チップ２の裏面１０は、ダイボンディング位置２４において基板３と表面領域４とをアラインメントした後に、例えばアルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金からなる群のいずれかの材料を含んだ裏面被膜１１と共に、半田材料層５を有する表面領域４上に浮遊している。
【００２５】
本実施例においては絶縁材料９を含んだセラミックシートまたはプラスチックシートである基板３の導入前には、基板３の上面１３に、パターン形成された金属被膜が形成されている。基板３は、まずその全表面積が金属によって被膜され、そしてパターン形成されたレジストマスクがフォトリソグラフィによって形成される。次に、この全面積金属被膜をパターン形成するために、ドライエッチング処理またはウェットエッチング処理が行われる。このエッチング処理中、上記レジストマスクは、パターン形成された金属被膜１２が形成されるように保護する。続いて、上記レジストマスクが再び除去される。この目的のために、金属被膜１２は、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金からなる群のいずれかの物質として形成される。上記全面積の金属被膜は、基板３の絶縁材料９を金属箔を用いてめっきすることによって行うことができ、あるいは、電解槽内において金属を堆積することによって絶縁材料９を積層することによって行うことができる。
【００２６】
基板３の全面積に金属被膜をパターン形成する別の方法としては、レーザービームあるいはレーザー書き込みビームを用いて全面積に金属被膜をパターン形成する方法が可能である。また、基板３の表面１３を事前に全面積メタライゼーションすることなく、既にパターン形成された金属被膜１２を、基板３の絶縁材料９に印刷法を用いて形成するプロセスを用いることも可能である。このような印刷法としては、スクリーン印刷処理、ステンシル印刷処理、あるいはジェット印刷処理を用いることができる。ジェット印刷処理を用いる場合、インクジェット印刷処理の場合と同様に、上記パターン形成された金属被膜は、半田接続部３０に必要な表面領域４が図３に示されている接触端子領域１４と同時に形成されるように形成される。
【００２７】
しかし、これによって基板３の準備は完了しない。ダイボンディング位置２４に基板３を導入する前に、金属被膜１２をパターン形成することによって形成された表面領域４に、半田材料層５が塗布される。上記金属被膜１２は、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂｓＮ、あるいはＰｂＳｎＩｎからなる群のいずれかの材料を含んでいてよく、また基板３の半田付け可能な表面領域４上に自身を分散させることができる。
【００２８】
ダイボンディング位置２４では、半導体チップ２を有するダイボンディング打ち抜き工具３２を表面領域４にアライメントした後に、半田材料層５が、矢印Ｃの方向および／または矢印Ｂの方向に行われる第１の加熱によって、融点ＴＳ１において溶解され、続いて裏面被膜１１を有する半導体チップ２の裏面１０が、矢印Ｄの方向に向かって、半田材料層５上に降下される。
【００２９】
さらに、ダイボンディング打ち抜き工具３２の超音波震動によって、形成中の半田接続部内にソーナーエネルギー（sonar energy）が導入される。このため、初期段階において、半田材料６を熱エネルギーによって完全に溶解する必要はなく、熱エネルギーおよびソーナーエネルギーが重畳された際には、溶融半田からなる層のみが形成される。このためダイボンディングプロセス中において、半田材料６からなる高揮発性の成分によって、半田材料層５内に空隙が形成される。これは、半導体デバイスの電力密度が高い場合、および、これに対応して半導体チップ２の面積Ａが大きく、２５ｍｍ２以上あるいは２２５ｍｍ２以上である場合は、不都合である。
【００３０】
半導体チップ２の裏面１０または裏面被膜１１は、基板３の上面領域４の半田材料６を含んでいる被膜の代わりに、ボンディングプロセス前に半田材料６によって被膜されるようにしてよい。
【００３１】
図４は、ダイボンディングプロセス完了後の半田接続部３０を示す基本図である。ダイボンディングプロセスを完了するためには、基板３の表面領域４と半導体チップ２の裏面１０との間に、半田材料層５が形成されるように半田材料６を配置した後、基板３に半導体チップ２が一体的にボンディングされる。図４には、ダイボンディングプロセス中に形成された空隙３４が、単に原理的に示されている。これら空隙３４は、半田材料６から成る、大きさがサブミクロン程度の高揮発性成分の塊または塊状として半田材料６内に示されている。
【００３２】
図５は、図４に係る半田接続部３０を、真空半田付け炉２０内に導入した後の状態を示す基本図である。真空半田付け炉２０の加熱スペース１８において、矢印Ｂおよび／または矢印Ｃの方向に適切に熱供給することによって、空隙３４を有する半田材料６が第２の時間において溶解する。これによって、空隙３４内に含有されている揮発性成分が、真空半田付け炉２０の容積から矢印Ｅの方向に真空引きされるように、真空炉位置２５の容積から矢印Ｅの方向に排出される。この目的のためには、半田材料６の融点をわずかに超過させて、半導体チップ２と基板３の表面領域４との間の溶融ギャップ（melting gap）に対応する運動を発生させて、これに対応する溶融半田材料６の表面張力における差によって、半田材料層５の縁部３５および３６内に空隙３４を移動させる必要がある。
【００３３】
図６は、真空炉位置２５における排出工程の完了後における半田接続部３０を示す基本図である。この時点では、図７に示されているように、半田材料層５は空隙を全く含んでいない状態となっているため、半田材料層５と、半導体チップ２と、基板３とを有する半田接続部３０を、図５および図６に示されているように、真空半田付け炉２０から除去することができる。続いて、これら３つの部品を有する半田接続部３０はさらなる製造工程に移され、さらなるプロセスおよび完成品のために利用することができる。
【００３４】
図８〜図１０は、半田接続部を製造するために用いることのできる様々な方法を示している。ダイボンダおよび真空半田付け炉、バッチ処理、あるいは連続なプロセスを用いた、半導体チップのダイボンディング固定を組み合わせることができる。
【００３５】
図８は、図１および図２に示されている半田接続部１または３０を製造するためのバッチ処理２１の基本図である。バッチ処理２１を用いる場合、まず、標準化されたダイボンダ１９内において、ダイボンディングプロセスを用いて、基板３上に半導体チップ２が継続的かつ連続的に、ダイボンディング位置２４に固定される。続いて、基板キャリアプレートまたはベースプレート３７上において、基板３と半導体チップ２とがまとめられる。上記ベースプレート３７は、半田付け炉２０の加熱スペース１８内に配置できるように、真空半田付け炉２０の実現性および容量と、サイズおよび数量において対応している。次に、半導体チップ２と基板３との間に配置された、半田材料から成る固定層（fixing layer）から、加熱と真空引きすることとによって空隙が除去される。バッチ処理２１の典型的な本実施形態では、例えば９つの半導体チップ２を同時に加熱および排出することが可能であり、また加熱スペース１８に応じて、上記数量を任意に増やすことも可能である。
【００３６】
図９は、半田接続部１または３０を製造するためのバッチ処理２１の別の実施例を示す基本図である。本実施例においてもまた、標準化されたダイボンダ１９は、第１の加熱工程において、個々の半導体チップ２をダイボンディング位置２４において基板３上に連続的に固定する。次に、これらのチップは、真空半田付け炉２０の加熱スペース１８内において個々に積層され、そして第２の加熱工程によって加熱される。これらのチップはさらに、半導体チップ２と基板３との間に、半田材料から成る、空隙を含んでいない層が生成されるように、排出によって処理される。
【００３７】
図１０は、半田接続部１および３０を製造するための連続的なプロセス２２の基本図である。この連続的なプロセスを用いる場合、ダイボンダ１９および真空半田付け炉２０は、連続的な製造設備２３内に配置される。連続的な製造設備２３内では、（例えば真空スライドを有する）真空ロック４１および４２が、個々の領域３８、３９、４０間に配置されている。これらの真空ロック４１および４２によって、不活性雰囲気ガス下にある第１の領域３８内においてダイボンダ１９が機能することができる一方、真空半田付け炉２０内などの真空下にある第２の領域３９内において加熱を行うことができ、そして最終的には、半田接続部１が製造設備２３から除去される前に、空隙を含んでいない状態となった半田材料層を、不活性ガスあるいは真空下にある領域４０内に配置することが可能となる。このような製造設備２３は、エネルギーを節減できるという利点がある。これは、上記バッチ処理を用いた場合のように、ボンディング工程と排出工程との間において、領域３８および３９において、半導体チップと、半田材料と、基板との組み合わせを室温にまで完全に冷却する必要はないからである。
【図面の簡単な説明】
【００３８】
【図１】典型的な半田接続部の概略断面図である。
【図２】典型的な半田接続部の概略断面図である。
【図３】半田接続部の製造中における部品の基本図であり、半導体チップおよび基板を有するダイボンダのダイボンディング位置の基本図である。
【図４】半田接続部の製造中における部品の基本図であり、ダイボンディングプロセスの完了後における、半田接続部の基本図である。
【図５】半田接続部の製造中における部品の基本図であり、真空半田付け炉内に導入された後における、図４に係る半田接続部を示す基本図である。
【図６】半田接続部の製造中における部品の基本図であり、排出工程完了後における、半田接続部の基本図である。
【図７】半田接続部の製造中における部品の基本図であり、真空半田付け炉から除去された後における、半田接続部の基本図である。
【図８】半田接続部を製造するためのバッチ処理の基本図である。
【図９】半田接続部を製造するためのさらなるバッチ処理の基本図である。
【図１０】半田接続部を製造するための連続的なプロセスの基本図である。
【発明の詳細な説明】
【０００１】
〔背景〕
本発明は、半導体チップと基板との間の半田接続部（soldered connection）、およびその製造プロセスに関する。このような基板は通常、半田付け可能な表面領域を有しており、当該表面領域上に半田材料層が形成される。当該半田材料層上には、半導体チップの裏面が固定される。この固定は、ダイボンディングプロセスによって行われる。しかしダイボンディング技術は、チップ面積が２５ｍｍ２を超える場合、および電力損失密度（power loss density）が大きい場合には適さない。これは、ダイボンディング中に半田層内に形成される空隙によって電流分布が不均一となり、これによって局所的な過熱が生じるため、半導体デバイスの動作中に基板から半導体チップが分離する現象が起こるためである。さらに、ダイボンディング後の製造工程において温度が上昇した場合、空隙内に捕獲されていた揮発性物質によって応力が掛けられ、半田材料層が損傷する危険性がある。
【０００２】
このため、半田接続部の半田材料層にダイボンディング技術によって残留する空隙が許容されるように、ダイボンディングプロセスによって行われる半導体チップの固定は、電力損失密度が低いと考えられる小面積のチップの製造に制限される。従って、電力損失密度が大きい場合には、半田ペーストまたは事前に打ち抜きされた半田プレートレット（solder platelet）を用いて行う真空工程を含んだ、半田技術が用いられる。真空半田付け工程のためには、一体的にボンディングされる部品を、高いコスト負担の元で準備する必要がある。これは、真空半田付け工程において、例えば半導体チップ、半田プレートレット、および基板の表面領域となる部分の位置が一致したまま、ずれることのないようにするためである。
【特許文献１】ＪＰ ０５−２９１ ３１４ Ａ
【特許文献２】ＤＥ ４２ ３５ ９０８ Ａ１
【特許文献３】ＤＥ １０ ２００５ ００１ ７１３ Ａ１
【特許文献４】ＥＰ １ ３５０ ５８８ Ａ２
【非特許文献１】In Vakuumloetanlagen:Oxidations-und lunkerfreies Loeten. In: Elektronik Produktion und Prueftechnik(EPP), ISSN 0943-0962, November 1994, Seite 38-40.
【非特許文献２】Energiesparendes Loetverfahren fuer lunkerfreie Verbindung: Im Vakuum loeten. In: Elektronik Produktion und Prueftechnik (EPP), ISSN 0943-0962, Juni 2001, Seite 24.
【０００３】
〔概要〕
半導体チップと、半田材料層が上部に形成される、半田付け可能な表面領域を有する基板との間に位置する、半田接続部が示されている。当該半導体チップの裏面は、当該半田材料層に固定されており、当該半田材料層は、繰り返し溶解可能かつ耐真空性の半田材料を含んでいる。
【０００４】
〔図面の簡単な説明〕
本発明の典型的な実施形態について、添付図面を参照しながら以下に説明する。これらの図面では、同様の参照符号は同様の箇所を示している。図面は以下の通りである：
図１は、典型的な半田接続部の概略断面図である。
【０００５】
図２は、典型的な半田接続部の概略断面図である。
【０００６】
図３〜図７は、半田接続部の製造中における部品の基本図である。
【０００７】
図３は、半導体チップおよび基板を有するダイボンダのダイボンディング位置の基本図である。
【０００８】
図４は、ダイボンディングプロセスの完了後における、半田接続部の基本図である。
【０００９】
図５は、真空半田付け炉内に導入された後における、図４に係る半田接続部の基本図である。
【００１０】
図６は、排出工程完了後における、半田接続部の基本図である。
【００１１】
図７は、真空半田付け炉から除去された後における、半田接続部の基本図である。
【００１２】
図８は、半田接続部を製造するためのバッチ処理の基本図である。
【００１３】
図９は、半田接続部を製造するためのさらなるバッチ処理の基本図である。
【００１４】
図１０は、半田接続部を製造するための連続的なプロセスの基本図である。
【００１５】
〔詳細な説明〕
図１は、典型的な半田接続部１の概略的な断面である。半田接続部１は、半導体チップ２と、半田付け可能な表面領域４を有する基板３との間に形成される。半田付け可能な表面領域４上には、半田材料層５が形成される。半田材料層５は、繰り返し溶解可能かつ耐真空性である、半田材料６を含有している。典型的な本実施形態では、半田材料６は、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂＳｎ、あるいはＰｂＳｎＩｎから成る群から選択された材料を含有しており、基板３は、リードフレーム８のチップアイランド７によって形成された表面領域４を有している。リードフレーム８は、チップアイランド７に加えて、リード２６をさらに有している。当該リード２６は、例えば、チップアイランド７を囲み、また半導体デバイスの外部端子を形成する外部リード内に伸びている。
【００１６】
半田材料が繰り返し溶解可能とは、半田材料の、溶解と凝固とが交互に繰り返された後においても、深刻な微構造的変化、構造的変化、結晶性変化、あるいは化学的変化が何ら生じないことを意味していると理解される。半田材料が耐真空性であるとは、半田材料中の揮発性物質が真空中に排出された後に、不揮発性半田材料成分の連続的な溶融フィルム（contiguous molten film）を形成することを意味していると理解される。
【００１７】
リード２６は、パッケージ（ここには図示せず）内において、被膜１２を有していてよい。当該被膜１２は、例えば銅または銅合金を含有したリード材料のボンディング性を向上させる。チップアイランド７の二次元的範囲、ひいては表面領域４の二次元的範囲は、本実施形態においては、半田材料層５によってチップアイランド７上に固定された半導体チップ２の裏面１０の二次元的範囲よりも広い。
【００１８】
この場合、半田材料層５は空隙を有していないため、揮発性物質を含んでいない。また、半田材料層５およびチップアイランド７は、シリコン結晶からなる半導体チップ２よりも高い熱伝導率を有している。このため、本発明の本実施形態における半田接続部１は、半導体チップの失われた熱の放熱を促進するため、パワー半導体チップに適している。これに対応して、チップ領域４またはチップアイランド７および上記半導体チップ２の面積Ａは、２５ｍｍ２以上である。また、パワー半導体の出力をさらに上げるために、表面領域４および半導体チップ２の面積Ａを２２５ｍｍ２以上とすることも想定される。
【００１９】
半導体チップの表面１７上に位置する接触領域１６が、ボンディング接続１５をリード２６の接触端子領域１４に接続することによって接続される後のボンディングプロセスを行うに当たり、半田材料層５に空隙が含まれていないことは有利である。図１では、これら接続部材１５は、破線によって概略的に示されている。
【００２０】
図２は、別の典型的な半田接続部３０の概略断面を示している。図１に示されている部品と同一の機能を有する部品は、同一の参照符号によって示されており、これらについて別に説明することはしない。典型的な一実施形態では、基板３は絶縁材料９を含んでいる。この絶縁材料９はセラミックであってよく、例えばセラミックシートであってよく、多層セラミックシートであってもよい。これらは、プラスチックよりも高い熱安定性を有している。しかし基板３は、熱的要件が低い場合は、塑性体あるいはプラスチックシートを含んでいてもよい。
【００２１】
典型的な本実施形態では、絶縁材料９からなる基板の上面１３上には、パターン形成された金属被膜１２が配置されている。このパターン形成された金属被膜１２は、半田材料層５を受容するための、半田付け可能な表面領域４と、半導体チップ２と、半導体チップ２の上面１７上に位置する接触領域１６に接続部材１５を対応させるための接触端子領域１４とを有している。コンタクトビア２７は、絶縁材料９からなる基板３を貫いて、外部接触領域２８との電気的接続を形成することができる。外部接触領域２８は、基板３の下面２９上に形成されている。外部接触領域２８はまた、ここでは破線で示されている接続部材１５および半田接続部５が完成されるとすぐに、下面２９から半導体チップ２の接触領域１６へのアクセスを可能にするために用いることができる。
【００２２】
基板３上のパターン形成された金属被膜１２は、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金の内のいずれか１つの材料を含んでいる。これらの材料は、表面領域４内の半田付け可能な層として優良であることが確認されており、加熱中においては、その上部に、半田材料層５が広がる。半導体チップ２の半導体材料の半田付け性を改善するために、半導体チップ２の裏面１０に被膜１１が形成される。被膜１１は、アルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金の内のいずれか１つの材料を含有していてよい。
【００２３】
上記基板３上にはまた、多数の半導体チップ２を基板３上に一体的に固定することのできる多数の半田接続部３０が形成されていてよい。上記基板３上には、多くの場合において、様々な技術および電気回路のための半導体モジュールのために、多数の半導体チップ２が形成され、そして対応する半田接続部３０によって固定される。
【００２４】
図３〜図７は、半田接続部３０の製造中における部品の基本図である。この点において、図３は、真空ピペットによって保持および事前調整された半導体チップ２を有する標準化されたダイボンダ１９のダイボンディング位置２４の基本図である。この目的のために、ダイボンディング打ち抜き工具３２の支持表面３１上において、ダイボンディング打ち抜き工具３２内の中心穴３３によって、矢印Ａの方向に負圧が生成される。これによって、半導体チップ２の上面１７が支持表面３１と向かい合って配置される。半導体チップ２の裏面１０は、ダイボンディング位置２４において基板３と表面領域４とをアラインメントした後に、例えばアルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金からなる群のいずれかの材料を含んだ裏面被膜１１と共に、半田材料層５を有する表面領域４上に浮遊している。
【００２５】
本実施例においては絶縁材料９を含んだセラミックシートまたはプラスチックシートである基板３の導入前には、基板３の上面１３に、パターン形成された金属被膜が形成されている。基板３は、まずその全表面積が金属によって被膜され、そしてパターン形成されたレジストマスクがフォトリソグラフィによって形成される。次に、この全面積金属被膜をパターン形成するために、ドライエッチング処理またはウェットエッチング処理が行われる。このエッチング処理中、上記レジストマスクは、パターン形成された金属被膜１２が形成されるように保護する。続いて、上記レジストマスクが再び除去される。この目的のために、金属被膜１２は、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金からなる群のいずれかの物質として形成される。上記全面積の金属被膜は、基板３の絶縁材料９を金属箔を用いてめっきすることによって行うことができ、あるいは、電解槽内において金属を堆積することによって絶縁材料９を積層することによって行うことができる。
【００２６】
基板３の全面積に金属被膜をパターン形成する別の方法としては、レーザービームあるいはレーザー書き込みビームを用いて全面積に金属被膜をパターン形成する方法が可能である。また、基板３の表面１３を事前に全面積メタライゼーションすることなく、既にパターン形成された金属被膜１２を、基板３の絶縁材料９に印刷法を用いて形成するプロセスを用いることも可能である。このような印刷法としては、スクリーン印刷処理、ステンシル印刷処理、あるいはジェット印刷処理を用いることができる。ジェット印刷処理を用いる場合、インクジェット印刷処理の場合と同様に、上記パターン形成された金属被膜は、半田接続部３０に必要な表面領域４が図３に示されている接触端子領域１４と同時に形成されるように形成される。
【００２７】
しかし、これによって基板３の準備は完了しない。ダイボンディング位置２４に基板３を導入する前に、金属被膜１２をパターン形成することによって形成された表面領域４に、半田材料層５が塗布される。上記金属被膜１２は、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂｓＮ、あるいはＰｂＳｎＩｎからなる群のいずれかの材料を含んでいてよく、また基板３の半田付け可能な表面領域４上に自身を分散させることができる。
【００２８】
ダイボンディング位置２４では、半導体チップ２を有するダイボンディング打ち抜き工具３２を表面領域４にアライメントした後に、半田材料層５が、矢印Ｃの方向および／または矢印Ｂの方向に行われる第１の加熱によって、融点ＴＳ１において溶解され、続いて裏面被膜１１を有する半導体チップ２の裏面１０が、矢印Ｄの方向に向かって、半田材料層５上に降下される。
【００２９】
さらに、ダイボンディング打ち抜き工具３２の超音波震動によって、形成中の半田接続部内にソーナーエネルギー（sonar energy）が導入される。このため、初期段階において、半田材料６を熱エネルギーによって完全に溶解する必要はなく、熱エネルギーおよびソーナーエネルギーが重畳された際には、溶融半田からなる層のみが形成される。このためダイボンディングプロセス中において、半田材料６からなる高揮発性の成分によって、半田材料層５内に空隙が形成される。これは、半導体デバイスの電力密度が高い場合、および、これに対応して半導体チップ２の面積Ａが大きく、２５ｍｍ２以上あるいは２２５ｍｍ２以上である場合は、不都合である。
【００３０】
半導体チップ２の裏面１０または裏面被膜１１は、基板３の上面領域４の半田材料６を含んでいる被膜の代わりに、ボンディングプロセス前に半田材料６によって被膜されるようにしてよい。
【００３１】
図４は、ダイボンディングプロセス完了後の半田接続部３０を示す基本図である。ダイボンディングプロセスを完了するためには、基板３の表面領域４と半導体チップ２の裏面１０との間に、半田材料層５が形成されるように半田材料６を配置した後、基板３に半導体チップ２が一体的にボンディングされる。図４には、ダイボンディングプロセス中に形成された空隙３４が、単に原理的に示されている。これら空隙３４は、半田材料６から成る、大きさがサブミクロン程度の高揮発性成分の塊または塊状として半田材料６内に示されている。
【００３２】
図５は、図４に係る半田接続部３０を、真空半田付け炉２０内に導入した後の状態を示す基本図である。真空半田付け炉２０の加熱スペース１８において、矢印Ｂおよび／または矢印Ｃの方向に適切に熱供給することによって、空隙３４を有する半田材料６が第２の時間において溶解する。これによって、空隙３４内に含有されている揮発性成分が、真空半田付け炉２０の容積から矢印Ｅの方向に真空引きされるように、真空炉位置２５の容積から矢印Ｅの方向に排出される。この目的のためには、半田材料６の融点をわずかに超過させて、半導体チップ２と基板３の表面領域４との間の溶融ギャップ（melting gap）に対応する運動を発生させて、これに対応する溶融半田材料６の表面張力における差によって、半田材料層５の縁部３５および３６内に空隙３４を移動させる必要がある。
【００３３】
図６は、真空炉位置２５における排出工程の完了後における半田接続部３０を示す基本図である。この時点では、図７に示されているように、半田材料層５は空隙を全く含んでいない状態となっているため、半田材料層５と、半導体チップ２と、基板３とを有する半田接続部３０を、図５および図６に示されているように、真空半田付け炉２０から除去することができる。続いて、これら３つの部品を有する半田接続部３０はさらなる製造工程に移され、さらなるプロセスおよび完成品のために利用することができる。
【００３４】
図８〜図１０は、半田接続部を製造するために用いることのできる様々な方法を示している。ダイボンダおよび真空半田付け炉、バッチ処理、あるいは連続なプロセスを用いた、半導体チップのダイボンディング固定を組み合わせることができる。
【００３５】
図８は、図１および図２に示されている半田接続部１または３０を製造するためのバッチ処理２１の基本図である。バッチ処理２１を用いる場合、まず、標準化されたダイボンダ１９内において、ダイボンディングプロセスを用いて、基板３上に半導体チップ２が継続的かつ連続的に、ダイボンディング位置２４に固定される。続いて、基板キャリアプレートまたはベースプレート３７上において、基板３と半導体チップ２とがまとめられる。上記ベースプレート３７は、半田付け炉２０の加熱スペース１８内に配置できるように、真空半田付け炉２０の実現性および容量と、サイズおよび数量において対応している。次に、半導体チップ２と基板３との間に配置された、半田材料から成る固定層（fixing layer）から、加熱と真空引きすることとによって空隙が除去される。バッチ処理２１の典型的な本実施形態では、例えば９つの半導体チップ２を同時に加熱および排出することが可能であり、また加熱スペース１８に応じて、上記数量を任意に増やすことも可能である。
【００３６】
図９は、半田接続部１または３０を製造するためのバッチ処理２１の別の実施例を示す基本図である。本実施例においてもまた、標準化されたダイボンダ１９は、第１の加熱工程において、個々の半導体チップ２をダイボンディング位置２４において基板３上に連続的に固定する。次に、これらのチップは、真空半田付け炉２０の加熱スペース１８内において個々に積層され、そして第２の加熱工程によって加熱される。これらのチップはさらに、半導体チップ２と基板３との間に、半田材料から成る、空隙を含んでいない層が生成されるように、排出によって処理される。
【００３７】
図１０は、半田接続部１および３０を製造するための連続的なプロセス２２の基本図である。この連続的なプロセスを用いる場合、ダイボンダ１９および真空半田付け炉２０は、連続的な製造設備２３内に配置される。連続的な製造設備２３内では、（例えば真空スライドを有する）真空ロック４１および４２が、個々の領域３８、３９、４０間に配置されている。これらの真空ロック４１および４２によって、不活性雰囲気ガス下にある第１の領域３８内においてダイボンダ１９が機能することができる一方、真空半田付け炉２０内などの真空下にある第２の領域３９内において加熱を行うことができ、そして最終的には、半田接続部１が製造設備２３から除去される前に、空隙を含んでいない状態となった半田材料層を、不活性ガスあるいは真空下にある領域４０内に配置することが可能となる。このような製造設備２３は、エネルギーを節減できるという利点がある。これは、上記バッチ処理を用いた場合のように、ボンディング工程と排出工程との間において、領域３８および３９において、半導体チップと、半田材料と、基板との組み合わせを室温にまで完全に冷却する必要はないからである。
【図面の簡単な説明】
【００３８】
【図１】典型的な半田接続部の概略断面図である。
【図２】典型的な半田接続部の概略断面図である。
【図３】半田接続部の製造中における部品の基本図であり、半導体チップおよび基板を有するダイボンダのダイボンディング位置の基本図である。
【図４】半田接続部の製造中における部品の基本図であり、ダイボンディングプロセスの完了後における、半田接続部の基本図である。
【図５】半田接続部の製造中における部品の基本図であり、真空半田付け炉内に導入された後における、図４に係る半田接続部を示す基本図である。
【図６】半田接続部の製造中における部品の基本図であり、排出工程完了後における、半田接続部の基本図である。
【図７】半田接続部の製造中における部品の基本図であり、真空半田付け炉から除去された後における、半田接続部の基本図である。
【図８】半田接続部を製造するためのバッチ処理の基本図である。
【図９】半田接続部を製造するためのさらなるバッチ処理の基本図である。
【図１０】半田接続部を製造するための連続的なプロセスの基本図である。
【特許請求の範囲】
【請求項１】
半導体チップと基板との間の半田接続部であって、
半田付け可能な表面領域を有する基板と、
少なくとも１つの半導体チップと、
上記半導体チップと上記基板の上記表面領域との間に位置しており、且つ、繰り返し溶解可能且つ耐真空性の半田材料を含有した半田材料層とを含んでいる、半田接続部。
【請求項２】
上記半田材料層は、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂｓＮ、あるいはＰｂＳｎＩｎからなる群のいずれか１つの半田材料を含有している、請求項１に記載の半田接続部。
【請求項３】
上記表面領域および上記半導体チップの面積Ａは、２５ｍｍ２以上である、請求項１または請求項２に記載の半田接続部。
【請求項４】
上記表面領域および上記半導体チップの面積Ａは、２２５ｍｍ２以上である、請求項１〜請求項３のいずれか一項に記載の半田接続部。
【請求項５】
上記半導体チップはパワー半導体チップである、請求項１〜請求項４のいずれか一項に記載の半田接続部。
【請求項６】
上記表面領域は、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金からなる群のいずれか１つの材料を含有している、請求項１〜請求項５のいずれか一項に記載の半田接続部。
【請求項７】
上記基板は、表面領域としてリードフレームのチップアイランドを含んでいる、請求項１〜請求項６のいずれか一項に記載の半田接続部。
【請求項８】
上記基板は絶縁材料を含んでおり、上記表面領域は金属積層または金属被膜を含んでいる、請求項１〜請求項７のいずれか一項に記載の半田接続部。
【請求項９】
上記絶縁材料はセラミックを含有している、請求項８に記載の半田接続部。
【請求項１０】
上記絶縁材料はプラスチックを含有している、請求項８に記載の半田接続部。
【請求項１１】
上記半導体チップは、裏面が上記表面領域内の上記半田材料層上に配置されており、且つ、当該裏面上において、アルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金のうちのいずれか１つの材料から成る被膜を含んでいる、請求項１〜請求項１０のいずれか一項に記載の半田接続部。
【請求項１２】
上記基板は、シリコン結晶から成る半導体チップよりも高い熱伝導率を有している、請求項１〜請求項１１のいずれか一項に記載の半田接続部。
【請求項１３】
上記表面領域は、上記半導体チップよりも広い二次元的範囲を有している、請求項１〜請求項１２のいずれか一項に記載の半田接続部。
【請求項１４】
上記基板上には、多数の半導体チップが互いに隣接して配置されている、請求項１〜請求項１３のいずれか一項に記載の半田接続部。
【請求項１５】
上記基板は、パターン形成された金属被膜を上面に有している、請求項１４に記載の半田接続部。
【請求項１６】
上記パターン形成された金属被膜は、少なくとも１つのチップアイランドと、素子を上記半導体チップの接触領域に接続する接触端子領域とを含んでいる、請求項１〜請求項１５のいずれか一項に記載の半田接続部。
【請求項１７】
半田接続部を製造するプロセスであって、
半田付け可能な表面領域を有する基板を設ける工程と、
上面および半田付け可能な裏面を有する半導体チップを設ける工程と、
上記半田付け可能な表面領域あるいは上記半田付け可能な裏面に、半田材料を塗布する工程と、
上記半導体チップを、第１の溶解によって上記基板に一体的にボンディングし、そして上記表面領域と上記裏面との間に半田材料層を形成するために上記半田材料を配置する工程と、
上記一体的にボンディングされた構造を、真空引き可能な加熱スペース内に導入する工程と、
上記半田材料に対して真空下において第２の溶解を行うことによって、上記半田材料層から揮発性物質を排出させ、次に、半田接続部を形成するために上記半田材料を配置する工程とを含んでいる、プロセス。
【請求項１８】
上記第１の溶解および第２の溶解は、上記半田材料の融点と同じ融点で行われる（ＴＳ１＝ＴＳ２）、請求項１７に記載のプロセス。
【請求項１９】
上記第１の溶解のための上記融点（ＴＳ１）は、上記第２の溶解のための上記融点（ＴＳ２）よりも低い、請求項１７に記載のプロセス。
【請求項２０】
上記半導体チップを上記基板に一体的にボンディングする上記工程のために、ダイボンディングプロセスが用いられる、請求項１７〜請求項１９のいずれか一項に記載のプロセス。
【請求項２１】
上記半導体チップを上記基板に一体的にボンディングする上記工程のために、標準化されたダイボンダ（standardized die bonder）が用いられる、請求項２０に記載のプロセス。
【請求項２２】
真空下において上記半田材料に対して上記第２の溶解を行う上記工程のために、標準化された真空半田付け炉が用いられる、請求項１７〜請求項２１のいずれか一項に記載のプロセス。
【請求項２３】
上記ダイボンディングおよび真空溶解のために、基板の多数の半田付け可能な表面領域上に多数の半導体チップが配置されるバッチ処理が用いられる、請求項１７〜請求項２２のいずれか一項に記載のプロセス。
【請求項２４】
上記ダイボンディングおよび真空溶解のために、少なくとも１つのダイボンディング位置および真空炉位置を含む連続枚葉式製造装置（continuous production installation）内において多数の半導体チップが次々と処理される連続的なプロセスが用いられる、請求項１７〜請求項２２のいずれか一項に記載のプロセス。
【請求項２５】
上記半田付け可能な表面領域あるいは上記半田付け可能な裏面に半田材料を塗布するために、低フラックス（low-flux）の半田材料が塗布される、請求項１７〜請求項２４のいずれか一項に記載のプロセス。
【請求項２６】
上記半田付け可能な表面領域あるいは上記半田付け可能な裏面に、半田材料として、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂｓＮ、あるいはＰｂＳｎＩｎからなる群のうちのいずれか１つの材料が塗布される、請求項１７〜請求項２４のいずれか一項に記載のプロセス。
【請求項２７】
２５ｍｍ２以上の面積Ａを有する上記表面領域と上記半導体チップとの間に、半田接続部が製造される、請求項１７〜請求項２６のいずれか一項に記載のプロセス。
【請求項２８】
２２５ｍｍ２以上の面積Ａを有する上記表面領域と上記半導体チップとの間に、半田接続部が製造される、請求項１７〜請求項２６のいずれか一項に記載のプロセス。
【請求項２９】
上記表面領域とパワー半導体チップとの間に、半田接続部が製造される、請求項１７〜請求項２８のいずれか一項に記載のプロセス。
【請求項３０】
上記半田接続部の上記基板の上記表面領域として、リードフレームのチップアイランドが用いられる、請求項１７〜請求項２９のいずれか一項に記載のプロセス。
【請求項３１】
上記表面領域に半田材料を塗布する上記工程の前に、上記表面領域が、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金からなる群のうちのいずれか１つの材料によって被覆される、請求項１７〜請求項２９のいずれか一項に記載のプロセス。
【請求項３２】
上記基板としてセラミックシートが用いられる、請求項１７〜請求項３１のいずれか一項に記載のプロセス。
【請求項３３】
上記基板としてプラスチックシートが用いられる、請求項１７〜請求項３１のいずれか一項に記載のプロセス。
【請求項３４】
上記半田接続部を製造する上記工程の前に、上記半導体チップの上記裏面が、アルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金からなる群のうちのいずれか１つの材料によって被覆される、請求項１７〜請求項３３のいずれか一項に記載のプロセス。
【請求項３５】
上記半導体チップはシリコン結晶ウェハから製造される、請求項１７〜請求項３４のいずれか一項に記載のプロセス。
【請求項３６】
半田接続部を製造する上記工程の前に、少なくとも１つのチップアイランドと、上記半導体チップの接触領域に部材を接続するための接触端子領域とを有する、パターン形成された金属被膜が上記基板に形成される、請求項１７〜請求項３５のいずれか一項に記載のプロセス。
【請求項３７】
上記基板の全表面積が金属で被覆され、次に、パターン形成された金属被膜を形成する上記工程のために、パターン形成されたレジストマスクがフォトリソグラフィによって形成される、請求項３６に記載のプロセス。
【請求項３８】
パターン形成された金属被膜を形成する上記工程のために、ドライエッチング処理またはウェットエッチング処理が行われ、当該ドライエッチング処理中または当該ウェットエッチング処理中に、上記レジストマスクが上記パターン形成された金属被膜が形成されるように保護し、当該保護後に上記レジストマスクが除去される、請求項３６または請求項３７に記載のプロセス。
【請求項３９】
上記全面積金属被膜は、レーザービームによってパターン形成される、請求項３７に記載のプロセス。
【請求項４０】
上記パターン形成された金属被膜は、印刷法によって形成される、請求項３６に記載のプロセス。
【請求項４１】
上記パターン形成された金属被膜は、スクリーン印刷法によって形成される、請求項３６に記載のプロセス。
【請求項４２】
上記パターン形成された金属被膜は、ステンシル印刷法によって形成される、請求項３６に記載のプロセス。
【請求項４３】
上記パターン形成された金属被膜は、ジェット印刷法によって形成される、請求項３６に記載のプロセス。
【請求項１】
半導体チップと基板との間の半田接続部であって、
半田付け可能な表面領域を有する基板と、
少なくとも１つの半導体チップと、
上記半導体チップと上記基板の上記表面領域との間に位置しており、且つ、繰り返し溶解可能且つ耐真空性の半田材料を含有した半田材料層とを含んでいる、半田接続部。
【請求項２】
上記半田材料層は、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂｓＮ、あるいはＰｂＳｎＩｎからなる群のいずれか１つの半田材料を含有している、請求項１に記載の半田接続部。
【請求項３】
上記表面領域および上記半導体チップの面積Ａは、２５ｍｍ２以上である、請求項１または請求項２に記載の半田接続部。
【請求項４】
上記表面領域および上記半導体チップの面積Ａは、２２５ｍｍ２以上である、請求項１〜請求項３のいずれか一項に記載の半田接続部。
【請求項５】
上記半導体チップはパワー半導体チップである、請求項１〜請求項４のいずれか一項に記載の半田接続部。
【請求項６】
上記表面領域は、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金からなる群のいずれか１つの材料を含有している、請求項１〜請求項５のいずれか一項に記載の半田接続部。
【請求項７】
上記基板は、表面領域としてリードフレームのチップアイランドを含んでいる、請求項１〜請求項６のいずれか一項に記載の半田接続部。
【請求項８】
上記基板は絶縁材料を含んでおり、上記表面領域は金属積層または金属被膜を含んでいる、請求項１〜請求項７のいずれか一項に記載の半田接続部。
【請求項９】
上記絶縁材料はセラミックを含有している、請求項８に記載の半田接続部。
【請求項１０】
上記絶縁材料はプラスチックを含有している、請求項８に記載の半田接続部。
【請求項１１】
上記半導体チップは、裏面が上記表面領域内の上記半田材料層上に配置されており、且つ、当該裏面上において、アルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金のうちのいずれか１つの材料から成る被膜を含んでいる、請求項１〜請求項１０のいずれか一項に記載の半田接続部。
【請求項１２】
上記基板は、シリコン結晶から成る半導体チップよりも高い熱伝導率を有している、請求項１〜請求項１１のいずれか一項に記載の半田接続部。
【請求項１３】
上記表面領域は、上記半導体チップよりも広い二次元的範囲を有している、請求項１〜請求項１２のいずれか一項に記載の半田接続部。
【請求項１４】
上記基板上には、多数の半導体チップが互いに隣接して配置されている、請求項１〜請求項１３のいずれか一項に記載の半田接続部。
【請求項１５】
上記基板は、パターン形成された金属被膜を上面に有している、請求項１４に記載の半田接続部。
【請求項１６】
上記パターン形成された金属被膜は、少なくとも１つのチップアイランドと、素子を上記半導体チップの接触領域に接続する接触端子領域とを含んでいる、請求項１〜請求項１５のいずれか一項に記載の半田接続部。
【請求項１７】
半田接続部を製造するプロセスであって、
半田付け可能な表面領域を有する基板を設ける工程と、
上面および半田付け可能な裏面を有する半導体チップを設ける工程と、
上記半田付け可能な表面領域あるいは上記半田付け可能な裏面に、半田材料を塗布する工程と、
上記半導体チップを、第１の溶解によって上記基板に一体的にボンディングし、そして上記表面領域と上記裏面との間に半田材料層を形成するために上記半田材料を配置する工程と、
上記一体的にボンディングされた構造を、真空引き可能な加熱スペース内に導入する工程と、
上記半田材料に対して真空下において第２の溶解を行うことによって、上記半田材料層から揮発性物質を排出させ、次に、半田接続部を形成するために上記半田材料を配置する工程とを含んでいる、プロセス。
【請求項１８】
上記第１の溶解および第２の溶解は、上記半田材料の融点と同じ融点で行われる（ＴＳ１＝ＴＳ２）、請求項１７に記載のプロセス。
【請求項１９】
上記第１の溶解のための上記融点（ＴＳ１）は、上記第２の溶解のための上記融点（ＴＳ２）よりも低い、請求項１７に記載のプロセス。
【請求項２０】
上記半導体チップを上記基板に一体的にボンディングする上記工程のために、ダイボンディングプロセスが用いられる、請求項１７〜請求項１９のいずれか一項に記載のプロセス。
【請求項２１】
上記半導体チップを上記基板に一体的にボンディングする上記工程のために、標準化されたダイボンダ（standardized die bonder）が用いられる、請求項２０に記載のプロセス。
【請求項２２】
真空下において上記半田材料に対して上記第２の溶解を行う上記工程のために、標準化された真空半田付け炉が用いられる、請求項１７〜請求項２１のいずれか一項に記載のプロセス。
【請求項２３】
上記ダイボンディングおよび真空溶解のために、基板の多数の半田付け可能な表面領域上に多数の半導体チップが配置されるバッチ処理が用いられる、請求項１７〜請求項２２のいずれか一項に記載のプロセス。
【請求項２４】
上記ダイボンディングおよび真空溶解のために、少なくとも１つのダイボンディング位置および真空炉位置を含む連続枚葉式製造装置（continuous production installation）内において多数の半導体チップが次々と処理される連続的なプロセスが用いられる、請求項１７〜請求項２２のいずれか一項に記載のプロセス。
【請求項２５】
上記半田付け可能な表面領域あるいは上記半田付け可能な裏面に半田材料を塗布するために、低フラックス（low-flux）の半田材料が塗布される、請求項１７〜請求項２４のいずれか一項に記載のプロセス。
【請求項２６】
上記半田付け可能な表面領域あるいは上記半田付け可能な裏面に、半田材料として、ＳｎＡｇ、ＰｂＳｎＡｇ、ＰｂｓＮ、あるいはＰｂＳｎＩｎからなる群のうちのいずれか１つの材料が塗布される、請求項１７〜請求項２４のいずれか一項に記載のプロセス。
【請求項２７】
２５ｍｍ２以上の面積Ａを有する上記表面領域と上記半導体チップとの間に、半田接続部が製造される、請求項１７〜請求項２６のいずれか一項に記載のプロセス。
【請求項２８】
２２５ｍｍ２以上の面積Ａを有する上記表面領域と上記半導体チップとの間に、半田接続部が製造される、請求項１７〜請求項２６のいずれか一項に記載のプロセス。
【請求項２９】
上記表面領域とパワー半導体チップとの間に、半田接続部が製造される、請求項１７〜請求項２８のいずれか一項に記載のプロセス。
【請求項３０】
上記半田接続部の上記基板の上記表面領域として、リードフレームのチップアイランドが用いられる、請求項１７〜請求項２９のいずれか一項に記載のプロセス。
【請求項３１】
上記表面領域に半田材料を塗布する上記工程の前に、上記表面領域が、銅、銀、ニッケル、ニッケル／パラジウム／金、あるいはこれらの合金からなる群のうちのいずれか１つの材料によって被覆される、請求項１７〜請求項２９のいずれか一項に記載のプロセス。
【請求項３２】
上記基板としてセラミックシートが用いられる、請求項１７〜請求項３１のいずれか一項に記載のプロセス。
【請求項３３】
上記基板としてプラスチックシートが用いられる、請求項１７〜請求項３１のいずれか一項に記載のプロセス。
【請求項３４】
上記半田接続部を製造する上記工程の前に、上記半導体チップの上記裏面が、アルミニウム、金、銀、あるいはパラジウム／金、あるいはこれらの合金からなる群のうちのいずれか１つの材料によって被覆される、請求項１７〜請求項３３のいずれか一項に記載のプロセス。
【請求項３５】
上記半導体チップはシリコン結晶ウェハから製造される、請求項１７〜請求項３４のいずれか一項に記載のプロセス。
【請求項３６】
半田接続部を製造する上記工程の前に、少なくとも１つのチップアイランドと、上記半導体チップの接触領域に部材を接続するための接触端子領域とを有する、パターン形成された金属被膜が上記基板に形成される、請求項１７〜請求項３５のいずれか一項に記載のプロセス。
【請求項３７】
上記基板の全表面積が金属で被覆され、次に、パターン形成された金属被膜を形成する上記工程のために、パターン形成されたレジストマスクがフォトリソグラフィによって形成される、請求項３６に記載のプロセス。
【請求項３８】
パターン形成された金属被膜を形成する上記工程のために、ドライエッチング処理またはウェットエッチング処理が行われ、当該ドライエッチング処理中または当該ウェットエッチング処理中に、上記レジストマスクが上記パターン形成された金属被膜が形成されるように保護し、当該保護後に上記レジストマスクが除去される、請求項３６または請求項３７に記載のプロセス。
【請求項３９】
上記全面積金属被膜は、レーザービームによってパターン形成される、請求項３７に記載のプロセス。
【請求項４０】
上記パターン形成された金属被膜は、印刷法によって形成される、請求項３６に記載のプロセス。
【請求項４１】
上記パターン形成された金属被膜は、スクリーン印刷法によって形成される、請求項３６に記載のプロセス。
【請求項４２】
上記パターン形成された金属被膜は、ステンシル印刷法によって形成される、請求項３６に記載のプロセス。
【請求項４３】
上記パターン形成された金属被膜は、ジェット印刷法によって形成される、請求項３６に記載のプロセス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−２７７７５７（Ｐ２００８−２７７７５７Ａ）
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−５０８２８（Ｐ２００８−５０８２８）
【出願日】平成２０年２月２９日（２００８．２．２９）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公開日】平成２０年１１月１３日（２００８．１１．１３）
【国際特許分類】
【出願番号】特願２００８−５０８２８（Ｐ２００８−５０８２８）
【出願日】平成２０年２月２９日（２００８．２．２９）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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