半導体不揮発性メモリの製造方法
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機、通信機、ファクシミリなどの電子機器に用いる半導体不揮発性メモリに関する。
〔発明の概要〕
この発明はソース・ドレイン間に配した選択ゲート電極と浮遊ゲート電極により形成される２つのチャンネル間の表面電位差を利用してホットキャリアを発生させ浮遊ゲート電極へ注入する半導体不揮発性メモリに関するものである。選択ゲート電極下の半導体基板の不純物濃度は高い程、またゲート長は短い程、ホットエレクトロンの発生効率は高くなる。
本発明は、DSA（Diffused Seif−Alighn）により従来よりも不純物濃度を高め、サイドウォールにより、短チャンネル化しホットエレクトロンの発生効率を高めることのできる高集積用の半導体メモリを実現しようとするものである。
〔従来の技術〕
従来のホットエレクトロンの発生率の高い半導体不揮発性メモリの構造断面図を第２図に示す。Ｐ型半導体基板１の表面近傍に設けられたn+型のソース領域２およびドレイン領域３との間に、選択ゲート絶縁膜４と選択ゲート電極５及び薄い（50〜150Å）の注入絶縁膜６と浮遊ゲート電極７がある。さらに浮遊ゲート電極７は層間絶縁膜８により絶縁分離され、制御電極９と容量結合している。
このメモリの動作原理を簡単に説明する。まず制御ゲート電極９に４−10Vの電圧を印加し、浮遊ゲート電極７の電位を上げ、その下の基板表面を強反転させる。選択ゲート電極５にそのしきい値電圧近傍の電圧を印加する。この状態でドレイン領域３に書込み電圧（3.5〜6.0V）を印加すると浮遊ゲート電極７下の基板表面はドレインの電位が伝わり、選択ゲート電極５の下の基板表面はソース電位が伝わり、両ゲート電極の中間点10においてほぼドレイン電圧に相当する大きな表面電位差が生じる。ここでソースから流れ出た電子が加速されホットエレクトロンを発生し、注入絶縁膜７を飛び越して浮遊ゲート電極７中に注入され書込みが行なわれる。消去は紫外線消去あるいは、消去電極を設け、Fowler−Nordheim電流を利用したトンネル電流消去により行う。
この様な２つのチャネル間の表面電位を利用し、電子を加速する半導体不揮発性メモリでは、浮遊ゲート電極７への電子の注入効率を高めるために、選択ゲート電極５の下の基板表面にチャネルドープを行ない表面不純物濃度の高い領域11を設ける。表面不純物濃度が高いと、チャネルが基板側へ広がらず電位が表面部を流れるので、発生したホットエレクトロンが、半導体基板と注入絶縁膜の界面にエネルギーを失なわずに到達する為に注入効率が高くなる。さらに、浮遊ゲート電極７の先端にセルフアラインでチャネルドープを行うと、中間点10での電位分布が急峻になり、ホットエレクトロンの発生効率を高くできる。また選択ゲート電極５のゲート長を短くしてもホットエレクトロンの発生効率が高くなる。この従来の不揮発性メモリで最低書込み電圧3.5V、書込み時間1msecを実現している。
〔発明が解決しようとする課題〕
従来の第２図におけるチャネルドープは浮遊ゲート電極７をインプラマスクとしてイオンインプランテーションによりドーピングしている。この場合、イオンインプランテーションのチャネリング防止の為の注入角度差（約７度）により、注入効率が変化し、メモリの方向依存性を生ずる。この方向依存性を生じない様にする為には、選択ゲート電極５の下の基板領域にのみチャネルドープする様にフォトレジストをマスクにイオンインプランテーションするが、マスクの合せ精度との関係で選択ゲート電極５のゲート長を短くできず、微細化と注入効率向上の点で不利であった。
〔課題を解決するための手段〕
選択ゲート電極５の下の高濃度不純物領域11をソース領域２を形成する際DSAプロセスにより同時に作る。さらに選択ゲート電極５をサイドウォールを利用して極めて短いゲート長に形成する。
〔作用〕
メモリの注入効率の方向依存性が小さく、微細化しやすい構造であり、しかも注入効率を従来より高くできる。
〔実施例〕
第１図に本発明の実施例を示す。基本的な構造は従来と同じであるが、選択ゲート電極105をマスクにボロンとヒ素（あるいはリン）をDSAによりドーピングし、高濃度不純物領域111とソース領域102を同時に形成している。この構造では高濃度不純物領域が選択ゲート電極105の下にあるいので、メモリの注入効率の方向依存性は小さく、選択ゲート電極105のゲート長も、チャネルドープ領域に無関係に最小加工精度で短くできる。
第３図は本発明の他の実施例で、選択ゲート電極105をポリシリコンのサイドウォールを利用したものである。サイドウォールは、浮遊ゲート電極107と制御ゲート電極109を形成した後、等方性のCVDによりポリシリコンを堆積し、RIE（Reactive Ion Etch）等の異方性エッチにより、浮遊ゲート107端にポリシリコンのサイドウォールを形成する。この後、このサイドウォールをマスクにDASにより、高濃度不純物領域111とソース領域102を同時に形成している。ドレイン領域103はサイドウォールにより浮遊ゲート電極107と電気的に接続されないので、あらかじめn-領域112をドーピングしておく。サイドウォールを用いた場合、選択ゲート電極105のゲート長は、サブミクロンに加工できるので、選択ゲートでのチャネル電圧降下が小さく、ホットエレクトロンの発生効率を高くできる。さらに、サイドウォール長と、高濃度不純物領域111の長さをほぼ等しくできるので、浮遊ゲート電極107の先端に高濃度不純物領域111が制御性良く形成できるので、方向依存性を小さいまま、注入効率を高めることができる。
〔発明の効果〕
以上述べた通り、本発明により、選択ゲート長を短かくでき、ホットエレクトロンの注入効率も高めることができ、さらに方向依存性も小さくでき、高集積、高速書込みの半導体不揮発性メモリを実現できる。
【図面の簡単な説明】
第１図はこの発明のDSAを用いた不揮発性メモリの断面図、第２図は従来の不揮発性メモリの断面図、第３図は、この発明の他の実施例でDSAとサイドウォールを用いた不揮発性メモリの断面図である。
１、101……P+型半導体基板
２、102……ソース領域
３、103……ドレイン領域
５、105……選択ゲート電極
７、107……浮遊ゲート電極
９、109……制御ゲート電極
11、111……高濃度不純物領域
〔産業上の利用分野〕
この発明は、電子計算機、通信機、ファクシミリなどの電子機器に用いる半導体不揮発性メモリに関する。
〔発明の概要〕
この発明はソース・ドレイン間に配した選択ゲート電極と浮遊ゲート電極により形成される２つのチャンネル間の表面電位差を利用してホットキャリアを発生させ浮遊ゲート電極へ注入する半導体不揮発性メモリに関するものである。選択ゲート電極下の半導体基板の不純物濃度は高い程、またゲート長は短い程、ホットエレクトロンの発生効率は高くなる。
本発明は、DSA（Diffused Seif−Alighn）により従来よりも不純物濃度を高め、サイドウォールにより、短チャンネル化しホットエレクトロンの発生効率を高めることのできる高集積用の半導体メモリを実現しようとするものである。
〔従来の技術〕
従来のホットエレクトロンの発生率の高い半導体不揮発性メモリの構造断面図を第２図に示す。Ｐ型半導体基板１の表面近傍に設けられたn+型のソース領域２およびドレイン領域３との間に、選択ゲート絶縁膜４と選択ゲート電極５及び薄い（50〜150Å）の注入絶縁膜６と浮遊ゲート電極７がある。さらに浮遊ゲート電極７は層間絶縁膜８により絶縁分離され、制御電極９と容量結合している。
このメモリの動作原理を簡単に説明する。まず制御ゲート電極９に４−10Vの電圧を印加し、浮遊ゲート電極７の電位を上げ、その下の基板表面を強反転させる。選択ゲート電極５にそのしきい値電圧近傍の電圧を印加する。この状態でドレイン領域３に書込み電圧（3.5〜6.0V）を印加すると浮遊ゲート電極７下の基板表面はドレインの電位が伝わり、選択ゲート電極５の下の基板表面はソース電位が伝わり、両ゲート電極の中間点10においてほぼドレイン電圧に相当する大きな表面電位差が生じる。ここでソースから流れ出た電子が加速されホットエレクトロンを発生し、注入絶縁膜７を飛び越して浮遊ゲート電極７中に注入され書込みが行なわれる。消去は紫外線消去あるいは、消去電極を設け、Fowler−Nordheim電流を利用したトンネル電流消去により行う。
この様な２つのチャネル間の表面電位を利用し、電子を加速する半導体不揮発性メモリでは、浮遊ゲート電極７への電子の注入効率を高めるために、選択ゲート電極５の下の基板表面にチャネルドープを行ない表面不純物濃度の高い領域11を設ける。表面不純物濃度が高いと、チャネルが基板側へ広がらず電位が表面部を流れるので、発生したホットエレクトロンが、半導体基板と注入絶縁膜の界面にエネルギーを失なわずに到達する為に注入効率が高くなる。さらに、浮遊ゲート電極７の先端にセルフアラインでチャネルドープを行うと、中間点10での電位分布が急峻になり、ホットエレクトロンの発生効率を高くできる。また選択ゲート電極５のゲート長を短くしてもホットエレクトロンの発生効率が高くなる。この従来の不揮発性メモリで最低書込み電圧3.5V、書込み時間1msecを実現している。
〔発明が解決しようとする課題〕
従来の第２図におけるチャネルドープは浮遊ゲート電極７をインプラマスクとしてイオンインプランテーションによりドーピングしている。この場合、イオンインプランテーションのチャネリング防止の為の注入角度差（約７度）により、注入効率が変化し、メモリの方向依存性を生ずる。この方向依存性を生じない様にする為には、選択ゲート電極５の下の基板領域にのみチャネルドープする様にフォトレジストをマスクにイオンインプランテーションするが、マスクの合せ精度との関係で選択ゲート電極５のゲート長を短くできず、微細化と注入効率向上の点で不利であった。
〔課題を解決するための手段〕
選択ゲート電極５の下の高濃度不純物領域11をソース領域２を形成する際DSAプロセスにより同時に作る。さらに選択ゲート電極５をサイドウォールを利用して極めて短いゲート長に形成する。
〔作用〕
メモリの注入効率の方向依存性が小さく、微細化しやすい構造であり、しかも注入効率を従来より高くできる。
〔実施例〕
第１図に本発明の実施例を示す。基本的な構造は従来と同じであるが、選択ゲート電極105をマスクにボロンとヒ素（あるいはリン）をDSAによりドーピングし、高濃度不純物領域111とソース領域102を同時に形成している。この構造では高濃度不純物領域が選択ゲート電極105の下にあるいので、メモリの注入効率の方向依存性は小さく、選択ゲート電極105のゲート長も、チャネルドープ領域に無関係に最小加工精度で短くできる。
第３図は本発明の他の実施例で、選択ゲート電極105をポリシリコンのサイドウォールを利用したものである。サイドウォールは、浮遊ゲート電極107と制御ゲート電極109を形成した後、等方性のCVDによりポリシリコンを堆積し、RIE（Reactive Ion Etch）等の異方性エッチにより、浮遊ゲート107端にポリシリコンのサイドウォールを形成する。この後、このサイドウォールをマスクにDASにより、高濃度不純物領域111とソース領域102を同時に形成している。ドレイン領域103はサイドウォールにより浮遊ゲート電極107と電気的に接続されないので、あらかじめn-領域112をドーピングしておく。サイドウォールを用いた場合、選択ゲート電極105のゲート長は、サブミクロンに加工できるので、選択ゲートでのチャネル電圧降下が小さく、ホットエレクトロンの発生効率を高くできる。さらに、サイドウォール長と、高濃度不純物領域111の長さをほぼ等しくできるので、浮遊ゲート電極107の先端に高濃度不純物領域111が制御性良く形成できるので、方向依存性を小さいまま、注入効率を高めることができる。
〔発明の効果〕
以上述べた通り、本発明により、選択ゲート長を短かくでき、ホットエレクトロンの注入効率も高めることができ、さらに方向依存性も小さくでき、高集積、高速書込みの半導体不揮発性メモリを実現できる。
【図面の簡単な説明】
第１図はこの発明のDSAを用いた不揮発性メモリの断面図、第２図は従来の不揮発性メモリの断面図、第３図は、この発明の他の実施例でDSAとサイドウォールを用いた不揮発性メモリの断面図である。
１、101……P+型半導体基板
２、102……ソース領域
３、103……ドレイン領域
５、105……選択ゲート電極
７、107……浮遊ゲート電極
９、109……制御ゲート電極
11、111……高濃度不純物領域
【特許請求の範囲】
【請求項１】Ｐ型の半導体基板表面部分に互いに間隔をおいて設けられたＮ型のソース及びドレイン領域と、前記ソース領域から前記ドレイン領域にかけて直列に設けられた選択ゲート絶縁膜と薄い注入絶縁膜と、前記選択ゲート絶縁膜上に設けられた選択ゲート電極と、前記注入絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極と容量結合している制御ゲート電極と、前記選択ゲート電極下の半導体基板表面のＰ型の高濃度不純物領域とから成る半導体不揮発性メモリの製造方法において、前記浮遊ゲート電極及び制御ゲート電極を形成した後、等方性のCVDにてポリシリコンを形成し、リアクティブ・イオン・エッチにより前記浮遊ゲート電極の端にサイドウォール状に前記選択ゲート電極を形成し、前記サイドウォール状の選択ゲート電極をマスクとして前記Ｐ型の高濃度不純物領域とソース領域を形成することを特徴とする半導体不揮発性メモリの製造方法。
【請求項１】Ｐ型の半導体基板表面部分に互いに間隔をおいて設けられたＮ型のソース及びドレイン領域と、前記ソース領域から前記ドレイン領域にかけて直列に設けられた選択ゲート絶縁膜と薄い注入絶縁膜と、前記選択ゲート絶縁膜上に設けられた選択ゲート電極と、前記注入絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極と容量結合している制御ゲート電極と、前記選択ゲート電極下の半導体基板表面のＰ型の高濃度不純物領域とから成る半導体不揮発性メモリの製造方法において、前記浮遊ゲート電極及び制御ゲート電極を形成した後、等方性のCVDにてポリシリコンを形成し、リアクティブ・イオン・エッチにより前記浮遊ゲート電極の端にサイドウォール状に前記選択ゲート電極を形成し、前記サイドウォール状の選択ゲート電極をマスクとして前記Ｐ型の高濃度不純物領域とソース領域を形成することを特徴とする半導体不揮発性メモリの製造方法。
【第１図】
【第２図】
【第３図】
【第２図】
【第３図】
【特許番号】第２７１７５４３号
【登録日】平成９年（１９９７）１１月１４日
【発行日】平成１０年（１９９８）２月１８日
【国際特許分類】
【出願番号】特願昭６３−１３５９１９
【出願日】昭和６３年（１９８８）６月２日
【公開番号】特開平１−３０４７８４
【公開日】平成１年（１９８９）１２月８日
【出願人】（９９９９９９９９９）セイコーインスツルメンツ株式会社
【参考文献】
【文献】特開 昭６０−１０９２８９（ＪＰ，Ａ）
【文献】特開 昭５４−１０９７８６（ＪＰ，Ａ）
【登録日】平成９年（１９９７）１１月１４日
【発行日】平成１０年（１９９８）２月１８日
【国際特許分類】
【出願日】昭和６３年（１９８８）６月２日
【公開番号】特開平１−３０４７８４
【公開日】平成１年（１９８９）１２月８日
【出願人】（９９９９９９９９９）セイコーインスツルメンツ株式会社
【参考文献】
【文献】特開 昭６０−１０９２８９（ＪＰ，Ａ）
【文献】特開 昭５４−１０９７８６（ＪＰ，Ａ）
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