半導体検査装置
【課題】 検査装置の簡素化及び効率化で低コストの検査を実現する。
【解決手段】 メモリチップ１０４及びメモリ以外のＬＳＩチップ１０２を集積したＳＩＰ品種の半導体装置１００の電気的特性を検査するＳＩＰテスタシステム３００であって、ＬＳＩチップ１０２の検査を行うＬＳＩテスタ２３０と、ＬＳＩテスタ２３０からの制御に基づいてメモリチップ１０４の検査を行い、検査結果をＬＳＩテスタ２３０に送出するメモリＢＯＳＴコントローラ２２０とを備える。
【解決手段】 メモリチップ１０４及びメモリ以外のＬＳＩチップ１０２を集積したＳＩＰ品種の半導体装置１００の電気的特性を検査するＳＩＰテスタシステム３００であって、ＬＳＩチップ１０２の検査を行うＬＳＩテスタ２３０と、ＬＳＩテスタ２３０からの制御に基づいてメモリチップ１０４の検査を行い、検査結果をＬＳＩテスタ２３０に送出するメモリＢＯＳＴコントローラ２２０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）品種の半導体装置の検査装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの価格対性能比の向上を維持するうえで、ＳＩＰ（システム・イン・パッケージ）が注目されている。ＳＩＰは、複数のチップ（半導体素子）を組み合わせて、一つのパッケージ内に高密度に接続することにより、各々のチップが備える機能を統合するパッケージ技術である。このＳＩＰによれば、システム側が要求する、低コスト化、高機能化、低消費電力化、小型・軽量化、仕様の柔軟性などにバランス良く応えることができる。
【０００３】
従来から、複数のチップが実装される半導体装置としては、マルチチップモジュールが知られているが、マルチチップモジュールでは同じ種類のチップが搭載されるのに対し、ＳＩＰでは、異なる種類のチップが搭載される点で異なり、両者は区別される概念であるといえる。
【０００４】
マルチチップモジュールについての検査方法（検査装置）は、例えば、特許文献１に記載されているが、ＳＩＰは、複数の異なる種類のチップが搭載されることから、マルチチップモジュールの検査方法を、そのまま適用することはできない。
【０００５】
本発明では、ＳＩＰ品種の半導体装置（以下の説明では、この半導体装置についてもＳＩＰと称する場合がある）として、メモリチップと、メモリ以外のチップ（ロジックＬＳＩ、ワンチップマイコン等）とが一つのパッケージ内に搭載されるモジュールを想定している。
【０００６】
メモリチップ、ならびに、それ以外のチップ（ロジックＬＳＩ等）の電気的特性の検査の基本は、所定のテストパターン信号を対象回路に入力し、対象回路から信号を読み出して期待値と比較するという点では共通する。しかし、メモリ回路とロジック回路とでは、テストパターン生成に使用するアルゴリズムが異なり、テストパターンやテストパターン数も異なるため、共通のテスタによる検査が困難である。このため、従来、メモリチップはメモリテスタによって検査し、ロジック回路はロジックテスタにより検査するのが一般的である。メモリテスタの例は、特許文献２に記載され、また、ロジックテスタの例は、特許文献３に記載されている。
【０００７】
また、メモリチップに関しては、テスタの負担を軽減するために、疑似ランダムパターンの発生回路やスキャンチェーン回路等からなるＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を、メモリチップ自体に搭載する技術がある。しかし、このＢＩＳＴ回路をメモリチップに搭載すると、チップサイズが相当に大きくなるという問題があり、チップの小型化が要求されるＳＩＰのメモリチップに適用するのはむずかしい。
【０００８】
したがって、ＳＩＰ品種の半導体装置におけるメモリチップを検査するためには、メモリテスタを使用し、また、メモリチップ以外のチップを検査するためには、そのチップに適したテスタ（ロジックＩＣならロジックテスタ）を使用する必要がある。
【０００９】
なお、テスタを補助する目的で、テスト機能の一部を実施するＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）回路を、そのテスタの近傍に設ける技術がある（例えば、特許文献４参照）。
【００１０】
【特許文献１】特開平９−３１１１６１号公報
【特許文献２】特開平６−１４８２８３号公報
【特許文献３】特開２０００−２９２５０４号公報
【特許文献４】特開２００１−１８３４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のＳＩＰ品種の半導体装置の検査は、内蔵されるメモリチップと、メモリチップ以外のＬＳＩチップとを、別々に、異なった２つのテスタを使用して検査を行わなければならない。また、各テスタが専用の検査ボードを使用する場合には、その検査ボードがさらに追加されることになる。したがって、テストシステムが大型化し、検査工程が増え、検査時間も長くなる。検査ボード作成のための費用もかかり、検査コストも増大する。
【００１２】
本発明は、上記事情に鑑みてなされたものであって、ＳＩＰ構成の半導体装置の検査において、検査装置の簡素化及び効率化で低コストの検査を実現することができる半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体検査装置は、メモリチップ及びメモリ以外のＬＳＩチップを集積した半導体装置の電気的特性を検査する半導体検査装置であって、前記ＬＳＩチップの検査を行うＬＳＩ検査手段と、前記ＬＳＩ検査手段からの制御に基づいて前記メモリチップの検査を行い、検査結果を前記ＬＳＩ検査手段に送出するメモリ検査手段とを備える。
【００１４】
上記構成によれば、ＬＳＩ検査手段からの制御に基づいてメモリチップの検査を行い、検査結果をＬＳＩ検査手段に送出するメモリ検査手段を備えることで、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができる。このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査装置の簡素化及び効率化で低コストの検査を実現することができる。
【００１５】
また、本発明の半導体検査装置は、前記メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードに搭載されるものである。上記構成によれば、メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードに搭載されることにより、メモリ検査手段をＬＳＩテスタの近辺に無理なく配置することができ、また、メモリ検査手段とＬＳＩ検査手段との円滑な連携を容易に確保することができる。
【００１６】
また、本発明の半導体検査装置は、前記メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードとは独立して設けられるものである。上記構成によれば、メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードとは独立して設けられることにより、メモリ検査手段の配置を自由に決定できる。
【００１７】
また、本発明の半導体検査装置は、前記メモリ検査手段が、前記ＬＳＩチップの検査を行うＬＳＩ検査手段内に設けられるものである。上記構成によれば、メモリ検査手段が、前記ＬＳＩチップの検査を行うＬＳＩ検査手段内に設けられることにより、ＬＳＩ検査手段自体の機能強化を図ることができ、また、メモリ検査手段から検査結果を受信するためのテスタチャネルを設ける必要がなくなる。
【００１８】
さらに、本発明の半導体検査装置は、メモリ検査手段が、複数種類のメモリチップに対応可能であるものである。上記構成によれば、メモリ検査手段が、複数種類のメモリチップに対応可能であることにより、メモリチップの種類や容量が変更された場合であっても、メモリ検査手段やその検査ボードを作り直すといった作業が不要であり、多様なメモリチップに柔軟に対応することができる。
【発明の効果】
【００１９】
本発明によれば、ＬＳＩ検査手段からの制御に基づいてメモリチップの検査を行い、検査結果をＬＳＩ検査手段に送出するメモリ検査手段を備えることで、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができる。このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査装置の簡素化及び効率化で低コストの検査を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面を参照して説明する。
【００２１】
（第１の実施形態）
図１は、本発明のＳＩＰ品種の半導体装置ならびにその半導体装置の検査システムの一例（検査ボードにメモリＢＯＳＴコントローラを実装した例）の全体構成を示すブロック図である。
【００２２】
図１において、検査対象となるＳＩＰ品種の半導体装置１００は、一つのパッケージ内に、ロジック回路系のＬＳＩチップ（以下、単にＬＳＩチップと記載する）１０２と、ＤＲＡＭ等のメモリチップ１０４と、を内蔵している。また、ＳＩＰ品種の半導体装置１００内には、各チップ（１０２，１０４）についての入出力信号配線（Ｌ１〜Ｌ８）が設けられている。
【００２３】
Ｌ１〜Ｌ４は、（基本的には）ＬＳＩチップ１０２用の入出力信号配線であり、Ｌ５〜Ｌ８は、メモリチップ１０４用の入出力信号配線である。ただし、Ｌ１〜Ｌ８をそのまま並列に外部に導出する形態を採ると、その配線の数だけ外部接続端子数が増える結果となり、検査システム３００との接続が困難となる場合があるため、端子数を減らすために、配線の共通化が図られている。
【００２４】
また、ＳＩＰ品種の半導体装置１００の検査を担当する検査システム３００（図中、点線で囲んで示される）は、テスタ用検査ボード２１０と、ＬＳＩテスタ２３０とを有する。テスタ用検査ボード２１０には、メモリＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）コントローラ２２０が実装されている。
【００２５】
なお、図面において、ＳＩＰ品種の半導体装置１００の検査を担当する検査システム３００には、「ＳＩＰ検査システム」の名称を付してある。本明細書中において、この名称を使用することがある。
【００２６】
メモリＢＯＳＴコントローラ２２０は、ＬＳＩテスタ２３０からの制御に基づいてメモリチップ１０４の検査を行い、検査結果をＬＳＩテスタ２３０に送出するものである。メモリＢＯＳＴコントローラ２２０は、メモリチップ１０４の検査に必要な全ての項目（チェッカーテストやマーチテスト等の各検査項目）についての検査を行うことができ、実質的に、メモリテスタの役割を代行するものである（その内部構成については、図２を用いて後述する）。
【００２７】
メモリＢＯＳＴコントローラ２２０は、テストの開始／終了や、実施するテストの種類等については上位装置であるＬＳＩテスタ２３０からの指示（図１のＱ１）を受けるものの、メモリチップ１０４の実質的な検査のすべてを代行し、その検査結果（判定結果）をＬＳＩテスタ２３０に報告するという機能をもつ。メモリＢＯＳＴコントローラ２２０は、メモリ検査に特化したＢＯＳＴコントローラであり、従来の、ＬＳＩテスタの機能の一部を補助するだけのＢＯＳＴコントローラとは異なる。
【００２８】
ＬＳＩテスタ２３０は、ＬＳＩチップ１０２の検査を行うものであり、ＣＨ１〜ＣＨ７までのテスタチャネルを有する。ＬＳＩテスタ２３０が備えるテスタチャネル数は、ＳＩＰ品種の半導体装置１００の、検査時に使用する端子（Ｐ１〜Ｐ５）数以上であり、これ一台で、ＳＩＰ品種の半導体装置１００の検査に対応できる。
【００２９】
ＬＳＩテスタ２３０は、ＬＳＩチップ１０２の検査機能を有し、メモリチップ１０４の検査機能を持たない（あるいは、メモリチップの検査機能は有していても、機能が不十分であり、メモリチップ１０４の検査を、単独では行うことができない）。
【００３０】
ただし、ＬＳＩテスタ２３０は、メモリＢＯＳＴコントローラ２２０に、メモリチップ１０４についての検査の開始／終了や、行うテストの種類等を制御信号Ｑ１により指示するだけでよく、あとは、メモリＢＯＳＴコントローラ２２０から報告されるＰＡＳＳ（合格）／ＦＡＩＬ（不合格）の判定結果のみをテスタチャネル（ＣＨ５，ＣＨ６）にて受け取ればよい。したがって、メモリＢＯＳＴコントローラ２２０を用いることによりＬＳＩテスタ２３０一台でもって、ＳＩＰ品種の半導体装置１００に内蔵されるメモリチップ１０４と、メモリ以外のＬＳＩチップ１０２の双方の検査を行うことができる。
【００３１】
検査システム３００は、構成が簡素化されており、検査コストの削減に寄与する。また、ＳＩＰ品種の半導体装置１００の効率的な検査を実施でき、検査時間の短縮が図られ、この点でも、検査コストの削減に寄与する。
【００３２】
また、ＬＳＩテスタ用の検査ボードに、メモリＢＯＳＴコントローラ２２０を実装することにより、メモリＢＯＳＴコントローラ２２０を、ＬＳＩテスタ２３０の近辺に無理なく配置することができ、また、メモリＢＯＳＴコントローラ２２０とＬＳＩテスタ３０との円滑な連携を、容易に確保することができる。
【００３３】
図２は、図１のテスタ用検査ボードに実装される、メモリＢＯＳＴコントローラの内部構成の一例を示すブロック図である。
【００３４】
図示されるように、メモリＢＯＳＴコントローラ２２０は、ＣＰＵ２３１と、テストパターン発生回路２３２（アドレス制御信号発生器２３４を含む）と、入出力インタフェース２３６と、タイミング発生器２３８と、比較判定器２４０と、を有する。
【００３５】
ＣＰＵ２３１は、上位装置としてのＬＳＩテスタ２３０から、テストの開始／終了、実行するテストの種類等の指示信号（Ｑ１）を受けると、各部を統括的に制御して、所定のメモリ検査を実行する。
【００３６】
メモリＢＯＳＴコントローラ２２０は、メモリチップ１０４の検査に必要な全ての項目（チェッカーテストやマーチテスト等の各検査項目）の検査を行うことができ、実質的に、メモリテスタの役割を代行する。
【００３７】
メモリＢＯＳＴコントローラ２２０内のテストパターン発生回路２３２は、同様に、チェッカーテストに必要なテストパターン（アドレス制御信号を含む）ＡＤを発生させ、入出力インタフェース２３６を介して、ＳＩＰ品種の半導体装置１００内に内蔵されているメモリチップ１０４にそのパターン信号を与えることができ、また、所定のアドレスから記憶情報を読み出すことができる。
【００３８】
比較判定器２４０は、メモリチップ２０４から読み出された記憶セル情報（Ｓ１）と、期待値（Ｓ２）とを比較して、その一致／不一致を判定し、その結果に基づき、ＰＡＳＳ（合格）／ＦＡＩＬ（不合格）を判定する。
【００３９】
その判定結果（Ｓ３，Ｓ４）は、ＬＳＩテスタ２３０に向けて送出され、ＬＳＩテスタ２３０は、メモリＢＯＳＴコントローラ２２０から報告される、そのＰＡＳＳ（合格）／ＦＡＩＬ（不合格）の判定結果を、テスタチャネル（ＣＨ５，ＣＨ６）にて受け取り、その合否結果を保存、管理し、また、必要に応じてディスプレイ上に表示する。
【００４０】
このように、本実施形態では、メモリＢＯＳＴコントローラ２２０が、ＬＳＩテスタ２３０からの制御に基づいて、メモリチップ１０４の検査に必要な全ての項目（チェッカーテストやマーチテスト等の各検査項目）の検査を実行し、ＰＡＳＳ（合格）／ＦＡＩＬ（不合格）の判定結果をＬＳＩテスタ２３０に送出することにより、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができる。このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査システムの簡素化及び効率化で低コストの検査を実現することができる。
【００４１】
（第２の実施形態）
図３は、本発明のＳＩＰ品種の半導体装置の検査システムの他の例（検査ボードの外部にメモリＢＯＳＴコントローラを配置する例）の全体構成を示すブロック図である。図３において、前掲の図面の共通の部分には同一の参照符号を付してある。
【００４２】
図示されるように、本実施形態では、メモリＢＯＳＴコントローラ２２０を、テスタ用検査ボード２１０の外部に設けている。
【００４３】
この構成によれば、テスタ用検査ボード２１０にメモリＢＯＳＴコントローラ２２０を実装するための特別なスペースや端子等を設ける必要がなくなる。また、メモリＢＯＳＴコントローラの設置位置を自由に決定できるという効果を得ることができる。
【００４４】
（第３の実施形態）
図４は、本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラをＬＳＩテスタに組み込む例）の全体構成を示すブロック図である。図４において、前掲の図面の共通の部分には同一の参照符号を付してある。
【００４５】
図示されるように、本実施形態では、メモリＢＯＳＴコントローラ２２０を、ＬＳＩテスタ２３０の内部に組み込んでいる。これにより、実質的に、ＬＳＩテスタ自体の機能強化が図られ、ＳＩＰ品種の半導体装置の検査に適したコンパクトな検査システムを構築することができる。また、メモリＢＯＳＴコントローラからの検査結果の報告を受けるためのテスタチャネルをＬＳＩテスタに設ける必要がなくなり、この点で有利となる。
【００４６】
（第４の実施形態）
図５は、本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラとして、汎用性のある汎用メモリＢＯＳＴコントローラを採用する例））の全体構成を示すブロック図である。図５において、前掲の図面の共通の部分には同一の参照符号を付してある。
【００４７】
本実施形態では、第１の実施形態（図１）と同様に、メモリＢＯＳＴコントローラがテスタ用検査ボード２１０に実装している。ただし、図５では、メモリＢＯＳＴコントローラとして、複数の種類のメモリチップに対応可能な汎用性のあるＢＯＳＴコントローラ（汎用メモリＢＯＳＴコントローラ２２２）を使用している。
【００４８】
これにより、検査対象であるＳＩＰ品種の半導体装置１００内の、メモリチップ１０４の容量が拡張されたり、あるいは、そのメモリチップ１０４の種類が変更された場合であっても、メモリＢＯＳＴコントローラを作り直したり、検査ボードを作り直すといった作業が不要となり、多様なメモリチップに柔軟に対応することが可能となる。
【００４９】
以上説明したように、本発明によれば、通常のＩＣに比べてその検査が難しいとされているＳＩＰ品種の半導体装置について、より簡素化された検査システムにて、効率的に検査を行うことが可能となり、検査時間の短縮、検査コストの削減が実現できる。
【産業上の利用可能性】
【００５０】
本発明は、ＬＳＩ検査手段からの制御に基づいてメモリチップの検査を行い、検査結果をＬＳＩ検査手段に送出するメモリ検査手段を備えることで、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができ、このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査装置の簡素化及び効率化で低コストの検査を実現することができる効果を有し、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）品種の半導体装置の検査装置等に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明のＳＩＰ品種の半導体装置ならびにその半導体装置の検査システムの一例（検査ボードにＢＯＳＴコントローラを実装した例）の構成を示すブロック図
【図２】図１のテスタ用検査ボードに実装される、メモリＢＯＳＴコントローラの内部構成の一例を示すブロック図
【図３】本発明のＳＩＰ品種の半導体装置の検査システムの他の例（検査ボードの外部にメモリＢＯＳＴコントローラを配置する例）の全体構成を示すブロック図
【図４】本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラをＬＳＩテスタに組み込む例）の全体構成を示すブロック図
【図５】本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラとして、汎用性のある汎用メモリＢＯＳＴコントローラを採用する例））の全体構成を示すブロック図
【符号の説明】
【００５２】
１００ ＳＩＰ（システムインパッケージ）品種の半導体装置
１０２ メモリチップ以外のＬＳＩチップ（ロジック系ＬＳＩ）
１０４ メモリチップ
２１０ テスタ用検査ボード
２２０ メモリコントローラ
２３０ ＬＳＩテスタ
２３１ ＣＰＵ
２３２ テストパターン発生回路
２３４ アドレス制御信号発生器
２３６ 入出力インタフェース
２３８ タイミング発生器
２４０ 比較判定器
３００ ＳＩＰ品種の半導体装置の検査システム（ＳＩＰ検査システム）
Ｐ１〜Ｐ５ ＳＩＰ検査システムと接続される、半導体装置の外部接続端子
ＣＨ１〜ＣＨ７ テスタチャネル
【技術分野】
【０００１】
本発明は、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）品種の半導体装置の検査装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの価格対性能比の向上を維持するうえで、ＳＩＰ（システム・イン・パッケージ）が注目されている。ＳＩＰは、複数のチップ（半導体素子）を組み合わせて、一つのパッケージ内に高密度に接続することにより、各々のチップが備える機能を統合するパッケージ技術である。このＳＩＰによれば、システム側が要求する、低コスト化、高機能化、低消費電力化、小型・軽量化、仕様の柔軟性などにバランス良く応えることができる。
【０００３】
従来から、複数のチップが実装される半導体装置としては、マルチチップモジュールが知られているが、マルチチップモジュールでは同じ種類のチップが搭載されるのに対し、ＳＩＰでは、異なる種類のチップが搭載される点で異なり、両者は区別される概念であるといえる。
【０００４】
マルチチップモジュールについての検査方法（検査装置）は、例えば、特許文献１に記載されているが、ＳＩＰは、複数の異なる種類のチップが搭載されることから、マルチチップモジュールの検査方法を、そのまま適用することはできない。
【０００５】
本発明では、ＳＩＰ品種の半導体装置（以下の説明では、この半導体装置についてもＳＩＰと称する場合がある）として、メモリチップと、メモリ以外のチップ（ロジックＬＳＩ、ワンチップマイコン等）とが一つのパッケージ内に搭載されるモジュールを想定している。
【０００６】
メモリチップ、ならびに、それ以外のチップ（ロジックＬＳＩ等）の電気的特性の検査の基本は、所定のテストパターン信号を対象回路に入力し、対象回路から信号を読み出して期待値と比較するという点では共通する。しかし、メモリ回路とロジック回路とでは、テストパターン生成に使用するアルゴリズムが異なり、テストパターンやテストパターン数も異なるため、共通のテスタによる検査が困難である。このため、従来、メモリチップはメモリテスタによって検査し、ロジック回路はロジックテスタにより検査するのが一般的である。メモリテスタの例は、特許文献２に記載され、また、ロジックテスタの例は、特許文献３に記載されている。
【０００７】
また、メモリチップに関しては、テスタの負担を軽減するために、疑似ランダムパターンの発生回路やスキャンチェーン回路等からなるＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を、メモリチップ自体に搭載する技術がある。しかし、このＢＩＳＴ回路をメモリチップに搭載すると、チップサイズが相当に大きくなるという問題があり、チップの小型化が要求されるＳＩＰのメモリチップに適用するのはむずかしい。
【０００８】
したがって、ＳＩＰ品種の半導体装置におけるメモリチップを検査するためには、メモリテスタを使用し、また、メモリチップ以外のチップを検査するためには、そのチップに適したテスタ（ロジックＩＣならロジックテスタ）を使用する必要がある。
【０００９】
なお、テスタを補助する目的で、テスト機能の一部を実施するＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）回路を、そのテスタの近傍に設ける技術がある（例えば、特許文献４参照）。
【００１０】
【特許文献１】特開平９−３１１１６１号公報
【特許文献２】特開平６−１４８２８３号公報
【特許文献３】特開２０００−２９２５０４号公報
【特許文献４】特開２００１−１８３４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のＳＩＰ品種の半導体装置の検査は、内蔵されるメモリチップと、メモリチップ以外のＬＳＩチップとを、別々に、異なった２つのテスタを使用して検査を行わなければならない。また、各テスタが専用の検査ボードを使用する場合には、その検査ボードがさらに追加されることになる。したがって、テストシステムが大型化し、検査工程が増え、検査時間も長くなる。検査ボード作成のための費用もかかり、検査コストも増大する。
【００１２】
本発明は、上記事情に鑑みてなされたものであって、ＳＩＰ構成の半導体装置の検査において、検査装置の簡素化及び効率化で低コストの検査を実現することができる半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体検査装置は、メモリチップ及びメモリ以外のＬＳＩチップを集積した半導体装置の電気的特性を検査する半導体検査装置であって、前記ＬＳＩチップの検査を行うＬＳＩ検査手段と、前記ＬＳＩ検査手段からの制御に基づいて前記メモリチップの検査を行い、検査結果を前記ＬＳＩ検査手段に送出するメモリ検査手段とを備える。
【００１４】
上記構成によれば、ＬＳＩ検査手段からの制御に基づいてメモリチップの検査を行い、検査結果をＬＳＩ検査手段に送出するメモリ検査手段を備えることで、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができる。このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査装置の簡素化及び効率化で低コストの検査を実現することができる。
【００１５】
また、本発明の半導体検査装置は、前記メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードに搭載されるものである。上記構成によれば、メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードに搭載されることにより、メモリ検査手段をＬＳＩテスタの近辺に無理なく配置することができ、また、メモリ検査手段とＬＳＩ検査手段との円滑な連携を容易に確保することができる。
【００１６】
また、本発明の半導体検査装置は、前記メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードとは独立して設けられるものである。上記構成によれば、メモリ検査手段が、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードとは独立して設けられることにより、メモリ検査手段の配置を自由に決定できる。
【００１７】
また、本発明の半導体検査装置は、前記メモリ検査手段が、前記ＬＳＩチップの検査を行うＬＳＩ検査手段内に設けられるものである。上記構成によれば、メモリ検査手段が、前記ＬＳＩチップの検査を行うＬＳＩ検査手段内に設けられることにより、ＬＳＩ検査手段自体の機能強化を図ることができ、また、メモリ検査手段から検査結果を受信するためのテスタチャネルを設ける必要がなくなる。
【００１８】
さらに、本発明の半導体検査装置は、メモリ検査手段が、複数種類のメモリチップに対応可能であるものである。上記構成によれば、メモリ検査手段が、複数種類のメモリチップに対応可能であることにより、メモリチップの種類や容量が変更された場合であっても、メモリ検査手段やその検査ボードを作り直すといった作業が不要であり、多様なメモリチップに柔軟に対応することができる。
【発明の効果】
【００１９】
本発明によれば、ＬＳＩ検査手段からの制御に基づいてメモリチップの検査を行い、検査結果をＬＳＩ検査手段に送出するメモリ検査手段を備えることで、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができる。このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査装置の簡素化及び効率化で低コストの検査を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面を参照して説明する。
【００２１】
（第１の実施形態）
図１は、本発明のＳＩＰ品種の半導体装置ならびにその半導体装置の検査システムの一例（検査ボードにメモリＢＯＳＴコントローラを実装した例）の全体構成を示すブロック図である。
【００２２】
図１において、検査対象となるＳＩＰ品種の半導体装置１００は、一つのパッケージ内に、ロジック回路系のＬＳＩチップ（以下、単にＬＳＩチップと記載する）１０２と、ＤＲＡＭ等のメモリチップ１０４と、を内蔵している。また、ＳＩＰ品種の半導体装置１００内には、各チップ（１０２，１０４）についての入出力信号配線（Ｌ１〜Ｌ８）が設けられている。
【００２３】
Ｌ１〜Ｌ４は、（基本的には）ＬＳＩチップ１０２用の入出力信号配線であり、Ｌ５〜Ｌ８は、メモリチップ１０４用の入出力信号配線である。ただし、Ｌ１〜Ｌ８をそのまま並列に外部に導出する形態を採ると、その配線の数だけ外部接続端子数が増える結果となり、検査システム３００との接続が困難となる場合があるため、端子数を減らすために、配線の共通化が図られている。
【００２４】
また、ＳＩＰ品種の半導体装置１００の検査を担当する検査システム３００（図中、点線で囲んで示される）は、テスタ用検査ボード２１０と、ＬＳＩテスタ２３０とを有する。テスタ用検査ボード２１０には、メモリＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）コントローラ２２０が実装されている。
【００２５】
なお、図面において、ＳＩＰ品種の半導体装置１００の検査を担当する検査システム３００には、「ＳＩＰ検査システム」の名称を付してある。本明細書中において、この名称を使用することがある。
【００２６】
メモリＢＯＳＴコントローラ２２０は、ＬＳＩテスタ２３０からの制御に基づいてメモリチップ１０４の検査を行い、検査結果をＬＳＩテスタ２３０に送出するものである。メモリＢＯＳＴコントローラ２２０は、メモリチップ１０４の検査に必要な全ての項目（チェッカーテストやマーチテスト等の各検査項目）についての検査を行うことができ、実質的に、メモリテスタの役割を代行するものである（その内部構成については、図２を用いて後述する）。
【００２７】
メモリＢＯＳＴコントローラ２２０は、テストの開始／終了や、実施するテストの種類等については上位装置であるＬＳＩテスタ２３０からの指示（図１のＱ１）を受けるものの、メモリチップ１０４の実質的な検査のすべてを代行し、その検査結果（判定結果）をＬＳＩテスタ２３０に報告するという機能をもつ。メモリＢＯＳＴコントローラ２２０は、メモリ検査に特化したＢＯＳＴコントローラであり、従来の、ＬＳＩテスタの機能の一部を補助するだけのＢＯＳＴコントローラとは異なる。
【００２８】
ＬＳＩテスタ２３０は、ＬＳＩチップ１０２の検査を行うものであり、ＣＨ１〜ＣＨ７までのテスタチャネルを有する。ＬＳＩテスタ２３０が備えるテスタチャネル数は、ＳＩＰ品種の半導体装置１００の、検査時に使用する端子（Ｐ１〜Ｐ５）数以上であり、これ一台で、ＳＩＰ品種の半導体装置１００の検査に対応できる。
【００２９】
ＬＳＩテスタ２３０は、ＬＳＩチップ１０２の検査機能を有し、メモリチップ１０４の検査機能を持たない（あるいは、メモリチップの検査機能は有していても、機能が不十分であり、メモリチップ１０４の検査を、単独では行うことができない）。
【００３０】
ただし、ＬＳＩテスタ２３０は、メモリＢＯＳＴコントローラ２２０に、メモリチップ１０４についての検査の開始／終了や、行うテストの種類等を制御信号Ｑ１により指示するだけでよく、あとは、メモリＢＯＳＴコントローラ２２０から報告されるＰＡＳＳ（合格）／ＦＡＩＬ（不合格）の判定結果のみをテスタチャネル（ＣＨ５，ＣＨ６）にて受け取ればよい。したがって、メモリＢＯＳＴコントローラ２２０を用いることによりＬＳＩテスタ２３０一台でもって、ＳＩＰ品種の半導体装置１００に内蔵されるメモリチップ１０４と、メモリ以外のＬＳＩチップ１０２の双方の検査を行うことができる。
【００３１】
検査システム３００は、構成が簡素化されており、検査コストの削減に寄与する。また、ＳＩＰ品種の半導体装置１００の効率的な検査を実施でき、検査時間の短縮が図られ、この点でも、検査コストの削減に寄与する。
【００３２】
また、ＬＳＩテスタ用の検査ボードに、メモリＢＯＳＴコントローラ２２０を実装することにより、メモリＢＯＳＴコントローラ２２０を、ＬＳＩテスタ２３０の近辺に無理なく配置することができ、また、メモリＢＯＳＴコントローラ２２０とＬＳＩテスタ３０との円滑な連携を、容易に確保することができる。
【００３３】
図２は、図１のテスタ用検査ボードに実装される、メモリＢＯＳＴコントローラの内部構成の一例を示すブロック図である。
【００３４】
図示されるように、メモリＢＯＳＴコントローラ２２０は、ＣＰＵ２３１と、テストパターン発生回路２３２（アドレス制御信号発生器２３４を含む）と、入出力インタフェース２３６と、タイミング発生器２３８と、比較判定器２４０と、を有する。
【００３５】
ＣＰＵ２３１は、上位装置としてのＬＳＩテスタ２３０から、テストの開始／終了、実行するテストの種類等の指示信号（Ｑ１）を受けると、各部を統括的に制御して、所定のメモリ検査を実行する。
【００３６】
メモリＢＯＳＴコントローラ２２０は、メモリチップ１０４の検査に必要な全ての項目（チェッカーテストやマーチテスト等の各検査項目）の検査を行うことができ、実質的に、メモリテスタの役割を代行する。
【００３７】
メモリＢＯＳＴコントローラ２２０内のテストパターン発生回路２３２は、同様に、チェッカーテストに必要なテストパターン（アドレス制御信号を含む）ＡＤを発生させ、入出力インタフェース２３６を介して、ＳＩＰ品種の半導体装置１００内に内蔵されているメモリチップ１０４にそのパターン信号を与えることができ、また、所定のアドレスから記憶情報を読み出すことができる。
【００３８】
比較判定器２４０は、メモリチップ２０４から読み出された記憶セル情報（Ｓ１）と、期待値（Ｓ２）とを比較して、その一致／不一致を判定し、その結果に基づき、ＰＡＳＳ（合格）／ＦＡＩＬ（不合格）を判定する。
【００３９】
その判定結果（Ｓ３，Ｓ４）は、ＬＳＩテスタ２３０に向けて送出され、ＬＳＩテスタ２３０は、メモリＢＯＳＴコントローラ２２０から報告される、そのＰＡＳＳ（合格）／ＦＡＩＬ（不合格）の判定結果を、テスタチャネル（ＣＨ５，ＣＨ６）にて受け取り、その合否結果を保存、管理し、また、必要に応じてディスプレイ上に表示する。
【００４０】
このように、本実施形態では、メモリＢＯＳＴコントローラ２２０が、ＬＳＩテスタ２３０からの制御に基づいて、メモリチップ１０４の検査に必要な全ての項目（チェッカーテストやマーチテスト等の各検査項目）の検査を実行し、ＰＡＳＳ（合格）／ＦＡＩＬ（不合格）の判定結果をＬＳＩテスタ２３０に送出することにより、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができる。このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査システムの簡素化及び効率化で低コストの検査を実現することができる。
【００４１】
（第２の実施形態）
図３は、本発明のＳＩＰ品種の半導体装置の検査システムの他の例（検査ボードの外部にメモリＢＯＳＴコントローラを配置する例）の全体構成を示すブロック図である。図３において、前掲の図面の共通の部分には同一の参照符号を付してある。
【００４２】
図示されるように、本実施形態では、メモリＢＯＳＴコントローラ２２０を、テスタ用検査ボード２１０の外部に設けている。
【００４３】
この構成によれば、テスタ用検査ボード２１０にメモリＢＯＳＴコントローラ２２０を実装するための特別なスペースや端子等を設ける必要がなくなる。また、メモリＢＯＳＴコントローラの設置位置を自由に決定できるという効果を得ることができる。
【００４４】
（第３の実施形態）
図４は、本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラをＬＳＩテスタに組み込む例）の全体構成を示すブロック図である。図４において、前掲の図面の共通の部分には同一の参照符号を付してある。
【００４５】
図示されるように、本実施形態では、メモリＢＯＳＴコントローラ２２０を、ＬＳＩテスタ２３０の内部に組み込んでいる。これにより、実質的に、ＬＳＩテスタ自体の機能強化が図られ、ＳＩＰ品種の半導体装置の検査に適したコンパクトな検査システムを構築することができる。また、メモリＢＯＳＴコントローラからの検査結果の報告を受けるためのテスタチャネルをＬＳＩテスタに設ける必要がなくなり、この点で有利となる。
【００４６】
（第４の実施形態）
図５は、本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラとして、汎用性のある汎用メモリＢＯＳＴコントローラを採用する例））の全体構成を示すブロック図である。図５において、前掲の図面の共通の部分には同一の参照符号を付してある。
【００４７】
本実施形態では、第１の実施形態（図１）と同様に、メモリＢＯＳＴコントローラがテスタ用検査ボード２１０に実装している。ただし、図５では、メモリＢＯＳＴコントローラとして、複数の種類のメモリチップに対応可能な汎用性のあるＢＯＳＴコントローラ（汎用メモリＢＯＳＴコントローラ２２２）を使用している。
【００４８】
これにより、検査対象であるＳＩＰ品種の半導体装置１００内の、メモリチップ１０４の容量が拡張されたり、あるいは、そのメモリチップ１０４の種類が変更された場合であっても、メモリＢＯＳＴコントローラを作り直したり、検査ボードを作り直すといった作業が不要となり、多様なメモリチップに柔軟に対応することが可能となる。
【００４９】
以上説明したように、本発明によれば、通常のＩＣに比べてその検査が難しいとされているＳＩＰ品種の半導体装置について、より簡素化された検査システムにて、効率的に検査を行うことが可能となり、検査時間の短縮、検査コストの削減が実現できる。
【産業上の利用可能性】
【００５０】
本発明は、ＬＳＩ検査手段からの制御に基づいてメモリチップの検査を行い、検査結果をＬＳＩ検査手段に送出するメモリ検査手段を備えることで、メモリ検査系統をＬＳＩ検査系統に組み込んで検査系統を統一することができ、このため、従来、互いに独立して機能するメモリ検査系統及びＬＳＩ検査系統の２系統の検査により実現していたいわゆるＳＩＰ構成の半導体装置の検査を１系統の検査系統で実現することが可能になるため、検査装置の簡素化及び効率化で低コストの検査を実現することができる効果を有し、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）品種の半導体装置の検査装置等に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明のＳＩＰ品種の半導体装置ならびにその半導体装置の検査システムの一例（検査ボードにＢＯＳＴコントローラを実装した例）の構成を示すブロック図
【図２】図１のテスタ用検査ボードに実装される、メモリＢＯＳＴコントローラの内部構成の一例を示すブロック図
【図３】本発明のＳＩＰ品種の半導体装置の検査システムの他の例（検査ボードの外部にメモリＢＯＳＴコントローラを配置する例）の全体構成を示すブロック図
【図４】本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラをＬＳＩテスタに組み込む例）の全体構成を示すブロック図
【図５】本発明のＳＩＰ品種の半導体装置の検査システムの他の例（メモリＢＯＳＴコントローラとして、汎用性のある汎用メモリＢＯＳＴコントローラを採用する例））の全体構成を示すブロック図
【符号の説明】
【００５２】
１００ ＳＩＰ（システムインパッケージ）品種の半導体装置
１０２ メモリチップ以外のＬＳＩチップ（ロジック系ＬＳＩ）
１０４ メモリチップ
２１０ テスタ用検査ボード
２２０ メモリコントローラ
２３０ ＬＳＩテスタ
２３１ ＣＰＵ
２３２ テストパターン発生回路
２３４ アドレス制御信号発生器
２３６ 入出力インタフェース
２３８ タイミング発生器
２４０ 比較判定器
３００ ＳＩＰ品種の半導体装置の検査システム（ＳＩＰ検査システム）
Ｐ１〜Ｐ５ ＳＩＰ検査システムと接続される、半導体装置の外部接続端子
ＣＨ１〜ＣＨ７ テスタチャネル
【特許請求の範囲】
【請求項１】
メモリチップ及びメモリ以外のＬＳＩチップを集積した半導体装置の電気的特性を検査する半導体検査装置であって、
前記ＬＳＩチップの検査を行うＬＳＩ検査手段と、
前記ＬＳＩ検査手段からの制御に基づいて前記メモリチップの検査を行い、検査結果を前記ＬＳＩ検査手段に送出するメモリ検査手段とを備える半導体検査装置。
【請求項２】
前記メモリ検査手段は、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードに搭載される請求項１記載の半導体検査装置。
【請求項３】
前記メモリ検査手段は、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードとは独立して設けられる請求項１記載の半導体検査装置。
【請求項４】
前記メモリ検査手段は、前記ＬＳＩチップの検査を行うＬＳＩ検査手段内に設けられる請求項１記載の半導体検査装置。
【請求項５】
前記メモリ検査手段は、複数種類のメモリチップに対応可能である請求項１ないし４のいずれか一項記載の半導体検査装置。
【請求項１】
メモリチップ及びメモリ以外のＬＳＩチップを集積した半導体装置の電気的特性を検査する半導体検査装置であって、
前記ＬＳＩチップの検査を行うＬＳＩ検査手段と、
前記ＬＳＩ検査手段からの制御に基づいて前記メモリチップの検査を行い、検査結果を前記ＬＳＩ検査手段に送出するメモリ検査手段とを備える半導体検査装置。
【請求項２】
前記メモリ検査手段は、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードに搭載される請求項１記載の半導体検査装置。
【請求項３】
前記メモリ検査手段は、前記ＬＳＩチップの検査に利用するＬＳＩ検査用ボードとは独立して設けられる請求項１記載の半導体検査装置。
【請求項４】
前記メモリ検査手段は、前記ＬＳＩチップの検査を行うＬＳＩ検査手段内に設けられる請求項１記載の半導体検査装置。
【請求項５】
前記メモリ検査手段は、複数種類のメモリチップに対応可能である請求項１ないし４のいずれか一項記載の半導体検査装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１４５４６３（Ｐ２００６−１４５４６３Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３８８３４（Ｐ２００４−３３８８３４）
【出願日】平成１６年１１月２４日（２００４．１１．２４）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月２４日（２００４．１１．２４）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]