半導体装置
【課題】ＲＭＳ移相誤差を向上させる移相器の提供。
【解決手段】ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、ＬＰＦとＨＰＦと、を含むマイクロ波移相器において、前記共振部は、前記ＦＥＴと並列にインダクタ（１）と、ＭＩＭキャパシタ（２）の直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、インダクタは非最密構造であるが、インダクタの中央部の空きスペースに、金属部材（３）または誘電体基板の比誘電率より高い誘電体が配置される。
【解決手段】ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、ＬＰＦとＨＰＦと、を含むマイクロ波移相器において、前記共振部は、前記ＦＥＴと並列にインダクタ（１）と、ＭＩＭキャパシタ（２）の直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、インダクタは非最密構造であるが、インダクタの中央部の空きスペースに、金属部材（３）または誘電体基板の比誘電率より高い誘電体が配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にマイクロ波移相器に関する。
【背景技術】
【０００２】
移相器にはいくつかの種類が存在し、長さの異なる５０Ω線路をＳＰＤＴ（Single-Pole Dual Throw）スイッチ（単極２接点スイッチ）２個で接続し、スイッチ切替により得られる両線路の電気長差を移相量として使用する線路切替型、集中定数のＬやＣ、およびＳＰＤＴスイッチを複数個組み合わせて、電気的にＬＣ型の低域通過フィルタ（ＬＰＦ）と高域通過フィルタ（ＨＰＦ）を切り替えることによる位相差を利用するＨＰＦ／ＬＰＦ切替型などがある。また、スイッチ部も、シリーズのＦＥＴ（Field Effect Transistor）とシャントのＦＥＴ併用したシリーズシャントタイプ、ＦＥＴと並列にインダクタを接続した共振タイプなどの種類がある。これらの中で、後述されるように、本発明では共振タイプのスイッチとＨＰＦ／ＬＰＦ切替型を用いている。
【０００３】
図９に示すようなフィルタの場合、ＬＰＦがオンのとき、
・・・（1)
【０００４】
上式（１）において、ＸＮとＢＮは正規化されたリアクタンスとサセプタンスである。
【０００５】
通過特性Ｓ２１の位相は遅れ、これをΦ１とすると、次式（２）で与えられる。
・・・(2)
【０００６】
逆にＳＰＤＴスイッチ部のＨＰＦ側のＦＥＴがオンのとき、ＸＮに−ＸＮ、ＢＮに−ＢＮを代入し、
・・・(3)
を得る。
【０００７】
このとき通過特性Ｓ２１の位相は進み、これをΦ２とする。
・・・(4)
【０００８】
移相量は、移相Φ１とΦ２の差で定義され、次式（５）で表される。
・・・(5)
【０００９】
このような移相器において、ＨＰＦ側がオンし、ＬＰＦ側がオフした場合に、スイッチ部のインダクタが低抵抗配線により形成されて寄生抵抗が小さいと、移相量の周波数特性に、共振に起因する起伏（凸凹・こぶ）が生じる。
【００１０】
これが
・・・(6)
(但し、ｎは周波数ポイント数、Φ０は規定された移相量)で表されるＲＭＳ移相誤差を劣化させていた。
【００１１】
図１０は、特許文献１に開示された移相器の構成を示す図である。図１０に示すように、従来の移相器は、ＦＥＴにインダクタを並列接続した２個のＳＰＤＴスイッチ１１ｃ、１１ｄを入力部と出力部に配置し、ハイパスフィルタ（ＨＰＦ）１２およびローパスフィルタ（ＬＰＦ）１３を、その間に接続して構成される。ＨＰＦ１２側の２個のＦＥＴ Ｑ１、Ｑ３と、ＬＰＦ側１３の２個のＦＥＴ Ｑ５、Ｑ７は、ゲートバイアスにより一方の２個がオンするときはもう一方の２個はオフするが、オフ側のＦＥＴの遮断特性をより向上させてオン側の通過特性を向上させるために、インダクタＬ２１、Ｌ２２、Ｌ２３、Ｌ２４をぞれぞれＦＥＴ Ｑ１、Ｑ５、Ｑ３、Ｑ７に並列接続し、所望の帯域で並列共振を起こすようにしている。
【００１２】
さらに、ＦＥＴのＤＣ特性を測定するため、インダクタに直列にキャパシタを入れることが必要であるが、直列接続のインダクタとキャパシタのレイアウト構成は、通常、図１１に示すように、Ｑ値を高めるためインダクタを非最密構造にして、さらにMIM（Metal Insulator Metal）キャパシタ２１を、インダクタ（スパイラルインダクタ）２２の外に配置するレイアウトである。図１１は、特許文献２に従来例として記載されている、ＬＣ直列接続モノリシックフィルタレイアウトである。キャパシタ２１とインダクタ（スパイラルインダクタ）２２は半導体基板上に平面的に配置されている。
【００１３】
【特許文献１】特開２００６−１９８２３号公報
【特許文献２】特開平７−６６０４３号公報
【非特許文献１】Shiban K. Koul and Bharathi Bhat, "Microwave and Milimeter Wave Phase Shifters VolumeII Semiconductor and Delay Line Phase Shifters " , pp412-413 , Artech House , 1991
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１０の構成では、ＨＰＦ１２側の２個のＦＥＴ Ｑ１、Ｑ３とＬＰＦ１３側の２個のＦＥＴ Ｑ５、Ａ７は、ゲートバイアスにより、ＨＰＦ１２側とＬＰＦ１３側のうち一方の２個がオンするときは、他方の２個はオフさせて、切り替えて使用する。オン側の通過特性を向上させるために、オフ側のＦＥＴにインダクタを並列接続し、所望の帯域で並列共振を起こさせることで高インピーダンス状態にし、遮断特性をより向上させている。これにより所望の挿入損失、移相量を得ることができる。
【００１５】
図１１の構成では、半導体基板上に設けられた非最密なインダクタ（スパイラルインダクタ）２２と、所望の帯域ではインピーダンスがほぼ０になる程度の面積のＭＩＭ（Metal Insulator Metal）キャパシタ２１が直列接続されている。ＤＣにおいては、インダクタに流れる電流を遮断し、ＦＥＴのＤＣ特性を測定することができる。オン時のＦＥＴは抵抗で近似することができ、オフ時のＦＥＴは容量で近似できる。
【００１６】
さらに、インダクタの寄生抵抗を考慮してインダクタと直列に配置することとし、ＨＰＦ側がオンして、ＬＰＦ側がオフする場合の移相器は、等価回路で表すと、図１２のようになる。オン時のＦＥＴを等価的に表した抵抗Ｒ１と、抵抗Ｒ１に並列に接続されたインダクタＬ１とその寄生抵抗Ｒ２を持つ、２組のオン時スイッチ部の間に、２個のシリーズキャパシタＣ２と、これらの間にシャントインダクタＬ２を配置するＨＰＦを接続した回路と、オフ時のＦＥＴを等価的に表したキャパシタＣ１と、キャパシタＣ１と並列に接続されたインダクタＬ１とその抵抗成分Ｒ２を持つ、２組のオフ時スイッチ部の間に、２個のシリーズインダクタＬ３と、これらの間にシャントキャパシタＣ３を配置するＬＰＦを接続した回路が、入力部及び出力部に繋がっている。
【００１７】
ＬＰＦ側を、入力側から見たインピーダンスを計算する。この回路は、フィルタに対して対照であるから、図１２は、図１３に示すような等価回路で代用可能である。インダクタは低抵抗であり、Ｒ２＝０と近似すると、
・・・(7)
より
・・・(8)
【００１８】
ここで、容量Ｃ１と、直列接続されたＬ１とＲ２とが並列接続された並列共振回路（図１４参照）において、共振周波数ω０を計算する。
【００１９】
アドミッタンスＹは、
・・・（９）
であり、虚部が０のときが共振時であることから、
・・・（１０）
となる。
【００２０】
この関係から、ω０を一定にする条件は、
・・・（１１）
これを｜Ｚ｜の式に代入して、計算する。
【００２１】
ｆ０＝１０ＧＨｚ（＝ω０／２π）、Ｌ１＝１ｎＨ、Ｒ２＝０Ω、Ｌ３＝０．０３ｎＨ、Ｃ３＝０．２ｐＦの場合、図１５に示すように、８．４ＧＨｚでショートになることがわかる。
【００２２】
本来、オフ側、すなわち、図１２において、ＬＰＦ側は、高いインピーダンスであるべきであるが、このようにショートになるため、オン側、すなわちＨＰＦ側の通過特性が劣化し、移相量も共振に起因する微小起伏（凸凹・こぶ）を持つことを、本願発明者達は、初めて見出した。この事実は、我々が検索したどの文献にも記載の無いことである。そして、これが、ＲＭＳ移相誤差を劣化させる原因である。
【００２３】
ＦＥＴのＤＣ特性を測定可能にするため、インダクタに直列にキャパシタを接続するレイアウトは、図１６に示すように、非最密のインダクタ１に、キャパシタ２を外側にレイアウトしていた。
【００２４】
このレイアウト構成では、図８の比較例にて、「従来例」として示すように、Ｑ値が高いため、移相量の周波数特性に、共振起因の不要な起伏が生じてしまっていた。
【課題を解決するための手段】
【００２５】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００２６】
本発明の第１の側面（アスペクト）に係る半導体装置は、ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、低域通過フィルタと高域通過フィルタと、を含むマイクロ波移相器において、前記共振部は、前記ＦＥＴと並列にインダクタと、ＭＩＭキャパシタの直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、インダクタは非最密構造であるが、インダクタの中央部の空きスペースに、金属または誘電体基板の比誘電率より高い誘電体が配置されている。
【００２７】
本発明の第２の側面に係る半導体装置は、ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、低域通過フィルタと高域通過フィルタと、を含むマイクロ波移相器において、共振部はＦＥＴと並列にインダクタとＭＩＭキャパシタの直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、インダクタは非最密構造であり、前記インダクタの中央部の空きスペースにＭＩＭキャパシタが配置されている。
【００２８】
本発明によれば、インダクタとキャパシタとを直列接続するレイアウトにおいて、インダクタは最密構造にして、キャパシタを外側へ配置するか、もしくは、インダクタが非最密であっても、その内側の領域にキャパシタを配置する構成の半導体装置が提供される。
【発明の効果】
【００２９】
本発明によれば、ＬＣ直列共振のＱ値が小さくなり、ＬＰＦ側（オフ側）のショートを阻止できるため、オン側の通過特性ｍａｇ（Ｓ２１）が劣化せず、ｐｈａｓｅ（Ｓ２１）に生じる共振起因の微小起伏（凸凹・こぶ）も縮小され、ＲＭＳ移相誤差を向上させる。
【発明を実施するための最良の形態】
【００３０】
上記した本発明についてさらに説述すべく添付図面を参照して以下に説明する。本発明は、ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、ＬＰＦとＨＰＦと、を含むマイクロ波移相器（例えば図１０参照）において、共振部は、ＦＥＴと並列に、インダクタとキャパシタの直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、非最密構造とされたインダクタの中央部の空きスペースに、金属または、誘電体基板の比誘電率より高い誘電体が配置されている。
【００３１】
移相器における位相の周波数特性の不連続点の発生は、ＨＰＦ側がオン、ＬＰＦ側がオフ時に、ＬＰＦ側のＦＥＴのオフ容量（図１２のＣ１）、スイッチ部のインダクタのインダクタンス（Ｌ１）、ＬＰＦのＭＩＭ（Metal Insulator Metal）シャントキャパシタ（図１２のＣ３）と、ＬＰＦのシリーズインダクタ（Ｌ３）で形成される共振回路により、ＬＰＦ側がショートになることが原因である。本発明は、これを解消するための手段として、スイッチ部インダクタの抵抗を大きくし、移相器におけるＦＥＴのＤＣ特性を測定可能にするため、ＦＥＴと並列接続されているインダクタ（例えば図１０のＱ１、Ｑ５、Ｑ３、Ｑ７にそれぞれ並列に接続されるインダクタＬ２１、Ｌ２２、Ｌ２３、Ｌ２４）に、ＤＣカット用ＭＩＭキャパシタを接続し、Ｑ値を下げるためにインダクタのレイアウトを、内側の空きスペースをなくすようにしている。以下いくつかの実施例に即して説明する。
【実施例】
【００３２】
＜実施例１＞
図１に示すように、本実施例においては、非最密のインダクタ１の外側にキャパシタ２を配置するレイアウト構成において、インダクタ１の中央部の空きスペースに、電気的にどこにも接続されない金属部材３（又は、比誘電率の大きな誘電体）が配置されている。
【００３３】
「非最密」とは、インダクタ１の最も内側のセグメントの長さは配線し得る最大の長さよりは短く、そのセグメントの両側にある配線との間隔が等しいか、または、インダクタの最も内側のセグメントの両側にある配線のうち、電流の向きがインダクタの最も内側のセグメントの電流の向きと反対である配線との間隔が広く、電流の向きがインダクタの最も内側のセグメントの電流の向きと同じである配線との間隔は狭くするレイアウトをいう。
【００３４】
なお、図１において、インダクタ１の中央部の空きスペースに配置される金属部材３は、平面型の薄膜インダクタに対応させて、薄膜金属からなり、その平面形状は、インダクタ１の中央部の空きスペースの内側形状に対応させて矩形形状とされているが、本発明はかかる形状等に制限されるものでないことは勿論である。
【００３５】
非最密構造のインダクタ１は、中央に空き領域があり、この面積をＳとする。
【００３６】
インダクタ１の一方から電力が供給された場合を、電圧一定で電流Ｉが流れこんだ場合として考える。インダクタの内側の空き領域Ｓには、ファラデーの電磁誘導の法則から、磁束Φとして
・・・(12)
の起電力が生じる。
【００３７】
ここで、Φは、磁束密度をＢ（＝μＨ、Ｈは磁界、μは透磁率）として、磁束Φ＝ＢＳであるため、
・・・(13)
である。
【００３８】
この起電力によるインダクタの抵抗の増減をΔＲとすると
・・・(14)
であり、−は元々の抵抗値より下がることを意味している。
【００３９】
一方、Ｑ値は
・・・(15)
となり、もとの値より大きくなることがわかる。
【００４０】
したがって、図８の「従来例」のデータに示すように、Ｑ値が高くなる。
【００４１】
本発明は、図１に示すように、面積Ｓがほとんどないため、磁束Φ＝ＢＳが縮減し、式（１４）より、ΔＲはほとんど０となり、式（１５）において分母Ｒ＋ΔＲは減少せず、Ｑ値は低いままである。
【００４２】
実施例１として、
図２には、移相器のＬＰＦ側がオン時の通過特性の大きさ、
図３には、移相器のＨＰＦ側がオン時の通過特性の大きさ、
図４には、移相器のＬＰＦ側がオン時の通過特性の位相、
図５には、移相器のＨＰＦ側がオン時の通過特性の位相、
図６には、図４と図５の差、すなわち、移相量を示す。
【００４３】
図２から図６には、従来例（ひし形）、実施例１（■）、実施例２（▲）の特性を記してある。
【００４４】
図３から、従来例に比べて、実施例１では、7.5GHz付近でのロスが少なくなっており、このため、図５の位相も、実施例１では改善されている。
【００４５】
このため、図６の移相量も改善され、７ＧＨｚから１０ＧＨｚの帯域では、ＲＭＳ移相誤差も従来の３．４度が、２．９度に改善されている。
【００４６】
Ｑ値を低くすることは、インダクタの内側の空きスペースの面積Ｓを小さくし、さらにインダクタの長さｌを長くするか、または、抵抗率ρの大きい材料とし抵抗Ｒを大きくすることで、より効果的となる。
【００４７】
＜実施例２＞
次に、本発明の実施例２について説明する。図７は、実施例２のレイアウトを示す図である。図１の実施例１では、非最密なインダクタ１の中央部の空きスペースに金属部材３、外側にキャパシタ２をレイアウトして、直列接続しているが、中央部空きスペースの金属部材３の代わりに、外側に配置していたＭＩＭキャパシタ２をレイアウトする。なお、図７のレイアウトパタンの寸法（数値）は、図１６に対応させて例示したものであり、本発明はかかる寸法に限定されるものでないことは勿論である。
【００４８】
前記実施例１と同様に、インダクタ１の内側に空きスペースがあるが、ここに、ＭＩＭキャパシタ２を配置するために、磁界が生じるものの、その面積Ｓがほぼ０である。
【００４９】
したがって、図２から図５の実施例２のデータに示すように、従来例から改善されている様子がわかる。７ＧＨｚから１０ＧＨｚの帯域では、ＲＭＳ移相誤差は従来の３．４度が２．３度と改善されている。
【００５０】
実施例１と同じで、磁界の貫く面積Ｓがほぼ０であることから、誘導起電力もほぼ０となり、抵抗の増減分ΔＲがほぼ０であるため、Ｑ値は高くならない。
【００５１】
実施例２は、前記実施例１と回路的には同じであるが、レイアウトとして、インダクタ１の内側中央部の空きスペースに、どこにも接続されない金属部材を置くか、ＭＩＭキャパシタを置くかという、レイアウト上の相違がある。
【００５２】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１のレイアウトを示す図である。
【図２】実施例１の計算結果（ＬＰＦ側がオンのときのｍａｇ［Ｓ２１］（通過特性））を示す図である。
【図３】実施例１の計算結果（ＨＰＦ側がオンのときのｍａｇ［Ｓ２１］（通過特性））を示す図である。
【図４】実施例１の計算結果（ＬＰＦ側がオンのときのｐｈａｓｅ［Ｓ２１］（通過特性））を示す図である。
【図５】実施例１の計算結果（ＨＰＦ側がオンのときのｐｈａｓｅ［Ｓ２１］（通過特性））を示す図である。
【図６】実施例１の計算結果（図１２と図１３の差であり移相量）を示す図である。
【図７】本発明の実施例２のレイアウトを示す図である。
【図８】直列接続のインダクタとキャパシタのレイアウト違いによるＱ値計算結果を示す図である。
【図９】ＨＰＦ／ＬＰＦ切替型移相器のフィルタ部回路を示す図である。
【図１０】従来の移相器の回路の一例を示す図である。
【図１１】従来の移相器のレイアウトを示す図である。
【図１２】従来の移相器の等価回路を示す図である。
【図１３】従来の移相器の等価回路を示す図である。
【図１４】容量ＣにインダクタＬと抵抗Ｒが直列接続されたものが並列接続された回路を示す図である。
【図１５】図１３の回路についてインピーダンスの周波数特性を計算した結果を示す図である。
【図１６】従来例のレイアウトを示す図である。
【符号の説明】
【００５４】
１ インダクタ
２ キャパシタ（ＭＩＭキャパシタ）
３ 金属部材
１０ａ 入力部
１０ｂ 出力部
１１ｃ、１１ｄ スイッチ部（ＳＰＤＴスイッチ）
１２ ＨＰＦ
１３ ＬＰＦ
２１ キャパシタ（ＭＩＭキャパシタ）
２２ インダクタ
【技術分野】
【０００１】
本発明は半導体装置に関し、特にマイクロ波移相器に関する。
【背景技術】
【０００２】
移相器にはいくつかの種類が存在し、長さの異なる５０Ω線路をＳＰＤＴ（Single-Pole Dual Throw）スイッチ（単極２接点スイッチ）２個で接続し、スイッチ切替により得られる両線路の電気長差を移相量として使用する線路切替型、集中定数のＬやＣ、およびＳＰＤＴスイッチを複数個組み合わせて、電気的にＬＣ型の低域通過フィルタ（ＬＰＦ）と高域通過フィルタ（ＨＰＦ）を切り替えることによる位相差を利用するＨＰＦ／ＬＰＦ切替型などがある。また、スイッチ部も、シリーズのＦＥＴ（Field Effect Transistor）とシャントのＦＥＴ併用したシリーズシャントタイプ、ＦＥＴと並列にインダクタを接続した共振タイプなどの種類がある。これらの中で、後述されるように、本発明では共振タイプのスイッチとＨＰＦ／ＬＰＦ切替型を用いている。
【０００３】
図９に示すようなフィルタの場合、ＬＰＦがオンのとき、
・・・（1)
【０００４】
上式（１）において、ＸＮとＢＮは正規化されたリアクタンスとサセプタンスである。
【０００５】
通過特性Ｓ２１の位相は遅れ、これをΦ１とすると、次式（２）で与えられる。
・・・(2)
【０００６】
逆にＳＰＤＴスイッチ部のＨＰＦ側のＦＥＴがオンのとき、ＸＮに−ＸＮ、ＢＮに−ＢＮを代入し、
・・・(3)
を得る。
【０００７】
このとき通過特性Ｓ２１の位相は進み、これをΦ２とする。
・・・(4)
【０００８】
移相量は、移相Φ１とΦ２の差で定義され、次式（５）で表される。
・・・(5)
【０００９】
このような移相器において、ＨＰＦ側がオンし、ＬＰＦ側がオフした場合に、スイッチ部のインダクタが低抵抗配線により形成されて寄生抵抗が小さいと、移相量の周波数特性に、共振に起因する起伏（凸凹・こぶ）が生じる。
【００１０】
これが
・・・(6)
(但し、ｎは周波数ポイント数、Φ０は規定された移相量)で表されるＲＭＳ移相誤差を劣化させていた。
【００１１】
図１０は、特許文献１に開示された移相器の構成を示す図である。図１０に示すように、従来の移相器は、ＦＥＴにインダクタを並列接続した２個のＳＰＤＴスイッチ１１ｃ、１１ｄを入力部と出力部に配置し、ハイパスフィルタ（ＨＰＦ）１２およびローパスフィルタ（ＬＰＦ）１３を、その間に接続して構成される。ＨＰＦ１２側の２個のＦＥＴ Ｑ１、Ｑ３と、ＬＰＦ側１３の２個のＦＥＴ Ｑ５、Ｑ７は、ゲートバイアスにより一方の２個がオンするときはもう一方の２個はオフするが、オフ側のＦＥＴの遮断特性をより向上させてオン側の通過特性を向上させるために、インダクタＬ２１、Ｌ２２、Ｌ２３、Ｌ２４をぞれぞれＦＥＴ Ｑ１、Ｑ５、Ｑ３、Ｑ７に並列接続し、所望の帯域で並列共振を起こすようにしている。
【００１２】
さらに、ＦＥＴのＤＣ特性を測定するため、インダクタに直列にキャパシタを入れることが必要であるが、直列接続のインダクタとキャパシタのレイアウト構成は、通常、図１１に示すように、Ｑ値を高めるためインダクタを非最密構造にして、さらにMIM（Metal Insulator Metal）キャパシタ２１を、インダクタ（スパイラルインダクタ）２２の外に配置するレイアウトである。図１１は、特許文献２に従来例として記載されている、ＬＣ直列接続モノリシックフィルタレイアウトである。キャパシタ２１とインダクタ（スパイラルインダクタ）２２は半導体基板上に平面的に配置されている。
【００１３】
【特許文献１】特開２００６−１９８２３号公報
【特許文献２】特開平７−６６０４３号公報
【非特許文献１】Shiban K. Koul and Bharathi Bhat, "Microwave and Milimeter Wave Phase Shifters VolumeII Semiconductor and Delay Line Phase Shifters " , pp412-413 , Artech House , 1991
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１０の構成では、ＨＰＦ１２側の２個のＦＥＴ Ｑ１、Ｑ３とＬＰＦ１３側の２個のＦＥＴ Ｑ５、Ａ７は、ゲートバイアスにより、ＨＰＦ１２側とＬＰＦ１３側のうち一方の２個がオンするときは、他方の２個はオフさせて、切り替えて使用する。オン側の通過特性を向上させるために、オフ側のＦＥＴにインダクタを並列接続し、所望の帯域で並列共振を起こさせることで高インピーダンス状態にし、遮断特性をより向上させている。これにより所望の挿入損失、移相量を得ることができる。
【００１５】
図１１の構成では、半導体基板上に設けられた非最密なインダクタ（スパイラルインダクタ）２２と、所望の帯域ではインピーダンスがほぼ０になる程度の面積のＭＩＭ（Metal Insulator Metal）キャパシタ２１が直列接続されている。ＤＣにおいては、インダクタに流れる電流を遮断し、ＦＥＴのＤＣ特性を測定することができる。オン時のＦＥＴは抵抗で近似することができ、オフ時のＦＥＴは容量で近似できる。
【００１６】
さらに、インダクタの寄生抵抗を考慮してインダクタと直列に配置することとし、ＨＰＦ側がオンして、ＬＰＦ側がオフする場合の移相器は、等価回路で表すと、図１２のようになる。オン時のＦＥＴを等価的に表した抵抗Ｒ１と、抵抗Ｒ１に並列に接続されたインダクタＬ１とその寄生抵抗Ｒ２を持つ、２組のオン時スイッチ部の間に、２個のシリーズキャパシタＣ２と、これらの間にシャントインダクタＬ２を配置するＨＰＦを接続した回路と、オフ時のＦＥＴを等価的に表したキャパシタＣ１と、キャパシタＣ１と並列に接続されたインダクタＬ１とその抵抗成分Ｒ２を持つ、２組のオフ時スイッチ部の間に、２個のシリーズインダクタＬ３と、これらの間にシャントキャパシタＣ３を配置するＬＰＦを接続した回路が、入力部及び出力部に繋がっている。
【００１７】
ＬＰＦ側を、入力側から見たインピーダンスを計算する。この回路は、フィルタに対して対照であるから、図１２は、図１３に示すような等価回路で代用可能である。インダクタは低抵抗であり、Ｒ２＝０と近似すると、
・・・(7)
より
・・・(8)
【００１８】
ここで、容量Ｃ１と、直列接続されたＬ１とＲ２とが並列接続された並列共振回路（図１４参照）において、共振周波数ω０を計算する。
【００１９】
アドミッタンスＹは、
・・・（９）
であり、虚部が０のときが共振時であることから、
・・・（１０）
となる。
【００２０】
この関係から、ω０を一定にする条件は、
・・・（１１）
これを｜Ｚ｜の式に代入して、計算する。
【００２１】
ｆ０＝１０ＧＨｚ（＝ω０／２π）、Ｌ１＝１ｎＨ、Ｒ２＝０Ω、Ｌ３＝０．０３ｎＨ、Ｃ３＝０．２ｐＦの場合、図１５に示すように、８．４ＧＨｚでショートになることがわかる。
【００２２】
本来、オフ側、すなわち、図１２において、ＬＰＦ側は、高いインピーダンスであるべきであるが、このようにショートになるため、オン側、すなわちＨＰＦ側の通過特性が劣化し、移相量も共振に起因する微小起伏（凸凹・こぶ）を持つことを、本願発明者達は、初めて見出した。この事実は、我々が検索したどの文献にも記載の無いことである。そして、これが、ＲＭＳ移相誤差を劣化させる原因である。
【００２３】
ＦＥＴのＤＣ特性を測定可能にするため、インダクタに直列にキャパシタを接続するレイアウトは、図１６に示すように、非最密のインダクタ１に、キャパシタ２を外側にレイアウトしていた。
【００２４】
このレイアウト構成では、図８の比較例にて、「従来例」として示すように、Ｑ値が高いため、移相量の周波数特性に、共振起因の不要な起伏が生じてしまっていた。
【課題を解決するための手段】
【００２５】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００２６】
本発明の第１の側面（アスペクト）に係る半導体装置は、ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、低域通過フィルタと高域通過フィルタと、を含むマイクロ波移相器において、前記共振部は、前記ＦＥＴと並列にインダクタと、ＭＩＭキャパシタの直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、インダクタは非最密構造であるが、インダクタの中央部の空きスペースに、金属または誘電体基板の比誘電率より高い誘電体が配置されている。
【００２７】
本発明の第２の側面に係る半導体装置は、ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、低域通過フィルタと高域通過フィルタと、を含むマイクロ波移相器において、共振部はＦＥＴと並列にインダクタとＭＩＭキャパシタの直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、インダクタは非最密構造であり、前記インダクタの中央部の空きスペースにＭＩＭキャパシタが配置されている。
【００２８】
本発明によれば、インダクタとキャパシタとを直列接続するレイアウトにおいて、インダクタは最密構造にして、キャパシタを外側へ配置するか、もしくは、インダクタが非最密であっても、その内側の領域にキャパシタを配置する構成の半導体装置が提供される。
【発明の効果】
【００２９】
本発明によれば、ＬＣ直列共振のＱ値が小さくなり、ＬＰＦ側（オフ側）のショートを阻止できるため、オン側の通過特性ｍａｇ（Ｓ２１）が劣化せず、ｐｈａｓｅ（Ｓ２１）に生じる共振起因の微小起伏（凸凹・こぶ）も縮小され、ＲＭＳ移相誤差を向上させる。
【発明を実施するための最良の形態】
【００３０】
上記した本発明についてさらに説述すべく添付図面を参照して以下に説明する。本発明は、ＦＥＴのオフ容量とそれに並列接続したインダクタとの共振を用いるスイッチと、ＬＰＦとＨＰＦと、を含むマイクロ波移相器（例えば図１０参照）において、共振部は、ＦＥＴと並列に、インダクタとキャパシタの直列回路が配置され、ＬＣ直列接続回路のレイアウトにおいて、非最密構造とされたインダクタの中央部の空きスペースに、金属または、誘電体基板の比誘電率より高い誘電体が配置されている。
【００３１】
移相器における位相の周波数特性の不連続点の発生は、ＨＰＦ側がオン、ＬＰＦ側がオフ時に、ＬＰＦ側のＦＥＴのオフ容量（図１２のＣ１）、スイッチ部のインダクタのインダクタンス（Ｌ１）、ＬＰＦのＭＩＭ（Metal Insulator Metal）シャントキャパシタ（図１２のＣ３）と、ＬＰＦのシリーズインダクタ（Ｌ３）で形成される共振回路により、ＬＰＦ側がショートになることが原因である。本発明は、これを解消するための手段として、スイッチ部インダクタの抵抗を大きくし、移相器におけるＦＥＴのＤＣ特性を測定可能にするため、ＦＥＴと並列接続されているインダクタ（例えば図１０のＱ１、Ｑ５、Ｑ３、Ｑ７にそれぞれ並列に接続されるインダクタＬ２１、Ｌ２２、Ｌ２３、Ｌ２４）に、ＤＣカット用ＭＩＭキャパシタを接続し、Ｑ値を下げるためにインダクタのレイアウトを、内側の空きスペースをなくすようにしている。以下いくつかの実施例に即して説明する。
【実施例】
【００３２】
＜実施例１＞
図１に示すように、本実施例においては、非最密のインダクタ１の外側にキャパシタ２を配置するレイアウト構成において、インダクタ１の中央部の空きスペースに、電気的にどこにも接続されない金属部材３（又は、比誘電率の大きな誘電体）が配置されている。
【００３３】
「非最密」とは、インダクタ１の最も内側のセグメントの長さは配線し得る最大の長さよりは短く、そのセグメントの両側にある配線との間隔が等しいか、または、インダクタの最も内側のセグメントの両側にある配線のうち、電流の向きがインダクタの最も内側のセグメントの電流の向きと反対である配線との間隔が広く、電流の向きがインダクタの最も内側のセグメントの電流の向きと同じである配線との間隔は狭くするレイアウトをいう。
【００３４】
なお、図１において、インダクタ１の中央部の空きスペースに配置される金属部材３は、平面型の薄膜インダクタに対応させて、薄膜金属からなり、その平面形状は、インダクタ１の中央部の空きスペースの内側形状に対応させて矩形形状とされているが、本発明はかかる形状等に制限されるものでないことは勿論である。
【００３５】
非最密構造のインダクタ１は、中央に空き領域があり、この面積をＳとする。
【００３６】
インダクタ１の一方から電力が供給された場合を、電圧一定で電流Ｉが流れこんだ場合として考える。インダクタの内側の空き領域Ｓには、ファラデーの電磁誘導の法則から、磁束Φとして
・・・(12)
の起電力が生じる。
【００３７】
ここで、Φは、磁束密度をＢ（＝μＨ、Ｈは磁界、μは透磁率）として、磁束Φ＝ＢＳであるため、
・・・(13)
である。
【００３８】
この起電力によるインダクタの抵抗の増減をΔＲとすると
・・・(14)
であり、−は元々の抵抗値より下がることを意味している。
【００３９】
一方、Ｑ値は
・・・(15)
となり、もとの値より大きくなることがわかる。
【００４０】
したがって、図８の「従来例」のデータに示すように、Ｑ値が高くなる。
【００４１】
本発明は、図１に示すように、面積Ｓがほとんどないため、磁束Φ＝ＢＳが縮減し、式（１４）より、ΔＲはほとんど０となり、式（１５）において分母Ｒ＋ΔＲは減少せず、Ｑ値は低いままである。
【００４２】
実施例１として、
図２には、移相器のＬＰＦ側がオン時の通過特性の大きさ、
図３には、移相器のＨＰＦ側がオン時の通過特性の大きさ、
図４には、移相器のＬＰＦ側がオン時の通過特性の位相、
図５には、移相器のＨＰＦ側がオン時の通過特性の位相、
図６には、図４と図５の差、すなわち、移相量を示す。
【００４３】
図２から図６には、従来例（ひし形）、実施例１（■）、実施例２（▲）の特性を記してある。
【００４４】
図３から、従来例に比べて、実施例１では、7.5GHz付近でのロスが少なくなっており、このため、図５の位相も、実施例１では改善されている。
【００４５】
このため、図６の移相量も改善され、７ＧＨｚから１０ＧＨｚの帯域では、ＲＭＳ移相誤差も従来の３．４度が、２．９度に改善されている。
【００４６】
Ｑ値を低くすることは、インダクタの内側の空きスペースの面積Ｓを小さくし、さらにインダクタの長さｌを長くするか、または、抵抗率ρの大きい材料とし抵抗Ｒを大きくすることで、より効果的となる。
【００４７】
＜実施例２＞
次に、本発明の実施例２について説明する。図７は、実施例２のレイアウトを示す図である。図１の実施例１では、非最密なインダクタ１の中央部の空きスペースに金属部材３、外側にキャパシタ２をレイアウトして、直列接続しているが、中央部空きスペースの金属部材３の代わりに、外側に配置していたＭＩＭキャパシタ２をレイアウトする。なお、図７のレイアウトパタンの寸法（数値）は、図１６に対応させて例示したものであり、本発明はかかる寸法に限定されるものでないことは勿論である。
【００４８】
前記実施例１と同様に、インダクタ１の内側に空きスペースがあるが、ここに、ＭＩＭキャパシタ２を配置するために、磁界が生じるものの、その面積Ｓがほぼ０である。
【００４９】
したがって、図２から図５の実施例２のデータに示すように、従来例から改善されている様子がわかる。７ＧＨｚから１０ＧＨｚの帯域では、ＲＭＳ移相誤差は従来の３．４度が２．３度と改善されている。
【００５０】
実施例１と同じで、磁界の貫く面積Ｓがほぼ０であることから、誘導起電力もほぼ０となり、抵抗の増減分ΔＲがほぼ０であるため、Ｑ値は高くならない。
【００５１】
実施例２は、前記実施例１と回路的には同じであるが、レイアウトとして、インダクタ１の内側中央部の空きスペースに、どこにも接続されない金属部材を置くか、ＭＩＭキャパシタを置くかという、レイアウト上の相違がある。
【００５２】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１のレイアウトを示す図である。
【図２】実施例１の計算結果（ＬＰＦ側がオンのときのｍａｇ［Ｓ２１］（通過特性））を示す図である。
【図３】実施例１の計算結果（ＨＰＦ側がオンのときのｍａｇ［Ｓ２１］（通過特性））を示す図である。
【図４】実施例１の計算結果（ＬＰＦ側がオンのときのｐｈａｓｅ［Ｓ２１］（通過特性））を示す図である。
【図５】実施例１の計算結果（ＨＰＦ側がオンのときのｐｈａｓｅ［Ｓ２１］（通過特性））を示す図である。
【図６】実施例１の計算結果（図１２と図１３の差であり移相量）を示す図である。
【図７】本発明の実施例２のレイアウトを示す図である。
【図８】直列接続のインダクタとキャパシタのレイアウト違いによるＱ値計算結果を示す図である。
【図９】ＨＰＦ／ＬＰＦ切替型移相器のフィルタ部回路を示す図である。
【図１０】従来の移相器の回路の一例を示す図である。
【図１１】従来の移相器のレイアウトを示す図である。
【図１２】従来の移相器の等価回路を示す図である。
【図１３】従来の移相器の等価回路を示す図である。
【図１４】容量ＣにインダクタＬと抵抗Ｒが直列接続されたものが並列接続された回路を示す図である。
【図１５】図１３の回路についてインピーダンスの周波数特性を計算した結果を示す図である。
【図１６】従来例のレイアウトを示す図である。
【符号の説明】
【００５４】
１ インダクタ
２ キャパシタ（ＭＩＭキャパシタ）
３ 金属部材
１０ａ 入力部
１０ｂ 出力部
１１ｃ、１１ｄ スイッチ部（ＳＰＤＴスイッチ）
１２ ＨＰＦ
１３ ＬＰＦ
２１ キャパシタ（ＭＩＭキャパシタ）
２２ インダクタ
【特許請求の範囲】
【請求項１】
ＦＥＴのオフ容量と、前記ＦＥＴのオフ容量に並列接続したインダクタとの共振部を備えたスイッチと、
低域通過フィルタ及び高域通過フィルタと、
を含む移相器において、
前記共振部は、
前記ＦＥＴと並列に、インダクタとＭＩＭ（Metal Insulator Metal）キャパシタの直列回路が配置され、
ＬＣ直列回路において、
非最密構造にレイアウトされたインダクタの中央部の空き領域に、金属又は誘電体基板の比誘電率よりも高い誘電体が配置されている、ことを特徴とする移相器。
【請求項２】
ＦＥＴのオフ容量と前記ＦＥＴのオフ容量に並列接続したインダクタとの共振部を備えたスイッチと、
低域通過フィルタ及び高域通過フィルタと、
を含む移相器において、
前記共振部は、
前記ＦＥＴと並列に、インダクタとＭＩＭ（Metal Insulator Metal）キャパシタの直列回路が配置され、
ＬＣ直列回路において、
非最密構造にレイアウトされたインダクタの中央部の空き領域に、前記ＭＩＭキャパシタが配置されている、ことを特徴とする移相器。
【請求項３】
ＦＥＴと並列に、インダクタとキャパシタの直列回路が誘電体基板上に配置されてなる共振型スイッチを備え、低域通過フィルタ／高域通過フィルタ切替え型の移相器であって、
中央部に空き領域を有する平面型のインダクタの前記空き領域に、金属部材、又は、前記誘電体基板の比誘電率より高い比誘電率の誘電部材が配置されている、ことを特徴とする移相器。
【請求項４】
中央部に空き領域を有する平面型のインダクタとキャパシタのＬＣ共振回路が共振型スイッチを構成し、
前記インダクタの空き領域に、他の導電部材と接続されない状態の金属部材が配置されている、ことを特徴とする移相器。
【請求項５】
中央部に空き領域を有する平面型のインダクタとキャパシタのＬＣ共振回路が共振型スイッチを構成し、
前記インダクタの空き領域に、前記キャパシタが配置されている、ことを特徴とする移相器。
【請求項６】
請求項１乃至５のいずれか一記載の移相器を備えた半導体装置。
【請求項１】
ＦＥＴのオフ容量と、前記ＦＥＴのオフ容量に並列接続したインダクタとの共振部を備えたスイッチと、
低域通過フィルタ及び高域通過フィルタと、
を含む移相器において、
前記共振部は、
前記ＦＥＴと並列に、インダクタとＭＩＭ（Metal Insulator Metal）キャパシタの直列回路が配置され、
ＬＣ直列回路において、
非最密構造にレイアウトされたインダクタの中央部の空き領域に、金属又は誘電体基板の比誘電率よりも高い誘電体が配置されている、ことを特徴とする移相器。
【請求項２】
ＦＥＴのオフ容量と前記ＦＥＴのオフ容量に並列接続したインダクタとの共振部を備えたスイッチと、
低域通過フィルタ及び高域通過フィルタと、
を含む移相器において、
前記共振部は、
前記ＦＥＴと並列に、インダクタとＭＩＭ（Metal Insulator Metal）キャパシタの直列回路が配置され、
ＬＣ直列回路において、
非最密構造にレイアウトされたインダクタの中央部の空き領域に、前記ＭＩＭキャパシタが配置されている、ことを特徴とする移相器。
【請求項３】
ＦＥＴと並列に、インダクタとキャパシタの直列回路が誘電体基板上に配置されてなる共振型スイッチを備え、低域通過フィルタ／高域通過フィルタ切替え型の移相器であって、
中央部に空き領域を有する平面型のインダクタの前記空き領域に、金属部材、又は、前記誘電体基板の比誘電率より高い比誘電率の誘電部材が配置されている、ことを特徴とする移相器。
【請求項４】
中央部に空き領域を有する平面型のインダクタとキャパシタのＬＣ共振回路が共振型スイッチを構成し、
前記インダクタの空き領域に、他の導電部材と接続されない状態の金属部材が配置されている、ことを特徴とする移相器。
【請求項５】
中央部に空き領域を有する平面型のインダクタとキャパシタのＬＣ共振回路が共振型スイッチを構成し、
前記インダクタの空き領域に、前記キャパシタが配置されている、ことを特徴とする移相器。
【請求項６】
請求項１乃至５のいずれか一記載の移相器を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００８−１７２０７５（Ｐ２００８−１７２０７５Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−４５８８（Ｐ２００７−４５８８）
【出願日】平成１９年１月１２日（２００７．１．１２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月１２日（２００７．１．１２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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