半導体装置
【課題】新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができるDC/DCコンバータを提供する。
【解決手段】非絶縁型のDC/DCコンバータにおいて、ローサイドMOSFET3のゲートを駆動するローサイド用のプリドライバ5の基準電位は、ハイサイドMOSFET2とローサイドMOSFET3とを通る主回路以外から印加されていることで、主回路の寄生インダクタンスの合計は大きくすることなく、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスが大きくなり、部品追加や駆動方式の変更をせずに、ローサイドMOSFET3のゲートの負電位駆動ができ、セルフターンオン現象を防止できる。
【解決手段】非絶縁型のDC/DCコンバータにおいて、ローサイドMOSFET3のゲートを駆動するローサイド用のプリドライバ5の基準電位は、ハイサイドMOSFET2とローサイドMOSFET3とを通る主回路以外から印加されていることで、主回路の寄生インダクタンスの合計は大きくすることなく、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスが大きくなり、部品追加や駆動方式の変更をせずに、ローサイドMOSFET3のゲートの負電位駆動ができ、セルフターンオン現象を防止できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、非絶縁型のDC/DCコンバータの技術に関し、特に、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式に適用して有効な技術に関する。
【背景技術】
【0002】
例えば、デスクトップPCやノートPC、ゲーム機等の電源回路に用いられている非絶縁型のDC/DCコンバータは、駆動するCPU(Central Processing Unit)やMPU(Micro Processing Unit)の大電流化や受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波化の傾向にある。上記DC/DCコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、これらのスイッチはパワーMOSFETがそれぞれ用いられている。
【0003】
これらのスイッチは、ハイサイドとローサイドとを同期を取りながら交互にON/OFFすることにより、電圧変換を行っている。ハイサイドスイッチは、DC/DCコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。
【0004】
また、最近のDC/DCコンバータでは、チップ間の寄生インダクタンスを小さくし、高速応答・小型化に対応するため、ハイサイドスイッチとローサイドスイッチ及びそれらを駆動するドライバICを1パッケージ化した、システムインパッケージ化の傾向がある。
【0005】
図10は、従来のシステムインパッケージを用いたDC/DCコンバータの回路図を示す。システムインパッケージ1は、ハイサイドMOSFET2、ローサイドMOSFET3、それぞれのMOSFETを駆動するプリドライバ4,5からなる構成になっている。ここで、プリドライバ4,5はドライバIC6に1チップ化されており、上記ハイサイドMOSFET2、ローサイドMOSFET3、ドライバIC6の3チップが1つのパッケージに搭載された構成になっている。
【0006】
上記システムインパッケージを用いたDC/DCコンバータの動作原理及び各構成要素について説明する。PWMコントローラ11から、PWM信号が入力されることで、プリドライバ4,5が配線7,9を介してハイサイドMOSFET2及びローサイドMOSFET3のゲートを駆動する。プリドライバ4,5には、ハイサイドMOSFET2及びローサイドMOSFET3のソース電位が、配線8,10を介して伝えられており、各ゲート電圧はソース電位を基準に与えられる。ハイサイドMOSFET2とローサイドMOSFET3のオン期間の割合によって、入力コンデンサ14を介して、入力端子25に入力された電圧(VIN)は所望の電圧に変換され、出力端子26に出力される。出力された電圧は、チョークコイル13及び出力コンデンサ12により平滑化され、出力電圧(VOUT)が出力される。また、パワーグラウンド29に繋がるパワーグラウンド端子27、ロジックグラウンド30に繋がるロジックグラウンド端子28がそれぞれ設けられている。
【0007】
図11は、従来のDC/DCコンバータ向けシステムインパッケージの構成例を示す(例えば特許文献1)。パッケージは、ノンリード表面実装パッケージの1つである、QFN(Quad Flat Non−leaded package)パッケージを使用している。パッケージのタブは15,16,17の3つに分かれており、ハイサイドMOSFET2、ローサイドMOSFET3、ドライバIC6がそれぞれ搭載されている。ハイサイドMOSFET2には、ソースパッド18及びゲートパッド19が設けられ、ドライバIC6とワイヤによる配線7,8を介して接続されている。また、ローサイドMOSFET3とは、ワイヤによる配線23及びタブ16を介して接続されている。ローサイドMOSFET3には、ソースパッド20,22及びゲートパッド21が設けられ、ドライバIC6とワイヤによる配線9,10を介して接続されている。また、ワイヤによる配線24を介してパワーグラウンド端子27に接続されている。また、ドライバIC6が搭載されているタブ17は、ロジックグラウンド端子28を介してロジックグラウンド30に接続されている。
【0008】
次に、主回路の寄生インダクタンスの影響について説明する。図12は、従来のDC/DCコンバータの回路構成の一部をとり出したもので、L1〜L6は主回路の寄生インダクタンスを示す。ここで、L1は、入力電源(Vin)とハイサイドMOSFET2のドレインの間の寄生インダクタンス、すなわち入力コンデンサ14からシステムインパッケージ1の入力端子25までのプリント基板の配線インダクタンスとハイサイドMOSFET3の搭載されたタブ15の寄生インダクタンスの合計を示す。L2は、ハイサイドMOSFET2のソースとプリドライバ4の基準電位の間の寄生インダクタンス、すなわちハイサイドMOSFET2のソース電極の寄生インダクタンスを示す。L3は、ハイサイドMOSFET2のソースと出力端子26の間の寄生インダクタンス、すなわちハイサイドMOSFET2のソースのワイヤ(配線23)の寄生インダクタンスを示す。L4は、出力端子26とローサイドMOSFET3のドレインの間の寄生インダクタンス、すなわちローサイドMOSFET3の搭載されたタブ16の寄生インダクタンスを示す。L5は、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンス、すなわちローサイドMOSFET3のソース電極の寄生インダクタンスを示す。L6は、ローサイドMOSFETのソースとパワーグラウンド29の間の寄生インダクタンス、すなわちローサイドMOSFET3のソースのワイヤ(配線24)の寄生インダクタンスとシステムインパッケージ1のパワーグラウンド端子27から入力コンデンサ14までのプリント基板の配線インダクタンスの合計を示す。
【0009】
従来より、DC/DCコンバータの低損失化のためには、主回路インダクタンスの合計(L1+L2+・・・L6)や、ハイサイドMOSFET2とプリドライバ4の基準電位の間の寄生インダクタンスL2を低減することが効果的であることが知られている。
【0010】
システムインパッケージでは、ハイサイドMOSFET2及びローサイドMOSFET3を1パッケージ化しているために、主回路インダクタンスの合計が低減でき、さらにプリドライバ4の基準電位をハイサイドMOSFET2のソース電極上からワイヤ(配線8)を用いてとっているので、L2がソース電極の寄生インダクタンスだけになり、非常に小さくすることができている。
【0011】
ところが、上記DC/DCコンバータにおいては、セルフターンオン現象という問題が生じる。セルフターンオンとは、ローサイドMOSFETがオフ状態で、ハイサイドMOSFETがオンすると、ローサイドMOSFETのドレイン電圧が上昇し、その電圧変化に伴い、ローサイドMOSFETのゲート−ドレイン間の帰還容量を介して、ローサイドMOSFETのゲート−ソース間に充電電流が流れ、ローサイドMOSFETのゲート電圧が上昇し、しきい値電圧を超えてローサイドMOSFETが誤点弧してしまう現象である。
【0012】
図13は、ローサイドMOSFETのゲート−ソース間電圧Vgsの計算結果を示す。図13のように、ローサイドMOSFETがオフした後、ハイサイドMOSFETがオンするのにつられて、ローサイドMOSFETのゲート電圧が上昇しているのがわかる。セルフターンオンが生じると、ハイサイドMOSFETからローサイドMOSFETへ大きな貫通電流が流れ、変換効率が大幅に低下する。実際のローサイドMOSFETは、セルフターンオンを起こさないように、ある程度高いしきい値電圧を持つMOSFETを使用する必要があり、そのために導通損失が大きくなり、高効率化ができないという問題がある。
【0013】
上記セルフターンオン現象を防止する技術として、例えば特許文献2では、ローサイドスイッチのゲート電圧を負電位で駆動することで、ローサイドスイッチのゲート電圧が上昇しても、しきい値電圧を超えずセルフターンオンを防止できる技術を提供している。また、特許文献3では、ローサイドMOSFETのゲート−ソース間に補助スイッチを設け、ローサイドスイッチのゲート電圧が上昇する際には、補助スイッチを導通させることでゲート−ソース間を短絡し、ゲート電圧が上昇するのを防止する技術を提供している。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2004−342735号公報
【特許文献2】特開2004−15974号公報
【特許文献3】特開2002−290224号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
ところが、上記特許文献2や特許文献3の技術では、セルフターンオン現象を防止するために、負電位を発生するための回路や、補助スイッチが新たに必要であり、追加部品や駆動方式の変更が必要であるという問題があった。
【0016】
そこで、本発明の目的は、上記問題点を解決し、非絶縁型のDC/DCコンバータ、特にDC/DCコンバータ用のシステムインパッケージにおいて、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチを駆動するハイサイド用プリドライバと、ローサイドスイッチを駆動するローサイド用プリドライバとを有する非絶縁型のDC/DCコンバータに適用され、ローサイドスイッチのゲートを駆動するローサイド用プリドライバの基準電位は、ハイサイドスイッチとローサイドスイッチとを通る主回路以外から印加されていることを特徴とする。
【0020】
また、本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチを駆動するハイサイド用プリドライバ及びローサイドスイッチを駆動するローサイド用プリドライバを1チップ化したドライバICとを、1パッケージ化したシステムインパッケージを用いた非絶縁型のDC/DCコンバータに適用され、前記DC/DCコンバータと同様の特徴を有する。
【発明の効果】
【0021】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0022】
本発明によれば、非絶縁型のDC/DCコンバータ、特にDC/DCコンバータ用のシステムインパッケージにおいて、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができ、システムの低損失化を実現することが可能となる。
【図面の簡単な説明】
【0023】
【図1】本発明の実施の形態1のシステムインパッケージを用いたDC/DCコンバータを示す回路図である。
【図2】本発明の実施の形態1のDC/DCコンバータにおける主回路の寄生インダクタンスを示す図である。
【図3】本発明の実施の形態1のDC/DCコンバータにおいて、セルフターンオン防止効果を説明するためのローサイドMOSFETのゲート−ソース間電圧Vgsの計算結果を示す図である。
【図4】本発明の実施の形態1のDC/DCコンバータにおいて、システムインパッケージの構成例を示す図である。
【図5】本発明の実施の形態1のDC/DCコンバータにおいて、システムインパッケージの別の構成例を示す図である。
【図6】本発明の実施の形態2のディスクリートデバイスを用いたDC/DCコンバータを示す回路図である。
【図7】本発明の実施の形態2のDC/DCコンバータにおいて、プリント基板の配線パターンの一例を示す図である。
【図8】本発明の実施の形態3の補助ショットキーバリアダイオードを内蔵したDC/DCコンバータを示す回路図である。
【図9】本発明の実施の形態3のDC/DCコンバータにおいて、補助ショットキーバリアダイオード内蔵のローサイドMOSFETの断面構造の一例を示す図である。
【図10】従来のシステムインパッケージを用いたDC/DCコンバータを示す回路図である。
【図11】従来のDC/DCコンバータにおいて、システムインパッケージの構成例を示す図である。
【図12】従来のDC/DCコンバータにおける主回路の寄生インダクタンスを示す図である。
【図13】従来のDC/DCコンバータにおいて、セルフターンオン現象を説明するためのローサイドMOSFETのゲート−ソース間電圧Vgsの計算結果を示す図である。
【図14】従来のDC/DCコンバータにおいて、(a)(b)はセルフターンオン現象時における寄生インダクタンスの影響を示す図である。
【図15】従来のディスクリートデバイスを用いたDC/DCコンバータにおいて、プリント基板の配線パターンの一例を示す図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、前述した従来の技術(図10,図11,図12)と同一の部材にも同様に、原則として同一の符号を付して説明を省略する。
【0025】
(実施の形態1)
図1は、本発明の実施の形態1のシステムインパッケージを用いたDC/DCコンバータの回路図を示す。本実施の形態のDC/DCコンバータにおいて、システムインパッケージ1は、ハイサイドMOSFET(ハイサイドスイッチ)2と、ローサイドMOSFET(ローサイドスイッチ)3と、ハイサイドMOSFET2のゲートを駆動するハイサイド用のプリドライバ4と、ローサイドMOSFET3のゲートを駆動するローサイド用のプリドライバ5からなり、プリドライバ4,5はドライバIC6に1チップ化されており、ハイサイドMOSFET2、ローサイドMOSFET3、ドライバIC6の3チップが1つのパッケージに搭載された構成になっている。
【0026】
上記システムインパッケージ1を用いたDC/DCコンバータの動作原理及び各構成要素については、前述した従来の図10に示すDC/DCコンバータと同様であるので、ここでの詳細な説明は省略する。
【0027】
本実施の形態のDC/DCコンバータにおける特徴は、ローサイドMOSFET3を駆動するプリドライバ5の基準電位を、入力コンデンサ14、ハイサイドMOSFET2、ローサイドMOSFET3をつなぐ主回路からとるのではなく、配線31を用いてロジックグラウンド30からとっていることである。すなわち、ローサイド用のプリドライバ5の基準電位は、ハイサイドMOSFET2とローサイドMOSFET3とを通る主回路以外から印加されている。
【0028】
図2は、本実施の形態1のDC/DCコンバータにおける主回路の寄生インダクタンスを示す。本実施の形態1の特徴は、図2のような回路構成にすることで、主回路の寄生インダクタンスの合計は大きくすることなく、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスをL5+L6と大きくしていることである。
【0029】
ここで、従来(図12)のDC/DCコンバータにおいて、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスの影響について、図14にて説明する。ローサイドMOSFET3がオフすると、電流はローサイドMOSFET3からローサイドMOSFET3の内蔵ダイオードに転流し、オフ状態では図14(a)で示す矢印の向きに電流は流れている。ここで、ハイサイドMOSFET2がオンし始めると、ローサイドMOSFET3の内蔵ダイオードの電流は減少し始めるために、寄生インダクタンスL5の両端には図14(b)の向きに、誘導起電力L5×dI/dtが生じる。ここで、プリドライバ5の出力電圧は0Vであるために、ローサイドMOSFET3のゲート−ソース間にかかる電圧は、−L5×dI/dtと負電位になる。
【0030】
図3は、L5を変えた場合のローサイドMOSFET3のゲート−ソース間電圧Vgsの計算結果を示す。図3のようにL5を大きくすることで、ゲート電圧が負電位になり、その後、セルフターンオン現象によりゲート電圧が持ち上がっても、電圧の上昇を抑えることができ、セルフターンオンが防止できる。このように、寄生インダクタンスL5を大きくすることができれば、外部回路等を設けることなくゲートの負電位駆動が実現でき、セルフターンオンを防止することができる。従来のシステムインパッケージでは、プリドライバ5の基準電位をローサイドMOSFET3のソース電極上からワイヤによる配線10を用いてとっているので、L5はソース電極の寄生インダクタンスだけとなり、非常に小さくなっていた。
【0031】
そこで、本実施の形態1では、プリドライバ5の基準電位をロジックグラウンド30からとることで、比較的寄生インダクタンスの大きいL6もソースと基準電位間の寄生インダクタンスにできるため、負電位駆動の効果を大きくし、セルフターンオン防止を実現できる。また、L5を大きくすることで、主回路の寄生インダクタンスの合計が大きくなってしまうと全体の損失が大きくなってしまうが、本実施の形態1では、プリドライバ5の基準電位をロジックグラウンド30からとることで、主回路の寄生インダクタンスの合計を大きくすることなく、ローサイドMOSFET3のソースと基準電位間の寄生インダクタンスのみを大きくできる手法を提供している。
【0032】
図4及び図5は、本実施の形態1を実現するシステムインパッケージの構成例を示す。従来(図10,図11)のシステムインパッケージのドライバIC6では、ローサイドMOSFET3のプリドライバ5の基準電位はフローティングになっており、基準電位のパッド34とローサイドMOSFET3のソースパッド22をワイヤによる配線10で接続することで、電位を固定している。本実施の形態1では、プリドライバ5の基準電位をロジックグラウンド30からとるために、図4ではドライバIC6内のチップ内配線32を用いて、図5ではロジックグラウンドのタブ17にワイヤによる配線33を用いて、それぞれ基準電位とロジックグラウンドを接続している。
【0033】
以上説明したように、本実施の形態1によれば、ローサイドMOSFET3を駆動するプリドライバ5の基準電位を、ドライバIC6内のチップ内配線32や、ロジックグラウンドのタブ17に接続するワイヤによる配線33を用いて、ロジックグラウンド30からとることで、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現できる。
【0034】
(実施の形態2)
図6は、本発明の実施の形態2のディスクリートデバイスを用いたDC/DCコンバータの回路図を示す。本実施の形態2では、プリドライバ5の基準電位を、配線35により入力コンデンサ14のグラウンド側端子の直近でとることを特徴としている。本実施の形態2は、システムインパッケージではなく、従来のディスクリートデバイスを用いたDC/DCコンバータに好適な技術である。
【0035】
図7は、本実施の形態2のディスクリートデバイスを用いた際のプリント基板の配線パターンの一例を示したもので、プリドライバ5の基準電位をプリント基板の配線パターンによる配線35により入力コンデンサ14のグラウンド端子側の直近からとっている。従来は、図15のように配線10によりローサイドMOSFET3のソースの近くからとっている。
【0036】
なお、図7,図15では、わかり易くするために平面的な配線で接続しているが、実際のプリント基板は多層配線であり、ドライバIC6からの配線は最短距離で結ぶような配線になっており、各端子の直化で接続されている。また、ディスクリートデバイスの場合、ドライバIC6はPWMコントローラ11と1チップ化されている場合が多く、ピン数やパッケージ等は図と異なっている。
【0037】
以上により、本実施の形態2によれば、プリドライバ5の基準電位を配線35により入力コンデンサ14のグラウンド端子側の直近からとることで、前記実施の形態1と同様に、主回路の寄生インダクタンスの合計を大きくすることなく、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスが大きくできるために、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現できる。
【0038】
(実施の形態3)
図8は、本発明の実施の形態3の補助ショットキーバリアダイオードを内蔵したDC/DCコンバータの回路図を示す。本実施の形態3では、ローサイドMOSFET3のゲート−ソース間に補助ショットキーバリアダイオード(SBD)36が内蔵されていることが特徴である。本発明では、セルフターンオン時の一瞬だけではあるが、ゲート電圧が負電位になり、その際にプリドライバ5の出力電圧も負電位になるために、ドライバIC6内のpn接合が動作し、プリドライバ5が誤動作や破壊を生じる可能性がある。
【0039】
そこで、本実施の形態3では、上記誤動作を防止するために、ローサイドMOSFET3のゲート−ソース間に補助SBD36を内蔵することで、ゲート電圧を補助SBD36の順方向電圧である−Vfでクランプすることが特徴である。一般的にSBDの順方向電圧は、pn接合の順方向電圧に対して低いので、SBDの順方向電圧−Vfでゲート電圧をクランプすることで、ドライバIC6内のpn接合の誤動作は防止できる。
【0040】
図9は、補助SBD36を内蔵したローサイドMOSFET3の断面構造の一例を示す。本実施の形態3では、トレンチ型の縦型MOSFETの構造を示しているが、プレーナ型や横型MOSFETにも適応できる。トレンチ型MOSFETの構造は、n+基板37上のn−エピタキシャル層38中にトレンチゲート、チャネル層39が形成され、トレンチゲート内にはゲート絶縁膜42を介してポリシリコン電極41が形成されている。また、チャネル層39内にはn+層44とボディーコンタクトを取るためのp+層43が形成される。表面には、例えばアルミニウムによる電極46が形成され、電極46間は厚い絶縁膜45で分離されている。SBDは、デバイス周辺部に形成されており、周辺耐圧を出すための深いp型ウエル層40内に、p+層43とショットキー接合47が設けられている。
【0041】
本デバイスを形成するためには、ショットキー接合47をとるためのホト工程を追加するだけで、簡便に補助SBD36を内蔵することができる。
【0042】
以上により、本実施の形態3によれば、ローサイドMOSFET3のゲート−ソース間に補助SBD36を内蔵することで、前記実施の形態1と同様に、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現でき、これに加えてプリドライバ5の誤動作や破壊を防止できる。
【0043】
以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0044】
本発明は、非絶縁型のDC/DCコンバータの技術に関し、特にDC/DCコンバータ用のシステムインパッケージやディスクリートデバイスに用い、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式に利用可能である。
【符号の説明】
【0045】
1…システムインパッケージ、2…ハイサイドMOSFET、3…ローサイドMOSFET、4,5…プリドライバ、6…ドライバIC、7,8,9,10,23,24,31,33,35…配線、11…PWMコントローラ、12…出力コンデンサ、13…チョークコイル、14…入力コンデンサ、15,16,17…タブ、18,20,22…ソースパッド、19,21…ゲートパッド、25…入力端子、26…出力端子、27…パワーグラウンド端子、28…ロジックグラウンド端子、29…パワーグラウンド、30…ロジックグラウンド、32…チップ内配線、34…基準電位のパッド、36…補助ショットキーバリアダイオード、37…n+基板、38…n−エピタキシャル層、39…チャネル層、40…p型ウエル層、41…ポリシリコン電極、42…ゲート絶縁膜、43…p+層、44…n+層、45…絶縁膜、46…電極、47…ショットキー接合、L1,L2,L3,L4,L5,L6…主回路の寄生インダクタンス。
【技術分野】
【0001】
本発明は、非絶縁型のDC/DCコンバータの技術に関し、特に、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式に適用して有効な技術に関する。
【背景技術】
【0002】
例えば、デスクトップPCやノートPC、ゲーム機等の電源回路に用いられている非絶縁型のDC/DCコンバータは、駆動するCPU(Central Processing Unit)やMPU(Micro Processing Unit)の大電流化や受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波化の傾向にある。上記DC/DCコンバータは、ハイサイドスイッチとローサイドスイッチで構成され、これらのスイッチはパワーMOSFETがそれぞれ用いられている。
【0003】
これらのスイッチは、ハイサイドとローサイドとを同期を取りながら交互にON/OFFすることにより、電圧変換を行っている。ハイサイドスイッチは、DC/DCコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。
【0004】
また、最近のDC/DCコンバータでは、チップ間の寄生インダクタンスを小さくし、高速応答・小型化に対応するため、ハイサイドスイッチとローサイドスイッチ及びそれらを駆動するドライバICを1パッケージ化した、システムインパッケージ化の傾向がある。
【0005】
図10は、従来のシステムインパッケージを用いたDC/DCコンバータの回路図を示す。システムインパッケージ1は、ハイサイドMOSFET2、ローサイドMOSFET3、それぞれのMOSFETを駆動するプリドライバ4,5からなる構成になっている。ここで、プリドライバ4,5はドライバIC6に1チップ化されており、上記ハイサイドMOSFET2、ローサイドMOSFET3、ドライバIC6の3チップが1つのパッケージに搭載された構成になっている。
【0006】
上記システムインパッケージを用いたDC/DCコンバータの動作原理及び各構成要素について説明する。PWMコントローラ11から、PWM信号が入力されることで、プリドライバ4,5が配線7,9を介してハイサイドMOSFET2及びローサイドMOSFET3のゲートを駆動する。プリドライバ4,5には、ハイサイドMOSFET2及びローサイドMOSFET3のソース電位が、配線8,10を介して伝えられており、各ゲート電圧はソース電位を基準に与えられる。ハイサイドMOSFET2とローサイドMOSFET3のオン期間の割合によって、入力コンデンサ14を介して、入力端子25に入力された電圧(VIN)は所望の電圧に変換され、出力端子26に出力される。出力された電圧は、チョークコイル13及び出力コンデンサ12により平滑化され、出力電圧(VOUT)が出力される。また、パワーグラウンド29に繋がるパワーグラウンド端子27、ロジックグラウンド30に繋がるロジックグラウンド端子28がそれぞれ設けられている。
【0007】
図11は、従来のDC/DCコンバータ向けシステムインパッケージの構成例を示す(例えば特許文献1)。パッケージは、ノンリード表面実装パッケージの1つである、QFN(Quad Flat Non−leaded package)パッケージを使用している。パッケージのタブは15,16,17の3つに分かれており、ハイサイドMOSFET2、ローサイドMOSFET3、ドライバIC6がそれぞれ搭載されている。ハイサイドMOSFET2には、ソースパッド18及びゲートパッド19が設けられ、ドライバIC6とワイヤによる配線7,8を介して接続されている。また、ローサイドMOSFET3とは、ワイヤによる配線23及びタブ16を介して接続されている。ローサイドMOSFET3には、ソースパッド20,22及びゲートパッド21が設けられ、ドライバIC6とワイヤによる配線9,10を介して接続されている。また、ワイヤによる配線24を介してパワーグラウンド端子27に接続されている。また、ドライバIC6が搭載されているタブ17は、ロジックグラウンド端子28を介してロジックグラウンド30に接続されている。
【0008】
次に、主回路の寄生インダクタンスの影響について説明する。図12は、従来のDC/DCコンバータの回路構成の一部をとり出したもので、L1〜L6は主回路の寄生インダクタンスを示す。ここで、L1は、入力電源(Vin)とハイサイドMOSFET2のドレインの間の寄生インダクタンス、すなわち入力コンデンサ14からシステムインパッケージ1の入力端子25までのプリント基板の配線インダクタンスとハイサイドMOSFET3の搭載されたタブ15の寄生インダクタンスの合計を示す。L2は、ハイサイドMOSFET2のソースとプリドライバ4の基準電位の間の寄生インダクタンス、すなわちハイサイドMOSFET2のソース電極の寄生インダクタンスを示す。L3は、ハイサイドMOSFET2のソースと出力端子26の間の寄生インダクタンス、すなわちハイサイドMOSFET2のソースのワイヤ(配線23)の寄生インダクタンスを示す。L4は、出力端子26とローサイドMOSFET3のドレインの間の寄生インダクタンス、すなわちローサイドMOSFET3の搭載されたタブ16の寄生インダクタンスを示す。L5は、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンス、すなわちローサイドMOSFET3のソース電極の寄生インダクタンスを示す。L6は、ローサイドMOSFETのソースとパワーグラウンド29の間の寄生インダクタンス、すなわちローサイドMOSFET3のソースのワイヤ(配線24)の寄生インダクタンスとシステムインパッケージ1のパワーグラウンド端子27から入力コンデンサ14までのプリント基板の配線インダクタンスの合計を示す。
【0009】
従来より、DC/DCコンバータの低損失化のためには、主回路インダクタンスの合計(L1+L2+・・・L6)や、ハイサイドMOSFET2とプリドライバ4の基準電位の間の寄生インダクタンスL2を低減することが効果的であることが知られている。
【0010】
システムインパッケージでは、ハイサイドMOSFET2及びローサイドMOSFET3を1パッケージ化しているために、主回路インダクタンスの合計が低減でき、さらにプリドライバ4の基準電位をハイサイドMOSFET2のソース電極上からワイヤ(配線8)を用いてとっているので、L2がソース電極の寄生インダクタンスだけになり、非常に小さくすることができている。
【0011】
ところが、上記DC/DCコンバータにおいては、セルフターンオン現象という問題が生じる。セルフターンオンとは、ローサイドMOSFETがオフ状態で、ハイサイドMOSFETがオンすると、ローサイドMOSFETのドレイン電圧が上昇し、その電圧変化に伴い、ローサイドMOSFETのゲート−ドレイン間の帰還容量を介して、ローサイドMOSFETのゲート−ソース間に充電電流が流れ、ローサイドMOSFETのゲート電圧が上昇し、しきい値電圧を超えてローサイドMOSFETが誤点弧してしまう現象である。
【0012】
図13は、ローサイドMOSFETのゲート−ソース間電圧Vgsの計算結果を示す。図13のように、ローサイドMOSFETがオフした後、ハイサイドMOSFETがオンするのにつられて、ローサイドMOSFETのゲート電圧が上昇しているのがわかる。セルフターンオンが生じると、ハイサイドMOSFETからローサイドMOSFETへ大きな貫通電流が流れ、変換効率が大幅に低下する。実際のローサイドMOSFETは、セルフターンオンを起こさないように、ある程度高いしきい値電圧を持つMOSFETを使用する必要があり、そのために導通損失が大きくなり、高効率化ができないという問題がある。
【0013】
上記セルフターンオン現象を防止する技術として、例えば特許文献2では、ローサイドスイッチのゲート電圧を負電位で駆動することで、ローサイドスイッチのゲート電圧が上昇しても、しきい値電圧を超えずセルフターンオンを防止できる技術を提供している。また、特許文献3では、ローサイドMOSFETのゲート−ソース間に補助スイッチを設け、ローサイドスイッチのゲート電圧が上昇する際には、補助スイッチを導通させることでゲート−ソース間を短絡し、ゲート電圧が上昇するのを防止する技術を提供している。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2004−342735号公報
【特許文献2】特開2004−15974号公報
【特許文献3】特開2002−290224号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
ところが、上記特許文献2や特許文献3の技術では、セルフターンオン現象を防止するために、負電位を発生するための回路や、補助スイッチが新たに必要であり、追加部品や駆動方式の変更が必要であるという問題があった。
【0016】
そこで、本発明の目的は、上記問題点を解決し、非絶縁型のDC/DCコンバータ、特にDC/DCコンバータ用のシステムインパッケージにおいて、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチを駆動するハイサイド用プリドライバと、ローサイドスイッチを駆動するローサイド用プリドライバとを有する非絶縁型のDC/DCコンバータに適用され、ローサイドスイッチのゲートを駆動するローサイド用プリドライバの基準電位は、ハイサイドスイッチとローサイドスイッチとを通る主回路以外から印加されていることを特徴とする。
【0020】
また、本発明は、ハイサイドスイッチと、ローサイドスイッチと、ハイサイドスイッチを駆動するハイサイド用プリドライバ及びローサイドスイッチを駆動するローサイド用プリドライバを1チップ化したドライバICとを、1パッケージ化したシステムインパッケージを用いた非絶縁型のDC/DCコンバータに適用され、前記DC/DCコンバータと同様の特徴を有する。
【発明の効果】
【0021】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0022】
本発明によれば、非絶縁型のDC/DCコンバータ、特にDC/DCコンバータ用のシステムインパッケージにおいて、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができ、システムの低損失化を実現することが可能となる。
【図面の簡単な説明】
【0023】
【図1】本発明の実施の形態1のシステムインパッケージを用いたDC/DCコンバータを示す回路図である。
【図2】本発明の実施の形態1のDC/DCコンバータにおける主回路の寄生インダクタンスを示す図である。
【図3】本発明の実施の形態1のDC/DCコンバータにおいて、セルフターンオン防止効果を説明するためのローサイドMOSFETのゲート−ソース間電圧Vgsの計算結果を示す図である。
【図4】本発明の実施の形態1のDC/DCコンバータにおいて、システムインパッケージの構成例を示す図である。
【図5】本発明の実施の形態1のDC/DCコンバータにおいて、システムインパッケージの別の構成例を示す図である。
【図6】本発明の実施の形態2のディスクリートデバイスを用いたDC/DCコンバータを示す回路図である。
【図7】本発明の実施の形態2のDC/DCコンバータにおいて、プリント基板の配線パターンの一例を示す図である。
【図8】本発明の実施の形態3の補助ショットキーバリアダイオードを内蔵したDC/DCコンバータを示す回路図である。
【図9】本発明の実施の形態3のDC/DCコンバータにおいて、補助ショットキーバリアダイオード内蔵のローサイドMOSFETの断面構造の一例を示す図である。
【図10】従来のシステムインパッケージを用いたDC/DCコンバータを示す回路図である。
【図11】従来のDC/DCコンバータにおいて、システムインパッケージの構成例を示す図である。
【図12】従来のDC/DCコンバータにおける主回路の寄生インダクタンスを示す図である。
【図13】従来のDC/DCコンバータにおいて、セルフターンオン現象を説明するためのローサイドMOSFETのゲート−ソース間電圧Vgsの計算結果を示す図である。
【図14】従来のDC/DCコンバータにおいて、(a)(b)はセルフターンオン現象時における寄生インダクタンスの影響を示す図である。
【図15】従来のディスクリートデバイスを用いたDC/DCコンバータにおいて、プリント基板の配線パターンの一例を示す図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、前述した従来の技術(図10,図11,図12)と同一の部材にも同様に、原則として同一の符号を付して説明を省略する。
【0025】
(実施の形態1)
図1は、本発明の実施の形態1のシステムインパッケージを用いたDC/DCコンバータの回路図を示す。本実施の形態のDC/DCコンバータにおいて、システムインパッケージ1は、ハイサイドMOSFET(ハイサイドスイッチ)2と、ローサイドMOSFET(ローサイドスイッチ)3と、ハイサイドMOSFET2のゲートを駆動するハイサイド用のプリドライバ4と、ローサイドMOSFET3のゲートを駆動するローサイド用のプリドライバ5からなり、プリドライバ4,5はドライバIC6に1チップ化されており、ハイサイドMOSFET2、ローサイドMOSFET3、ドライバIC6の3チップが1つのパッケージに搭載された構成になっている。
【0026】
上記システムインパッケージ1を用いたDC/DCコンバータの動作原理及び各構成要素については、前述した従来の図10に示すDC/DCコンバータと同様であるので、ここでの詳細な説明は省略する。
【0027】
本実施の形態のDC/DCコンバータにおける特徴は、ローサイドMOSFET3を駆動するプリドライバ5の基準電位を、入力コンデンサ14、ハイサイドMOSFET2、ローサイドMOSFET3をつなぐ主回路からとるのではなく、配線31を用いてロジックグラウンド30からとっていることである。すなわち、ローサイド用のプリドライバ5の基準電位は、ハイサイドMOSFET2とローサイドMOSFET3とを通る主回路以外から印加されている。
【0028】
図2は、本実施の形態1のDC/DCコンバータにおける主回路の寄生インダクタンスを示す。本実施の形態1の特徴は、図2のような回路構成にすることで、主回路の寄生インダクタンスの合計は大きくすることなく、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスをL5+L6と大きくしていることである。
【0029】
ここで、従来(図12)のDC/DCコンバータにおいて、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスの影響について、図14にて説明する。ローサイドMOSFET3がオフすると、電流はローサイドMOSFET3からローサイドMOSFET3の内蔵ダイオードに転流し、オフ状態では図14(a)で示す矢印の向きに電流は流れている。ここで、ハイサイドMOSFET2がオンし始めると、ローサイドMOSFET3の内蔵ダイオードの電流は減少し始めるために、寄生インダクタンスL5の両端には図14(b)の向きに、誘導起電力L5×dI/dtが生じる。ここで、プリドライバ5の出力電圧は0Vであるために、ローサイドMOSFET3のゲート−ソース間にかかる電圧は、−L5×dI/dtと負電位になる。
【0030】
図3は、L5を変えた場合のローサイドMOSFET3のゲート−ソース間電圧Vgsの計算結果を示す。図3のようにL5を大きくすることで、ゲート電圧が負電位になり、その後、セルフターンオン現象によりゲート電圧が持ち上がっても、電圧の上昇を抑えることができ、セルフターンオンが防止できる。このように、寄生インダクタンスL5を大きくすることができれば、外部回路等を設けることなくゲートの負電位駆動が実現でき、セルフターンオンを防止することができる。従来のシステムインパッケージでは、プリドライバ5の基準電位をローサイドMOSFET3のソース電極上からワイヤによる配線10を用いてとっているので、L5はソース電極の寄生インダクタンスだけとなり、非常に小さくなっていた。
【0031】
そこで、本実施の形態1では、プリドライバ5の基準電位をロジックグラウンド30からとることで、比較的寄生インダクタンスの大きいL6もソースと基準電位間の寄生インダクタンスにできるため、負電位駆動の効果を大きくし、セルフターンオン防止を実現できる。また、L5を大きくすることで、主回路の寄生インダクタンスの合計が大きくなってしまうと全体の損失が大きくなってしまうが、本実施の形態1では、プリドライバ5の基準電位をロジックグラウンド30からとることで、主回路の寄生インダクタンスの合計を大きくすることなく、ローサイドMOSFET3のソースと基準電位間の寄生インダクタンスのみを大きくできる手法を提供している。
【0032】
図4及び図5は、本実施の形態1を実現するシステムインパッケージの構成例を示す。従来(図10,図11)のシステムインパッケージのドライバIC6では、ローサイドMOSFET3のプリドライバ5の基準電位はフローティングになっており、基準電位のパッド34とローサイドMOSFET3のソースパッド22をワイヤによる配線10で接続することで、電位を固定している。本実施の形態1では、プリドライバ5の基準電位をロジックグラウンド30からとるために、図4ではドライバIC6内のチップ内配線32を用いて、図5ではロジックグラウンドのタブ17にワイヤによる配線33を用いて、それぞれ基準電位とロジックグラウンドを接続している。
【0033】
以上説明したように、本実施の形態1によれば、ローサイドMOSFET3を駆動するプリドライバ5の基準電位を、ドライバIC6内のチップ内配線32や、ロジックグラウンドのタブ17に接続するワイヤによる配線33を用いて、ロジックグラウンド30からとることで、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現できる。
【0034】
(実施の形態2)
図6は、本発明の実施の形態2のディスクリートデバイスを用いたDC/DCコンバータの回路図を示す。本実施の形態2では、プリドライバ5の基準電位を、配線35により入力コンデンサ14のグラウンド側端子の直近でとることを特徴としている。本実施の形態2は、システムインパッケージではなく、従来のディスクリートデバイスを用いたDC/DCコンバータに好適な技術である。
【0035】
図7は、本実施の形態2のディスクリートデバイスを用いた際のプリント基板の配線パターンの一例を示したもので、プリドライバ5の基準電位をプリント基板の配線パターンによる配線35により入力コンデンサ14のグラウンド端子側の直近からとっている。従来は、図15のように配線10によりローサイドMOSFET3のソースの近くからとっている。
【0036】
なお、図7,図15では、わかり易くするために平面的な配線で接続しているが、実際のプリント基板は多層配線であり、ドライバIC6からの配線は最短距離で結ぶような配線になっており、各端子の直化で接続されている。また、ディスクリートデバイスの場合、ドライバIC6はPWMコントローラ11と1チップ化されている場合が多く、ピン数やパッケージ等は図と異なっている。
【0037】
以上により、本実施の形態2によれば、プリドライバ5の基準電位を配線35により入力コンデンサ14のグラウンド端子側の直近からとることで、前記実施の形態1と同様に、主回路の寄生インダクタンスの合計を大きくすることなく、ローサイドMOSFET3のソースとプリドライバ5の基準電位の間の寄生インダクタンスが大きくできるために、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現できる。
【0038】
(実施の形態3)
図8は、本発明の実施の形態3の補助ショットキーバリアダイオードを内蔵したDC/DCコンバータの回路図を示す。本実施の形態3では、ローサイドMOSFET3のゲート−ソース間に補助ショットキーバリアダイオード(SBD)36が内蔵されていることが特徴である。本発明では、セルフターンオン時の一瞬だけではあるが、ゲート電圧が負電位になり、その際にプリドライバ5の出力電圧も負電位になるために、ドライバIC6内のpn接合が動作し、プリドライバ5が誤動作や破壊を生じる可能性がある。
【0039】
そこで、本実施の形態3では、上記誤動作を防止するために、ローサイドMOSFET3のゲート−ソース間に補助SBD36を内蔵することで、ゲート電圧を補助SBD36の順方向電圧である−Vfでクランプすることが特徴である。一般的にSBDの順方向電圧は、pn接合の順方向電圧に対して低いので、SBDの順方向電圧−Vfでゲート電圧をクランプすることで、ドライバIC6内のpn接合の誤動作は防止できる。
【0040】
図9は、補助SBD36を内蔵したローサイドMOSFET3の断面構造の一例を示す。本実施の形態3では、トレンチ型の縦型MOSFETの構造を示しているが、プレーナ型や横型MOSFETにも適応できる。トレンチ型MOSFETの構造は、n+基板37上のn−エピタキシャル層38中にトレンチゲート、チャネル層39が形成され、トレンチゲート内にはゲート絶縁膜42を介してポリシリコン電極41が形成されている。また、チャネル層39内にはn+層44とボディーコンタクトを取るためのp+層43が形成される。表面には、例えばアルミニウムによる電極46が形成され、電極46間は厚い絶縁膜45で分離されている。SBDは、デバイス周辺部に形成されており、周辺耐圧を出すための深いp型ウエル層40内に、p+層43とショットキー接合47が設けられている。
【0041】
本デバイスを形成するためには、ショットキー接合47をとるためのホト工程を追加するだけで、簡便に補助SBD36を内蔵することができる。
【0042】
以上により、本実施の形態3によれば、ローサイドMOSFET3のゲート−ソース間に補助SBD36を内蔵することで、前記実施の形態1と同様に、損失を増やすことなくセルフターンオン現象が防止でき、システムの低損失化が実現でき、これに加えてプリドライバ5の誤動作や破壊を防止できる。
【0043】
以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0044】
本発明は、非絶縁型のDC/DCコンバータの技術に関し、特にDC/DCコンバータ用のシステムインパッケージやディスクリートデバイスに用い、新たな部品追加や駆動方式を変更することなく、セルフターンオン現象を防止することができる回路方式及び実装方式に利用可能である。
【符号の説明】
【0045】
1…システムインパッケージ、2…ハイサイドMOSFET、3…ローサイドMOSFET、4,5…プリドライバ、6…ドライバIC、7,8,9,10,23,24,31,33,35…配線、11…PWMコントローラ、12…出力コンデンサ、13…チョークコイル、14…入力コンデンサ、15,16,17…タブ、18,20,22…ソースパッド、19,21…ゲートパッド、25…入力端子、26…出力端子、27…パワーグラウンド端子、28…ロジックグラウンド端子、29…パワーグラウンド、30…ロジックグラウンド、32…チップ内配線、34…基準電位のパッド、36…補助ショットキーバリアダイオード、37…n+基板、38…n−エピタキシャル層、39…チャネル層、40…p型ウエル層、41…ポリシリコン電極、42…ゲート絶縁膜、43…p+層、44…n+層、45…絶縁膜、46…電極、47…ショットキー接合、L1,L2,L3,L4,L5,L6…主回路の寄生インダクタンス。
【特許請求の範囲】
【請求項1】
ハイサイドの半導体スイッチを有する第1半導体チップと、
ローサイドの半導体スイッチを有する第2半導体チップと、
前記ハイサイドの半導体スイッチを駆動するハイサイド用プリドライバ、及び、前記ローサイドの半導体スイッチを駆動するローサイド用プリドライバを備えた第3半導体チップと、
入力端子と電気的に接続され、前記第1半導体チップが搭載された第1タブと、
出力端子と電気的に接続され、前記第2半導体チップが搭載された第2タブと、
ロジックグランド端子と電気的に接続され、前記第3半導体チップが搭載された第3タブと、
前記ロジックグランド端子とは異なるパワーグランド端子とを備え、
前記第1タブと前記第1半導体チップのドレイン端子は電気的に接続され、
前記第2タブと前記第1半導体チップのソース端子は電気的に接続され、
前記第2タブと前記第2半導体チップのドレイン端子は電気的に接続され、
前記パワーグランド端子と前記第2半導体チップのソース端子は電気的に接続され、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートは電気的に接続され、
前記ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子と、前記第3タブとは電気的に接続されていることを特徴とする半導体装置。
【請求項2】
請求項1の半導体装置において、
前記ロジックグランド端子と前記パワーグランド端子とは、電気的に独立であることを特徴とする半導体装置。
【請求項3】
請求項2の半導体装置において、
前記パワーグランド端子は出力電力のグランド端子と接続されていること、かつ、前記ロジックグランド端子は外部からPWM信号を供給するPWMコントロール回路のグランド端子と接続されていることを特徴とする半導体装置。
【請求項4】
請求項1の半導体装置において、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子とを備え、
前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは隣り合って配置され、
かつ、前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは前記ローサイドの半導体スイッチに向かって配線されていることを特徴とする半導体装置。
【請求項5】
請求項1の半導体装置において、
前記ハイサイド用プリドライバの基準電位端子は、前記ハイサイド用プリドライバのゲート駆動端子よりも、前記ローサイド用プリドライバのゲート駆動端子側に位置して、該ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子は、前記ローサイド用プリドライバのゲート駆動端子よりも、前記ハイサイド用プリドライバの基準電位端子側に位置することを特徴とする半導体装置。
【請求項6】
請求項1の半導体装置において、
ワイヤボンディングで前記ハイサイドの半導体スイッチのゲートと接続された前記ハイサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記ハイサイドの半導体スイッチのソースと接続された前記ハイサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子とを備えたことを特徴とする半導体装置。
【請求項7】
請求項6の半導体装置において、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さよりも、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さの方が長いことを特徴とする半導体装置。
【請求項8】
ハイサイドの半導体スイッチを有する第1半導体チップと、
ローサイドの半導体スイッチを有する第2半導体チップと、
前記ハイサイドの半導体スイッチを駆動するハイサイド用プリドライバ、及び、前記ローサイドの半導体スイッチを駆動するローサイド用プリドライバを備えた第3半導体チップと、
入力端子と電気的に接続され、前記第1半導体チップが搭載された第1タブと、
出力端子と電気的に接続され、前記第2半導体チップが搭載された第2タブと、
ロジックグランド端子と電気的に接続され、前記第3半導体チップが搭載された第3タブと、
前記ロジックグランド端子とは異なるパワーグランド端子とを備え、
前記第1タブと前記第1半導体チップのドレイン端子は電気的に接続され、
前記第2タブと前記第1半導体チップのソース端子は電気的に接続され、
前記第2タブと前記第2半導体チップのドレイン端子は電気的に接続され、
前記パワーグランド端子と前記第2半導体チップのソース端子は電気的に接続され、
前記ハイサイド用プリドライバの基準電位端子は、前記ハイサイド用プリドライバのゲート駆動端子よりも、前記ローサイド用プリドライバのゲート駆動端子側に位置して、該ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子は、前記ローサイド用プリドライバのゲート駆動端子よりも、前記ハイサイド用プリドライバの基準電位端子側に位置することを特徴とする半導体装置。
【請求項9】
請求項8の半導体装置において、
前記ロジックグランド端子と前記パワーグランド端子とは、電気的に独立であることを特徴とする半導体装置。
【請求項10】
請求項9の半導体装置において、
前記パワーグランド端子は出力電力のグランド端子と接続されていること、かつ、前記ロジックグランド端子は外部からPWM信号を供給するPWMコントロール回路のグランド端子と接続されていることを特徴とする半導体装置。
【請求項11】
請求項8の半導体装置において、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子とを備え、
前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは隣り合って配置され、
かつ、前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは前記ローサイドの半導体スイッチに向かって配線されていることを特徴とする半導体装置。
【請求項12】
請求項8の半導体装置において、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートは電気的に接続され、
前記ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子と、前記第3タブとは電気的に接続されていることを特徴とする半導体装置。
【請求項13】
請求項8の半導体装置において、
ワイヤボンディングで前記ハイサイドの半導体スイッチのゲートと接続された前記ハイサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記ハイサイドの半導体スイッチのソースと接続された前記ハイサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子とを備えたことを特徴とする半導体装置。
【請求項14】
請求項13の半導体装置において、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さよりも、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さの方が長いことを特徴とする半導体装置。
【請求項1】
ハイサイドの半導体スイッチを有する第1半導体チップと、
ローサイドの半導体スイッチを有する第2半導体チップと、
前記ハイサイドの半導体スイッチを駆動するハイサイド用プリドライバ、及び、前記ローサイドの半導体スイッチを駆動するローサイド用プリドライバを備えた第3半導体チップと、
入力端子と電気的に接続され、前記第1半導体チップが搭載された第1タブと、
出力端子と電気的に接続され、前記第2半導体チップが搭載された第2タブと、
ロジックグランド端子と電気的に接続され、前記第3半導体チップが搭載された第3タブと、
前記ロジックグランド端子とは異なるパワーグランド端子とを備え、
前記第1タブと前記第1半導体チップのドレイン端子は電気的に接続され、
前記第2タブと前記第1半導体チップのソース端子は電気的に接続され、
前記第2タブと前記第2半導体チップのドレイン端子は電気的に接続され、
前記パワーグランド端子と前記第2半導体チップのソース端子は電気的に接続され、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートは電気的に接続され、
前記ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子と、前記第3タブとは電気的に接続されていることを特徴とする半導体装置。
【請求項2】
請求項1の半導体装置において、
前記ロジックグランド端子と前記パワーグランド端子とは、電気的に独立であることを特徴とする半導体装置。
【請求項3】
請求項2の半導体装置において、
前記パワーグランド端子は出力電力のグランド端子と接続されていること、かつ、前記ロジックグランド端子は外部からPWM信号を供給するPWMコントロール回路のグランド端子と接続されていることを特徴とする半導体装置。
【請求項4】
請求項1の半導体装置において、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子とを備え、
前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは隣り合って配置され、
かつ、前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは前記ローサイドの半導体スイッチに向かって配線されていることを特徴とする半導体装置。
【請求項5】
請求項1の半導体装置において、
前記ハイサイド用プリドライバの基準電位端子は、前記ハイサイド用プリドライバのゲート駆動端子よりも、前記ローサイド用プリドライバのゲート駆動端子側に位置して、該ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子は、前記ローサイド用プリドライバのゲート駆動端子よりも、前記ハイサイド用プリドライバの基準電位端子側に位置することを特徴とする半導体装置。
【請求項6】
請求項1の半導体装置において、
ワイヤボンディングで前記ハイサイドの半導体スイッチのゲートと接続された前記ハイサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記ハイサイドの半導体スイッチのソースと接続された前記ハイサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子とを備えたことを特徴とする半導体装置。
【請求項7】
請求項6の半導体装置において、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さよりも、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さの方が長いことを特徴とする半導体装置。
【請求項8】
ハイサイドの半導体スイッチを有する第1半導体チップと、
ローサイドの半導体スイッチを有する第2半導体チップと、
前記ハイサイドの半導体スイッチを駆動するハイサイド用プリドライバ、及び、前記ローサイドの半導体スイッチを駆動するローサイド用プリドライバを備えた第3半導体チップと、
入力端子と電気的に接続され、前記第1半導体チップが搭載された第1タブと、
出力端子と電気的に接続され、前記第2半導体チップが搭載された第2タブと、
ロジックグランド端子と電気的に接続され、前記第3半導体チップが搭載された第3タブと、
前記ロジックグランド端子とは異なるパワーグランド端子とを備え、
前記第1タブと前記第1半導体チップのドレイン端子は電気的に接続され、
前記第2タブと前記第1半導体チップのソース端子は電気的に接続され、
前記第2タブと前記第2半導体チップのドレイン端子は電気的に接続され、
前記パワーグランド端子と前記第2半導体チップのソース端子は電気的に接続され、
前記ハイサイド用プリドライバの基準電位端子は、前記ハイサイド用プリドライバのゲート駆動端子よりも、前記ローサイド用プリドライバのゲート駆動端子側に位置して、該ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子は、前記ローサイド用プリドライバのゲート駆動端子よりも、前記ハイサイド用プリドライバの基準電位端子側に位置することを特徴とする半導体装置。
【請求項9】
請求項8の半導体装置において、
前記ロジックグランド端子と前記パワーグランド端子とは、電気的に独立であることを特徴とする半導体装置。
【請求項10】
請求項9の半導体装置において、
前記パワーグランド端子は出力電力のグランド端子と接続されていること、かつ、前記ロジックグランド端子は外部からPWM信号を供給するPWMコントロール回路のグランド端子と接続されていることを特徴とする半導体装置。
【請求項11】
請求項8の半導体装置において、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子とを備え、
前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは隣り合って配置され、
かつ、前記ローサイド用プリドライバの基準電位端子から伸びているワイヤと、
前記ローサイド用プリドライバのゲート駆動端子から伸びているワイヤは前記ローサイドの半導体スイッチに向かって配線されていることを特徴とする半導体装置。
【請求項12】
請求項8の半導体装置において、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートは電気的に接続され、
前記ハイサイド用プリドライバの基準電位端子と、前記ハイサイドの半導体スイッチのソースは電気的に接続され、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートは電気的に接続され、
前記ローサイド用プリドライバの基準電位端子と、前記第3タブとは電気的に接続されていることを特徴とする半導体装置。
【請求項13】
請求項8の半導体装置において、
ワイヤボンディングで前記ハイサイドの半導体スイッチのゲートと接続された前記ハイサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記ハイサイドの半導体スイッチのソースと接続された前記ハイサイド用プリドライバの基準電位端子と、
ワイヤボンディングで前記ローサイドの半導体スイッチのゲートと接続された前記ローサイド用プリドライバのゲート駆動端子と、
ワイヤボンディングで前記第3タブと電気的に接続されている前記ローサイド用プリドライバの基準電位端子とを備えたことを特徴とする半導体装置。
【請求項14】
請求項13の半導体装置において、
前記ハイサイド用プリドライバのゲート駆動端子と、前記ハイサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さよりも、
前記ローサイド用プリドライバのゲート駆動端子と、前記ローサイドの半導体スイッチのゲートを接続するワイヤボンディングの長さの方が長いことを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−273541(P2010−273541A)
【公開日】平成22年12月2日(2010.12.2)
【国際特許分類】
【出願番号】特願2010−175293(P2010−175293)
【出願日】平成22年8月4日(2010.8.4)
【分割の表示】特願2006−46171(P2006−46171)の分割
【原出願日】平成18年2月23日(2006.2.23)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成22年12月2日(2010.12.2)
【国際特許分類】
【出願日】平成22年8月4日(2010.8.4)
【分割の表示】特願2006−46171(P2006−46171)の分割
【原出願日】平成18年2月23日(2006.2.23)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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