【課題】抵抗負荷型インバータを用いて画素の点灯又は非点灯を制御すると、抵抗負荷型
インバータを構成するトランジスタの特性のバラツキにともなって、画素毎の発光にばら
つきが生じる。
【解決手段】画素内のインバータとしてＮチャネル型トランジスタとＰチャネル型トラン
ジスタを用いてＣＭＯＳインバータを適用する。ＣＭＯＳインバータを構成するトランジ
スタの特性がばらつき、インバータ伝達特性がばらついても、画素の点灯又は非点灯の制
御に影響を与えることがなくなり、画素毎の発光のばらつきを無くすことができる。また
、インバータの片方の電源電位として走査線の信号電位を用いることにより画素の開口率
を高くすることができる。

【特許請求の範囲】
【請求項１】
ゲート端子、ソース端子、ドレイン端子を有する第１のトランジスタと、
ゲート端子、ソース端子、ドレイン端子を有する第２のトランジスタと、
ゲート端子、ソース端子、ドレイン端子を有する第３のトランジスタと、
第１の電極と第２の電極を有する容量素子と、を有し、
前記第１のトランジスタのゲート端子は第１の走査線に接続され、
前記第２のトランジスタのソース端子又はドレイン端子の一方は電源線に接続され、
前記第３のトランジスタのソース端子又はドレイン端子の一方は第２の走査線に接続され、
前記容量素子の第１の電極が前記第２のトランジスタのゲート端子および前記第３のトランジスタのゲート端子に接続され、前記容量素子の第２の電極が信号線に接続され、
前記第２のトランジスタのソース端子又はドレイン端子の他方および前記第３のトランジスタのソース端子又はドレイン端子の他方が画素電極に接続され、
前記第１のトランジスタのソース端子又はドレイン端子の一方が、前記第２のトランジスタのソース端子又はドレイン端子の他方および前記第３のトランジスタのソース端子又はドレイン端子の他方に接続され、
前記第１のトランジスタのソース端子又はドレイン端子の他方が、前記第２のトランジスタのゲート端子および前記第３のトランジスタのゲート端子に接続されていることを特徴とする半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【公開番号】特開２０１３−１０１３５７（Ｐ２０１３−１０１３５７Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１２−２７０８８６（Ｐ２０１２−２７０８８６）
【出願日】平成２４年１２月１２日（２０１２．１２．１２）
【分割の表示】特願２００６−１０４１１（Ｐ２００６−１０４１１）の分割
【原出願日】平成１８年１月１８日（２００６．１．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】