半導体装置
【課題】出力インピーダンスを切り替えた場合の出力トランジスタに対する電源配線抵抗等の見かけ上の変動を抑制し、出力インピーダンスを切り替えた際の出力インピーダンスの誤差を低減する。
【解決手段】本発明による半導体装置は、電源端子に接続された電源配線（１０）と、出力端子に接続された信号配線（２０）と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタ（ＴＰ１〜ＴＰ７，ＴＮ１〜ＴＮ７）と、前記複数のトランジスタのうち、特定のトランジスタ（ＴＰ４，ＴＮ４）を基準として前記電源配線および前記信号配線の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路とを備える。
【解決手段】本発明による半導体装置は、電源端子に接続された電源配線（１０）と、出力端子に接続された信号配線（２０）と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタ（ＴＰ１〜ＴＰ７，ＴＮ１〜ＴＮ７）と、前記複数のトランジスタのうち、特定のトランジスタ（ＴＰ４，ＴＮ４）を基準として前記電源配線および前記信号配線の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力インピーダンスの切り替えが可能な半導体装置に関する。
【背景技術】
【０００２】
近年のデータ処理システムの高速化に伴い、システムのデータバスと半導体装置との間のインピーダンス整合を図ることが重要になっている。このような要請に対応するため、ＤＲＡＭ（Dynamic Random Access Memory）の分野では、ＤＤＲ３規格からＺＱ(Zero Quotient)キャリブレーション機能が標準化されている。このＺＱキャリブレーション機能によれば、ＤＲＡＭの出力インピーダンスを、ユーザによってＤＲＡＭのＺＱ端子とＶＳＳ端子との間に接続された外部抵抗の定数倍に自動的に合わせることができる。
【０００３】
このような機能を実現するためには、半導体装置の出力バッファ内に複数の出力ドライバを並列接続して準備しておき、ユーザが指定したインピーダンスに応じて出力ドライバを選択的に活性化させることにより、使用すべき出力ドライバの数を変えればよい。これにより、半導体装置の出力インピーダンス及び終端抵抗を切換えることでき、外部システムとの間でインピーダンス整合を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０６０６７９号公報
【特許文献２】特開２０１１−０６１５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のキャリブレーション機能によれば、外部抵抗が接続されたＺＱ端子に現れる電圧に基づいてレプリカ回路のインピーダンスを調整する。そして、レプリカ回路の調整内容を各出力ドライバに反映させることによって、複数の出力ドライバのインピーダンスを一括して設定している。このようにレプリカ回路を用いているため、実際に使用される出力ドライバと電源端子との間の電源配線抵抗、または、実際に使用される出力ドライバと出力端子との間の信号配線の寄生抵抗により、調整後の出力インピーダンスに誤差が生じるという問題がある。
【０００６】
この問題について、図５を参照して説明する。
図５は、従来技術による出力バッファの構成を示している。
同図に示すように、電源配線１００と信号配線２００との間には、出力ドライバをなすプルアップ用のｐチャネル型ＭＯＳトランジスタＴＰ１１〜ＴＰ１７が並列接続され、信号配線２００と接地配線３００との間には、上記出力ドライバをなすプルダウン用のｎチャネル型ＭＯＳトランジスタＴＮ１１〜ＴＮ１７が並列接続されている。ここで、１つのプルアップ用のｐチャネル型ＭＯＳトランジスタと１つのプルダウン用のｎチャネル型ＭＯＳトランジスタを１対として、電源配線１００と接地配線３００との間には７組のトランジスタ対が並列接続されており、各トランジスタのドレインは信号配線２００を介して出力端子ＤＱに共通接続されている。
【０００７】
各トランジスタ対はグループ分けされ、この例では、３つのグループＳＥＴ１１，ＳＥＴ１２，ＳＥＴ１３に分けられている。このグループ分けは、例えばインピーダンス整合に必要とされる終端抵抗Ｒｔｔの値に応じて決定される。例えば、終端抵抗Ｒｔｔとして１２０オームを必要とする場合、グループＳＥＴ１１に属するトランジスタ対が使用され、また、終端抵抗Ｒｔｔとして６０オームを必要とする場合には、グループＳＥＴ１２に属するトランジスタ対が使用される。また、終端抵抗Ｒｔｔとして３０オームを必要とする場合には、グループＳＥＴ３に属するトランジスタ対が使用される。この例では、トランジスタ単体でのオン抵抗は２４０オームとしている。
【０００８】
ここで、図５に示す例では、グループＳＥＴ１１は電源端子ＶＤＤＱに近い位置に配置されたトランジスタ対により構成され、グループＳＥＴ１３は、電源端子ＶＤＤＱから遠い位置に配置されてたトランジスタ対から構成されている。従って、グループ間には電源配線１００の配線抵抗が存在する。このような配線抵抗が顕在化すると、終端抵抗Ｒｔｔの値を切り替えた場合に配線抵抗が出力インピーダンスの誤差となって顕在化する可能性がある。同様のことが、接地配線や、出力バッファと出力端子ＤＱとの間の信号配線についても言える。
【０００９】
このような問題に対し、特許文献１および特許文献２では、並列に接続された複数の出力ドライバの各抵抗値を個別に調整することにより、出力インピーダンスの誤差を低減させる提案がなされてはいるものの、この提案によれば、各出力ドライバの出力特性は均一ではなくなる。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は、電源端子に接続された電源配線と、出力端子に接続された信号配線と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタと、前記複数のトランジスタのうち、特定のトランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路と、を備えた半導体装置の構成を有する。
【００１１】
また、本発明は、電源端子に接続された電源配線と、出力端子に接続された信号配線と、接地端子に接続された接地配線と、前記電源配線と前記信号配線との間に並列接続された複数の第１トランジスタと、前記接地配線と前記信号配線との間に並列接続された複数の第２トランジスタと、前記複数の第１及び第２トランジスタのうち、特定の第１及び第２トランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数の第１及び第２トランジスタを選択的に活性化させる制御回路と、を備えた半導体装置の構成を有する。
【発明の効果】
【００１２】
本発明によれば、出力インピーダンスを切り替えた際の電源配線抵抗または信号配線の寄生抵抗または接地配線抵抗の見かけ上の変動を抑制し、出力インピーダンスを切り替えた際の出力インピーダンスの誤差を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による半導体装置の全体構成を模式的に示す図である。
【図２】本発明の実施形態による半導体装置が備えるデータ入出力回路の構成を示すブロック図である。
【図３】本発明の実施形態による半導体装置がのデータ入出力回路が備える出力バッファの構成を示す図である。
【図４】本発明の動作を説明するための図である。
【図５】従来技術による半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の実施形態による半導体装置を説明する。
本実施形態による半導体装置は、出力インピーダンスを切り替える機能を備えるものであるが、本実施形態では、本半導体装置の出力インピーダンスとして、ＯＤＴ（On Die Termination）機能で使用される終端抵抗Ｒｔｔを切り替える場合を例に説明する。
【００１５】
図１に、本実施形態による半導体装置１０の全体構成を模式的に示す。
図１に示す半導体装置１０は、例えばＤＲＡＭ等の半導体メモリであり、概略的には、メモリセルアレイ１１、アドレス回路１２、データ入出力回路１００、制御系回路１３を備え、外部のアドレス信号ＡＤで指定されるメモリアレイ１１内のメモリセルにデータＤを書き込み、またはこのメモリセルに記憶されたデータＤを外部に読み出す。
【００１６】
アドレス回路１２は、外部のアドレス信号ＡＤをデコードして、アクセスすべきメモリセルアレイ１０内のメモリセルを特定するために必要な信号を生成するものであり、データ入出力回路１００は、アドレス信号ＡＤで特定されたメモリアレイ１０内のメモリセルに記憶されたデータＤを外部に読出し、または外部から与えられたデータＤをメモリアレイ１１内のメモリセルに書き込むためのものである。制御系回路１３は、外部から入力される各種の制御信号に基づき、半導体装置１０の内部動作を制御するために必要とされる各種の制御信号を生成するものである。
【００１７】
上記の構成要素のうち、本発明は、データ入出力回路１００を特徴部としており、とりわけ、外部にデータを送出するための出力ドライバを備えた後述の出力バッファ１１０に関する構成を主な特徴としている。
なお、図１では、説明の簡略化のため、メモリセルアレイ１１に付随するロウデコーダやカラムデコーダなど、実際の半導体メモリが備える他の構成要素は省略されている。
【００１８】
図２は、本発明の実施形態による半導体装置１０が備えるデータ入出力回路１００の構成例を示すブロック図である。
図２に示すように、データ入出力回路１００は、いずれもデータ入出力端子ＤＱに接続された７個の出力ドライバ１１１〜１１７からなる出力バッファ１１０と、入力バッファ１２０と、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０とを備えている。入力バッファ１２０は、データ入力時に活性化される回路である。
【００１９】
出力ドライバ１１１〜１１７は、リード動作時においてデータ入出力端子ＤＱを駆動するための回路であり、データ入出力端子ＤＱに対して並列に接続されている。従って、一つの出力ドライバのインピーダンスをＸとすると、出力インピーダンスをＸ／ｉ（ｉは単位バッファの総数である７以下の自然数）とすることが可能となる。本実施形態では、出力ドライバの個数を７としているが、その数は任意である。
【００２０】
出力ドライバ１１１〜１１７の前段にはそれぞれ前段回路１４１〜１４７が設けられている。前段回路１４１〜１４７は、信号１４１Ｐ／１４１Ｎ〜１４７Ｐ／１４７Ｎにより、それぞれ対応する出力ドライバ１１１〜１１７を構成するトランジスタをオン／オフさせる回路である。前段回路１４１〜１４７には、出力制御回路１５０からオン信号１５１Ｐ〜１５７Ｐ及びオン信号１５１Ｎ〜１５７Ｎが個別に供給される。
【００２１】
出力制御回路１５０（制御回路）は、複数の出力ドライバ１１１〜１１７のうち活性化させる出力ドライバを指定するとともに、活性化させる出力ドライバの出力論理レベルを指定する回路である。活性化させる出力ドライバの出力論理レベルは、リードライトバスＲＷＢＳを介して供給されるリードデータＲＤに基づいて定められる。
【００２２】
また、出力ドライバ１１１〜１１７を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、要求されるＯＤＴインピーダンスに応じて、動作させる出力ドライバ１１１〜１１７に対応する選択信号１５１Ｐ〜１５７Ｐをローレベルとし、選択信号１５１Ｎ〜１５７Ｎをハイレベルとする。これにより、該当する出力ドライバに含まれるプルアップ用のトランジスタ及びプルダウン用のトランジスタがともにオンすることから、これらのトランジスタが終端抵抗として機能する。いずれの出力ドライバを終端抵抗として用いるかは、モード信号ＭＲによって指定される。
【００２３】
次に、図３を参照して、出力バッファ１１０の構成を詳細に説明する。
図３に、本実施形態による出力バッファ１１０の構成を模式的に示す。
なお、本実施形態では、図３に示すプルアップ用のｐチャネル型ＭＯＳトランジスタＴＰ１〜ＴＰ７（複数のトランジスタ）とプルダウン用のｎチャネル型ＭＯＳトランジスタＴＮ１〜ＴＮ７（複数のトランジスタ）の両方を備えたＣＭＯＳ構成の出力バッファを例に説明するが、プルアップまたはプルダウンの何れか一方のトランジスタのみを備えたオープンドレイン形式の出力バッファであってもよい。
【００２４】
図３に示すように、本半導体装置１０が備える出力バッファ１１０は、電源端子ＶＤＤＱに接続された電源配線１０と、出力端子ＤＱに接続された信号配線２０と、接地端子ＶＳＳＱに接続された接地配線３０と、電源配線１０と信号配線２０との間に並列接続された複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７と、接地配線３０と信号配線２０との間に並列接続された複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７とを備える。
【００２５】
ここで、複数のトランジスタＴＰ１〜ＴＰ７のソースは電源配線１０に接続され、そのドレインは信号配線２０に接続されている。また、複数のトランジスタＴＮ１〜ＴＮ７のソースは接地配線３０に接続され、そのドレインは信号配線２０に接続されている。更に、それらのゲートには、図示しないが、前述の図２に示す前段回路１４１〜１４７から、該当する信号１４１Ｐ／１４１Ｎ〜１４７Ｐ／１４７Ｎが供給される。例えば、トランジスタＴＰ１のゲートには、信号１４１Ｐが与えられ、トランジスタＴＮ１のゲートには信号１４１Ｎが与えられる。通常のリード動作時であれば、これら１対のトランジスタは相補的にオンするように制御される。
【００２６】
また、本実施形態では、前述の出力制御回路１５０（制御回路）が、終端抵抗Ｒｔｔの設定に関する制御を担い、複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７のうち、特定のトランジスタＴＰ４，ＴＮ４を基準として、電源配線１００、信号配線２００、接地配線３００の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７を選択的に活性化させる制御回路として機能する。なお、上述の特定のトランジスタＴＰ４およびトランジスタＴＮ４は、必ずしも同一の出力バッファを構成する要素である必要はなく、例えば、相互に異なる出力バッファを構成するトランジスタＴＰ３とトランジスタＴＮ５を特定のトランジスタとして採用してもよい。
【００２７】
また、本実施形態では、終端抵抗Ｒｔｔの設定のために、複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７は、特定のトランジスタＴＰ４，ＴＮ４を基準として電源配線１０および信号配線２０の長手方向において相互に対照な位置関係にあるトランジスタを１つのグループとして、複数のグループＳＥＴ１〜ＳＥＴ３にグループ分けされており、このグループを単位として、複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７を選択的に活性化させる。
【００２８】
図３の例では、中央に位置する１対の特定のトランジスタＴＰ４，ＴＮ４を基準にすると、この１対のトランジスタＴＰ４，ＴＮ４は第１グループＳＥＴ１に属し、その両隣に位置する１対のトランジスタＴＰ３，ＴＮ３と１対のトランジスタＴＰ５，ＴＮ５は第２グループＳＥＴ２に属する。また、更にその両隣に位置する１対のトランジスタＴＰ１，ＴＮ１と、１対のトランジスタＴＰ２，ＴＮ２と、１対のトランジスタＴＰ６，ＴＮ６と、１対のトランジスタＴＰ７，ＴＮ７は第３グループに属する。
【００２９】
このように、本実施形態では、各グループに含まれるトランジスタの数は、当該グループが特定のトランジスターＴＰ４，ＴＮ４から離間した位置にあるほど多くなる。換言すると、各グループに含まれるトランジスタの数は、特定のトランジスタＴＰ４，ＴＮ４からの電源配線１０および信号配線２０の配線長が長くなる位置にあるほど多くなる。
【００３０】
一般化すれば、本実施形態における各グループに属するトランジスタの数は２ｎ個（ｎは、０以上の整数）により表され、各グループに含まれるトランジスタの数が互いに相違している。ここで、ｎの値は、各グループに対応し、特定のトランジスタＴＰ４，ＴＮ４からの電源配線１０および信号配線２０の配線長が長くなるにつれて、ｎの値が順次増加する。
【００３１】
本実施形態では、ｎ＝０の場合、ｎは第１グループに対応し、ｎ＝１の場合、ｎは第２グループに対応し、ｎ＝２の場合、ｎは第３グループに対応している。従って、例えばトランジスタＴＰ１〜７のみに着目すれば、第１グループＳＥＴ１（ｎ＝０）に含まれるトランジスタの数は１であり、第２グループＳＥＴ２（ｎ＝１）に含まれるトランジスタの数は２であり、第３グループＳＥＴ３（ｎ＝２）に含まれるトランジスタの数は４である。ただし、各グループのトランジスタの数については、この例に限定されない。
【００３２】
なお、本実施形態では、７個のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び７個のプルダウン用のトランジスタＴＮ１〜ＴＮ７から出力バッファ１１０を構成したが、この例に限定されることなく、出力バッファ１１０を構成するトランジスタの数は任意である。また、本実施形態では、３つのグループＳＥＴ１〜ＳＥＴ３にグループ分けしたが、このグループの数も任意である。
【００３３】
次に、図３及び図４を参照しながら、本実施形態による半導体装置の動作を説明する。
本発明の主な特徴は、図３に示すように第１グループＳＥＴ１から第３グループＳＥＴ３にグループ分けされたトランジスタ対の配置関係にあり、この配置関係に関わる部分を除けば、回路動作自体は、前述の図５に示す出力バッファを備えた従来装置と同様に説明することができる。従って、以下の説明では、出力バッファ１１０内のトランジスタ対の配置関係に着目して、終端抵抗Ｒｔｔの値を設定する場合に図３に示す出力バッファ１１０を構成する各トランジスタ対を活性化する方法を説明する。
【００３４】
なお、本実施形態では、説明の便宜上、図３に示すトランジスタＴＰ１〜ＴＰ７およびトランジスタＴＮ１〜ＴＮ７の各トランジスタ単体でのオン抵抗は２４０オームであるものとする。また、以下の説明では、「活性化」なる用語は、出力トランジスタをオンさせることと同義であるものとする。ただし、ＯＤＴ機能を除く一般的なＺＱキャリブレーションにおいて出力トランジスタのオン抵抗Ｒｏｎを調整する場合については、「活性化」なる用語は、出力トランジスタがリードデータに基づいてオン／オフ動作が可能な状態になることを意味する。
【００３５】
以下に説明するように、本実施形態による半導体装置１０では、出力制御回路１５０の制御の下、図４に例示するユーザが必要とする所望の終端抵抗Ｒｔｔ（出力インピーダンス）の値に応じて、図３に示す複数のトランジスタＴＰ１〜ＴＰ７及びトランジスタＴＮ１〜ＴＮ７を選択的に活性化させるための動作が実施される。これらトランジスタを活性化させるための動作の主体は出力制御回路１５０であり、以下では、各動作の主体を省略する。
【００３６】
図４に示す例において、例えばユーザが必要とする終端抵抗Ｒｔｔとして１２０オームを設定する場合、グループＳＥＴ１に属するトランジスタＴＰ４およびトランジスタＴＮ４が活性化され、その他のトランジスタは全て非活性化される。この場合、出力端子ＤＱから見れば、それぞれ２４０オームのオン抵抗を持つトランジスタＴＰ４とトランジスタＴＮ４が等価的に並列接続されており、従って終端抵抗Ｒｔｔとして１２０オームが得られる。
【００３７】
また、終端抵抗Ｒｔｔとして６０オームを設定する場合、グループＳＥＴ２に属するトランジスタＴＰ３，ＴＰ５およびトランジスタＴＮ３，ＴＮ５が活性化され、その他のトランジスタはすべて非活性化される。この場合、出力端子ＤＱから見れば、それぞれ２４０オームのオン抵抗を持つトランジスタＴＰ３，ＴＰ５およびトランジスタＴＮ３，ＴＮ５が等価的に並列接続されおり、従って終端抵抗Ｒｔｔとして６０オームが得られる。
【００３８】
ここで、前述の終端抵抗Ｒｔｔとして１２０オームを設定する場合に比較して、終端抵抗Ｒｔｔとして６０オームを設定する場合、即ち、必要とされる出力インピーダンスが低下する場合、この出力インピーダンスの低下に対し、特定のトランジスタＴＰ４，ＴＮ４からの電源配線１０および信号配線２０の配線長が長くなる位置にあるグループＳＥＴ２に属するトランジスタＴＰ３，ＴＰ５およびトランジスタＴＮ３，ＴＮ５を活性化させる。これにより、以下に説明するように、終端抵抗Ｒｔｔを切り替える場合（即ち、活性化すべきグループを変更する場合）の電源配線抵抗１０、信号配線２０、接地配線３０の変動分を低減することができる。
【００３９】
電源配線１０等の配線抵抗の変動分を低減することができる理由を説明する。
ここでは、説明の簡略化のため、電源配線１０とトランジスタＴＰ１〜ＴＰ７に着目して説明する。
【００４０】
いま、終端抵抗Ｒｔｔとして１２０オームを設定する場合、即ち第１グループＳＥＴ１に属する特定のトランジスタＴＰ４を活性化させる場合に顕在化する電源配線１０の配線抵抗は、電源配線１０の幅は一定であると仮定すれば、電源端子ＶＤＤＱからトランジスタＴＰ４までの電源配線１０の長さに比例し、この配線抵抗を「配線抵抗Ｒ０」とする。
【００４１】
配線抵抗Ｒ０を基準にすれば、終端抵抗Ｒｔｔとして６０オームを設定する場合、即ち特定のトランジスタＴＰ４よりも電源端子ＶＤＤＱに近い位置にある第２グループＳＥＴ２に属するトランジスタＴＰ３を活性化させる場合、このトランジスタＴＰ３から見た電源配線１０の配線抵抗は、上述の配線抵抗Ｒ０よりも小さくなる。これに対し、同じ第２グループＳＥＴ２に属するトランジスタＴＰ５は、特定のトランジスタＴＰ４よりも電源端子ＶＤＤＱから遠い位置にあるため、このトランジスタＴＰ５から見た電源配線１０の配線抵抗は上述の配線抵抗Ｒ０よりも大きくなる。
【００４２】
ここで、同じ第２グループＳＥＴ２に属するトランジスタＴＰ３とトランジスタＴＰ５の配置位置は、特定のトランジスタＴＰ４の配置位置を基準として、電源配線１０の長手方向において相互に対照な位置関係にあるから、特定のトランジスタＴＰ４からトランジスタＴＰ３までの電源配線１０の配線長と、特定のトランジスタＴＰ４からトランジスタＴＰ５までの電源配線１０の配線長はほぼ同じである。
【００４３】
従って、トランジスタＴＰ３から見たときの配線抵抗Ｒ０に対する配線抵抗の減少分と、トランジスタＴＰ５から見たときの配線抵抗Ｒ０に対する配線抵抗の増加分は同じであり、第２グループＳＥＴ２全体としてみれば、これら減少分の配線抵抗と増加分の配線抵抗が相殺し合う。この結果、見かけ上、第２グループＳＥＴ２全体として電源配線１０の配線抵抗の変動分は概ねなくなり、従って、終端抵抗Ｒｔｔを６０オームに切り替えても、電源配線１０の配線抵抗の変動分による出力インピーダンスの誤差はほとんど顕在化しなくなる。
【００４４】
このように、本実施形態では、特定のトランジスタＴＰ４，ＴＮ４を基準として電源配線１０の長手方向において相互に対照な位置関係にある二つのトランジスタＴＰ３，ＴＰ５は、特定のトランジスタＴＰ４，ＴＮ４に対する電源配線１０の配線抵抗を基準としたときに、これら二つのトランジスタＴＰ３，ＴＰ５のうちの一方のトランジスタＴＰ３に対する電源配線１０の配線抵抗の変動分と、これら二つのトランジスタＴＰ３，ＴＰ５のうちの他方のトランジスタＴＰ５に対する電源配線１０の配線抵抗の変動分が相殺するような位置関係にある。従って、電源配線１０の配線抵抗の変動分が出力インピーダンスに与える影響を抑制することができ、出力インピーダンスの誤差を低減させることができる。信号配線２０の寄生抵抗、接地配線３０の配線抵抗についても同様に説明することができる。
【００４５】
図４に示す終端抵抗Ｒｔｔの他の値として、４０オーム、３０オーム、２０オームを設定する場合についても同様に説明することができるが、その説明は省略する。
また、図４において、出力トランジスタのオン抵抗Ｒｏｎとして、４０オーム、３４オームを設定する場合については、図３に示すプルアップ用のトランジスタＴＰ（ＴＰ１〜ＴＰ７）とプルダウン用のトランジスタＴＮ（ＴＮ１〜ＴＮ７）のうちの何れか一方のみを活性化させる点を除けば、終端抵抗Ｒｔｔの値を設定する場合と同様に説明することができる。
【００４６】
図４の例では、終端抵抗Ｒｔｔとして２０オームを設定し、且つオン抵抗Ｒｏｎとして４０オームを設定する場合、第２グループＳＥＴ２と第３グループＳＥＴ３に属するトランジスタを活性化の対象とし、また、オン抵抗Ｒｏｎとして３４オームを設定する場合には、第１グループＳＥＴ１〜第３グループＳＥＴ３の全てのトランジスタを活性化の対象としている。
【００４７】
上述の実施形態では、奇数個（７個）のトランジスタＴＰ１〜ＴＰ７および奇数個（７個）のトランジスタＴＮ１〜ＴＮ７を備えた出力バッファを例として説明したが、これらのトランジスタが偶数個である場合についても同様に説明することができる。この場合、電源配線１０に沿って各トランジスタを等間隔で配置すると、中央に位置する前述の特定のトランジスタＴＰ４，ＴＮ４に相当するトランジスタは存在しなくなる。しかし、このような場合であっても、中央近傍の互いに隣接した複数個のトランジスタを同じグループに分類し、これらのトランジスタを「特定のトランジスタ」として取り扱えばよい。従って、「特定のトランジスタ」の定義は、便宜的なものであり、上述した配線抵抗の変動分を相殺することができるように各トランジスタの対称的な位置関係の基準を与えることができるのであれば、「特定のトランジスタ」をどのように規定してもよい。
【００４８】
上述した本実施形態によれば、電源配抵抗等の寄生抵抗成分の変動が相殺されるため、出力インピーダンスを切り替えた場合に、その誤差を抑制することができる。従って、精度よく、複数の出力インピーダンスを設定することが可能になる。また、仮に出力インピーダンスの誤差を十分に抑制することができない場合があったとしても、その誤差は減少するため、本実施形態を適用しない場合に比較すれば、出力ドライバの抵抗値の調整量は最小限で足り、各出力ドライバの出力特性を比較的均一に維持することができる。
以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形を行うことができる。
【符号の説明】
【００４９】
１０…電源配線、２０…信号配線、３０…接地配線、ＳＥＴ１〜ＳＥＴ３…グループ、ＴＰ１〜ＴＰ７…ｐチャネル型ＭＯＳトランジスタ、ＴＮ１〜ＴＮ７…ｎチャネル型ＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、出力インピーダンスの切り替えが可能な半導体装置に関する。
【背景技術】
【０００２】
近年のデータ処理システムの高速化に伴い、システムのデータバスと半導体装置との間のインピーダンス整合を図ることが重要になっている。このような要請に対応するため、ＤＲＡＭ（Dynamic Random Access Memory）の分野では、ＤＤＲ３規格からＺＱ(Zero Quotient)キャリブレーション機能が標準化されている。このＺＱキャリブレーション機能によれば、ＤＲＡＭの出力インピーダンスを、ユーザによってＤＲＡＭのＺＱ端子とＶＳＳ端子との間に接続された外部抵抗の定数倍に自動的に合わせることができる。
【０００３】
このような機能を実現するためには、半導体装置の出力バッファ内に複数の出力ドライバを並列接続して準備しておき、ユーザが指定したインピーダンスに応じて出力ドライバを選択的に活性化させることにより、使用すべき出力ドライバの数を変えればよい。これにより、半導体装置の出力インピーダンス及び終端抵抗を切換えることでき、外部システムとの間でインピーダンス整合を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０６０６７９号公報
【特許文献２】特開２０１１−０６１５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のキャリブレーション機能によれば、外部抵抗が接続されたＺＱ端子に現れる電圧に基づいてレプリカ回路のインピーダンスを調整する。そして、レプリカ回路の調整内容を各出力ドライバに反映させることによって、複数の出力ドライバのインピーダンスを一括して設定している。このようにレプリカ回路を用いているため、実際に使用される出力ドライバと電源端子との間の電源配線抵抗、または、実際に使用される出力ドライバと出力端子との間の信号配線の寄生抵抗により、調整後の出力インピーダンスに誤差が生じるという問題がある。
【０００６】
この問題について、図５を参照して説明する。
図５は、従来技術による出力バッファの構成を示している。
同図に示すように、電源配線１００と信号配線２００との間には、出力ドライバをなすプルアップ用のｐチャネル型ＭＯＳトランジスタＴＰ１１〜ＴＰ１７が並列接続され、信号配線２００と接地配線３００との間には、上記出力ドライバをなすプルダウン用のｎチャネル型ＭＯＳトランジスタＴＮ１１〜ＴＮ１７が並列接続されている。ここで、１つのプルアップ用のｐチャネル型ＭＯＳトランジスタと１つのプルダウン用のｎチャネル型ＭＯＳトランジスタを１対として、電源配線１００と接地配線３００との間には７組のトランジスタ対が並列接続されており、各トランジスタのドレインは信号配線２００を介して出力端子ＤＱに共通接続されている。
【０００７】
各トランジスタ対はグループ分けされ、この例では、３つのグループＳＥＴ１１，ＳＥＴ１２，ＳＥＴ１３に分けられている。このグループ分けは、例えばインピーダンス整合に必要とされる終端抵抗Ｒｔｔの値に応じて決定される。例えば、終端抵抗Ｒｔｔとして１２０オームを必要とする場合、グループＳＥＴ１１に属するトランジスタ対が使用され、また、終端抵抗Ｒｔｔとして６０オームを必要とする場合には、グループＳＥＴ１２に属するトランジスタ対が使用される。また、終端抵抗Ｒｔｔとして３０オームを必要とする場合には、グループＳＥＴ３に属するトランジスタ対が使用される。この例では、トランジスタ単体でのオン抵抗は２４０オームとしている。
【０００８】
ここで、図５に示す例では、グループＳＥＴ１１は電源端子ＶＤＤＱに近い位置に配置されたトランジスタ対により構成され、グループＳＥＴ１３は、電源端子ＶＤＤＱから遠い位置に配置されてたトランジスタ対から構成されている。従って、グループ間には電源配線１００の配線抵抗が存在する。このような配線抵抗が顕在化すると、終端抵抗Ｒｔｔの値を切り替えた場合に配線抵抗が出力インピーダンスの誤差となって顕在化する可能性がある。同様のことが、接地配線や、出力バッファと出力端子ＤＱとの間の信号配線についても言える。
【０００９】
このような問題に対し、特許文献１および特許文献２では、並列に接続された複数の出力ドライバの各抵抗値を個別に調整することにより、出力インピーダンスの誤差を低減させる提案がなされてはいるものの、この提案によれば、各出力ドライバの出力特性は均一ではなくなる。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は、電源端子に接続された電源配線と、出力端子に接続された信号配線と、前記電源配線と前記信号配線との間に並列接続された複数のトランジスタと、前記複数のトランジスタのうち、特定のトランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路と、を備えた半導体装置の構成を有する。
【００１１】
また、本発明は、電源端子に接続された電源配線と、出力端子に接続された信号配線と、接地端子に接続された接地配線と、前記電源配線と前記信号配線との間に並列接続された複数の第１トランジスタと、前記接地配線と前記信号配線との間に並列接続された複数の第２トランジスタと、前記複数の第１及び第２トランジスタのうち、特定の第１及び第２トランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数の第１及び第２トランジスタを選択的に活性化させる制御回路と、を備えた半導体装置の構成を有する。
【発明の効果】
【００１２】
本発明によれば、出力インピーダンスを切り替えた際の電源配線抵抗または信号配線の寄生抵抗または接地配線抵抗の見かけ上の変動を抑制し、出力インピーダンスを切り替えた際の出力インピーダンスの誤差を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による半導体装置の全体構成を模式的に示す図である。
【図２】本発明の実施形態による半導体装置が備えるデータ入出力回路の構成を示すブロック図である。
【図３】本発明の実施形態による半導体装置がのデータ入出力回路が備える出力バッファの構成を示す図である。
【図４】本発明の動作を説明するための図である。
【図５】従来技術による半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の実施形態による半導体装置を説明する。
本実施形態による半導体装置は、出力インピーダンスを切り替える機能を備えるものであるが、本実施形態では、本半導体装置の出力インピーダンスとして、ＯＤＴ（On Die Termination）機能で使用される終端抵抗Ｒｔｔを切り替える場合を例に説明する。
【００１５】
図１に、本実施形態による半導体装置１０の全体構成を模式的に示す。
図１に示す半導体装置１０は、例えばＤＲＡＭ等の半導体メモリであり、概略的には、メモリセルアレイ１１、アドレス回路１２、データ入出力回路１００、制御系回路１３を備え、外部のアドレス信号ＡＤで指定されるメモリアレイ１１内のメモリセルにデータＤを書き込み、またはこのメモリセルに記憶されたデータＤを外部に読み出す。
【００１６】
アドレス回路１２は、外部のアドレス信号ＡＤをデコードして、アクセスすべきメモリセルアレイ１０内のメモリセルを特定するために必要な信号を生成するものであり、データ入出力回路１００は、アドレス信号ＡＤで特定されたメモリアレイ１０内のメモリセルに記憶されたデータＤを外部に読出し、または外部から与えられたデータＤをメモリアレイ１１内のメモリセルに書き込むためのものである。制御系回路１３は、外部から入力される各種の制御信号に基づき、半導体装置１０の内部動作を制御するために必要とされる各種の制御信号を生成するものである。
【００１７】
上記の構成要素のうち、本発明は、データ入出力回路１００を特徴部としており、とりわけ、外部にデータを送出するための出力ドライバを備えた後述の出力バッファ１１０に関する構成を主な特徴としている。
なお、図１では、説明の簡略化のため、メモリセルアレイ１１に付随するロウデコーダやカラムデコーダなど、実際の半導体メモリが備える他の構成要素は省略されている。
【００１８】
図２は、本発明の実施形態による半導体装置１０が備えるデータ入出力回路１００の構成例を示すブロック図である。
図２に示すように、データ入出力回路１００は、いずれもデータ入出力端子ＤＱに接続された７個の出力ドライバ１１１〜１１７からなる出力バッファ１１０と、入力バッファ１２０と、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０とを備えている。入力バッファ１２０は、データ入力時に活性化される回路である。
【００１９】
出力ドライバ１１１〜１１７は、リード動作時においてデータ入出力端子ＤＱを駆動するための回路であり、データ入出力端子ＤＱに対して並列に接続されている。従って、一つの出力ドライバのインピーダンスをＸとすると、出力インピーダンスをＸ／ｉ（ｉは単位バッファの総数である７以下の自然数）とすることが可能となる。本実施形態では、出力ドライバの個数を７としているが、その数は任意である。
【００２０】
出力ドライバ１１１〜１１７の前段にはそれぞれ前段回路１４１〜１４７が設けられている。前段回路１４１〜１４７は、信号１４１Ｐ／１４１Ｎ〜１４７Ｐ／１４７Ｎにより、それぞれ対応する出力ドライバ１１１〜１１７を構成するトランジスタをオン／オフさせる回路である。前段回路１４１〜１４７には、出力制御回路１５０からオン信号１５１Ｐ〜１５７Ｐ及びオン信号１５１Ｎ〜１５７Ｎが個別に供給される。
【００２１】
出力制御回路１５０（制御回路）は、複数の出力ドライバ１１１〜１１７のうち活性化させる出力ドライバを指定するとともに、活性化させる出力ドライバの出力論理レベルを指定する回路である。活性化させる出力ドライバの出力論理レベルは、リードライトバスＲＷＢＳを介して供給されるリードデータＲＤに基づいて定められる。
【００２２】
また、出力ドライバ１１１〜１１７を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、要求されるＯＤＴインピーダンスに応じて、動作させる出力ドライバ１１１〜１１７に対応する選択信号１５１Ｐ〜１５７Ｐをローレベルとし、選択信号１５１Ｎ〜１５７Ｎをハイレベルとする。これにより、該当する出力ドライバに含まれるプルアップ用のトランジスタ及びプルダウン用のトランジスタがともにオンすることから、これらのトランジスタが終端抵抗として機能する。いずれの出力ドライバを終端抵抗として用いるかは、モード信号ＭＲによって指定される。
【００２３】
次に、図３を参照して、出力バッファ１１０の構成を詳細に説明する。
図３に、本実施形態による出力バッファ１１０の構成を模式的に示す。
なお、本実施形態では、図３に示すプルアップ用のｐチャネル型ＭＯＳトランジスタＴＰ１〜ＴＰ７（複数のトランジスタ）とプルダウン用のｎチャネル型ＭＯＳトランジスタＴＮ１〜ＴＮ７（複数のトランジスタ）の両方を備えたＣＭＯＳ構成の出力バッファを例に説明するが、プルアップまたはプルダウンの何れか一方のトランジスタのみを備えたオープンドレイン形式の出力バッファであってもよい。
【００２４】
図３に示すように、本半導体装置１０が備える出力バッファ１１０は、電源端子ＶＤＤＱに接続された電源配線１０と、出力端子ＤＱに接続された信号配線２０と、接地端子ＶＳＳＱに接続された接地配線３０と、電源配線１０と信号配線２０との間に並列接続された複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７と、接地配線３０と信号配線２０との間に並列接続された複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７とを備える。
【００２５】
ここで、複数のトランジスタＴＰ１〜ＴＰ７のソースは電源配線１０に接続され、そのドレインは信号配線２０に接続されている。また、複数のトランジスタＴＮ１〜ＴＮ７のソースは接地配線３０に接続され、そのドレインは信号配線２０に接続されている。更に、それらのゲートには、図示しないが、前述の図２に示す前段回路１４１〜１４７から、該当する信号１４１Ｐ／１４１Ｎ〜１４７Ｐ／１４７Ｎが供給される。例えば、トランジスタＴＰ１のゲートには、信号１４１Ｐが与えられ、トランジスタＴＮ１のゲートには信号１４１Ｎが与えられる。通常のリード動作時であれば、これら１対のトランジスタは相補的にオンするように制御される。
【００２６】
また、本実施形態では、前述の出力制御回路１５０（制御回路）が、終端抵抗Ｒｔｔの設定に関する制御を担い、複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７のうち、特定のトランジスタＴＰ４，ＴＮ４を基準として、電源配線１００、信号配線２００、接地配線３００の長手方向において相互に対照をなす位置関係にあるトランジスタを単位として複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７を選択的に活性化させる制御回路として機能する。なお、上述の特定のトランジスタＴＰ４およびトランジスタＴＮ４は、必ずしも同一の出力バッファを構成する要素である必要はなく、例えば、相互に異なる出力バッファを構成するトランジスタＴＰ３とトランジスタＴＮ５を特定のトランジスタとして採用してもよい。
【００２７】
また、本実施形態では、終端抵抗Ｒｔｔの設定のために、複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７は、特定のトランジスタＴＰ４，ＴＮ４を基準として電源配線１０および信号配線２０の長手方向において相互に対照な位置関係にあるトランジスタを１つのグループとして、複数のグループＳＥＴ１〜ＳＥＴ３にグループ分けされており、このグループを単位として、複数のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び複数のプルダウン用のトランジスタＴＮ１〜ＴＮ７を選択的に活性化させる。
【００２８】
図３の例では、中央に位置する１対の特定のトランジスタＴＰ４，ＴＮ４を基準にすると、この１対のトランジスタＴＰ４，ＴＮ４は第１グループＳＥＴ１に属し、その両隣に位置する１対のトランジスタＴＰ３，ＴＮ３と１対のトランジスタＴＰ５，ＴＮ５は第２グループＳＥＴ２に属する。また、更にその両隣に位置する１対のトランジスタＴＰ１，ＴＮ１と、１対のトランジスタＴＰ２，ＴＮ２と、１対のトランジスタＴＰ６，ＴＮ６と、１対のトランジスタＴＰ７，ＴＮ７は第３グループに属する。
【００２９】
このように、本実施形態では、各グループに含まれるトランジスタの数は、当該グループが特定のトランジスターＴＰ４，ＴＮ４から離間した位置にあるほど多くなる。換言すると、各グループに含まれるトランジスタの数は、特定のトランジスタＴＰ４，ＴＮ４からの電源配線１０および信号配線２０の配線長が長くなる位置にあるほど多くなる。
【００３０】
一般化すれば、本実施形態における各グループに属するトランジスタの数は２ｎ個（ｎは、０以上の整数）により表され、各グループに含まれるトランジスタの数が互いに相違している。ここで、ｎの値は、各グループに対応し、特定のトランジスタＴＰ４，ＴＮ４からの電源配線１０および信号配線２０の配線長が長くなるにつれて、ｎの値が順次増加する。
【００３１】
本実施形態では、ｎ＝０の場合、ｎは第１グループに対応し、ｎ＝１の場合、ｎは第２グループに対応し、ｎ＝２の場合、ｎは第３グループに対応している。従って、例えばトランジスタＴＰ１〜７のみに着目すれば、第１グループＳＥＴ１（ｎ＝０）に含まれるトランジスタの数は１であり、第２グループＳＥＴ２（ｎ＝１）に含まれるトランジスタの数は２であり、第３グループＳＥＴ３（ｎ＝２）に含まれるトランジスタの数は４である。ただし、各グループのトランジスタの数については、この例に限定されない。
【００３２】
なお、本実施形態では、７個のプルアップ用のトランジスタＴＰ１〜ＴＰ７及び７個のプルダウン用のトランジスタＴＮ１〜ＴＮ７から出力バッファ１１０を構成したが、この例に限定されることなく、出力バッファ１１０を構成するトランジスタの数は任意である。また、本実施形態では、３つのグループＳＥＴ１〜ＳＥＴ３にグループ分けしたが、このグループの数も任意である。
【００３３】
次に、図３及び図４を参照しながら、本実施形態による半導体装置の動作を説明する。
本発明の主な特徴は、図３に示すように第１グループＳＥＴ１から第３グループＳＥＴ３にグループ分けされたトランジスタ対の配置関係にあり、この配置関係に関わる部分を除けば、回路動作自体は、前述の図５に示す出力バッファを備えた従来装置と同様に説明することができる。従って、以下の説明では、出力バッファ１１０内のトランジスタ対の配置関係に着目して、終端抵抗Ｒｔｔの値を設定する場合に図３に示す出力バッファ１１０を構成する各トランジスタ対を活性化する方法を説明する。
【００３４】
なお、本実施形態では、説明の便宜上、図３に示すトランジスタＴＰ１〜ＴＰ７およびトランジスタＴＮ１〜ＴＮ７の各トランジスタ単体でのオン抵抗は２４０オームであるものとする。また、以下の説明では、「活性化」なる用語は、出力トランジスタをオンさせることと同義であるものとする。ただし、ＯＤＴ機能を除く一般的なＺＱキャリブレーションにおいて出力トランジスタのオン抵抗Ｒｏｎを調整する場合については、「活性化」なる用語は、出力トランジスタがリードデータに基づいてオン／オフ動作が可能な状態になることを意味する。
【００３５】
以下に説明するように、本実施形態による半導体装置１０では、出力制御回路１５０の制御の下、図４に例示するユーザが必要とする所望の終端抵抗Ｒｔｔ（出力インピーダンス）の値に応じて、図３に示す複数のトランジスタＴＰ１〜ＴＰ７及びトランジスタＴＮ１〜ＴＮ７を選択的に活性化させるための動作が実施される。これらトランジスタを活性化させるための動作の主体は出力制御回路１５０であり、以下では、各動作の主体を省略する。
【００３６】
図４に示す例において、例えばユーザが必要とする終端抵抗Ｒｔｔとして１２０オームを設定する場合、グループＳＥＴ１に属するトランジスタＴＰ４およびトランジスタＴＮ４が活性化され、その他のトランジスタは全て非活性化される。この場合、出力端子ＤＱから見れば、それぞれ２４０オームのオン抵抗を持つトランジスタＴＰ４とトランジスタＴＮ４が等価的に並列接続されており、従って終端抵抗Ｒｔｔとして１２０オームが得られる。
【００３７】
また、終端抵抗Ｒｔｔとして６０オームを設定する場合、グループＳＥＴ２に属するトランジスタＴＰ３，ＴＰ５およびトランジスタＴＮ３，ＴＮ５が活性化され、その他のトランジスタはすべて非活性化される。この場合、出力端子ＤＱから見れば、それぞれ２４０オームのオン抵抗を持つトランジスタＴＰ３，ＴＰ５およびトランジスタＴＮ３，ＴＮ５が等価的に並列接続されおり、従って終端抵抗Ｒｔｔとして６０オームが得られる。
【００３８】
ここで、前述の終端抵抗Ｒｔｔとして１２０オームを設定する場合に比較して、終端抵抗Ｒｔｔとして６０オームを設定する場合、即ち、必要とされる出力インピーダンスが低下する場合、この出力インピーダンスの低下に対し、特定のトランジスタＴＰ４，ＴＮ４からの電源配線１０および信号配線２０の配線長が長くなる位置にあるグループＳＥＴ２に属するトランジスタＴＰ３，ＴＰ５およびトランジスタＴＮ３，ＴＮ５を活性化させる。これにより、以下に説明するように、終端抵抗Ｒｔｔを切り替える場合（即ち、活性化すべきグループを変更する場合）の電源配線抵抗１０、信号配線２０、接地配線３０の変動分を低減することができる。
【００３９】
電源配線１０等の配線抵抗の変動分を低減することができる理由を説明する。
ここでは、説明の簡略化のため、電源配線１０とトランジスタＴＰ１〜ＴＰ７に着目して説明する。
【００４０】
いま、終端抵抗Ｒｔｔとして１２０オームを設定する場合、即ち第１グループＳＥＴ１に属する特定のトランジスタＴＰ４を活性化させる場合に顕在化する電源配線１０の配線抵抗は、電源配線１０の幅は一定であると仮定すれば、電源端子ＶＤＤＱからトランジスタＴＰ４までの電源配線１０の長さに比例し、この配線抵抗を「配線抵抗Ｒ０」とする。
【００４１】
配線抵抗Ｒ０を基準にすれば、終端抵抗Ｒｔｔとして６０オームを設定する場合、即ち特定のトランジスタＴＰ４よりも電源端子ＶＤＤＱに近い位置にある第２グループＳＥＴ２に属するトランジスタＴＰ３を活性化させる場合、このトランジスタＴＰ３から見た電源配線１０の配線抵抗は、上述の配線抵抗Ｒ０よりも小さくなる。これに対し、同じ第２グループＳＥＴ２に属するトランジスタＴＰ５は、特定のトランジスタＴＰ４よりも電源端子ＶＤＤＱから遠い位置にあるため、このトランジスタＴＰ５から見た電源配線１０の配線抵抗は上述の配線抵抗Ｒ０よりも大きくなる。
【００４２】
ここで、同じ第２グループＳＥＴ２に属するトランジスタＴＰ３とトランジスタＴＰ５の配置位置は、特定のトランジスタＴＰ４の配置位置を基準として、電源配線１０の長手方向において相互に対照な位置関係にあるから、特定のトランジスタＴＰ４からトランジスタＴＰ３までの電源配線１０の配線長と、特定のトランジスタＴＰ４からトランジスタＴＰ５までの電源配線１０の配線長はほぼ同じである。
【００４３】
従って、トランジスタＴＰ３から見たときの配線抵抗Ｒ０に対する配線抵抗の減少分と、トランジスタＴＰ５から見たときの配線抵抗Ｒ０に対する配線抵抗の増加分は同じであり、第２グループＳＥＴ２全体としてみれば、これら減少分の配線抵抗と増加分の配線抵抗が相殺し合う。この結果、見かけ上、第２グループＳＥＴ２全体として電源配線１０の配線抵抗の変動分は概ねなくなり、従って、終端抵抗Ｒｔｔを６０オームに切り替えても、電源配線１０の配線抵抗の変動分による出力インピーダンスの誤差はほとんど顕在化しなくなる。
【００４４】
このように、本実施形態では、特定のトランジスタＴＰ４，ＴＮ４を基準として電源配線１０の長手方向において相互に対照な位置関係にある二つのトランジスタＴＰ３，ＴＰ５は、特定のトランジスタＴＰ４，ＴＮ４に対する電源配線１０の配線抵抗を基準としたときに、これら二つのトランジスタＴＰ３，ＴＰ５のうちの一方のトランジスタＴＰ３に対する電源配線１０の配線抵抗の変動分と、これら二つのトランジスタＴＰ３，ＴＰ５のうちの他方のトランジスタＴＰ５に対する電源配線１０の配線抵抗の変動分が相殺するような位置関係にある。従って、電源配線１０の配線抵抗の変動分が出力インピーダンスに与える影響を抑制することができ、出力インピーダンスの誤差を低減させることができる。信号配線２０の寄生抵抗、接地配線３０の配線抵抗についても同様に説明することができる。
【００４５】
図４に示す終端抵抗Ｒｔｔの他の値として、４０オーム、３０オーム、２０オームを設定する場合についても同様に説明することができるが、その説明は省略する。
また、図４において、出力トランジスタのオン抵抗Ｒｏｎとして、４０オーム、３４オームを設定する場合については、図３に示すプルアップ用のトランジスタＴＰ（ＴＰ１〜ＴＰ７）とプルダウン用のトランジスタＴＮ（ＴＮ１〜ＴＮ７）のうちの何れか一方のみを活性化させる点を除けば、終端抵抗Ｒｔｔの値を設定する場合と同様に説明することができる。
【００４６】
図４の例では、終端抵抗Ｒｔｔとして２０オームを設定し、且つオン抵抗Ｒｏｎとして４０オームを設定する場合、第２グループＳＥＴ２と第３グループＳＥＴ３に属するトランジスタを活性化の対象とし、また、オン抵抗Ｒｏｎとして３４オームを設定する場合には、第１グループＳＥＴ１〜第３グループＳＥＴ３の全てのトランジスタを活性化の対象としている。
【００４７】
上述の実施形態では、奇数個（７個）のトランジスタＴＰ１〜ＴＰ７および奇数個（７個）のトランジスタＴＮ１〜ＴＮ７を備えた出力バッファを例として説明したが、これらのトランジスタが偶数個である場合についても同様に説明することができる。この場合、電源配線１０に沿って各トランジスタを等間隔で配置すると、中央に位置する前述の特定のトランジスタＴＰ４，ＴＮ４に相当するトランジスタは存在しなくなる。しかし、このような場合であっても、中央近傍の互いに隣接した複数個のトランジスタを同じグループに分類し、これらのトランジスタを「特定のトランジスタ」として取り扱えばよい。従って、「特定のトランジスタ」の定義は、便宜的なものであり、上述した配線抵抗の変動分を相殺することができるように各トランジスタの対称的な位置関係の基準を与えることができるのであれば、「特定のトランジスタ」をどのように規定してもよい。
【００４８】
上述した本実施形態によれば、電源配抵抗等の寄生抵抗成分の変動が相殺されるため、出力インピーダンスを切り替えた場合に、その誤差を抑制することができる。従って、精度よく、複数の出力インピーダンスを設定することが可能になる。また、仮に出力インピーダンスの誤差を十分に抑制することができない場合があったとしても、その誤差は減少するため、本実施形態を適用しない場合に比較すれば、出力ドライバの抵抗値の調整量は最小限で足り、各出力ドライバの出力特性を比較的均一に維持することができる。
以上、本発明の実施形態を説明したが、本発明はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形を行うことができる。
【符号の説明】
【００４９】
１０…電源配線、２０…信号配線、３０…接地配線、ＳＥＴ１〜ＳＥＴ３…グループ、ＴＰ１〜ＴＰ７…ｐチャネル型ＭＯＳトランジスタ、ＴＮ１〜ＴＮ７…ｎチャネル型ＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
電源端子に接続された電源配線と、
出力端子に接続された信号配線と、
前記電源配線と前記信号配線との間に並列接続された複数のトランジスタと、
前記複数のトランジスタのうち、特定のトランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路と、
を備えた半導体装置。
【請求項２】
前記制御回路は、
必要とされる出力インピーダンスに応じて前記複数のトランジスタを選択的に活性化させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記相互に対照な位置関係にある二つのトランジスタは、
前記特定のトランジスタに対する前記電源配線の配線抵抗を基準としたときに、前記二つのトランジスタの一方のトランジスタに対する前記電源配線の配線抵抗の変化分が、前記二つのトランジスタの他方のトランジスタに対する前記電源配線の配線抵抗の変化分を相殺するような位置関係にあることを特徴とする請求項１または２の何れか１項記載の半導体装置。
【請求項４】
前記複数のトランジスタは、前記相互に対照な位置関係にあるトランジスタを１つのグループとして、複数のグループにグループ分けされており、
前記制御回路は、前記グループを単位として前記複数のトランジスタを選択的に活性化させることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記複数のグループのそれぞれに属するトランジスタの数は、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなる位置にあるほど多く、
前記制御回路は、
前記必要とされる出力インピーダンスの低下に対し、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなる位置にあるグループに属するトランジスタを活性化させることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記複数のグループのそれぞれは、２ｎ個（ｎは、０以上の整数）のトランジスタからなり、ここで、ｎの値は、各グループに対応し、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなるにつれて順次増加することを特徴とする請求項５に記載の半導体装置。
【請求項７】
電源端子に接続された電源配線と、
出力端子に接続された信号配線と、
接地端子に接続された接地配線と、
前記電源配線と前記信号配線との間に並列接続された複数の第１トランジスタと、
前記接地配線と前記信号配線との間に並列接続された複数の第２トランジスタと、
前記複数の第１及び第２トランジスタのうち、特定の第１及び第２トランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数の第１及び第２トランジスタを選択的に活性化させる制御回路と、
を備えた半導体装置。
【請求項１】
電源端子に接続された電源配線と、
出力端子に接続された信号配線と、
前記電源配線と前記信号配線との間に並列接続された複数のトランジスタと、
前記複数のトランジスタのうち、特定のトランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数のトランジスタを選択的に活性化させる制御回路と、
を備えた半導体装置。
【請求項２】
前記制御回路は、
必要とされる出力インピーダンスに応じて前記複数のトランジスタを選択的に活性化させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記相互に対照な位置関係にある二つのトランジスタは、
前記特定のトランジスタに対する前記電源配線の配線抵抗を基準としたときに、前記二つのトランジスタの一方のトランジスタに対する前記電源配線の配線抵抗の変化分が、前記二つのトランジスタの他方のトランジスタに対する前記電源配線の配線抵抗の変化分を相殺するような位置関係にあることを特徴とする請求項１または２の何れか１項記載の半導体装置。
【請求項４】
前記複数のトランジスタは、前記相互に対照な位置関係にあるトランジスタを１つのグループとして、複数のグループにグループ分けされており、
前記制御回路は、前記グループを単位として前記複数のトランジスタを選択的に活性化させることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記複数のグループのそれぞれに属するトランジスタの数は、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなる位置にあるほど多く、
前記制御回路は、
前記必要とされる出力インピーダンスの低下に対し、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなる位置にあるグループに属するトランジスタを活性化させることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記複数のグループのそれぞれは、２ｎ個（ｎは、０以上の整数）のトランジスタからなり、ここで、ｎの値は、各グループに対応し、前記特定のトランジスタからの前記電源配線および前記信号配線の配線長が長くなるにつれて順次増加することを特徴とする請求項５に記載の半導体装置。
【請求項７】
電源端子に接続された電源配線と、
出力端子に接続された信号配線と、
接地端子に接続された接地配線と、
前記電源配線と前記信号配線との間に並列接続された複数の第１トランジスタと、
前記接地配線と前記信号配線との間に並列接続された複数の第２トランジスタと、
前記複数の第１及び第２トランジスタのうち、特定の第１及び第２トランジスタを基準として前記電源配線および前記信号配線の長手方向において相互に対照な位置関係にあるトランジスタを単位として前記複数の第１及び第２トランジスタを選択的に活性化させる制御回路と、
を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−５２２８（Ｐ２０１３−５２２８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３４３８６（Ｐ２０１１−１３４３８６）
【出願日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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