半導体記憶装置及びその製造方法
【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層２４と、前記ナノマテリアル集合層２４の上面に設けられた上部電極層２５と、前記ナノマテリアル集合層２４の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層２３とを備え、前記ナノマテリアル集合層２４が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない。
【解決手段】実施形態に係る半導体記憶装置は、アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層２４と、前記ナノマテリアル集合層２４の上面に設けられた上部電極層２５と、前記ナノマテリアル集合層２４の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層２３とを備え、前記ナノマテリアル集合層２４が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭの製品化に際しては、高い信頼性が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５２９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層の上面に設けられた上部電極層と、前記ナノマテリアル集合層の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層とを備え、前記ナノマテリアル集合層が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】同実施形態におけるピラーを例示する模式的断面図である。
【図３】同実施形態におけるナノマテリアル集合層を例示する模式的断面図である。
【図４】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図５】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図８】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図９】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１０】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１１】同実施形態に係る引っかき試験の結果を示す図である。
【図１２】同実施形態に係るナノマテリアル集合層から放出されるガスを示す図である。
【図１３】同実施形態に係るナノマテリアル集合層のラマンスペクトルを示す図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図面を参照して詳細に説明する。
【０００８】
図１は、本実施形態に係る記憶装置を例示する斜視図である。また、図２は、本実施形態におけるピラーを例示する模式的断面図である。本実施形態に係る記憶装置は、ＲｅＲＡＭである。
【０００９】
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１０】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１１】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７（図２参照）によって埋め込まれている。
【００１２】
以下、図２を参照して、ピラー１６の構成を説明する。
【００１３】
図２に示すように、各ピラー１６においては、下方から上方に向かって、バリアメタル層２１、整流作用を有する整流素子層２２、下部電極層２３、ナノマテリアル集合層２４、上部電極層２５がこの順に積層されている。バリアメタル層２１は例えばワード線ＷＬに接しており、上部電極２５は例えばビット線ＢＬに接している。また、最下層のワード線ＷＬと層間絶縁膜１２との間には、バリアメタル層２９が設けられている。
【００１４】
バリアメタル層２９は、層間絶縁膜１２とワード線ＷＬとの間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層２１は、ワード線ＷＬと整流素子層２２との間の拡散を防止すると共に、密着性を改善する層である。バリアメタル層２９及び２１は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）等の導電性材料により形成されている。
【００１５】
整流素子層２２は、シリコン（Ｓｉ）を含み、ピラー１６に電流を流すか否かを選択する層である。整流素子層２２は、例えばポリシリコンからなるシリコンダイオード層であり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電型がｐ＋形のｐ形層が積層されている。これにより、整流素子層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子として機能する。下部電極層２３及び上部電極層２５はタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電性材料によって形成されている。なお、下部電極層２３の上面には、下部電極層２３を形成する材料の酸化物からなる自然酸化層が形成されている場合がある。
【００１６】
図３に示すように、ナノマテリアル集合層２４は、例えば、カーボンナノマテリアル３１が、隙間３２を介して集合した層である。カーボンナノマテリアル３１は、アモルファスカーボンを含む。また、カーボンナノマテリアル３１は、少なくとも、フラーレン、グラフェン、ナノチューブ、ナノリボンのいずれかを含む。隙間３２は真空あるいは窒素ガス（Ｎ２）又は水素ガス（Ｈ２）等を含む層となっており、従って、ナノマテリアル集合層２４の構造は中空構造である。各カーボンナノマテリアル３１の形状は筒形であり、その直径は例えば２〜３ｎｍである。カーボンナノマテリアル３１は概ね水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に延びている。ナノマテリアル集合層２４の厚さ方向におけるカーボンナノマテリアル３１の積層数は、例えば、数層〜数十層程度である。
【００１７】
ナノマテリアル集合層２４は下層２４ａ及び上層２４ｂに分かれている。下層２４ａはアモルファスカーボンを含んでいる。一方、上層２４ｂは、アモルファスカーボンを含まない、あるいは、下層２４ａと比較して、アモルファスカーボンの含有量が少ない。下層２４ａ及び上層２４ｂのそれぞれの厚さは、下層２４ａと比較して、上層２４ｂの方が薄いことが好ましい。また、下層２４ａ及び上層２４ｂは、層間の境界が明確でなくてもよく、例えば、ナノマテリアル集合層２４の中で、下部から上部に向かって、段階的にアモルファスカーボンの含有量が低減していってもよい。また、下層２４ａ及び上層２４ｂの２層でなくてもよく、アモルファスカーボンの含有量が異なる層が２つ以上存在してもよい。つまり、ナノマテリアル集合層２４の上面（上部電極層２５と接する面）におけるアモルファスカーボンの含有量が、ナノマテリアル集合層２４の下面（下部電極層２３と接する面）におけるアモルファスカーボンの含有量よりも少なければよい。
【００１８】
なお、本実施形態では、ナノマテリアル集合層２４の上面に上部電極層２５が存在し、ナノマテリアル集合層２４の下面に下部電極層２３が存在する場合を説明したが、ナノマテリアル集合層２４と上部電極層２５との間又はナノマテリアル集合層２４の下面との間には、別の層が挟まれていてもよい。すなわち、上部電極層２５はナノマテリアル集合層２４の上面に直接的又は間接的に設けられている。同様に、下部電極層２３はナノマテリアル集合層２４の下面に直接的又は間接的に設けられている。
【００１９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図４から図１０は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。なお、図４から図１０においては、カーボンナノマテリアル３１及び隙間３２は図示を省略している。
【００２０】
先ず、図４に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２上に、ダマシン法又はパターニング法により、バリアメタル層２９及びワード線ＷＬを形成する。ダマシン法とは、層間絶縁膜１２の上層部分に溝を形成し、この溝内に導電性材料を埋め込む方法である。また、パターニング法とは、全面に導電膜を形成し、ＲＩＥ（reactive ion etching：反応性イオンエッチング）によってこの導電膜を分断し、間に絶縁層を埋め込む方法である。ワード線ＷＬは、ワード線方向に相互に平行に延びるように複数本形成する。これらの複数本のワード線ＷＬにより、ワード線配線層が形成される。
【００２１】
次に、図５に示すように、ワード線ＷＬ上に、例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を堆積させることにより、バリアメタル層２１を形成する。次に、例えば、不純物を導入しながらシリコンを堆積させることにより、例えばシリコンダイオード層である整流素子層２２を形成する。次に、例えば、タングステン（Ｗ）を堆積させることにより、下部電極層２３を形成する。このとき、下部電極層２３の上面には、自然酸化層が形成される場合がある。
【００２２】
次に、水系の溶媒にカーボンナノマテリアル３１を分散させた分散液を下部電極層２３上に塗布し、乾燥させる。この塗布及び乾燥を複数回繰り返すことにより、ナノマテリアル集合層２４を形成する。ナノマテリアル集合層２４においては、複数本のカーボンナノマテリアル３１が緩く結合し、カーボンナノマテリアル３１間には隙間３２が形成される。また、分散液が乾燥して厚さが減少する過程で、カーボンナノマテリアル３１が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。
【００２３】
次に、チャンバ中で、酸素ガスを流しながら、加熱処理を行う。すなわち、ナノマテリアル集合層２４の上面に酸素ガスを接触させる。酸素ガスの流量は、チャンバの容量、排気性能によって、適宜決定する。例えば加熱処理は、３００℃で、５分間行う。この処理により、カーボンナノマテリアル３１のうちアモルファスカーボンが選択的に酸化分解され、酸化物に変化していく。すなわち、ナノマテリアル集合層２４の上部からアモルファスカーボンの含有量が低下していく。その結果、図６に示すように、アモルファスカーボンを含まない、あるいは、ナノマテリアル集合層２４の下部と比較して、アモルファスカーボンの含有量が少ない上層２４ｂが形成される。一方、ナノマテリアル集合層２４中で、上層２４ｂ以外の部分が下層２４ａとなる。なお、上記酸素の代わりに、アンモニアプラズマで処理しても良い。この場合、ナノマテリアル集合層２４に上面側からアンモニア（ＮＨ３）のプラズマを接触させる。この場合にも、ナノマテリアル集合層２４の上部のアモルファスカーボンの含有量が低下し、上層２４ｂが形成される。
【００２４】
次に、図７に示すように、ナノマテリアル集合層２４上に、例えばタングステン（Ｗ）等の導電性材料を堆積させて、上部電極層２５を形成する。次に、上部電極層２５上に、例えばシリコン酸化物からなるハードマスク５１を形成する。次に、ハードマスク５１上に、レジスト膜を成膜する。次に、リソグラフィ法によりレジスト膜をマトリクス状にパターニングして、レジストパターン５２を形成する。
【００２５】
次に、図８に示すように、レジストパターン５２をマスクとしてＲＩＥを施し、レジストパターン５２のパターンをハードマスク５１に転写する。次に、レジストパターン５２及びハードマスク５１をマスクとしてＲＩＥを施し、上部電極層２５、ナノマテリアル集合層２４、下部電極層２３、整流素子層２２及びバリアメタル層２１を選択的に除去して、パターニングする。これにより、ピラー１６が形成される。このとき、ピラー１６の側面上には、シリコン酸化物を主成分とする副生成物（デポ物）５３が付着する。なお、レジストパターン５２の全体及びハードマスク５１の大部分は、このＲＩＥの過程で消失する。
【００２６】
次に、例えば、フッ酸系の薬液、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）又はＢＨＦ（buffered hydrofluoric acid：バッファードフッ酸）を用いてウェット洗浄し、副生成物５３を除去する。
【００２７】
次に、図９に示すように、ピラー１６間に例えばシリコン酸化物を堆積させて、層間絶縁膜１７を形成する。次に、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、上部電極層２５の上面を露出させる。
【００２８】
次に、図１０に示すように、ダマシン法又はパターニング法により、上部電極層２５上に複数本のビット線ＢＬを形成する。ビット線方向に延びる複数本のビット線ＢＬにより、ビット線配線層１５が形成される。
【００２９】
続いて、上述と同様な方法により、バリアメタル層２１、整流素子層２２、下部電極層２３、ナノマテリアル集合層２４及び上部電極層２５をこの順に積層し、パターニングしてピラー１６を形成し、フッ酸系の薬液により副生成物５３を洗浄し、層間絶縁膜１７で埋め込む。このようにして、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、整流素子層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、本実施形態に係る不揮発性記憶装置１が製造される。
【００３０】
次に、本実施形態の動作について説明する。
【００３１】
本実施形態に係る不揮発性記憶装置１において、ナノマテリアル集合層２４は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。そのメカニズムは完全には解明されていないが、例えば、以下のように考えられる。
【００３２】
下部電極層２３と上部電極層２５との間に電圧が印加されていないときは、ナノマテリアル集合層２４において、カーボンナノマテリアル３１同士は概ね相互に離隔した状態にあり、ナノマテリアル集合層２４は「高抵抗状態」にある。一方、下部電極層２３と上部電極層２５との間に電圧を印加すると、カーボンナノマテリアル３１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってカーボンナノマテリアル３１が移動・回転し、隣のカーボンナノマテリアル３１と接触し、下部電極層２３と上部電極層２５との間に複数本のカーボンナノマテリアル３１を介した電流経路が形成される。この結果、ナノマテリアル集合層２４は「低抵抗状態」となる。この状態は、下部電極層２３と上部電極層２５との間に電圧が印加されなくなっても、維持される。また、下部電極層２３と上部電極層２５との間に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、カーボンナノマテリアル３１同士の接触部分が発熱し、カーボンナノマテリアル３１同士が離れる。この結果、ナノマテリアル集合層２４は「高抵抗状態」に戻る。このように、ナノマテリアル集合層２４は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。
【００３３】
本実施形態によれば、カーボンナノマテリアル３１が集合したナノマテリアル集合層２４によって抵抗変化層が実現されている。カーボンナノマテリアルには、グラフェンやカーボンナノチューブ以外にアモルファスカーボンが含まれている。上部電極層２５の配線材料と、ナノマテリアル集合層２４のグラフェンやカーボンナノチューブの間にアモルファスカーボンが存在すると、配線材料とグラフェンやカーボンナノチューブとの密着性を低下させ、膜剥がれを引きこす原因となる。
【００３４】
そこで、本実施形態においては、ナノマテリアル集合層２４の上層２４ｂ、特に、ナノマテリアル集合層２４の上面（上部電極層２５と接する面）のアモルファスカーボンの含有量を低減させている。これにより、ナノマテリアル集合層２４と上部電極層２５の密着性を向上させることができる。すなわち、ナノマテリアル集合層２４から上部電極層２５を剥がれにくくすることができ、壊れにくく、信頼性が高い不揮発性記憶装置を実現することができる。
【００３５】
また、ナノマテリアル集合層２４の上面に酸素ガスを流しながら加熱処理を行うことで、アモルファスカーボンが、グラフェンやカーボンナノチューブに対し選択的に酸化分解される。これにより、ナノマテリアル集合層２４から、選択的にアモルファスカーボンを除去し、上部電極層２５との密着性を向上させることができる。
【００３６】
また、本実施形態では、ナノマテリアル集合層２４中の上層２４ｂはより薄い方が望ましい。ナノマテリアル集合層２４中で、アモルファスカーボンも抵抗変化に寄与していると考えられる。アモルファスカーボンが少なくなりすぎてしまうことによって、ナノマテリアル集合層２４の抵抗変化層としての機能が劣化するのを防ぐために、なるべくナノマテリアル集合層２４中にアモルファスカーボンを残しつつ、ナノマテリアル集合層２４の上面（上部電極と接する面）においては、アモルファスカーボンが少ない状態が望ましい。これにより、ナノマテリアル集合層２４の抵抗変化層のとしての機能を保ちつつ、上部電極層２５を剥がれにくくすることができる。
【００３７】
本実施形態の方式、すなわち、ナノマテリアル集合層２４上面に酸素ガスを流しながら加熱処理を実施した後に、上部電極層２５を形成する方式を用いた場合の、ナノマテリアル集合層２４と上部電極層２５との密着力を実験により測定した。また、比較方式として、酸素ガスを流しながら加熱処理を実施しないで、ナノマテリアル集合層２４上面に上部電極層２５を形成した場合の、ナノマテリアル集合層２４と上部電極層２５との密着力も測定した。ここでは、スクラッチテスタを用いて引っかき試験を行い、ナノマテリアル集合層２４と上部電極層２５との密着力として、ナノマテリアル集合層２４から上部電極層２５を剥がすのに必要な力を測定した。測定された力が大きいほど、ナノマテリアル集合層２４から上部電極層２５を剥がすのに大きな力が必要であり、ナノマテリアル集合層２４と上部電極層２５とが剥がれにくいことを示している。
【００３８】
図１１に、本実施形態の方式と比較方式における引っかき試験結果を示す。図１１では、８個のサンプルを用いた引っかき試験を２回実施している。図１１より、比較方式と比較して、本実施形態の方式の方が大きな力が測定されていることがわかる。すなわち、本実施形態の方式を用いた場合には、比較方式の場合よりも、ナノマテリアル集合層２４と上部電極層２５との密着力が高く、ナノマテリアル集合層２４と上部電極層２５とが剥がれにくいといえる。
【００３９】
次に、図１２及び図１３に、本実施形態の方式と比較方式における、ナノマテリアル集合層２４中のアモルファスカーボンの量を測定した結果を示す。
【００４０】
図１２では、上部電極層２５を形成する前の、ナノマテリアル集合層２４からの放出ガスを、昇温脱離装置（ＴＤＳ：Thermal Desorption Spectroscopy）にて測定した。図１２は、本実施形態の方式と比較方式における、Ｃ（分子量１２）、ＣＯ/Ｎ２（分子量２８）、ＣＯ２（分子量４４）の放出ガス曲線を示す図である。図１２より、本実施形態の方式の方が、カーボン系のガスの放出量が少なくなっていることがわかる。すなわち、ナノマテリアル集合層２４に含まれるカーボンの量が少ないと考えられる。
【００４１】
図１３では、上部電極層２５を形成する前の、ナノマテリアル集合層２４のラマンスペクトルを測定した。カーボンナノチューブのラマンスペクトルは、１５８５ｃｍ−１付近に現れるＧバンドと呼ばれるラマン活性モードと、１３５０ｃｍ−１付近に現れるＤバンドと呼ばれる欠陥に起因するバンドが存在する。また、Ｄバンドは、カーボンナノチューブの構造的な欠陥の他にアモルファスカーボンなどの不純物の影響をうけることも知られている。
【００４２】
図１３（a）は、比較方式におけるラマンスペクトルである。図１３（ｂ）は、本実施形態の方式におけるラマンスペクトルである。図１３より、（ｂ）の本実施形態の方式においては、（a）の比較方式と比べて、Ｄバンドのピーク高さが低くなっていることが分かる。Ｄバンドのピーク減少は、アモルファスカーボンが分解して低減していることを示唆していると考えられる。
【００４３】
以上、図１２及び図１３の結果より、本実施形態の方式において、ナノマテリアル集合層２４の上面に酸素ガスを流しながら加熱処理を実施することで、ナノマテリアル集合層２４のアモルファスカーボンの含有量が低減されていると考えられる。また、図１１の結果より、本実施形態の方式の方が比較方式よりも、ナノマテリアル集合層２４と上部電極層２５との密着力が高いことがわかった。従って、本実施形態の方式は、ナノマテリアル集合層２４のアモルファスカーボンの含有量を低減することにより、ナノマテリアル集合層２４と上部電極層２５との密着力を向上しているといえる。
【００４４】
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１：半導体記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１７：層間絶縁膜、２１：バリアメタル層、２２：整流素子層、２３：下部電極層、２４：ナノマテリアル集合層、２４a：下層、２４ｂ：上層、２５：上部電極層、２９：バリアメタル層、３１：カーボンナノマテリアル、３２：隙間、５１：ハードマスク、５２：レジストパターン、５３：副生成物、BL：ビット線、WL：ワード線
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭの製品化に際しては、高い信頼性が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５２９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層の上面に設けられた上部電極層と、前記ナノマテリアル集合層の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層とを備え、前記ナノマテリアル集合層が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】同実施形態におけるピラーを例示する模式的断面図である。
【図３】同実施形態におけるナノマテリアル集合層を例示する模式的断面図である。
【図４】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図５】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図８】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図９】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１０】同実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図１１】同実施形態に係る引っかき試験の結果を示す図である。
【図１２】同実施形態に係るナノマテリアル集合層から放出されるガスを示す図である。
【図１３】同実施形態に係るナノマテリアル集合層のラマンスペクトルを示す図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図面を参照して詳細に説明する。
【０００８】
図１は、本実施形態に係る記憶装置を例示する斜視図である。また、図２は、本実施形態におけるピラーを例示する模式的断面図である。本実施形態に係る記憶装置は、ＲｅＲＡＭである。
【０００９】
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１０】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１１】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７（図２参照）によって埋め込まれている。
【００１２】
以下、図２を参照して、ピラー１６の構成を説明する。
【００１３】
図２に示すように、各ピラー１６においては、下方から上方に向かって、バリアメタル層２１、整流作用を有する整流素子層２２、下部電極層２３、ナノマテリアル集合層２４、上部電極層２５がこの順に積層されている。バリアメタル層２１は例えばワード線ＷＬに接しており、上部電極２５は例えばビット線ＢＬに接している。また、最下層のワード線ＷＬと層間絶縁膜１２との間には、バリアメタル層２９が設けられている。
【００１４】
バリアメタル層２９は、層間絶縁膜１２とワード線ＷＬとの間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層２１は、ワード線ＷＬと整流素子層２２との間の拡散を防止すると共に、密着性を改善する層である。バリアメタル層２９及び２１は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）等の導電性材料により形成されている。
【００１５】
整流素子層２２は、シリコン（Ｓｉ）を含み、ピラー１６に電流を流すか否かを選択する層である。整流素子層２２は、例えばポリシリコンからなるシリコンダイオード層であり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電型がｐ＋形のｐ形層が積層されている。これにより、整流素子層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子として機能する。下部電極層２３及び上部電極層２５はタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電性材料によって形成されている。なお、下部電極層２３の上面には、下部電極層２３を形成する材料の酸化物からなる自然酸化層が形成されている場合がある。
【００１６】
図３に示すように、ナノマテリアル集合層２４は、例えば、カーボンナノマテリアル３１が、隙間３２を介して集合した層である。カーボンナノマテリアル３１は、アモルファスカーボンを含む。また、カーボンナノマテリアル３１は、少なくとも、フラーレン、グラフェン、ナノチューブ、ナノリボンのいずれかを含む。隙間３２は真空あるいは窒素ガス（Ｎ２）又は水素ガス（Ｈ２）等を含む層となっており、従って、ナノマテリアル集合層２４の構造は中空構造である。各カーボンナノマテリアル３１の形状は筒形であり、その直径は例えば２〜３ｎｍである。カーボンナノマテリアル３１は概ね水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に延びている。ナノマテリアル集合層２４の厚さ方向におけるカーボンナノマテリアル３１の積層数は、例えば、数層〜数十層程度である。
【００１７】
ナノマテリアル集合層２４は下層２４ａ及び上層２４ｂに分かれている。下層２４ａはアモルファスカーボンを含んでいる。一方、上層２４ｂは、アモルファスカーボンを含まない、あるいは、下層２４ａと比較して、アモルファスカーボンの含有量が少ない。下層２４ａ及び上層２４ｂのそれぞれの厚さは、下層２４ａと比較して、上層２４ｂの方が薄いことが好ましい。また、下層２４ａ及び上層２４ｂは、層間の境界が明確でなくてもよく、例えば、ナノマテリアル集合層２４の中で、下部から上部に向かって、段階的にアモルファスカーボンの含有量が低減していってもよい。また、下層２４ａ及び上層２４ｂの２層でなくてもよく、アモルファスカーボンの含有量が異なる層が２つ以上存在してもよい。つまり、ナノマテリアル集合層２４の上面（上部電極層２５と接する面）におけるアモルファスカーボンの含有量が、ナノマテリアル集合層２４の下面（下部電極層２３と接する面）におけるアモルファスカーボンの含有量よりも少なければよい。
【００１８】
なお、本実施形態では、ナノマテリアル集合層２４の上面に上部電極層２５が存在し、ナノマテリアル集合層２４の下面に下部電極層２３が存在する場合を説明したが、ナノマテリアル集合層２４と上部電極層２５との間又はナノマテリアル集合層２４の下面との間には、別の層が挟まれていてもよい。すなわち、上部電極層２５はナノマテリアル集合層２４の上面に直接的又は間接的に設けられている。同様に、下部電極層２３はナノマテリアル集合層２４の下面に直接的又は間接的に設けられている。
【００１９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。図４から図１０は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。なお、図４から図１０においては、カーボンナノマテリアル３１及び隙間３２は図示を省略している。
【００２０】
先ず、図４に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２上に、ダマシン法又はパターニング法により、バリアメタル層２９及びワード線ＷＬを形成する。ダマシン法とは、層間絶縁膜１２の上層部分に溝を形成し、この溝内に導電性材料を埋め込む方法である。また、パターニング法とは、全面に導電膜を形成し、ＲＩＥ（reactive ion etching：反応性イオンエッチング）によってこの導電膜を分断し、間に絶縁層を埋め込む方法である。ワード線ＷＬは、ワード線方向に相互に平行に延びるように複数本形成する。これらの複数本のワード線ＷＬにより、ワード線配線層が形成される。
【００２１】
次に、図５に示すように、ワード線ＷＬ上に、例えば窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を堆積させることにより、バリアメタル層２１を形成する。次に、例えば、不純物を導入しながらシリコンを堆積させることにより、例えばシリコンダイオード層である整流素子層２２を形成する。次に、例えば、タングステン（Ｗ）を堆積させることにより、下部電極層２３を形成する。このとき、下部電極層２３の上面には、自然酸化層が形成される場合がある。
【００２２】
次に、水系の溶媒にカーボンナノマテリアル３１を分散させた分散液を下部電極層２３上に塗布し、乾燥させる。この塗布及び乾燥を複数回繰り返すことにより、ナノマテリアル集合層２４を形成する。ナノマテリアル集合層２４においては、複数本のカーボンナノマテリアル３１が緩く結合し、カーボンナノマテリアル３１間には隙間３２が形成される。また、分散液が乾燥して厚さが減少する過程で、カーボンナノマテリアル３１が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。
【００２３】
次に、チャンバ中で、酸素ガスを流しながら、加熱処理を行う。すなわち、ナノマテリアル集合層２４の上面に酸素ガスを接触させる。酸素ガスの流量は、チャンバの容量、排気性能によって、適宜決定する。例えば加熱処理は、３００℃で、５分間行う。この処理により、カーボンナノマテリアル３１のうちアモルファスカーボンが選択的に酸化分解され、酸化物に変化していく。すなわち、ナノマテリアル集合層２４の上部からアモルファスカーボンの含有量が低下していく。その結果、図６に示すように、アモルファスカーボンを含まない、あるいは、ナノマテリアル集合層２４の下部と比較して、アモルファスカーボンの含有量が少ない上層２４ｂが形成される。一方、ナノマテリアル集合層２４中で、上層２４ｂ以外の部分が下層２４ａとなる。なお、上記酸素の代わりに、アンモニアプラズマで処理しても良い。この場合、ナノマテリアル集合層２４に上面側からアンモニア（ＮＨ３）のプラズマを接触させる。この場合にも、ナノマテリアル集合層２４の上部のアモルファスカーボンの含有量が低下し、上層２４ｂが形成される。
【００２４】
次に、図７に示すように、ナノマテリアル集合層２４上に、例えばタングステン（Ｗ）等の導電性材料を堆積させて、上部電極層２５を形成する。次に、上部電極層２５上に、例えばシリコン酸化物からなるハードマスク５１を形成する。次に、ハードマスク５１上に、レジスト膜を成膜する。次に、リソグラフィ法によりレジスト膜をマトリクス状にパターニングして、レジストパターン５２を形成する。
【００２５】
次に、図８に示すように、レジストパターン５２をマスクとしてＲＩＥを施し、レジストパターン５２のパターンをハードマスク５１に転写する。次に、レジストパターン５２及びハードマスク５１をマスクとしてＲＩＥを施し、上部電極層２５、ナノマテリアル集合層２４、下部電極層２３、整流素子層２２及びバリアメタル層２１を選択的に除去して、パターニングする。これにより、ピラー１６が形成される。このとき、ピラー１６の側面上には、シリコン酸化物を主成分とする副生成物（デポ物）５３が付着する。なお、レジストパターン５２の全体及びハードマスク５１の大部分は、このＲＩＥの過程で消失する。
【００２６】
次に、例えば、フッ酸系の薬液、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）又はＢＨＦ（buffered hydrofluoric acid：バッファードフッ酸）を用いてウェット洗浄し、副生成物５３を除去する。
【００２７】
次に、図９に示すように、ピラー１６間に例えばシリコン酸化物を堆積させて、層間絶縁膜１７を形成する。次に、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、上部電極層２５の上面を露出させる。
【００２８】
次に、図１０に示すように、ダマシン法又はパターニング法により、上部電極層２５上に複数本のビット線ＢＬを形成する。ビット線方向に延びる複数本のビット線ＢＬにより、ビット線配線層１５が形成される。
【００２９】
続いて、上述と同様な方法により、バリアメタル層２１、整流素子層２２、下部電極層２３、ナノマテリアル集合層２４及び上部電極層２５をこの順に積層し、パターニングしてピラー１６を形成し、フッ酸系の薬液により副生成物５３を洗浄し、層間絶縁膜１７で埋め込む。このようにして、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、整流素子層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、本実施形態に係る不揮発性記憶装置１が製造される。
【００３０】
次に、本実施形態の動作について説明する。
【００３１】
本実施形態に係る不揮発性記憶装置１において、ナノマテリアル集合層２４は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。そのメカニズムは完全には解明されていないが、例えば、以下のように考えられる。
【００３２】
下部電極層２３と上部電極層２５との間に電圧が印加されていないときは、ナノマテリアル集合層２４において、カーボンナノマテリアル３１同士は概ね相互に離隔した状態にあり、ナノマテリアル集合層２４は「高抵抗状態」にある。一方、下部電極層２３と上部電極層２５との間に電圧を印加すると、カーボンナノマテリアル３１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってカーボンナノマテリアル３１が移動・回転し、隣のカーボンナノマテリアル３１と接触し、下部電極層２３と上部電極層２５との間に複数本のカーボンナノマテリアル３１を介した電流経路が形成される。この結果、ナノマテリアル集合層２４は「低抵抗状態」となる。この状態は、下部電極層２３と上部電極層２５との間に電圧が印加されなくなっても、維持される。また、下部電極層２３と上部電極層２５との間に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、カーボンナノマテリアル３１同士の接触部分が発熱し、カーボンナノマテリアル３１同士が離れる。この結果、ナノマテリアル集合層２４は「高抵抗状態」に戻る。このように、ナノマテリアル集合層２４は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。
【００３３】
本実施形態によれば、カーボンナノマテリアル３１が集合したナノマテリアル集合層２４によって抵抗変化層が実現されている。カーボンナノマテリアルには、グラフェンやカーボンナノチューブ以外にアモルファスカーボンが含まれている。上部電極層２５の配線材料と、ナノマテリアル集合層２４のグラフェンやカーボンナノチューブの間にアモルファスカーボンが存在すると、配線材料とグラフェンやカーボンナノチューブとの密着性を低下させ、膜剥がれを引きこす原因となる。
【００３４】
そこで、本実施形態においては、ナノマテリアル集合層２４の上層２４ｂ、特に、ナノマテリアル集合層２４の上面（上部電極層２５と接する面）のアモルファスカーボンの含有量を低減させている。これにより、ナノマテリアル集合層２４と上部電極層２５の密着性を向上させることができる。すなわち、ナノマテリアル集合層２４から上部電極層２５を剥がれにくくすることができ、壊れにくく、信頼性が高い不揮発性記憶装置を実現することができる。
【００３５】
また、ナノマテリアル集合層２４の上面に酸素ガスを流しながら加熱処理を行うことで、アモルファスカーボンが、グラフェンやカーボンナノチューブに対し選択的に酸化分解される。これにより、ナノマテリアル集合層２４から、選択的にアモルファスカーボンを除去し、上部電極層２５との密着性を向上させることができる。
【００３６】
また、本実施形態では、ナノマテリアル集合層２４中の上層２４ｂはより薄い方が望ましい。ナノマテリアル集合層２４中で、アモルファスカーボンも抵抗変化に寄与していると考えられる。アモルファスカーボンが少なくなりすぎてしまうことによって、ナノマテリアル集合層２４の抵抗変化層としての機能が劣化するのを防ぐために、なるべくナノマテリアル集合層２４中にアモルファスカーボンを残しつつ、ナノマテリアル集合層２４の上面（上部電極と接する面）においては、アモルファスカーボンが少ない状態が望ましい。これにより、ナノマテリアル集合層２４の抵抗変化層のとしての機能を保ちつつ、上部電極層２５を剥がれにくくすることができる。
【００３７】
本実施形態の方式、すなわち、ナノマテリアル集合層２４上面に酸素ガスを流しながら加熱処理を実施した後に、上部電極層２５を形成する方式を用いた場合の、ナノマテリアル集合層２４と上部電極層２５との密着力を実験により測定した。また、比較方式として、酸素ガスを流しながら加熱処理を実施しないで、ナノマテリアル集合層２４上面に上部電極層２５を形成した場合の、ナノマテリアル集合層２４と上部電極層２５との密着力も測定した。ここでは、スクラッチテスタを用いて引っかき試験を行い、ナノマテリアル集合層２４と上部電極層２５との密着力として、ナノマテリアル集合層２４から上部電極層２５を剥がすのに必要な力を測定した。測定された力が大きいほど、ナノマテリアル集合層２４から上部電極層２５を剥がすのに大きな力が必要であり、ナノマテリアル集合層２４と上部電極層２５とが剥がれにくいことを示している。
【００３８】
図１１に、本実施形態の方式と比較方式における引っかき試験結果を示す。図１１では、８個のサンプルを用いた引っかき試験を２回実施している。図１１より、比較方式と比較して、本実施形態の方式の方が大きな力が測定されていることがわかる。すなわち、本実施形態の方式を用いた場合には、比較方式の場合よりも、ナノマテリアル集合層２４と上部電極層２５との密着力が高く、ナノマテリアル集合層２４と上部電極層２５とが剥がれにくいといえる。
【００３９】
次に、図１２及び図１３に、本実施形態の方式と比較方式における、ナノマテリアル集合層２４中のアモルファスカーボンの量を測定した結果を示す。
【００４０】
図１２では、上部電極層２５を形成する前の、ナノマテリアル集合層２４からの放出ガスを、昇温脱離装置（ＴＤＳ：Thermal Desorption Spectroscopy）にて測定した。図１２は、本実施形態の方式と比較方式における、Ｃ（分子量１２）、ＣＯ/Ｎ２（分子量２８）、ＣＯ２（分子量４４）の放出ガス曲線を示す図である。図１２より、本実施形態の方式の方が、カーボン系のガスの放出量が少なくなっていることがわかる。すなわち、ナノマテリアル集合層２４に含まれるカーボンの量が少ないと考えられる。
【００４１】
図１３では、上部電極層２５を形成する前の、ナノマテリアル集合層２４のラマンスペクトルを測定した。カーボンナノチューブのラマンスペクトルは、１５８５ｃｍ−１付近に現れるＧバンドと呼ばれるラマン活性モードと、１３５０ｃｍ−１付近に現れるＤバンドと呼ばれる欠陥に起因するバンドが存在する。また、Ｄバンドは、カーボンナノチューブの構造的な欠陥の他にアモルファスカーボンなどの不純物の影響をうけることも知られている。
【００４２】
図１３（a）は、比較方式におけるラマンスペクトルである。図１３（ｂ）は、本実施形態の方式におけるラマンスペクトルである。図１３より、（ｂ）の本実施形態の方式においては、（a）の比較方式と比べて、Ｄバンドのピーク高さが低くなっていることが分かる。Ｄバンドのピーク減少は、アモルファスカーボンが分解して低減していることを示唆していると考えられる。
【００４３】
以上、図１２及び図１３の結果より、本実施形態の方式において、ナノマテリアル集合層２４の上面に酸素ガスを流しながら加熱処理を実施することで、ナノマテリアル集合層２４のアモルファスカーボンの含有量が低減されていると考えられる。また、図１１の結果より、本実施形態の方式の方が比較方式よりも、ナノマテリアル集合層２４と上部電極層２５との密着力が高いことがわかった。従って、本実施形態の方式は、ナノマテリアル集合層２４のアモルファスカーボンの含有量を低減することにより、ナノマテリアル集合層２４と上部電極層２５との密着力を向上しているといえる。
【００４４】
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１：半導体記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１７：層間絶縁膜、２１：バリアメタル層、２２：整流素子層、２３：下部電極層、２４：ナノマテリアル集合層、２４a：下層、２４ｂ：上層、２５：上部電極層、２９：バリアメタル層、３１：カーボンナノマテリアル、３２：隙間、５１：ハードマスク、５２：レジストパターン、５３：副生成物、BL：ビット線、WL：ワード線
【特許請求の範囲】
【請求項１】
アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層と、
前記ナノマテリアル集合層の上面に設けられた上部電極層と、
前記ナノマテリアル集合層の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層と
を備え、
前記ナノマテリアル集合層が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない
ことを特徴とする半導体記憶装置。
【請求項２】
前記ナノマテリアル集合層は、前記上面を含む上層と、前記下面を含む下層とを含み、
前記上層に含まれるアモルファスカーボンの量は、前記下層に含まれるアモルファスカーボンの量よりも少ない
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数のビット線を含むビット線配線層と
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記ナノマテリアル集合層、上部電極層及び下部電極層は、各前記ワード線と各前記ビット線との間に積層されてピラーを形成している
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層を形成する工程と、
前記ナノマテリアル集合層の一方の端面からアモルファスカーボンを分解する工程と、
前記ナノマテリアル集合層の前記端面に上部電極層を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記アモルファスカーボンを分解する工程は、ナノマテリアル集合層の一方の端面に酸素及び水の少なくともいずれかを含むガスを接触させながら、加熱処理を行う
ことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記アモルファスカーボンを分解する工程は、ナノマテリアル集合層の一方の端面にＨ２Ｏ、ＮＨ３、Ｏ２、Ｎ２、Ｈ２のうちいずれかを含むガスを接触させながら、プラズマ処理を行うことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項１】
アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層と、
前記ナノマテリアル集合層の上面に設けられた上部電極層と、
前記ナノマテリアル集合層の前記上面に対向する下面に直接的又は間接的に設けられた下部電極層と
を備え、
前記ナノマテリアル集合層が含むアモルファスカーボンの量は、前記下面よりも前記上面の方が少ない
ことを特徴とする半導体記憶装置。
【請求項２】
前記ナノマテリアル集合層は、前記上面を含む上層と、前記下面を含む下層とを含み、
前記上層に含まれるアモルファスカーボンの量は、前記下層に含まれるアモルファスカーボンの量よりも少ない
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数のビット線を含むビット線配線層と
をさらに備え、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記ナノマテリアル集合層、上部電極層及び下部電極層は、各前記ワード線と各前記ビット線との間に積層されてピラーを形成している
ことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
アモルファスカーボンを含むカーボンナノマテリアルが隙間を介して集合したナノマテリアル集合層を形成する工程と、
前記ナノマテリアル集合層の一方の端面からアモルファスカーボンを分解する工程と、
前記ナノマテリアル集合層の前記端面に上部電極層を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記アモルファスカーボンを分解する工程は、ナノマテリアル集合層の一方の端面に酸素及び水の少なくともいずれかを含むガスを接触させながら、加熱処理を行う
ことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記アモルファスカーボンを分解する工程は、ナノマテリアル集合層の一方の端面にＨ２Ｏ、ＮＨ３、Ｏ２、Ｎ２、Ｈ２のうちいずれかを含むガスを接触させながら、プラズマ処理を行うことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１８２１９５（Ｐ２０１２−１８２１９５Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４２４６２（Ｐ２０１１−４２４６２）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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