半導体記憶装置
【課題】正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ビット線BLとワード線WLとの各交差部に配置されたメモリセルMCを含むメモリセルアレイMAと、ワード線WLと同一の配線層に形成され、ビット線ドライバ25の上部の領域でビット線BLと交差するように形成されたダミーワード線DummyWLとを備える。ビット線ドライバ25は、選択ビット線BLに電圧VWRを印加する。ワード線ドライバ23は、選択ワード線WLに電圧VSSを印加するとともに、ダミーワード線DummyWLに、選択駆動されたビット線BLとダミーワード線DummyWLとの交差部に配置されるメモリセルMCにかかる電位差がダイオードDiのオン電圧Vonより小さくなるような電圧値の電圧VUX’を印加する。
【解決手段】半導体記憶装置は、ビット線BLとワード線WLとの各交差部に配置されたメモリセルMCを含むメモリセルアレイMAと、ワード線WLと同一の配線層に形成され、ビット線ドライバ25の上部の領域でビット線BLと交差するように形成されたダミーワード線DummyWLとを備える。ビット線ドライバ25は、選択ビット線BLに電圧VWRを印加する。ワード線ドライバ23は、選択ワード線WLに電圧VSSを印加するとともに、ダミーワード線DummyWLに、選択駆動されたビット線BLとダミーワード線DummyWLとの交差部に配置されるメモリセルMCにかかる電位差がダイオードDiのオン電圧Vonより小さくなるような電圧値の電圧VUX’を印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置に関する。
【背景技術】
【0002】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
【0003】
抵抗変化メモリ装置のメモリセルには、2種類の動作モードがあることが知られている。1つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう1つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【0004】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【0005】
抵抗変化メモリ装置において三次元メモリセルアレイを組む場合、ビット線を積層方向に複数層に亘って形成するとともに、ワード線をビット線と交差するように積層方向に複数層に亘って形成する。これらのビット線とワード線の交点にメモリセルが3次元状に形成されてメモリセルアレイが形成される。ビット線やワード線の電圧を制御する制御回路はメモリセルアレイの下部の半導体基板上に形成される(特許文献1)。このような構成の装置では、配線構造を正確に形成しつつ、メモリセルに所望の電圧を供給することが課題となっている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−9657号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され互いに平行な複数の第1の配線と、前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と交差するように形成されたダミー配線とを備え、前記第1の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加し、前記第2の制御回路は、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加するとともに、前記ダミー配線に、選択駆動された前記第1の配線と前記ダミー配線との交差部に配置される前記メモリセルにかかる電位差が前記選択素子のオン電圧より小さくなるような電圧値の第3の電圧を印加することを特徴とする。
【0009】
本発明の別の態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され互いに平行な複数の第1の配線と、前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と平行に形成されたダミー配線とを備えることを特徴とする。
【発明の効果】
【0010】
本発明によれば、正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【0011】
【図1】第1の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。
【図2】第1の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図3】第1の実施の形態に係る半導体記憶装置のメモリブロック及び制御回路の斜視図である。
【図4】第1の実施の形態に係る半導体記憶装置のメモリブロックの断面図である。
【図5A】第1の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図5B】第1の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図5C】第1の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図6】第1の実施の形態に係る半導体記憶装置の動作波形図である。
【図7A】第2の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図7B】第2の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図7C】第2の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図8】第2の実施の形態に係る半導体記憶装置の動作波形図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【0013】
(第1の実施の形態)
[第1の実施の形態に係る半導体記憶装置の構成]
図1及び図2は、本発明の実施の形態に係る半導体記憶装置のメモリセルアレイを示す等価回路図及び斜視図である。この半導体記憶装置は、互いに平行に配置された複数本のワード線WLと、これらワード線WLと交差し、且つ、互いに平行に配置された複数本のビット線BLとを有する。ワード線WLとビット線BLとの各交差部には、一端がビット線BLに他端がワード線WLにそれぞれ接続されたメモリセルMCが配置されている。このビット線BL、ワード線WL、及びメモリセルMCによりメモリセルアレイMAが構成される。
【0014】
図2は、図1に示したメモリセルアレイMAの一部を示す斜視図である。メモリセルアレイMA内では、ワード線WLと、このワード線WLと交差するように配置されたビット線BLとの各交差部に、メモリセルMCが配置されている。メモリセルMCは、低抵抗状態と高抵抗状態の少なくとも2つの抵抗状態の間を遷移する可変抵抗素子VRと、非オーミック素子からなる選択素子、例えばダイオードDiとからなるユニポーラ型である。ただし、本発明はユニポーラ型のメモリセルMCに限定されるものではなく、バイポーラ型のメモリセルMCを有する半導体記憶装置にも適用可能である。なお、本実施の形態では、ダイオードDiは、ワード線WL側がカソードとなる極性で接続されるが、逆にダイオードDiのアノード側をワード線WLとする態様も実施可能である。
【0015】
図1及び図2に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。クロスポイント型の構成の場合、ワード線WL及びビット線BLは単なるラインアンドスペースのパターンとなり、ワード線WLとビット線BLとは直交する位置関係で足りるため、ワード線WL方向及びビット線BL方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイMA内の位置合せ精度を緩くすることができ、容易に製造することができる。
【0016】
可変抵抗素子VRとしては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの(PCRAM)、金属陽イオンを析出させて電極間に架橋(コンタクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの(CBRAM)、電圧あるいは電流印加により抵抗値が変化するもの(ReRAM)(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。)等を用いることができる。特に、ReRAMの場合、ZnMn2O4、NiO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3等を用いることができる。
【0017】
ユニポーラ型のReRAMの場合、メモリセルMCに対するデータの書き込みは、可変抵抗素子VRに所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルMCは、例えば高抵抗状態を安定状態(リセット状態)とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。メモリセルMCのリード動作は、可変抵抗素子VRに所定の電圧を与え、可変抵抗素子VRを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子VRが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【0018】
図3は、本実施の形態に係る半導体記憶装置の、メモリブロック1と、半導体基板2上に形成される読み出し/書き込みに供される制御回路の分解斜視図である。ここでは一つのメモリブロック1を示すが、実際にはこのようなメモリブロック1が更にマトリクス配列される。
【0019】
メモリブロック1は、例えば4層のメモリセルアレイMA0〜MA3を積層することにより、三次元的に構成される。上述のように、各層のメモリセルアレイMAn(n=0〜3)は、半導体基板に平行なx方向に伸びるビット線BLと、ビット線BLと交差するようにy方向に伸びるワード線WLとの各交差部にメモリセルMCが配置されて構成される。図3のメモリブロック1では、積層方向(図中z方向)に隣接する2層の間でビット線BL又はワード線WLを共有している。即ち、第1層メモリセルアレイMA0と第2層メモリセルアレイMA1の間でワード線WLを共有するとともに、第3層メモリセルアレイMA2と第4層メモリセルアレイMA3の間でワード線WLを共有している。また、第2層メモリセルアレイMA1と第3層メモリセルアレイMA2の間でビット線BLを共有している。第1層メモリセルアレイMA0及び第4層メモリセルアレイMA3のビット線BLは、共有相手となるメモリセルアレイMAがないため、1つのメモリセルアレイMAのみに用いられる。
【0020】
メモリブロック1の下部の半導体基板2上には、読み出し/書き込みに供される制御回路が形成される。半導体基板2上には、メモリブロック1のx軸方向を長手方向とする2辺に沿って配列された2列のワード線ドライバ23a、23bが形成される。ワード線ドライバ23a、23bは、メモリブロック1の直下の領域(第1領域)の半導体基板2上に形成される。メモリブロック1のワード線WLは、その端部が垂直ビアコンタクト32により引き出されて、ワード線ドライバ23a、23bに接続される。
【0021】
また、半導体基板2上には、メモリブロック1のy軸方向を長手方向とする2辺に沿って配列された2列のビット線ドライバ25a、25bが形成される。メモリブロック1の直下の領域(第1領域)には、ワード線ドライバ23a、23bが形成されているため、ビット線ドライバ25a、25bは、メモリブロック1の直下の領域に隣接する領域(第2領域)の半導体基板2上に形成されている。ビット線BLは、その端部が垂直ビアコンタクト31により引き出されて、ビット線ドライバ25a、25bに接続される。
【0022】
その他のデコーダや、センスアンプ等の半導体記憶装置の動作に必要な周辺回路22a、22bが、メモリブロック1の直下の領域に形成される。半導体基板2上に形成された制御回路は、データバス21a、21bを介して外部に接続され、動作が制御される。データバス21a、21bを介して、ビット線ドライバ25a、25b、ワード線ドライバ23a、23bにそれぞれ選択ビット線アドレス、選択ワード線アドレスが与えられる。そして、読み出し、書き込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせが、ビット線ドライバ25a、25b、及びワード線ドライバ23a、23bを介して選択ビット線BL、及び選択ワード線WLに印加される。
【0023】
ここで、上述のようにビット線BL及びワード線WLを上下のメモリセルアレイMAで共有する場合、ビット線BL及びワード線WLのビアコンタクトの配列は以下のように形成する必要がある。図4は、メモリブロック1のワード線WLに沿ったy−z断面図及びビット線BLに沿ったx−z断面図である。図4には、ワード線WL及びビット線BLのビアコンタクト配列例が示されている。ワード線WL及びビット線BLが隣接メモリセルアレイMA間で共有される場合には、積層方向(z方向)に並ぶ各層のワード線WLは、ビアコンタクト32a、32bにより、ワード線ドライバ23a、23bに接続される。また、積層方向(z方向)に並ぶ各層のビット線BLは、それぞれ個別のビアコンタクト31を介して、ビット線ドライバ25a、25bに接続する必要がある。
【0024】
このビアコンタクト配列例において、メモリセルアレイMAの層がさらに増えた場合、積層方向(z方向)に並ぶワード線WLは、ビアコンタクト32a、32bに交互に接続することができる。つまり、次に上層に形成されるワード線WLは、ビアコンタクト32aを介してワード線ドライバ23に接続し、さらに次に上層に形成されるワード線WLは、ビアコンタクト32bを介してワード線ドライバ23に接続することができる。このように接続しても、選択ビット線BLと選択ワード線WLとに接続される選択メモリセルMCは一意に定まるからである。そのため、メモリセルアレイMAの層が増えても、ワード線ビアコンタクト32の数は2つのままでよい。
【0025】
しかし、ビアコンタクト31は、ビット線BLにそれぞれ別個に必要である。そのため、メモリセルアレイMAの層が増えるに従い、ビット線BLのビアコンタクト31の数は増加する。図3に示すメモリブロック1は、4層のメモリセルアレイMA0〜MA3で構成されているが、積層されるメモリセルアレイMAが8層、16層と増えると、ビット線BLに必要なビアコンタクト31の数は、5個、9個と増える。そのため、ビット線BLのビアコンタクト31の領域を含むビット線ドライバ25a、25bも面積が増大する。
【0026】
このビット線ドライバ25a、25bの領域上には、メモリセルアレイMAは形成されないため、本来ならばワード線WLを設ける必要がない。しかし、あるワード線層において、メモリブロック1上の領域ではワード線WLを形成し、ビット線ドライバ25a、25b上の領域ではワード線WLを形成しないとすると、ワード線層の上に形成するビット線層の積層・研磨等の加工条件がメモリセルアレイ領域とビット線ドライバ領域とでばらつく。そのため、正確にビット線層を積層することができず、メモリブロック1の製造が困難となる問題がある。この問題を防ぐためには、ビット線ドライバ25a、25b上の領域にダミーのワード線を設ける必要がある。メモリブロック1上の領域ではワード線WLを形成し、ビット線ドライバ25a、25b上の領域ではそのワード線WLと同層にダミーワード線を形成すれば、ビット線層の加工条件がメモリセルアレイ領域とビット線ドライバ領域とでばらつくことがない。以下では、ビット線ドライバ25a、25b上の領域にダミーワード線を設ける半導体記憶装置における配線レイアウトについて説明する。
【0027】
図5A〜図5Cは、本実施の形態に係る半導体記憶装置のビット線層及びワード線層の配線レイアウト図である。図5Aは、ビット線層とワード線層の配線レイアウトを重ねて示している。また、図5B及び図5Cは、ビット線層とワード線層の配線レイアウトをそれぞれ分けて示している。図5A〜図5Cは、ビット線層及びワード線層によりメモリセルアレイMAが形成される領域と、ビット線ドライバ25上の領域とにおける配線レイアウトを上面から示している。
【0028】
図5Aは、メモリセルアレイ領域及びビット線ドライバ領域に形成されるビット線BL、ワード線WL、及びダミーワード線DummyWLの配線レイアウト図である。上述のように、本実施の形態の半導体記憶装置は、ビット線BL及びワード線WLが交差したクロスポイント型のメモリセルアレイMAを有する。そのため、メモリセルアレイ領域においては、ビット線BL及びワード線WLが交差するように配置される。
【0029】
図5Bに示すように、メモリセルアレイ領域において、ビット線BLは半導体基板2に平行な方向(図5Aに示すx方向)に伸び、半導体基板2に平行であり且つx方向に直交するy方向に複数本が平行に配置される。ビット線BLは、ビット線ドライバ領域の所定位置まで延長してビアコンタクト31に接続される。ビット線BLは、ビアコンタクト31を介して下部の半導体基板2に設けられたビット線ドライバ25に接続される。
【0030】
図5Cに示すように、メモリセルアレイ領域において、ワード線WLはy方向に伸び、ビット線BLと交差するようにx方向に複数本が平行に配置される。また、ビット線ドライバ領域では、ダミーワード線DummyWLがy方向に伸びるように複数本が平行に配置される。ここで、ダミーワード線DummyWLの線幅は、ワード線WLの線幅と同一の幅でも良いし、ワード線WLの線幅より広くなるように形成してもよい。
【0031】
図5A〜図5Cは、1層のメモリセルアレイMAを形成するビット線BL、ワード線WL、及びダミーワード線DummyWLのレイアウトを示している。このビット線層及びワード線層が交互に積層されてメモリブロック1が構成される。
【0032】
このとき、ビット線ドライバ領域ではビット線BLとダミーワード線DummyWLが交差している。半導体記憶装置の製造工程では、ビット線層の上に可変抵抗素子となる抵抗変化膜や、ダイオードとなる半導体層を積層・加工した後、ワード線層を形成する。図5A〜図5Cに示すように、ビット線ドライバ領域上でビット線BLとダミーワード線DummyWLとが交差するレイアウトであると、各交差部に抵抗変化膜とダイオードとなる半導体層が残る。そのため、ビット線BLとダミーワード線DummyWLとの各交差部にメモリセルMCと同等の構成が形成されてしまう。このビット線BL及びダミーワード線DummyWLの交差部に形成された不要なメモリセルMCの存在を考慮せずに動作を実行すると、半導体記憶装置が誤動作するおそれがある。そのため、本実施の形態に係る半導体記憶装置は、ビット線層及びワード線層のレイアウトを上述の配線レイアウトとするとともに、ダミーワード線DummyWLに対してもワード線ドライバ23から電圧を印加して動作を実行する。以下、半導体記憶装置の動作について説明する。
【0033】
[第1の実施の形態に係る半導体記憶装置の動作]
本実施の形態の半導体記憶装置の動作を、図6を参照して説明する。図6は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。半導体記憶装置の動作では、メモリセルアレイMA内に設けられた複数のメモリセルMCから、選択ビット線BL及び選択ワード線WLに接続された一つのメモリセルMCを選択し、その選択メモリセルMCにのみセット動作又はリセット動作を実行する。以下では、選択メモリセルMCを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、半導体記憶装置の動作を説明する。
【0034】
半導体記憶装置の動作において、ダミーワード線DummyWLへは電圧VUX’を印加したまま保持する。この電圧VUX’の電圧値の設定については、後述する。次に、時刻t1において、全てのワード線WLを“H”状態(電圧VUX)にする。また、時刻t1において非選択ビット線BLに電圧VUBを印加する。
【0035】
その後、時刻t2までに選択ビット線BLを“H”状態(書き込み電圧VWR)にする。また、時刻t2において、選択メモリセルMCに接続された選択ワード線WLを“L”状態(電圧VSS)にする。時刻t2において、選択ワード線WLが“L”状態、選択ビット線BLが“H”状態になると、選択メモリセルMCに対して動作に必要な電圧が印加される。選択ビット線BLから選択ワード線WLへと、選択メモリセルMCのダイオードの順バイアス方向に書き込み電圧VWRが印加され、選択メモリセルMCの抵抗状態が遷移する。本実施の形態ではセット動作であるので、選択メモリセルMCは高抵抗状態から低抵抗状態に遷移する。
【0036】
時刻t3において、選択メモリセルMCの抵抗状態が遷移したことが検知されると、選択ビット線BLへの書き込み電圧VWRの印加を停止する。時刻t2から時刻t3の間が選択メモリセルMCをセットするために必要な時間t_SETである。そして、時刻t4において、非選択ワード線WL、非選択ビット線BLへの電圧印加を停止して、半導体記憶装置の動作を終了する。
【0037】
なお、時間t_SETにおける選択ビット線BLの電圧VWR及び選択ワード線WLの電圧VSSは、電位差VWR−VSSがメモリセルMCに対しセット動作を実行するのに十分な電位差となるような電圧に設定される。また、非選択ワード線WLの電圧VUXは、電位差VWR−VUXがメモリセルMCに対し誤ったセット動作を実行しないような電圧に設定される。電圧VUXは電圧VWRと同じ電圧でも良いし、電圧VWRより大きくても良い。また、電位差VWR−VUXによりメモリセルMCが誤ってセット動作されない限りは、電圧VWRより小さくても良い。そして、非選択ビット線BLの電圧VUBは、以下のように設定される。非選択ビット線BL及び非選択ワード線WLに接続された非選択メモリセルMCには、ダイオードDiの逆バイアス方向に電圧が印加される。非選択ビット線BLの電圧VUBは、非選択メモリセルMCの逆バイアス方向の電位差VUB−VUXによるリーク電流が少なくなるように設定される。
【0038】
ダミーワード線DummyWLの電圧VUX’の電圧値は、以下のように設定される。まず、電圧VUX’は非選択ワード線WLに印加される電圧VUXと同じ電圧値に設定することができる。また、電圧VUX’は、選択ビット線BLに印加される電圧VWRからダイオードDiのオン電圧Vonを引いた電圧値よりも大きく設定することができる。言い換えれば、ダミーワード線DummyWLの電圧VUX’は、電位差VWR−VUX’がダイオードDiのオン電圧Vonより小さくなるような電圧値に設定することができる。この場合、電圧VUX’は電圧VWRと同じ電圧でも良いし、電圧VWRより大きくても良い。
【0039】
[第1の実施の形態に係る半導体記憶装置の効果]
本実施の形態の半導体記憶装置は、ワード線層において、ビット線ドライバ領域にダミーワード線DummyWLを設けている。このため、メモリセルアレイ領域及びビット線ドライバ領域で、ワード線層の上に形成するビット線層の積層・研磨等の加工条件を揃えることができる。従って、ビット線ドライバ領域において正確にビット線層を積層することができる。また、積層・研磨等の加工条件が所定程度揃うならば、ビット線ドライバ領域のダミーワード線DummyWLの線幅をワード線WLの線幅より広くして、ダミーワード線DummyWLの加工を容易にすることもできる。
【0040】
ここで、ビット線BL及びダミーワード線DummyWLが交差するレイアウトであると、ビット線BL及びダミーワード線DummyWLの交差部に形成された不要なメモリセルMCが誤動作するおそれがある。しかし、本実施の形態の半導体記憶装置では、ダミーワード線DummyWLに電圧VUX’を印加している。電圧VUX’が非選択ワード線WLへの印加電圧VUXと同じ電圧値であれば、選択ビット線BLとダミーワード線DummyWLとの交差部の不要なメモリセルMCは非選択状態となり、セット電圧が印加されることはない。
また、電圧VUX’は、選択ビット線BLに印加される電圧VWRからダイオードDiのオン電圧Vonを引いた値よりも大きな電圧に設定することもできる。電圧VUX’の電圧値が、電圧VWR−Vonの電圧値より大きければ、ビット線BL及びダミーワード線DummyWLの交差部に形成されたメモリセルMCのダイオードDiはオンせず、誤動作が起きるおそれはない。
このように電圧VUX’を設定することにより、ビット線BL及びダミーワード線DummyWLの交差部にメモリセルMCが形成されていたとしても、誤動作が発生することがない。
【0041】
そして、本実施の形態の半導体記憶装置において、ダミーワード線DummyWLの電圧VUX’を非選択ワード線WLの電圧VUXと同じ電圧値に設定する場合、電圧VUXを印加する配線が増える。電圧VUXは非選択ワード線WLに加えて、ダミーワード線DummyWLにも印加されるからである。従って、電圧VUXを印加するための電源を強化することができる。また、電圧VUXを印加する配線が増えるため、電圧VUXを印加する配線での抵抗を低減することが可能となる。この場合、電圧VUXを転送してくるM2配線の配線幅を広くして抵抗の低減を図る必要がなく、M2配線に必要な面積を削減することもできる。
【0042】
(第2の実施の形態)
[第2の実施の形態に係る半導体記憶装置の構成]
次に、本発明の第2の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイMA、メモリブロック1、半導体基板2上の制御回路等の構成は、上述の第1の実施の形態の半導体記憶装置と同様である。
【0043】
図7A〜図7Cは、本実施の形態に係る半導体記憶装置のビット線層及びワード線層の配線レイアウト図である。図7Aは、ビット線層とワード線層の配線レイアウトを重ねて示している。また、図7B及び図7Cは、ビット線層とワード線層の配線レイアウトをそれぞれ分けて示している。図7A〜図7Cは、ビット線層及びワード線層によりメモリセルアレイMAが形成される領域と、ビット線ドライバ25上の領域とにおける配線レイアウトを上面から示している。
【0044】
図7Aは、メモリセルアレイ領域及びビット線ドライバ領域に形成されるビット線BL、ワード線WL、及びダミーワード線DummyWLの配線レイアウト図である。上述のように、本実施の形態の半導体記憶装置は、ビット線WL及びワード線WLが交差したクロスポイント型のメモリセルアレイMAを有する。そのため、メモリセルアレイ領域においては、ビット線BL及びワード線WLが交差するように配置される。
【0045】
図7A及び図7Cに示すように、本実施の形態の半導体記憶装置は、ダミーワード線DummyWLがビット線BLと平行なx方向に伸びるよう設けられている点において、第1の実施の形態と異なる。ビット線ドライバ領域において、ダミーワード線DummyWLはy方向に複数本平行配置される。また、図7Aに示すようにビット線BL及びダミーワード線は、ライン形成部分とスペース部分とが、互い違いになるように形成されている。すなわち、ビット線層でのビット線BLのスペース部分に、ワード線層におけるダミーワード線DummyWLが形成される。また、ワード線層でのダミーワード線DummyWLのスペース部分に、ビット線層におけるビット線BLが形成されている。
【0046】
本実施の形態の半導体記憶装置は、図7A〜図7Cに示すように、ビット線ドライバ領域上でビット線BLとダミーワード線DummyWLと平行に設けられている。この場合、ビット線BLとダミーワード線DummyWLとが交差せず、不要なメモリセルMCが形成されるおそれがない。
【0047】
[第2の実施の形態に係る半導体記憶装置の動作]
次に、本実施の形態の半導体記憶装置の動作を、図8を参照して説明する。図8は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。以下でも、選択メモリセルMCを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、半導体記憶装置の動作を説明する。
【0048】
本実施の形態の半導体記憶装置の動作において、時刻t1〜時刻t4までの、ビット線BL及びワード線WLの動作は第1の実施の形態と同様であるため、ここでは重複する説明を省略する。ここで、本実施の形態の半導体記憶装置は、動作時にダミーワード線DummyWLをフローティング状態にする点において、第1の実施の形態の動作と異なる。
【0049】
[第2の実施の形態に係る半導体記憶装置の効果]
本実施の形態の半導体記憶装置は、ワード線層において、ビット線ドライバ領域にダミーワード線DummyWLを設けている。このため、メモリセルアレイ領域及びビット線ドライバ領域で、ワード線層の上に形成するビット線層の積層・研磨等の加工条件を揃えることができる。従って、ビット線ドライバ領域において正確にビット線層を積層することができる。
【0050】
ここで、ビット線BL及びダミーワード線DummyWLが交差するレイアウトであると、ビット線BL及びダミーワード線DummyWLの交差部に形成された不要なメモリセルMCが誤動作するおそれがある。しかし、本実施の形態の半導体記憶装置では、ダミーワード線DummyWLは、ビット線BLと平行に設けられている。そのため、ビット線ドライバ領域にはメモリセルMCが形成されることはなく、誤動作が発生するおそれもない。
【0051】
そして、本実施の形態の半導体記憶装置において、ダミーワード線DummyWLは動作中にフローティング状態にされる。そのため、ダミーワード線DummyWLを駆動する回路を設ける必要がなく、半導体基板2上の回路構成を簡易にすることができる。
【0052】
ここで、第2の実施の半導体記憶装置の動作の他の例として、第1の実施の形態の動作と同様の動作を実施することが可能である。すなわち、図6に示されるように、選択ビット線BL及び選択ワード線WLにそれぞれ電圧VWR及び電圧VSSを印加するとともに、ダミーワード線DummyWLに電圧VUX’を印加することができる。また、この電圧VUX’の電圧値を第1の実施の形態と同様に設定することもできる。
【0053】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態ではセット動作を例にして説明をしたが、選択ビット線に印加する電圧を制御することにより、この半導体記憶装置はリセット動作やリード動作を実行できる。
【0054】
また、ビット線ドライバ領域において、ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCを高抵抗状態に設定しておくことが可能である。ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCが高抵抗状態であれば、選択ビット線BLからダミーワード線DummyWLへと電流が流れることがない。そのため、半導体記憶装置の誤動作を防ぐことができる。この場合、ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCに対してはフォーミング動作を行わないことが可能である。可変抵抗素子VRは抵抗変化膜を加工した初期状態のままでは、定常的に高抵抗状態である。この可変抵抗素子に対し所定のフォーミング電圧を印加することにより、抵抗状態の遷移が可能となる。ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCに対してフォーミング動作を実行しなければ、この交差部にあるメモリセルMCは定常的に高抵抗状態となり、半導体記憶装置の動作に影響を与えることがない。
【符号の説明】
【0055】
1・・・メモリブロック、 2・・・半導体基板、 21・・・データバス、 22・・・周辺回路、 23・・・ワード線ドライバ、 25・・・ビット線ドライバ、 31、32・・・ビアコンタクト、 MA・・・メモリセルアレイ、 BL・・・ビット線、 WL・・・ワード線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 Di・・・ダイオード。
【技術分野】
【0001】
本発明は、半導体記憶装置に関する。
【背景技術】
【0002】
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ(ReRAM:Resistive RAM)の他、カルコゲナイド等を記録層として用いてその結晶状態(導体)と非晶質状態(絶縁体)の抵抗情報を利用する相変化メモリ(PCRAM:Phase Change RAM)等も含むものとする。
【0003】
抵抗変化メモリ装置のメモリセルには、2種類の動作モードがあることが知られている。1つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう1つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【0004】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【0005】
抵抗変化メモリ装置において三次元メモリセルアレイを組む場合、ビット線を積層方向に複数層に亘って形成するとともに、ワード線をビット線と交差するように積層方向に複数層に亘って形成する。これらのビット線とワード線の交点にメモリセルが3次元状に形成されてメモリセルアレイが形成される。ビット線やワード線の電圧を制御する制御回路はメモリセルアレイの下部の半導体基板上に形成される(特許文献1)。このような構成の装置では、配線構造を正確に形成しつつ、メモリセルに所望の電圧を供給することが課題となっている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−9657号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され互いに平行な複数の第1の配線と、前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と交差するように形成されたダミー配線とを備え、前記第1の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加し、前記第2の制御回路は、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加するとともに、前記ダミー配線に、選択駆動された前記第1の配線と前記ダミー配線との交差部に配置される前記メモリセルにかかる電位差が前記選択素子のオン電圧より小さくなるような電圧値の第3の電圧を印加することを特徴とする。
【0009】
本発明の別の態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され互いに平行な複数の第1の配線と、前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と平行に形成されたダミー配線とを備えることを特徴とする。
【発明の効果】
【0010】
本発明によれば、正確な配線構造を得つつも、メモリセルに対し所望の電圧を供給することができる半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【0011】
【図1】第1の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。
【図2】第1の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。
【図3】第1の実施の形態に係る半導体記憶装置のメモリブロック及び制御回路の斜視図である。
【図4】第1の実施の形態に係る半導体記憶装置のメモリブロックの断面図である。
【図5A】第1の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図5B】第1の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図5C】第1の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図6】第1の実施の形態に係る半導体記憶装置の動作波形図である。
【図7A】第2の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図7B】第2の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図7C】第2の実施の形態に係る半導体記憶装置の配線層のレイアウト図である。
【図8】第2の実施の形態に係る半導体記憶装置の動作波形図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。
【0013】
(第1の実施の形態)
[第1の実施の形態に係る半導体記憶装置の構成]
図1及び図2は、本発明の実施の形態に係る半導体記憶装置のメモリセルアレイを示す等価回路図及び斜視図である。この半導体記憶装置は、互いに平行に配置された複数本のワード線WLと、これらワード線WLと交差し、且つ、互いに平行に配置された複数本のビット線BLとを有する。ワード線WLとビット線BLとの各交差部には、一端がビット線BLに他端がワード線WLにそれぞれ接続されたメモリセルMCが配置されている。このビット線BL、ワード線WL、及びメモリセルMCによりメモリセルアレイMAが構成される。
【0014】
図2は、図1に示したメモリセルアレイMAの一部を示す斜視図である。メモリセルアレイMA内では、ワード線WLと、このワード線WLと交差するように配置されたビット線BLとの各交差部に、メモリセルMCが配置されている。メモリセルMCは、低抵抗状態と高抵抗状態の少なくとも2つの抵抗状態の間を遷移する可変抵抗素子VRと、非オーミック素子からなる選択素子、例えばダイオードDiとからなるユニポーラ型である。ただし、本発明はユニポーラ型のメモリセルMCに限定されるものではなく、バイポーラ型のメモリセルMCを有する半導体記憶装置にも適用可能である。なお、本実施の形態では、ダイオードDiは、ワード線WL側がカソードとなる極性で接続されるが、逆にダイオードDiのアノード側をワード線WLとする態様も実施可能である。
【0015】
図1及び図2に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。クロスポイント型の構成の場合、ワード線WL及びビット線BLは単なるラインアンドスペースのパターンとなり、ワード線WLとビット線BLとは直交する位置関係で足りるため、ワード線WL方向及びビット線BL方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイMA内の位置合せ精度を緩くすることができ、容易に製造することができる。
【0016】
可変抵抗素子VRとしては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの(PCRAM)、金属陽イオンを析出させて電極間に架橋(コンタクティングブリッジ)を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの(CBRAM)、電圧あるいは電流印加により抵抗値が変化するもの(ReRAM)(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。)等を用いることができる。特に、ReRAMの場合、ZnMn2O4、NiO、TiO2、SrZrO3、Pr0.7Ca0.3MnO3等を用いることができる。
【0017】
ユニポーラ型のReRAMの場合、メモリセルMCに対するデータの書き込みは、可変抵抗素子VRに所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルMCは、例えば高抵抗状態を安定状態(リセット状態)とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。メモリセルMCのリード動作は、可変抵抗素子VRに所定の電圧を与え、可変抵抗素子VRを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子VRが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【0018】
図3は、本実施の形態に係る半導体記憶装置の、メモリブロック1と、半導体基板2上に形成される読み出し/書き込みに供される制御回路の分解斜視図である。ここでは一つのメモリブロック1を示すが、実際にはこのようなメモリブロック1が更にマトリクス配列される。
【0019】
メモリブロック1は、例えば4層のメモリセルアレイMA0〜MA3を積層することにより、三次元的に構成される。上述のように、各層のメモリセルアレイMAn(n=0〜3)は、半導体基板に平行なx方向に伸びるビット線BLと、ビット線BLと交差するようにy方向に伸びるワード線WLとの各交差部にメモリセルMCが配置されて構成される。図3のメモリブロック1では、積層方向(図中z方向)に隣接する2層の間でビット線BL又はワード線WLを共有している。即ち、第1層メモリセルアレイMA0と第2層メモリセルアレイMA1の間でワード線WLを共有するとともに、第3層メモリセルアレイMA2と第4層メモリセルアレイMA3の間でワード線WLを共有している。また、第2層メモリセルアレイMA1と第3層メモリセルアレイMA2の間でビット線BLを共有している。第1層メモリセルアレイMA0及び第4層メモリセルアレイMA3のビット線BLは、共有相手となるメモリセルアレイMAがないため、1つのメモリセルアレイMAのみに用いられる。
【0020】
メモリブロック1の下部の半導体基板2上には、読み出し/書き込みに供される制御回路が形成される。半導体基板2上には、メモリブロック1のx軸方向を長手方向とする2辺に沿って配列された2列のワード線ドライバ23a、23bが形成される。ワード線ドライバ23a、23bは、メモリブロック1の直下の領域(第1領域)の半導体基板2上に形成される。メモリブロック1のワード線WLは、その端部が垂直ビアコンタクト32により引き出されて、ワード線ドライバ23a、23bに接続される。
【0021】
また、半導体基板2上には、メモリブロック1のy軸方向を長手方向とする2辺に沿って配列された2列のビット線ドライバ25a、25bが形成される。メモリブロック1の直下の領域(第1領域)には、ワード線ドライバ23a、23bが形成されているため、ビット線ドライバ25a、25bは、メモリブロック1の直下の領域に隣接する領域(第2領域)の半導体基板2上に形成されている。ビット線BLは、その端部が垂直ビアコンタクト31により引き出されて、ビット線ドライバ25a、25bに接続される。
【0022】
その他のデコーダや、センスアンプ等の半導体記憶装置の動作に必要な周辺回路22a、22bが、メモリブロック1の直下の領域に形成される。半導体基板2上に形成された制御回路は、データバス21a、21bを介して外部に接続され、動作が制御される。データバス21a、21bを介して、ビット線ドライバ25a、25b、ワード線ドライバ23a、23bにそれぞれ選択ビット線アドレス、選択ワード線アドレスが与えられる。そして、読み出し、書き込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせが、ビット線ドライバ25a、25b、及びワード線ドライバ23a、23bを介して選択ビット線BL、及び選択ワード線WLに印加される。
【0023】
ここで、上述のようにビット線BL及びワード線WLを上下のメモリセルアレイMAで共有する場合、ビット線BL及びワード線WLのビアコンタクトの配列は以下のように形成する必要がある。図4は、メモリブロック1のワード線WLに沿ったy−z断面図及びビット線BLに沿ったx−z断面図である。図4には、ワード線WL及びビット線BLのビアコンタクト配列例が示されている。ワード線WL及びビット線BLが隣接メモリセルアレイMA間で共有される場合には、積層方向(z方向)に並ぶ各層のワード線WLは、ビアコンタクト32a、32bにより、ワード線ドライバ23a、23bに接続される。また、積層方向(z方向)に並ぶ各層のビット線BLは、それぞれ個別のビアコンタクト31を介して、ビット線ドライバ25a、25bに接続する必要がある。
【0024】
このビアコンタクト配列例において、メモリセルアレイMAの層がさらに増えた場合、積層方向(z方向)に並ぶワード線WLは、ビアコンタクト32a、32bに交互に接続することができる。つまり、次に上層に形成されるワード線WLは、ビアコンタクト32aを介してワード線ドライバ23に接続し、さらに次に上層に形成されるワード線WLは、ビアコンタクト32bを介してワード線ドライバ23に接続することができる。このように接続しても、選択ビット線BLと選択ワード線WLとに接続される選択メモリセルMCは一意に定まるからである。そのため、メモリセルアレイMAの層が増えても、ワード線ビアコンタクト32の数は2つのままでよい。
【0025】
しかし、ビアコンタクト31は、ビット線BLにそれぞれ別個に必要である。そのため、メモリセルアレイMAの層が増えるに従い、ビット線BLのビアコンタクト31の数は増加する。図3に示すメモリブロック1は、4層のメモリセルアレイMA0〜MA3で構成されているが、積層されるメモリセルアレイMAが8層、16層と増えると、ビット線BLに必要なビアコンタクト31の数は、5個、9個と増える。そのため、ビット線BLのビアコンタクト31の領域を含むビット線ドライバ25a、25bも面積が増大する。
【0026】
このビット線ドライバ25a、25bの領域上には、メモリセルアレイMAは形成されないため、本来ならばワード線WLを設ける必要がない。しかし、あるワード線層において、メモリブロック1上の領域ではワード線WLを形成し、ビット線ドライバ25a、25b上の領域ではワード線WLを形成しないとすると、ワード線層の上に形成するビット線層の積層・研磨等の加工条件がメモリセルアレイ領域とビット線ドライバ領域とでばらつく。そのため、正確にビット線層を積層することができず、メモリブロック1の製造が困難となる問題がある。この問題を防ぐためには、ビット線ドライバ25a、25b上の領域にダミーのワード線を設ける必要がある。メモリブロック1上の領域ではワード線WLを形成し、ビット線ドライバ25a、25b上の領域ではそのワード線WLと同層にダミーワード線を形成すれば、ビット線層の加工条件がメモリセルアレイ領域とビット線ドライバ領域とでばらつくことがない。以下では、ビット線ドライバ25a、25b上の領域にダミーワード線を設ける半導体記憶装置における配線レイアウトについて説明する。
【0027】
図5A〜図5Cは、本実施の形態に係る半導体記憶装置のビット線層及びワード線層の配線レイアウト図である。図5Aは、ビット線層とワード線層の配線レイアウトを重ねて示している。また、図5B及び図5Cは、ビット線層とワード線層の配線レイアウトをそれぞれ分けて示している。図5A〜図5Cは、ビット線層及びワード線層によりメモリセルアレイMAが形成される領域と、ビット線ドライバ25上の領域とにおける配線レイアウトを上面から示している。
【0028】
図5Aは、メモリセルアレイ領域及びビット線ドライバ領域に形成されるビット線BL、ワード線WL、及びダミーワード線DummyWLの配線レイアウト図である。上述のように、本実施の形態の半導体記憶装置は、ビット線BL及びワード線WLが交差したクロスポイント型のメモリセルアレイMAを有する。そのため、メモリセルアレイ領域においては、ビット線BL及びワード線WLが交差するように配置される。
【0029】
図5Bに示すように、メモリセルアレイ領域において、ビット線BLは半導体基板2に平行な方向(図5Aに示すx方向)に伸び、半導体基板2に平行であり且つx方向に直交するy方向に複数本が平行に配置される。ビット線BLは、ビット線ドライバ領域の所定位置まで延長してビアコンタクト31に接続される。ビット線BLは、ビアコンタクト31を介して下部の半導体基板2に設けられたビット線ドライバ25に接続される。
【0030】
図5Cに示すように、メモリセルアレイ領域において、ワード線WLはy方向に伸び、ビット線BLと交差するようにx方向に複数本が平行に配置される。また、ビット線ドライバ領域では、ダミーワード線DummyWLがy方向に伸びるように複数本が平行に配置される。ここで、ダミーワード線DummyWLの線幅は、ワード線WLの線幅と同一の幅でも良いし、ワード線WLの線幅より広くなるように形成してもよい。
【0031】
図5A〜図5Cは、1層のメモリセルアレイMAを形成するビット線BL、ワード線WL、及びダミーワード線DummyWLのレイアウトを示している。このビット線層及びワード線層が交互に積層されてメモリブロック1が構成される。
【0032】
このとき、ビット線ドライバ領域ではビット線BLとダミーワード線DummyWLが交差している。半導体記憶装置の製造工程では、ビット線層の上に可変抵抗素子となる抵抗変化膜や、ダイオードとなる半導体層を積層・加工した後、ワード線層を形成する。図5A〜図5Cに示すように、ビット線ドライバ領域上でビット線BLとダミーワード線DummyWLとが交差するレイアウトであると、各交差部に抵抗変化膜とダイオードとなる半導体層が残る。そのため、ビット線BLとダミーワード線DummyWLとの各交差部にメモリセルMCと同等の構成が形成されてしまう。このビット線BL及びダミーワード線DummyWLの交差部に形成された不要なメモリセルMCの存在を考慮せずに動作を実行すると、半導体記憶装置が誤動作するおそれがある。そのため、本実施の形態に係る半導体記憶装置は、ビット線層及びワード線層のレイアウトを上述の配線レイアウトとするとともに、ダミーワード線DummyWLに対してもワード線ドライバ23から電圧を印加して動作を実行する。以下、半導体記憶装置の動作について説明する。
【0033】
[第1の実施の形態に係る半導体記憶装置の動作]
本実施の形態の半導体記憶装置の動作を、図6を参照して説明する。図6は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。半導体記憶装置の動作では、メモリセルアレイMA内に設けられた複数のメモリセルMCから、選択ビット線BL及び選択ワード線WLに接続された一つのメモリセルMCを選択し、その選択メモリセルMCにのみセット動作又はリセット動作を実行する。以下では、選択メモリセルMCを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、半導体記憶装置の動作を説明する。
【0034】
半導体記憶装置の動作において、ダミーワード線DummyWLへは電圧VUX’を印加したまま保持する。この電圧VUX’の電圧値の設定については、後述する。次に、時刻t1において、全てのワード線WLを“H”状態(電圧VUX)にする。また、時刻t1において非選択ビット線BLに電圧VUBを印加する。
【0035】
その後、時刻t2までに選択ビット線BLを“H”状態(書き込み電圧VWR)にする。また、時刻t2において、選択メモリセルMCに接続された選択ワード線WLを“L”状態(電圧VSS)にする。時刻t2において、選択ワード線WLが“L”状態、選択ビット線BLが“H”状態になると、選択メモリセルMCに対して動作に必要な電圧が印加される。選択ビット線BLから選択ワード線WLへと、選択メモリセルMCのダイオードの順バイアス方向に書き込み電圧VWRが印加され、選択メモリセルMCの抵抗状態が遷移する。本実施の形態ではセット動作であるので、選択メモリセルMCは高抵抗状態から低抵抗状態に遷移する。
【0036】
時刻t3において、選択メモリセルMCの抵抗状態が遷移したことが検知されると、選択ビット線BLへの書き込み電圧VWRの印加を停止する。時刻t2から時刻t3の間が選択メモリセルMCをセットするために必要な時間t_SETである。そして、時刻t4において、非選択ワード線WL、非選択ビット線BLへの電圧印加を停止して、半導体記憶装置の動作を終了する。
【0037】
なお、時間t_SETにおける選択ビット線BLの電圧VWR及び選択ワード線WLの電圧VSSは、電位差VWR−VSSがメモリセルMCに対しセット動作を実行するのに十分な電位差となるような電圧に設定される。また、非選択ワード線WLの電圧VUXは、電位差VWR−VUXがメモリセルMCに対し誤ったセット動作を実行しないような電圧に設定される。電圧VUXは電圧VWRと同じ電圧でも良いし、電圧VWRより大きくても良い。また、電位差VWR−VUXによりメモリセルMCが誤ってセット動作されない限りは、電圧VWRより小さくても良い。そして、非選択ビット線BLの電圧VUBは、以下のように設定される。非選択ビット線BL及び非選択ワード線WLに接続された非選択メモリセルMCには、ダイオードDiの逆バイアス方向に電圧が印加される。非選択ビット線BLの電圧VUBは、非選択メモリセルMCの逆バイアス方向の電位差VUB−VUXによるリーク電流が少なくなるように設定される。
【0038】
ダミーワード線DummyWLの電圧VUX’の電圧値は、以下のように設定される。まず、電圧VUX’は非選択ワード線WLに印加される電圧VUXと同じ電圧値に設定することができる。また、電圧VUX’は、選択ビット線BLに印加される電圧VWRからダイオードDiのオン電圧Vonを引いた電圧値よりも大きく設定することができる。言い換えれば、ダミーワード線DummyWLの電圧VUX’は、電位差VWR−VUX’がダイオードDiのオン電圧Vonより小さくなるような電圧値に設定することができる。この場合、電圧VUX’は電圧VWRと同じ電圧でも良いし、電圧VWRより大きくても良い。
【0039】
[第1の実施の形態に係る半導体記憶装置の効果]
本実施の形態の半導体記憶装置は、ワード線層において、ビット線ドライバ領域にダミーワード線DummyWLを設けている。このため、メモリセルアレイ領域及びビット線ドライバ領域で、ワード線層の上に形成するビット線層の積層・研磨等の加工条件を揃えることができる。従って、ビット線ドライバ領域において正確にビット線層を積層することができる。また、積層・研磨等の加工条件が所定程度揃うならば、ビット線ドライバ領域のダミーワード線DummyWLの線幅をワード線WLの線幅より広くして、ダミーワード線DummyWLの加工を容易にすることもできる。
【0040】
ここで、ビット線BL及びダミーワード線DummyWLが交差するレイアウトであると、ビット線BL及びダミーワード線DummyWLの交差部に形成された不要なメモリセルMCが誤動作するおそれがある。しかし、本実施の形態の半導体記憶装置では、ダミーワード線DummyWLに電圧VUX’を印加している。電圧VUX’が非選択ワード線WLへの印加電圧VUXと同じ電圧値であれば、選択ビット線BLとダミーワード線DummyWLとの交差部の不要なメモリセルMCは非選択状態となり、セット電圧が印加されることはない。
また、電圧VUX’は、選択ビット線BLに印加される電圧VWRからダイオードDiのオン電圧Vonを引いた値よりも大きな電圧に設定することもできる。電圧VUX’の電圧値が、電圧VWR−Vonの電圧値より大きければ、ビット線BL及びダミーワード線DummyWLの交差部に形成されたメモリセルMCのダイオードDiはオンせず、誤動作が起きるおそれはない。
このように電圧VUX’を設定することにより、ビット線BL及びダミーワード線DummyWLの交差部にメモリセルMCが形成されていたとしても、誤動作が発生することがない。
【0041】
そして、本実施の形態の半導体記憶装置において、ダミーワード線DummyWLの電圧VUX’を非選択ワード線WLの電圧VUXと同じ電圧値に設定する場合、電圧VUXを印加する配線が増える。電圧VUXは非選択ワード線WLに加えて、ダミーワード線DummyWLにも印加されるからである。従って、電圧VUXを印加するための電源を強化することができる。また、電圧VUXを印加する配線が増えるため、電圧VUXを印加する配線での抵抗を低減することが可能となる。この場合、電圧VUXを転送してくるM2配線の配線幅を広くして抵抗の低減を図る必要がなく、M2配線に必要な面積を削減することもできる。
【0042】
(第2の実施の形態)
[第2の実施の形態に係る半導体記憶装置の構成]
次に、本発明の第2の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイMA、メモリブロック1、半導体基板2上の制御回路等の構成は、上述の第1の実施の形態の半導体記憶装置と同様である。
【0043】
図7A〜図7Cは、本実施の形態に係る半導体記憶装置のビット線層及びワード線層の配線レイアウト図である。図7Aは、ビット線層とワード線層の配線レイアウトを重ねて示している。また、図7B及び図7Cは、ビット線層とワード線層の配線レイアウトをそれぞれ分けて示している。図7A〜図7Cは、ビット線層及びワード線層によりメモリセルアレイMAが形成される領域と、ビット線ドライバ25上の領域とにおける配線レイアウトを上面から示している。
【0044】
図7Aは、メモリセルアレイ領域及びビット線ドライバ領域に形成されるビット線BL、ワード線WL、及びダミーワード線DummyWLの配線レイアウト図である。上述のように、本実施の形態の半導体記憶装置は、ビット線WL及びワード線WLが交差したクロスポイント型のメモリセルアレイMAを有する。そのため、メモリセルアレイ領域においては、ビット線BL及びワード線WLが交差するように配置される。
【0045】
図7A及び図7Cに示すように、本実施の形態の半導体記憶装置は、ダミーワード線DummyWLがビット線BLと平行なx方向に伸びるよう設けられている点において、第1の実施の形態と異なる。ビット線ドライバ領域において、ダミーワード線DummyWLはy方向に複数本平行配置される。また、図7Aに示すようにビット線BL及びダミーワード線は、ライン形成部分とスペース部分とが、互い違いになるように形成されている。すなわち、ビット線層でのビット線BLのスペース部分に、ワード線層におけるダミーワード線DummyWLが形成される。また、ワード線層でのダミーワード線DummyWLのスペース部分に、ビット線層におけるビット線BLが形成されている。
【0046】
本実施の形態の半導体記憶装置は、図7A〜図7Cに示すように、ビット線ドライバ領域上でビット線BLとダミーワード線DummyWLと平行に設けられている。この場合、ビット線BLとダミーワード線DummyWLとが交差せず、不要なメモリセルMCが形成されるおそれがない。
【0047】
[第2の実施の形態に係る半導体記憶装置の動作]
次に、本実施の形態の半導体記憶装置の動作を、図8を参照して説明する。図8は、本実施の形態に係る半導体記憶装置の動作を説明するための波形図である。以下でも、選択メモリセルMCを高抵抗状態から低抵抗状態に遷移させるセット動作を例にして、半導体記憶装置の動作を説明する。
【0048】
本実施の形態の半導体記憶装置の動作において、時刻t1〜時刻t4までの、ビット線BL及びワード線WLの動作は第1の実施の形態と同様であるため、ここでは重複する説明を省略する。ここで、本実施の形態の半導体記憶装置は、動作時にダミーワード線DummyWLをフローティング状態にする点において、第1の実施の形態の動作と異なる。
【0049】
[第2の実施の形態に係る半導体記憶装置の効果]
本実施の形態の半導体記憶装置は、ワード線層において、ビット線ドライバ領域にダミーワード線DummyWLを設けている。このため、メモリセルアレイ領域及びビット線ドライバ領域で、ワード線層の上に形成するビット線層の積層・研磨等の加工条件を揃えることができる。従って、ビット線ドライバ領域において正確にビット線層を積層することができる。
【0050】
ここで、ビット線BL及びダミーワード線DummyWLが交差するレイアウトであると、ビット線BL及びダミーワード線DummyWLの交差部に形成された不要なメモリセルMCが誤動作するおそれがある。しかし、本実施の形態の半導体記憶装置では、ダミーワード線DummyWLは、ビット線BLと平行に設けられている。そのため、ビット線ドライバ領域にはメモリセルMCが形成されることはなく、誤動作が発生するおそれもない。
【0051】
そして、本実施の形態の半導体記憶装置において、ダミーワード線DummyWLは動作中にフローティング状態にされる。そのため、ダミーワード線DummyWLを駆動する回路を設ける必要がなく、半導体基板2上の回路構成を簡易にすることができる。
【0052】
ここで、第2の実施の半導体記憶装置の動作の他の例として、第1の実施の形態の動作と同様の動作を実施することが可能である。すなわち、図6に示されるように、選択ビット線BL及び選択ワード線WLにそれぞれ電圧VWR及び電圧VSSを印加するとともに、ダミーワード線DummyWLに電圧VUX’を印加することができる。また、この電圧VUX’の電圧値を第1の実施の形態と同様に設定することもできる。
【0053】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態ではセット動作を例にして説明をしたが、選択ビット線に印加する電圧を制御することにより、この半導体記憶装置はリセット動作やリード動作を実行できる。
【0054】
また、ビット線ドライバ領域において、ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCを高抵抗状態に設定しておくことが可能である。ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCが高抵抗状態であれば、選択ビット線BLからダミーワード線DummyWLへと電流が流れることがない。そのため、半導体記憶装置の誤動作を防ぐことができる。この場合、ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCに対してはフォーミング動作を行わないことが可能である。可変抵抗素子VRは抵抗変化膜を加工した初期状態のままでは、定常的に高抵抗状態である。この可変抵抗素子に対し所定のフォーミング電圧を印加することにより、抵抗状態の遷移が可能となる。ビット線BLとダミーワード線DummyWLとの交差部にある不要なメモリセルMCに対してフォーミング動作を実行しなければ、この交差部にあるメモリセルMCは定常的に高抵抗状態となり、半導体記憶装置の動作に影響を与えることがない。
【符号の説明】
【0055】
1・・・メモリブロック、 2・・・半導体基板、 21・・・データバス、 22・・・周辺回路、 23・・・ワード線ドライバ、 25・・・ビット線ドライバ、 31、32・・・ビアコンタクト、 MA・・・メモリセルアレイ、 BL・・・ビット線、 WL・・・ワード線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 Di・・・ダイオード。
【特許請求の範囲】
【請求項1】
半導体基板と、
この半導体基板上に積層され互いに平行な複数の第1の配線と、
前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、
前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、
前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、
前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と交差するように形成されたダミー配線と
を備え、
前記第1の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加し、
前記第2の制御回路は、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加するとともに、前記ダミー配線に、選択駆動された前記第1の配線と前記ダミー配線との交差部に配置される前記メモリセルにかかる電位差が前記選択素子のオン電圧より小さくなるような電圧値の第3の電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項2】
前記第3の電圧の電圧値は、前記第1の配線及び前記第2の配線が選択駆動される際に、選択されていない前記第2の配線に印加される電圧と同一の電圧値である
ことを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記第1の配線及び前記第2の配線は、積層方向に隣接する2層のメモリセルアレイで共有され、
積層方向に並ぶ複数の前記第1の配線は、それぞれ個別の配線コンタクトにより前記第1の制御回路に接続され、
積層方向に並ぶ複数の前記第2の配線は、2つの配線コンタクトに交互に接続されて前記第2の制御回路に接続される
ことを特徴とする請求項1又は2記載の半導体記憶装置。
【請求項4】
前記可変抵抗素子は、高抵抗状態と低抵抗状態のいずれかの状態をとり得、
前記第1の配線と前記ダミー配線との各交差部に形成されるメモリセルの前記可変抵抗素子は、高抵抗状態に設定されている
ことを特徴とする請求項1乃至3のいずれか記載の半導体記憶装置。
【請求項5】
前記可変抵抗素子は、高抵抗状態と低抵抗状態のいずれかの状態をとり得、
前記第1の配線と前記ダミー配線との各交差部に形成されるメモリセルの前記可変抵抗素子は、定常的に高抵抗状態に設定されている
ことを特徴とする請求項1乃至3のいずれか記載の半導体記憶装置。
【請求項6】
半導体基板と、
この半導体基板上に積層され互いに平行な複数の第1の配線と、
前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、
前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、
前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、
前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と平行に形成されたダミー配線と
を備える
ことを特徴とする半導体記憶装置。
【請求項7】
前記第1の制御回路及び前記第2の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加するとともに、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加し、
前記ダミー配線は、前記第1の配線及び前記第2の配線が選択駆動される際に、フローティング状態にされている
ことを特徴とする請求項6記載の半導体記憶装置。
【請求項8】
前記第1の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加し、
前記第2の制御回路は、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加するとともに、前記ダミー配線に、選択されていない前記第2の配線に印加される電圧と同一の電圧値の第3の電圧を印加する
ことを特徴とする請求項6記載の半導体記憶装置。
【請求項1】
半導体基板と、
この半導体基板上に積層され互いに平行な複数の第1の配線と、
前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、
前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、
前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、
前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と交差するように形成されたダミー配線と
を備え、
前記第1の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加し、
前記第2の制御回路は、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加するとともに、前記ダミー配線に、選択駆動された前記第1の配線と前記ダミー配線との交差部に配置される前記メモリセルにかかる電位差が前記選択素子のオン電圧より小さくなるような電圧値の第3の電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項2】
前記第3の電圧の電圧値は、前記第1の配線及び前記第2の配線が選択駆動される際に、選択されていない前記第2の配線に印加される電圧と同一の電圧値である
ことを特徴とする請求項1記載の半導体記憶装置。
【請求項3】
前記第1の配線及び前記第2の配線は、積層方向に隣接する2層のメモリセルアレイで共有され、
積層方向に並ぶ複数の前記第1の配線は、それぞれ個別の配線コンタクトにより前記第1の制御回路に接続され、
積層方向に並ぶ複数の前記第2の配線は、2つの配線コンタクトに交互に接続されて前記第2の制御回路に接続される
ことを特徴とする請求項1又は2記載の半導体記憶装置。
【請求項4】
前記可変抵抗素子は、高抵抗状態と低抵抗状態のいずれかの状態をとり得、
前記第1の配線と前記ダミー配線との各交差部に形成されるメモリセルの前記可変抵抗素子は、高抵抗状態に設定されている
ことを特徴とする請求項1乃至3のいずれか記載の半導体記憶装置。
【請求項5】
前記可変抵抗素子は、高抵抗状態と低抵抗状態のいずれかの状態をとり得、
前記第1の配線と前記ダミー配線との各交差部に形成されるメモリセルの前記可変抵抗素子は、定常的に高抵抗状態に設定されている
ことを特徴とする請求項1乃至3のいずれか記載の半導体記憶装置。
【請求項6】
半導体基板と、
この半導体基板上に積層され互いに平行な複数の第1の配線と、
前記複数の第1の配線と交差するように形成され互いに平行な複数の第2の配線と、
前記第1の配線と前記第2の配線との各交差部に配置されて可変抵抗素子及び前記可変抵抗素子に直列接続された選択素子を有するメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの直下に位置する第1領域と隣接する第2領域中の前記半導体基板上に設けられ、前記第1の配線の一端が接続されて前記第1の配線を選択駆動する第1の制御回路と、
前記第1領域中の前記半導体基板上に設けられ、前記第2の配線の一端が接続されて前記第2の配線を選択駆動する第2の制御回路と、
前記第2の配線と同一の配線層に形成され、前記第1の制御回路の上部の領域で前記第1の配線と平行に形成されたダミー配線と
を備える
ことを特徴とする半導体記憶装置。
【請求項7】
前記第1の制御回路及び前記第2の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加するとともに、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加し、
前記ダミー配線は、前記第1の配線及び前記第2の配線が選択駆動される際に、フローティング状態にされている
ことを特徴とする請求項6記載の半導体記憶装置。
【請求項8】
前記第1の制御回路は、選択された前記第1の配線及び選択された前記第2の配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第1の配線に第1の電圧を印加し、
前記第2の制御回路は、選択された前記第2の配線に前記第1の電圧よりも小さい電圧値の第2の電圧を印加するとともに、前記ダミー配線に、選択されていない前記第2の配線に印加される電圧と同一の電圧値の第3の電圧を印加する
ことを特徴とする請求項6記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【公開番号】特開2011−123979(P2011−123979A)
【公開日】平成23年6月23日(2011.6.23)
【国際特許分類】
【出願番号】特願2009−283315(P2009−283315)
【出願日】平成21年12月14日(2009.12.14)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年6月23日(2011.6.23)
【国際特許分類】
【出願日】平成21年12月14日(2009.12.14)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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