半導体集積回路装置の製造方法
【課題】不揮発性メモリ・デバイスの製造工程においては、いわゆるＯＮＯ膜の膜厚を分光エリプソメトリにより、各層の膜厚を計測している。しかし、デバイスの微細化に伴いウエハ内の膜厚ばらつきが増加して、管理範囲内に収まらないという問題が発生している。本願発明者が検討したところによると、このようなばらつきの増加の主要な要因は、プロセスのばらつきではなく、分光エリプソメトリの多層膜間の膜厚分離性の不足によることが明らかとなった。
【解決手段】本願発明は、不揮発性メモリ・セルを構成するＯＮＯ絶縁膜の膜厚等を分光エリプソメトリにより、計測/解析するに際して、下層酸化シリコン膜と上層酸化シリコン膜の合成膜厚（両膜厚の和）を取得して、それから、あらかじめ単層のときに計測しておいた下層酸化シリコン膜の膜厚を差し引くことにより、上層酸化シリコン膜の膜厚を取得するものである。
【解決手段】本願発明は、不揮発性メモリ・セルを構成するＯＮＯ絶縁膜の膜厚等を分光エリプソメトリにより、計測/解析するに際して、下層酸化シリコン膜と上層酸化シリコン膜の合成膜厚（両膜厚の和）を取得して、それから、あらかじめ単層のときに計測しておいた下層酸化シリコン膜の膜厚を差し引くことにより、上層酸化シリコン膜の膜厚を取得するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法における絶縁膜厚検査技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−２８６４６８号公報（特許文献１）には、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の三層からなる多層絶縁膜の膜厚等を分光エリプソメトリにより、計測/解析する際に、上下の酸化シリコン膜の光学定数を同じとし、窒化シリコン膜の光学定数としてボイドを含む酸化シリコン膜とするモデルを採用してパラメータを減らすことにより解析精度を向上させる技術が開示されている。
【０００３】
日本特開２００４−３５６１１２号公報（特許文献２）には、単波長エリプソメトリにより、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の三層からなる多層絶縁膜の膜厚評価を行う技術が開示されている。
【０００４】
日本特開平１１−９４５２５号公報（特許文献３）には、干渉分光法により、多層膜の最上層の膜の存否を判定する技術が開示されている。
【０００５】
日本特開平７−４９２２号公報（特許文献４）には、化合物半導体の多層エピタキシャル膜の膜厚測定に関して、フーリエＩＲ分光データを変換処理して、空間波形を得、その理論値とのフィッテングを行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２８６４６８号公報
【特許文献２】特開２００４−３５６１１２号公報
【特許文献３】特開平１１−９４５２５号公報
【特許文献４】特開平７−４９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
フラッシュ・メモリ等の不揮発性メモリ・デバイスの製造工程においては、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の三層からなる多層絶縁膜の膜厚を管理することが重要とされている。このため、連続スペクトル光を用いた分光エリプソメトリにより、各層の膜厚を計測/解析することが、一般に、行われている。
【０００８】
しかし、デバイスの微細化に伴いウエハ内の膜厚ばらつきが増加して、管理範囲内に収まらないという問題が発生してきている。これについて、本願発明者が検討したところによると、このようなばらつきの増加の主要な要因は、プロセスのばらつきではなく、分光エリプソメトリの多層膜間の膜厚分離性の不足によることが明らかとなった。
【０００９】
本願発明は、これらの課題を解決するためになされたものである。
【００１０】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願の一つの発明は、不揮発性メモリ・セルを構成する下層酸化シリコン膜/中間窒化シリコン膜/上層酸化シリコン膜の三層からなる多層絶縁膜（いわゆるＯＮＯ絶縁膜）の膜厚等を分光エリプソメトリにより、計測/解析するに際して、下層酸化シリコン膜と上層酸化シリコン膜の合成膜厚（両膜厚の和）を取得して、それから、あらかじめ単層のときに計測しておいた下層酸化シリコン膜の膜厚を差し引くことにより、上層酸化シリコン膜の膜厚を取得するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、不揮発性メモリ・セルを構成する下層酸化シリコン膜/中間窒化シリコン膜/上層酸化シリコン膜の三層からなる多層絶縁膜（いわゆるＯＮＯ絶縁膜）の膜厚等を分光エリプソメトリにより、計測/解析するに際して、下層酸化シリコン膜と上層酸化シリコン膜の合成膜厚（両膜厚の和）を取得して、それから、あらかじめ単層のときに計測しておいた下層酸化シリコン膜の膜厚を差し引くことにより、上層酸化シリコン膜の膜厚を取得することにより、下層膜の影響を極力排除して、高精度の膜厚測定を実現できる。
【図面の簡単な説明】
【００１６】
【図１】本願の一実施の形態の半導体集積回路の製造方法により製造されるスプリット・ゲート型のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ・デバイスのメモリ・セルの要部模式断面図である。
【図２】本願の一実施の形態の半導体集積回路の製造方法により製造されるフラッシュ・メモリ搭載デバイスのフラッシュ・メモリ・セルの要部模式断面図である。
【図３】本願の一実施の形態の半導体集積回路の製造方法における膜厚測定の対象となる検査領域（膜厚測定パッド）のウエハ内での分布を例示するウエハ上面図である。
【図４】図３の検査領域（膜厚測定パッド）の周辺の拡大平面図である。
【図５】図４の膜厚測定パッドの周辺の拡大模式断面図である。
【図６】本願の一実施の形態の半導体集積回路の製造方法における膜厚測定工程の様子を示す被検査デバイス＆検査装置の模式断面図である。
【図７】本願の一実施の形態の半導体集積回路の製造方法における要部プロセスの流れを示すプロセス・ブロック・フロー図である。
【図８】エリプソメトリによる多層膜厚測定における上層酸化膜厚測定値（Ｔｏｘｔ）と窒化シリコン膜厚測定値（Ｔｓｉｎ）の相関関係を示すプロット図である。
【図９】エリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と下層酸化膜厚測定値（Ｔｏｘｂ）の相関関係を示すプロット図である。
【図１０】エリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と、上層酸化膜厚および下層酸化膜厚のトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）を比較したウエハ内測定データ分布図である。
【発明を実施するための形態】
【００１７】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１８】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上のチップ領域およびチップ間領域の各領域内に、第１の酸化シリコン膜を形成する工程；
（ｂ）前記第１の酸化シリコン膜の膜厚を光学的に計測する工程；
（ｃ）前記工程（ｂ）の後、各領域内の前記第１の酸化シリコン膜上に、窒化シリコン膜を形成する工程；
（ｄ）各領域内の前記窒化シリコン膜上に、第２の酸化シリコン膜を形成する工程；
（ｅ）前記工程（ｄ）の後、前記チップ間領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む検査領域に対して、分光エリプソメトリにより、前記第１の酸化シリコン膜ならびに前記第２の酸化シリコン膜からなる合成膜厚を計測する工程。
【００１９】
２．前記１項の半導体集積回路装置の製造方法において、
（ｆ）前記工程（ｂ）および前記工程（ｅ）の結果に基づいて、前記第２の酸化シリコン膜の膜厚情報を取得する工程。
【００２０】
３．前記１または２項の半導体集積回路装置の製造方法において、
（ｇ）前記工程（ａ）の前に、各領域内の前記半導体ウエハの前記第１の主面上に、ゲート絶縁膜を形成する工程；
（ｈ）前記工程（ａ）の前に、各領域内の前記ゲート絶縁膜上に、シリコン系導体膜を形成する工程；
（ｉ）前記工程（ａ）の前に、前記検査領域における前記ゲート絶縁膜および前記シリコン系導体膜を除去する工程。
【００２１】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記チップ領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む領域は、不揮発性メモリ・デバイスのメモリ・セルである。
【００２２】
５．前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、スプリット・ゲート型のＭＯＮＯＳメモリ・デバイスである。
【００２３】
６．前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、フラッシュ・メモリ・デバイスである。
【００２４】
７．前記１項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）の光学的膜厚計測は、前記検査領域に対応する部分に対して実行される。
【００２５】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記光学的膜厚計測は、エリプソメトリによって実行される。
【００２６】
９．前記２から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得は、前記合成膜厚から前記工程（ｂ）において計測された前記第１の酸化シリコン膜の膜厚を差し引くことによって実行される。
【００２７】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体ウエハは、シリコン系半導体ウエハである。
【００２８】
１１．前記２から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得と前記工程(b)において計測された前記第１の酸化シリコン膜の前記膜厚情報の取得が同一装置で実施され、前記合計膜厚から前記第１の酸化シリコン膜の膜厚を差し引いた膜厚情報を取得することによって実行される。
【００２９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３０】
更に、本願において、「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３１】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコン・ウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３３】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３４】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３５】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４１】
なお、スプリット・ゲート型のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ・デバイスの詳細については、石丸等による日本特開２００９−５４７０７号公報に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００４２】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの各種の例の説明（主に図１および図２）
図１は本願の一実施の形態の半導体集積回路の製造方法により製造されるスプリット・ゲート型のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ・デバイスのメモリ・セルの要部模式断面図である。図２は本願の一実施の形態の半導体集積回路の製造方法により製造されるフラッシュ・メモリ搭載デバイスのフラッシュ・メモリ・セルの要部模式断面図である。
【００４３】
まず、図１に基づいて、スプリット・ゲート型のＭＯＮＯＳメモリ・デバイスのメモリ・セルの内、本願発明に関連する要部を説明する。図１に示すように、たとえば、３００ファイ（２００ファイでも４５０ファイでもよい）のｐ型単結晶シリコン・ウエハ１（必要に応じて、ｎ型基板でもよい。また、基板形式は、エピタキシャル基板でもＳＯＩ基板でもよい）のデバイス面すなわち第１の主面１ａ（裏面すなわち第２の主面１ｂの反対の面）上には、多層絶縁膜７が設けられており、その上には、スプリット・ゲートを構成するメモリ・ゲート電極５（ポリシリコン膜等のシリコン系導体膜）およびコントロール・ゲート電極６（ポリシリコン膜）が設けられている。多層絶縁膜７は、コントロール・ゲート電極６下では、酸化シリコン膜２のみの単層であるが、メモリ・ゲート電極５下、および両ゲート間においては、下層酸化シリコン膜２（第１の酸化シリコン膜）、中間窒化シリコン膜３（窒化シリコン膜）、および上層酸化シリコン膜４（第２の酸化シリコン膜）から構成されている。また、両ゲート電極の両側の半導体基板１の表面領域には、ｎ型ソース・ドレイン領域１３が設けられている（図２においても同じ）。ここで、膜厚管理対象部分１４を破線で囲って示す（図２においても同じ）。
【００４４】
次に、図２に基づいて、フラッシュ・メモリ・セルの内、本願発明に関連する要部を説明する。図２に示すように、図１の場合と同様に、たとえば、３００ファイのｐ型単結晶シリコン・ウエハ１のデバイス面すなわち第１の主面１ａ上には、ゲート絶縁膜８を介して、フローティング・メモリ・ゲート電極５（ポリシリコン膜等のシリコン系導体膜）が設けられている。フローティング・メモリ・ゲート電極５上には、先と同じ多層各構造の多層絶縁膜７が設けられている。更にその上には、コントロール・ゲート電極６（ポリシリコン膜）が設けられている。
【００４５】
以下の説明する膜厚測定技法は、主に、ここの例示した不揮発性メモリ等の多層絶縁膜の膜厚測定に適用して特に好適である。
【００４６】
２．本願の一実施の形態の半導体集積回路装置の製造方法における膜厚測定の概要説明（主に図３から図６）
ここでは、前記のごときデバイスの製造工程中における膜厚測定の概要を説明する。
【００４７】
図３は本願の一実施の形態の半導体集積回路の製造方法における膜厚測定の対象となる検査領域（膜厚測定パッド）のウエハ内での分布を例示するウエハ上面図である。図４は図３の検査領域（膜厚測定パッド）の周辺の拡大平面図である。図５は図４の膜厚測定パッドの周辺の拡大模式断面図である。図６は本願の一実施の形態の半導体集積回路の製造方法における膜厚測定工程の様子を示す被検査デバイス＆検査装置の模式断面図である。
【００４８】
製造工程中の膜厚計測は、主に、ウエハ内又はウエハ間の種々の膜の膜厚ばらつきを管理するために実行される。このため、図３に示すように、検査領域９（膜厚測定パッド）は、製品ウエハ１のデバイス面１ａ上のチップ領域１１が設けられている領域全般に破線の円で示すように複数個配置（ここでは、たとえば９個）されている。
【００４９】
図４に示すように、検査領域９（膜厚測定パッド）は、スクライブ領域１２（チップ間領域）に設けられている（膜厚測定パッドの一辺の長さは、たとえば５０から７０マイクロ・メートル程度）。図５に示すように、検査領域９の多層絶縁膜７を構成する下層酸化シリコン膜（第１の酸化シリコン膜）２、中間窒化シリコン膜（窒化シリコン膜）３、および上層酸化シリコン膜（第２の酸化シリコン膜）４は、それぞれ図１又は図２のチップ領域１１内の多層絶縁膜７の各要素膜と同一の膜形成プロセスにより、当該各要素膜と同時に形成されている。
【００５０】
実際の多層膜の膜厚計測は図６のように実行される。図６に示すように、たとえば、キセノン・ランプのような連続スペクトル光源１５（たとえば、波長２５０ｎｍから８００ｎｍ程度）からの白色検査光１６が膜厚測定パッド９に入射し、多重反射された反射光１７が、光検出器１８（一般に偏光子を含むフーリエ分光系）で検出され、振幅の各波長成分に電気的、又は電子的に分解される。その後、エリプソメータ１９内で、所定のモデルに従って作られた理論値と、各振幅成分のフィッティング処理が実行されて、適切な計測値がアウトプットされる。
【００５１】
３．本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセス・フローの説明（主に図７、適宜、図１から図６を参照）
ここでは、以上の説明を踏まえて、本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセス・フローの詳細を説明する。
【００５２】
図７は本願の一実施の形態の半導体集積回路の製造方法における要部プロセスの流れを示すプロセス・ブロック・フロー図である。
【００５３】
図１のようなデバイス構造の場合におけるプロセス・フローを図７に基づいて説明する。まず、半導体基板１（ウエハ）のデバイス面１ａをたとえば熱酸化して、ゲート絶縁膜１０（たとえば膜厚は２から７ｎｍ程度）を形成し、その上に、ＣＶＤにより、ポリシリコン膜６を形成する。このポリシリコン膜６およびゲート絶縁膜１０を通常のリソグラフィにより、パターニングすることで、左側のコントロール・ゲート電極６およびその下のゲート絶縁膜１０からなるゲート構造を形成する。このとき、膜厚測定パッド９（検査領域）では、ポリシリコン膜６およびゲート絶縁膜１０が除去されているので、半導体基板１のデバイス面１ａが露出している。
【００５４】
次に、図７に示すように、半導体基板１のデバイス面１ａのほぼ全面およびコントロール・ゲート電極６の表面に対して、熱酸化処理を施すことにより、下層酸化シリコン膜２（第１の酸化シリコン膜）を形成する（たとえば膜厚は２から７ｎｍ程度）。このとき同時に、検査領域９にも下層酸化シリコン膜２が形成される（下層酸化膜形成工程２１）。次に、エリプソメトリ等の光学的な方法（その他の膜厚測定法でもよい）により、たとえば検査領域９（たとえば図３の９ポイント）において、下層酸化シリコン膜２の膜厚Ｔｏｘｂを計測する（下層酸化膜厚測定工程２２）。ここで取得された膜厚データは、エリプソメータ１９（図６）の制御管理系２０に保存される。ここのおける膜厚測定は、検査領域９を使用してもよい。
【００５５】
次に、半導体基板１のデバイス面１ａのほぼ全面およびコントロール・ゲート電極６の表面（側面を含む）に、ＣＶＤにより、窒化シリコン膜３（たとえば膜厚は７から２０ｎｍ程度）を形成する（中間窒化膜形成工程２３）。このとき同時に、検査領域９にも窒化シリコン膜３が形成される。
【００５６】
続いて、たとえば、熱酸化処理により、窒化シリコン膜３の表面を酸化することにより、上層酸化シリコン膜４（第２の酸化シリコン膜）を形成する（上層酸化膜形成工程２４）。このとき同時に、検査領域９にも上層酸化シリコン膜４が形成される。このときの上層酸化シリコン膜４の膜厚は２から７ｎｍ程度である。
【００５７】
次に、エリプソメータ１９（図６）を用いた分光エリプソメトリにより、たとえば検査領域９（たとえば図３の９ポイント）において、下層酸化シリコン膜２の膜厚と上層酸化シリコン膜４の膜厚の和（トータル酸化膜厚）を計測する（多層膜厚測定工程２５）。実際の計測及び所望の膜厚データの取得（トータル酸化膜厚データの取得）は、周知の分光エリプソメトリにより行われるが、原理的には、計測された振幅データと、トータル酸化膜厚（Ｔｏｘｂ＋Ｔｏｘｔ）および窒化シリコン膜厚Ｔｓｉｎをパラメータとする理論上の振幅データの間のフィッティング処理により、両者が一致するときのパラメータ値を検出トータル酸化膜厚値として出力する。なお、窒化シリコン膜厚Ｔｓｉｎのばらつきが比較的小さいときは、平均値に固定すると、フィッティング処理速度をおうじょうさせることができる。
【００５８】
ここで取得されたトータル酸化膜厚データは、先と同様に、エリプソメータ１９（図６）の制御管理系２０に保存され、膜厚管理や工程へのフィードバックに利用される。また、必要のあるときは、トータル酸化膜厚と先に取得済みの下層酸化シリコン膜２の膜厚の差、すなわち、差分による上層酸化シリコン膜４の膜厚Ｔｏｘｔを出力して、膜厚管理や工程へのフィードバックに利用される。
【００５９】
次に、上層酸化シリコン膜４上のほぼ全面に、ＣＶＤによりポリシリコン膜が形成され、これが多層絶縁膜７とともに、たとえば、異方性ドライ・エッチング等によりパターニングされ、メモリ・ゲート電極５（シリコン系導体膜）となる。また、両側のソース・ドレイン領域１３がイオン注入等により導入される。その後のプロセスは、通常の半導体集積回路装置の製造に共通する標準的なプロセスであり、それらについては、ここでは繰り返さない。
【００６０】
次に、図２のようなデバイス構造の場合におけるプロセス・フローを図７に基づいて説明する。ここでは、図１の場合と異なる部分のみを説明する。図２に示すように、フラッシュ・メモリ・デバイスの場合は、膜厚管理対象とすべき部分が、メモリ・ゲート電極５（シリコン系導体膜）上にあるので、検査領域９（膜厚測定パッド）においては、計測の前に、シリコン系導体膜５およびメモリ・ゲートのゲート絶縁膜８を除去する必要がある。以下、メモリ・ゲートのゲート絶縁膜８の成膜から説明する。
【００６１】
まず、図２に示すように、半導体基板１のデバイス面１ａに対して、熱酸化処理を施すことにより、メモリ・ゲートのゲート絶縁膜８を形成する。このとき同時に、検査領域９にもゲート絶縁膜８が形成される。続いて、ゲート絶縁膜８上に、ＣＶＤによりフローティング・ゲートとなるポリシリコン膜５を形成する。このとき同時に、検査領域９にもポリシリコン膜５が形成される。
【００６２】
ここで、図７に示すように、検査領域９において、ドライ・エッチング等（ウエット・エッチングでもよい）により、ポリシリコン膜５およびゲート絶縁膜８を除去する（絶縁膜＆ポリシリコン膜除去工程２６）。これは、下地にポリシリコン膜、他の酸化シリコン膜等があると多層膜の膜厚計測が困難となるからである。なお、この工程は、たとえば図２のフローティング・ゲートとなるポリシリコン膜５に関する紙面に垂直な方向のパターニングと同時に行われる。
【００６３】
これに続く図７の下層酸化膜形成工程２１から多層膜厚測定工程２５までは、図１について説明したところと、ほぼ同じであるので、ここでは繰り返さない。
【００６４】
図７の多層膜厚測定工程２５の後、図２に示すように、上層酸化シリコン膜４（多層絶縁膜７）上に、コントロール・ゲート電極６となるポリシリコン膜をＣＶＤにより、形成する。続いて、ポリシリコン膜６、多層絶縁膜（ＯＮＯ膜）７、ポリシリコン膜５、およびゲート絶縁膜８を通常のリソグラフィにより、パターニングすることで、図２に示すようなゲート構造を形成する。また、両側のソース・ドレイン領域１３がイオン注入等により導入される。その後のプロセスは、通常の半導体集積回路装置の製造に共通する標準的なプロセスであり、それらについては、ここでは繰り返さない。
【００６５】
なお、以上説明した各工程で用いるシリコン系部材または窒化シリコン系部材の熱酸化については、一般的なドライ酸化、ウエット酸化、またはアプライド・マテリアルズ社のランプ加熱酸化炉等を用いたＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）方式によるものでもよい。
【００６６】
また、以上説明した各工程で用いる窒化シリコン系膜のＣＶＤによる成膜については、バッチ方式のＬＰ−ＣＶＤ法によるほか、枚葉式ＬＰ−ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法でもよい。
【００６７】
４．データの説明並びに考察（主に図８から図１０）
図８はエリプソメトリによる多層膜厚測定における上層酸化膜厚測定値（Ｔｏｘｔ）と窒化シリコン膜厚測定値（Ｔｓｉｎ）の相関関係を示すプロット図である。図９はエリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と下層酸化膜厚測定値（Ｔｏｘｂ）の相関関係を示すプロット図である。図１０はエリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と、上層酸化膜厚および下層酸化膜厚のトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）を比較したウエハ内測定データ分布図である。
【００６８】
図９に示すように、ＯＮＯ膜７を通常の分光エリプソメトリにより、計測すると、下層酸化膜厚Ｔｏｘｂと上層酸化膜厚Ｔｏｘｔの間に相関が生じ、その結果、上層酸化膜厚Ｔｏｘｔのみを分離することが困難となる。
【００６９】
図８に示すように、ＯＮＯ膜７を通常の分光エリプソメトリにより、計測すると、窒化シリコン膜厚Ｔｓｉｎの膜厚変動で上層酸化膜厚Ｔｏｘｔの変動が生じる、つまり、図９で示した上層酸化膜厚Ｔｏｘｔと下層酸化膜厚の分離することが困難となる。
【００７０】
更に、図１０に示すように、ＯＮＯ膜７を通常の分光エリプソメトリにより、計測したときの上層酸化膜厚Ｔｏｘｔのウエハ内ばらつきは、比較的大きいが、分光エリプソメトリにより、計測したトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）から単層のときに測定した下層酸化膜厚Ｔｏｘｂを差し引いた値、すなわち、差分としての上層酸化膜厚Ｔｏｘｔは、ウエハ内ばらつきが小さいことがわかる。すなわち、下層酸化シリコン膜２（第１の酸化シリコン膜）と上層酸化シリコン膜４（第２の酸化シリコン膜）は、光学的に同質の膜のため、多層膜測定で両方を分離することは困難であるが、下層酸化シリコン膜２と上層酸化シリコン膜４を一体とした膜厚と、それと光学的特性の異なる中間窒化シリコン膜３（窒化シリコン膜）を分光エリプソメトリにより、分離することは比較的容易である。
【００７１】
従って、セクション３で説明したように、単層時に測定した下層酸化膜厚Ｔｏｘｂとトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）を管理パラメータとして、ＯＮＯ膜７の膜厚管理を行うと、上層酸化膜厚Ｔｏｘｔのモニタおよび管理を高精度に実行することができる。
【００７２】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７３】
例えば、前記実施の形態においては、ＯＮＯ膜を中心に具体的に説明したが、本願発明はそれに限定されるものではなく、高誘電体膜等を含む次世代膜等にも、同様に適用できることは言うまでもない。また、前記実施の形態においては、三層膜について具体的に説明したが、本願発明はそれに限定されるものではなく、４層膜、５層膜等の多層膜にも同様に適用できることは言うまでもない。
【００７４】
また、前記実施の形態においては、フラッシュ・メモリについては、ＮＯＲ型を例にとり、具体的に説明したが、本願発明はそれに限定されるものではなく、ＮＡＮＤ型やのの他の形式のフラッシュ・メモリ・デバイス、フラッシュ・メモリ搭載デバイス等にも適用できることは言うまでもない。
【００７５】
また前述実施の形態においては、下層酸化膜と上層酸化膜の膜厚データを制御管理系へ別々に転送しているが、同一装置で測定し、装置内で合計膜厚から下層膜厚を差し引いた膜厚を制御管理系へ送ることでも達成できることは言うまでもない。
【符号の説明】
【００７６】
１ ウエハ（半導体基板）
１ａ ウエハのデバイス面（第１の主面）
１ｂ ウエハの裏面（第２の主面）
２ 下層酸化シリコン膜（第１の酸化シリコン膜）
３ 中間窒化シリコン膜（窒化シリコン膜）
４ 上層酸化シリコン膜（第２の酸化シリコン膜）
５ メモリ・ゲート電極（シリコン系導体膜）
６ コントロール・ゲート電極
７ 多層絶縁膜（ＯＮＯ膜）
８ （メモリ・ゲートの）ゲート絶縁膜
９ 検査領域（膜厚測定パッド）
１０ （コントロール・ゲートの）ゲート絶縁膜
１１ チップ領域
１２ スクライブ領域（チップ間領域）
１３ ソース・ドレイン領域
１４ 管理対象部分
１５ 光源
１６ 検査光
１７ 反射光
１８ 光検出器（一般に偏光子を含むフーリエ分光系）
１９ エリプソメータ
２０ エリプソメータの制御管理系
２１ 下層酸化膜形成工程
２２ 下層酸化膜厚測定
２３ 中間窒化膜形成工程
２４ 上層酸化膜形成工程
２５ 多層膜厚測定工程
２６ ゲート絶縁膜＆ポリシリコン膜除去工程
Ｔｏｘｂ 下層酸化膜厚
Ｔｏｘｔ 上層酸化膜厚
Ｔｓｉｎ 窒化シリコン膜厚
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法における絶縁膜厚検査技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−２８６４６８号公報（特許文献１）には、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の三層からなる多層絶縁膜の膜厚等を分光エリプソメトリにより、計測/解析する際に、上下の酸化シリコン膜の光学定数を同じとし、窒化シリコン膜の光学定数としてボイドを含む酸化シリコン膜とするモデルを採用してパラメータを減らすことにより解析精度を向上させる技術が開示されている。
【０００３】
日本特開２００４−３５６１１２号公報（特許文献２）には、単波長エリプソメトリにより、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の三層からなる多層絶縁膜の膜厚評価を行う技術が開示されている。
【０００４】
日本特開平１１−９４５２５号公報（特許文献３）には、干渉分光法により、多層膜の最上層の膜の存否を判定する技術が開示されている。
【０００５】
日本特開平７−４９２２号公報（特許文献４）には、化合物半導体の多層エピタキシャル膜の膜厚測定に関して、フーリエＩＲ分光データを変換処理して、空間波形を得、その理論値とのフィッテングを行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２８６４６８号公報
【特許文献２】特開２００４−３５６１１２号公報
【特許文献３】特開平１１−９４５２５号公報
【特許文献４】特開平７−４９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
フラッシュ・メモリ等の不揮発性メモリ・デバイスの製造工程においては、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の三層からなる多層絶縁膜の膜厚を管理することが重要とされている。このため、連続スペクトル光を用いた分光エリプソメトリにより、各層の膜厚を計測/解析することが、一般に、行われている。
【０００８】
しかし、デバイスの微細化に伴いウエハ内の膜厚ばらつきが増加して、管理範囲内に収まらないという問題が発生してきている。これについて、本願発明者が検討したところによると、このようなばらつきの増加の主要な要因は、プロセスのばらつきではなく、分光エリプソメトリの多層膜間の膜厚分離性の不足によることが明らかとなった。
【０００９】
本願発明は、これらの課題を解決するためになされたものである。
【００１０】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願の一つの発明は、不揮発性メモリ・セルを構成する下層酸化シリコン膜/中間窒化シリコン膜/上層酸化シリコン膜の三層からなる多層絶縁膜（いわゆるＯＮＯ絶縁膜）の膜厚等を分光エリプソメトリにより、計測/解析するに際して、下層酸化シリコン膜と上層酸化シリコン膜の合成膜厚（両膜厚の和）を取得して、それから、あらかじめ単層のときに計測しておいた下層酸化シリコン膜の膜厚を差し引くことにより、上層酸化シリコン膜の膜厚を取得するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、不揮発性メモリ・セルを構成する下層酸化シリコン膜/中間窒化シリコン膜/上層酸化シリコン膜の三層からなる多層絶縁膜（いわゆるＯＮＯ絶縁膜）の膜厚等を分光エリプソメトリにより、計測/解析するに際して、下層酸化シリコン膜と上層酸化シリコン膜の合成膜厚（両膜厚の和）を取得して、それから、あらかじめ単層のときに計測しておいた下層酸化シリコン膜の膜厚を差し引くことにより、上層酸化シリコン膜の膜厚を取得することにより、下層膜の影響を極力排除して、高精度の膜厚測定を実現できる。
【図面の簡単な説明】
【００１６】
【図１】本願の一実施の形態の半導体集積回路の製造方法により製造されるスプリット・ゲート型のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ・デバイスのメモリ・セルの要部模式断面図である。
【図２】本願の一実施の形態の半導体集積回路の製造方法により製造されるフラッシュ・メモリ搭載デバイスのフラッシュ・メモリ・セルの要部模式断面図である。
【図３】本願の一実施の形態の半導体集積回路の製造方法における膜厚測定の対象となる検査領域（膜厚測定パッド）のウエハ内での分布を例示するウエハ上面図である。
【図４】図３の検査領域（膜厚測定パッド）の周辺の拡大平面図である。
【図５】図４の膜厚測定パッドの周辺の拡大模式断面図である。
【図６】本願の一実施の形態の半導体集積回路の製造方法における膜厚測定工程の様子を示す被検査デバイス＆検査装置の模式断面図である。
【図７】本願の一実施の形態の半導体集積回路の製造方法における要部プロセスの流れを示すプロセス・ブロック・フロー図である。
【図８】エリプソメトリによる多層膜厚測定における上層酸化膜厚測定値（Ｔｏｘｔ）と窒化シリコン膜厚測定値（Ｔｓｉｎ）の相関関係を示すプロット図である。
【図９】エリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と下層酸化膜厚測定値（Ｔｏｘｂ）の相関関係を示すプロット図である。
【図１０】エリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と、上層酸化膜厚および下層酸化膜厚のトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）を比較したウエハ内測定データ分布図である。
【発明を実施するための形態】
【００１７】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１８】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上のチップ領域およびチップ間領域の各領域内に、第１の酸化シリコン膜を形成する工程；
（ｂ）前記第１の酸化シリコン膜の膜厚を光学的に計測する工程；
（ｃ）前記工程（ｂ）の後、各領域内の前記第１の酸化シリコン膜上に、窒化シリコン膜を形成する工程；
（ｄ）各領域内の前記窒化シリコン膜上に、第２の酸化シリコン膜を形成する工程；
（ｅ）前記工程（ｄ）の後、前記チップ間領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む検査領域に対して、分光エリプソメトリにより、前記第１の酸化シリコン膜ならびに前記第２の酸化シリコン膜からなる合成膜厚を計測する工程。
【００１９】
２．前記１項の半導体集積回路装置の製造方法において、
（ｆ）前記工程（ｂ）および前記工程（ｅ）の結果に基づいて、前記第２の酸化シリコン膜の膜厚情報を取得する工程。
【００２０】
３．前記１または２項の半導体集積回路装置の製造方法において、
（ｇ）前記工程（ａ）の前に、各領域内の前記半導体ウエハの前記第１の主面上に、ゲート絶縁膜を形成する工程；
（ｈ）前記工程（ａ）の前に、各領域内の前記ゲート絶縁膜上に、シリコン系導体膜を形成する工程；
（ｉ）前記工程（ａ）の前に、前記検査領域における前記ゲート絶縁膜および前記シリコン系導体膜を除去する工程。
【００２１】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記チップ領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む領域は、不揮発性メモリ・デバイスのメモリ・セルである。
【００２２】
５．前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、スプリット・ゲート型のＭＯＮＯＳメモリ・デバイスである。
【００２３】
６．前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、フラッシュ・メモリ・デバイスである。
【００２４】
７．前記１項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）の光学的膜厚計測は、前記検査領域に対応する部分に対して実行される。
【００２５】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記光学的膜厚計測は、エリプソメトリによって実行される。
【００２６】
９．前記２から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得は、前記合成膜厚から前記工程（ｂ）において計測された前記第１の酸化シリコン膜の膜厚を差し引くことによって実行される。
【００２７】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体ウエハは、シリコン系半導体ウエハである。
【００２８】
１１．前記２から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得と前記工程(b)において計測された前記第１の酸化シリコン膜の前記膜厚情報の取得が同一装置で実施され、前記合計膜厚から前記第１の酸化シリコン膜の膜厚を差し引いた膜厚情報を取得することによって実行される。
【００２９】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３０】
更に、本願において、「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）を中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３１】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコン・ウエハの搬入からプリ・メタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクト・ホール形成、タングステン・プラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナル・パッシベーション膜へのパッド開口の形成あたりまで（ウエハ・レベル・パッケージ・プロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクト・ホール形成工程等は、特に微細な加工が要求される微細加工工程である。一方、ＢＥＯＬ工程においては、ビアおよびトレンチ形成工程、特に、比較的下層のローカル配線（たとえば４層程度の構成の埋め込み配線では、Ｍ１からＭ３あたりまで、１０層程度の構成の埋め込み配線では、Ｍ１からＭ５あたりまでの微細埋め込み配線）等において、特に微細加工が要求される。なお、「ＭＮ（通常Ｎ＝１から１５程度）」で、下から第Ｎ層配線を表す。Ｍ１は第１層配線であり、Ｍ３は第３層配線である。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３３】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３４】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３５】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチ・ストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４１】
なお、スプリット・ゲート型のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ・デバイスの詳細については、石丸等による日本特開２００９−５４７０７号公報に詳しく記載されているので、本願では原則として、それらの部分の説明は繰り返さない。
【００４２】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの各種の例の説明（主に図１および図２）
図１は本願の一実施の形態の半導体集積回路の製造方法により製造されるスプリット・ゲート型のＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ・デバイスのメモリ・セルの要部模式断面図である。図２は本願の一実施の形態の半導体集積回路の製造方法により製造されるフラッシュ・メモリ搭載デバイスのフラッシュ・メモリ・セルの要部模式断面図である。
【００４３】
まず、図１に基づいて、スプリット・ゲート型のＭＯＮＯＳメモリ・デバイスのメモリ・セルの内、本願発明に関連する要部を説明する。図１に示すように、たとえば、３００ファイ（２００ファイでも４５０ファイでもよい）のｐ型単結晶シリコン・ウエハ１（必要に応じて、ｎ型基板でもよい。また、基板形式は、エピタキシャル基板でもＳＯＩ基板でもよい）のデバイス面すなわち第１の主面１ａ（裏面すなわち第２の主面１ｂの反対の面）上には、多層絶縁膜７が設けられており、その上には、スプリット・ゲートを構成するメモリ・ゲート電極５（ポリシリコン膜等のシリコン系導体膜）およびコントロール・ゲート電極６（ポリシリコン膜）が設けられている。多層絶縁膜７は、コントロール・ゲート電極６下では、酸化シリコン膜２のみの単層であるが、メモリ・ゲート電極５下、および両ゲート間においては、下層酸化シリコン膜２（第１の酸化シリコン膜）、中間窒化シリコン膜３（窒化シリコン膜）、および上層酸化シリコン膜４（第２の酸化シリコン膜）から構成されている。また、両ゲート電極の両側の半導体基板１の表面領域には、ｎ型ソース・ドレイン領域１３が設けられている（図２においても同じ）。ここで、膜厚管理対象部分１４を破線で囲って示す（図２においても同じ）。
【００４４】
次に、図２に基づいて、フラッシュ・メモリ・セルの内、本願発明に関連する要部を説明する。図２に示すように、図１の場合と同様に、たとえば、３００ファイのｐ型単結晶シリコン・ウエハ１のデバイス面すなわち第１の主面１ａ上には、ゲート絶縁膜８を介して、フローティング・メモリ・ゲート電極５（ポリシリコン膜等のシリコン系導体膜）が設けられている。フローティング・メモリ・ゲート電極５上には、先と同じ多層各構造の多層絶縁膜７が設けられている。更にその上には、コントロール・ゲート電極６（ポリシリコン膜）が設けられている。
【００４５】
以下の説明する膜厚測定技法は、主に、ここの例示した不揮発性メモリ等の多層絶縁膜の膜厚測定に適用して特に好適である。
【００４６】
２．本願の一実施の形態の半導体集積回路装置の製造方法における膜厚測定の概要説明（主に図３から図６）
ここでは、前記のごときデバイスの製造工程中における膜厚測定の概要を説明する。
【００４７】
図３は本願の一実施の形態の半導体集積回路の製造方法における膜厚測定の対象となる検査領域（膜厚測定パッド）のウエハ内での分布を例示するウエハ上面図である。図４は図３の検査領域（膜厚測定パッド）の周辺の拡大平面図である。図５は図４の膜厚測定パッドの周辺の拡大模式断面図である。図６は本願の一実施の形態の半導体集積回路の製造方法における膜厚測定工程の様子を示す被検査デバイス＆検査装置の模式断面図である。
【００４８】
製造工程中の膜厚計測は、主に、ウエハ内又はウエハ間の種々の膜の膜厚ばらつきを管理するために実行される。このため、図３に示すように、検査領域９（膜厚測定パッド）は、製品ウエハ１のデバイス面１ａ上のチップ領域１１が設けられている領域全般に破線の円で示すように複数個配置（ここでは、たとえば９個）されている。
【００４９】
図４に示すように、検査領域９（膜厚測定パッド）は、スクライブ領域１２（チップ間領域）に設けられている（膜厚測定パッドの一辺の長さは、たとえば５０から７０マイクロ・メートル程度）。図５に示すように、検査領域９の多層絶縁膜７を構成する下層酸化シリコン膜（第１の酸化シリコン膜）２、中間窒化シリコン膜（窒化シリコン膜）３、および上層酸化シリコン膜（第２の酸化シリコン膜）４は、それぞれ図１又は図２のチップ領域１１内の多層絶縁膜７の各要素膜と同一の膜形成プロセスにより、当該各要素膜と同時に形成されている。
【００５０】
実際の多層膜の膜厚計測は図６のように実行される。図６に示すように、たとえば、キセノン・ランプのような連続スペクトル光源１５（たとえば、波長２５０ｎｍから８００ｎｍ程度）からの白色検査光１６が膜厚測定パッド９に入射し、多重反射された反射光１７が、光検出器１８（一般に偏光子を含むフーリエ分光系）で検出され、振幅の各波長成分に電気的、又は電子的に分解される。その後、エリプソメータ１９内で、所定のモデルに従って作られた理論値と、各振幅成分のフィッティング処理が実行されて、適切な計測値がアウトプットされる。
【００５１】
３．本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセス・フローの説明（主に図７、適宜、図１から図６を参照）
ここでは、以上の説明を踏まえて、本願の一実施の形態の半導体集積回路装置の製造方法における要部プロセス・フローの詳細を説明する。
【００５２】
図７は本願の一実施の形態の半導体集積回路の製造方法における要部プロセスの流れを示すプロセス・ブロック・フロー図である。
【００５３】
図１のようなデバイス構造の場合におけるプロセス・フローを図７に基づいて説明する。まず、半導体基板１（ウエハ）のデバイス面１ａをたとえば熱酸化して、ゲート絶縁膜１０（たとえば膜厚は２から７ｎｍ程度）を形成し、その上に、ＣＶＤにより、ポリシリコン膜６を形成する。このポリシリコン膜６およびゲート絶縁膜１０を通常のリソグラフィにより、パターニングすることで、左側のコントロール・ゲート電極６およびその下のゲート絶縁膜１０からなるゲート構造を形成する。このとき、膜厚測定パッド９（検査領域）では、ポリシリコン膜６およびゲート絶縁膜１０が除去されているので、半導体基板１のデバイス面１ａが露出している。
【００５４】
次に、図７に示すように、半導体基板１のデバイス面１ａのほぼ全面およびコントロール・ゲート電極６の表面に対して、熱酸化処理を施すことにより、下層酸化シリコン膜２（第１の酸化シリコン膜）を形成する（たとえば膜厚は２から７ｎｍ程度）。このとき同時に、検査領域９にも下層酸化シリコン膜２が形成される（下層酸化膜形成工程２１）。次に、エリプソメトリ等の光学的な方法（その他の膜厚測定法でもよい）により、たとえば検査領域９（たとえば図３の９ポイント）において、下層酸化シリコン膜２の膜厚Ｔｏｘｂを計測する（下層酸化膜厚測定工程２２）。ここで取得された膜厚データは、エリプソメータ１９（図６）の制御管理系２０に保存される。ここのおける膜厚測定は、検査領域９を使用してもよい。
【００５５】
次に、半導体基板１のデバイス面１ａのほぼ全面およびコントロール・ゲート電極６の表面（側面を含む）に、ＣＶＤにより、窒化シリコン膜３（たとえば膜厚は７から２０ｎｍ程度）を形成する（中間窒化膜形成工程２３）。このとき同時に、検査領域９にも窒化シリコン膜３が形成される。
【００５６】
続いて、たとえば、熱酸化処理により、窒化シリコン膜３の表面を酸化することにより、上層酸化シリコン膜４（第２の酸化シリコン膜）を形成する（上層酸化膜形成工程２４）。このとき同時に、検査領域９にも上層酸化シリコン膜４が形成される。このときの上層酸化シリコン膜４の膜厚は２から７ｎｍ程度である。
【００５７】
次に、エリプソメータ１９（図６）を用いた分光エリプソメトリにより、たとえば検査領域９（たとえば図３の９ポイント）において、下層酸化シリコン膜２の膜厚と上層酸化シリコン膜４の膜厚の和（トータル酸化膜厚）を計測する（多層膜厚測定工程２５）。実際の計測及び所望の膜厚データの取得（トータル酸化膜厚データの取得）は、周知の分光エリプソメトリにより行われるが、原理的には、計測された振幅データと、トータル酸化膜厚（Ｔｏｘｂ＋Ｔｏｘｔ）および窒化シリコン膜厚Ｔｓｉｎをパラメータとする理論上の振幅データの間のフィッティング処理により、両者が一致するときのパラメータ値を検出トータル酸化膜厚値として出力する。なお、窒化シリコン膜厚Ｔｓｉｎのばらつきが比較的小さいときは、平均値に固定すると、フィッティング処理速度をおうじょうさせることができる。
【００５８】
ここで取得されたトータル酸化膜厚データは、先と同様に、エリプソメータ１９（図６）の制御管理系２０に保存され、膜厚管理や工程へのフィードバックに利用される。また、必要のあるときは、トータル酸化膜厚と先に取得済みの下層酸化シリコン膜２の膜厚の差、すなわち、差分による上層酸化シリコン膜４の膜厚Ｔｏｘｔを出力して、膜厚管理や工程へのフィードバックに利用される。
【００５９】
次に、上層酸化シリコン膜４上のほぼ全面に、ＣＶＤによりポリシリコン膜が形成され、これが多層絶縁膜７とともに、たとえば、異方性ドライ・エッチング等によりパターニングされ、メモリ・ゲート電極５（シリコン系導体膜）となる。また、両側のソース・ドレイン領域１３がイオン注入等により導入される。その後のプロセスは、通常の半導体集積回路装置の製造に共通する標準的なプロセスであり、それらについては、ここでは繰り返さない。
【００６０】
次に、図２のようなデバイス構造の場合におけるプロセス・フローを図７に基づいて説明する。ここでは、図１の場合と異なる部分のみを説明する。図２に示すように、フラッシュ・メモリ・デバイスの場合は、膜厚管理対象とすべき部分が、メモリ・ゲート電極５（シリコン系導体膜）上にあるので、検査領域９（膜厚測定パッド）においては、計測の前に、シリコン系導体膜５およびメモリ・ゲートのゲート絶縁膜８を除去する必要がある。以下、メモリ・ゲートのゲート絶縁膜８の成膜から説明する。
【００６１】
まず、図２に示すように、半導体基板１のデバイス面１ａに対して、熱酸化処理を施すことにより、メモリ・ゲートのゲート絶縁膜８を形成する。このとき同時に、検査領域９にもゲート絶縁膜８が形成される。続いて、ゲート絶縁膜８上に、ＣＶＤによりフローティング・ゲートとなるポリシリコン膜５を形成する。このとき同時に、検査領域９にもポリシリコン膜５が形成される。
【００６２】
ここで、図７に示すように、検査領域９において、ドライ・エッチング等（ウエット・エッチングでもよい）により、ポリシリコン膜５およびゲート絶縁膜８を除去する（絶縁膜＆ポリシリコン膜除去工程２６）。これは、下地にポリシリコン膜、他の酸化シリコン膜等があると多層膜の膜厚計測が困難となるからである。なお、この工程は、たとえば図２のフローティング・ゲートとなるポリシリコン膜５に関する紙面に垂直な方向のパターニングと同時に行われる。
【００６３】
これに続く図７の下層酸化膜形成工程２１から多層膜厚測定工程２５までは、図１について説明したところと、ほぼ同じであるので、ここでは繰り返さない。
【００６４】
図７の多層膜厚測定工程２５の後、図２に示すように、上層酸化シリコン膜４（多層絶縁膜７）上に、コントロール・ゲート電極６となるポリシリコン膜をＣＶＤにより、形成する。続いて、ポリシリコン膜６、多層絶縁膜（ＯＮＯ膜）７、ポリシリコン膜５、およびゲート絶縁膜８を通常のリソグラフィにより、パターニングすることで、図２に示すようなゲート構造を形成する。また、両側のソース・ドレイン領域１３がイオン注入等により導入される。その後のプロセスは、通常の半導体集積回路装置の製造に共通する標準的なプロセスであり、それらについては、ここでは繰り返さない。
【００６５】
なお、以上説明した各工程で用いるシリコン系部材または窒化シリコン系部材の熱酸化については、一般的なドライ酸化、ウエット酸化、またはアプライド・マテリアルズ社のランプ加熱酸化炉等を用いたＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）方式によるものでもよい。
【００６６】
また、以上説明した各工程で用いる窒化シリコン系膜のＣＶＤによる成膜については、バッチ方式のＬＰ−ＣＶＤ法によるほか、枚葉式ＬＰ−ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法でもよい。
【００６７】
４．データの説明並びに考察（主に図８から図１０）
図８はエリプソメトリによる多層膜厚測定における上層酸化膜厚測定値（Ｔｏｘｔ）と窒化シリコン膜厚測定値（Ｔｓｉｎ）の相関関係を示すプロット図である。図９はエリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と下層酸化膜厚測定値（Ｔｏｘｂ）の相関関係を示すプロット図である。図１０はエリプソメトリによる多層膜厚測定方法における上層酸化膜厚測定値（Ｔｏｘｔ）と、上層酸化膜厚および下層酸化膜厚のトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）を比較したウエハ内測定データ分布図である。
【００６８】
図９に示すように、ＯＮＯ膜７を通常の分光エリプソメトリにより、計測すると、下層酸化膜厚Ｔｏｘｂと上層酸化膜厚Ｔｏｘｔの間に相関が生じ、その結果、上層酸化膜厚Ｔｏｘｔのみを分離することが困難となる。
【００６９】
図８に示すように、ＯＮＯ膜７を通常の分光エリプソメトリにより、計測すると、窒化シリコン膜厚Ｔｓｉｎの膜厚変動で上層酸化膜厚Ｔｏｘｔの変動が生じる、つまり、図９で示した上層酸化膜厚Ｔｏｘｔと下層酸化膜厚の分離することが困難となる。
【００７０】
更に、図１０に示すように、ＯＮＯ膜７を通常の分光エリプソメトリにより、計測したときの上層酸化膜厚Ｔｏｘｔのウエハ内ばらつきは、比較的大きいが、分光エリプソメトリにより、計測したトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）から単層のときに測定した下層酸化膜厚Ｔｏｘｂを差し引いた値、すなわち、差分としての上層酸化膜厚Ｔｏｘｔは、ウエハ内ばらつきが小さいことがわかる。すなわち、下層酸化シリコン膜２（第１の酸化シリコン膜）と上層酸化シリコン膜４（第２の酸化シリコン膜）は、光学的に同質の膜のため、多層膜測定で両方を分離することは困難であるが、下層酸化シリコン膜２と上層酸化シリコン膜４を一体とした膜厚と、それと光学的特性の異なる中間窒化シリコン膜３（窒化シリコン膜）を分光エリプソメトリにより、分離することは比較的容易である。
【００７１】
従って、セクション３で説明したように、単層時に測定した下層酸化膜厚Ｔｏｘｂとトータル膜厚測定値（Ｔｏｘｔ＋Ｔｏｘｂ）を管理パラメータとして、ＯＮＯ膜７の膜厚管理を行うと、上層酸化膜厚Ｔｏｘｔのモニタおよび管理を高精度に実行することができる。
【００７２】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７３】
例えば、前記実施の形態においては、ＯＮＯ膜を中心に具体的に説明したが、本願発明はそれに限定されるものではなく、高誘電体膜等を含む次世代膜等にも、同様に適用できることは言うまでもない。また、前記実施の形態においては、三層膜について具体的に説明したが、本願発明はそれに限定されるものではなく、４層膜、５層膜等の多層膜にも同様に適用できることは言うまでもない。
【００７４】
また、前記実施の形態においては、フラッシュ・メモリについては、ＮＯＲ型を例にとり、具体的に説明したが、本願発明はそれに限定されるものではなく、ＮＡＮＤ型やのの他の形式のフラッシュ・メモリ・デバイス、フラッシュ・メモリ搭載デバイス等にも適用できることは言うまでもない。
【００７５】
また前述実施の形態においては、下層酸化膜と上層酸化膜の膜厚データを制御管理系へ別々に転送しているが、同一装置で測定し、装置内で合計膜厚から下層膜厚を差し引いた膜厚を制御管理系へ送ることでも達成できることは言うまでもない。
【符号の説明】
【００７６】
１ ウエハ（半導体基板）
１ａ ウエハのデバイス面（第１の主面）
１ｂ ウエハの裏面（第２の主面）
２ 下層酸化シリコン膜（第１の酸化シリコン膜）
３ 中間窒化シリコン膜（窒化シリコン膜）
４ 上層酸化シリコン膜（第２の酸化シリコン膜）
５ メモリ・ゲート電極（シリコン系導体膜）
６ コントロール・ゲート電極
７ 多層絶縁膜（ＯＮＯ膜）
８ （メモリ・ゲートの）ゲート絶縁膜
９ 検査領域（膜厚測定パッド）
１０ （コントロール・ゲートの）ゲート絶縁膜
１１ チップ領域
１２ スクライブ領域（チップ間領域）
１３ ソース・ドレイン領域
１４ 管理対象部分
１５ 光源
１６ 検査光
１７ 反射光
１８ 光検出器（一般に偏光子を含むフーリエ分光系）
１９ エリプソメータ
２０ エリプソメータの制御管理系
２１ 下層酸化膜形成工程
２２ 下層酸化膜厚測定
２３ 中間窒化膜形成工程
２４ 上層酸化膜形成工程
２５ 多層膜厚測定工程
２６ ゲート絶縁膜＆ポリシリコン膜除去工程
Ｔｏｘｂ 下層酸化膜厚
Ｔｏｘｔ 上層酸化膜厚
Ｔｓｉｎ 窒化シリコン膜厚
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上のチップ領域およびチップ間領域の各領域内に、第１の酸化シリコン膜を形成する工程；
（ｂ）前記第１の酸化シリコン膜の膜厚を光学的に計測する工程；
（ｃ）前記工程（ｂ）の後、各領域内の前記第１の酸化シリコン膜上に、窒化シリコン膜を形成する工程；
（ｄ）各領域内の前記窒化シリコン膜上に、第２の酸化シリコン膜を形成する工程；
（ｅ）前記工程（ｄ）の後、前記チップ間領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む検査領域に対して、分光エリプソメトリにより、前記第１の酸化シリコン膜ならびに前記第２の酸化シリコン膜からなる合成膜厚を計測する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、
（ｆ）前記工程（ｂ）および前記工程（ｅ）の結果に基づいて、前記第２の酸化シリコン膜の膜厚情報を取得する工程。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、
（ｇ）前記工程（ａ）の前に、各領域内の前記半導体ウエハの前記第１の主面上に、ゲート絶縁膜を形成する工程；
（ｈ）前記工程（ａ）の前に、各領域内の前記ゲート絶縁膜上に、シリコン系導体膜を形成する工程；
（ｉ）前記工程（ａ）の前に、前記検査領域における前記ゲート絶縁膜および前記シリコン系導体膜を除去する工程。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記チップ領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む領域は、不揮発性メモリ・デバイスのメモリ・セルである。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、スプリット・ゲート型のＭＯＮＯＳメモリ・デバイスである。
【請求項６】
前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、フラッシュ・メモリ・デバイスである。
【請求項７】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｂ）の光学的膜厚計測は、前記検査領域に対応する部分に対して実行される。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記光学的膜厚計測は、エリプソメトリによって実行される。
【請求項９】
前記２項の半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得は、前記合成膜厚から前記工程（ｂ）において計測された前記第１の酸化シリコン膜の膜厚を差し引くことによって実行される。
【請求項１０】
前記１項の半導体集積回路装置の製造方法において、前記半導体ウエハは、シリコン系半導体ウエハである。
【請求項１１】
前記２項の半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得と前記工程(b)において計測された前記第１の酸化シリコン膜の前記膜厚情報の取得が同一装置で実施され、前記合計膜厚から前記第１の酸化シリコン膜の膜厚を差し引いた膜厚情報を取得することによって実行される。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）半導体ウエハの第１の主面上のチップ領域およびチップ間領域の各領域内に、第１の酸化シリコン膜を形成する工程；
（ｂ）前記第１の酸化シリコン膜の膜厚を光学的に計測する工程；
（ｃ）前記工程（ｂ）の後、各領域内の前記第１の酸化シリコン膜上に、窒化シリコン膜を形成する工程；
（ｄ）各領域内の前記窒化シリコン膜上に、第２の酸化シリコン膜を形成する工程；
（ｅ）前記工程（ｄ）の後、前記チップ間領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む検査領域に対して、分光エリプソメトリにより、前記第１の酸化シリコン膜ならびに前記第２の酸化シリコン膜からなる合成膜厚を計測する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、
（ｆ）前記工程（ｂ）および前記工程（ｅ）の結果に基づいて、前記第２の酸化シリコン膜の膜厚情報を取得する工程。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、
（ｇ）前記工程（ａ）の前に、各領域内の前記半導体ウエハの前記第１の主面上に、ゲート絶縁膜を形成する工程；
（ｈ）前記工程（ａ）の前に、各領域内の前記ゲート絶縁膜上に、シリコン系導体膜を形成する工程；
（ｉ）前記工程（ａ）の前に、前記検査領域における前記ゲート絶縁膜および前記シリコン系導体膜を除去する工程。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記チップ領域内の前記第１の酸化シリコン膜、前記窒化シリコン膜、および、前記第２の酸化シリコン膜を含む領域は、不揮発性メモリ・デバイスのメモリ・セルである。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、スプリット・ゲート型のＭＯＮＯＳメモリ・デバイスである。
【請求項６】
前記４項の半導体集積回路装置の製造方法において、前記不揮発性メモリ・デバイスは、フラッシュ・メモリ・デバイスである。
【請求項７】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｂ）の光学的膜厚計測は、前記検査領域に対応する部分に対して実行される。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記光学的膜厚計測は、エリプソメトリによって実行される。
【請求項９】
前記２項の半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得は、前記合成膜厚から前記工程（ｂ）において計測された前記第１の酸化シリコン膜の膜厚を差し引くことによって実行される。
【請求項１０】
前記１項の半導体集積回路装置の製造方法において、前記半導体ウエハは、シリコン系半導体ウエハである。
【請求項１１】
前記２項の半導体集積回路装置の製造方法において、前記第２の酸化シリコン膜の前記膜厚情報の取得と前記工程(b)において計測された前記第１の酸化シリコン膜の前記膜厚情報の取得が同一装置で実施され、前記合計膜厚から前記第１の酸化シリコン膜の膜厚を差し引いた膜厚情報を取得することによって実行される。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２８７８４５（Ｐ２０１０−２８７８４５Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４２４０９（Ｐ２００９−１４２４０９）
【出願日】平成２１年６月１５日（２００９．６．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１５日（２００９．６．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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