受信回路
【課題】補間誤差を低減することができる受信回路を提供することを課題とする。
【解決手段】受信回路は、入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路(201)と、前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路(202)と、前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路(203)と、前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路(204)と、前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路(205)とを有する。
【解決手段】受信回路は、入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路(201)と、前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路(202)と、前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路(203)と、前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路(204)と、前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路(205)とを有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、受信回路に関する。
【背景技術】
【0002】
ハードディスクドライブリードチャネルにおいて、非同期でサンプリングされた信号を位相誤差に応じて補間する技術が知られている(例えば、非特許文献1参照)。以下、図1を参照しながら、その技術を説明する。
【0003】
図1は、非同期でサンプリングされた信号を補間する回路を示すブロック図である。アナログ/デジタル変換器101は、アナログ信号を非同期でサンプリングし、デジタル信号を出力する。デジタルFIRフィルタ102は、等化回路であり、デジタル信号を等化する。補間フィルタ103は、デジタルFIRフィルタ102の出力信号を入力し、ループフィルタ105が出力する位相誤差に応じて、所望の位相のサンプル値を補間する。位相検出器104は、補間フィルタ103の出力信号を基に位相誤差を検出する。検出された位相誤差は、ループフィルタ105を介して、補間フィルタ103に出力される。補間フィルタ103の補間誤差は、性能を劣化させる。
【0004】
また、非同期でサンプリングされたデータシンボルを補間することにより、デジタルモデムのタイミング調整を行う技術が知られている(例えば、非特許文献2参照)。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】M. Spurbeck and R. Behrens, "Interpolated timing recovery for hard disk drive read channels," in Proc. IEEE Int. Conf. Communications, Jun. 1997, vol. 3, pp. 1618-1624
【非特許文献2】F. Gardner, "Interpolation in digital modems - Part I: Fundamentals," IEEE Trans. Commun., Mar. 1993, vol. 41, no. 3, pp. 501-507
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、補間誤差を低減することができる受信回路を提供することである。
【課題を解決するための手段】
【0007】
受信回路は、入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路と、前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路と、前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路と、前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路と、前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路とを有する。
【発明の効果】
【0008】
補間誤差に基づいて設定される等化係数によって等化することにより、補間誤差を低減することができる。
【図面の簡単な説明】
【0009】
【図1】非同期でサンプリングされた信号を補間する回路を示すブロック図である。
【図2】第1の実施形態による受信回路の構成例を示すブロック図である。
【図3】入力データ信号及びクロック信号のタイミングチャートである。
【図4】データ補間回路の構成例を示す回路図である。
【図5】データ補間回路の直線補間方法を説明するための図である。
【図6】図6(A)及び(B)はデータ未遷移時の補間を示す図である。
【図7】図7(A)及び(B)はデータ遷移時の補間を示す図である。
【図8】補間誤差判定回路の構成例を示す図である。
【図9】判定等化回路の構成例を示す図である。
【図10】図10(A)及び(B)はデータ数が過不足する場合の判定回路の処理方法を説明するための図である。
【図11】図11(A)及び(B)は補間データ信号に補間誤差がない場合に標準の等化係数により等化処理を行った判定等化回路の波形図である。
【図12】図12(A)及び(B)は補間データ信号に補間誤差がある場合に標準の等化係数により等化処理を行った判定等化回路の波形図である。
【図13】図13(A)及び(B)は補間データ信号に補間誤差がある場合に補間誤差補正用の等化係数により等化処理を行った判定等化回路の波形図である。
【図14】第2の実施形態による受信回路の構成例を示すブロック図である。
【図15】適応制御型判定帰還等化回路の構成例を示す図である。
【図16】適応制御型ロジック回路の構成例を示す図である。
【図17】第3の実施形態による補間誤差検出回路の構成例を示す図である。
【図18】図18(A)〜(C)は位相情報と補間誤差の関係を示す図である。
【発明を実施するための形態】
【0010】
(第1の実施形態)
図2は、第1の実施形態による受信回路の構成例を示すブロック図である。受信回路は、サンプリング回路201、データ補間回路202、補間誤差判定回路203、判定等化回路204、位相検出回路205及びフィルタ206を有する。受信回路は、例えば、集積回路チップ内(装置内)又はチップ間(装置間)でビットレートの高い信号を送受信する高速入出力回路のブラインド型データ受信回路である。通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。データレートの向上に伴い、伝送線路における信号損失が増大し、受信感度が劣化する。受信回路は、劣化したデータを補償して、適切なタイミングで判定し、データを復元することが求められる。
【0011】
サンプリング回路201は、入力データ信号Diをクロック信号CKに基づいてサンプリングしてサンプリング信号Dsを出力する。例えば、図3に示すように、サンプリング回路201は、クロック信号CKの立ち上がりエッジ及び立ち下がりエッジに同期して入力データ信号Diをサンプリングし、○印のサンプリング信号Dsを出力する。入力データ信号Diは、送信回路により送信された2値のパルス信号が伝送線路における信号損失によりエッジが鈍った信号である。送信回路は、受信回路のクロック信号CKとは非同期のクロック信号により入力データ信号Diを生成して送信する。したがって、入力データ信号Di及びクロック信号CKは、相互に、非同期の信号であり、略同一の周波数を有する。サンプリング回路201は、例えば、アナログ/デジタル変換器であり、クロック信号CKに同期して、アナログの入力データ信号Diをデジタルのサンプリング信号Dsに変換する。サンプリング信号Dsは、例えば6ビットである。
【0012】
データ補間回路202は、位相情報(位相コード)PHに基づいてサンプリング信号Dsを補間して補間データ信号Dintを出力する。位相情報PHは、入力データ信号Diに対するサンプリング信号Dsの位相情報である。
【0013】
図6(A)及び図7(A)を参照しながら、位相情報PHを説明する。図6(A)及び図7(A)において、横軸は時間、縦軸は振幅[V]を示す。領域601は、入力データ信号Diを2ユニットインターバル(UI)の時間毎に重ね書きした領域である。入力データ信号Diは、伝送線路等の影響で遷移する経路が所定の幅を有する。すなわち、入力データ信号Diは、領域601内で遷移する。○印は、サンプリング信号Dsを示す。例えば、ハイレベルは+1[V]、ローレベルは−1[V]で表される。図6(A)の○印のサンプリング信号Dsは、入力データ信号Diがハイレベル一定であってデータ未遷移の例である。図7(A)の○印のサンプリング信号Dsは、入力データ信号Diがデータ遷移する例である。1番目及び3番目の○印のサンプリング信号Dsの時間(位相)は、入力データ信号Diが遷移(変化)可能な入力データ信号Diのバウンダリの位相である。これに対し、2番目及び4番目の○印のサンプリング信号Dsの時間(位相)は、入力データ信号Diのバウンダリ間の中央の位相である。あるサンプリング信号Dsのバウンダリ(1番目の○印)の位相とその次のサンプリング信号Dsのバウンダリ(3番目の○印)の位相との間の時間を1ユニットインターバル(1UI)という。図6(A)の横軸の時間は[UI]の単位で表記する。図6(A)の場合、2UIにおいて4個の○印のサンプリング信号Dsが表されている。この受信回路は、入力データ信号Diを基に1UI毎のデータDdを復元する。1番目及び3番目のサンプリング信号Dsは、図7(A)に示すように、データ遷移するバウンダリのデータであるため、その値の信頼性が低い。これに対し、2番目及び4番目のサンプリング信号Dsは、図7(A)に示すように、データが安定する中央のデータであるため、その値の信頼性が高い。したがって、受信回路は、1UIの中央のデータを復元データDdとして出力する。そのために、受信回路は、1UIの中央のデータの位相情報PHを検出する。例えば、1番目及び3番目の○印のサンプリング信号Dsは、クロック信号CKの立ち上がりに同期してサンプリングされた信号であり、2番目及び4番目の○印のサンプリング信号Dsは、クロック信号CKの立ち下がりに同期してサンプリングされた信号である。位相情報PHは、クロック信号CKの立ち上がりエッジ(1番目の○印の位相)を0基準にしたデータ中央(2番の○印)の位相であり、0[UI]以上かつ1[UI]未満の範囲の値である。図6(A)の場合、位相情報PHは、0.5[UI]である。
【0014】
データ補間回路202は、サンプリング信号Dsを入力し、位相情報PHの位相における△印の補間データ信号Dintを直線補間により生成する。図6(A)及び図7(A)の場合、位相情報PHの位相には、既に2番目の○印のサンプリング信号Dsが存在するので、○印のサンプリング信号Dsと△印の補間データ信号Dintが同じになる。なお、データ補間回路202は、直線補間以外の補間により補間データ信号Dintを生成してもよいが、以下、直線補間の場合を例に説明する。
【0015】
図4はデータ補間回路202の構成例を示す回路図であり、図5はデータ補間回路202の直線補間方法を説明するための図である。剰余演算器403は、PH÷0.5の余りを出力する。乗算器404は、剰余演算器403の出力信号を2倍し、位相情報φを出力する。フリップフロップ401は、n番目のサンプリング信号Ds(n)を1サンプル遅延し、n−1番目のサンプリング信号Ds(n−1)を出力する。減算器402は、サンプリング信号Ds(n)からサンプリング信号Ds(n−1)を減算する。乗算器405は、減算器402の出力値及び位相情報φを乗算する。加算器406は、乗算器405の出力値及びサンプリング信号Ds(n−1)を加算し、n番目の補間データ信号Dint(n)を出力する。
【0016】
すなわち、データ補間回路202は、次式の線形補間により、n−1番目のサンプリング信号Ds(n−1)、n番目のサンプリング信号Ds(n)及び位相情報φを基に、位相情報PHの位相におけるn番目の補間データ信号Dint(n)を生成する。
Dint(n)={Ds(n)−Ds(n−1)}×φ+Ds(n−1)
【0017】
図5において、0、1、2[UI]の位相がクロック信号CKの立ち上がりエッジのタイミングであるとする。0.5〜1[UI]の間の補間データ信号Dint(n)は0.8[UI]の位相情報PHにおける補間データ信号であり、1.5〜2[UI]の間の補間データ信号Dint(n)も0.8[UI]の位相情報PHにおける補間データ信号である。データ補間回路202は、位相情報PHに基づいて入力データ信号Diのバウンダリ間の実質的中央に位置する補間データ信号Dintを生成する。
【0018】
上記のように、入力データ信号Di及びクロック信号CKは、相互に非同期である。したがって、クロック信号CKの(立ち下がり)エッジの位相とデータ中央の位相がずれることがある。図6(B)及び図7(B)は、クロック信号CKの立ち下がりエッジの位相とデータ中央の位相がずれた場合の例を示す。図6(B)は、図6(A)と同様に、データ遷移がない例を示す。図7(B)は、図7(A)と同様に、データ遷移がある場合の例を示す。データ補間回路202は、1番目の○印のサンプリング信号Ds及び2番目の○印のサンプリング信号Dsを基に直線補間を行い、位相情報PHの位相における△印の補間データ信号Dintを生成する。図6(B)の場合、データ遷移がないので、補間誤差が生じない。これに対し、図7(B)の場合、データ遷移があるため、補間誤差701が生じる。
【0019】
図6(A)及び(B)のように、データ未遷移時においては、補間誤差はほとんど起こらない。これに対し、図7(A)及び(B)のように、データ遷移時にはサンプリング信号Dsの位相と位相情報PHの位相との関係によって、補間誤差701が大きくなる。したがって、図7(B)のような条件となる時に補間誤差701の補正をすれば、受信回路の性能劣化を防止することができる。図7(B)の条件は、具体的には、(1)サンプリング信号Dsの絶対値が一定値以下であること、及び(2)位相情報PHの値が一定範囲内であることである。(1)の条件は、図7(A)及び(B)に示すように、データ遷移があることを示す。(2)の条件は、図7(B)のように、クロック信号CKのエッジの位相と位相情報PHの位相との差が大きいことを示す。(1)及び(2)の条件の両方を満たすときに、補間誤差701が大きくなるので、補間誤差701を後述の判定等化回路204で補正する。
【0020】
補間誤差判定回路203は、サンプリング信号Dsと位相情報PHとに基づいて、(1)及び(2)の条件を判定し、補間誤差Eintを出力する。補間誤差Eintは、2値であっても、3値以上であってもよい。本実施形態では補間誤差Eintが2値の場合を説明し、後述の第3の実施形態では補間誤差Eintが3値以上の場合を説明する。本実施形態では、補間誤差Eintは、補間誤差が閾値以上であると判定されたときには1であり、補間誤差が閾値未満であると判定されたときには0である。
【0021】
図7(A)及び(B)は、位相情報PHと補間誤差の関係を示す。図7(A)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が0の場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0又は0.5[UI]であり、補間誤差はない。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が小さいときには、補間誤差も小さくなる。補間誤差が閾値より小さいとき、補間誤差判定回路203は0の補間誤差Eintを出力する。
【0022】
図7(B)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が大きい場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0.25又は0.75[UI]であり、補間誤差701は大きい。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が大きいときには、補間誤差701も大きくなる。補間誤差が閾値より大きいとき、補間誤差判定回路203は1の補間誤差Eintを出力する。
【0023】
図8は、補間誤差判定回路203の構成例を示す図である。補間誤差判定回路203は、上記のように、サンプリング信号Dsの絶対値が一定値以下かつ位相情報PHが一定範囲内であるか否かにより、補間誤差の有無の判定を行う。すなわち、補間誤差判定回路203は、サンプリング信号Dsの遷移情報と位相情報PHとに基づいて補間誤差Eintを生成する。サンプリング信号Dsの基準値(閾値)をDth、位相情報PHの閾値をPthとすると、補間誤差判定回路203は、以下の論理式により、補間誤差Eintを生成する。ここで、&は論理積を表し、PH1はPH÷0.5の余りを表す。
Eint=(|Ds(n)|≦Dth)&(|Ds(n−1)|≦Dth)&(|PH1−0.25|≦Pth)
【0024】
フリップフロップ801は、サンプリング信号Ds(n)を1サンプル遅延し、サンプリング信号Ds(n−1)を出力する。絶対値回路802は、サンプリング信号Ds(n−1)の絶対値|Ds(n−1)|を出力する。第1の比較回路803は、絶対値|Ds(n−1)|を基準値Dthと比較し、絶対値|Ds(n−1)|が基準値Dth以下であるときには1を出力し、絶対値|Ds(n−1)|が基準値Dthより大きいときには0を出力する。
【0025】
絶対値回路804は、サンプリング信号Ds(n)の絶対値|Ds(n)|を出力する。第1の比較回路805は、絶対値|Ds(n)|を基準値Dthと比較し、絶対値|Ds(n)|が基準値Dth以下であるときには1を出力し、絶対値|Ds(n)|が基準値Dthより大きいときには0を出力する。
【0026】
剰余演算器810は、PH÷0.5の余りを位相情報PH1として出力する。減算器806は、位相情報PH1から0.25を減算し、値PH1−0.25を出力する。絶対値回路807は、値PH1−0.25の絶対値|PH1−0.25|を出力する。第2の比較回路808は、絶対値|PH1−0.25|を閾値Pthと比較し、絶対値|PH1−0.25|が閾値Pth以下であるときには1を出力し、絶対値|PH1−0.25|が閾値Pthより大きいときには0を出力する。例えば、第2の比較回路808は、図7(A)の場合には0を出力し、図7(B)の場合には1を出力する。
【0027】
乗算器(生成回路)809は、論理積(AND)回路であり、比較回路803、805及び808の出力値の論理積信号を補間誤差Eintとして生成する。
【0028】
上記の(1)の条件を満たすときには、比較回路803及び805は1を出力する。また、上記の(2)の条件を満たすときには、比較回路808は1を出力する。したがって、上記の(1)及び(2)の両方の条件を満たすときのみ補間誤差Eintは1になる。
【0029】
図2において、判定等化回路204は、例えば判定帰還等化回路(DFE:Decision Feedback Equalizer)であり、補間誤差Eintに基づいて設定される等化係数によって補間データ信号Dintを等化し、等化された補間データ信号を判定して判定信号Ddを出力する。判定等化回路204は、補間誤差Eintが0のときには補間データ信号Dintの補間誤差を補正する必要がないので標準の等化係数により等化処理を行い、補間誤差Eintが1のときには補間データ信号Dintの補間誤差を補正するため補正用の等化係数により等化処理を行う。
【0030】
図9は、判定等化回路204の構成例を示す図であり、mタップの判定帰還等化回路(DFE)の例を示す。等化係数Cnor及びCintは、予め設定された固定の等化係数であり、メモリから読み出されるか、外部から供給される。等化係数Cnorは、標準の等化係数である。等化係数Cintは、補間誤差補正用の等化係数である。選択回路901は、補間誤差Eintが0のときには標準の等化係数Cnorを選択し、補間誤差Eintが1のときには補間誤差補正用の等化係数Cintを選択し、等化係数C1〜Cmを出力する。等化係数Cnor及びCintは、それぞれm個の等化係数C1〜Cmを有する。
【0031】
減算器902は、補間データ信号Dintからm個の乗算器M1〜Mmの出力値を減算し、等化された補間データ信号yを出力する。判定回路903は、位相情報PHに応じて、等化された補間データ信号yを2値判定し、判定信号Ddを出力する。具体的には、判定回路903は、等化された補間データ信号yが閾値(例えば0[V])より大きいときにはハイレベル(例えば+1[V])の判定信号Ddを出力し、等化された補間データ信号yが閾値(例えば0[V])より小さいときにはローレベル(例えば−1[V])の判定信号Ddを出力する。
【0032】
次に、判定回路903の処理方法を説明する。図3の入力データ信号Di及びクロック信号CKは、相互に、周波数が略同一であるが、周波数ずれを有する場合がある。周波数が同一である場合には、図6(A)、(B)及び図7(A)、(B)に示すように、2UI当たりに4個の○印のサンプリング信号Dsのデータが存在、すなわち0.5UI当たりに1個の○印のサンプリング信号Dsのデータが存在する。しかし、クロック信号CKの周波数がサンプリング信号Dsの周波数よりも高い場合には、特定の0.5UIの期間において2個のサンプリング信号Dsのデータが存在する場合がある。逆に、クロック信号CKの周波数がサンプリング信号Dsの周波数よりも低い場合には、特定の0.5UIの期間においてサンプリング信号Dsのデータが1個も存在しない場合がある。以下、図10(A)及び(B)を参照しながら、データ数が過不足する場合の判定回路903の処理方法を説明する。
【0033】
図10(A)は、補間データ信号Dintのデータ数が過剰の場合の例を示す図である。クロック信号CKの周波数及び入力データ信号Diの周波数のずれにより、位相情報PHが徐々に増加する場合を説明する。例えば、位相情報PHは、0.99[UI]から0[UI]に切り替わる。まず、データ補間回路202は、0.99[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1001を生成する。次に、データ補間回路202は、0[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1002を生成する。この場合、横軸の1[UI]の時刻付近で、2個の補間データ1001及び1002が生成され、データ補間信号Dintのデータ数が過剰になってしまう。判定回路903は、位相情報PHが上記のような切り替わりをした場合には、データ数が過剰であると判断し、補間データ1001及び1002のうちの一方の判定処理を行い、他方を捨てる処理を行う。
【0034】
図10(B)は、補間データ信号Dintのデータ数が不足の場合の例を示す図である。クロック信号CKの周波数及び入力データ信号Diの周波数のずれにより、位相情報PHが徐々に減少する場合を説明する。例えば、位相情報PHは、0[UI]から0.99[UI]に切り替わる。まず、データ補間回路202は、0[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1011を生成する。次に、データ補間回路202は、0.99[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1012を生成する。この場合、横軸の1[UI]の時刻付近で、補間データが生成されず、データ補間信号Dintのデータ数が不足してしまう。この場合、データ補間回路202は、横軸の1[UI]の位相におけるサンプリング信号Dsのデータ(△印)をそのまま補間データとして追加生成する。判定回路903は、位相情報PHが上記のような切り替わりをした場合には、データ数が不足であると判断し、1[UI]の位相において、上記の追加生成された補間データの判定処理を行う。
【0035】
図9に戻って、判定等化回路204の説明を行う。mタップの判定等化回路204は、m個のフリップフロップFF1〜FFm及びm個の乗算器M1〜Mmを有する。フリップフロップFF1は、判定回路903が出力するn番目の判定信号Dd(n)を1サンプル遅延し、n−1番目の判定信号Dd(n−1)を出力する。フリップフロップFF2は、n−1番目の判定信号Dd(n−1)を1サンプル遅延し、n−2番目の判定信号Dd(n−2)を出力する。フリップフロップFF3は、n−2番目の判定信号Dd(n−2)を1サンプル遅延し、n−3番目の判定信号Dd(n−3)を出力する。同様に、フリップフロップFFmは、n−m+1番目の判定信号Dd(n−m+1)を1サンプル遅延し、n−m番目の判定信号Dd(n−m)を出力する。
【0036】
乗算器M1は、判定信号Dd(n−1)及び等化係数C1を乗算して出力する。乗算器M2は、判定信号Dd(n−2)及び等化係数C2を乗算して出力する。同様に、乗算器Mmは、判定信号Dd(n−m)及び等化係数Cmを乗算して出力する。減算器902は、次式のように、補間データ信号Dintからm個の乗算器M1〜Mmの出力値を減算し、等化された補間データ信号yを出力する。ここで、y(n)は、n番目の補間データ信号である。
y(n)=Dint(n)−C1×Dd(n−1)−C2×Dd(n−2)−・・・−Cm×Dd(n−m)
【0037】
以上のように、判定等化回路204は、補間データ信号Dintを等化する等化回路と、等化された補間データ信号yを判定する判定回路903と、補間誤差Eintに基づいて等化係数Cnor又はCintを選択する選択回路901とを有する。
【0038】
図11(A)、(B)、図12(A)、(B)及び図13(A)、(B)は、判定等化回路204の波形例を示す図である。○印は、サンプリング信号Dsを示し、△印は補間データ信号Dintを示し、□印は等化後の補間データ信号yを示す。説明の簡単化のために、1タップDFEを用いた時の等化の例を示す。1タップDFEは、1サンプル前のデータが−1[V]の時、現在のデータに等化係数を足し、1サンプル前のデータが+1[V]の時、現在のデータから等化係数を引くことによって、波形の等化を行う。
【0039】
図11(A)及び(B)は、補間データ信号Dintに補間誤差がない場合に標準の等化係数Cnorにより等化処理を行った判定等化回路204の波形図である。図11(A)は、補間データ信号(△印)Dintと等化後の補間データ信号(□印)yの関係を示す。図11(B)は、等化後の補間データ信号yの波形を示す。補間誤差がない時、すなわち補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相が等しい時、等化後の補間データ信号(□印)yの波形は正しく復元される。
【0040】
図12(A)及び(B)は、補間データ信号Dintに補間誤差がある場合に標準の等化係数Cnorにより等化処理を行った判定等化回路204の波形図である。図12(A)は、補間データ信号(△印)Dintと等化後の補間データ信号(□印)yの関係を示す。図12(B)は、等化後の補間データ信号yの波形を示す。補間誤差がある時、すなわち補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相のずれが大きい時、等化後の補間データ信号(□印)yの波形にも誤差1201が生じ、受信性能が劣化する。そこで、本実施形態では、補間誤差Eintが1のときには、補間誤差補正用の等化係数Cintを用いる。
【0041】
図13(A)及び(B)は、補間データ信号Dintに補間誤差がある場合に補間誤差補正用の等化係数Cintにより等化処理を行った判定等化回路204の波形図である。図13(A)は、補間データ信号(△印)Dintと等化後の補間データ信号(□印)yの関係を示す。図13(B)は、等化後の補間データ信号yの波形を示す。補間誤差がある時、すなわち補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相のずれが大きい時、補間誤差Eintが1になるので、補間誤差補正用の等化係数Cintを設定することにより、等化後の補間データ信号(□印)yの誤差を低減し、受信性能劣化を低減することができる。
【0042】
図2において、位相検出回路205は、判定信号Dd又は等化された補間データ信号yに基づいて位相情報を生成し、フィルタ206を介して、データ補間回路202及び補間誤差判定回路203に位相情報PHを出力する。まず、位相検出回路205は、図7(A)及び(B)のデータの遷移点であるデータバウンダリの位相を検出する。例えば、位相検出回路205は、判定信号Dd又は等化された補間データ信号yが0[V]になる時の位相を補間により演算する。次に、位相検出回路205は、隣接する2個のデータバウンダリの中央の位相をデータ中央の位相情報としてフィルタ206に出力する。ここで、入力データ信号Diは、データ遷移する場合とデータ遷移しない場合があり、それらは中長期的にはランダムである。そのため、中長期的には、図7(A)及び(B)の領域601が生じる。位相検出回路205は、領域601のバウンダリを検出することにより、平均的なデータバウンダリを検出し、平均的なデータ中央の位相をフィルタ206に出力することができる。
【0043】
フィルタ206は、例えばローパスフィルタであり、位相検出回路205の出力信号をローパスフィルタリングし、位相情報PHをデータ補間回路202及び補間誤差判定回路203に出力する。フィルタ206は、高周波ノイズを除去し、平均化した位相情報PHを出力することができる。フィルタ206を用いることにより、位相情報PHの急激な変化を防止し、位相情報PHの変化を緩やかにすることができる。
【0044】
以上のように、本実施形態によれば、補間誤差Eintに応じて等化係数Cnor又はCintを設定し、等化処理を行うことにより、補間誤差を低減することができる。データ補間回路202は、高次の補間を行うことにより補間誤差を多少改善することが可能であるが、演算量が指数関数的に増大し、消費電力や面積の増加をもたらしてしまう。そこで、データ補間回路202は、線形補間を行うことにより、消費電力及び面積を小さくすることができる。補間誤差判定回路203は、補間誤差が大きいか否かの判定を行い、補間誤差Eintを出力する。補間誤差が大きい場合は判定等化回路204の等化量を増大させることにより、補間誤差の補正を行う。本実施形態では、判定等化回路204において補間誤差の補正を行うため、判定等化回路204とは別に補間誤差補正回路を設ける場合に比べて、ハードウェア量(面積)及び演算量の増大を防止することができる。判定等化回路204は、図9に示したように、伝送路の周波数特性の形状が概ね想定できるため、過去のデータDd(n−1)〜Dd(n−m)のパターンから補間誤差の起こる方向が判定可能であるため、補間誤差の補正を等化量の増大によって行うことが可能になる。
【0045】
(第2の実施形態)
図14は、第2の実施形態による受信回路の構成例を示すブロック図である。図14の受信回路は、図2の受信回路に対して、判定等化回路204の代わりに判定等化回路1401を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。判定等化回路1401は、適応制御型判定帰還等化回路(適応制御型DFE)である。
【0046】
図15は、適応制御型判定帰還等化回路1401の構成例を示す図である。適応制御型判定帰還等化回路1401は、判定帰還等化回路204及び適応制御型ロジック回路1501を有する。判定帰還等化回路204は、図2の判定帰還等化回路204と同じであり、上記の図9の構成を有し、補間データ信号Dint、位相情報PH、補間誤差Eint及び等化係数Cnor,Cintを入力し、判定信号Dd及び等化後の補間データ信号yを出力する。適応制御型ロジック回路1501は、補間誤差Eint、判定信号Dd及び等化後の補間データ信号yを入力し、等化係数Cnor及びCintを判定帰還等化回路204に出力する。適応制御型ロジック回路1501が判定帰還等化回路204の等化係数Cnor及びCintを適宜更新することにより、環境の変化(伝送チャネル特性の違い、製造ばらつき、電源電圧又は温度変動等)による特性劣化を防止することができる。
【0047】
図16は、適応制御型ロジック回路1501の構成例を示す図である。適応制御型ロジック回路1501は、補間誤差Eint、等化後の補間データ信号y及び判定信号Ddを入力し、等化係数Cnor及びCintを出力する。等化係数Cnor及びCintは、それぞれm個の等化係数C1〜Cm(図9)を有する。例えば、適応制御型ロジック回路1501は、LMS(Least Mean Squared)のアルゴリズムにより、等化係数Cnor及びCintの更新を行う。具体的には、適応制御型ロジック回路1501は、次式により、n番目の等化係数C1(n)〜Cm(n)、更新ステップ幅μ、等化後の期待値d、n番目の等化後の補間データ信号y(n)、及び過去のm個の判定信号Dd(n−1)〜Dd(n−m)を基に、n+1番目の等化係数C1(n+1)〜Cm(n+1)を演算する。
【0048】
C1(n+1)=C1(n)−μ×(d−y(n))×Dd(n−1)
C2(n+1)=C2(n)−μ×(d−y(n))×Dd(n−2)
・・・
Cm(n+1)=Cm(n)−μ×(d−y(n))×Dd(n−m)
【0049】
遅延回路1601は、判定信号Ddを遅延し、過去のm個の判定信号Dd(n−1)〜Dd(n−m)を出力する。期待値回路1602は、補間誤差Eintに基づいて等化後の期待値を変更して出力する。補間誤差Eintが0のときには第1の期待値を出力し、補間誤差Eintが1のときには第2の期待値を出力する。乗算器1603は、期待値回路1602が出力する期待値及びn番目の判定信号Dd(n)を乗算し、期待値dを出力する。減算器1604は、期待値dからn番目の等化後の補間データ信号y(n)を減算し、値d−y(n)を出力する。乗算器1605は、過去のm個の判定信号Dd(n−1)〜Dd(n−m)に対して減算器1604の出力値d−y(n)を乗算する。乗算器1606は、乗算器1605の出力値に対して更新ステップ幅μを乗算する。選択回路1607は、判定誤差Eintが0のときには乗算器1606の出力値を減算器1608に出力し、判定誤差Eintが1のときには乗算器1606の出力値を減算器1610に出力する。
【0050】
補間誤差Eintが0の場合、減算器1608は、フリップフロップ1609が出力するn番目の等化係数Cnorの係数C1(n)〜Cm(n)から乗算器1606の出力値を減算する。フリップフロップ1609は、減算器1608の出力値を記憶し、n+1番目の等化係数C1(n+1)〜Cm(n+1)を含む等化係数Cnorを出力する。
【0051】
補間誤差Eintが1の場合、減算器1610は、フリップフロップ1611が出力するn番目の等化係数Cintの係数C1(n)〜Cm(n)から乗算器1606の出力値を減算する。フリップフロップ1611は、減算器1610の出力値を記憶し、n+1番目の等化係数C1(n+1)〜Cm(n+1)を含む等化係数Cintを出力する。
【0052】
本実施形態によれば、適応制御型ロジック回路1501が等化係数Cnor及びCintを更新することにより、環境の変化(伝送チャネル特性の違い、製造ばらつき、電源電圧又は温度変動等)による特性劣化を防止することができる。
【0053】
(第3の実施形態)
図17は、第3の実施形態による補間誤差検出回路203の構成例を示す図である。図17の補間誤差判定回路203は、図8の補間誤差判定回路203に対して、比較回路808の代わりに多ビット判定器1701を設けたものである。以下、本実施形態が第1及び第2の実施形態と異なる点を説明する。多ビット判定器1701は、絶対値回路807の出力値|PH1−0.25|の大きさに応じた3値以上の複数ビットデジタル値を出力する。乗算器(生成回路)809は、比較回路803、805及び多ビット判定器1701の出力値を乗算し、補間誤差Eintを生成する。補間誤差Eintは、3値以上の複数ビットデジタル値であり、値が大きいほど補間誤差が大きいことを示す。
【0054】
図18(A)〜(C)は、位相情報PHと補間誤差の関係を示す図である。図18(A)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が0の場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0又は0.5[UI]であり、補間誤差はない。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が小さいときには、補間誤差も小さくなる。多ビット判定器1701は、絶対値回路807の出力値が小さいときには、小さい判定値を乗算器809に出力する。
【0055】
図18(B)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が中位の場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0.4又は0.9[UI]であり、補間誤差1801の大きさは中位である。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が中位のときには、補間誤差1801も中位になる。多ビット判定器1701は、絶対値回路807の出力値の大きさが中位のときには、中位の大きさの判定値を乗算器809に出力する。
【0056】
図18(C)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が大きい場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0.25又は0.75[UI]であり、補間誤差1802は大きい。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が大きいときには、補間誤差1802も大きくなる。多ビット判定器1701は、絶対値回路807の出力値が大きいときには、大きい判定値を乗算器809に出力する。
【0057】
図16の期待値回路1602は、補間誤差Eintに応じて異なる等化後の期待値を出力する。選択回路1607の出力には、減算器及びフリップフロップの組みが補間誤差Eintの状態数だけ設けられる。例えば、補間誤差Eintが3値の場合には、選択回路1607の出力に、減算器及びフリップフロップの組みを1組み追加し、合計3組みの減算器及びフリップフロップが接続される。選択回路1607は、補間誤差Eintに応じて、3個以上の減算器のいずれかに出力する。これにより、補間誤差Eintの状態数と同じ数の等化係数を生成することができる。図9の選択回路901も同様に、補間誤差Eintに応じて、3個以上の等化係数を選択し、乗算器M1〜Mmに出力する。
【0058】
本実施形態によれば、補間誤差の大きさに応じて3値以上の補間誤差Eintを判定することができるので、補間誤差Eintに応じて適切な等化係数を高精度で設定することができ、補間誤差の補正精度を向上させることができる。
【0059】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。各実施形態は、種々の組み合わせが可能である。
【符号の説明】
【0060】
201 サンプリング回路
202 データ補間回路
203 補間誤差判定回路
204 判定等化回路
205 位相検出回路
206 フィルタ
【技術分野】
【0001】
本発明は、受信回路に関する。
【背景技術】
【0002】
ハードディスクドライブリードチャネルにおいて、非同期でサンプリングされた信号を位相誤差に応じて補間する技術が知られている(例えば、非特許文献1参照)。以下、図1を参照しながら、その技術を説明する。
【0003】
図1は、非同期でサンプリングされた信号を補間する回路を示すブロック図である。アナログ/デジタル変換器101は、アナログ信号を非同期でサンプリングし、デジタル信号を出力する。デジタルFIRフィルタ102は、等化回路であり、デジタル信号を等化する。補間フィルタ103は、デジタルFIRフィルタ102の出力信号を入力し、ループフィルタ105が出力する位相誤差に応じて、所望の位相のサンプル値を補間する。位相検出器104は、補間フィルタ103の出力信号を基に位相誤差を検出する。検出された位相誤差は、ループフィルタ105を介して、補間フィルタ103に出力される。補間フィルタ103の補間誤差は、性能を劣化させる。
【0004】
また、非同期でサンプリングされたデータシンボルを補間することにより、デジタルモデムのタイミング調整を行う技術が知られている(例えば、非特許文献2参照)。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】M. Spurbeck and R. Behrens, "Interpolated timing recovery for hard disk drive read channels," in Proc. IEEE Int. Conf. Communications, Jun. 1997, vol. 3, pp. 1618-1624
【非特許文献2】F. Gardner, "Interpolation in digital modems - Part I: Fundamentals," IEEE Trans. Commun., Mar. 1993, vol. 41, no. 3, pp. 501-507
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、補間誤差を低減することができる受信回路を提供することである。
【課題を解決するための手段】
【0007】
受信回路は、入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路と、前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路と、前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路と、前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路と、前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路とを有する。
【発明の効果】
【0008】
補間誤差に基づいて設定される等化係数によって等化することにより、補間誤差を低減することができる。
【図面の簡単な説明】
【0009】
【図1】非同期でサンプリングされた信号を補間する回路を示すブロック図である。
【図2】第1の実施形態による受信回路の構成例を示すブロック図である。
【図3】入力データ信号及びクロック信号のタイミングチャートである。
【図4】データ補間回路の構成例を示す回路図である。
【図5】データ補間回路の直線補間方法を説明するための図である。
【図6】図6(A)及び(B)はデータ未遷移時の補間を示す図である。
【図7】図7(A)及び(B)はデータ遷移時の補間を示す図である。
【図8】補間誤差判定回路の構成例を示す図である。
【図9】判定等化回路の構成例を示す図である。
【図10】図10(A)及び(B)はデータ数が過不足する場合の判定回路の処理方法を説明するための図である。
【図11】図11(A)及び(B)は補間データ信号に補間誤差がない場合に標準の等化係数により等化処理を行った判定等化回路の波形図である。
【図12】図12(A)及び(B)は補間データ信号に補間誤差がある場合に標準の等化係数により等化処理を行った判定等化回路の波形図である。
【図13】図13(A)及び(B)は補間データ信号に補間誤差がある場合に補間誤差補正用の等化係数により等化処理を行った判定等化回路の波形図である。
【図14】第2の実施形態による受信回路の構成例を示すブロック図である。
【図15】適応制御型判定帰還等化回路の構成例を示す図である。
【図16】適応制御型ロジック回路の構成例を示す図である。
【図17】第3の実施形態による補間誤差検出回路の構成例を示す図である。
【図18】図18(A)〜(C)は位相情報と補間誤差の関係を示す図である。
【発明を実施するための形態】
【0010】
(第1の実施形態)
図2は、第1の実施形態による受信回路の構成例を示すブロック図である。受信回路は、サンプリング回路201、データ補間回路202、補間誤差判定回路203、判定等化回路204、位相検出回路205及びフィルタ206を有する。受信回路は、例えば、集積回路チップ内(装置内)又はチップ間(装置間)でビットレートの高い信号を送受信する高速入出力回路のブラインド型データ受信回路である。通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。データレートの向上に伴い、伝送線路における信号損失が増大し、受信感度が劣化する。受信回路は、劣化したデータを補償して、適切なタイミングで判定し、データを復元することが求められる。
【0011】
サンプリング回路201は、入力データ信号Diをクロック信号CKに基づいてサンプリングしてサンプリング信号Dsを出力する。例えば、図3に示すように、サンプリング回路201は、クロック信号CKの立ち上がりエッジ及び立ち下がりエッジに同期して入力データ信号Diをサンプリングし、○印のサンプリング信号Dsを出力する。入力データ信号Diは、送信回路により送信された2値のパルス信号が伝送線路における信号損失によりエッジが鈍った信号である。送信回路は、受信回路のクロック信号CKとは非同期のクロック信号により入力データ信号Diを生成して送信する。したがって、入力データ信号Di及びクロック信号CKは、相互に、非同期の信号であり、略同一の周波数を有する。サンプリング回路201は、例えば、アナログ/デジタル変換器であり、クロック信号CKに同期して、アナログの入力データ信号Diをデジタルのサンプリング信号Dsに変換する。サンプリング信号Dsは、例えば6ビットである。
【0012】
データ補間回路202は、位相情報(位相コード)PHに基づいてサンプリング信号Dsを補間して補間データ信号Dintを出力する。位相情報PHは、入力データ信号Diに対するサンプリング信号Dsの位相情報である。
【0013】
図6(A)及び図7(A)を参照しながら、位相情報PHを説明する。図6(A)及び図7(A)において、横軸は時間、縦軸は振幅[V]を示す。領域601は、入力データ信号Diを2ユニットインターバル(UI)の時間毎に重ね書きした領域である。入力データ信号Diは、伝送線路等の影響で遷移する経路が所定の幅を有する。すなわち、入力データ信号Diは、領域601内で遷移する。○印は、サンプリング信号Dsを示す。例えば、ハイレベルは+1[V]、ローレベルは−1[V]で表される。図6(A)の○印のサンプリング信号Dsは、入力データ信号Diがハイレベル一定であってデータ未遷移の例である。図7(A)の○印のサンプリング信号Dsは、入力データ信号Diがデータ遷移する例である。1番目及び3番目の○印のサンプリング信号Dsの時間(位相)は、入力データ信号Diが遷移(変化)可能な入力データ信号Diのバウンダリの位相である。これに対し、2番目及び4番目の○印のサンプリング信号Dsの時間(位相)は、入力データ信号Diのバウンダリ間の中央の位相である。あるサンプリング信号Dsのバウンダリ(1番目の○印)の位相とその次のサンプリング信号Dsのバウンダリ(3番目の○印)の位相との間の時間を1ユニットインターバル(1UI)という。図6(A)の横軸の時間は[UI]の単位で表記する。図6(A)の場合、2UIにおいて4個の○印のサンプリング信号Dsが表されている。この受信回路は、入力データ信号Diを基に1UI毎のデータDdを復元する。1番目及び3番目のサンプリング信号Dsは、図7(A)に示すように、データ遷移するバウンダリのデータであるため、その値の信頼性が低い。これに対し、2番目及び4番目のサンプリング信号Dsは、図7(A)に示すように、データが安定する中央のデータであるため、その値の信頼性が高い。したがって、受信回路は、1UIの中央のデータを復元データDdとして出力する。そのために、受信回路は、1UIの中央のデータの位相情報PHを検出する。例えば、1番目及び3番目の○印のサンプリング信号Dsは、クロック信号CKの立ち上がりに同期してサンプリングされた信号であり、2番目及び4番目の○印のサンプリング信号Dsは、クロック信号CKの立ち下がりに同期してサンプリングされた信号である。位相情報PHは、クロック信号CKの立ち上がりエッジ(1番目の○印の位相)を0基準にしたデータ中央(2番の○印)の位相であり、0[UI]以上かつ1[UI]未満の範囲の値である。図6(A)の場合、位相情報PHは、0.5[UI]である。
【0014】
データ補間回路202は、サンプリング信号Dsを入力し、位相情報PHの位相における△印の補間データ信号Dintを直線補間により生成する。図6(A)及び図7(A)の場合、位相情報PHの位相には、既に2番目の○印のサンプリング信号Dsが存在するので、○印のサンプリング信号Dsと△印の補間データ信号Dintが同じになる。なお、データ補間回路202は、直線補間以外の補間により補間データ信号Dintを生成してもよいが、以下、直線補間の場合を例に説明する。
【0015】
図4はデータ補間回路202の構成例を示す回路図であり、図5はデータ補間回路202の直線補間方法を説明するための図である。剰余演算器403は、PH÷0.5の余りを出力する。乗算器404は、剰余演算器403の出力信号を2倍し、位相情報φを出力する。フリップフロップ401は、n番目のサンプリング信号Ds(n)を1サンプル遅延し、n−1番目のサンプリング信号Ds(n−1)を出力する。減算器402は、サンプリング信号Ds(n)からサンプリング信号Ds(n−1)を減算する。乗算器405は、減算器402の出力値及び位相情報φを乗算する。加算器406は、乗算器405の出力値及びサンプリング信号Ds(n−1)を加算し、n番目の補間データ信号Dint(n)を出力する。
【0016】
すなわち、データ補間回路202は、次式の線形補間により、n−1番目のサンプリング信号Ds(n−1)、n番目のサンプリング信号Ds(n)及び位相情報φを基に、位相情報PHの位相におけるn番目の補間データ信号Dint(n)を生成する。
Dint(n)={Ds(n)−Ds(n−1)}×φ+Ds(n−1)
【0017】
図5において、0、1、2[UI]の位相がクロック信号CKの立ち上がりエッジのタイミングであるとする。0.5〜1[UI]の間の補間データ信号Dint(n)は0.8[UI]の位相情報PHにおける補間データ信号であり、1.5〜2[UI]の間の補間データ信号Dint(n)も0.8[UI]の位相情報PHにおける補間データ信号である。データ補間回路202は、位相情報PHに基づいて入力データ信号Diのバウンダリ間の実質的中央に位置する補間データ信号Dintを生成する。
【0018】
上記のように、入力データ信号Di及びクロック信号CKは、相互に非同期である。したがって、クロック信号CKの(立ち下がり)エッジの位相とデータ中央の位相がずれることがある。図6(B)及び図7(B)は、クロック信号CKの立ち下がりエッジの位相とデータ中央の位相がずれた場合の例を示す。図6(B)は、図6(A)と同様に、データ遷移がない例を示す。図7(B)は、図7(A)と同様に、データ遷移がある場合の例を示す。データ補間回路202は、1番目の○印のサンプリング信号Ds及び2番目の○印のサンプリング信号Dsを基に直線補間を行い、位相情報PHの位相における△印の補間データ信号Dintを生成する。図6(B)の場合、データ遷移がないので、補間誤差が生じない。これに対し、図7(B)の場合、データ遷移があるため、補間誤差701が生じる。
【0019】
図6(A)及び(B)のように、データ未遷移時においては、補間誤差はほとんど起こらない。これに対し、図7(A)及び(B)のように、データ遷移時にはサンプリング信号Dsの位相と位相情報PHの位相との関係によって、補間誤差701が大きくなる。したがって、図7(B)のような条件となる時に補間誤差701の補正をすれば、受信回路の性能劣化を防止することができる。図7(B)の条件は、具体的には、(1)サンプリング信号Dsの絶対値が一定値以下であること、及び(2)位相情報PHの値が一定範囲内であることである。(1)の条件は、図7(A)及び(B)に示すように、データ遷移があることを示す。(2)の条件は、図7(B)のように、クロック信号CKのエッジの位相と位相情報PHの位相との差が大きいことを示す。(1)及び(2)の条件の両方を満たすときに、補間誤差701が大きくなるので、補間誤差701を後述の判定等化回路204で補正する。
【0020】
補間誤差判定回路203は、サンプリング信号Dsと位相情報PHとに基づいて、(1)及び(2)の条件を判定し、補間誤差Eintを出力する。補間誤差Eintは、2値であっても、3値以上であってもよい。本実施形態では補間誤差Eintが2値の場合を説明し、後述の第3の実施形態では補間誤差Eintが3値以上の場合を説明する。本実施形態では、補間誤差Eintは、補間誤差が閾値以上であると判定されたときには1であり、補間誤差が閾値未満であると判定されたときには0である。
【0021】
図7(A)及び(B)は、位相情報PHと補間誤差の関係を示す。図7(A)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が0の場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0又は0.5[UI]であり、補間誤差はない。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が小さいときには、補間誤差も小さくなる。補間誤差が閾値より小さいとき、補間誤差判定回路203は0の補間誤差Eintを出力する。
【0022】
図7(B)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が大きい場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0.25又は0.75[UI]であり、補間誤差701は大きい。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が大きいときには、補間誤差701も大きくなる。補間誤差が閾値より大きいとき、補間誤差判定回路203は1の補間誤差Eintを出力する。
【0023】
図8は、補間誤差判定回路203の構成例を示す図である。補間誤差判定回路203は、上記のように、サンプリング信号Dsの絶対値が一定値以下かつ位相情報PHが一定範囲内であるか否かにより、補間誤差の有無の判定を行う。すなわち、補間誤差判定回路203は、サンプリング信号Dsの遷移情報と位相情報PHとに基づいて補間誤差Eintを生成する。サンプリング信号Dsの基準値(閾値)をDth、位相情報PHの閾値をPthとすると、補間誤差判定回路203は、以下の論理式により、補間誤差Eintを生成する。ここで、&は論理積を表し、PH1はPH÷0.5の余りを表す。
Eint=(|Ds(n)|≦Dth)&(|Ds(n−1)|≦Dth)&(|PH1−0.25|≦Pth)
【0024】
フリップフロップ801は、サンプリング信号Ds(n)を1サンプル遅延し、サンプリング信号Ds(n−1)を出力する。絶対値回路802は、サンプリング信号Ds(n−1)の絶対値|Ds(n−1)|を出力する。第1の比較回路803は、絶対値|Ds(n−1)|を基準値Dthと比較し、絶対値|Ds(n−1)|が基準値Dth以下であるときには1を出力し、絶対値|Ds(n−1)|が基準値Dthより大きいときには0を出力する。
【0025】
絶対値回路804は、サンプリング信号Ds(n)の絶対値|Ds(n)|を出力する。第1の比較回路805は、絶対値|Ds(n)|を基準値Dthと比較し、絶対値|Ds(n)|が基準値Dth以下であるときには1を出力し、絶対値|Ds(n)|が基準値Dthより大きいときには0を出力する。
【0026】
剰余演算器810は、PH÷0.5の余りを位相情報PH1として出力する。減算器806は、位相情報PH1から0.25を減算し、値PH1−0.25を出力する。絶対値回路807は、値PH1−0.25の絶対値|PH1−0.25|を出力する。第2の比較回路808は、絶対値|PH1−0.25|を閾値Pthと比較し、絶対値|PH1−0.25|が閾値Pth以下であるときには1を出力し、絶対値|PH1−0.25|が閾値Pthより大きいときには0を出力する。例えば、第2の比較回路808は、図7(A)の場合には0を出力し、図7(B)の場合には1を出力する。
【0027】
乗算器(生成回路)809は、論理積(AND)回路であり、比較回路803、805及び808の出力値の論理積信号を補間誤差Eintとして生成する。
【0028】
上記の(1)の条件を満たすときには、比較回路803及び805は1を出力する。また、上記の(2)の条件を満たすときには、比較回路808は1を出力する。したがって、上記の(1)及び(2)の両方の条件を満たすときのみ補間誤差Eintは1になる。
【0029】
図2において、判定等化回路204は、例えば判定帰還等化回路(DFE:Decision Feedback Equalizer)であり、補間誤差Eintに基づいて設定される等化係数によって補間データ信号Dintを等化し、等化された補間データ信号を判定して判定信号Ddを出力する。判定等化回路204は、補間誤差Eintが0のときには補間データ信号Dintの補間誤差を補正する必要がないので標準の等化係数により等化処理を行い、補間誤差Eintが1のときには補間データ信号Dintの補間誤差を補正するため補正用の等化係数により等化処理を行う。
【0030】
図9は、判定等化回路204の構成例を示す図であり、mタップの判定帰還等化回路(DFE)の例を示す。等化係数Cnor及びCintは、予め設定された固定の等化係数であり、メモリから読み出されるか、外部から供給される。等化係数Cnorは、標準の等化係数である。等化係数Cintは、補間誤差補正用の等化係数である。選択回路901は、補間誤差Eintが0のときには標準の等化係数Cnorを選択し、補間誤差Eintが1のときには補間誤差補正用の等化係数Cintを選択し、等化係数C1〜Cmを出力する。等化係数Cnor及びCintは、それぞれm個の等化係数C1〜Cmを有する。
【0031】
減算器902は、補間データ信号Dintからm個の乗算器M1〜Mmの出力値を減算し、等化された補間データ信号yを出力する。判定回路903は、位相情報PHに応じて、等化された補間データ信号yを2値判定し、判定信号Ddを出力する。具体的には、判定回路903は、等化された補間データ信号yが閾値(例えば0[V])より大きいときにはハイレベル(例えば+1[V])の判定信号Ddを出力し、等化された補間データ信号yが閾値(例えば0[V])より小さいときにはローレベル(例えば−1[V])の判定信号Ddを出力する。
【0032】
次に、判定回路903の処理方法を説明する。図3の入力データ信号Di及びクロック信号CKは、相互に、周波数が略同一であるが、周波数ずれを有する場合がある。周波数が同一である場合には、図6(A)、(B)及び図7(A)、(B)に示すように、2UI当たりに4個の○印のサンプリング信号Dsのデータが存在、すなわち0.5UI当たりに1個の○印のサンプリング信号Dsのデータが存在する。しかし、クロック信号CKの周波数がサンプリング信号Dsの周波数よりも高い場合には、特定の0.5UIの期間において2個のサンプリング信号Dsのデータが存在する場合がある。逆に、クロック信号CKの周波数がサンプリング信号Dsの周波数よりも低い場合には、特定の0.5UIの期間においてサンプリング信号Dsのデータが1個も存在しない場合がある。以下、図10(A)及び(B)を参照しながら、データ数が過不足する場合の判定回路903の処理方法を説明する。
【0033】
図10(A)は、補間データ信号Dintのデータ数が過剰の場合の例を示す図である。クロック信号CKの周波数及び入力データ信号Diの周波数のずれにより、位相情報PHが徐々に増加する場合を説明する。例えば、位相情報PHは、0.99[UI]から0[UI]に切り替わる。まず、データ補間回路202は、0.99[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1001を生成する。次に、データ補間回路202は、0[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1002を生成する。この場合、横軸の1[UI]の時刻付近で、2個の補間データ1001及び1002が生成され、データ補間信号Dintのデータ数が過剰になってしまう。判定回路903は、位相情報PHが上記のような切り替わりをした場合には、データ数が過剰であると判断し、補間データ1001及び1002のうちの一方の判定処理を行い、他方を捨てる処理を行う。
【0034】
図10(B)は、補間データ信号Dintのデータ数が不足の場合の例を示す図である。クロック信号CKの周波数及び入力データ信号Diの周波数のずれにより、位相情報PHが徐々に減少する場合を説明する。例えば、位相情報PHは、0[UI]から0.99[UI]に切り替わる。まず、データ補間回路202は、0[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1011を生成する。次に、データ補間回路202は、0.99[UI]の位相情報PHを基に補間データ信号Dintのデータ(△印)1012を生成する。この場合、横軸の1[UI]の時刻付近で、補間データが生成されず、データ補間信号Dintのデータ数が不足してしまう。この場合、データ補間回路202は、横軸の1[UI]の位相におけるサンプリング信号Dsのデータ(△印)をそのまま補間データとして追加生成する。判定回路903は、位相情報PHが上記のような切り替わりをした場合には、データ数が不足であると判断し、1[UI]の位相において、上記の追加生成された補間データの判定処理を行う。
【0035】
図9に戻って、判定等化回路204の説明を行う。mタップの判定等化回路204は、m個のフリップフロップFF1〜FFm及びm個の乗算器M1〜Mmを有する。フリップフロップFF1は、判定回路903が出力するn番目の判定信号Dd(n)を1サンプル遅延し、n−1番目の判定信号Dd(n−1)を出力する。フリップフロップFF2は、n−1番目の判定信号Dd(n−1)を1サンプル遅延し、n−2番目の判定信号Dd(n−2)を出力する。フリップフロップFF3は、n−2番目の判定信号Dd(n−2)を1サンプル遅延し、n−3番目の判定信号Dd(n−3)を出力する。同様に、フリップフロップFFmは、n−m+1番目の判定信号Dd(n−m+1)を1サンプル遅延し、n−m番目の判定信号Dd(n−m)を出力する。
【0036】
乗算器M1は、判定信号Dd(n−1)及び等化係数C1を乗算して出力する。乗算器M2は、判定信号Dd(n−2)及び等化係数C2を乗算して出力する。同様に、乗算器Mmは、判定信号Dd(n−m)及び等化係数Cmを乗算して出力する。減算器902は、次式のように、補間データ信号Dintからm個の乗算器M1〜Mmの出力値を減算し、等化された補間データ信号yを出力する。ここで、y(n)は、n番目の補間データ信号である。
y(n)=Dint(n)−C1×Dd(n−1)−C2×Dd(n−2)−・・・−Cm×Dd(n−m)
【0037】
以上のように、判定等化回路204は、補間データ信号Dintを等化する等化回路と、等化された補間データ信号yを判定する判定回路903と、補間誤差Eintに基づいて等化係数Cnor又はCintを選択する選択回路901とを有する。
【0038】
図11(A)、(B)、図12(A)、(B)及び図13(A)、(B)は、判定等化回路204の波形例を示す図である。○印は、サンプリング信号Dsを示し、△印は補間データ信号Dintを示し、□印は等化後の補間データ信号yを示す。説明の簡単化のために、1タップDFEを用いた時の等化の例を示す。1タップDFEは、1サンプル前のデータが−1[V]の時、現在のデータに等化係数を足し、1サンプル前のデータが+1[V]の時、現在のデータから等化係数を引くことによって、波形の等化を行う。
【0039】
図11(A)及び(B)は、補間データ信号Dintに補間誤差がない場合に標準の等化係数Cnorにより等化処理を行った判定等化回路204の波形図である。図11(A)は、補間データ信号(△印)Dintと等化後の補間データ信号(□印)yの関係を示す。図11(B)は、等化後の補間データ信号yの波形を示す。補間誤差がない時、すなわち補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相が等しい時、等化後の補間データ信号(□印)yの波形は正しく復元される。
【0040】
図12(A)及び(B)は、補間データ信号Dintに補間誤差がある場合に標準の等化係数Cnorにより等化処理を行った判定等化回路204の波形図である。図12(A)は、補間データ信号(△印)Dintと等化後の補間データ信号(□印)yの関係を示す。図12(B)は、等化後の補間データ信号yの波形を示す。補間誤差がある時、すなわち補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相のずれが大きい時、等化後の補間データ信号(□印)yの波形にも誤差1201が生じ、受信性能が劣化する。そこで、本実施形態では、補間誤差Eintが1のときには、補間誤差補正用の等化係数Cintを用いる。
【0041】
図13(A)及び(B)は、補間データ信号Dintに補間誤差がある場合に補間誤差補正用の等化係数Cintにより等化処理を行った判定等化回路204の波形図である。図13(A)は、補間データ信号(△印)Dintと等化後の補間データ信号(□印)yの関係を示す。図13(B)は、等化後の補間データ信号yの波形を示す。補間誤差がある時、すなわち補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相のずれが大きい時、補間誤差Eintが1になるので、補間誤差補正用の等化係数Cintを設定することにより、等化後の補間データ信号(□印)yの誤差を低減し、受信性能劣化を低減することができる。
【0042】
図2において、位相検出回路205は、判定信号Dd又は等化された補間データ信号yに基づいて位相情報を生成し、フィルタ206を介して、データ補間回路202及び補間誤差判定回路203に位相情報PHを出力する。まず、位相検出回路205は、図7(A)及び(B)のデータの遷移点であるデータバウンダリの位相を検出する。例えば、位相検出回路205は、判定信号Dd又は等化された補間データ信号yが0[V]になる時の位相を補間により演算する。次に、位相検出回路205は、隣接する2個のデータバウンダリの中央の位相をデータ中央の位相情報としてフィルタ206に出力する。ここで、入力データ信号Diは、データ遷移する場合とデータ遷移しない場合があり、それらは中長期的にはランダムである。そのため、中長期的には、図7(A)及び(B)の領域601が生じる。位相検出回路205は、領域601のバウンダリを検出することにより、平均的なデータバウンダリを検出し、平均的なデータ中央の位相をフィルタ206に出力することができる。
【0043】
フィルタ206は、例えばローパスフィルタであり、位相検出回路205の出力信号をローパスフィルタリングし、位相情報PHをデータ補間回路202及び補間誤差判定回路203に出力する。フィルタ206は、高周波ノイズを除去し、平均化した位相情報PHを出力することができる。フィルタ206を用いることにより、位相情報PHの急激な変化を防止し、位相情報PHの変化を緩やかにすることができる。
【0044】
以上のように、本実施形態によれば、補間誤差Eintに応じて等化係数Cnor又はCintを設定し、等化処理を行うことにより、補間誤差を低減することができる。データ補間回路202は、高次の補間を行うことにより補間誤差を多少改善することが可能であるが、演算量が指数関数的に増大し、消費電力や面積の増加をもたらしてしまう。そこで、データ補間回路202は、線形補間を行うことにより、消費電力及び面積を小さくすることができる。補間誤差判定回路203は、補間誤差が大きいか否かの判定を行い、補間誤差Eintを出力する。補間誤差が大きい場合は判定等化回路204の等化量を増大させることにより、補間誤差の補正を行う。本実施形態では、判定等化回路204において補間誤差の補正を行うため、判定等化回路204とは別に補間誤差補正回路を設ける場合に比べて、ハードウェア量(面積)及び演算量の増大を防止することができる。判定等化回路204は、図9に示したように、伝送路の周波数特性の形状が概ね想定できるため、過去のデータDd(n−1)〜Dd(n−m)のパターンから補間誤差の起こる方向が判定可能であるため、補間誤差の補正を等化量の増大によって行うことが可能になる。
【0045】
(第2の実施形態)
図14は、第2の実施形態による受信回路の構成例を示すブロック図である。図14の受信回路は、図2の受信回路に対して、判定等化回路204の代わりに判定等化回路1401を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。判定等化回路1401は、適応制御型判定帰還等化回路(適応制御型DFE)である。
【0046】
図15は、適応制御型判定帰還等化回路1401の構成例を示す図である。適応制御型判定帰還等化回路1401は、判定帰還等化回路204及び適応制御型ロジック回路1501を有する。判定帰還等化回路204は、図2の判定帰還等化回路204と同じであり、上記の図9の構成を有し、補間データ信号Dint、位相情報PH、補間誤差Eint及び等化係数Cnor,Cintを入力し、判定信号Dd及び等化後の補間データ信号yを出力する。適応制御型ロジック回路1501は、補間誤差Eint、判定信号Dd及び等化後の補間データ信号yを入力し、等化係数Cnor及びCintを判定帰還等化回路204に出力する。適応制御型ロジック回路1501が判定帰還等化回路204の等化係数Cnor及びCintを適宜更新することにより、環境の変化(伝送チャネル特性の違い、製造ばらつき、電源電圧又は温度変動等)による特性劣化を防止することができる。
【0047】
図16は、適応制御型ロジック回路1501の構成例を示す図である。適応制御型ロジック回路1501は、補間誤差Eint、等化後の補間データ信号y及び判定信号Ddを入力し、等化係数Cnor及びCintを出力する。等化係数Cnor及びCintは、それぞれm個の等化係数C1〜Cm(図9)を有する。例えば、適応制御型ロジック回路1501は、LMS(Least Mean Squared)のアルゴリズムにより、等化係数Cnor及びCintの更新を行う。具体的には、適応制御型ロジック回路1501は、次式により、n番目の等化係数C1(n)〜Cm(n)、更新ステップ幅μ、等化後の期待値d、n番目の等化後の補間データ信号y(n)、及び過去のm個の判定信号Dd(n−1)〜Dd(n−m)を基に、n+1番目の等化係数C1(n+1)〜Cm(n+1)を演算する。
【0048】
C1(n+1)=C1(n)−μ×(d−y(n))×Dd(n−1)
C2(n+1)=C2(n)−μ×(d−y(n))×Dd(n−2)
・・・
Cm(n+1)=Cm(n)−μ×(d−y(n))×Dd(n−m)
【0049】
遅延回路1601は、判定信号Ddを遅延し、過去のm個の判定信号Dd(n−1)〜Dd(n−m)を出力する。期待値回路1602は、補間誤差Eintに基づいて等化後の期待値を変更して出力する。補間誤差Eintが0のときには第1の期待値を出力し、補間誤差Eintが1のときには第2の期待値を出力する。乗算器1603は、期待値回路1602が出力する期待値及びn番目の判定信号Dd(n)を乗算し、期待値dを出力する。減算器1604は、期待値dからn番目の等化後の補間データ信号y(n)を減算し、値d−y(n)を出力する。乗算器1605は、過去のm個の判定信号Dd(n−1)〜Dd(n−m)に対して減算器1604の出力値d−y(n)を乗算する。乗算器1606は、乗算器1605の出力値に対して更新ステップ幅μを乗算する。選択回路1607は、判定誤差Eintが0のときには乗算器1606の出力値を減算器1608に出力し、判定誤差Eintが1のときには乗算器1606の出力値を減算器1610に出力する。
【0050】
補間誤差Eintが0の場合、減算器1608は、フリップフロップ1609が出力するn番目の等化係数Cnorの係数C1(n)〜Cm(n)から乗算器1606の出力値を減算する。フリップフロップ1609は、減算器1608の出力値を記憶し、n+1番目の等化係数C1(n+1)〜Cm(n+1)を含む等化係数Cnorを出力する。
【0051】
補間誤差Eintが1の場合、減算器1610は、フリップフロップ1611が出力するn番目の等化係数Cintの係数C1(n)〜Cm(n)から乗算器1606の出力値を減算する。フリップフロップ1611は、減算器1610の出力値を記憶し、n+1番目の等化係数C1(n+1)〜Cm(n+1)を含む等化係数Cintを出力する。
【0052】
本実施形態によれば、適応制御型ロジック回路1501が等化係数Cnor及びCintを更新することにより、環境の変化(伝送チャネル特性の違い、製造ばらつき、電源電圧又は温度変動等)による特性劣化を防止することができる。
【0053】
(第3の実施形態)
図17は、第3の実施形態による補間誤差検出回路203の構成例を示す図である。図17の補間誤差判定回路203は、図8の補間誤差判定回路203に対して、比較回路808の代わりに多ビット判定器1701を設けたものである。以下、本実施形態が第1及び第2の実施形態と異なる点を説明する。多ビット判定器1701は、絶対値回路807の出力値|PH1−0.25|の大きさに応じた3値以上の複数ビットデジタル値を出力する。乗算器(生成回路)809は、比較回路803、805及び多ビット判定器1701の出力値を乗算し、補間誤差Eintを生成する。補間誤差Eintは、3値以上の複数ビットデジタル値であり、値が大きいほど補間誤差が大きいことを示す。
【0054】
図18(A)〜(C)は、位相情報PHと補間誤差の関係を示す図である。図18(A)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が0の場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0又は0.5[UI]であり、補間誤差はない。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が小さいときには、補間誤差も小さくなる。多ビット判定器1701は、絶対値回路807の出力値が小さいときには、小さい判定値を乗算器809に出力する。
【0055】
図18(B)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が中位の場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0.4又は0.9[UI]であり、補間誤差1801の大きさは中位である。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が中位のときには、補間誤差1801も中位になる。多ビット判定器1701は、絶対値回路807の出力値の大きさが中位のときには、中位の大きさの判定値を乗算器809に出力する。
【0056】
図18(C)は、補間データ信号(△印)Dintの位相とサンプリング信号(○印)Dsの位相との差が大きい場合の例を示す。補間データ信号(△印)Dintの位相は、位相情報PHの位相である。この場合、位相情報PHは0.25又は0.75[UI]であり、補間誤差1802は大きい。すなわち、位相情報PHの位相とサンプリング信号(○印)Dsの位相との差が大きいときには、補間誤差1802も大きくなる。多ビット判定器1701は、絶対値回路807の出力値が大きいときには、大きい判定値を乗算器809に出力する。
【0057】
図16の期待値回路1602は、補間誤差Eintに応じて異なる等化後の期待値を出力する。選択回路1607の出力には、減算器及びフリップフロップの組みが補間誤差Eintの状態数だけ設けられる。例えば、補間誤差Eintが3値の場合には、選択回路1607の出力に、減算器及びフリップフロップの組みを1組み追加し、合計3組みの減算器及びフリップフロップが接続される。選択回路1607は、補間誤差Eintに応じて、3個以上の減算器のいずれかに出力する。これにより、補間誤差Eintの状態数と同じ数の等化係数を生成することができる。図9の選択回路901も同様に、補間誤差Eintに応じて、3個以上の等化係数を選択し、乗算器M1〜Mmに出力する。
【0058】
本実施形態によれば、補間誤差の大きさに応じて3値以上の補間誤差Eintを判定することができるので、補間誤差Eintに応じて適切な等化係数を高精度で設定することができ、補間誤差の補正精度を向上させることができる。
【0059】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。各実施形態は、種々の組み合わせが可能である。
【符号の説明】
【0060】
201 サンプリング回路
202 データ補間回路
203 補間誤差判定回路
204 判定等化回路
205 位相検出回路
206 フィルタ
【特許請求の範囲】
【請求項1】
入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路と、
前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路と、
前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路と、
前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路と、
前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路と
を有することを特徴とする受信回路。
【請求項2】
前記補間誤差判定回路は、前記サンプリング信号の遷移情報と前記位相情報とに基づいて前記補間誤差を生成することを特徴とする請求項1記載の受信回路。
【請求項3】
前記補間誤差判定回路は、
前記サンプリング信号を基準値と比較する第1の比較回路と、
前記位相情報を閾値と比較する第2の比較回路と、
前記第1の比較回路の出力と前記第2の比較回路の出力とに基づいて前記補間誤差を生成する生成回路と
を有することを特徴とする請求項1又は2記載の受信回路。
【請求項4】
前記補間誤差判定回路は、
前記サンプリング信号を基準値と比較する比較回路と、
前記位相情報の値に応じた複数ビット値を出力するビット判定器と、
前記比較回路の出力と前記ビット判定器の出力とに基づいて前記補間誤差を生成する生成回路と
を有することを特徴とする請求項1又は2記載の受信回路。
【請求項5】
前記判定等化回路は、
前記補間データ信号を等化する等化回路と、
前記等化された補間データ信号を判定する判定回路と、
前記補間誤差に基づいて前記等化係数を選択する選択回路と
を有することを特徴とする請求項1〜4のいずれか1項に記載の受信回路。
【請求項6】
前記判定等化回路は、適応制御型判定帰還等化回路であることを特徴とする請求項1〜5のいずれか1項に記載の受信回路。
【請求項7】
前記適応制御型判定帰還等化回路は、前記補間誤差に基づいて期待値を変更することを特徴とする請求項6記載の受信回路。
【請求項8】
前記データ補間回路は、前記位相情報に基づいて前記入力データ信号のバウンダリ間の実質的中央に位置する前記補間データ信号を生成することを特徴とする請求項1〜7のいずれか1項に記載の受信回路。
【請求項9】
前記データ補間回路は、線形補間により前記補間データ信号を生成することを特徴とする請求項1〜8のいずれか1項に記載の受信回路。
【請求項10】
さらに、前記位相検出回路の出力信号をフィルタリングするフィルタを有することを特徴とする請求項1〜9のいずれか1項に記載の受信回路。
【請求項1】
入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路と、
前記入力データ信号に対する前記サンプリング信号の位相情報に基づいて前記サンプリング信号を補間して補間データ信号を出力するデータ補間回路と、
前記サンプリング信号と前記位相情報とに基づいて補間誤差を出力する補間誤差判定回路と、
前記補間誤差に基づいて設定される等化係数によって前記補間データ信号を等化し、前記等化された補間データ信号を判定して判定信号を出力する判定等化回路と、
前記判定信号又は前記等化された補間データ信号に基づいて前記位相情報を生成し、前記データ補間回路及び前記補間誤差判定回路に前記位相情報を出力する位相検出回路と
を有することを特徴とする受信回路。
【請求項2】
前記補間誤差判定回路は、前記サンプリング信号の遷移情報と前記位相情報とに基づいて前記補間誤差を生成することを特徴とする請求項1記載の受信回路。
【請求項3】
前記補間誤差判定回路は、
前記サンプリング信号を基準値と比較する第1の比較回路と、
前記位相情報を閾値と比較する第2の比較回路と、
前記第1の比較回路の出力と前記第2の比較回路の出力とに基づいて前記補間誤差を生成する生成回路と
を有することを特徴とする請求項1又は2記載の受信回路。
【請求項4】
前記補間誤差判定回路は、
前記サンプリング信号を基準値と比較する比較回路と、
前記位相情報の値に応じた複数ビット値を出力するビット判定器と、
前記比較回路の出力と前記ビット判定器の出力とに基づいて前記補間誤差を生成する生成回路と
を有することを特徴とする請求項1又は2記載の受信回路。
【請求項5】
前記判定等化回路は、
前記補間データ信号を等化する等化回路と、
前記等化された補間データ信号を判定する判定回路と、
前記補間誤差に基づいて前記等化係数を選択する選択回路と
を有することを特徴とする請求項1〜4のいずれか1項に記載の受信回路。
【請求項6】
前記判定等化回路は、適応制御型判定帰還等化回路であることを特徴とする請求項1〜5のいずれか1項に記載の受信回路。
【請求項7】
前記適応制御型判定帰還等化回路は、前記補間誤差に基づいて期待値を変更することを特徴とする請求項6記載の受信回路。
【請求項8】
前記データ補間回路は、前記位相情報に基づいて前記入力データ信号のバウンダリ間の実質的中央に位置する前記補間データ信号を生成することを特徴とする請求項1〜7のいずれか1項に記載の受信回路。
【請求項9】
前記データ補間回路は、線形補間により前記補間データ信号を生成することを特徴とする請求項1〜8のいずれか1項に記載の受信回路。
【請求項10】
さらに、前記位相検出回路の出力信号をフィルタリングするフィルタを有することを特徴とする請求項1〜9のいずれか1項に記載の受信回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2012−124593(P2012−124593A)
【公開日】平成24年6月28日(2012.6.28)
【国際特許分類】
【出願番号】特願2010−271775(P2010−271775)
【出願日】平成22年12月6日(2010.12.6)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成24年6月28日(2012.6.28)
【国際特許分類】
【出願日】平成22年12月6日(2010.12.6)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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