可変抵抗回路および発振回路
【課題】回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能な可変抵抗回路を提供し、また、かかる可変抵抗回路を用いた比較的回路規模が小さく高精度な発振周波数を実現し得る発振回路を提供する。
【解決手段】
可変抵抗回路は、複数の抵抗素子からなる第１の直列抵抗回路と、制御信号に応じて第１の直列抵抗回路の所定のノードのうちの１つを選択的に第１の端子に接続せしめる第１のスイッチ部と、を有する第１の抵抗調整回路と、第２の端子に接続された複数の抵抗素子からなる第２の直列抵抗回路と、制御信号に応じて第１の直列抵抗回路を第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続せしめる第２のスイッチ部と、を有する第２の抵抗調整回路と、を含む。
【解決手段】
可変抵抗回路は、複数の抵抗素子からなる第１の直列抵抗回路と、制御信号に応じて第１の直列抵抗回路の所定のノードのうちの１つを選択的に第１の端子に接続せしめる第１のスイッチ部と、を有する第１の抵抗調整回路と、第２の端子に接続された複数の抵抗素子からなる第２の直列抵抗回路と、制御信号に応じて第１の直列抵抗回路を第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続せしめる第２のスイッチ部と、を有する第２の抵抗調整回路と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗回路および可変抵抗回路を備えた発振回路に関する。
【背景技術】
【０００２】
矩形状パルスを出力する発振回路として、シュミットインバータを用いたＣＲ発振回路が知られている。かかる発振回路は、抵抗素子の抵抗値とコンデンサの容量値によって定まる時定数に応じた発振周波数を有する。
【０００３】
かかる発振回路において高精度な発振周波数を実現するために、抵抗素子の抵抗値およびコンデンサＣの容量値の少なくとも一方を可変とし、目標とする発振周波数となるように抵抗値および容量値を調整することが行われている。
【０００４】
特許文献１には、基準クロックに基づいて測定される所定時間内においてクロックのパルス数をカウントするカウンタ部と、複数のトリミングデータを格納し、上記カウンタ部のカウント値に応じてトリミングデータを抽出する記憶部と、抽出されたトリミングデータに応じて抵抗値および容量値を変化せしめるトリミング手段とを備えた発振回路が開示されている。
【０００５】
特許文献２は、発振回路に係るものではないが、所望の出力電位を得るために、電源電圧とグランド電位との間に直列に接続された複数の抵抗からなる抵抗ラダー回路と、上記抵抗ラダー回路にツリー状に接続されたスイッチ素子群とからなるトリミングブロックが開示されている。かかるトリミングブロックにおいて、スイッチ素子は供給されるトリミング信号に応じてオン状態となり、抵抗ラダー回路の任意のノードから所望の電圧が抽出されるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２９６３０号公報
【特許文献２】特開２００８−１４０９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、各種ディジタル機器の高機能化に伴って、高精度の発振周波数特性を有する発振回路が要求されている。その一方、装置の小型化および低コスト化の要求もある。水晶振動子やセラミック振動子を用いることにより高精度の発振器を構成することが可能となるが、これらの振動子はＩＣに対して外付け部品となるため更なる小型化やコストダウンが容易ではない。
【０００８】
水晶振動子やセラミック振動子を用いることなく、高精度の発振周波数を実現しようとする場合、特許文献１に記載されるように発振回路内に複数の抵抗素子およびコンデンサを設け、これらを適宜選択して発振周波数を調整する方式が考えられる。しかしながら、発振回路をＩＣで構成する場合、コンデンサはＩＣ内部で比較的大きな面積を占有する。従って、互いに容量値の異なる複数のコンデンサをＩＣ内に設けることはチップ面積の増大を招く。これを回避するために、ＩＣ内に設けるコンデンサの数を少なくした場合には、発振周波数の調整範囲が制限され、又は周波数調整分解能が低下するため高精度な周波数調整が困難となる。一方、コンデンサの容量値を固定値とした場合には、抵抗素子の数を多くすることより高精度化に対応させる必要がある。しかしながら、特許文献２に記載されるようなツリー状のスイッチ素子群を用いて抵抗値を選択する方式では、抵抗素子の数が増加するにつれてスイッチ素子群の規模が大きくなる。抵抗素子の数が増加すると、複数段のスイッチ素子が電流経路に挿入されることとなり、スイッチ素子が例えばトランジスタで構成される場合には、トランジスタのオン抵抗の影響が無視できなくなる。従って、特許文献２に示されるトリミングブロックをＣＲ発振回路に適用した場合には、スイッチ素子のオン抵抗が発振周波数の精度を低下させる要因となる。また、トランジスタのオン抵抗はスレッシュ電圧のバラツキ、電圧および温度変動の影響を受けるため、これらが発振周波数の変動要因となる。
【０００９】
本発明は、上記した点に鑑みてなされたものであり、回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能な可変抵抗回路を提供すること、およびかかる可変抵抗回路を用いた比較的回路規模が小さく高精度な発振周波数を実現し得る発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る可変抵抗回路は、制御信号に応じて第１の端子と第２の端子との間の抵抗値を変化せしめる可変抵抗回路であって、複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、前記第２の端子に接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含むことを特徴としている。
【００１１】
また、本発明に係る発振回路は、上記の可変抵抗回路を有する発振回路である。
【発明の効果】
【００１２】
本発明に係る可変抵抗回路によれば、回路規模を小さくすることができ且つ高精度な抵抗値調整が可能となる。また、本発明に係る発振回路によれば、回路規模が小さくすることができ且つ高精度な発振周波数を実現することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例に係る発振回路の構成を示すブロック図である。
【図２】本発明の実施例に係る発振回路の動作を示すタイミングチャートである。
【図３】本発明の実施例に係る可変抵抗回路の構成を示すブロック図である。
【図４】本発明の実施例に係るスイッチ回路の構成を示すブロック図である。
【図５】比較例に係る可変抵抗回路の構成を示すブロックである。
【図６】比較例に係るスイッチ回路の構成を示すブロック図である。
【図７】比較例に係る可変抵抗回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１５】
図１は、本発明の実施例に係る発振回路１の構成を示すブロック図である。シュミットインバータ１０の入力端子Ｃには、可変抵抗回路２０の一方の端子Ａとコンデンサ３０および３２の一方の端子が接続される。可変抵抗回路２０は、複数の抵抗素子を含み、外部から供給されるトリミング信号Ｓｔｒｍに応じて端子Ａ−Ｂ間の抵抗値が変化するように構成されている。可変抵抗回路２０の詳細な構成については後述する。コンデンサ３０の他方の端部は接地電位に接続され、コンデンサ３２の他方の端子はインバータ４４ｂの出力端子に接続される。
【００１６】
シュミットインバータ１０の出力端子ＤはＮＡＮＤ回路４０の一方の入力端子に接続される。ＮＡＮＤ回路４０の他方の入力端子にはインバータ４２を介してイネーブル信号が供給されるようになっている。イネーブル信号は、発振回路１の出力を有効とするか否かを制御するための制御信号である。
【００１７】
ＮＡＮＤ回路４０の出力端子は、フリップフロップ４６のクロック入力端子ＣＬＫに接続されるとともにインバータ４４ａ、４４ｂおよび４４ｃを介して可変抵抗回路の端子Ｂに接続される。フリップフロップ４６は、クロック入力に対してトグル動作をするように構成されたＴ型フリップフロップである。フリップフロップ４６の出力端子Ｑはインバータ４８を介して出力端子ＯＵＴに接続される。
【００１８】
上記構成を有する発振回路１の発振動作について、図２に示すタイミングチャートを参照しつつ説明する。シュミットインバータ１０は、互いに電圧レベルの異なる２つのスレッシュホールド電圧Ｖｔｈ１およびＶｔｈ２を持つ。発振回路１において電源が投入され、イネーブル信号が発振回路１の出力が有効であることを示すローレベルを呈すると、ＮＡＮＤ回路４０の出力がローレベルとなる。これにより、インバータ４４ｂの出力がローレベル、インバータ４４ｃの出力がハイレベルとなり、可変抵抗回路２０を介してコンデンサ３０および３２の充電が開始される。すると、シュミットインバータ１０の入力電圧はＣＲ時定数で定まる変化率で上昇する。シュミットインバータ１０の入力電圧がシュミットインバータ１０のスレッシュホールド電圧Ｖｔｈ１に達すると、シュミットインバータ１０の出力はローレベルに変化する。これにより、ＮＡＮＤ回路４０の出力は、ハイレベル、インバータ４４ｂおよび４４ｃの出力はそれぞれハイレベルおよびローレベルとなり、コンデンサ３０および３２にチャージされた電荷は可変抵抗回路２０を介して放電される。すると、シュミットインバータ１０の入力電圧はＣＲ時定数で定まる変化率で低下する。シュミットインバータ１０の入力電圧がスレッシュホールド電圧Ｖｔｈ２に達すると、シュミットインバータ１０の出力はハイレベルに変化して、再びコンデンサ３０および３２の充電が開始される。シュミットインバータ１０は、かかる動作を繰り返し、所定の発振周波数を有する矩形状パルスを出力する。トリミング信号Ｓｔｒｍに応じて可変抵抗回路２０のＡ−Ｂ端子間の抵抗値が変化することにより、シュミットインバータ１０の出力信号の発振周波数は変化する。
【００１９】
シュミットインバータ１０の出力信号は、ＮＡＮＤ回路４０を介してフリップフロップ４６のクロック入力端子に入力される。ＮＡＮＤ回路４０は、イネーブル信号が出力有効を示すローレベルを呈する間、シュミットインバータ１０の出力を反転させた出力信号を生成する。フリップフロップ４６はＴ型フリップフロップを構成し、クロック入力の立ち上がりエッジ毎に出力信号を直前の状態から反転させるトグル動作を行う。フリップフロップ４６の出力信号は、インバータ４８を介して出力端子ＯＵＴに出力される。出力端子ＯＵＴからはシュミットインバータ１０の出力信号に同期した矩形状パルスが出力される。
【００２０】
発振回路１は、トリミング信号Ｓｔｒｍにより可変抵抗回路２０の端子Ａ−Ｂ間の抵抗値を変化させることによりＣＲ時定数が変化して、出力端子ＯＵＴから出力される出力信号の発振周波数が変化するようになっている。
【００２１】
図３は、可変抵抗回路２０の詳細な構成を示すブロック図である。可変抵抗回路２０は、端子Ａ−Ｂ間に複数の抵抗素子が直列接続された抵抗回路を有する。抵抗素子の数の合計は例えば１６個である。各抵抗素子の抵抗値は互いに同一であり、その抵抗値をｒ［Ω］とする。各抵抗素子の具体的な抵抗値は任意に設定することができる。可変抵抗回路２０は、第１の抵抗調整回路２２と第２の抵抗調整回路２５の２つのブロックにより構成されている。
【００２２】
第１の抵抗調整回路２２は、端子Ｂ側に設けられた互いに直列接続された例えば４個の抵抗素子Ｒ１〜Ｒ４からなる第１の直列抵抗回路２３を有する。互いに隣接する各抵抗素子間の各接続点は、それぞれスイッチ回路２４ｂ、２４ｃおよび２４ｄに接続され、他の抵抗素子との接続点を有しない抵抗素子Ｒ１の終端は、スイッチ回路２４ａに接続される。スイッチ回路２４ａ〜２４ｄに接続された上記ノードは、スイッチ回路２４ａ〜２４ｄがオン状態となることにより端子Ｂに接続される。スイッチ回路２４ａ〜２４ｄは第１のスイッチ部２４を構成する。
【００２３】
第２の抵抗調整回路２５は、互いに直列接続された例えば１２個の抵抗素子Ｒ５〜Ｒ１６からなる第２の直列抵抗回路２６を有する。他の抵抗素子との接続点を有しない抵抗素子Ｒ１６の終端は、端子Ａに接続されるとともにスイッチ回路２７ｄに接続される。抵抗素子Ｒ８とＲ９の接続点および抵抗素子Ｒ１２とＲ１３の接続点はそれぞれスイッチ回路２７ｂおよび２７ｃに接続される。他の抵抗素子との接続点を有しない抵抗素子Ｒ５の終端は、スイッチ回路２７ａに接続される。スイッチ回路２７ａ〜２７ｄに接続された上記ノードは、スイッチ回路２７ａ〜２７ｄがオン状態となることにより第１の直列抵抗回路２３（抵抗素子Ｒ４の終端）に接続される。スイッチ回路２７ａ〜２７ｄは第２のスイッチ部２７を構成する。
【００２４】
第１および第２の抵抗調整回路に設けられたスイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄは、外部から供給されるトリミング信号Ｓｔｒｍに応じてオンオフする。トリミング信号Ｓｔｒｍは、例えば４ビットのディジタル信号であり、下位２ビットが第１の抵抗調整回路２２を構成するスイッチ回路２４ａ〜２４ｄに供給され、上位２ビットが第２の抵抗調整回路２５を構成するスイッチ回路２７ａ〜２７ｄに供給される。トリミング信号Ｓｔｒｍの各ビットは、インバータ２８を経由する経路と、インバータ２８を経由しない経路に分岐され、１ビットから２つの値“０”および“１”が生成されるようになっている。
【００２５】
トリミング信号Ｓｔｒｍの各ビットに対応して設けられたインバータ回路２８により、第１の抵抗調整回路２２を構成する４つのスイッチ回路２４ａ〜２４ｄには、あらゆる入力に対して互いに異なる２ビットのトリミング信号Ｓｔｒｍが供給されるように構成されている。すなわち、スイッチ回路２４ａにはトリミング信号Ｓｔｒｍの第１ビットの反転信号と第２ビットの反転信号が供給される。スイッチ回路２４ｂにはトリミング信号Ｓｔｒｍの第１ビットの非反転信号と第２ビットの反転信号が供給される。スイッチ回路２４ｃにはトリミング信号Ｓｔｒｍの第１ビットの反転信号と第２ビットの非反転信号が供給される。スイッチ回路２４ｄにはトリミング信号Ｓｔｒｍの第１ビットの非反転信号と第２ビットの非反転信号が供給される。例えば、トリミング信号Ｓｔｒｍの下位２ビットが“１１”である場合、スイッチ回路２４ａには“００”が供給され、スイッチ回路２４ｂには“０１”が供給され、スイッチ回路２４ｃには“１０”が供給され、スイッチ回路２４ｄには“１１”が供給される。
【００２６】
同様に、第２の抵抗調整回路２５を構成する４つのスイッチ回路２７ａ〜２７ｄには、あらゆる入力に対して互いに異なる２ビットのトリミング信号Ｓｔｒｍが供給されるように構成されている。すなわち、スイッチ回路２７ａにはトリミング信号Ｓｔｒｍの第３ビットの反転信号と第４ビットの反転信号が供給される。スイッチ回路２７ｂにはトリミング信号Ｓｔｒｍの第３ビットの非反転信号と第４ビットの反転信号が供給される。スイッチ回路２７ｃにはトリミング信号Ｓｔｒｍの第３ビットの反転信号と第４ビットの非反転信号が供給される。スイッチ回路２７ｄにはトリミング信号Ｓｔｒｍの第３ビットの非反転信号と第４ビットの非反転信号が供給される。例えば、トリミング信号Ｓｔｒｍの上位２ビットが“１１”である場合、スイッチ回路２７ａには“００”が供給され、スイッチ回路２７ｂには“０１”が供給され、スイッチ回路２７ｃには“１０”が供給され、スイッチ回路２７ｄには“１１”が供給される。
【００２７】
図４は、スイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄの構成を示すブロック図である。スイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄは互いに同一の構成を有する。トリミング信号Ｓｔｒｍの上位２ビット又は下位２ビットはＮＡＮＤ回路５１に供給される。ＮＡＮＤ回路５１は、入力された２ビットのトリミング信号Ｓｔｒｍの否定論理積を出力し、これをインバータ５２に供給するとともにトランスファーゲート５３を構成するＰＭＯＳのゲートに供給する。インバータ５２は、ＮＡＮＤ回路５１の出力信号を反転させ、これをトランスファーゲート５３を構成するＮＭＯＳのゲートに供給する。トランスファーゲート５３は、ＰＭＯＳとＮＭＯＳのゲート入力に応じてオンオフするスイッチ素子である。かかる構成を有するスイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄにおいては、ＮＡＮＤ回路５１の入力信号が“１１”のときのみオン状態となる。
【００２８】
かかるスイッチ回路の構成およびインバータ２８を含む信号分配手段により、第１の抵抗調整回路２２においては、あらゆる入力に対してスイッチ回路２４ａ〜２４ｄのうちのいずれか１つのみがオン状態となり、第２の抵抗調整回路２５においては、あらゆる入力に対してスイッチ回路２７ａ〜２７ｄのうちのいずれか１つのみがオン状態となる。例えばトリミング信号Ｓｔｒｍが“１１１１”である場合、第１の抵抗調整回路２２においてはスイッチ回路２４ｄのみがオン状態となり、第２の抵抗調整回路２５においてはスイッチ回路２７ｄのみがオン状態となる。他のスイッチ回路はオフ状態である。これにより、端子Ａ−Ｂ間の抵抗値はｒ［Ω］となり、可変抵抗回路２０が設定し得る最少の抵抗値となる。一方、トリミング信号Ｓｔｒｍが“００００”である場合、第１の抵抗調整回路２２においてはスイッチ回路２４ａのみがオン状態となり、第２の抵抗調整回路２５においてはスイッチ回路２７ａのみがオン状態となる。他のスイッチ回路はオフ状態である。これにより、端子Ａ−Ｂ間の抵抗値は１６ｒ［Ω］となり、可変抵抗回路２０が設定し得る最大の抵抗値となる。
【００２９】
このように、可変抵抗回路２０は、トリミング信号Ｓｔｒｍに応じて第１の抵抗調整回路２２を構成するスイッチ回路２４ａ〜２４ｄのいずれか１つおよび第２の抵抗調整回路２５を構成するスイッチ回路２７ａ〜２７ｄのいずれか１つがオン状態となることにより、Ａ−Ｂ間の抵抗値がｒ［Ω］〜１６ｒ［Ω］までｒ［Ω］刻みで変化するように構成されている。
【００３０】
可変抵抗回路２０の抵抗値が変化することにより、コンデンサ３０および３２の充電時間および放電時間が変化するので、発振回路１の発振周波数が変化する。
【００３１】
尚、上記の説明においては、可変抵抗回路２０を構成する抵抗素子の数を１６としたが、これに限定されるものではなく、発振回路１において実現しようとする発振周波数の調整範囲および１段階の調整幅（すなわち調整分解能）に応じて適宜増減することができる。また、第１の抵抗調整回路２２と第２の抵抗調整回路２５がそれぞれ備える抵抗素子の数についても適宜増減することが可能である。
【００３２】
図５は、本発明の実施例とは異なる比較例に係る抵抗回路２００の構成を示すブロック図である。
【００３３】
可変抵抗回路２００は、端子Ａ−Ｂ間に複数の抵抗素子が直列接続された抵抗回路を有する。抵抗素子の数は例えば上記した本発明の実施例と同様、１６個である。各抵抗素子の抵抗値は互いに同一であり、その抵抗値をｒ［Ω］とする。互いに隣接する各抵抗素子間の各接続点は、それぞれスイッチ回路２６０ｂ〜２６０ｐに接続され、他の抵抗素子との接続点を有しない抵抗素子Ｒ１の終端は、スイッチ回路２６０ａに接続される。スイッチ回路２６０ａ〜２６０ｄに接続された上記ノードは、スイッチ回路２６０ａ〜２６０ｐがオン状態となることにより端子Ｂに接続される。他の抵抗素子との接続点を有しない抵抗素子Ｒ１６の終端は、端子Ａに接続される。
【００３４】
スイッチ回路２６０ａ〜２６０ｐは、外部から供給されるトリミング信号Ｓｔｒｍに応じてオンオフする。トリミング信号Ｓｔｒｍは、例えば４ビットのディジタル信号であり、全てのビットがスイッチ回路２６０ａ〜２６０ｐに供給される。トリミング信号Ｓｔｒｍの各ビットは、インバータ２８０を経由する経路と、インバータ２８０を経由しない経路に分岐され、１ビットから２つの値“０”および“１”が生成されるようになっている。これにより、１つのトリミング信号Ｓｔｒｍから１６の信号が生成され、それらがそれぞれスイッチ回路２６０ａ〜２６０ｐに供給されようになっている。すなわち、１つのトリミング信号Ｓｔｒｍが入力されると、スイッチ回路２６０ａ〜２６０ｐには互いに異なる４ビットの信号が供給されるように構成されている。
【００３５】
図６は、比較例に係るスイッチ回路２６０ａ〜２６０ｐの構成を示すブロック図である。スイッチ回路２６０ａ〜２６０ｈは互いに同一の構成を有する。ＮＡＮＤ回路５１０が４入力である点が上記した本発明の実施例に係るスイッチ回路２４ａ〜２７ｄと異なる。かかる構成を有するスイッチ回路２６０ａ〜２６０ｐにおいては、ＮＡＮＤ回路５１０の入力信号が“１１１１”のときのみオン状態となる。
【００３６】
かかるスイッチ回路の構成およびインバータ２８０を含む信号分配手段により、あらゆる入力に対してスイッチ回路２６０ａ〜２６０ｐのうちのいずれか１つのみがオン状態となる。例えばトリミング信号Ｓｔｒｍが“１１１１”である場合、スイッチ回路２６０ｐのみがオン状態となり、他のスイッチ回路はオフ状態となる。これにより、端子Ａ−Ｂ間の抵抗値はｒ［Ω］となり、可変抵抗回路２００が設定し得る最少の抵抗値となる。一方、トリミング信号Ｓｔｒｍが“００００”である場合、スイッチ回路２４ａのみがオン状態となり、他のスイッチ回路はオフ状態となる。これにより、端子Ａ−Ｂ間の抵抗値は１６ｒ［Ω］となり、可変抵抗回路２００が設定し得る最大の抵抗値となる。
【００３７】
このように、可変抵抗回路２００は、トリミング信号Ｓｔｒｍに応じてスイッチ回路２６０ａ〜２６０ｐのいずれか１つがオン状態となることにより、Ａ−Ｂ間の抵抗値がｒ［Ω］〜１６ｒ［Ω］までｒ［Ω］刻みで変化するように構成されている。
【００３８】
ここで、本発明の実施例に係る可変抵抗回路２０と比較例に係る可変抵抗回路２００とを比較すると、両者において、抵抗素子の数および各抵抗素子の抵抗値が同じである限り、抵抗値の調整範囲および調整分解能は同じであり、可変抵抗回路としての基本性能は同等であるといえる。しかしながら、可変抵抗回路２０の方がより簡略化された回路構成を有する。すなわち、比較例に係る可変抵抗回路２００においては、抵抗素子の数と同数の１６個のスイッチ回路が必要となるのに対して、本発明の実施例に係る可変抵抗回路２０においてはスイッチ回路は８個である。また、比較例に係る可変抵抗回路２００においては、スイッチ回路は４入力のＮＡＮＤ回路を備える必要があるのに対して、本発明の実施例に係る可変抵抗回路２０においてはスイッチ回路を２入力のＮＡＮＤ回路で構成することが可能である。
【００３９】
本実施例に係る可変抵抗回路２０においては、抵抗回路を２分割するとともに、４ビットのトリミング信号Ｓｔｒｍを分割して第１の抵抗調整回路２２と第２の抵抗調整回路２５にそれぞれ２ビットずつ割り当て、第１の抵抗調整回路２２においては、いずれかのスイッチ回路がオン状態となることによりｒ［Ω］刻みで抵抗値が変化するようにし、第２の抵抗調整回路２５においては、いずれかのスイッチ回路がオン状態となることにより４ｒ［Ω］刻みで抵抗値が変化するようになっている。すなわち、第２の抵抗調整回路２５には互いに隣接する各抵抗素子間の各接続点にスイッチ回路を有しておらず、第１の抵抗調整回路よりも大きい刻みで端子Ａ−Ｂ間の抵抗値を変化させるように構成されている。しかしながら、第１の抵抗調整回路２２と第２の抵抗調整回路２５との組み合わせによって端子Ａ−Ｂ間の抵抗値が定まるので、可変抵抗回路２０において設定し得る抵抗値のバリエーションは比較例に係る可変抵抗回路２００と同等となる。
【００４０】
このように、本発明の実施例に係る可変抵抗回路２０においては４ビットのトリミング信号Ｓｔｒｍを第１の抵抗調整回路２２と第２の抵抗調整回路２５に分割して割り当てることにより、比較例に係る可変抵抗回路２００と比較して、スイッチ回路の構成を簡略化することができる。また、第２の抵抗調整回路２５においては互いに隣接する各抵抗素子間の各接続点にスイッチ回路を設けることを要しないので、スイッチ回路の数を削減することができ、回路規模を縮小することが可能となる。
【００４１】
各抵抗素子間の各接続点にスイッチ回路が接続される第１の抵抗調整回路２２の構成と、所定の抵抗素子間の接続点にのみスイッチ回路が接続される第２の抵抗調整回路２５の構成を入れ替えた場合について考える。図７は、そのような構成を有する本発明の比較例に係る可変抵抗回路３００の構成を示すブロック図である。可変抵抗回路３００において、例えば、トリミング信号Ｓｔｒｍが“００００”である場合、上記した本発明の実施例に係る可変抵抗回路２０と同様、第１の抵抗調整回路２２０においてはスイッチ回路２４０ａのみがオン状態となり、第２の抵抗調整回路２５０においてはスイッチ回路２７０ａのみがオン状態となる。他のスイッチ回路はオフ状態である。これにより、端子Ａ−Ｂ間の抵抗値は１６ｒ［Ω］となる。しかしながら、この場合、第１の抵抗調整回路と第２の抵抗調整回路との接続点のノードＥと端子Ｂとの間の抵抗値が、上記本発明の実施例に係る可変抵抗回路２０においては４ｒ[Ω]となるのに対して比較例に係る可変抵抗回路３００においては１３ｒ[Ω]となる。ノードＥと端子Ｂ間の抵抗値が高くなると、ノードＥにおける電圧変化が緩やかになり、ノードＥに接続されるスイッチ回路を構成するトランスファーゲートのオン抵抗の影響が大きくなり好ましくない。そこで、本発明の実施例に係る可変抵抗回路２０においては、第１の抵抗調整回路２２の抵抗値を小さくすることで、トランスファーゲートのオン抵抗の影響をより小さくしている。
【００４２】
以上の説明から明らかなように、本発明に係る可変抵抗回路２０を用いた発振回路１によれば、外部からのトリミング信号Ｓｔｒｍに応じて可変抵抗回路２０の抵抗値が変化するので、水晶振動子やセラミック振動子を用いることなく高精度の発振周波数を実現することができる。発振回路１において容量値は固定化され、発振周波数は抵抗値の変化のみで調整されるので、ＩＣ内における占有面積が比較的大きいコンデンサを多数設けることを要せず、チップサイズの増大を回避することができる。また、可変抵抗回路２０は、抵抗値の調整分解能が互いに異なる第１の抵抗調整回路２２と第２の抵抗調整回路２５との組み合わせによって抵抗値が定まるように構成されているので、可変抵抗回路全体としての抵抗値の調整範囲および調整分解能を損なうことなく、回路規模を縮小することができる。すなわち、本発明に係る可変抵抗回路２０によれば、多数の抵抗素子を有する場合であっても抵抗値を選択するための選択回路（スイッチ回路）の規模を小さくすることができる。
【００４３】
また、可変抵抗回路２０は、第１の抵抗調整回路２２を構成するスイッチ回路のうちの１つおよび第２の抵抗調整回路２５を構成するスイッチ回路のうちの１つがオン状態となるように構成されている。すなわち、充放電電流経路に介在するスイッチ回路は２つのみであるので、ツリー状に接続された多段のスイッチ素子を用いる場合と比較してスイッチ回路を構成するトランジスタのオン抵抗の影響を小さくすることができる。
【００４４】
このように、本発明の実施例に係る可変抵抗回路２０によれば、回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能となる。また、かかる可変抵抗回路２０を用いた発振回路１によれば、回路規模が小さいながらも高精度な発振周波数を実現することができる。
【００４５】
尚、上記した実施例においては可変抵抗回路２０を発振回路１に使用する場合を例に説明したが、可変抵抗回路２０は、基準電圧回路や増幅回路等の他の回路に使用することも可能である。
【符号の説明】
【００４６】
１ 発振回路
１０ シュミットインバータ
２０ 可変抵抗回路
３０、３２ コンデンサ
２２ 第１の抵抗調整回路
２３ 第１の直列抵抗回路
２４ 第１のスイッチ部
２４ａ〜２４ｄ スイッチ回路
２５ 第２の抵抗調整回路
２６ 第２の直列抵抗回路
２７ 第２のスイッチ部
２７ａ〜２７ｄ スイッチ回路
２８ インバータ
【技術分野】
【０００１】
本発明は、可変抵抗回路および可変抵抗回路を備えた発振回路に関する。
【背景技術】
【０００２】
矩形状パルスを出力する発振回路として、シュミットインバータを用いたＣＲ発振回路が知られている。かかる発振回路は、抵抗素子の抵抗値とコンデンサの容量値によって定まる時定数に応じた発振周波数を有する。
【０００３】
かかる発振回路において高精度な発振周波数を実現するために、抵抗素子の抵抗値およびコンデンサＣの容量値の少なくとも一方を可変とし、目標とする発振周波数となるように抵抗値および容量値を調整することが行われている。
【０００４】
特許文献１には、基準クロックに基づいて測定される所定時間内においてクロックのパルス数をカウントするカウンタ部と、複数のトリミングデータを格納し、上記カウンタ部のカウント値に応じてトリミングデータを抽出する記憶部と、抽出されたトリミングデータに応じて抵抗値および容量値を変化せしめるトリミング手段とを備えた発振回路が開示されている。
【０００５】
特許文献２は、発振回路に係るものではないが、所望の出力電位を得るために、電源電圧とグランド電位との間に直列に接続された複数の抵抗からなる抵抗ラダー回路と、上記抵抗ラダー回路にツリー状に接続されたスイッチ素子群とからなるトリミングブロックが開示されている。かかるトリミングブロックにおいて、スイッチ素子は供給されるトリミング信号に応じてオン状態となり、抵抗ラダー回路の任意のノードから所望の電圧が抽出されるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２９６３０号公報
【特許文献２】特開２００８−１４０９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、各種ディジタル機器の高機能化に伴って、高精度の発振周波数特性を有する発振回路が要求されている。その一方、装置の小型化および低コスト化の要求もある。水晶振動子やセラミック振動子を用いることにより高精度の発振器を構成することが可能となるが、これらの振動子はＩＣに対して外付け部品となるため更なる小型化やコストダウンが容易ではない。
【０００８】
水晶振動子やセラミック振動子を用いることなく、高精度の発振周波数を実現しようとする場合、特許文献１に記載されるように発振回路内に複数の抵抗素子およびコンデンサを設け、これらを適宜選択して発振周波数を調整する方式が考えられる。しかしながら、発振回路をＩＣで構成する場合、コンデンサはＩＣ内部で比較的大きな面積を占有する。従って、互いに容量値の異なる複数のコンデンサをＩＣ内に設けることはチップ面積の増大を招く。これを回避するために、ＩＣ内に設けるコンデンサの数を少なくした場合には、発振周波数の調整範囲が制限され、又は周波数調整分解能が低下するため高精度な周波数調整が困難となる。一方、コンデンサの容量値を固定値とした場合には、抵抗素子の数を多くすることより高精度化に対応させる必要がある。しかしながら、特許文献２に記載されるようなツリー状のスイッチ素子群を用いて抵抗値を選択する方式では、抵抗素子の数が増加するにつれてスイッチ素子群の規模が大きくなる。抵抗素子の数が増加すると、複数段のスイッチ素子が電流経路に挿入されることとなり、スイッチ素子が例えばトランジスタで構成される場合には、トランジスタのオン抵抗の影響が無視できなくなる。従って、特許文献２に示されるトリミングブロックをＣＲ発振回路に適用した場合には、スイッチ素子のオン抵抗が発振周波数の精度を低下させる要因となる。また、トランジスタのオン抵抗はスレッシュ電圧のバラツキ、電圧および温度変動の影響を受けるため、これらが発振周波数の変動要因となる。
【０００９】
本発明は、上記した点に鑑みてなされたものであり、回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能な可変抵抗回路を提供すること、およびかかる可変抵抗回路を用いた比較的回路規模が小さく高精度な発振周波数を実現し得る発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る可変抵抗回路は、制御信号に応じて第１の端子と第２の端子との間の抵抗値を変化せしめる可変抵抗回路であって、複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、前記第２の端子に接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含むことを特徴としている。
【００１１】
また、本発明に係る発振回路は、上記の可変抵抗回路を有する発振回路である。
【発明の効果】
【００１２】
本発明に係る可変抵抗回路によれば、回路規模を小さくすることができ且つ高精度な抵抗値調整が可能となる。また、本発明に係る発振回路によれば、回路規模が小さくすることができ且つ高精度な発振周波数を実現することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例に係る発振回路の構成を示すブロック図である。
【図２】本発明の実施例に係る発振回路の動作を示すタイミングチャートである。
【図３】本発明の実施例に係る可変抵抗回路の構成を示すブロック図である。
【図４】本発明の実施例に係るスイッチ回路の構成を示すブロック図である。
【図５】比較例に係る可変抵抗回路の構成を示すブロックである。
【図６】比較例に係るスイッチ回路の構成を示すブロック図である。
【図７】比較例に係る可変抵抗回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１５】
図１は、本発明の実施例に係る発振回路１の構成を示すブロック図である。シュミットインバータ１０の入力端子Ｃには、可変抵抗回路２０の一方の端子Ａとコンデンサ３０および３２の一方の端子が接続される。可変抵抗回路２０は、複数の抵抗素子を含み、外部から供給されるトリミング信号Ｓｔｒｍに応じて端子Ａ−Ｂ間の抵抗値が変化するように構成されている。可変抵抗回路２０の詳細な構成については後述する。コンデンサ３０の他方の端部は接地電位に接続され、コンデンサ３２の他方の端子はインバータ４４ｂの出力端子に接続される。
【００１６】
シュミットインバータ１０の出力端子ＤはＮＡＮＤ回路４０の一方の入力端子に接続される。ＮＡＮＤ回路４０の他方の入力端子にはインバータ４２を介してイネーブル信号が供給されるようになっている。イネーブル信号は、発振回路１の出力を有効とするか否かを制御するための制御信号である。
【００１７】
ＮＡＮＤ回路４０の出力端子は、フリップフロップ４６のクロック入力端子ＣＬＫに接続されるとともにインバータ４４ａ、４４ｂおよび４４ｃを介して可変抵抗回路の端子Ｂに接続される。フリップフロップ４６は、クロック入力に対してトグル動作をするように構成されたＴ型フリップフロップである。フリップフロップ４６の出力端子Ｑはインバータ４８を介して出力端子ＯＵＴに接続される。
【００１８】
上記構成を有する発振回路１の発振動作について、図２に示すタイミングチャートを参照しつつ説明する。シュミットインバータ１０は、互いに電圧レベルの異なる２つのスレッシュホールド電圧Ｖｔｈ１およびＶｔｈ２を持つ。発振回路１において電源が投入され、イネーブル信号が発振回路１の出力が有効であることを示すローレベルを呈すると、ＮＡＮＤ回路４０の出力がローレベルとなる。これにより、インバータ４４ｂの出力がローレベル、インバータ４４ｃの出力がハイレベルとなり、可変抵抗回路２０を介してコンデンサ３０および３２の充電が開始される。すると、シュミットインバータ１０の入力電圧はＣＲ時定数で定まる変化率で上昇する。シュミットインバータ１０の入力電圧がシュミットインバータ１０のスレッシュホールド電圧Ｖｔｈ１に達すると、シュミットインバータ１０の出力はローレベルに変化する。これにより、ＮＡＮＤ回路４０の出力は、ハイレベル、インバータ４４ｂおよび４４ｃの出力はそれぞれハイレベルおよびローレベルとなり、コンデンサ３０および３２にチャージされた電荷は可変抵抗回路２０を介して放電される。すると、シュミットインバータ１０の入力電圧はＣＲ時定数で定まる変化率で低下する。シュミットインバータ１０の入力電圧がスレッシュホールド電圧Ｖｔｈ２に達すると、シュミットインバータ１０の出力はハイレベルに変化して、再びコンデンサ３０および３２の充電が開始される。シュミットインバータ１０は、かかる動作を繰り返し、所定の発振周波数を有する矩形状パルスを出力する。トリミング信号Ｓｔｒｍに応じて可変抵抗回路２０のＡ−Ｂ端子間の抵抗値が変化することにより、シュミットインバータ１０の出力信号の発振周波数は変化する。
【００１９】
シュミットインバータ１０の出力信号は、ＮＡＮＤ回路４０を介してフリップフロップ４６のクロック入力端子に入力される。ＮＡＮＤ回路４０は、イネーブル信号が出力有効を示すローレベルを呈する間、シュミットインバータ１０の出力を反転させた出力信号を生成する。フリップフロップ４６はＴ型フリップフロップを構成し、クロック入力の立ち上がりエッジ毎に出力信号を直前の状態から反転させるトグル動作を行う。フリップフロップ４６の出力信号は、インバータ４８を介して出力端子ＯＵＴに出力される。出力端子ＯＵＴからはシュミットインバータ１０の出力信号に同期した矩形状パルスが出力される。
【００２０】
発振回路１は、トリミング信号Ｓｔｒｍにより可変抵抗回路２０の端子Ａ−Ｂ間の抵抗値を変化させることによりＣＲ時定数が変化して、出力端子ＯＵＴから出力される出力信号の発振周波数が変化するようになっている。
【００２１】
図３は、可変抵抗回路２０の詳細な構成を示すブロック図である。可変抵抗回路２０は、端子Ａ−Ｂ間に複数の抵抗素子が直列接続された抵抗回路を有する。抵抗素子の数の合計は例えば１６個である。各抵抗素子の抵抗値は互いに同一であり、その抵抗値をｒ［Ω］とする。各抵抗素子の具体的な抵抗値は任意に設定することができる。可変抵抗回路２０は、第１の抵抗調整回路２２と第２の抵抗調整回路２５の２つのブロックにより構成されている。
【００２２】
第１の抵抗調整回路２２は、端子Ｂ側に設けられた互いに直列接続された例えば４個の抵抗素子Ｒ１〜Ｒ４からなる第１の直列抵抗回路２３を有する。互いに隣接する各抵抗素子間の各接続点は、それぞれスイッチ回路２４ｂ、２４ｃおよび２４ｄに接続され、他の抵抗素子との接続点を有しない抵抗素子Ｒ１の終端は、スイッチ回路２４ａに接続される。スイッチ回路２４ａ〜２４ｄに接続された上記ノードは、スイッチ回路２４ａ〜２４ｄがオン状態となることにより端子Ｂに接続される。スイッチ回路２４ａ〜２４ｄは第１のスイッチ部２４を構成する。
【００２３】
第２の抵抗調整回路２５は、互いに直列接続された例えば１２個の抵抗素子Ｒ５〜Ｒ１６からなる第２の直列抵抗回路２６を有する。他の抵抗素子との接続点を有しない抵抗素子Ｒ１６の終端は、端子Ａに接続されるとともにスイッチ回路２７ｄに接続される。抵抗素子Ｒ８とＲ９の接続点および抵抗素子Ｒ１２とＲ１３の接続点はそれぞれスイッチ回路２７ｂおよび２７ｃに接続される。他の抵抗素子との接続点を有しない抵抗素子Ｒ５の終端は、スイッチ回路２７ａに接続される。スイッチ回路２７ａ〜２７ｄに接続された上記ノードは、スイッチ回路２７ａ〜２７ｄがオン状態となることにより第１の直列抵抗回路２３（抵抗素子Ｒ４の終端）に接続される。スイッチ回路２７ａ〜２７ｄは第２のスイッチ部２７を構成する。
【００２４】
第１および第２の抵抗調整回路に設けられたスイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄは、外部から供給されるトリミング信号Ｓｔｒｍに応じてオンオフする。トリミング信号Ｓｔｒｍは、例えば４ビットのディジタル信号であり、下位２ビットが第１の抵抗調整回路２２を構成するスイッチ回路２４ａ〜２４ｄに供給され、上位２ビットが第２の抵抗調整回路２５を構成するスイッチ回路２７ａ〜２７ｄに供給される。トリミング信号Ｓｔｒｍの各ビットは、インバータ２８を経由する経路と、インバータ２８を経由しない経路に分岐され、１ビットから２つの値“０”および“１”が生成されるようになっている。
【００２５】
トリミング信号Ｓｔｒｍの各ビットに対応して設けられたインバータ回路２８により、第１の抵抗調整回路２２を構成する４つのスイッチ回路２４ａ〜２４ｄには、あらゆる入力に対して互いに異なる２ビットのトリミング信号Ｓｔｒｍが供給されるように構成されている。すなわち、スイッチ回路２４ａにはトリミング信号Ｓｔｒｍの第１ビットの反転信号と第２ビットの反転信号が供給される。スイッチ回路２４ｂにはトリミング信号Ｓｔｒｍの第１ビットの非反転信号と第２ビットの反転信号が供給される。スイッチ回路２４ｃにはトリミング信号Ｓｔｒｍの第１ビットの反転信号と第２ビットの非反転信号が供給される。スイッチ回路２４ｄにはトリミング信号Ｓｔｒｍの第１ビットの非反転信号と第２ビットの非反転信号が供給される。例えば、トリミング信号Ｓｔｒｍの下位２ビットが“１１”である場合、スイッチ回路２４ａには“００”が供給され、スイッチ回路２４ｂには“０１”が供給され、スイッチ回路２４ｃには“１０”が供給され、スイッチ回路２４ｄには“１１”が供給される。
【００２６】
同様に、第２の抵抗調整回路２５を構成する４つのスイッチ回路２７ａ〜２７ｄには、あらゆる入力に対して互いに異なる２ビットのトリミング信号Ｓｔｒｍが供給されるように構成されている。すなわち、スイッチ回路２７ａにはトリミング信号Ｓｔｒｍの第３ビットの反転信号と第４ビットの反転信号が供給される。スイッチ回路２７ｂにはトリミング信号Ｓｔｒｍの第３ビットの非反転信号と第４ビットの反転信号が供給される。スイッチ回路２７ｃにはトリミング信号Ｓｔｒｍの第３ビットの反転信号と第４ビットの非反転信号が供給される。スイッチ回路２７ｄにはトリミング信号Ｓｔｒｍの第３ビットの非反転信号と第４ビットの非反転信号が供給される。例えば、トリミング信号Ｓｔｒｍの上位２ビットが“１１”である場合、スイッチ回路２７ａには“００”が供給され、スイッチ回路２７ｂには“０１”が供給され、スイッチ回路２７ｃには“１０”が供給され、スイッチ回路２７ｄには“１１”が供給される。
【００２７】
図４は、スイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄの構成を示すブロック図である。スイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄは互いに同一の構成を有する。トリミング信号Ｓｔｒｍの上位２ビット又は下位２ビットはＮＡＮＤ回路５１に供給される。ＮＡＮＤ回路５１は、入力された２ビットのトリミング信号Ｓｔｒｍの否定論理積を出力し、これをインバータ５２に供給するとともにトランスファーゲート５３を構成するＰＭＯＳのゲートに供給する。インバータ５２は、ＮＡＮＤ回路５１の出力信号を反転させ、これをトランスファーゲート５３を構成するＮＭＯＳのゲートに供給する。トランスファーゲート５３は、ＰＭＯＳとＮＭＯＳのゲート入力に応じてオンオフするスイッチ素子である。かかる構成を有するスイッチ回路２４ａ〜２４ｄ、２７ａ〜２７ｄにおいては、ＮＡＮＤ回路５１の入力信号が“１１”のときのみオン状態となる。
【００２８】
かかるスイッチ回路の構成およびインバータ２８を含む信号分配手段により、第１の抵抗調整回路２２においては、あらゆる入力に対してスイッチ回路２４ａ〜２４ｄのうちのいずれか１つのみがオン状態となり、第２の抵抗調整回路２５においては、あらゆる入力に対してスイッチ回路２７ａ〜２７ｄのうちのいずれか１つのみがオン状態となる。例えばトリミング信号Ｓｔｒｍが“１１１１”である場合、第１の抵抗調整回路２２においてはスイッチ回路２４ｄのみがオン状態となり、第２の抵抗調整回路２５においてはスイッチ回路２７ｄのみがオン状態となる。他のスイッチ回路はオフ状態である。これにより、端子Ａ−Ｂ間の抵抗値はｒ［Ω］となり、可変抵抗回路２０が設定し得る最少の抵抗値となる。一方、トリミング信号Ｓｔｒｍが“００００”である場合、第１の抵抗調整回路２２においてはスイッチ回路２４ａのみがオン状態となり、第２の抵抗調整回路２５においてはスイッチ回路２７ａのみがオン状態となる。他のスイッチ回路はオフ状態である。これにより、端子Ａ−Ｂ間の抵抗値は１６ｒ［Ω］となり、可変抵抗回路２０が設定し得る最大の抵抗値となる。
【００２９】
このように、可変抵抗回路２０は、トリミング信号Ｓｔｒｍに応じて第１の抵抗調整回路２２を構成するスイッチ回路２４ａ〜２４ｄのいずれか１つおよび第２の抵抗調整回路２５を構成するスイッチ回路２７ａ〜２７ｄのいずれか１つがオン状態となることにより、Ａ−Ｂ間の抵抗値がｒ［Ω］〜１６ｒ［Ω］までｒ［Ω］刻みで変化するように構成されている。
【００３０】
可変抵抗回路２０の抵抗値が変化することにより、コンデンサ３０および３２の充電時間および放電時間が変化するので、発振回路１の発振周波数が変化する。
【００３１】
尚、上記の説明においては、可変抵抗回路２０を構成する抵抗素子の数を１６としたが、これに限定されるものではなく、発振回路１において実現しようとする発振周波数の調整範囲および１段階の調整幅（すなわち調整分解能）に応じて適宜増減することができる。また、第１の抵抗調整回路２２と第２の抵抗調整回路２５がそれぞれ備える抵抗素子の数についても適宜増減することが可能である。
【００３２】
図５は、本発明の実施例とは異なる比較例に係る抵抗回路２００の構成を示すブロック図である。
【００３３】
可変抵抗回路２００は、端子Ａ−Ｂ間に複数の抵抗素子が直列接続された抵抗回路を有する。抵抗素子の数は例えば上記した本発明の実施例と同様、１６個である。各抵抗素子の抵抗値は互いに同一であり、その抵抗値をｒ［Ω］とする。互いに隣接する各抵抗素子間の各接続点は、それぞれスイッチ回路２６０ｂ〜２６０ｐに接続され、他の抵抗素子との接続点を有しない抵抗素子Ｒ１の終端は、スイッチ回路２６０ａに接続される。スイッチ回路２６０ａ〜２６０ｄに接続された上記ノードは、スイッチ回路２６０ａ〜２６０ｐがオン状態となることにより端子Ｂに接続される。他の抵抗素子との接続点を有しない抵抗素子Ｒ１６の終端は、端子Ａに接続される。
【００３４】
スイッチ回路２６０ａ〜２６０ｐは、外部から供給されるトリミング信号Ｓｔｒｍに応じてオンオフする。トリミング信号Ｓｔｒｍは、例えば４ビットのディジタル信号であり、全てのビットがスイッチ回路２６０ａ〜２６０ｐに供給される。トリミング信号Ｓｔｒｍの各ビットは、インバータ２８０を経由する経路と、インバータ２８０を経由しない経路に分岐され、１ビットから２つの値“０”および“１”が生成されるようになっている。これにより、１つのトリミング信号Ｓｔｒｍから１６の信号が生成され、それらがそれぞれスイッチ回路２６０ａ〜２６０ｐに供給されようになっている。すなわち、１つのトリミング信号Ｓｔｒｍが入力されると、スイッチ回路２６０ａ〜２６０ｐには互いに異なる４ビットの信号が供給されるように構成されている。
【００３５】
図６は、比較例に係るスイッチ回路２６０ａ〜２６０ｐの構成を示すブロック図である。スイッチ回路２６０ａ〜２６０ｈは互いに同一の構成を有する。ＮＡＮＤ回路５１０が４入力である点が上記した本発明の実施例に係るスイッチ回路２４ａ〜２７ｄと異なる。かかる構成を有するスイッチ回路２６０ａ〜２６０ｐにおいては、ＮＡＮＤ回路５１０の入力信号が“１１１１”のときのみオン状態となる。
【００３６】
かかるスイッチ回路の構成およびインバータ２８０を含む信号分配手段により、あらゆる入力に対してスイッチ回路２６０ａ〜２６０ｐのうちのいずれか１つのみがオン状態となる。例えばトリミング信号Ｓｔｒｍが“１１１１”である場合、スイッチ回路２６０ｐのみがオン状態となり、他のスイッチ回路はオフ状態となる。これにより、端子Ａ−Ｂ間の抵抗値はｒ［Ω］となり、可変抵抗回路２００が設定し得る最少の抵抗値となる。一方、トリミング信号Ｓｔｒｍが“００００”である場合、スイッチ回路２４ａのみがオン状態となり、他のスイッチ回路はオフ状態となる。これにより、端子Ａ−Ｂ間の抵抗値は１６ｒ［Ω］となり、可変抵抗回路２００が設定し得る最大の抵抗値となる。
【００３７】
このように、可変抵抗回路２００は、トリミング信号Ｓｔｒｍに応じてスイッチ回路２６０ａ〜２６０ｐのいずれか１つがオン状態となることにより、Ａ−Ｂ間の抵抗値がｒ［Ω］〜１６ｒ［Ω］までｒ［Ω］刻みで変化するように構成されている。
【００３８】
ここで、本発明の実施例に係る可変抵抗回路２０と比較例に係る可変抵抗回路２００とを比較すると、両者において、抵抗素子の数および各抵抗素子の抵抗値が同じである限り、抵抗値の調整範囲および調整分解能は同じであり、可変抵抗回路としての基本性能は同等であるといえる。しかしながら、可変抵抗回路２０の方がより簡略化された回路構成を有する。すなわち、比較例に係る可変抵抗回路２００においては、抵抗素子の数と同数の１６個のスイッチ回路が必要となるのに対して、本発明の実施例に係る可変抵抗回路２０においてはスイッチ回路は８個である。また、比較例に係る可変抵抗回路２００においては、スイッチ回路は４入力のＮＡＮＤ回路を備える必要があるのに対して、本発明の実施例に係る可変抵抗回路２０においてはスイッチ回路を２入力のＮＡＮＤ回路で構成することが可能である。
【００３９】
本実施例に係る可変抵抗回路２０においては、抵抗回路を２分割するとともに、４ビットのトリミング信号Ｓｔｒｍを分割して第１の抵抗調整回路２２と第２の抵抗調整回路２５にそれぞれ２ビットずつ割り当て、第１の抵抗調整回路２２においては、いずれかのスイッチ回路がオン状態となることによりｒ［Ω］刻みで抵抗値が変化するようにし、第２の抵抗調整回路２５においては、いずれかのスイッチ回路がオン状態となることにより４ｒ［Ω］刻みで抵抗値が変化するようになっている。すなわち、第２の抵抗調整回路２５には互いに隣接する各抵抗素子間の各接続点にスイッチ回路を有しておらず、第１の抵抗調整回路よりも大きい刻みで端子Ａ−Ｂ間の抵抗値を変化させるように構成されている。しかしながら、第１の抵抗調整回路２２と第２の抵抗調整回路２５との組み合わせによって端子Ａ−Ｂ間の抵抗値が定まるので、可変抵抗回路２０において設定し得る抵抗値のバリエーションは比較例に係る可変抵抗回路２００と同等となる。
【００４０】
このように、本発明の実施例に係る可変抵抗回路２０においては４ビットのトリミング信号Ｓｔｒｍを第１の抵抗調整回路２２と第２の抵抗調整回路２５に分割して割り当てることにより、比較例に係る可変抵抗回路２００と比較して、スイッチ回路の構成を簡略化することができる。また、第２の抵抗調整回路２５においては互いに隣接する各抵抗素子間の各接続点にスイッチ回路を設けることを要しないので、スイッチ回路の数を削減することができ、回路規模を縮小することが可能となる。
【００４１】
各抵抗素子間の各接続点にスイッチ回路が接続される第１の抵抗調整回路２２の構成と、所定の抵抗素子間の接続点にのみスイッチ回路が接続される第２の抵抗調整回路２５の構成を入れ替えた場合について考える。図７は、そのような構成を有する本発明の比較例に係る可変抵抗回路３００の構成を示すブロック図である。可変抵抗回路３００において、例えば、トリミング信号Ｓｔｒｍが“００００”である場合、上記した本発明の実施例に係る可変抵抗回路２０と同様、第１の抵抗調整回路２２０においてはスイッチ回路２４０ａのみがオン状態となり、第２の抵抗調整回路２５０においてはスイッチ回路２７０ａのみがオン状態となる。他のスイッチ回路はオフ状態である。これにより、端子Ａ−Ｂ間の抵抗値は１６ｒ［Ω］となる。しかしながら、この場合、第１の抵抗調整回路と第２の抵抗調整回路との接続点のノードＥと端子Ｂとの間の抵抗値が、上記本発明の実施例に係る可変抵抗回路２０においては４ｒ[Ω]となるのに対して比較例に係る可変抵抗回路３００においては１３ｒ[Ω]となる。ノードＥと端子Ｂ間の抵抗値が高くなると、ノードＥにおける電圧変化が緩やかになり、ノードＥに接続されるスイッチ回路を構成するトランスファーゲートのオン抵抗の影響が大きくなり好ましくない。そこで、本発明の実施例に係る可変抵抗回路２０においては、第１の抵抗調整回路２２の抵抗値を小さくすることで、トランスファーゲートのオン抵抗の影響をより小さくしている。
【００４２】
以上の説明から明らかなように、本発明に係る可変抵抗回路２０を用いた発振回路１によれば、外部からのトリミング信号Ｓｔｒｍに応じて可変抵抗回路２０の抵抗値が変化するので、水晶振動子やセラミック振動子を用いることなく高精度の発振周波数を実現することができる。発振回路１において容量値は固定化され、発振周波数は抵抗値の変化のみで調整されるので、ＩＣ内における占有面積が比較的大きいコンデンサを多数設けることを要せず、チップサイズの増大を回避することができる。また、可変抵抗回路２０は、抵抗値の調整分解能が互いに異なる第１の抵抗調整回路２２と第２の抵抗調整回路２５との組み合わせによって抵抗値が定まるように構成されているので、可変抵抗回路全体としての抵抗値の調整範囲および調整分解能を損なうことなく、回路規模を縮小することができる。すなわち、本発明に係る可変抵抗回路２０によれば、多数の抵抗素子を有する場合であっても抵抗値を選択するための選択回路（スイッチ回路）の規模を小さくすることができる。
【００４３】
また、可変抵抗回路２０は、第１の抵抗調整回路２２を構成するスイッチ回路のうちの１つおよび第２の抵抗調整回路２５を構成するスイッチ回路のうちの１つがオン状態となるように構成されている。すなわち、充放電電流経路に介在するスイッチ回路は２つのみであるので、ツリー状に接続された多段のスイッチ素子を用いる場合と比較してスイッチ回路を構成するトランジスタのオン抵抗の影響を小さくすることができる。
【００４４】
このように、本発明の実施例に係る可変抵抗回路２０によれば、回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能となる。また、かかる可変抵抗回路２０を用いた発振回路１によれば、回路規模が小さいながらも高精度な発振周波数を実現することができる。
【００４５】
尚、上記した実施例においては可変抵抗回路２０を発振回路１に使用する場合を例に説明したが、可変抵抗回路２０は、基準電圧回路や増幅回路等の他の回路に使用することも可能である。
【符号の説明】
【００４６】
１ 発振回路
１０ シュミットインバータ
２０ 可変抵抗回路
３０、３２ コンデンサ
２２ 第１の抵抗調整回路
２３ 第１の直列抵抗回路
２４ 第１のスイッチ部
２４ａ〜２４ｄ スイッチ回路
２５ 第２の抵抗調整回路
２６ 第２の直列抵抗回路
２７ 第２のスイッチ部
２７ａ〜２７ｄ スイッチ回路
２８ インバータ
【特許請求の範囲】
【請求項１】
制御信号に応じて第１の端子と第２の端子との間の抵抗値を変化せしめる可変抵抗回路であって、
複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、
前記第２の端子に接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含むことを特徴とする可変抵抗回路。
【請求項２】
前記第１の抵抗調整回路は、前記第２の抵抗調整回路よりも小さい刻みで前記第１の端子と第２の端子との間の抵抗値を変化させ得ることを特徴とする請求項１に記載の可変抵抗回路。
【請求項３】
前記第１の直列抵抗回路の抵抗素子の数は、前記第２の直列抵抗回路の抵抗素子の数よりも少ないことを特徴とする請求項２に記載の可変抵抗回路。
【請求項４】
前記第１のスイッチ部は、前記第１の直列抵抗回路の互いに隣接する各抵抗素子の間の各接続点および前記第１の直列抵抗回路の終端部に接続された複数のスイッチ回路を含み、前記制御信号に応じて前記複数のスイッチ回路のいずれか１つがオン状態に駆動され、
前記第２のスイッチ部は、前記第２の直列抵抗回路の互いに隣接する所定の抵抗素子の間の接続点および前記第２の抵抗調整回路の終端部に接続された複数のスイッチ回路を含み、前記制御信号に応じて前記複数のスイッチ回路のいずれか１つがオン状態に駆動されることを特徴とする請求項３に記載の可変抵抗回路。
【請求項５】
前記制御信号は、複数ビットからなるディジタル信号であり、上位ビットと下位ビットに分割されて前記第１および第２のスイッチ部にそれぞれ供給され、
前記第１および第２のスイッチ部を構成するスイッチ回路の各々は、分割された制御信号に応じて駆動されることを特徴とする請求項４に記載の可変抵抗回路。
【請求項６】
請求項１乃至５のいずれか１に記載の可変抵抗回路を有する発振回路。
【請求項１】
制御信号に応じて第１の端子と第２の端子との間の抵抗値を変化せしめる可変抵抗回路であって、
複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、
前記第２の端子に接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含むことを特徴とする可変抵抗回路。
【請求項２】
前記第１の抵抗調整回路は、前記第２の抵抗調整回路よりも小さい刻みで前記第１の端子と第２の端子との間の抵抗値を変化させ得ることを特徴とする請求項１に記載の可変抵抗回路。
【請求項３】
前記第１の直列抵抗回路の抵抗素子の数は、前記第２の直列抵抗回路の抵抗素子の数よりも少ないことを特徴とする請求項２に記載の可変抵抗回路。
【請求項４】
前記第１のスイッチ部は、前記第１の直列抵抗回路の互いに隣接する各抵抗素子の間の各接続点および前記第１の直列抵抗回路の終端部に接続された複数のスイッチ回路を含み、前記制御信号に応じて前記複数のスイッチ回路のいずれか１つがオン状態に駆動され、
前記第２のスイッチ部は、前記第２の直列抵抗回路の互いに隣接する所定の抵抗素子の間の接続点および前記第２の抵抗調整回路の終端部に接続された複数のスイッチ回路を含み、前記制御信号に応じて前記複数のスイッチ回路のいずれか１つがオン状態に駆動されることを特徴とする請求項３に記載の可変抵抗回路。
【請求項５】
前記制御信号は、複数ビットからなるディジタル信号であり、上位ビットと下位ビットに分割されて前記第１および第２のスイッチ部にそれぞれ供給され、
前記第１および第２のスイッチ部を構成するスイッチ回路の各々は、分割された制御信号に応じて駆動されることを特徴とする請求項４に記載の可変抵抗回路。
【請求項６】
請求項１乃至５のいずれか１に記載の可変抵抗回路を有する発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−８５１６３（Ｐ２０１２−８５１６３Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２３０６０５（Ｐ２０１０−２３０６０５）
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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