同期化制御回路、半導体装置及び制御方法
【課題】従来の回路に比較し、面積の縮小や消費電力の低減を図ることができる同期化制御回路を提供する。
【解決手段】分周回路部２６において、外部クロックに対し位相の進んだ内部クロックＬＣＬＫを分周して分周クロックＲＳＥＬＯを生成し、分周クロックＲＳＥＬＯを遅延させて遅延分周クロックＲＳＥＬＩを生成する。外部クロックに対し位相の遅れた内部クロックＰＣＬＫに同期して外部から取り込まれた信号を、遅延分周クロックＲＳＥＬＩに同期してラッチ回路２２に保持する。次いで、ラッチ回路２２の出力信号を分周クロックＲＳＥＬＯに同期してラッチ回路２３に読み込み、内部クロックＬＣＬＫに同期した信号として出力する。そして、分周回路部２６が、変更可能な所定の分周数で内部クロックＬＣＬＫを分周する可変分周回路２４を備える。
【解決手段】分周回路部２６において、外部クロックに対し位相の進んだ内部クロックＬＣＬＫを分周して分周クロックＲＳＥＬＯを生成し、分周クロックＲＳＥＬＯを遅延させて遅延分周クロックＲＳＥＬＩを生成する。外部クロックに対し位相の遅れた内部クロックＰＣＬＫに同期して外部から取り込まれた信号を、遅延分周クロックＲＳＥＬＩに同期してラッチ回路２２に保持する。次いで、ラッチ回路２２の出力信号を分周クロックＲＳＥＬＯに同期してラッチ回路２３に読み込み、内部クロックＬＣＬＫに同期した信号として出力する。そして、分周回路部２６が、変更可能な所定の分周数で内部クロックＬＣＬＫを分周する可変分周回路２４を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主としてＳＤＲＡＭ（Synchronous Dynamic RAM）に係り、特に、外部クロックと内部クロックの同期化に用いられる同期化制御回路、同期化制御回路を用いた半導体装置及び同期化制御回路の制御方法に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay Locked Loop）を有するＳＤＲＡＭは、外部クロックＣＫに対し遅延した（位相の遅れた）内部クロックＰＣＬＫと、外部クロックＣＫに対しフライングした（位相の進んだ）内部クロックＬＣＬＫとの２つの内部クロックを用いて制御される。ここで、内部クロックＰＣＬＫは、外部クロックＣＫがＳＤＲＡＭ内部の配線等により遅延されたクロックである。一方、ＬＣＬＫは、ＤＬＬの出力クロックである。例えば、ＲＥＡＤ時やＯＤＴ（On Die Termination）動作時に外部から入力される制御信号は、遅延した内部クロックＰＣＬＫに同期してＳＤＲＡＭ内に取り込まれ、ＳＤＲＡＭ内部では、フライングした内部クロックＬＣＬＫに同期して各動作の制御を行なう。このように、上述のようなＳＤＲＡＭでは、所定の信号について位相の異なるクロック間の乗り換え動作（同期化）を行なう必要がある。
【０００３】
従来のこの種の技術を開示した文献として、特許文献１及び２が知られている。特許文献１には、フリップフロップを用いて、タイミングの異なるクロック信号間の乗り換えを行う技術が記載されている。しかし、この文献に記載の技術においては、分周器２２（該文献図１）の分周数が固定であり、このため、乗り換えクロック間でのレイテンシの変更が出来ず、ＳＤＲＡＭのレイテンシカウンタとして用いることができない。また、特許文献２には、分周クロックを用いてレイテンシを制御する信号処理装置が記載されている。しかし、信号処理回路１０１ａ等（該文献図１）内でのレイテンシ段数のカウント方法は開示されていない。また、タイミングの異なるクロック信号間の乗り換えについても開示されていない。
【０００４】
他方、従来のＳＤＲＡＭにおいて、上述のクロック間の乗り換え動作（同期化）を行なうために、内部クロックＬＣＬＫを段階的に遅らせ、遅らせたクロックによって、複数の縦続に接続されたフリップフロップに順次入力データを転送し、これによって上記乗り換え動作（同期化）を行う同期化制御回路が知られている。
【０００５】
【特許文献１】特開平９−１８６６８０号公報
【特許文献２】特開２０００−２６９７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような構成を用いた場合、外部クロックＣＫの周波数が高くなると、各フリップフロップ間での乗り換え動作時のマージン（ラッチマージン等）を確保するために、１段当たり遅延可能な時間が短くなる。このため、所望の時間の遅延を行なうためには、より多くの段数が必要となる。その結果、非常に多くのフリップフロップ及び遅延回路を備えなくてはならなくなり、回路配置及び消費電力の面で問題があった。
【課題を解決するための手段】
【０００７】
この発明は上述した課題を解決するためになされたもので、同期化制御回路は、設定された分周数で第１のクロックを分周して分周クロックを生成する可変分周回路と、前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力され、該信号を前記分周クロックに同期させて出力する同期化部とを備え、前記分周数に応じて該信号を出力するタイミングを可変とすることを特徴とする。
また、この発明における同期化制御回路は、設定された分周数で第１のクロックを分周し、互いに位相の異なる２つのタイミング信号を生成する分周回路部と、前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力される第１のラッチ回路と、前記第１のラッチ回路と縦続接続された第２のラッチ回路とを備え、前記分周回路部は、前記第１及び第２のラッチ回路のラッチ動作の制御端子に前記互いに位相の異なる２つのタイミング信号をそれぞれ供給し、前記分周数に応じて前記第２のラッチ回路のラッチ動作のタイミングを制御することを特徴とする。
また、この発明は、請求項１から請求項１１のいずれか一項に記載の同期化制御回路を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明によれば、分周回路部が、変更可能な所定の分周数で第１のクロックを分周する可変分周回路を備えているので、遅延回路に多くの遅延素子を用いなくとも同期化マージンを大きくとることができ、従って、同期化制御回路の面積の縮小や消費電力の低減を図ることができる効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。図１は本発明の第1の実施形態による同期化制御回路１の構成を示すブロック図、図２は同期化制御回路１が使用されるＳＤＲＡＭの構成を示すブロック図である。
最初に、ＳＤＲＡＭについて説明する。図２において、符号２はクロック発生器、３はコマンドデコーダ、４はモードレジスタ、５はコントロール回路である。６はローアドレスバッファ＆リフレッシュカウンタ、７はカラムアドレスカウンタ＆バーストカウンタである。８はローデコーダ、９はコラムデコーダ、１０はメモリセルアレイ、１１はセンスアンプである。１２はデータコントロール回路、１３はラッチ回路、１４は入出力バッファ、１５はＤＬＬ（Delay Locked Loop）である。
【００１０】
上記の構成において、ＤＬＬ１５は外部クロックＣＫ、／ＣＫに基づいて内部クロックを生成し、ラッチ回路１３及び入出力バッファ１４へ出力する。そして、本実施形態による同期化制御回路１はラッチ回路１３に含まれており、ＤＬＬ１５から出力されるクロックとコマンドデコーダ３から出力され、コントロール回路５を介して供給される内部コマンドとの同期化を行う。
【００１１】
次に、図１において、ＲＩは、外部コマンド、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして得られた、内部Ｒｅａｄコマンドである。符号２１はコントロール回路５（図２）内に設けられたＤ型フリップフロップである。ＰＣＬＫは、外部クロックＣＫに対し一定の遅延をもった（位相の遅れた）内部クロックである。そして、コマンドＲＩは内部クロックＰＣＬＫによってフリップフロップ２１に読み込まれ、信号ＲＰとして同期化制御回路１へ出力される。同期化制御回路１において、２２、２３は第１、第２のラッチ回路であり、信号ＲＰがラッチ回路２２の入力端へ加えられ、ラッチ回路２２の出力がラッチ回路２３の入力端へ加えられ、ラッチ回路２３の出力が入出力バッファ１４へ、ｅｎａｂｌｅ用内部ステート信号ＲＬとして出力される。ＬＣＬＫは、ＤＬＬ１５で生成されたデータ出力用クロック（第１のクロック）であり、外部ＣＫよりも位相が進んだクロックである。２４は可変分周回路であり、クロックＬＣＬＫをｎ（ｎ＝１〜４）分周し、分周クロックＲＳＥＬＯとしてラッチ２３及び遅延回路２５へ出力する。遅延回路２５は分周クロックＲＳＥＬＯを所定時間遅延し、遅延分周クロックＲＳＥＬＩとしてラッチ２２へ出力する。ここで、可変分周回路２４及び遅延回路２５が分周回路部２６を構成している。また、ラッチ２２、２３は、縦続に接続され、同期化部２７を構成している。なお、遅延回路２５の遅延時間については後述する。
【００１２】
図３は可変分数回路２４の構成を示す回路図であり、この図において、３１はレイテンシＣＬａ（CAS Latency）とレイテンシＣＷＬｂ(CAS Write Latency)をデコードするＣＬ／ＣＷＬデコーダである。このＣＬ／ＣＷＬデコーダ３１は、レイテンシの値ＣＬａ、ＣＷＬｂをデコードして信号ＤＩＶ２、ＤＩＶ２４を出力する。例えば、ＣＷＬｂがＣＷＬ５、ＣＷＬ６、ＣＷＬ７、ＣＷＬ８のそれぞれの場合に、ＤＩＶ２、ＤＩＶ２４として、次の値を出力する。
ＣＷＬ５の場合には、ＤＩＶ２に「０」を、ＤＩＶ２４に「０」を出力し、分周は行わない。ＣＷＬ６の場合には、ＤＩＶ２に「０」を、ＤＩＶ２４に「１」を出力し、分周数は２分周とする。ＣＷＬ７の場合には、ＤＩＶ２に「１」を、ＤＩＶ２４に「０」を出力し、分周数は３分周とする。ＣＷＬ８の場合には、ＤＩＶ２に「１」を、ＤＩＶ２４に「１」を出力し、分周数は４分周とする。
この場合、レイテンシＣＬａに依存せずに分周数が決まる。また、レイテンシＣＬａに応じて分周数を決めるようにすることも勿論可能である。レイテンシＣＬａはレイテンシＣＷＬｂと直接関係はないが、一般的な特性では素子の速度に依存するので、レイテンシＣＬａが小さい値をとる時はレイテンシＣＷＬｂも小さくなる。
【００１３】
図３において、３２は信号ＤＩＶ２及びリセット信号ＲＳＴが入力されるオア回路であり、その出力はＤ型フリップフロップ３８のリセット端子に入力される。３３は第1入力端に信号ＤＩＶ２４が加えられるノア回路でありその出力はＥＸノア（エクスクルーシブノア）回路３５の第1入力端へ入力される。３４は第1入力端に信号ＤＩＶ２４の反転信号が加えられるノア回路であり、その出力はＥＸノア３７の第1入力端へ供給される。ＥＸノア回路３５の第2入力端へはＤ型フリップフロップ３６の出力が加えられ、ＥＸノア回路３５出力がフリップフロップ３６のＤ入力端へ加えられる。フリップフロップ３６のリセット端子へはリセット信号ＲＳＴが加えられ、フリップフロップ３６の出力はＥＸノア回路３５へ加えられると共に、ＥＸノア回路３７の第２入力端及びノア回路３９の第1入力端へ加えられる。
【００１４】
ＥＸノア回路３７の出力はフリップフロップ３８のＤ入力端へ加えられ、フリップフロップ３８の出力がノア回路３９の第２入力端へ加えられ、ノア回路３９の出力がアンド回路４０の第１入力端へ加えられる。前述したクロックＬＣＬＫはナンド回路４１の第１入力端へ加えられると共に、遅延回路４２を介し、さらに反転されてナンド回路４１の第２入力端へ加えられる。上述したナンド回路４１及び遅延回路４２は、クロックＬＣＬＫの立ち上がりにおいて１パルスを出力し、インバータ４３を介してアンド回路４０の第２入力端へ供給する。そして、アンド回路４０の出力が分周クロックＲＳＥＬＯとして図１のラッチ回路２３及び遅延回路２５へ出力される。
【００１５】
上記の構成による可変分周回路２４は、ＤＬＬ１５において作成された内部クロックＬＣＬＫを、レイテンシＣＬａ、ＣＷＬｂをデコードした信号ＤＩＶ２、ＤＩＶ２４に応じた分周モードによって分周し、１／２／３／４分周して分周クロックＲＳＥＬＯとして出力する。
【００１６】
次に、図１に示す同期化制御回路１の動作を図４に示すタイミングチャートを参照して説明する。なお、レイテンシＣＬａ＝４、レイテンシＣＷＬｂ＝４とし、可変分周回路２４はクロックＬＣＬＫを４分周して出力するものとする。
図４（ａ）は外部クロックＣＫを示し、また、図４（ｂ）は外部コマンドを示す。
時刻ｔ０においてコマンドデコーダ３（図２）が外部からＲｅａｄコマンドを受け取ると（図４（ｂ））、コマンドデコーダ３において、図４（ｃ）に示す内部コマンドＲＩが発行される。この内部コマンドＲＩは外部クロックＣＫに対し位相の遅れた内部クロックＰＣＬＫ（図４（ｄ））でフリップフロップ２１（図１）に読み込まれ、信号ＲＰ（図４（ｆ））として同期化制御回路１に送られる。
【００１７】
一方、ＤＬＬ１５において生成される内部クロックＬＣＬＫ（図４（ｅ））は、外部クロックＣＫよりも位相が進んだクロックであり、図４の例では、内部クロックＰＣＬＫ（図４（ｄ））と内部クロックＬＣＬＫの位相差は、外部クロックＣＫの２サイクル以上となっている（図４（ｄ）、（ｅ）参照）。内部クロックＬＣＬＫ（ｔ１）から可変分周回路２４にて内部クロックＬＣＬＫの４分周した分周クロックＲＳＥＬＯ(図４（ｈ）)が生成され、これを遅延させた遅延分周クロックＲＳＥＬＩ（図４（ｇ））によって上記信号ＲＰがラッチ回路２２にラッチされ、次の分周クロックＲＳＥＬＯによってラッチ回路２３にラッチされ、このラッチ回路２３の出力が入出力バッファ１４へｅｎａｂｌｅ用内部ステート信号ＲＬ（図４（ｉ））として出力される。以上の結果、信号ＲＬは内部クロックＬＣＬＫに同期し、レイテンシ＝４の制御のなされた信号（t４に同期した信号）として出力されたことになる。
【００１８】
ここで、分周クロックＲＳＥＬＯを遅らせ遅延分周クロックＲＳＥＬＩを生成する遅延回路２５の遅延量ｔＤＥＬＡＹは、
ｔＤＥＬＡＹ＝ｔＲＰＬ＋α
となる。この式において、ｔＲＰＬは、図４（ｈ）に示すように、ｔ０の外部クロックＣＫに基づく分周クロックＲＳＥＬＯ（ｔ０）とｔ０の内部クロックＰＣＬＫに基づく信号ＲＰとの位相差であり、αは、ラッチマージンやｔＣＫｍｉｎマージン（外部クロックＣＫの最小クロック周期に対する余裕度）によって決まる所定量である。
【００１９】
図５は分周クロックＲＳＥＬＯを遅らせ遅延分周クロックＲＳＥＬＩを生成するのに必要な遅延量（ｔＤＥＬＡＹ；図１の遅延回路２５の遅延量）を、
ｔＤＥＬＡＹ=ｔＲＰＬ＋α−ｔＣＫ
とした場合である。つまり、図４の波形図に示したものよりも、遅延量ｔＤＥＬＡＹを外部クロックＣＫの１サイクル分（ｔＣＫ）少なく設定した場合である。この場合、図４に記載の場合に比べ、遅延回路２５の遅延素子を小さくすることができる。レイテンシの換算は、分周器の分周数＋１となる。例えば、図５では、４分周クロックを用いているため、レイテンシ＝５となる。
【００２０】
図５に示す時刻ｔ０にてＲｅａｄコマンド（図５（ｂ））を受け取ると、内部コマンドＲＩ（図５（ｃ））が発行される。このコマンドＲＩは外部クロックＣＫに対し位相の遅れた内部クロックＰＣＬＫ（図５（ｄ））でラッチされ、信号ＲＰ（図５（ｆ））として 同期化制御回路１に送られる。これに対し、ＤＬＬ１５で生成される内部クロックＬＣＬＫ（図５（ｅ））は、外部クロックＣＫよりも位相が進んだクロックであり、この例の場合、クロックＰＣＬＫとクロックＬＣＬＫの位相差は、外部クロックＣＫの２サイクル以上となっている（図５（ｄ）、（ｅ）参照）。内部クロックＬＣＬＫ（ｔ１）から可変分周回路１にてクロックＬＣＬＫの４分周クロックである分周クロックＲＳＥＬＯが生成され（図５（ｈ））、これを遅延させた遅延分周クロックＲＳＥＬＩで上記内部Ｒｅａｄ信号ＲＰをラッチし、４サイクル後の分周クロックＲＳＥＬＯにて入出力バッファ１４（図２）用の内部ステート信号ＲＬ（図５（ｉ））を出力する。以上の結果、信号ＲＬは内部クロックＬＣＬＫに同期し、レイテンシ＝５の制御のなされた信号（ｔ５に同期した信号）として出力される。
【００２１】
以上がこの発明の第1の実施形態の詳細である。上記実施形態によれば、同期化制御回路１を２つのラッチ回路２２、２３と分周回路部２６によって構成し、分周回路部２６の可変分周器２４の分周数をレイテンシに応じて変化させる。このため、この実施形態による同期化制御回路１では、遅延回路２５に多くの遅延素子を用いなくとも同期化マージンを大きくとることができ、レイテンシ制御も同時に行なうことが可能である。従って、同期化制御回路１及びレイテンシカウンタ回路の面積や消費電力の低減が可能となる。
【００２２】
従来のＳＤＲＡＭにおいても、動作速度に応じてレイテンシ設定を変更可能な構成となっていて、かつ、レイテンシをカウントするためのレイテンシカウンタを有しているものがある。しかし、外部クロックＣＫの周波数が高くなった場合に、ＳＤＲＡＭ内部の動作の高速化には限界がある。このため、外部クロックＣＫの周波数が高くなると各レイテンシ（ＣＬ、ＣＷＬ等）の値も大きくなり、その結果、レイテンシカウントを行なうためのフリップフロップ数が増加し、チップ面積や消費電流が増加するという問題があった。上記実施形態は、このような問題を解決することができる。
【００２３】
なお、上記実施例では、Ｒｅａｄ時におけるレイテンシ制御の場合を例に挙げたが、本発明はこれに限定されるものではない。ＯＤＴ、Ｄｙｎａｍｉｃ ＯＤＴ等のＯＤＴにおける、ＯＤＴのＯｎ/ＯｆｆやＲｔｔ（内部抵抗値）変更のレイテンシ制御にも本発明を適用することが出来る。また、Ｒｅａｄ用とＯＤＴ、Ｄｙｎａｍｉｃ ＯＤＴ用のクロック乗り換えとレイテンシ制御用として、本同期化制御回路を共用することで、更なる面積、消費電力低減が可能である。
【００２４】
また、上記実施形態では、分周数をレイテンシＣＬａ、ＣＷＬｂ設定により変化させたが、この分周数変更を、例えば周波数検知回路の結果を利用し、外部ＣＫの周波数に応じて内部クロックの分周数を変更するようにしてもよい。図６（ａ）は周波数検知回路５０を示し、同図（ｂ）はその出力である信号ＤＩＶ２、ＤＩＶ２４を示す。周波数検知回路５０は、外部クロックＣＫの周期ｔＣＫが、例えば、２５００ｎｓ(ナノ秒)以上の場合には、範囲Ｆ１とする。２５００ｎｓ(ナノ秒)未満１８７５ｎｓ(ナノ秒)以上の場合には、範囲Ｆ２とする。１８７５ｎｓ(ナノ秒)未満１５００ｎｓ(ナノ秒)以上の場合には、範囲Ｆ３とする。１５００ｎｓ(ナノ秒)未満１２５０ｎｓ(ナノ秒)以上の場合には、範囲Ｆ４とする。外部クロックＣＫの周期ｔＣＫが、上記のいずれの範囲に属するかを判別し、その結果に従って信号ＤＩＶ２、ＤＩＶ２４を出力する（図６（ｂ）参照）。
【００２５】
次に、この発明の第２の実施形態について説明する。
図７は同実施形態による同期化制御回路１ａの構成を示す回路図であり、この実施形態は連続Ｒｅａｄコマンド入力に対応した実施形態である（図９（ｂ）参照）。
図において、クロックＰＣＬＫは、外部クロックＣＫに対し遅延をもった（位相の遅れた）内部クロックである。コマンドＲＩは、外部コマンド、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして得られた、内部Ｒｅａｄコマンドである。この内部ＲｅａｄコマンドＲＩは内部クロックＰＣＬＫによってＤ型フリップフロップ２１に読み込まれ、信号ＲＰとして同期化制御回路１ａのラッチ２２−１〜２２−４へ出力される。ラッチ２２−１〜２２−４はそれぞれ遅延回路２５−１〜２５−４から出力される遅延分周クロックＲＳＥＬＩ<３：０>を受けて信号ＲＰを読み込み、ラッチ２３−１〜２３−４へ出力する。ラッチ２３−１〜２３−４は可変分周回路２４ａから出力される分周クロックＲＳＥＬＯ<３：０>を受けてラッチ２２−１〜２２−４の出力を読み込み、図２の入出力バッファ１４へｅｎａｂｌｅ用内部ステート信号ＲＬとして出力する。このように、ラッチ２２−１、２３−１、ラッチ２２−２、２３−２、ラッチ２２−３、２３−３、ラッチ２２−４、２３−４はそれぞれ縦続に接続され、それぞれが同期化部２７−１、２７−２、２７−３、２７−４を構成している。そして、同期化部２７−１〜２７−４は、並列に接続されている。
【００２６】
内部クロックＬＣＬＫは、ＤＬＬ１５（図２）で生成されたデータ出力用クロックであり、外部クロックＣＫよりも位相が進んだクロックである。分周クロックＲＳＥＬＯ<３：０>は、可変分周回路２４ａにて生成される４つの分周クロックであり、内部クロックＬＣＬＫをｎ（ｎ＝１〜４）分周したクロックである。分周クロックＲＳＥＬＯ<０> 、ＲＳＥＬＯ<１> 、ＲＳＥＬＯ<２> 、ＲＳＥＬＯ<３> はそれぞれ、内部クロックＬＣＬＫの１周期分シフトした関係にある（図９（ｈ）参照）。また、遅延分周クロックＲＳＥＬＩ<３：０>は、４つの分周クロックＲＳＥＬＯ<３：０>をそれぞれ、遅延回路２５−１〜２５−４によって遅延させたものである。
【００２７】
図８は可変分周回路２４ａの構成を示す回路図であり、この図において図３の各部と同一の部分には同一の符号が付してある。この図に示す回路が図３に示すものと異なる点は、Ｄ型フリップフロップ６１〜６３及びアンド回路７１〜７３が設けられていることである。Ｄ型フリップフロップ６１はアンド回路４０から出力される分周クロックＲＳＥＬＯ＜０＞を内部クロックＬＣＬＫのタイミングで読み込み、アンド回路７１へ出力する。アンド回路７１は、インバータ４３の出力とフリップフロップ６１の出力のアンドをとり、分周クロックＲＳＥＬＯ＜１＞として出力する。同様に、Ｄ型フリップフロップ６２はアンド回路７１から出力される分周クロックＲＳＥＬＯ＜１＞を内部クロックＬＣＬＫのタイミングで読み込み、アンド回路７２へ出力する。アンド回路７２は、インバータ４３の出力とフリップフロップ６２の出力のアンドをとり、分周クロックＲＳＥＬＯ＜２＞として出力する。Ｄ型フリップフロップ６３はアンド回路７２から出力される分周クロックＲＳＥＬＯ＜２＞を内部クロックＬＣＬＫのタイミングで読み込み、アンド回路７３へ出力する。アンド回路７３は、インバータ４３の出力とフリップフロップ６３の出力のアンドをとり、分周クロックＲＳＥＬＯ＜３＞として出力する。
【００２８】
上述した回路は、各レイテンシ設定（ＣＬａ、ＣＷＬｂ）の組合せにより、分周モードが１〜４分周の範囲で切り換り、分周クロックＲＳＥＬＯ＜０＞は内部クロックＬＣＬＫの１/２/３/４分周クロックとして出力される。また、分周クロックＲＳＥＬＯ<＜１＞は分周クロックＲＳＥＬＯ＜０＞から内部クロックＬＣＬＫの１サイクルシフトしたクロックとなり、分周クロックＲＳＥＬＯ<＜２＞は分周クロックＲＳＥＬＯ＜１＞から内部クロックＬＣＬＫの１サイクルシフトしたクロックとなり、分周クロックＲＳＥＬＯ<＜３＞は分周クロックＲＳＥＬＯ＜２＞から内部クロックＬＣＬＫの１サイクルシフトしたクロックとなる。
【００２９】
次に、図９に示すタイミングチャートを参照し上記実施形態の動作を説明する。図９はＲｅａｄレイテンシ＝５での連続Ｒｅａｄ動作例を示している。
時刻ｔ０にてＲｅａｄコマンド“Ｒｅａｄ０”を受け取ると、内部ＲｅａｄコマンドＲＩ（ｔ０）が発行される(図９（ｃ）)。このコマンドＲＩ（ｔ０）は外部クロックＣＫに対し位相の遅れた内部クロックＰＣＬＫによってＤ型フリップフロップ２１に読み込まれ、信号ＲＰ（ｔ０）（図９（ｆ））として同期化制御回路１ａに送られる。一方、可変分周回路２４ａにおいて、内部クロックＬＣＬＫ（ｔ１）（図９（ｅ））からクロックＬＣＬＫの４分周クロックである分周クロックＲＳＥＬＯ＜０＞が生成され、これを遅延させた遅延分周クロックＲＳＥＬＩ＜０＞で上記内部Ｒｅａｄ信号ＲＰ（ｔ０）がラッチ２２−１にラッチされ、４サイクル後の分周クロックＲＳＥＬＯ＜０＞によってラッチ２３−１に読み込まれ、信号ＲＬ（ｔ５）として入出力バッファ１４（図２）へ出力される。
【００３０】
次に、時刻ｔ０から２サイクル後の時刻ｔ２において、次のＲｅａｄコマンド”Ｒｅａｄ１”（図９（ｂ））を受け取ると、内部ＲｅａｄコマンドＲＩ（ｔ２）が発行される。このコマンドＲＩ（ｔ２）は内部クロックＰＣＬＫによってＤ型フリップフロップ２１に読み込まれ、信号ＲＰ（ｔ２）として同期化制御回路１ａに送られる。一方、可変分周回路２４ａにおいて、内部クロックＬＣＬＫ（ｔ３）（図９（ｅ））から分周クロックＲＳＥＬＯ＜２＞が生成され、これを遅延させた遅延分周クロックＲＳＥＬＩ＜２＞で上記内部Ｒｅａｄ信号ＲＰ（ｔ２）がラッチ２２−３にラッチされ、４サイクル後の分周クロックＲＳＥＬＯ＜２＞によってラッチ２３−３に読み込まれ、信号ＲＬ（ｔ７）として入出力バッファ１４（図２）へ出力される。
【００３１】
以上の結果、信号ＲＬ（ｔ５）は、内部クロックＬＣＬＫに同期し、時刻ｔ０のコマンド入力に対応してレイテンシ=５の制御のなされた信号として出力され、また、信号ＲＬ（ｔ７）は、内部クロックＬＣＬＫに同期し、時刻ｔ２のコマンド入力に対応してレイテンシ＝５の制御のなされた信号として出力される。
【００３２】
以上がこの発明の第２の実施形態の詳細である。上記実施形態によれば、前述した第１の実施形態と同様の効果を得ることができると共に、さらに、上記第１の実施形態の構成では、可変分周器の分周数によって、外部コマンドの入力タイミングが制限されが、第２の実施形態によれば、同期化制御回路１ａが外部クロックＣＫサイクル毎にＲｅａｄ状態かどうかの検出を行うことができるため、外部コマンドの入力タイミングが制限されることは無い効果が得られる。
なお、本発明の同期化制御回路は、同期化制御回路１、１ａである。また、本発明の第１のラッチ回路及び第1の保持手段は、ラッチ２２、２２−１〜２２−４である。また、また、本発明の第２のラッチ回路及び第２の保持手段は、ラッチ２３、２３−１〜２３−４である。本発明の可変分周回路は、可変分周回路２４、２４ａである。また、本発明の遅延回路は、遅延回路２５、２５−１〜２５−４である。また、本発明の分周回路部は、分周回路部２６、２６ａである。また、本発明の同期化部は、同期化部２７、２７−１〜２７−１である。また、本発明の周波数検知回路は、周波数検知回路５０である。また、本発明の第１のクロックは、内部クロックＬＣＬＫである。また、本発明の第２のクロックは、内部クロックＰＣＬＫである。また、本発明の分周クロックは、分周クロックＲＳＥＬＯ、ＲＳＥＬＯ<０>、ＲＳＥＬＯ<１>、ＲＳＥＬＯ<２>、ＲＳＥＬＯ<３>である。また、本発明の遅延分周クロックは、遅延分周クロックＲＳＥＬＩ、ＲＳＥＬＩ<０>、ＲＳＥＬＩ<１>、ＲＳＥＬＩ<２>、ＲＳＥＬＩ<３>、ＲＳＥＬＩ<３：０>である。
【産業上の利用可能性】
【００３３】
本発明は、ＳＤＲＡＭ等の半導体装置に用いられる。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１の実施形態の構成を示すブロック図である。
【図２】同実施形態が用いられるＳＤＲＡＭの構成を示すブロック図である。
【図３】同実施形態における可変分周回路２４の構成を示す回路図である。
【図４】同実施形態の動作を説明するためのタイミングチャートである。
【図５】同実施形態の別の動作例を説明するためのタイミングチャートである。
【図６】同実施形態の変形例を説明するための図である。
【図７】この発明の第２の実施形態の構成を示すブロック図である。
【図８】同実施形態における可変分周回路２４ａの構成を示す回路図である。
【図９】同実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３５】
１、１ａ…同期化制御回路、２２、２３、２２−１〜２２−４、２３−１〜２３−４…ラッチ、２４、２４ａ…可変分周回路、２５、２５−１〜２５−４…遅延回路、２６、２６ａ…分周回路部、２７、２７−１〜２７−１・・・同期化部、３１…ＣＬ／ＣＷＬデコーダ、５０…周波数検知回路、６１〜６３…Ｄ型フリップフロップ、７１〜７３…アンド回路。
【技術分野】
【０００１】
本発明は、主としてＳＤＲＡＭ（Synchronous Dynamic RAM）に係り、特に、外部クロックと内部クロックの同期化に用いられる同期化制御回路、同期化制御回路を用いた半導体装置及び同期化制御回路の制御方法に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay Locked Loop）を有するＳＤＲＡＭは、外部クロックＣＫに対し遅延した（位相の遅れた）内部クロックＰＣＬＫと、外部クロックＣＫに対しフライングした（位相の進んだ）内部クロックＬＣＬＫとの２つの内部クロックを用いて制御される。ここで、内部クロックＰＣＬＫは、外部クロックＣＫがＳＤＲＡＭ内部の配線等により遅延されたクロックである。一方、ＬＣＬＫは、ＤＬＬの出力クロックである。例えば、ＲＥＡＤ時やＯＤＴ（On Die Termination）動作時に外部から入力される制御信号は、遅延した内部クロックＰＣＬＫに同期してＳＤＲＡＭ内に取り込まれ、ＳＤＲＡＭ内部では、フライングした内部クロックＬＣＬＫに同期して各動作の制御を行なう。このように、上述のようなＳＤＲＡＭでは、所定の信号について位相の異なるクロック間の乗り換え動作（同期化）を行なう必要がある。
【０００３】
従来のこの種の技術を開示した文献として、特許文献１及び２が知られている。特許文献１には、フリップフロップを用いて、タイミングの異なるクロック信号間の乗り換えを行う技術が記載されている。しかし、この文献に記載の技術においては、分周器２２（該文献図１）の分周数が固定であり、このため、乗り換えクロック間でのレイテンシの変更が出来ず、ＳＤＲＡＭのレイテンシカウンタとして用いることができない。また、特許文献２には、分周クロックを用いてレイテンシを制御する信号処理装置が記載されている。しかし、信号処理回路１０１ａ等（該文献図１）内でのレイテンシ段数のカウント方法は開示されていない。また、タイミングの異なるクロック信号間の乗り換えについても開示されていない。
【０００４】
他方、従来のＳＤＲＡＭにおいて、上述のクロック間の乗り換え動作（同期化）を行なうために、内部クロックＬＣＬＫを段階的に遅らせ、遅らせたクロックによって、複数の縦続に接続されたフリップフロップに順次入力データを転送し、これによって上記乗り換え動作（同期化）を行う同期化制御回路が知られている。
【０００５】
【特許文献１】特開平９−１８６６８０号公報
【特許文献２】特開２０００−２６９７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような構成を用いた場合、外部クロックＣＫの周波数が高くなると、各フリップフロップ間での乗り換え動作時のマージン（ラッチマージン等）を確保するために、１段当たり遅延可能な時間が短くなる。このため、所望の時間の遅延を行なうためには、より多くの段数が必要となる。その結果、非常に多くのフリップフロップ及び遅延回路を備えなくてはならなくなり、回路配置及び消費電力の面で問題があった。
【課題を解決するための手段】
【０００７】
この発明は上述した課題を解決するためになされたもので、同期化制御回路は、設定された分周数で第１のクロックを分周して分周クロックを生成する可変分周回路と、前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力され、該信号を前記分周クロックに同期させて出力する同期化部とを備え、前記分周数に応じて該信号を出力するタイミングを可変とすることを特徴とする。
また、この発明における同期化制御回路は、設定された分周数で第１のクロックを分周し、互いに位相の異なる２つのタイミング信号を生成する分周回路部と、前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力される第１のラッチ回路と、前記第１のラッチ回路と縦続接続された第２のラッチ回路とを備え、前記分周回路部は、前記第１及び第２のラッチ回路のラッチ動作の制御端子に前記互いに位相の異なる２つのタイミング信号をそれぞれ供給し、前記分周数に応じて前記第２のラッチ回路のラッチ動作のタイミングを制御することを特徴とする。
また、この発明は、請求項１から請求項１１のいずれか一項に記載の同期化制御回路を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明によれば、分周回路部が、変更可能な所定の分周数で第１のクロックを分周する可変分周回路を備えているので、遅延回路に多くの遅延素子を用いなくとも同期化マージンを大きくとることができ、従って、同期化制御回路の面積の縮小や消費電力の低減を図ることができる効果がある。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。図１は本発明の第1の実施形態による同期化制御回路１の構成を示すブロック図、図２は同期化制御回路１が使用されるＳＤＲＡＭの構成を示すブロック図である。
最初に、ＳＤＲＡＭについて説明する。図２において、符号２はクロック発生器、３はコマンドデコーダ、４はモードレジスタ、５はコントロール回路である。６はローアドレスバッファ＆リフレッシュカウンタ、７はカラムアドレスカウンタ＆バーストカウンタである。８はローデコーダ、９はコラムデコーダ、１０はメモリセルアレイ、１１はセンスアンプである。１２はデータコントロール回路、１３はラッチ回路、１４は入出力バッファ、１５はＤＬＬ（Delay Locked Loop）である。
【００１０】
上記の構成において、ＤＬＬ１５は外部クロックＣＫ、／ＣＫに基づいて内部クロックを生成し、ラッチ回路１３及び入出力バッファ１４へ出力する。そして、本実施形態による同期化制御回路１はラッチ回路１３に含まれており、ＤＬＬ１５から出力されるクロックとコマンドデコーダ３から出力され、コントロール回路５を介して供給される内部コマンドとの同期化を行う。
【００１１】
次に、図１において、ＲＩは、外部コマンド、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして得られた、内部Ｒｅａｄコマンドである。符号２１はコントロール回路５（図２）内に設けられたＤ型フリップフロップである。ＰＣＬＫは、外部クロックＣＫに対し一定の遅延をもった（位相の遅れた）内部クロックである。そして、コマンドＲＩは内部クロックＰＣＬＫによってフリップフロップ２１に読み込まれ、信号ＲＰとして同期化制御回路１へ出力される。同期化制御回路１において、２２、２３は第１、第２のラッチ回路であり、信号ＲＰがラッチ回路２２の入力端へ加えられ、ラッチ回路２２の出力がラッチ回路２３の入力端へ加えられ、ラッチ回路２３の出力が入出力バッファ１４へ、ｅｎａｂｌｅ用内部ステート信号ＲＬとして出力される。ＬＣＬＫは、ＤＬＬ１５で生成されたデータ出力用クロック（第１のクロック）であり、外部ＣＫよりも位相が進んだクロックである。２４は可変分周回路であり、クロックＬＣＬＫをｎ（ｎ＝１〜４）分周し、分周クロックＲＳＥＬＯとしてラッチ２３及び遅延回路２５へ出力する。遅延回路２５は分周クロックＲＳＥＬＯを所定時間遅延し、遅延分周クロックＲＳＥＬＩとしてラッチ２２へ出力する。ここで、可変分周回路２４及び遅延回路２５が分周回路部２６を構成している。また、ラッチ２２、２３は、縦続に接続され、同期化部２７を構成している。なお、遅延回路２５の遅延時間については後述する。
【００１２】
図３は可変分数回路２４の構成を示す回路図であり、この図において、３１はレイテンシＣＬａ（CAS Latency）とレイテンシＣＷＬｂ(CAS Write Latency)をデコードするＣＬ／ＣＷＬデコーダである。このＣＬ／ＣＷＬデコーダ３１は、レイテンシの値ＣＬａ、ＣＷＬｂをデコードして信号ＤＩＶ２、ＤＩＶ２４を出力する。例えば、ＣＷＬｂがＣＷＬ５、ＣＷＬ６、ＣＷＬ７、ＣＷＬ８のそれぞれの場合に、ＤＩＶ２、ＤＩＶ２４として、次の値を出力する。
ＣＷＬ５の場合には、ＤＩＶ２に「０」を、ＤＩＶ２４に「０」を出力し、分周は行わない。ＣＷＬ６の場合には、ＤＩＶ２に「０」を、ＤＩＶ２４に「１」を出力し、分周数は２分周とする。ＣＷＬ７の場合には、ＤＩＶ２に「１」を、ＤＩＶ２４に「０」を出力し、分周数は３分周とする。ＣＷＬ８の場合には、ＤＩＶ２に「１」を、ＤＩＶ２４に「１」を出力し、分周数は４分周とする。
この場合、レイテンシＣＬａに依存せずに分周数が決まる。また、レイテンシＣＬａに応じて分周数を決めるようにすることも勿論可能である。レイテンシＣＬａはレイテンシＣＷＬｂと直接関係はないが、一般的な特性では素子の速度に依存するので、レイテンシＣＬａが小さい値をとる時はレイテンシＣＷＬｂも小さくなる。
【００１３】
図３において、３２は信号ＤＩＶ２及びリセット信号ＲＳＴが入力されるオア回路であり、その出力はＤ型フリップフロップ３８のリセット端子に入力される。３３は第1入力端に信号ＤＩＶ２４が加えられるノア回路でありその出力はＥＸノア（エクスクルーシブノア）回路３５の第1入力端へ入力される。３４は第1入力端に信号ＤＩＶ２４の反転信号が加えられるノア回路であり、その出力はＥＸノア３７の第1入力端へ供給される。ＥＸノア回路３５の第2入力端へはＤ型フリップフロップ３６の出力が加えられ、ＥＸノア回路３５出力がフリップフロップ３６のＤ入力端へ加えられる。フリップフロップ３６のリセット端子へはリセット信号ＲＳＴが加えられ、フリップフロップ３６の出力はＥＸノア回路３５へ加えられると共に、ＥＸノア回路３７の第２入力端及びノア回路３９の第1入力端へ加えられる。
【００１４】
ＥＸノア回路３７の出力はフリップフロップ３８のＤ入力端へ加えられ、フリップフロップ３８の出力がノア回路３９の第２入力端へ加えられ、ノア回路３９の出力がアンド回路４０の第１入力端へ加えられる。前述したクロックＬＣＬＫはナンド回路４１の第１入力端へ加えられると共に、遅延回路４２を介し、さらに反転されてナンド回路４１の第２入力端へ加えられる。上述したナンド回路４１及び遅延回路４２は、クロックＬＣＬＫの立ち上がりにおいて１パルスを出力し、インバータ４３を介してアンド回路４０の第２入力端へ供給する。そして、アンド回路４０の出力が分周クロックＲＳＥＬＯとして図１のラッチ回路２３及び遅延回路２５へ出力される。
【００１５】
上記の構成による可変分周回路２４は、ＤＬＬ１５において作成された内部クロックＬＣＬＫを、レイテンシＣＬａ、ＣＷＬｂをデコードした信号ＤＩＶ２、ＤＩＶ２４に応じた分周モードによって分周し、１／２／３／４分周して分周クロックＲＳＥＬＯとして出力する。
【００１６】
次に、図１に示す同期化制御回路１の動作を図４に示すタイミングチャートを参照して説明する。なお、レイテンシＣＬａ＝４、レイテンシＣＷＬｂ＝４とし、可変分周回路２４はクロックＬＣＬＫを４分周して出力するものとする。
図４（ａ）は外部クロックＣＫを示し、また、図４（ｂ）は外部コマンドを示す。
時刻ｔ０においてコマンドデコーダ３（図２）が外部からＲｅａｄコマンドを受け取ると（図４（ｂ））、コマンドデコーダ３において、図４（ｃ）に示す内部コマンドＲＩが発行される。この内部コマンドＲＩは外部クロックＣＫに対し位相の遅れた内部クロックＰＣＬＫ（図４（ｄ））でフリップフロップ２１（図１）に読み込まれ、信号ＲＰ（図４（ｆ））として同期化制御回路１に送られる。
【００１７】
一方、ＤＬＬ１５において生成される内部クロックＬＣＬＫ（図４（ｅ））は、外部クロックＣＫよりも位相が進んだクロックであり、図４の例では、内部クロックＰＣＬＫ（図４（ｄ））と内部クロックＬＣＬＫの位相差は、外部クロックＣＫの２サイクル以上となっている（図４（ｄ）、（ｅ）参照）。内部クロックＬＣＬＫ（ｔ１）から可変分周回路２４にて内部クロックＬＣＬＫの４分周した分周クロックＲＳＥＬＯ(図４（ｈ）)が生成され、これを遅延させた遅延分周クロックＲＳＥＬＩ（図４（ｇ））によって上記信号ＲＰがラッチ回路２２にラッチされ、次の分周クロックＲＳＥＬＯによってラッチ回路２３にラッチされ、このラッチ回路２３の出力が入出力バッファ１４へｅｎａｂｌｅ用内部ステート信号ＲＬ（図４（ｉ））として出力される。以上の結果、信号ＲＬは内部クロックＬＣＬＫに同期し、レイテンシ＝４の制御のなされた信号（t４に同期した信号）として出力されたことになる。
【００１８】
ここで、分周クロックＲＳＥＬＯを遅らせ遅延分周クロックＲＳＥＬＩを生成する遅延回路２５の遅延量ｔＤＥＬＡＹは、
ｔＤＥＬＡＹ＝ｔＲＰＬ＋α
となる。この式において、ｔＲＰＬは、図４（ｈ）に示すように、ｔ０の外部クロックＣＫに基づく分周クロックＲＳＥＬＯ（ｔ０）とｔ０の内部クロックＰＣＬＫに基づく信号ＲＰとの位相差であり、αは、ラッチマージンやｔＣＫｍｉｎマージン（外部クロックＣＫの最小クロック周期に対する余裕度）によって決まる所定量である。
【００１９】
図５は分周クロックＲＳＥＬＯを遅らせ遅延分周クロックＲＳＥＬＩを生成するのに必要な遅延量（ｔＤＥＬＡＹ；図１の遅延回路２５の遅延量）を、
ｔＤＥＬＡＹ=ｔＲＰＬ＋α−ｔＣＫ
とした場合である。つまり、図４の波形図に示したものよりも、遅延量ｔＤＥＬＡＹを外部クロックＣＫの１サイクル分（ｔＣＫ）少なく設定した場合である。この場合、図４に記載の場合に比べ、遅延回路２５の遅延素子を小さくすることができる。レイテンシの換算は、分周器の分周数＋１となる。例えば、図５では、４分周クロックを用いているため、レイテンシ＝５となる。
【００２０】
図５に示す時刻ｔ０にてＲｅａｄコマンド（図５（ｂ））を受け取ると、内部コマンドＲＩ（図５（ｃ））が発行される。このコマンドＲＩは外部クロックＣＫに対し位相の遅れた内部クロックＰＣＬＫ（図５（ｄ））でラッチされ、信号ＲＰ（図５（ｆ））として 同期化制御回路１に送られる。これに対し、ＤＬＬ１５で生成される内部クロックＬＣＬＫ（図５（ｅ））は、外部クロックＣＫよりも位相が進んだクロックであり、この例の場合、クロックＰＣＬＫとクロックＬＣＬＫの位相差は、外部クロックＣＫの２サイクル以上となっている（図５（ｄ）、（ｅ）参照）。内部クロックＬＣＬＫ（ｔ１）から可変分周回路１にてクロックＬＣＬＫの４分周クロックである分周クロックＲＳＥＬＯが生成され（図５（ｈ））、これを遅延させた遅延分周クロックＲＳＥＬＩで上記内部Ｒｅａｄ信号ＲＰをラッチし、４サイクル後の分周クロックＲＳＥＬＯにて入出力バッファ１４（図２）用の内部ステート信号ＲＬ（図５（ｉ））を出力する。以上の結果、信号ＲＬは内部クロックＬＣＬＫに同期し、レイテンシ＝５の制御のなされた信号（ｔ５に同期した信号）として出力される。
【００２１】
以上がこの発明の第1の実施形態の詳細である。上記実施形態によれば、同期化制御回路１を２つのラッチ回路２２、２３と分周回路部２６によって構成し、分周回路部２６の可変分周器２４の分周数をレイテンシに応じて変化させる。このため、この実施形態による同期化制御回路１では、遅延回路２５に多くの遅延素子を用いなくとも同期化マージンを大きくとることができ、レイテンシ制御も同時に行なうことが可能である。従って、同期化制御回路１及びレイテンシカウンタ回路の面積や消費電力の低減が可能となる。
【００２２】
従来のＳＤＲＡＭにおいても、動作速度に応じてレイテンシ設定を変更可能な構成となっていて、かつ、レイテンシをカウントするためのレイテンシカウンタを有しているものがある。しかし、外部クロックＣＫの周波数が高くなった場合に、ＳＤＲＡＭ内部の動作の高速化には限界がある。このため、外部クロックＣＫの周波数が高くなると各レイテンシ（ＣＬ、ＣＷＬ等）の値も大きくなり、その結果、レイテンシカウントを行なうためのフリップフロップ数が増加し、チップ面積や消費電流が増加するという問題があった。上記実施形態は、このような問題を解決することができる。
【００２３】
なお、上記実施例では、Ｒｅａｄ時におけるレイテンシ制御の場合を例に挙げたが、本発明はこれに限定されるものではない。ＯＤＴ、Ｄｙｎａｍｉｃ ＯＤＴ等のＯＤＴにおける、ＯＤＴのＯｎ/ＯｆｆやＲｔｔ（内部抵抗値）変更のレイテンシ制御にも本発明を適用することが出来る。また、Ｒｅａｄ用とＯＤＴ、Ｄｙｎａｍｉｃ ＯＤＴ用のクロック乗り換えとレイテンシ制御用として、本同期化制御回路を共用することで、更なる面積、消費電力低減が可能である。
【００２４】
また、上記実施形態では、分周数をレイテンシＣＬａ、ＣＷＬｂ設定により変化させたが、この分周数変更を、例えば周波数検知回路の結果を利用し、外部ＣＫの周波数に応じて内部クロックの分周数を変更するようにしてもよい。図６（ａ）は周波数検知回路５０を示し、同図（ｂ）はその出力である信号ＤＩＶ２、ＤＩＶ２４を示す。周波数検知回路５０は、外部クロックＣＫの周期ｔＣＫが、例えば、２５００ｎｓ(ナノ秒)以上の場合には、範囲Ｆ１とする。２５００ｎｓ(ナノ秒)未満１８７５ｎｓ(ナノ秒)以上の場合には、範囲Ｆ２とする。１８７５ｎｓ(ナノ秒)未満１５００ｎｓ(ナノ秒)以上の場合には、範囲Ｆ３とする。１５００ｎｓ(ナノ秒)未満１２５０ｎｓ(ナノ秒)以上の場合には、範囲Ｆ４とする。外部クロックＣＫの周期ｔＣＫが、上記のいずれの範囲に属するかを判別し、その結果に従って信号ＤＩＶ２、ＤＩＶ２４を出力する（図６（ｂ）参照）。
【００２５】
次に、この発明の第２の実施形態について説明する。
図７は同実施形態による同期化制御回路１ａの構成を示す回路図であり、この実施形態は連続Ｒｅａｄコマンド入力に対応した実施形態である（図９（ｂ）参照）。
図において、クロックＰＣＬＫは、外部クロックＣＫに対し遅延をもった（位相の遅れた）内部クロックである。コマンドＲＩは、外部コマンド、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして得られた、内部Ｒｅａｄコマンドである。この内部ＲｅａｄコマンドＲＩは内部クロックＰＣＬＫによってＤ型フリップフロップ２１に読み込まれ、信号ＲＰとして同期化制御回路１ａのラッチ２２−１〜２２−４へ出力される。ラッチ２２−１〜２２−４はそれぞれ遅延回路２５−１〜２５−４から出力される遅延分周クロックＲＳＥＬＩ<３：０>を受けて信号ＲＰを読み込み、ラッチ２３−１〜２３−４へ出力する。ラッチ２３−１〜２３−４は可変分周回路２４ａから出力される分周クロックＲＳＥＬＯ<３：０>を受けてラッチ２２−１〜２２−４の出力を読み込み、図２の入出力バッファ１４へｅｎａｂｌｅ用内部ステート信号ＲＬとして出力する。このように、ラッチ２２−１、２３−１、ラッチ２２−２、２３−２、ラッチ２２−３、２３−３、ラッチ２２−４、２３−４はそれぞれ縦続に接続され、それぞれが同期化部２７−１、２７−２、２７−３、２７−４を構成している。そして、同期化部２７−１〜２７−４は、並列に接続されている。
【００２６】
内部クロックＬＣＬＫは、ＤＬＬ１５（図２）で生成されたデータ出力用クロックであり、外部クロックＣＫよりも位相が進んだクロックである。分周クロックＲＳＥＬＯ<３：０>は、可変分周回路２４ａにて生成される４つの分周クロックであり、内部クロックＬＣＬＫをｎ（ｎ＝１〜４）分周したクロックである。分周クロックＲＳＥＬＯ<０> 、ＲＳＥＬＯ<１> 、ＲＳＥＬＯ<２> 、ＲＳＥＬＯ<３> はそれぞれ、内部クロックＬＣＬＫの１周期分シフトした関係にある（図９（ｈ）参照）。また、遅延分周クロックＲＳＥＬＩ<３：０>は、４つの分周クロックＲＳＥＬＯ<３：０>をそれぞれ、遅延回路２５−１〜２５−４によって遅延させたものである。
【００２７】
図８は可変分周回路２４ａの構成を示す回路図であり、この図において図３の各部と同一の部分には同一の符号が付してある。この図に示す回路が図３に示すものと異なる点は、Ｄ型フリップフロップ６１〜６３及びアンド回路７１〜７３が設けられていることである。Ｄ型フリップフロップ６１はアンド回路４０から出力される分周クロックＲＳＥＬＯ＜０＞を内部クロックＬＣＬＫのタイミングで読み込み、アンド回路７１へ出力する。アンド回路７１は、インバータ４３の出力とフリップフロップ６１の出力のアンドをとり、分周クロックＲＳＥＬＯ＜１＞として出力する。同様に、Ｄ型フリップフロップ６２はアンド回路７１から出力される分周クロックＲＳＥＬＯ＜１＞を内部クロックＬＣＬＫのタイミングで読み込み、アンド回路７２へ出力する。アンド回路７２は、インバータ４３の出力とフリップフロップ６２の出力のアンドをとり、分周クロックＲＳＥＬＯ＜２＞として出力する。Ｄ型フリップフロップ６３はアンド回路７２から出力される分周クロックＲＳＥＬＯ＜２＞を内部クロックＬＣＬＫのタイミングで読み込み、アンド回路７３へ出力する。アンド回路７３は、インバータ４３の出力とフリップフロップ６３の出力のアンドをとり、分周クロックＲＳＥＬＯ＜３＞として出力する。
【００２８】
上述した回路は、各レイテンシ設定（ＣＬａ、ＣＷＬｂ）の組合せにより、分周モードが１〜４分周の範囲で切り換り、分周クロックＲＳＥＬＯ＜０＞は内部クロックＬＣＬＫの１/２/３/４分周クロックとして出力される。また、分周クロックＲＳＥＬＯ<＜１＞は分周クロックＲＳＥＬＯ＜０＞から内部クロックＬＣＬＫの１サイクルシフトしたクロックとなり、分周クロックＲＳＥＬＯ<＜２＞は分周クロックＲＳＥＬＯ＜１＞から内部クロックＬＣＬＫの１サイクルシフトしたクロックとなり、分周クロックＲＳＥＬＯ<＜３＞は分周クロックＲＳＥＬＯ＜２＞から内部クロックＬＣＬＫの１サイクルシフトしたクロックとなる。
【００２９】
次に、図９に示すタイミングチャートを参照し上記実施形態の動作を説明する。図９はＲｅａｄレイテンシ＝５での連続Ｒｅａｄ動作例を示している。
時刻ｔ０にてＲｅａｄコマンド“Ｒｅａｄ０”を受け取ると、内部ＲｅａｄコマンドＲＩ（ｔ０）が発行される(図９（ｃ）)。このコマンドＲＩ（ｔ０）は外部クロックＣＫに対し位相の遅れた内部クロックＰＣＬＫによってＤ型フリップフロップ２１に読み込まれ、信号ＲＰ（ｔ０）（図９（ｆ））として同期化制御回路１ａに送られる。一方、可変分周回路２４ａにおいて、内部クロックＬＣＬＫ（ｔ１）（図９（ｅ））からクロックＬＣＬＫの４分周クロックである分周クロックＲＳＥＬＯ＜０＞が生成され、これを遅延させた遅延分周クロックＲＳＥＬＩ＜０＞で上記内部Ｒｅａｄ信号ＲＰ（ｔ０）がラッチ２２−１にラッチされ、４サイクル後の分周クロックＲＳＥＬＯ＜０＞によってラッチ２３−１に読み込まれ、信号ＲＬ（ｔ５）として入出力バッファ１４（図２）へ出力される。
【００３０】
次に、時刻ｔ０から２サイクル後の時刻ｔ２において、次のＲｅａｄコマンド”Ｒｅａｄ１”（図９（ｂ））を受け取ると、内部ＲｅａｄコマンドＲＩ（ｔ２）が発行される。このコマンドＲＩ（ｔ２）は内部クロックＰＣＬＫによってＤ型フリップフロップ２１に読み込まれ、信号ＲＰ（ｔ２）として同期化制御回路１ａに送られる。一方、可変分周回路２４ａにおいて、内部クロックＬＣＬＫ（ｔ３）（図９（ｅ））から分周クロックＲＳＥＬＯ＜２＞が生成され、これを遅延させた遅延分周クロックＲＳＥＬＩ＜２＞で上記内部Ｒｅａｄ信号ＲＰ（ｔ２）がラッチ２２−３にラッチされ、４サイクル後の分周クロックＲＳＥＬＯ＜２＞によってラッチ２３−３に読み込まれ、信号ＲＬ（ｔ７）として入出力バッファ１４（図２）へ出力される。
【００３１】
以上の結果、信号ＲＬ（ｔ５）は、内部クロックＬＣＬＫに同期し、時刻ｔ０のコマンド入力に対応してレイテンシ=５の制御のなされた信号として出力され、また、信号ＲＬ（ｔ７）は、内部クロックＬＣＬＫに同期し、時刻ｔ２のコマンド入力に対応してレイテンシ＝５の制御のなされた信号として出力される。
【００３２】
以上がこの発明の第２の実施形態の詳細である。上記実施形態によれば、前述した第１の実施形態と同様の効果を得ることができると共に、さらに、上記第１の実施形態の構成では、可変分周器の分周数によって、外部コマンドの入力タイミングが制限されが、第２の実施形態によれば、同期化制御回路１ａが外部クロックＣＫサイクル毎にＲｅａｄ状態かどうかの検出を行うことができるため、外部コマンドの入力タイミングが制限されることは無い効果が得られる。
なお、本発明の同期化制御回路は、同期化制御回路１、１ａである。また、本発明の第１のラッチ回路及び第1の保持手段は、ラッチ２２、２２−１〜２２−４である。また、また、本発明の第２のラッチ回路及び第２の保持手段は、ラッチ２３、２３−１〜２３−４である。本発明の可変分周回路は、可変分周回路２４、２４ａである。また、本発明の遅延回路は、遅延回路２５、２５−１〜２５−４である。また、本発明の分周回路部は、分周回路部２６、２６ａである。また、本発明の同期化部は、同期化部２７、２７−１〜２７−１である。また、本発明の周波数検知回路は、周波数検知回路５０である。また、本発明の第１のクロックは、内部クロックＬＣＬＫである。また、本発明の第２のクロックは、内部クロックＰＣＬＫである。また、本発明の分周クロックは、分周クロックＲＳＥＬＯ、ＲＳＥＬＯ<０>、ＲＳＥＬＯ<１>、ＲＳＥＬＯ<２>、ＲＳＥＬＯ<３>である。また、本発明の遅延分周クロックは、遅延分周クロックＲＳＥＬＩ、ＲＳＥＬＩ<０>、ＲＳＥＬＩ<１>、ＲＳＥＬＩ<２>、ＲＳＥＬＩ<３>、ＲＳＥＬＩ<３：０>である。
【産業上の利用可能性】
【００３３】
本発明は、ＳＤＲＡＭ等の半導体装置に用いられる。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１の実施形態の構成を示すブロック図である。
【図２】同実施形態が用いられるＳＤＲＡＭの構成を示すブロック図である。
【図３】同実施形態における可変分周回路２４の構成を示す回路図である。
【図４】同実施形態の動作を説明するためのタイミングチャートである。
【図５】同実施形態の別の動作例を説明するためのタイミングチャートである。
【図６】同実施形態の変形例を説明するための図である。
【図７】この発明の第２の実施形態の構成を示すブロック図である。
【図８】同実施形態における可変分周回路２４ａの構成を示す回路図である。
【図９】同実施形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３５】
１、１ａ…同期化制御回路、２２、２３、２２−１〜２２−４、２３−１〜２３−４…ラッチ、２４、２４ａ…可変分周回路、２５、２５−１〜２５−４…遅延回路、２６、２６ａ…分周回路部、２７、２７−１〜２７−１・・・同期化部、３１…ＣＬ／ＣＷＬデコーダ、５０…周波数検知回路、６１〜６３…Ｄ型フリップフロップ、７１〜７３…アンド回路。
【特許請求の範囲】
【請求項１】
設定された分周数で第１のクロックを分周して分周クロックを生成する可変分周回路と、
前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力され、該信号を前記分周クロックに同期させて出力する同期化部とを備え、
前記分周数に応じて該信号を出力するタイミングを可変とすることを特徴とする同期化制御回路。
【請求項２】
前記分周数が、外部から入力されるレイテンシによって所望の値に設定されることを特徴とする請求項１に記載の同期化制御回路。
【請求項３】
外部クロックの周波数を検知する周波数検知回路を備え、
前記分周数が、前記周波数検知回路の該検知の結果によって所望の値に設定されることを特徴とする請求項１に記載の同期化制御回路。
【請求項４】
前記分周クロックを遅延した遅延分周クロックの活性化に応じて、前記第２のクロックに同期した信号を保持する第１の保持手段と、
前記分周クロックの活性化に応じて、前記第１の保持手段の出力を保持する第２の保持手段とを有することを特徴とする請求項２又は３に記載の同期化制御回路。
【請求項５】
前記第１の保持手段が、前記分周クロックの第１のクロックパルスを遅延したクロックパルスの活性化に応じて前記保持動作を行い、
前記第２の保持手段が、前記分周クロックの前記第１のクロックパルスの次のクロックパルスの活性化に応じて前記保持動作を行なうことを特徴とする請求項４に記載の同期化制御回路。
【請求項６】
設定された分周数で第１のクロックを分周し、互いに位相の異なる２つのタイミング信号を生成する分周回路部と、
前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力される第１のラッチ回路と、
前記第１のラッチ回路と縦続接続された第２のラッチ回路とを備え、
前記分周回路部は、前記第１及び第２のラッチ回路のラッチ動作の制御端子に前記互いに位相の異なる２つのタイミング信号をそれぞれ供給し、
前記分周数に応じて前記第２のラッチ回路のラッチ動作のタイミングを制御することを特徴とする同期化制御回路。
【請求項７】
前記分周数が、外部から入力されるレイテンシによって所望の値に設定されることを特徴とする請求項６に記載の同期化制御回路。
【請求項８】
外部クロックの周波数を検知する周波数検知回路を備え、
前記分周数が、前記周波数検知回路の該検知の結果によって所望の値に設定されることを特徴とする請求項６に記載の同期化制御回路。
【請求項９】
前記第２のラッチ回路のラッチ動作のタイミングを制御することで、前記第２のラッチ回路から出力される信号の出力タイミングを制御することを特徴とする請求項７又は請求項８に記載の同期化制御回路。
【請求項１０】
前記分周回路部は、前記分周数で前記第１のクロックを分周して分周クロックを生成する可変分周回路と、
前記分周クロックを遅延し遅延分周クロックを生成する遅延回路とを備え、
前記第１のラッチ回路のラッチ動作の制御端子には、前記遅延分周クロックが前記タイミング信号として供給され、
前記第２のラッチ回路のラッチ動作の制御端子には、前記分周クロックが前記タイミング信号として供給されることを特徴とする請求項７又は請求項８に記載の同期化制御回路。
【請求項１１】
前記第１及び第２のラッチ回路を備える同期化部に、該同期化部と同一構成の複数の同期化部を並列接続し、
前記分周回路部が、互いに位相の異なる複数のタイミング信号を生成し、並列接続された前記複数の同期化部のそれぞれのラッチ回路のラッチ動作の制御端子に、前記互いに位相が異なる複数のタイミング信号をそれぞれ供給することを特徴とする請求項６から請求項１０のいずれか一項に記載の同期化制御回路。
【請求項１２】
請求項１から請求項１１のいずれか一項に記載の同期化制御回路を有することを特徴とする半導体記憶装置。
【請求項１３】
互いに位相が異なる２つのクロック間での信号の同期化を行なう同期化制御回路の制御方法であって、
相対的に位相の進んだ一方のクロックを、可変分周回路を用いて設定された分周数に分周して分周クロックを生成し、
相対的に位相の遅れた他方のクロックに同期した信号を前記分周クロックに同期させて出力し、
前記分周数を用いて前記出力のタイミングを制御することを特徴とする同期化制御回路の制御方法。
【請求項１４】
前記分周数を、外部から入力するレイテンシによって所望の値に設定することを特徴とする請求項１３に記載の同期化制御回路の制御方法。
【請求項１５】
外部クロックの周波数を検知し、該検知の結果によって前記可変回路の分周数を所望の値に設定されることを特徴とする請求項１３に記載の同期化制御回路の制御方法。
【請求項１】
設定された分周数で第１のクロックを分周して分周クロックを生成する可変分周回路と、
前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力され、該信号を前記分周クロックに同期させて出力する同期化部とを備え、
前記分周数に応じて該信号を出力するタイミングを可変とすることを特徴とする同期化制御回路。
【請求項２】
前記分周数が、外部から入力されるレイテンシによって所望の値に設定されることを特徴とする請求項１に記載の同期化制御回路。
【請求項３】
外部クロックの周波数を検知する周波数検知回路を備え、
前記分周数が、前記周波数検知回路の該検知の結果によって所望の値に設定されることを特徴とする請求項１に記載の同期化制御回路。
【請求項４】
前記分周クロックを遅延した遅延分周クロックの活性化に応じて、前記第２のクロックに同期した信号を保持する第１の保持手段と、
前記分周クロックの活性化に応じて、前記第１の保持手段の出力を保持する第２の保持手段とを有することを特徴とする請求項２又は３に記載の同期化制御回路。
【請求項５】
前記第１の保持手段が、前記分周クロックの第１のクロックパルスを遅延したクロックパルスの活性化に応じて前記保持動作を行い、
前記第２の保持手段が、前記分周クロックの前記第１のクロックパルスの次のクロックパルスの活性化に応じて前記保持動作を行なうことを特徴とする請求項４に記載の同期化制御回路。
【請求項６】
設定された分周数で第１のクロックを分周し、互いに位相の異なる２つのタイミング信号を生成する分周回路部と、
前記第１のクロックに対し位相の遅れた第２のクロックに同期した信号が入力される第１のラッチ回路と、
前記第１のラッチ回路と縦続接続された第２のラッチ回路とを備え、
前記分周回路部は、前記第１及び第２のラッチ回路のラッチ動作の制御端子に前記互いに位相の異なる２つのタイミング信号をそれぞれ供給し、
前記分周数に応じて前記第２のラッチ回路のラッチ動作のタイミングを制御することを特徴とする同期化制御回路。
【請求項７】
前記分周数が、外部から入力されるレイテンシによって所望の値に設定されることを特徴とする請求項６に記載の同期化制御回路。
【請求項８】
外部クロックの周波数を検知する周波数検知回路を備え、
前記分周数が、前記周波数検知回路の該検知の結果によって所望の値に設定されることを特徴とする請求項６に記載の同期化制御回路。
【請求項９】
前記第２のラッチ回路のラッチ動作のタイミングを制御することで、前記第２のラッチ回路から出力される信号の出力タイミングを制御することを特徴とする請求項７又は請求項８に記載の同期化制御回路。
【請求項１０】
前記分周回路部は、前記分周数で前記第１のクロックを分周して分周クロックを生成する可変分周回路と、
前記分周クロックを遅延し遅延分周クロックを生成する遅延回路とを備え、
前記第１のラッチ回路のラッチ動作の制御端子には、前記遅延分周クロックが前記タイミング信号として供給され、
前記第２のラッチ回路のラッチ動作の制御端子には、前記分周クロックが前記タイミング信号として供給されることを特徴とする請求項７又は請求項８に記載の同期化制御回路。
【請求項１１】
前記第１及び第２のラッチ回路を備える同期化部に、該同期化部と同一構成の複数の同期化部を並列接続し、
前記分周回路部が、互いに位相の異なる複数のタイミング信号を生成し、並列接続された前記複数の同期化部のそれぞれのラッチ回路のラッチ動作の制御端子に、前記互いに位相が異なる複数のタイミング信号をそれぞれ供給することを特徴とする請求項６から請求項１０のいずれか一項に記載の同期化制御回路。
【請求項１２】
請求項１から請求項１１のいずれか一項に記載の同期化制御回路を有することを特徴とする半導体記憶装置。
【請求項１３】
互いに位相が異なる２つのクロック間での信号の同期化を行なう同期化制御回路の制御方法であって、
相対的に位相の進んだ一方のクロックを、可変分周回路を用いて設定された分周数に分周して分周クロックを生成し、
相対的に位相の遅れた他方のクロックに同期した信号を前記分周クロックに同期させて出力し、
前記分周数を用いて前記出力のタイミングを制御することを特徴とする同期化制御回路の制御方法。
【請求項１４】
前記分周数を、外部から入力するレイテンシによって所望の値に設定することを特徴とする請求項１３に記載の同期化制御回路の制御方法。
【請求項１５】
外部クロックの周波数を検知し、該検知の結果によって前記可変回路の分周数を所望の値に設定されることを特徴とする請求項１３に記載の同期化制御回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−５６８８８（Ｐ２０１０−５６８８８Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００８−２１９７４４（Ｐ２００８−２１９７４４）
【出願日】平成２０年８月２８日（２００８．８．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２０年８月２８日（２００８．８．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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