周波数検出回路
【課題】回路構成が簡単で、省電力化および小面積化を図りながら、確実に周波数を検出することが可能な周波数検出回路を提供する。
【解決手段】入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と抵抗素子とを直列に接続し、電源電圧を前記スイッチトキャパシタ回路の等価抵抗と抵抗素子の抵抗とで分圧し、その分圧された電圧をシュミット回路に入力する。シュミット回路は、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力する。これにより、入力クロック信号の周波数に応じて高電位信号または低電位信号が出力され、周波数を検出することができる。
【解決手段】入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と抵抗素子とを直列に接続し、電源電圧を前記スイッチトキャパシタ回路の等価抵抗と抵抗素子の抵抗とで分圧し、その分圧された電圧をシュミット回路に入力する。シュミット回路は、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力する。これにより、入力クロック信号の周波数に応じて高電位信号または低電位信号が出力され、周波数を検出することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本願発明は、周波数検出回路、例えばスタンバイ端子の無いLSIのスリーブ回路等に好適に使用されるものであって、入力クロック信号の周波数が予め設定された周波数より高い場合にハイレベル信号、低い場合にローレベル信号を出力するように構成された周波数検出回路に関する。
【背景技術】
【0002】
例えばスタンバイ端子の無いLSIのスリーブ回路では、入力クロック信号が所定の低周波数(例えば1KHz)の場合にはローレベル信号を出力し、所定の高周波数(例えば2MHz)の場合にはハイレベル信号を出力して、電子回路のスタンバイ制御を行うことがある。従来、このように入力クロック信号の周波数を検出する方法として、F-Vコンバータ(F requency to Voltage Converter)を用いてその出力をコンパレートする方法が既知である。
【0003】
この種の従来のF-Vコンバータを用いて周波数を検出する回路としては、演算増幅器を用いたものが既知である。
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、この種の従来のF-Vコンバータを用いて周波数を検出する回路は、上述のとおり、演算増幅器を用いたものであり、回路構成が複雑なものとなり、消費電力も大きく、装置の大型化を招くという難を有するものであった。
【0005】
本願発明は、上記従来技術の問題点に鑑み、比較的簡単な構成で小型化を図ることが出来ると共に省電力化を図ることができ、しかも確実に入力クロック信号の周波数を検出することが可能な周波数検出回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
而して、本願発明に係る周波数検出回路は、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、通常の抵抗素子とを用いて、基準電圧としての電源電圧を分圧し、その分圧電位に応じて高電位信号または低電位信号を出力させることにより、前記入力クロック信号が所定のしきい値周波数を超えるか否かを検出するようにしたものである。
本願発明の一実施形態に係る周波数検出回路によれば、
一端に電源電圧が印加され、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、
一端が前記スイッチトキャパシタ回路の他端に接続され、他端が接地された抵抗素子と、
前記スイッチトキャパシタ回路と前記抵抗素子とで分圧された前記電源電圧の分圧電位を検出し、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力するようになされた分圧電位検出回路と
を備え、
前記入力クロック信号の周波数がしきい値周波数を超えると前記分圧電位検出回路が高電位信号を出力し、しきい値周波数未満であると前記分圧電位検出回路が低電位信号を出力するように構成されている。
上記回路において、検出すべき入力クロック信号の周波数がしきい値周波数付近にある場合においては、出力のばたつきを防止するために前記分圧電位検出回路としてシュミット回路を採用することが望ましい。また、一端が前記スイッチトキャパシタ回路と前記抵抗素子との接続点に接続され、他端が接地された、平滑コンデンサを備えていることが望ましい。
前記スイッチトキャパシタ回路としては、
前記電源電圧がソース端子に入力され、前記クロックジェネレータにより生成された2種類のクロック信号の一方がゲート端子に入力されるものとなされた第1MOSトランジスタと、
前記第1MOSトランジスタのドレイン端子がソース端子に接続され、前記2種類の制御信号の他方がゲート端子に入力されるものとなされた第2MOSトランジスタと、
前記1MOSトランジスタのドレイン端子と第2MOSトランジスタのソース端子との接続点に一端が接続され、他端が接地されたコンデンサと
を備えたものが好適に使用しうる。
【発明の効果】
【0007】
本願発明に係る周波数検出回路よれば、従来のように演算増幅器を使用することなく、スイッチトキャパシタ回路、抵抗素子及び分圧電位検出回路とで構成することができるため、構成の簡素化を図ることができ、ひいては小面積化を図ることが可能となる。またスイッチトキャパシタ抵抗を高抵抗に設定することで消費電流を少なくすることができる。また、分圧電位検出回路としてシュミット回路を用いると、検出すべき入力クロック信号の周波数が、しきい値周波数付近であっても出力にばたつきが生ずることなく、入力信号の周波数に応じてハイレベルまたはローレベルの出力信号を安定して出力することができる。
【発明を実施するための最良の形態】
【0008】
図1に、本発明の一実施形態に係る周波数検出回路10の概略ブロック図を示す。この周波数検出回路10は、クロックジェネレータ1と、スイッチトキャパシタ回路2と、抵抗素子3と、コンデンサ4と、シュミット回路5とで構成されている。もとより、この発明は、ここに記載の実施形態に限定されるものではなく、本発明の趣旨の範囲内であれば、任意に構成を変更することができるものである。
【0009】
前記スイッチトキャパシタ回路2の一端には電源端子が接続され、基準電位としての電源電圧AVDDが印加され、他端には前記抵抗素子3の一端が接続されている。同抵抗素子3の他端は接地されている。従って、スイッチトキャパシタ回路2の等価抵抗Rsと抵抗素子3の抵抗Rは直列に接続されて、電源電圧AVDDがスイッチトキャパシタ回路2の等価抵抗Rsと抵抗素子3の抵抗Rとで分圧されるようになされている。
【0010】
前記スイッチトキャパシタ回路2には、クロックジェネレータ1が接続されている。このクロックジェネレータ1は、その入力端子INに入力されたクロック信号Sから、周期が互いに逆相であり非オーバーラップ期間を持つ所定の制御信号CK1BおよびCK2Bを生成し、これら両制御信号CK1BおよびCK2Bを前記スイッチトキャパシタ回路2に出力するようになされている。
【0011】
前記抵抗素子3の両端には、平滑コンデンサ4が接続されている。このコンデンサ4は、抵抗素子3の両端に表れる分圧された電圧を平滑化するためのものである。
【0012】
前記スイッチトキャパシタ回路2と前記抵抗素子3との接続点Aには、前記シュミット回路5の入力端子が接続され、シュミット回路5に前記分圧電圧が印加されるようになされている。このシュミット回路5は、図4および図5に示すように、前記分圧電圧が所定のしきい値電圧Vthを越えた場合には(図4の(1)ご参照)、ハイレベル信号Hを出力し(図5の(1)ご参照)、逆にしきい値電圧Vthを下回る場合には(図4の(2)ご参照)、ローレベル信号Lを出力する(図5の(2)ご参照)ものである。
【0013】
ここで、前記スイッチトキャパシタ回路2は、コンデンサと電子スイッチ(MOSトランジスタ)とで構成され、制御信号により擬似的に抵抗器の性質を実現する電子回路であり、原理的には電力を消費しないものである。図6にスイッチトキャパシタ回路の原理図を示す。同図に示されているとおり、スイッチトキャパシタ回路は、コンデンサCsの左側の充電側(入力側)に電子スイッチSW1(例えばMOSトランジスタ)が接続され、右側の放電側(出力側)に電子スイッチSW2(例えばMOSトランジスタ)が接続されたものであり、図7に示すような周期が互いに逆相であり非オーバーラップ期間を持つ制御信号CK1BおよびCK2Bによって、充電側スイッチSW1および放電側スイッチSW2のオン・オフが制御されるものである。例えば図7に示すタイミングAでは、充電側スイッチSW1がオン、放電側スイッチSW2がオフとなってコンデンサCsが充電され、タイミングBでは、充電側スイッチSW1がオフ、放電側スイッチSW2がオンとなってコンデンサCsが放電される。このときのスイッチング周波数、すなわち入力クロック信号の周波数をfとすると、このスイッチトキャパシタ回路2の等価抵抗値Rsは、Rs=1/fCsで求められる。このようにスイッチトキャパシタ回路2は、入力クロック信号Sの周波数fに応じた抵抗値Rsを生成する抵抗器として機能する。
【0014】
而して、図1に示す周波数検出回路10において、クロックジェネレータ1に所定周波数のクロック信号Sが入力されると、クロックジェネレータ1は、その入力クロック信号Sから、周期が互いに逆相であり非オーバーラップ期間を持つ制御信号CK1BおよびCK2Bを生成する。そしてこれら制御信号CK1BおよびCK2Bは、スイッチトキャパシタ回路2に入力される。するとスイッチトキャパシタ回路2は、入力された制御信号CK1BおよびCK2Bの周波数fに応じた等価抵抗値Rsを示す。従って、スイッチトキャパシタ回路2と抵抗素子3との接続点Aには、スイッチトキャパシタ回路2の等価抵抗Rsと抵抗素子3の抵抗値Rとで分圧された分圧電圧VAが表れ、コンデンサ4で平滑化される。もしこの分圧電圧VAが、シュミット回路5のしきい値電圧Vthよりも高いと(図4の電圧波形(1)参照)、シュミット回路5は、ハイレベル信号H(図5の信号(1)参照)を出力する。一方、前記分圧電圧VAが、シュミット回路5のしきい値電圧Vthよりも低いと(図4の電圧波形(2)参照)、シュミット回路5は、ローレベル信号L(図5の信号(2)参照)を出力する。
【0015】
このようにこの実施例に係る周波数検出回路10では、入力クロック信号Sの周波数fが所定値を超える場合には、ハイレベル信号Hが出力され、所定値を下回る場合にはローレベル信号Lが出力される。従って、この周波数検出回路10によれば、入力クロック信号の周波数を検出することができる。
【0016】
ところで、入力クロック信号Sの周波数fがしきい値周波数に近い場合には、前記スイッチトキャパシタ回路2と抵抗素子3との接続点における分圧電圧VAがノコギリ波形であるためしきい値電圧Vth付近で上下してしまい、そのために例えばインバータを用いた検出回路では、出力にばたつきが発生するという問題がある。そこで、この発明に係る実施例においては、その検出回路として、上述したとおり、シュミット回路5を採用することにより、そのヒステリシス特性によりしきい値電圧Vth付近での不安定な動作を防止するようにしたものである。
【0017】
ここで、前記シュミット回路5のしきい値電圧Vtshが決まっている場合、しきい値電圧Vtshは、以下の式(1)で表される。
Vtsh=R・(Rs+R)・AVDD ・・・(1)
但し、Rは抵抗素子3の抵抗値、Rsはスイッチトキャパシタ回路の等価抵抗値、AVCCは電源電圧である。
【0018】
従って、前記スイッチドキャパシタ回路2の等価抵抗Rsは、上記式(1)を変形することにより、以下の式(2)で表される。
【0019】
Rs=(AVDD/Vtsh―1)・R ・・・(2)
また、前記シュミット回路5のしきい値周波数ftは、以下の式(3)で定まる。
【0020】
ft=1/Rs・Cs
但し、Csは、スイッチトキャパシタ回路の容量である。
【0021】
次に、本件実施形態に係る周波数検出回路10の具体的例を図8に示す。図8に示す回路において、参照符号1はクロックジェネレータ、2はスイッチトキャパシタ回路、3は抵抗素子、4は平滑コンデンサ、5はシュミット回路を示し、符号6はバッファ回路を示す。
【0022】
このスイッチトキャパシタ回路2は、同図に示すように、第1MOSトランジスタ2Aと第2MOSトランジスタ2Bとが直列に接続されると共に、両トランジスタ2A、2Bの接続点にコンデンサCsの一端が接続されている。第1MOSトランジスタ2Aのソース端子には電源端子AVCCが接続され、前記コンデンサCsの他端は接地端子AVSSに接続されている。一方、前記クロックジェネレータ1には、所定周波数のクロック信号CLKが入力される。このクロックジェネレータ1は、入力クロック信号CLKから周期が互いに逆相であり非オーバーラップ期間を持つ第1制御信号CK1Bおよび第2制御信号CK2Bを出力するように構成されている。前記第1制御信号CK1Bは、前記第1MOSトランジスタ2Aのゲートに入力される一方、前記第2制御信号CK2Bは前記第2制御MOSトランジスタ2Bのゲートに入力されるものとなされている。従って、前記第1MOSトランジスタ2Aおよび前記第2MOSトランジスタ2Bは、前記第1制御信号CK1Bおよび第2制御信号CK2Bによりそれぞれ制御される。
前記第2MOSトランジスタ2Bのドレインと、前記コンデンサCsの他端すなわち接地端子AVSSとの間には平滑コンデンサ(CH)4が接続されている。
【0023】
上記平滑コンデンサ(CH)4の両端には、抵抗素子(RH)3が接続されている。この抵抗素子3とスイッチトキャパシタ回路2の等価抵抗Rsとが電源電圧を分圧するようになされている。分圧された電源電圧はシュミット回路5に入力される。シュミット回路5の出力端には、既知のバッファ回路6が接続されている。
【0024】
而して、この回路においては、前記クロックジェネレータ1に入力された人力クロック信号CLKの周波数に応じてスイッチトキャパシタ回路2の等価抵抗値Rsが定まる。従って、電源電圧は、入力クロック信号CLKの周波数で定まるスイッチトキャパシタ回路2の等価抵抗値Rsと抵抗素子3の抵抗値RHとで分圧される。そして、その分圧電圧はコンデンサ4で平滑されてシュミット回路5に入力される。シュミット回路5では、その入力された分圧電圧が所定のしきい値電圧よりも高いとハイレベル信号Hを出力し、しきい値電圧よりも低いとローレベル信号Lを出力するものとなされている。従って、この回路によれば、非常に簡単な構成でありながら、入力クロック信号CLKの周波数が所定値よりも高いか低いかを容易かつ確実に検出することができる。
【0025】
上記実施例に係る回路において電源電圧を1.8Vとして作動させた場合、作動電流は約25μAであり、従って消費電力は45μWであった。電源電圧12V、作動電流3.5mA、消費電力42mWの従来汎用されている周波数検出器と較べて、非常に省電力化が図られていることが確認できた。また回路占有面積についても、従来品の30%弱に抑えることができた。
【0026】
上記実施例に係る回路において、シュミット回路5のしきい値周波数を470kHzに設定し、入力クロック信号CLKの周波数を200kHzおよび1MHzとしたときにおける、分圧電圧の波形(TESTSCOUT端子から取り出した波形)および出力電圧の波形(STOUT端子から取り出した波形)を調べた。その結果を、図9および図10にそれぞれ示す。いずれの周波数の場合も、分圧電圧の波形はノコギリ歯状であったが、入力クロック信号CLKが200kHzの場合には出力はほぼ0Vで一定値のローレベル信号Lとなり、1MHzの場合には出力はほぼ1.8Vで一定値のハイレベル信号Hとなった。
【0027】
次ぎに、シュミット回路5の効果を確認するために実験を行った。シュミット回路が無い場合、前述したとおり、しきい値周波数付近で出力が不安定となり出力信号がハイレベルHとローレベルLとを交互に繰り返すばたつき現象が発生する。このばたつき現象はシュミット回路により解消することができる。上記実施例に係る回路において、シュミット回路5のしきい値周波数が470kHzの場合において、周波数が460kHzおよび470kHz入力クロック信号CLKを入力して出力を調べた。その結果を図11および図12にそれぞれ示す。この結果から明らかなとおり、入力クロック信号CLKが460kHzの場合には出力はほぼ0Vで一定値のローレベル信号Lとなり、470kHzの場合には出力はほぼ1.8Vで一定値のハイレベル信号Hとなり、出力のばたつきがないことが確認できた。従って、検出すべき入力クロック信号の周波数がしきい値周波数に近い場合には、シュミット回路を採用することにより、安定して周波数を検出することができる。
【図面の簡単な説明】
【0028】
【図1】本発明に係る実施形態の周波数検出回路の概略ブロック図である。
【図2】入力クロック信号(高周波)の波形図である。
【図3】入力クロック信号(低周波)の波形図である。
【図4】シュミット回路の入力端の信号の波形図である。
【図5】シュミット回路の出力端の信号の波形図である。
【図6】スイッチトキャパシタ回路の原理説明図である。
【図7】クロックジェネレータの出力信号(制御信号)の波形図である。
【図8】本発明の具体的な実施例に係る周波数検出回路の回路図である
【図9】入力信号の周波数が200kHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図10】入力信号の周波数が1MHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図11】シュミット回路のしきい値周波数が470kHzである場合において入力信号の周波数が460kHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図12】シュミット回路のしきい値周波数が470kHzである場合において入力信号の周波数が470kHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【符号の説明】
【0029】
1 クロックジェネレータ、2 スイッチトキャパシタ回路、 3 抵抗素子、4 平滑コンデンサ、5 シュミット回路
【技術分野】
【0001】
本願発明は、周波数検出回路、例えばスタンバイ端子の無いLSIのスリーブ回路等に好適に使用されるものであって、入力クロック信号の周波数が予め設定された周波数より高い場合にハイレベル信号、低い場合にローレベル信号を出力するように構成された周波数検出回路に関する。
【背景技術】
【0002】
例えばスタンバイ端子の無いLSIのスリーブ回路では、入力クロック信号が所定の低周波数(例えば1KHz)の場合にはローレベル信号を出力し、所定の高周波数(例えば2MHz)の場合にはハイレベル信号を出力して、電子回路のスタンバイ制御を行うことがある。従来、このように入力クロック信号の周波数を検出する方法として、F-Vコンバータ(F requency to Voltage Converter)を用いてその出力をコンパレートする方法が既知である。
【0003】
この種の従来のF-Vコンバータを用いて周波数を検出する回路としては、演算増幅器を用いたものが既知である。
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、この種の従来のF-Vコンバータを用いて周波数を検出する回路は、上述のとおり、演算増幅器を用いたものであり、回路構成が複雑なものとなり、消費電力も大きく、装置の大型化を招くという難を有するものであった。
【0005】
本願発明は、上記従来技術の問題点に鑑み、比較的簡単な構成で小型化を図ることが出来ると共に省電力化を図ることができ、しかも確実に入力クロック信号の周波数を検出することが可能な周波数検出回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
而して、本願発明に係る周波数検出回路は、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、通常の抵抗素子とを用いて、基準電圧としての電源電圧を分圧し、その分圧電位に応じて高電位信号または低電位信号を出力させることにより、前記入力クロック信号が所定のしきい値周波数を超えるか否かを検出するようにしたものである。
本願発明の一実施形態に係る周波数検出回路によれば、
一端に電源電圧が印加され、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、
一端が前記スイッチトキャパシタ回路の他端に接続され、他端が接地された抵抗素子と、
前記スイッチトキャパシタ回路と前記抵抗素子とで分圧された前記電源電圧の分圧電位を検出し、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力するようになされた分圧電位検出回路と
を備え、
前記入力クロック信号の周波数がしきい値周波数を超えると前記分圧電位検出回路が高電位信号を出力し、しきい値周波数未満であると前記分圧電位検出回路が低電位信号を出力するように構成されている。
上記回路において、検出すべき入力クロック信号の周波数がしきい値周波数付近にある場合においては、出力のばたつきを防止するために前記分圧電位検出回路としてシュミット回路を採用することが望ましい。また、一端が前記スイッチトキャパシタ回路と前記抵抗素子との接続点に接続され、他端が接地された、平滑コンデンサを備えていることが望ましい。
前記スイッチトキャパシタ回路としては、
前記電源電圧がソース端子に入力され、前記クロックジェネレータにより生成された2種類のクロック信号の一方がゲート端子に入力されるものとなされた第1MOSトランジスタと、
前記第1MOSトランジスタのドレイン端子がソース端子に接続され、前記2種類の制御信号の他方がゲート端子に入力されるものとなされた第2MOSトランジスタと、
前記1MOSトランジスタのドレイン端子と第2MOSトランジスタのソース端子との接続点に一端が接続され、他端が接地されたコンデンサと
を備えたものが好適に使用しうる。
【発明の効果】
【0007】
本願発明に係る周波数検出回路よれば、従来のように演算増幅器を使用することなく、スイッチトキャパシタ回路、抵抗素子及び分圧電位検出回路とで構成することができるため、構成の簡素化を図ることができ、ひいては小面積化を図ることが可能となる。またスイッチトキャパシタ抵抗を高抵抗に設定することで消費電流を少なくすることができる。また、分圧電位検出回路としてシュミット回路を用いると、検出すべき入力クロック信号の周波数が、しきい値周波数付近であっても出力にばたつきが生ずることなく、入力信号の周波数に応じてハイレベルまたはローレベルの出力信号を安定して出力することができる。
【発明を実施するための最良の形態】
【0008】
図1に、本発明の一実施形態に係る周波数検出回路10の概略ブロック図を示す。この周波数検出回路10は、クロックジェネレータ1と、スイッチトキャパシタ回路2と、抵抗素子3と、コンデンサ4と、シュミット回路5とで構成されている。もとより、この発明は、ここに記載の実施形態に限定されるものではなく、本発明の趣旨の範囲内であれば、任意に構成を変更することができるものである。
【0009】
前記スイッチトキャパシタ回路2の一端には電源端子が接続され、基準電位としての電源電圧AVDDが印加され、他端には前記抵抗素子3の一端が接続されている。同抵抗素子3の他端は接地されている。従って、スイッチトキャパシタ回路2の等価抵抗Rsと抵抗素子3の抵抗Rは直列に接続されて、電源電圧AVDDがスイッチトキャパシタ回路2の等価抵抗Rsと抵抗素子3の抵抗Rとで分圧されるようになされている。
【0010】
前記スイッチトキャパシタ回路2には、クロックジェネレータ1が接続されている。このクロックジェネレータ1は、その入力端子INに入力されたクロック信号Sから、周期が互いに逆相であり非オーバーラップ期間を持つ所定の制御信号CK1BおよびCK2Bを生成し、これら両制御信号CK1BおよびCK2Bを前記スイッチトキャパシタ回路2に出力するようになされている。
【0011】
前記抵抗素子3の両端には、平滑コンデンサ4が接続されている。このコンデンサ4は、抵抗素子3の両端に表れる分圧された電圧を平滑化するためのものである。
【0012】
前記スイッチトキャパシタ回路2と前記抵抗素子3との接続点Aには、前記シュミット回路5の入力端子が接続され、シュミット回路5に前記分圧電圧が印加されるようになされている。このシュミット回路5は、図4および図5に示すように、前記分圧電圧が所定のしきい値電圧Vthを越えた場合には(図4の(1)ご参照)、ハイレベル信号Hを出力し(図5の(1)ご参照)、逆にしきい値電圧Vthを下回る場合には(図4の(2)ご参照)、ローレベル信号Lを出力する(図5の(2)ご参照)ものである。
【0013】
ここで、前記スイッチトキャパシタ回路2は、コンデンサと電子スイッチ(MOSトランジスタ)とで構成され、制御信号により擬似的に抵抗器の性質を実現する電子回路であり、原理的には電力を消費しないものである。図6にスイッチトキャパシタ回路の原理図を示す。同図に示されているとおり、スイッチトキャパシタ回路は、コンデンサCsの左側の充電側(入力側)に電子スイッチSW1(例えばMOSトランジスタ)が接続され、右側の放電側(出力側)に電子スイッチSW2(例えばMOSトランジスタ)が接続されたものであり、図7に示すような周期が互いに逆相であり非オーバーラップ期間を持つ制御信号CK1BおよびCK2Bによって、充電側スイッチSW1および放電側スイッチSW2のオン・オフが制御されるものである。例えば図7に示すタイミングAでは、充電側スイッチSW1がオン、放電側スイッチSW2がオフとなってコンデンサCsが充電され、タイミングBでは、充電側スイッチSW1がオフ、放電側スイッチSW2がオンとなってコンデンサCsが放電される。このときのスイッチング周波数、すなわち入力クロック信号の周波数をfとすると、このスイッチトキャパシタ回路2の等価抵抗値Rsは、Rs=1/fCsで求められる。このようにスイッチトキャパシタ回路2は、入力クロック信号Sの周波数fに応じた抵抗値Rsを生成する抵抗器として機能する。
【0014】
而して、図1に示す周波数検出回路10において、クロックジェネレータ1に所定周波数のクロック信号Sが入力されると、クロックジェネレータ1は、その入力クロック信号Sから、周期が互いに逆相であり非オーバーラップ期間を持つ制御信号CK1BおよびCK2Bを生成する。そしてこれら制御信号CK1BおよびCK2Bは、スイッチトキャパシタ回路2に入力される。するとスイッチトキャパシタ回路2は、入力された制御信号CK1BおよびCK2Bの周波数fに応じた等価抵抗値Rsを示す。従って、スイッチトキャパシタ回路2と抵抗素子3との接続点Aには、スイッチトキャパシタ回路2の等価抵抗Rsと抵抗素子3の抵抗値Rとで分圧された分圧電圧VAが表れ、コンデンサ4で平滑化される。もしこの分圧電圧VAが、シュミット回路5のしきい値電圧Vthよりも高いと(図4の電圧波形(1)参照)、シュミット回路5は、ハイレベル信号H(図5の信号(1)参照)を出力する。一方、前記分圧電圧VAが、シュミット回路5のしきい値電圧Vthよりも低いと(図4の電圧波形(2)参照)、シュミット回路5は、ローレベル信号L(図5の信号(2)参照)を出力する。
【0015】
このようにこの実施例に係る周波数検出回路10では、入力クロック信号Sの周波数fが所定値を超える場合には、ハイレベル信号Hが出力され、所定値を下回る場合にはローレベル信号Lが出力される。従って、この周波数検出回路10によれば、入力クロック信号の周波数を検出することができる。
【0016】
ところで、入力クロック信号Sの周波数fがしきい値周波数に近い場合には、前記スイッチトキャパシタ回路2と抵抗素子3との接続点における分圧電圧VAがノコギリ波形であるためしきい値電圧Vth付近で上下してしまい、そのために例えばインバータを用いた検出回路では、出力にばたつきが発生するという問題がある。そこで、この発明に係る実施例においては、その検出回路として、上述したとおり、シュミット回路5を採用することにより、そのヒステリシス特性によりしきい値電圧Vth付近での不安定な動作を防止するようにしたものである。
【0017】
ここで、前記シュミット回路5のしきい値電圧Vtshが決まっている場合、しきい値電圧Vtshは、以下の式(1)で表される。
Vtsh=R・(Rs+R)・AVDD ・・・(1)
但し、Rは抵抗素子3の抵抗値、Rsはスイッチトキャパシタ回路の等価抵抗値、AVCCは電源電圧である。
【0018】
従って、前記スイッチドキャパシタ回路2の等価抵抗Rsは、上記式(1)を変形することにより、以下の式(2)で表される。
【0019】
Rs=(AVDD/Vtsh―1)・R ・・・(2)
また、前記シュミット回路5のしきい値周波数ftは、以下の式(3)で定まる。
【0020】
ft=1/Rs・Cs
但し、Csは、スイッチトキャパシタ回路の容量である。
【0021】
次に、本件実施形態に係る周波数検出回路10の具体的例を図8に示す。図8に示す回路において、参照符号1はクロックジェネレータ、2はスイッチトキャパシタ回路、3は抵抗素子、4は平滑コンデンサ、5はシュミット回路を示し、符号6はバッファ回路を示す。
【0022】
このスイッチトキャパシタ回路2は、同図に示すように、第1MOSトランジスタ2Aと第2MOSトランジスタ2Bとが直列に接続されると共に、両トランジスタ2A、2Bの接続点にコンデンサCsの一端が接続されている。第1MOSトランジスタ2Aのソース端子には電源端子AVCCが接続され、前記コンデンサCsの他端は接地端子AVSSに接続されている。一方、前記クロックジェネレータ1には、所定周波数のクロック信号CLKが入力される。このクロックジェネレータ1は、入力クロック信号CLKから周期が互いに逆相であり非オーバーラップ期間を持つ第1制御信号CK1Bおよび第2制御信号CK2Bを出力するように構成されている。前記第1制御信号CK1Bは、前記第1MOSトランジスタ2Aのゲートに入力される一方、前記第2制御信号CK2Bは前記第2制御MOSトランジスタ2Bのゲートに入力されるものとなされている。従って、前記第1MOSトランジスタ2Aおよび前記第2MOSトランジスタ2Bは、前記第1制御信号CK1Bおよび第2制御信号CK2Bによりそれぞれ制御される。
前記第2MOSトランジスタ2Bのドレインと、前記コンデンサCsの他端すなわち接地端子AVSSとの間には平滑コンデンサ(CH)4が接続されている。
【0023】
上記平滑コンデンサ(CH)4の両端には、抵抗素子(RH)3が接続されている。この抵抗素子3とスイッチトキャパシタ回路2の等価抵抗Rsとが電源電圧を分圧するようになされている。分圧された電源電圧はシュミット回路5に入力される。シュミット回路5の出力端には、既知のバッファ回路6が接続されている。
【0024】
而して、この回路においては、前記クロックジェネレータ1に入力された人力クロック信号CLKの周波数に応じてスイッチトキャパシタ回路2の等価抵抗値Rsが定まる。従って、電源電圧は、入力クロック信号CLKの周波数で定まるスイッチトキャパシタ回路2の等価抵抗値Rsと抵抗素子3の抵抗値RHとで分圧される。そして、その分圧電圧はコンデンサ4で平滑されてシュミット回路5に入力される。シュミット回路5では、その入力された分圧電圧が所定のしきい値電圧よりも高いとハイレベル信号Hを出力し、しきい値電圧よりも低いとローレベル信号Lを出力するものとなされている。従って、この回路によれば、非常に簡単な構成でありながら、入力クロック信号CLKの周波数が所定値よりも高いか低いかを容易かつ確実に検出することができる。
【0025】
上記実施例に係る回路において電源電圧を1.8Vとして作動させた場合、作動電流は約25μAであり、従って消費電力は45μWであった。電源電圧12V、作動電流3.5mA、消費電力42mWの従来汎用されている周波数検出器と較べて、非常に省電力化が図られていることが確認できた。また回路占有面積についても、従来品の30%弱に抑えることができた。
【0026】
上記実施例に係る回路において、シュミット回路5のしきい値周波数を470kHzに設定し、入力クロック信号CLKの周波数を200kHzおよび1MHzとしたときにおける、分圧電圧の波形(TESTSCOUT端子から取り出した波形)および出力電圧の波形(STOUT端子から取り出した波形)を調べた。その結果を、図9および図10にそれぞれ示す。いずれの周波数の場合も、分圧電圧の波形はノコギリ歯状であったが、入力クロック信号CLKが200kHzの場合には出力はほぼ0Vで一定値のローレベル信号Lとなり、1MHzの場合には出力はほぼ1.8Vで一定値のハイレベル信号Hとなった。
【0027】
次ぎに、シュミット回路5の効果を確認するために実験を行った。シュミット回路が無い場合、前述したとおり、しきい値周波数付近で出力が不安定となり出力信号がハイレベルHとローレベルLとを交互に繰り返すばたつき現象が発生する。このばたつき現象はシュミット回路により解消することができる。上記実施例に係る回路において、シュミット回路5のしきい値周波数が470kHzの場合において、周波数が460kHzおよび470kHz入力クロック信号CLKを入力して出力を調べた。その結果を図11および図12にそれぞれ示す。この結果から明らかなとおり、入力クロック信号CLKが460kHzの場合には出力はほぼ0Vで一定値のローレベル信号Lとなり、470kHzの場合には出力はほぼ1.8Vで一定値のハイレベル信号Hとなり、出力のばたつきがないことが確認できた。従って、検出すべき入力クロック信号の周波数がしきい値周波数に近い場合には、シュミット回路を採用することにより、安定して周波数を検出することができる。
【図面の簡単な説明】
【0028】
【図1】本発明に係る実施形態の周波数検出回路の概略ブロック図である。
【図2】入力クロック信号(高周波)の波形図である。
【図3】入力クロック信号(低周波)の波形図である。
【図4】シュミット回路の入力端の信号の波形図である。
【図5】シュミット回路の出力端の信号の波形図である。
【図6】スイッチトキャパシタ回路の原理説明図である。
【図7】クロックジェネレータの出力信号(制御信号)の波形図である。
【図8】本発明の具体的な実施例に係る周波数検出回路の回路図である
【図9】入力信号の周波数が200kHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図10】入力信号の周波数が1MHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図11】シュミット回路のしきい値周波数が470kHzである場合において入力信号の周波数が460kHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【図12】シュミット回路のしきい値周波数が470kHzである場合において入力信号の周波数が470kHzである場合における上記実施例に係る周波数検出回路における、入力クロック信号、分圧電位および出力信号の波形図である。
【符号の説明】
【0029】
1 クロックジェネレータ、2 スイッチトキャパシタ回路、 3 抵抗素子、4 平滑コンデンサ、5 シュミット回路
【特許請求の範囲】
【請求項1】
一端に電源電圧が印加され、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、
一端が前記スイッチトキャパシタ回路の他端に接続され、他端が接地された抵抗素子と、
前記スイッチトキャパシタ回路と前記抵抗素子とで分圧された前記電源電圧の分圧電位を検出し、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力するようになされた分圧電位検出回路と
を備え、
前記入力クロック信号の周波数がしきい値周波数を超えると前記分圧電位検出回路が高電位信号を出力し、しきい値周波数未満であると前記分圧電位検出回路が低電位信号を出力するように構成されていることを特徴とする周波数検出回路。
【請求項2】
前記分圧電位検出回路は、シュミット回路である、請求項1に記載の周波数検出回路。
【請求項3】
更に、一端が前記スイッチトキャパシタ回路と前記抵抗素子との接続点に接続され、他端が接地された、平滑コンデンサを備えている、請求項1又は2に記載の周波数検出回路。
【請求項4】
更に、前記入力クロック信号が入力され、その入力クロック信号から互いに逆相であり非オーバーラップ期間をもつ2種類の制御信号を生成し、該制御信号を前記スイッチトキャパシタ回路に出力するものとなされたクロックジェネレータを備えている、請求項1ないし3のいずれか1に記載の周波数検出回路。
【請求項5】
前記スイッチトキャパシタ回路は、
前記電源電圧がソース端子に入力され、前記2種類のクロック信号の一方がゲート端子に入力されるものとなされた第1MOSトランジスタと、
前記第1MOSトランジスタのドレイン端子がソース端子に接続され、前記2種類の制御信号の他方がゲート端子に入力されるものとなされた第2MOSトランジスタと、
前記1MOSトランジスタのドレイン端子と第2MOSトランジスタのソース端子との接続点に一端が接続され、他端が接地されたコンデンサと
を備えている、請求項1ないし4のいずれか1に記載の周波数検出回路。
【請求項6】
入力クロック信号が入力され、該入力クロック信号の周波数に応じて等価抵抗が変更するように制御されるスイッチトキャパシタ回路ユニットと、
前記スイッチトキャパシタ回路ユニットと接地端との間に接続され、前記スイッチトキャパシタ回路ユニットの等価抵抗とで基準電位を分圧するようになされた抵抗素子と、
前記抵抗素子に並列に接続された平滑コンデンサと、
前記スイッチトキャパシタ回路の等価抵抗と前記抵抗素子の抵抗とで分圧された基準電圧の分圧電位が入力され、入力された分圧電位に応じて高電位信号又は低電位信号を出力するようになされたシュミット回路と、
を備え、
前記入力クロック信号の周波数が所定のしきい値周波数を超えると前記シュミット回路が高電位信号を出力し、しきい値周波数未満であると前記シュミット回路が低電位信号が出力するように構成されていることを特徴とする周波数検出回路。
【請求項7】
前記スイッチトキャパシタ回路ユニットは、
前記入力クロック信号が入力され、その入力クロック信号から互いに逆相となる2種類の制御信号を生成するクロックジェネレータと、
前記制御信号により、前記入力クロック信号の周波数に応じて等価抵抗が変更するように制御されるスイッチトキャパシタ回路と
を備えたものである、請求項6に記載の周波数検出回路。
【請求項8】
前記スイッチトキャパシタ回路は、
前記基準電圧がソース端子に入力され、前記2種類の制御信号の一方がゲート端子に入力されるものとなされた第1MOSトランジスタと、
前記第1MOSトランジスタのドレイン端子がソース端子に接続され、前記2種類の制御信号の他方がゲート端子に入力されるものとなされた第2MOSトランジスタと、
一端が前記1MOSトランジスタのドレイン端子と第2MOSトランジスタのソース端子との接続点に接続され、他端が接地されたコンデンサと
を備えたものである、請求項7に記載の周波数検出回路。
【請求項1】
一端に電源電圧が印加され、入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と、
一端が前記スイッチトキャパシタ回路の他端に接続され、他端が接地された抵抗素子と、
前記スイッチトキャパシタ回路と前記抵抗素子とで分圧された前記電源電圧の分圧電位を検出し、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力するようになされた分圧電位検出回路と
を備え、
前記入力クロック信号の周波数がしきい値周波数を超えると前記分圧電位検出回路が高電位信号を出力し、しきい値周波数未満であると前記分圧電位検出回路が低電位信号を出力するように構成されていることを特徴とする周波数検出回路。
【請求項2】
前記分圧電位検出回路は、シュミット回路である、請求項1に記載の周波数検出回路。
【請求項3】
更に、一端が前記スイッチトキャパシタ回路と前記抵抗素子との接続点に接続され、他端が接地された、平滑コンデンサを備えている、請求項1又は2に記載の周波数検出回路。
【請求項4】
更に、前記入力クロック信号が入力され、その入力クロック信号から互いに逆相であり非オーバーラップ期間をもつ2種類の制御信号を生成し、該制御信号を前記スイッチトキャパシタ回路に出力するものとなされたクロックジェネレータを備えている、請求項1ないし3のいずれか1に記載の周波数検出回路。
【請求項5】
前記スイッチトキャパシタ回路は、
前記電源電圧がソース端子に入力され、前記2種類のクロック信号の一方がゲート端子に入力されるものとなされた第1MOSトランジスタと、
前記第1MOSトランジスタのドレイン端子がソース端子に接続され、前記2種類の制御信号の他方がゲート端子に入力されるものとなされた第2MOSトランジスタと、
前記1MOSトランジスタのドレイン端子と第2MOSトランジスタのソース端子との接続点に一端が接続され、他端が接地されたコンデンサと
を備えている、請求項1ないし4のいずれか1に記載の周波数検出回路。
【請求項6】
入力クロック信号が入力され、該入力クロック信号の周波数に応じて等価抵抗が変更するように制御されるスイッチトキャパシタ回路ユニットと、
前記スイッチトキャパシタ回路ユニットと接地端との間に接続され、前記スイッチトキャパシタ回路ユニットの等価抵抗とで基準電位を分圧するようになされた抵抗素子と、
前記抵抗素子に並列に接続された平滑コンデンサと、
前記スイッチトキャパシタ回路の等価抵抗と前記抵抗素子の抵抗とで分圧された基準電圧の分圧電位が入力され、入力された分圧電位に応じて高電位信号又は低電位信号を出力するようになされたシュミット回路と、
を備え、
前記入力クロック信号の周波数が所定のしきい値周波数を超えると前記シュミット回路が高電位信号を出力し、しきい値周波数未満であると前記シュミット回路が低電位信号が出力するように構成されていることを特徴とする周波数検出回路。
【請求項7】
前記スイッチトキャパシタ回路ユニットは、
前記入力クロック信号が入力され、その入力クロック信号から互いに逆相となる2種類の制御信号を生成するクロックジェネレータと、
前記制御信号により、前記入力クロック信号の周波数に応じて等価抵抗が変更するように制御されるスイッチトキャパシタ回路と
を備えたものである、請求項6に記載の周波数検出回路。
【請求項8】
前記スイッチトキャパシタ回路は、
前記基準電圧がソース端子に入力され、前記2種類の制御信号の一方がゲート端子に入力されるものとなされた第1MOSトランジスタと、
前記第1MOSトランジスタのドレイン端子がソース端子に接続され、前記2種類の制御信号の他方がゲート端子に入力されるものとなされた第2MOSトランジスタと、
一端が前記1MOSトランジスタのドレイン端子と第2MOSトランジスタのソース端子との接続点に接続され、他端が接地されたコンデンサと
を備えたものである、請求項7に記載の周波数検出回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−38780(P2010−38780A)
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願番号】特願2008−203280(P2008−203280)
【出願日】平成20年8月6日(2008.8.6)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【Fターム(参考)】
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願日】平成20年8月6日(2008.8.6)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【Fターム(参考)】
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