回路基板及びその製造方法並びに電子機器
【課題】製造コストの上昇や工程数の増加、製造歩留まりの低下を抑制しつつ、配線層と透明電極とを良好に接続することができる接続構造を有する回路基板及びその製造方法、並びに、該回路基板を適用した発光パネルを実装した電子機器を提供する。
【解決手段】絶縁性の基板１１上に設けられる薄膜トランジスタＴＦＴのソース電極Ｔｓ（又は、ソース電極Ｔｓと一体的に形成された配線層Ｌ２）と、該薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３上に設けられる透明電極ＥＬＰとが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。ここで、ソース電極Ｔｓ（又は配線層Ｌ２）はアルミニウム合金により形成され、透明電極ＥＬＰ及び導電層Ｌｍは、ＩＴＯ等の透明電極材料により形成される。
【解決手段】絶縁性の基板１１上に設けられる薄膜トランジスタＴＦＴのソース電極Ｔｓ（又は、ソース電極Ｔｓと一体的に形成された配線層Ｌ２）と、該薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３上に設けられる透明電極ＥＬＰとが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。ここで、ソース電極Ｔｓ（又は配線層Ｌ２）はアルミニウム合金により形成され、透明電極ＥＬＰ及び導電層Ｌｍは、ＩＴＯ等の透明電極材料により形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板及びその製造方法並びに電子機器に関し、特に、基板上に薄膜トランジスタや発光素子が形成された発光パネルに適用可能な回路基板及びその製造方法、並びに、該回路基板を適用した発光パネルを実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤ等の電子機器の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）等の発光素子を２次元配列した表示パネル（発光素子型表示パネル）を適用したものが知られている。特に、アクティブマトリクス駆動方式を適用した発光素子型表示パネルにおいては、広く普及している液晶表示装置に比較して、表示応答速度が速く、視野角依存性も小さく、また、高輝度・高コントラスト化、表示画質の高精細化等が可能であるという特長を有している。加えて、発光素子型表示パネルは、液晶表示装置のようにバックライトや導光板を必要としないので、一層の薄型軽量化が可能であるという特長を有している。
【０００３】
ここで、有機ＥＬ素子は、周知のように、例えばガラス基板等の一面側に、アノード（陽極）電極と、有機ＥＬ層（発光機能層）と、カソード（陰極）電極と、を順次積層した素子構造を有している。そして、有機ＥＬ層に発光しきい値を越えるようにアノード電極とカソード電極との間に電圧を印加することにより、有機ＥＬ層内で注入されたホールと電子が再結合する際に生じるエネルギーに基づいて光（励起光）が放射される。
【０００４】
このような表示パネルを大画面化する場合、発光素子を有する画素の配置位置に応じて、ドライバからの配線長が異なるため、信号遅延や電圧低下が顕著になる。そこで、上記表示パネルに低抵抗の配線構造を適用することが必要であった。例えば特許文献１には、有機ＥＬ素子を備えた複数の画素が配列された有機ＥＬパネルにおいて、電源線の配線材料としてアルミニウム単体、又は、アルミニウム合金を用いることにより、配線抵抗を低減することが記載されている。
【０００５】
ところで、上述したような有機ＥＬ素子においては、透明な電極材料として酸化インジウムスズ（Indium Thin Oxide：ＩＴＯ）が汎用されている。ここで、上述したようなアルミニウムを含む配線材料からなる低抵抗配線（低抵抗配線と同時に形成される電極を含む）と、ＩＴＯからなる透明電極とを接続する場合、アルミニウムの純度が高くなるほど接触抵抗が高くなることが知られている。加えて、アルミニウムを含む低抵抗配線は、アルカリ耐性が悪いという問題も有している。
【０００６】
このような問題を解決する手段として、アルミニウムを含む低抵抗配線と透明電極との間に高融点金属からなるバリヤメタルの積層膜を介在させた接続構造が提案されているが、この場合には、バリヤメタル形成工程が必要になるという問題を有していた。そこで、例えば特許文献２には、ニッケル（Ｎｉ）を含むアルミニウム合金（Ａｌ−Ｎｉ系合金）を低抵抗配線の配線材料として用いることにより、バリヤメタルを形成することなく低抵抗配線と透明電極（ＩＴＯ）と直接接続できることが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１１６２０６号公報
【特許文献２】特開２００４−２１４６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したような特許文献２に示された低抵抗配線（Ａｌ−Ｎｉ系合金）と透明電極（ＩＴＯ）との接続構造においては、一般に低抵抗配線上に窒化シリコン（ＳｉＮ）等の絶縁膜を形成後、該絶縁膜をパターニングしてコンタクトホールを形成する。次いで、絶縁膜上に透明電極を成膜することにより、コンタクトホールを介して両者を電気的に接続する。
【０００９】
この場合、Ａｌ−Ｎｉ系合金は、配線パターニング時のレジスト現像液処理やレジスト剥離液処理で若干溶解し、表面がアモルファス化してＡｌ−Ｎｉ水酸化物に変化する性質がある。そのため、ドライエッチング法にて絶縁膜をエッチングする際、Ａｌ−Ｎｉ表面のアモルファス成分も同時にエッチングされる。さらに、絶縁膜エッチング後のレジスト剥離液処理で、再び合金表面、及び、コンタクトホール周辺の絶縁膜下部の合金が溶出するため、絶縁膜がオーバーハング構造になってしまう場合がある。
【００１０】
この状態で、ＩＴＯを成膜しパターニングすると、ＩＴＯが絶縁膜のオーバーハング部で断線して、ＩＴＯとＡｌ−Ｎｉ合金が同時にレジスト剥離液に露出することで腐食反応（いわゆる電池反応）が進行する。そのため、表示パネルの表示領域において、Ａｌ−Ｎｉ合金とＩＴＯとの接合不良が生じ、製造歩留まりの低下を招くという問題を有していた。
【００１１】
なお、このような問題は、表示パネルの周辺領域に配置される外部接合端子の製造工程においても同様に生じる。また、上述したような問題は、配線材料としてＡｌ−Ｎｉ系合金を用いた場合に限らず、アルミニウム単体や、ネオジウム（Ｎｄ）を含むアルミニウム合金（Ａｌ−Ｎｄ系合金）等を用いた場合により顕著になる。それを回避する手法としては、例えば特開平１１−３３７９７６号公報に示されているように、透明電極材料としてＩＴＯに替えて、酸化インジウムに酸化亜鉛を１０％含有させた材料（酸化インジウム亜鉛）を適用することが提案されている。また、例えば特開平１１−２８３９３４号公報に示されているように、プラズマ処理やイオン注入により、電極表面を改質する手法が提案されている。しかしながら、これらの手法においては、コスト高な材料への変更が伴ったり、工程数が増えたりするという問題があった。
【００１２】
そこで、本発明は、上述した問題点に鑑み、製造コストの上昇や工程数の増加、製造歩留まりの低下を抑制しつつ、配線層と透明電極とを良好に接続することができる接続構造を有する回路基板及びその製造方法、該回路基板を適用した発光パネルを実装した電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１記載の発明に係る回路基板は、基板と、前記基板上に形成された第一導電体層と、前記第一導電体層上に形成され、前記第一導電体層と異なる材料からなる第二導電体層と、前記第一導電体層と前記第二導電体層との間に設けられ、前記第一導電体層と前記第二電体層とを接続するコンタクトホールを備えた絶縁膜と、前記基板上に形成され、第一導電体層と接続された第三導電体層と、を備えていることを特徴とする。
【００１４】
請求項２記載の発明は、請求項１記載の回路基板において、前記第一導電体層は酸化インジウム系の透明導電材料からなり、前記第二導電体層はニッケルを含むアルミニウム合金材料からなることを特徴とする。
請求項３記載の発明は、請求項１又は２記載の回路基板において、前記第一導電体層と前記第三導電体層との間に、前記絶縁膜と、他の絶縁膜と、を有し、前記第一導電体層と前記第三導電体層とは、前記絶縁膜及び前記他の絶縁膜とに設けられた他のコンタクトホールを介して接続されることを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、を更に備え、前記第二導電体層は、前記発光素子を駆動するためのトランジスタのソース電極、又はドレイン電極であり、前記第三導電体層は、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子の電極であることを特徴とする。
請求項５記載の発明は、請求項４に記載の回路基板において、前記第三導電体層は、前記容量素子の電極と、前記第一電極又は前記第二電極のいずれか一方と、を兼ねることを特徴とする。
請求項６記載の発明は、請求項４又は５に記載の回路基板において、前記トランジスタのゲート電極が、前記第一導電体層に被覆されていることを特徴とする。
請求項７に記載の発明は、請求項１又は２に記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、前記発光素子を駆動するためのトランジスタと、を更に備え、前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、前記第三導電体層は、前記トランジスタのゲート電極であることを特徴とする。
請求項８に記載の発明は、請求項１又は２に記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、前記発光素子を駆動するためのトランジスタと、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、前記第三導電体層は、前記容量素子の電極と共にパターニングされた層であることを特徴とする。
請求項９に記載の発明は、請求項１又は２に記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、前記発光素子を駆動するためのトランジスタと、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、前記第三導電体層は、前記容量素子の電極と共にパターニングされた導電体層であることを特徴とする。
請求項１０に記載の発明は、請求項１乃至１０のいずれか一項に記載の前記回路基板が実装されてなることを特徴とする電子機器である。
【００１５】
請求項１１記載の発明に係る回路基板の製造方法は、基板上に第一導電層を形成する工程と、前記第一導電層上に第一絶縁膜を形成する工程と、前記第一絶縁膜に、前記第一導電層の上面が露出する第一コンタクトホールを形成する工程と、前記第一コンタクトホールを介して、前記第一導電層に直接接続される第二導電層を形成する工程と、前記第二導電層上に第二絶縁膜を形成する工程と、前記第一絶縁膜及び前記第二絶縁膜に、前記第一導電層の上面が露出する第二コンタクトホールを形成する工程と、前記第二コンタクトホールを介して、前記第一導電層に直接接続される第三導電層を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、製造コストの上昇や工程数の増加、製造歩留まりの低下を抑制しつつ、配線層と透明電極とを良好に接続する接続構造を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る回路基板に適用される配線層間の接続構造の第１の実施形態を示す要部断面図である。
【図２】本発明に係る回路基板に適用される配線層間の接続構造の第２の実施形態を示す要部断面図である。
【図３】本発明に係る回路基板に適用される配線層間の接続構造の第３の実施形態を示す要部断面図である。
【図４】本発明に係る回路基板に適用される配線層間の接続構造の第４の実施形態を示す要部断面図である。
【図５】本発明に係る回路基板を適用した表示パネルの一例を示す概略平面図（その１）である。
【図６】本発明に係る回路基板を適用した表示パネルの一例を示す概略平面図（その２）である。
【図７】具体例に係る表示パネルに配列される各画素の回路構成例を示す等価回路図である。
【図８】具体例に係る画素の一例を示す平面レイアウト図である。
【図９】具体例に係る画素及び端子パッド周辺の要部拡大図である。
【図１０】具体例に係る表示パネルの要部断面図（その１）である。
【図１１】具体例に係る表示パネルの要部断面図（その２）である。
【図１２】具体例に係る表示パネルの要部断面図（その３）である。
【図１３】具体例に係る表示パネルの製造方法を示す工程断面図（その１）である。
【図１４】具体例に係る表示パネルの製造方法を示す工程断面図（その２）である。
【図１５】具体例に係る表示パネルの製造方法を示す工程断面図（その３）である。
【図１６】具体例に係る表示パネルの製造方法を示す工程断面図（その４）である。
【図１７】具体例に係る表示パネルの製造方法を示す工程断面図（その５）である。
【図１８】具体例に係る表示パネルの製造方法を示す工程断面図（その６）である。
【図１９】比較対象となる表示パネルの一例、及び、その問題点を示す要部断面図である。
【図２０】比較対象となる表示パネルの製造方法を示す工程断面図である。
【図２１】具体例に係る表示パネルに配列される画素の他の回路構成例を示す等価回路図である。
【図２２】本発明に係る回路基板を適用した発光パネルを実装したデジタルカメラの構成を示す斜視図である。
【図２３】本発明に係る回路基板を適用した発光パネルを実装したモバイル型のパーソナルコンピュータの構成を示す斜視図である。
【図２４】本発明に係る回路基板を適用した発光パネルを実装した携帯電話の構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る回路基板及びその製造方法並びに電子機器ついて、実施形態を示して詳しく説明する。まず、本発明に係る回路基板に適用される配線層間の接続構造について説明する。
【００１９】
＜第１の実施形態＞
図１は、本発明に係る回路基板に適用される配線層間の接続構造の第１の実施形態を示す要部断面図である。
【００２０】
第１の実施形態に係る配線層間の接続構造は、例えば図１に示すように、ガラス基板等の絶縁性の基板１１上に設けられる薄膜トランジスタＴＦＴのソース電極Ｔｓ（又は、ソース電極Ｔｓと一体的に形成された配線層Ｌ２）と、該薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３上に設けられる透明電極ＥＬＰとが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００２１】
薄膜トランジスタＴＦＴ（第１の回路素子）は、ゲート電極Ｔｇと、ゲート絶縁膜となる絶縁膜１２を介して少なくともゲート電極Ｔｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｓ及びドレイン電極Ｔｄ（金属電極層）と、を有している。ここで、ゲート電極Ｔｇ（図示を省略したゲート電極Ｔｇと同時に形成される配線層を含む；第２の金属配線層）は、上記導電層Ｌｍと同時に形成される導電層ＰＴ１により被覆されている。
【００２２】
また、薄膜トランジスタＴＦＴは、少なくともソース電極Ｔｓ及びドレイン電極Ｔｄと半導体層ＳＭＣとの間に、不純物層ＯＨＭが形成されている。不純物層ＯＨＭは、ｎ型の不純物を含むアモルファスシリコンからなるｎ＋シリコン層等により形成され、半導体層ＳＭＣとソース電極Ｔｓ及びドレイン電極Ｔｄとのオーミック接続を実現する。また、薄膜トランジスタＴＦＴは、ソース電極Ｔｓとドレイン電極Ｔｄが対向する半導体層ＳＭＣ上に、チャネル保護層ＢＬが形成されている。チャネル保護層ＢＬは、酸化シリコン又は窒化シリコン等により形成され、半導体層ＳＭＣへのエッチングダメージを防止する。なお、本実施形態に係る回路基板においては、ソース電極Ｔｓ及びドレイン電極Ｔｄの下層に上記不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。また、層間絶縁膜１３上には、透明電極ＥＬＰを被覆する保護絶縁膜１４が形成されている。
【００２３】
そして、薄膜トランジスタＴＦＴのソース電極Ｔｓ（又は、配線層Ｌ２；第１の金属配線層）は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＡを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。また、透明電極ＥＬＰ（他の電極層）は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨＢを介して、導電層Ｌｍに直接接続されている。
【００２４】
ここで、本実施形態においては、薄膜トランジスタＴＦＴのゲート電極Ｔｇ、ソース電極Ｔｓ（又は、配線層Ｌ２）及びドレイン電極Ｔｄは、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍ、導電層ＰＴ１及び透明電極ＥＬＰは、例えば酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛等の光透過率の高い透明な電極材料により形成されている。なお、ゲート絶縁膜となる絶縁膜１２、層間絶縁膜１３及び保護絶縁膜１４は、酸化シリコンや窒化シリコン等の無機の絶縁性材料により形成されている。これにより、後述する表示パネル１０（図１１参照）に示すように、導電層Ｌｍ及び導電層ＰＴ１は、例えばキャパシタＣｓ（第２の回路素子）の下部電極Ｅca（透明電極層）と同時に形成することができる。また、透明電極ＥＬＰは、例えばキャパシタＣｓの上部電極Ｅcbを兼用する画素電極１６として形成することができる。
尚、ここでは低抵抗配線材料としてはニッケル等を含むアルミニウム合金等を挙げたが、アルミニウム合金以外にも、銅合金、銀合金等でもよい。
【００２５】
このように、本実施形態に係る回路基板においては、アルミニウム合金等からなる配線層Ｌ２（ソース電極Ｔｓ）と、配線層Ｌ２より上層に設けるＩＴＯ等の透明電極材料からなる透明電極ＥＬＰとが、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍを介して、電気的に接続される接続構造を有している。すなわち、本実施形態に係る配線層間の接続構造は、配線層Ｌ２を被覆する層間絶縁膜１３に、配線層Ｌ２が露出するコンタクトホールを設ける工程を必要としない。
【００２６】
また、本実施形態に係る回路基板においては、透明電極材料からなる導電層Ｌｍと同時に形成される導電層ＰＴ１が、ゲート電極Ｔｇを被覆している。すなわち、本実施形態においては、導電層Ｌｍのパターニング形成時に、アルミニウム合金等からなるゲート電極Ｔｇ（該ゲート電極Ｔｇと同時に形成される配線層を含む）が透明電極材料からなる導電層ＰＴ１に被覆されて露出しない基板構造を有している。
【００２７】
＜第２の実施形態＞
図２は、本発明に係る回路基板に適用される配線層間の接続構造の第２の実施形態を示す要部断面図である。ここで、上述した第１の実施形態と同等の構成については、その説明を簡略化又は省略する。
【００２８】
第２の実施形態に係る配線層間の接続構造は、例えば図２に示すように、絶縁性の基板１１上に設けられる配線層Ｌ１（他の配線層、第２の金属配線層）と、該配線層Ｌ１を被覆する絶縁膜１２上に設けられる配線層Ｌ２（第１の金属配線層）とが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００２９】
配線層Ｌ１は、上記導電層Ｌｍにより被覆され、直接電気的に接続されている。また、配線層Ｌ２の下層には、上述した第１の実施形態（図１参照）と同様に、不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。配線層Ｌ２は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＣを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。
【００３０】
ここで、本実施形態においては、配線層Ｌ１及び配線層Ｌ２は、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍは、例えばＩＴＯ等の透明な電極材料により形成されている。これにより、後述する表示パネル１０（図１０、図１１参照）に示すように、導電層Ｌｍは、例えばキャパシタＣｓの下部電極Ｅcaと同時に形成することができる。また、配線層Ｌ１は、例えばトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇやデータラインＬｄとして形成することができる。配線層Ｌ２は、例えばトランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄや選択ラインＬｓとして形成することができる。
【００３１】
このように、本実施形態に係る回路基板においては、アルミニウム合金からなる配線層Ｌ１とＬ２が、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍを介して、電気的に接続される接続構造を有している。
【００３２】
また、本実施形態に係る回路基板においては、透明電極材料からなる導電層Ｌｍが、配線層Ｌ１を被覆している。すなわち、本実施形態においては、導電層Ｌｍのパターニング形成時に、アルミニウム合金等からなる配線層Ｌ１が透明電極材料からなる導電層Ｌｍに被覆されて露出しない基板構造を有している。
【００３３】
＜第３の実施形態＞
図３は、本発明に係る回路基板に適用される配線層間の接続構造の第３の実施形態を示す要部断面図である。ここで、上述した第１又は第２の実施形態と同等の構成については、その説明を簡略化又は省略する。
【００３４】
第３の実施形態に係る配線層間の接続構造は、例えば図３に示すように、絶縁性の基板１１上の絶縁膜１２上に設けられる配線層Ｌ２（第１の金属配線層）と、該配線層Ｌ２を被覆する層間絶縁膜１３上に設けられる配線層Ｌ３（他の配線層）とが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００３５】
配線層Ｌ２の下層には、上述した第１及び第２の実施形態（図１、図２参照）と同様に、不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。配線層Ｌ２は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＤを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。また、配線層Ｌ３は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨＥに充填された導電層ＰＴ２を介して、導電層Ｌｍに接続されている。
【００３６】
ここで、本実施形態においては、配線層Ｌ２及び配線層Ｌ３は、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍ及び導電層ＰＴ２は、例えばＩＴＯ等の透明な電極材料により形成されている。これにより、後述する表示パネル１０（図１０、図１１参照）に示すように、導電層Ｌｍは、例えばキャパシタＣｓの下部電極Ｅcaと同時に形成することができる。また、配線層Ｌ２は、例えば電源電圧ラインＬａとして形成することができる。配線層Ｌ３は、例えば上記電源電圧ラインＬａの補助配線Ｌｂとして形成することができる。また、導電層ＰＴ２は、例えばキャパシタＣｓの上部電極Ｅcbを兼用する画素電極１６と同時に形成することができる。
【００３７】
このように、本実施形態に係る回路基板においては、アルミニウム合金等からなる配線層Ｌ２とＬ３が、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍ、及び、透明電極材料からなる導電層ＰＴ２を介して、電気的に接続される接続構造を有している。すなわち、本実施形態に係る配線層間の接続構造は、配線層Ｌ２を被覆する層間絶縁膜１３に、配線層Ｌ２が露出するコンタクトホールを設ける工程を必要としない。
【００３８】
＜第４の実施形態＞
図４は、本発明に係る回路基板に適用される配線層間の接続構造の第４の実施形態を示す要部断面図である。ここで、上述した第１乃至第３の実施形態と同等の構成については、その説明を簡略化又は省略する。
【００３９】
第４の実施形態に係る配線層間の接続構造は、例えば図４に示すように、絶縁性の基板１１上の絶縁膜１２上に設けられる配線層Ｌ２（第１の金属配線層）と、該配線層Ｌ２を被覆する層間絶縁膜１３に形成されたコンタクトホールＣＨＧ内に設けられた導電層ＰＴ３（他の電極層）とが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００４０】
配線層Ｌ２の下層には、上述した第１乃至第３の実施形態（図１〜図３参照）と同様に、不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。配線層Ｌ２は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＦを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。導電層ＰＴ３は、層間絶縁膜１３に設けられたコンタクトホールＣＨＧを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。また、導電層ＰＴ３は、層間絶縁膜１３上に設けられた保護絶縁膜１４に形成されたコンタクトホールＣＨＨを介して露出している。
【００４１】
ここで、本実施形態においては、配線層Ｌ２は、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍ及び導電層ＰＴ３は、例えばＩＴＯ等の透明な電極材料により形成されている。これにより、後述する表示パネル１０（図１２参照）に示すように、導電層Ｌｍは、例えばキャパシタＣｓの下部電極Ｅcaと同時に形成することができる。また、配線層Ｌ２は、例えば電源電圧ラインＬａや選択ラインＬｓ、引き出し配線Ｌｈとして形成することができる。導電層ＰＴ３は、例えば外部回路と接続するための端子パッドＰＬａ、ＰＬｓ、ＰＬｃとして形成することができる。また、導電層ＰＴ３は、例えばキャパシタＣｓの上部電極Ｅcbを兼用する画素電極１６と同時に形成することができる。
【００４２】
このように、本実施形態に係る回路基板においては、アルミニウム合金等からなる配線層Ｌ２と、透明電極材料からなる導電層ＰＴ３とが、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍを介して、電気的に接続される接続構造を有している。すなわち、本実施形態に係る配線層間の接続構造は、配線層Ｌ２を被覆する層間絶縁膜１３に、配線層Ｌ２が露出するコンタクトホールを設ける工程を必要としない。
【００４３】
＜回路基板の具体例＞
次に、上述した回路基板の配線層間の接続構造を適用した発光パネル、及び、その製造方法について説明する。ここでは、本発明に係る回路基板を適用した発光パネルとして、有機ＥＬ素子を有する複数の画素が配列された表示パネルを示して説明する。
【００４４】
（発光パネル）
図５、図６は、上述した実施形態に係る回路基板を適用した表示パネルの一例を示す概略平面図である。ここで、図５に示す平面図においては、説明の都合上、表示パネルの一面側（基板の有機ＥＬ素子の形成面側）から見た、表示領域に配列される各画素の画素電極と各配線層との配置関係のみを示し、各画素の有機ＥＬ素子（発光素子）を発光駆動するための発光駆動回路（後述する図７参照）に設けられるトランジスタ等の表示を省略した。また、図６においては、表示領域に設けられる対向電極（カソード電極）と引き出し配線との配置関係を主に示した。なお、図５、図６においては、画素電極及び対向電極の配置を明瞭にするために、便宜的にハッチングを施して示した。
【００４５】
本発明に係る回路基板を適用した表示パネル１０は、例えば図５に示すように、ガラス基板等の透明な基板１１の一面側（紙面手前側）に、表示領域２０と、その周囲の周辺領域３０とが設定されている。表示領域２０には、複数の画素ＰＩＸが行方向（図面左右方向）及び列方向（図面上下方向）にマトリクス状に配列されている。
【００４６】
ここで、各画素ＰＩＸに設けられる画素電極１６の周囲には、例えば図５に示すように、列方向にデータラインＬｄが配設されている。また、当該データラインＬｄに直交する行方向には選択ラインＬｓ及び例えばアノードラインとなる電源電圧ラインＬａが配設されている。選択ラインＬｓの一方の端部には端子パッドＰＬｓが設けられ、電源電圧ラインＬａの一方の端部には端子パッドＰＬａが設けられている。また、データラインＬｄの一方の端部には図示を省略した端子パッドが設けられている。
【００４７】
また、例えば図６に示すように、表示パネル１０には、基板１１上に配列された複数の画素電極１６に対して共通に対向するように、単一の電極層（べた電極）からなる対向電極（例えばカソード電極）１８が形成されている。対向電極１８は、カソードコンタクト部Ｅccを介して引き出し配線Ｌｈに接続されている。引き出し配線Ｌｈの一方の端部には端子パッドＰＬｃが設けられている。
【００４８】
上記の各端子パッドＰＬｓ、ＰＬａ、ＰＬｃ（データラインＬｄに接続された端子パッドを含む）及びカソードコンタクト部Ｅccは、基板１１の周辺領域３０に配置されている。そして、各端子パッドＰＬｓ、ＰＬａ（データラインＬｄに接続された端子パッドを含む）は、例えば、図示を省略した表示パネル外部のフレキシブル基板や駆動用のドライバＩＣ等に電気的に接続される。これにより、選択ラインＬｓ、電源電圧ラインＬａ、データラインＬｄを介して、各画素ＰＩＸに所定の駆動信号や駆動電圧が供給される。また、端子パッドＰＬｃは、例えば所定の低電位電源に直接又は間接的に接続される。これにより、引き出し配線Ｌｈ及び対向電極１８を介して、全ての画素ＰＩＸ（後述する有機ＥＬ素子ＯＥＬ）に対して、所定の低電圧が共通に印加される。
【００４９】
（画素）
図７は、本具体例に係る表示パネルに配列される各画素（発光素子及び発光駆動回路）の回路構成例を示す等価回路図である。
画素ＰＩＸは、例えば図７に示すように、発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備えている。発光駆動回路ＤＣは、１乃至複数のトランジスタ（例えばアモルファスシリコン薄膜トランジスタ等）を備えた回路構成を有している。また、有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣにより制御される発光駆動電流が供給されることにより発光動作する。
【００５０】
発光駆動回路ＤＣは、具体的には、例えば図７に示すように、トランジスタＴｒ１１と、トランジスタＴｒ１２（薄膜トランジスタ）と、キャパシタＣｓ（容量素子）と、を備えている。トランジスタＴｒ１１は、ゲート端子が接点Ｎ１４を介して選択ラインＬｓに接続され、ドレイン端子が接点Ｎ１３を介してデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が接点Ｎ１５を介して電源電圧ラインＬａに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）間に接続されている。
【００５１】
ここでは、トランジスタＴｒ１１、Ｔｒ１２は、いずれもｎチャネル型の薄膜トランジスタが適用されている。トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００５２】
また、有機ＥＬ素子ＯＥＬ（発光素子）は、アノード（アノード電極となる画素電極１６）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（カソード電極となる対向電極１８）がカソードコンタクト部Ｅcc、引き出し配線Ｌｈ及び端子パッドＰＬｃを介して、所定の低電位電源に接続される。したがって、基板１１上に配列された複数の画素電極１６に対して、対向電極１８を共通に対向する単一の電極層（べた電極）により構成することにより、例えば全ての画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）に対して、所定の低電圧（基準電圧Ｖsc；例えば接地電位Ｖgnd）が共通に印加される。
【００５３】
なお、図７に示した画素ＰＩＸ（発光駆動回路ＤＣ及び有機ＥＬ素子ＯＥＬ）において、選択ラインＬｓは、図５、図６に示した端子パッドＰＬｓを介して、図示を省略した選択ドライバに接続される。選択ドライバは、所定のタイミングで画素ＰＩＸを選択状態に設定するための選択電圧Ｖselを選択ラインＬｓに印加する。また、データラインＬｄは、図示を省略した接続パッドを介して、データドライバに接続される。データドライバは、上記画素ＰＩＸの選択状態に同期するタイミングで画像データに応じた階調電圧ＶdataをデータラインＬｄに印加する。
【００５４】
また、電源電圧ラインＬａは、図５、図６に示した端子パッドＰＬａを介して、例えば所定の高電位電源に直接又は間接的に接続される。ここで、電源電圧ラインＬａには、各画素ＰＩＸに設けられる有機ＥＬ素子ＯＥＬの画素電極（アノード電極）１６に、画像データに応じた発光駆動電流を流すことができる所定の高電圧（電源電圧Ｖsa）が印加される。この高電圧は、有機ＥＬ素子ＯＥＬの対向電極１８に印加される基準電圧Ｖscより電位の高い電圧に設定される。
【００５５】
このような回路構成を有する画素ＰＩＸにおける駆動制御動作は、まず、所定の選択期間に、図示を省略した選択ドライバから選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselが印加される。これにより、発光駆動回路ＤＣに設けられたトランジスタＴｒ１１がオン動作して、画素ＰＩＸが選択状態に設定される。このタイミングに同期して、図示を省略したデータドライバから画像データに応じた階調電圧ＶdataがデータラインＬｄに印加される。これにより、トランジスタＴｒ１１を介して接点Ｎ１１（すなわち、トランジスタＴｒ１２のゲート端子）がデータラインＬｄに接続され、接点Ｎ１１に階調電圧Ｖdataに応じた電位が印加される。
【００５６】
ここで、トランジスタＴｒ１２のドレイン・ソース間電流（すなわち、有機ＥＬ素子ＯＥＬに流れる発光駆動電流）の電流値は、ドレイン・ソース間の電位差及びゲート・ソース間の電位差によって決定される。すなわち、図７に示した発光駆動回路ＤＣにおいては、トランジスタＴｒ１２のドレイン・ソース間に流れる電流の電流値は、階調電圧Ｖdataによって制御される。
【００５７】
したがって、トランジスタＴｒ１２が接点Ｎ１１の電位（すなわち、階調電圧Ｖdata）に応じた導通状態でオン動作して、高電位側の電源電圧ＶsaからトランジスタＴｒ１２及び有機ＥＬ素子ＯＥＬを介して低電位側の基準電圧Ｖsc（接地電位Ｖgnd）に、所定の電流値を有する発光駆動電流が流れる。これにより、有機ＥＬ素子ＯＥＬが階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光動作する。また、このとき、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて、トランジスタＴｒ１２のゲート・ソース間のキャパシタＣｓに電荷が蓄積（充電）される。
【００５８】
次いで、上記選択期間終了後の非選択期間においては、選択ドライバから選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselが印加される。これにより、発光駆動回路ＤＣのトランジスタＴｒ１１がオフ動作して非選択状態に設定され、データラインＬｄと接点Ｎ１１が電気的に遮断される。このとき、上記キャパシタＣｓに蓄積された電荷が保持されることにより、トランジスタＴｒ１２のゲート・ソース間の電位差が保持され、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）に階調電圧Ｖdataに相当する電圧が印加される。
【００５９】
したがって、上記選択状態と同様に、電源電圧ＶsaからトランジスタＴｒ１２を介して、有機ＥＬ素子ＯＥＬに発光動作状態と同程度の電流値の発光駆動電流が流れて、発光動作状態が継続される。この発光動作状態は、次の画像データに応じた階調電圧Ｖdataが書き込まれるまで、例えば、１フレーム期間継続するように制御される。そして、このような駆動制御動作を、表示パネル１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行することにより、所望の画像情報を表示する動作が実行される。
【００６０】
（発光パネルのデバイス構造）
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）を含む表示パネルの具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、有機ＥＬ層において発光した光を、基板を介して視野側（基板の他面側）に出射するボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
【００６１】
図８は、本具体例に係る画素の一例を示す平面レイアウト図である。また、図９は、本具体例に係る画素及び端子パッド周辺の要部拡大図である。ここで、図９（ａ）は、図８に示した画素の要部平面レイアウトであり、図９（ｂ）は、図５に示した表示パネルの要部平面レイアウトである。なお、図８、図９においては、図７に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。
【００６２】
また、図１０〜図１２は、本具体例に係る表示パネルの要部断面図である。ここで、図１０（ａ）、（ｂ）及び図１１（ａ）は、各々、図８に示した平面レイアウトを有する画素におけるＸＡ−ＸＡ線（本明細書においては図８中に示したローマ数字の「１０」に対応する記号として便宜的に「Ｘ」を用いる。以下同じ）、ＸＢ−ＸＢ線、及び、XIＣ−XIＣ線（本明細書においては図８中に示したローマ数字の「１１」に対応する記号として便宜的に「XI」を用いる。以下同じ）に沿った断面を示す概略断面図である。また、図１１（ｂ）、（ｃ）は、各々、図９（ａ）に示した要部平面レイアウトにおけるXIＤ−XIＤ線、及び、XIＥ−XIＥ線に沿った断面を示す概略断面図である。図１２（ａ）、（ｂ）は、図９（ｂ）に示した要部平面レイアウトにおけるXIIＦ−XIIＦ線（本明細書においては図９（ｂ）中に示したローマ数字の「１２」に対応する記号として便宜的に「XII」を用いる。以下同じ）、及び、XIIＧ−XIIＧ線に沿った断面を示す概略断面図である。
【００６３】
図８に示した画素ＰＩＸは、具体的には、図１０（ａ）、（ｂ）に示すように、基板１１の一面側（図面上面側）に設定された画素形成領域Ｒpxごとに設けられている。この画素形成領域Ｒpxには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒelと、隣接する画素ＰＩＸとの間の境界領域と、が設定されている。
【００６４】
図８に示した画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源電圧ラインＬａが配設されている。一方、画素形成領域Ｒpxの図面右方の縁辺領域には、選択ラインＬｓ及び電源電圧ラインＬａに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。さらに、本具体例においては、電源電圧ラインＬａの上層に、当該電源電圧ラインＬａに印加される電源電圧Ｖsaを補償するための補助配線Ｌｂが設けられている。
【００６５】
また、画素形成領域Ｒpxの左右の縁辺領域に設定される境界領域には、図面左右方向に隣接して配列される画素ＰＩＸ（図示を省略）の画素形成領域Ｒpxにまたがって、図８、図１０（ａ）、（ｂ）に示すように、基板１１表面から連続的に突出する隔壁層１５が形成されている。そして、隔壁層１５の側壁１５ｅにより囲まれ、かつ、画素電極１６が露出した領域がＥＬ素子形成領域Ｒelとして画定されている。なお、隔壁層１５は、表示領域２０の各画素電極１６のみが露出する開口部を有し、該開口部を形成する側壁１５ｅに四方を囲まれた領域を、ＥＬ素子形成領域Ｒelとして画定するものであってもよい。
【００６６】
データラインＬｄは、例えば図８〜図１０、図１１（ａ）に示すように、選択ラインＬｓ及び電源電圧ラインＬａよりも下層側（基板１１側）に設けられている。データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で形成される。また、データラインＬｄ（第２の金属配線層）は、ＩＴＯ等の透明電極材料からなる保護導電層ＣＶ２１により被覆されている。そして、保護導電層ＣＶ２１は、図８、図１０（ａ）に示すように、データラインＬｄ及び保護導電層ＣＶ２１上に形成されたゲート絶縁膜となる絶縁膜１２に設けられたコンタクトホールＣＨ２を介して、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに直接接続されている。これにより、データラインＬｄ（他の配線層）は、保護導電層ＣＶ２１を介して、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに電気的に接続されている。ここで、保護導電層ＣＶ２１は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、コンタクトホールＣＨ２は、図７に示した発光駆動回路ＤＣの接点Ｎ１３に対応する。
【００６７】
また、選択ラインＬｓ及び電源電圧ラインＬａは、例えば図８〜図１０、図１１（ｂ）、（ｃ）に示すように、トランジスタＴｒ１１及びＴｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同層に設けられている。選択ラインＬｓ及び電源電圧ラインＬａは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。ここで、選択ラインＬｓ及び電源電圧ラインＬａは、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。なお、本具体例に係る表示パネルにおいては、選択ラインＬｓ及び電源電圧ラインＬａの下層に、後述するトランジスタＴｒ１１、Ｔｒ１２を構成する不純物層ＯＨＭ及び半導体層ＳＭＣが延在して形成されている。
【００６８】
そして、選択ラインＬｓは、図８、図９（ａ）、図１１（ｃ）に示すように、下層の絶縁膜１２に設けられたコンタクトホールＣＨ３を介して、透明電極材料からなる導電層ＣＶ２３に直接接続されている。導電層ＣＶ２３は、後述するトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇを被覆する保護導電層ＣＶ１１と一体的に形成されている。これにより、選択ラインＬｓ（第１の金属配線層）は、導電層ＣＶ２３及び保護導電層ＣＶ１１を介して、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇ（他の電極層）に電気的に接続される。ここで、導電層ＣＶ２３及び保護導電層ＣＶ１１は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、コンタクトホールＣＨ３は、図７に示した発光駆動回路ＤＣの接点Ｎ１４に対応する。
【００６９】
また、電源電圧ラインＬａは、図８、図９（ａ）、図１１（ｂ）に示すように、下層の絶縁膜１２に設けられたコンタクトホールＣＨ６を介して、透明電極材料からなる導電層ＣＶ２４に直接接続されている。導電層ＣＶ２４は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ７に充填された、透明電極材料からなる導電層ＣＶ３１を介して、電源電圧ラインＬａの補助配線Ｌｂに電気的に接続されている。これにより、電源電圧ラインＬａ（第１の金属配線層）は、導電層ＣＶ２４及びＣＶ３１を介して、補助配線Ｌｂ（他の配線層）に電気的に接続される。ここで、補助配線Ｌｂは、図９（ａ）、図１０（ｂ）、図１１（ｂ）に示すように、電源電圧ラインＬａ上に層間絶縁膜１３を介して平行に設けられ、かつ、電源電圧ラインＬａに対して平面的に重なるように設けられる。また、補助配線Ｌｂは、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。また、導電層ＣＶ２４は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、導電層ＣＶ３１は、後述するキャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６を形成するための透明電極層をパターニングすることによって、当該画素電極１６と同じ工程で形成される。このように、電源電圧ラインＬａ上に層間絶縁膜１３を介して平行に補助配線Ｌｂが設けられていることにより、電源電圧ラインＬａの配線抵抗を実質的に低くすることができる。
【００７０】
そして、このような選択ラインＬｓ及び電源電圧ラインＬａは、図５、図６に示したように、その一方の端部が表示領域２０外の周辺領域３０にまで延在し、端子パッドＰＬｓ、ＰＬａに接続されている。電源電圧ラインＬａに接続される端子パッドＰＬａについて具体的に示すと、電源電圧ラインＬａは、例えば図９（ｂ）、図１２（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ８を介して、透明電極材料からなる導電層ＣＶ２５に直接接続されている。そして、導電層ＣＶ２５は、導電層ＣＶ２５上に形成された絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ９ａを介して、端子導電層ＣＶ３２に直接接続されている。これにより、電源電圧ラインＬａは、導電層ＣＶ２５を介して端子パッドＰＬａの端子導電層ＣＶ３２（他の電極層）に電気的に接続されている。端子導電層ＣＶ３２は、保護絶縁膜１４に設けられたコンタクトホールＣＨ９ｂにより露出し、表示パネル１０外部と電気的に接続されるように構成されている。ここで、導電層ＣＶ２５は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、端子導電層ＣＶ３２は、後述するキャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６を形成するための透明電極層をパターニングすることによって、当該画素電極１６と同じ工程で形成される。
【００７１】
なお、図示を省略したが、選択ラインＬｓの端部に設けられる端子パッドＰＬｓ（図５、図６参照）についても、上述した電源電圧ラインＬａに接続される端子パッドＰＬａと同様に、図９（ｂ）、図１２（ａ）に示した端子構造が適用される。また、データラインＬｄの端部に設けられる端子パッド（図示を省略）においては、データラインＬｄがトランジスタＴｒ１１、Ｔｒ１２を構成するゲートメタル層により形成されるので、データラインＬｄを被覆する保護導電層ＣＶ２１が図１２（ａ）に示した端子構造の導電層ＣＶ２５として適用される。そして、絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ９ａを介して、データラインＬｄと端子導電層ＣＶ３２とを電気的に接続することにより、図１２（ａ）と略同等の端子構造が適用される。
【００７２】
また、図７に示した発光駆動回路ＤＣのトランジスタＴｒ１１及びＴｒ１２は、具体的には、図８に示すように、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。本具体例においては、トランジスタＴｒ１１、Ｔｒ１２のチャネルの幅方向が、データラインＬｄに平行に設定されている。
【００７３】
各トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型の薄膜トランジスタ構造を有している。すなわち、トランジスタＴｒ１１、Ｔｒ１２は、図８、図１０（ａ）、図１１（ａ）に示すように、各々、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと、ゲート絶縁膜となる絶縁膜１２を介して少なくとも各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣに形成されるチャネル領域を挟んで対向するように形成されたソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと、を有している。ここで、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、及び、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄは、例えば、ニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。
【００７４】
なお、図１０（ａ）、図１１（ａ）に示すように、各トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと半導体層ＳＭＣとの間には、不純物層ＯＨＭが形成されている。不純物層ＯＨＭは、ｎ型の不純物を含むアモルファスシリコンからなるｎ＋シリコン層等により形成され、半導体層ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとのオーミック接続を実現する機能を有している。また、本具体例に係る表示パネル１０においては、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びに、これらの電極と同時に形成される配線層の下層に不純物層ＯＨＭと半導体層ＳＭＣが延在して形成された基板構造を有している。また、各トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓとドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが対向する半導体層ＳＭＣ上には、チャネル保護層ＢＬが形成されている。チャネル保護層ＢＬは、酸化シリコン又は窒化シリコン等により形成され、半導体層ＳＭＣへのエッチングダメージを防止する機能を有している。
【００７５】
そして、図７に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇが図８、図９（ａ）、図１１（ｃ）に示すように、導電層ＣＶ２３、及び、絶縁膜１２に設けられたコンタクトホールＣＨ３を介して選択ラインＬｓに電気的に接続されている。また、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄは、図８、図９（ａ）、図１０（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ２、及び、保護導電層ＣＶ２１を介してデータラインＬｄに電気的に接続されている。また、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、図８、図９（ａ）、図１０（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ１を介してキャパシタＣｓの下部電極Ｅcaに直接接続されている。ここで、下部電極Ｅcaは、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇを被覆する保護導電層ＣＶ１２と一体的に形成されている。これにより、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、下部電極Ｅca及び保護導電層ＣＶ１２を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに電気的に接続される。ここで、コンタクトホールＣＨ１は、図７に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００７６】
また、トランジスタＴｒ１２は、上述したようにゲート電極Ｔｒ１２ｇを被覆する保護導電層ＣＶ１２がキャパシタＣｓの下部電極Ｅcaと一体的に形成されていることにより、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇがキャパシタＣｓの下部電極Ｅcaに直接接続されている。また、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、図８に示すように、電源電圧ラインＬａと一体的に形成されている。また、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、図８、図１１（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ４を介して、透明電極材料からなる導電層ＣＶ２２に直接接続されている。導電層ＣＶ２２は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ５を介して、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に直接接続されている。これにより、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、導電層ＣＶ２２を介して画素電極１６（他の電極層）に電気的に接続される。ここで、導電層ＣＶ２２は、キャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、コンタクトホールＣＨ４及びＣＨ５は、図７に示した発光駆動回路ＤＣの接点Ｎ１２に対応する。また、電源電圧ラインＬａと一体的に形成されるトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、図７に示した発光駆動回路ＤＣの接点Ｎ１５に実質的に対応する。
【００７７】
キャパシタＣｓは、図８、図１０（ａ）、（ｂ）に示すように、透明電極材料からなる下部電極Ｅcaと、該下部電極Ｅcaに対向する透明電極材料からなる上部電極Ｅcbと、下部電極Ｅca及び上部電極Ｅcb間に介在する絶縁膜１２及び層間絶縁膜１３と、を有している。ここで、絶縁膜１２及び層間絶縁膜１３は、キャパシタＣｓの誘電体層として兼用されている。また、上部電極Ｅcbは、後述する有機ＥＬ素子ＯＥＬの画素電極１６が兼用されている。すなわち、キャパシタＣｓは、有機ＥＬ素子ＯＥＬの下層側（基板１１側）に設けられている。
【００７８】
有機ＥＬ素子ＯＥＬは、図８、図１０（ａ）、（ｂ）に示すように、上記キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１５と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本具体例に係る有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、ＩＴＯ等の光透過率の高い透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の高い光反射率を有する電極材料を含んでいる。
【００７９】
画素電極１６は、図１１（ａ）に示すように、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ５、導電層ＣＶ２２、及び、絶縁膜１２に設けられたコンタクトホールＣＨ４を介して、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに電気的に接続されている。そして、画素電極１６には、上記発光駆動回路ＤＣから所定の発光駆動電流が供給される。
【００８０】
有機ＥＬ層１７は、図８、図１０（ａ）、（ｂ）に示すように、基板１１上に連続的に突出して形成された隔壁層１５の側壁１５ｅにより画定されたＥＬ素子形成領域Ｒelに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば正孔注入層（又は、正孔注入層を含む正孔輸送層）１７ａ及び電子輸送性発光層１７ｂから形成される。ここで、有機ＥＬ層１７は、正孔注入層や発光層、電子注入層等の担体輸送層のうち、発光層として機能する層が有機材料で形成されているものを指す。
【００８１】
対向電極１８は、基板１１上に２次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように設けられている。対向電極１８は、図６に示したように、基板１１の表示領域２０に対応するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図１０（ａ）、（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定する隔壁層１５や保護絶縁膜１４上にも延在するように設けられている。さらに、対向電極１８は、図６、図９（ｂ）に示すように、表示領域２０外の周辺領域３０にまで一部が延在するように設けられ、周辺領域３０に配置されたカソードコンタクト部Ｅccを介して引き出し配線Ｌｈに電気的に接続されている。
【００８２】
カソードコンタクト部Ｅccは、具体的には、図１２（ｂ）、（ｃ）に示すように、保護絶縁膜１４に設けられた複数の小穴の集合体からなるコンタクトホールＣＨ１０を介して、対向電極１８と、保護絶縁膜１４の下層の引き出し配線Ｌh1とが直接接続されている。ここで、引き出し配線Ｌh1（他の配線層）は、対向電極１８が接続される一端側（図面右方側）が、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ１１に充填された、透明電極材料からなる導電層ＣＶ３３を介して、透明電極材料からなる導電層ＣＶ２７に電気的に接続されている。また、引き出し配線Ｌh1は、端子パッドＰＬｃが接続される他端側（図面左方側）が、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ１２に充填された、透明電極材料からなる導電層ＣＶ３４を介して、透明電極材料からなる導電層ＣＶ２６に電気的に接続されている。引き出し配線Ｌh1は、上述した電源電圧ラインＬａの補助配線Ｌｂと同様に、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。これにより、引き出し配線Ｌh1は、上述した補助配線Ｌｂを形成するための金属層をパターニングすることによって、当該補助配線Ｌｂと同じ工程で形成される。
【００８３】
また、本具体例においては、引き出し配線Ｌh1の下層に層間絶縁膜１３を介して、引き出し配線Ｌh2（第１の金属配線層）が平行に形成されている。ここで、引き出し配線Ｌh2は、一端側（図面右方側）が絶縁膜１２に設けられたコンタクトホールＣＨ１４を介して、透明電極材料からなる導電層ＣＶ２７に直接接続されている。また、引き出し配線Ｌh2は、他端側（図面左方側）が絶縁膜１２に設けられたコンタクトホールＣＨ１５を介して、透明電極材料からなる導電層ＣＶ２６に電気的に接続されている。引き出し配線Ｌh2は、上述したトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同様に、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。これにより、引き出し配線Ｌh2は、上述したトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。
【００８４】
このように、本具体例においては、引き出し配線Ｌｈが、層間絶縁膜１３を介して平行に設けられた上層側の引き出し配線Ｌh1と下層側の引き出し配線Ｌh2により形成されている。これにより、引き出し配線Ｌｈの配線抵抗を十分に低くすることができる。また、対向電極１８と引き出し配線Ｌｈ（引き出し配線Ｌh1）とを接続するためのコンタクトホールＣＨ１０が複数の小穴の集合体により形成されていることにより、対向電極１８と引き出し配線Ｌh1との接触抵抗を低くすることができる。なお、対向電極１８が接続される上層側の引き出し配線Ｌh1の配線抵抗が十分低い場合には、下層側の引き出し配線Ｌh2を省略することができる。すなわち、引き出し配線Ｌh1のみで引き出し配線Ｌｈを構成するものであってもよい。
【００８５】
そして、上述した引き出し配線Ｌｈを介して対向電極１８に電気的に接続された導電層ＣＶ２６は、導電層ＣＶ２６上に形成された絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ１３ａを介して、端子導電層ＣＶ３５（他の電極層）に直接接続されている。これにより、対向電極１８は、引き出し配線Ｌｈ及び導電層ＣＶ２６を介して端子パッドＰＬｃの端子導電層ＣＶ３５に電気的に接続されている。端子導電層ＣＶ３５は、保護絶縁膜１４に設けられたコンタクトホールＣＨ１３ｂにより露出し、表示パネル１０外部と電気的に接続されるように構成されている。ここで、導電層ＣＶ２６、ＣＶ２７は、上述したキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、導電層ＣＶ３３、ＣＶ３４及び端子導電層ＣＶ３５は、上述したキャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６を形成するための透明電極層をパターニングすることによって、当該画素電極１６と同じ工程で形成される。
【００８６】
隔壁層１５は、図８、図１０（ａ）に示すように、少なくとも、表示パネル１０に２次元配列される複数の画素ＰＩＸ相互の境界領域に、基板表面から連続的に突出するように設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００８７】
なお、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ（画素電極１６、有機ＥＬ層１７、対向電極１８）、層間絶縁膜１３、保護絶縁膜１４及び隔壁層１５が形成された基板１１の一面側には、図示を省略した封止層が形成されて表示パネル１０が封止される。ここで、周辺領域３０においては、少なくとも端子パッドＰＬｓ、ＰＬａ、ＰＬｃが露出するように封止層に開口部が形成される。なお、表示パネル１０は、封止層に加えて、又は、封止層に替えて、メタルキャップ（封止蓋）やガラス等の封止基板を貼り合わせた封止構造を適用するものであってもよい。
【００８８】
以上説明したようなデバイス構造を有する表示パネルにおいて、画像データ（階調電圧Ｖdata）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン・ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが当該画像データに応じた所定の輝度階調で発光動作する。
【００８９】
このとき、表示パネル１０の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向電極１８で反射した後、基板１１を透過して、視野側である基板１１の他面側（図１０（ａ）、（ｂ）の図面下方側）に出射される。
【００９０】
（発光パネルの製造方法）
次に、本具体例に係る表示パネルの製造方法について説明する。
図１３〜図１８は、本具体例に係る表示パネルの製造方法を示す工程断面図である。ここでは、図示の都合上、図１０〜図１２に示した表示パネル１０の各部の断面の一部を抜き出して、便宜的に隣接するように配置して示した。図中、（ＸＡ−ＸＡ）、（XIＣ−XIＣ）、（XIＤ−XIＤ）、（XIIＦ−XIIＦ）は、各々図１０〜図１２に示した各断面における工程断面を示す。
【００９１】
上述した表示パネルの製造方法は、まず、図１３（ａ）〜図１４（ｃ）に示すように、ガラス基板等の基板１１の一面側に、上述した発光駆動回路ＤＣ（図７、図８参照）を構成するトランジスタＴｒ１１、Ｔｒ１２やデータラインＬｄ、選択ラインＬｓ、電源電圧ラインＬａが形成される。
【００９２】
具体的には、まず、図１３（ａ）に示すように、透明な基板１１の一面側（図面上面側）に形成された同一のゲートメタル層を、フォトリソグラフィ法を用いてパターニングすることにより、表示領域２０の各画素ＰＩＸの画素形成領域Ｒpx内に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ（他の電極層）及びデータラインＬｄ（他の配線層）が同時に形成される。ここで、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及びデータラインＬｄを形成するゲートメタル層は、例えばアルミニウム−ニッケル合金（以下、「Ａｌ−Ｎｉ合金」と略記する）をターゲットとして用いたスパッタリング法等により形成される。
【００９３】
次いで、基板１１の一面側に設定された各画素ＰＩＸのＥＬ素子形成領域Ｒel（図８、図１０参照）に対応する領域ごとに、キャパシタＣｓの下部電極Ｅcaが形成される。ここで、下部電極Ｅcaは、基板１１上にＩＴＯ等の透明な電極材料からなる電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより形成される。このとき、下部電極Ｅcaと同時に、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを被覆する保護導電層ＣＶ１１、ＣＶ１２、データラインＬｄ（第２の配線層）を被覆する保護導電層ＣＶ２１、及び、所定のパターン形状を有する導電層ＣＶ２２〜ＣＶ２７が形成される。ここで、上述したように、下部電極Ｅcaと保護導電層ＣＶ１２は一体的に形成される。また、保護導電層ＣＶ１１と導電層ＣＶ２３も一体的に形成される。なお、透明電極層をパターニングする際には、ウェットエッチングが用いられる。
【００９４】
このように、上述したＡｌ−Ｎｉ合金からなるゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及びデータラインＬｄは、透明電極層からなる保護導電層ＣＶ１１、ＣＶ１２、ＣＶ２１により被覆されているので、ＩＴＯエッチング液やレジスト剥離液等に晒されることがなく、侵食されることはない。さらに、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及びデータラインＬｄとしてＡｌ−Ｎｉ合金を用いることにより、アルミニウム単体や、ネオジウム（Ｎｄ）等を含む他のアルミニウム合金を用いる場合に比較して、ＩＴＯからなる保護導電層ＣＶ１１、ＣＶ１２、ＣＶ２１との接触抵抗も大幅に低減することができる。
【００９５】
次いで、図１３（ｂ）に示すように、基板１１の全域に窒化シリコン等からなる絶縁膜１２（第１の絶縁膜）、真性アモルファスシリコン等からなる半導体膜ＳＭＣｘ、窒化シリコン等からなる絶縁膜ＢＬｘを連続的に被覆形成する。その後、窒化シリコン等の絶縁膜ＢＬｘを、フォトリソグラフィ法を用いてパターニングすることにより、図１３（ｃ）に示すように、半導体膜ＳＭＣｘ上のゲート電極Ｔｒ１１ｇ及びＴｒ１２ｇに対応する領域に、チャネル保護層ＢＬを形成する。
【００９６】
次いで、図１４（ａ）に示すように、基板１１の全域にｎ型アモルファスシリコン等からなる不純物層ＯＨＭｘを被覆形成する。その後、図１０〜図１２、図１４（ｂ）に示すように、フォトリソグラフィ法を用いて、不純物層ＯＨＭｘ、半導体膜ＳＭＣｘ及び絶縁膜１２を一括してパターニングすることにより、下部電極Ｅca、保護導電層ＣＶ２１、導電層ＣＶ２２〜ＣＶ２７の所定の位置の上面が露出するコンタクトホールＣＨ１〜ＣＨ８、ＣＨ９ｘ、ＣＨ１３ａ、ＣＨ１４、ＣＨ１５（第１のコンタクトホール）をそれぞれ形成する。ここで、不純物層ＯＨＭｘ、半導体膜ＳＭＣｘ及び絶縁膜１２をパターニングする際には、ドライエッチングが用いられる。
【００９７】
次いで、基板１１の一面側にソース、ドレインメタル層を形成した後、図１４（ｃ）に示すように、フォトリソグラフィ法を用いて、ソース、ドレインメタル層、上記不純物層ＯＨＭｘ及び半導体膜ＳＭＣｘを一括してパターニングする。これにより、少なくともチャネル保護層ＢＬを挟んで対向し、トランジスタＴｒ１１、Ｔｒ１２の半導体層ＳＭＣとなる領域の両端部上に、オーミック接続のための不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ（金属層）を形成する。また、このソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成する工程においては、選択ラインＬｓ（金属層、第１の配線層）、電源電圧ラインＬａ（金属層、第１の配線層）及び引き出し配線Ｌh2（金属層、第１の配線層）も同時に形成される。ここで、電源電圧ラインＬａは、図８に示すように、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成される。また、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、選択ラインＬｓ、電源電圧ラインＬａ、引き出し配線Ｌh2を形成するソース、ドレインメタル層は、ゲートメタル層と同様に、例えばＡｌ−Ｎｉ合金をターゲットとして用いたスパッタリング法等により形成される。また、ソース、ドレインメタル層、不純物層ＯＨＭｘ及び半導体膜ＳＭＣｘをパターニングする際には、ドライエッチングが用いられる。
【００９８】
これにより、図１０（ａ）、図１１（ａ）に示した薄膜トランジスタ構造のトランジスタＴｒ１１、Ｔｒ１２が形成される。このとき、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓ及びドレイン電極Ｔｒ１１ｄは、各々、上述したコンタクトホールＣＨ１及びＣＨ２を介して、下部電極Ｅca及び保護導電層ＣＶ２１に直接接続される。また、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、コンタクトホールＣＨ４を介して、導電層ＣＶ２２に直接接続される。また、選択ラインＬｓは、上述したコンタクトホールＣＨ３を介して、導電層ＣＶ２３に直接接続される。また、電源電圧ラインＬａは、上述したコンタクトホールＣＨ６及びＣＨ８を介して、各々、導電層ＣＶ２４及びＣＶ２５に直接接続される。また、引き出し配線Ｌh2は、上述したコンタクトホールＣＨ１４及びＣＨ１５を介して、各々、導電層ＣＶ２７及びＣＶ２６に直接接続される。
【００９９】
次いで、上述したトランジスタＴｒ１１、Ｔｒ１２、選択ラインＬｓ、電源電圧ラインＬａ、引き出し配線Ｌh2を含む基板１１の全域に、窒化シリコン等からなる層間絶縁膜１３（第２の絶縁膜）を形成する。その後、当該層間絶縁膜１３をパターニングして、図１５（ａ）に示すように、導電層ＣＶ２２、ＣＶ２４、ＣＶ２７及びＣＶ２６が露出するコンタクトホールＣＨ５、ＣＨ７、ＣＨ１１及びＣＨ１２（第２のコンタクトホール）を各々貫通させるとともに、導電層ＣＶ２５及びＣＶ２６が露出するコンタクトホールＣＨ９ａ及びＣＨ１３ａ（第２のコンタクトホール）を形成する。
【０１００】
次いで、基板１１の全域にＩＴＯ等からなる透明電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより、図１５（ｂ）に示すように、少なくとも各画素ＰＩＸのＥＬ素子形成領域Ｒelの層間絶縁膜１３上に、例えば矩形状の平面パターンを有する画素電極１６（他の電極層）を形成する。また、この画素電極１６を形成する工程においては、上記コンタクトホールＣＨ７、ＣＨ１１及びＣＨ１２を充填する導電層ＣＶ３１、ＣＶ３３及びＣＶ３４も同時に形成される。また、この工程においては、上記コンタクトホールＣＨ９ａ及びＣＨ１３ａを介して、導電層ＣＶ２５及びＣＶ２６に直接接続される端子導電層ＣＶ３２及びＣＶ３５（他の電極層）も同時に形成される。
【０１０１】
ここで、画素電極１６は、上述したコンタクトホールＣＨ５を介して、導電層ＣＶ２２に直接接続されることにより、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに電気的に接続される。また、導電層ＣＶ３１、ＣＶ３３及びＣＶ３４は、コンタクトホールＣＨ７、ＣＨ１１及びＣＨ１２を介して、各々導電層ＣＶ２４、ＣＶ２７及びＣＶ２６に直接接続される。ここで、透明電極層をパターニングする際には、ドライエッチングが用いられる。
【０１０２】
これにより、図１５（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelにおいて、絶縁膜１２及び層間絶縁膜１３を介して、下部電極Ｅcaと画素電極１６とが対向して配置されたキャパシタＣｓが形成される。すなわち、画素電極１６は、有機ＥＬ素子ＯＥＬのアノード電極であるとともに、下部電極Ｅcaに対向する上部電極Ｅcbとして兼用され、また、絶縁膜１２及び層間絶縁膜１３は、誘電体層として兼用される。
【０１０３】
このように、画素電極１６とトランジスタＴｒ１２のソース電極Ｔｒ１２ｓとの接続構造として、導電層ＣＶ２２を介して相互に接続することにより、ソース電極Ｔｒ１２ｓ上の層間絶縁膜１３に設けたコンタクトホールを介して、画素電極１６とソース電極Ｔｒ１２ｓとを直接接続する場合に比較して、コンタクトホールにオーバーハング構造が発生する確率を大幅に低くすることができる。なお、この効果については、後述する作用効果の検証において詳しく説明する。
【０１０４】
次いで、基板１１の一面側に、例えばＡｌ−Ｎｉ合金をターゲットとして用いたスパッタリング法等により配線層を形成した後、フォトリソグラフィ法を用いて、当該配線層をパターニングすることにより、図１６（ａ）に示すように、電源電圧ラインＬａに平行して配設された補助配線Ｌｂ（他の配線層）、及び、引き出し配線Ｌh2に平行して配設された引き出し配線Ｌh1（他の配線層）を形成する。ここで、Ａｌ−Ｎｉ合金からなる配線層をパターニングする際には、ウェットエッチングが用いられる。
【０１０５】
ここで、補助配線Ｌｂは、層間絶縁膜１３上に形成された導電層ＣＶ３１に直接接続される。これにより、補助配線Ｌｂは、図１６（ａ）に示すように、導電層ＣＶ３１及びＣＶ２４を介して、電源電圧ラインＬａに電気的に接続される。すなわち、電源電圧ラインＬａの上層に補助配線Ｌｂが平行して配設された配線構造が形成される。このような配線構造により、例えば大画面の表示パネルにおいて、電源電圧ラインＬａの配線抵抗の増加に起因する電源電圧Ｖsaの電圧降下を軽減することができる。
【０１０６】
また、引き出し配線Ｌh1は、層間絶縁膜１３上に形成された導電層ＣＶ３３及びＣＶ３４に直接接続される。これにより、引き出し配線Ｌh1は、図１２（ｂ）に示すように、導電層ＣＶ３３及びＣＶ２７を介して、引き出し配線Ｌh2に電気的に接続されるとともに、導電層ＣＶ３４及びＣＶ２６を介して、引き出し配線Ｌh2及び端子導電層ＣＶ３５に電気的に接続される。すなわち、引き出し配線Ｌh2の上層に引き出し配線Ｌh1が平行して配設された引き出し配線Ｌｈが形成される。このように、引き出し配線Ｌｈを複数の配線層により構成することにより、引き出し配線Ｌｈの配線抵抗を十分に低くすることができる。
【０１０７】
次いで、基板１１の全域に、窒化シリコン等からなる保護絶縁膜１４を形成した後、当該保護絶縁膜１４をパターニングして、図１６（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに画素電極１６が露出する開口部１４ｈを形成する。この保護絶縁膜１４のパターニング工程においては、電源電圧ラインＬａの端部に設けられる端子パッドＰＬａを構成する端子導電層ＣＶ３２が露出するコンタクトホールＣＨ９ｂが同時に形成される（選択ラインＬｓ及びデータラインＬｄの端部に設けられる端子パッドにおいても同じ）。また、この保護絶縁膜１４のパターニング工程においては、引き出し配線Ｌｈの端部に設けられる端子パッドＰＬｃを構成する端子導電層ＣＶ３５が露出するコンタクトホールＣＨ１３ｂ、及び、引き出し配線Ｌh1が露出する複数の小穴の集合体からなるコンタクトホールＣＨ１０も同時に形成される。
【０１０８】
次いで、基板１１上に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、当該樹脂層をパターニングすることにより、図１７（ａ）に示すように、表示領域２０に隔壁層１５を形成する。ここで、隔壁層１５は、基板１１の一面側に連続的に突出するとともに、各画素ＰＩＸの画素電極１６が露出する開口部１５ｈを有している。これにより、各画素形成領域Ｒpxにおいて、隔壁層１５に形成された開口部１５ｈ、すなわち側壁１５ｅにより囲まれ、画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒelとして画定される。
【０１０９】
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理又はＵＶオゾン処理等を施すことにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施す。このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒel）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（電子輸送性発光層１７ｂ）を形成する場合であっても、表示パネル１０の行方向に隣接して配置される、異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを抑制することができる。したがって、カラー表示に対応した表示パネル１０を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【０１１０】
なお、本具体例においては、画素電極１６表面を親液化する工程についてのみ説明するが、これに限定されるものではなく、上述した画素電極１６表面の親液化処理の後に、少なくとも隔壁層１５表面を撥液化する処理を施すものであってもよい。これによれば、隔壁層１５の表面が撥液性を有するとともに、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面が親液性を有する基板表面を実現することができる。したがって、基板１１の表面に塗布される有機化合物含有液が隔壁層１５の側壁１５ｅに迫り上がる現象をさらに抑制することができるとともに、画素電極１６の表面に十分馴染んで略均一に拡がるので、画素電極１６上の全域に略均一な膜厚を有する有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）を形成することができる。
【０１１１】
次いで、図１７（ｂ）に示すように、表示領域２０の各画素ＰＩＸのＥＬ素子形成領域Ｒelに露出する画素電極１６上に、正孔輸送層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層形成された有機ＥＬ層（発光機能層）１７を形成する。
【０１１２】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒelに対して、連続した溶液（液流）を吐出するノズルプリンティング（又はノズルコート）法、又は、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて画素電極１６上に正孔輸送層１７ａを形成する。
【０１１３】
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒelに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６上にのみ有機高分子系の正孔輸送材料を定着させて、正孔輸送層１７ａを形成する。
【０１１４】
次いで、各ＥＬ素子形成領域Ｒelに形成された正孔輸送層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層（担体輸送層）１７ｂを形成する。
【０１１５】
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒或いはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解または分散した０．１ｗｔ％〜５ｗｔ％の溶液を、上記正孔輸送層１７ａ上に塗布する。その後、窒素雰囲気中で上記ステージを加熱して乾燥処理を行って残留溶媒を除去することにより、正孔輸送層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【０１１６】
次いで、図１８に示すように、上記隔壁層１５及び有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）が形成された表示領域２０を含む領域に、光反射特性を有し、各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に対向する、共通の対向電極（カソード電極）１８を形成する。このとき、対向電極１８は、表示領域２０のみならず、周辺領域３０にも一部が延在するように形成されることにより、カソードコンタクト部Ｅccにおいて、図１２（ｂ）に示すように、上述した保護絶縁膜１４に形成されたコンタクトホールＣＨ１０を介して、引き出し配線Ｌh1に直接接続される。ここで、対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上に成膜することにより形成される。
【０１１７】
このように、対向電極１８を、蒸着法を用いて純アルミニウムの電極層により形成することにより、Ａｌ−Ｎｉ合金からなる引き出し配線Ｌh1上の保護絶縁膜１４にコンタクトホールＣＨ１０を設けて、対向電極１８と接続する構造を用いた場合であっても、対向電極１８を構成するアルミニウム電極層を厚く形成できるので、コンタクトホールＣＨ１０で断線が生じる確率を低くすることができる。また、対向電極１８を蒸着マスクを用いて形成しているので、仮にコンタクトホールＣＨ１０の段差部で対向電極１８のアルミニウム電極層にピンホールが発生した場合であっても、レジスト現像液、剥離液等の薬液に晒されるウェットエッチング工程を伴わないので、腐食の進行を大幅に抑制することができる。
【０１１８】
次いで、上記対向電極１８が形成された基板１１の一面側に、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層を形成して基板面を封止することにより、表示パネル１０が完成する。ここで、封止層は、周辺領域３０に形成された端子パッドＰＬａ、ＰＬｓ、ＰＬｃ（データラインＬｄの端子パッドを含む）の上面が露出するように開口部が形成される。なお、上記封止層に加えて、又は、封止層に替えて、メタルキャップ（封止蓋）やガラス等の封止基板を基板１１に対向して接合するものであってもよい。
【０１１９】
このように、本具体例においては、基板１１上に異なる２層以上の透明電極層を有し、金属電極（例えばトランジスタＴｒ１１、Ｔｒ１２のソース、ドレイン電極）又は金属配線（例えば選択ラインＬｓ、電源電圧ラインＬａ、データラインＬｄ、引き出し配線Ｌｈ）が、上記透明電極層のうち、少なくとも１層の透明電極層（保護導電層ＣＶ２１、導電層ＣＶ２２〜ＣＶ２７）を介して、他の金属配線（例えば補助配線Ｌｂ、引き出し配線Ｌｈ）又は透明電極層（例えば画素電極１６、端子導電層ＣＶ３２、ＣＶ３５）に接続されていることを特徴とする。
【０１２０】
また、上記透明電極層は、基板１１上に設けられるキャパシタＣｓを構成する電極（下部電極Ｅca、上部電極Ｅcb）と同時に形成されることを特徴としている。
さらに、上記透明電極層は、下層に形成される金属配線（例えばトランジスタＴｒ１１、Ｔｒ１２のゲート電極、データラインＬｄ）を被覆した状態でパターニング形成されることを特徴としている。
【０１２１】
（作用効果の検証）
次に、上述した特徴を有する回路基板を適用した表示パネル及びその製造方法に特有の作用効果について詳しく説明する。
【０１２２】
図１９は、上述した第１の実施形態の比較対象となる表示パネルの一例、及び、その問題点を示す要部断面図である。ここで、図１９（ａ）は、比較対象となる接続構造を示す断面図であり、図１９（ｂ）は、比較対象となる接続構造における問題点を説明するための図である。また、図２０は、比較対象となる表示パネルの製造方法を示す工程断面図である。なお、上述した実施形態と同等の構成については、同一の符号を付してその説明を簡略化する。
【０１２３】
比較対象となる表示パネルは、図１９（ａ）に示すように、基板１１上に形成される薄膜トランジスタＴＦＴのソース電極Ｔｓ（又はドレイン電極Ｔｄ）と、該薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３上に設けられる透明電極ＥＬＰとが、層間絶縁膜１３に設けられたコンタクトホールＣＨＰを介して、直接接続されている。ここで、ソース電極Ｔｓは低抵抗配線材料であるＡｌ−Ｎｉ合金により形成され、また、透明電極ＥＬＰは透明電極材料であるＩＴＯにより形成されている。これにより、ソース電極Ｔｓと透明電極ＥＬＰとをバリヤメタルを介することなく直接接続でき、かつ、両者の接触抵抗を低減することができることが、上述した特許文献２に示されている。
【０１２４】
このようなパネル構造を有する表示パネルの製造方法は、まず、図２０（ａ）に示すように、基板１１の一面側に、薄膜トランジスタＴＦＴを形成する。ここで、少なくとも薄膜トランジスタＴＦＴのソース電極Ｔｓ及びドレイン電極Ｔｄは、Ａｌ−Ｎｉ合金により形成されている。次いで、図２０（ｂ）に示すように、シリコン窒化膜等により薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３を形成した後、ドライエッチング法を用いて、ソース電極Ｔｓの所定の位置の上面が露出するコンタクトホールＣＨＰを形成する。
【０１２５】
次いで、層間絶縁膜１３上にＩＴＯ等の透明な電極材料からなる電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより、図２０（ｃ）に示すように、所望のパターン形状を有する透明電極ＥＬＰが形成される。このとき、透明電極ＥＬＰは、層間絶縁膜１３に形成されたコンタクトホールＣＨＰを介して、薄膜トランジスタＴＦＴのソース電極Ｔｓに直接接続される。
【０１２６】
このような表示パネルの製造方法においては、Ａｌ−Ｎｉ合金からなるソース電極Ｔｓ（又は、ドレイン電極Ｔｄ）と、ＩＴＯからなる透明電極ＥＬＰとを接続する際に、ソース電極Ｔｓ上に形成されたシリコン窒化膜等からなる層間絶縁膜１３に、ソース電極Ｔｓの上面が露出するコンタクトホールＣＨＰを形成する必要がある。
【０１２７】
この薄膜トランジスタＴＦＴの形成からコンタクトホールＣＨＰの形成に至るまでの一連の製造工程について、発明者らが詳しく検証したところ、以下のような現象が生じることが判明した。すなわち、まず、ソース電極Ｔｓ及びドレイン電極Ｔｄを構成するＡｌ−Ｎｉ合金は、ソース電極Ｔｓ及びドレイン電極Ｔｄのパターニング工程におけるレジスト現像液処理やレジスト剥離液処理で若干溶解し、表面がアモルファス化してＡｌ−Ｎｉ水酸化物に変化する。そのため、ドライエッチング法を用いて、ソース電極Ｔｓ上の層間絶縁膜１３をエッチングしてコンタクトホールＣＨＰを形成する際に、ソース電極Ｔｓ表面のアモルファス成分（Ａｌ−Ｎｉ水酸化物）も同時にエッチングされる。さらに、層間絶縁膜１３のエッチング後のレジスト剥離液処理においても、コンタクトホールＣＨＰ内が剥離液に晒されるため、ソース電極Ｔｓ表面がさらに溶出する。加えて、コンタクトホールＣＨＰ内に露出する層間絶縁膜１３とソース電極Ｔｓの界面にも上記剥離液が浸入することにより、層間絶縁膜１３下部のソース電極Ｔｓ表面が溶出する。そのため、図１９（ｂ）に示すように、コンタクトホールＣＨＰ内において、層間絶縁膜１３下部にソース電極Ｔｓが密着していないオーバーハング部ＯＶＨが生じることが判明した。
【０１２８】
このように、層間絶縁膜１３がオーバーハング構造になった状態で、ＩＴＯ等からなる透明電極層を成膜し、パターニングすると、透明電極層がコンタクトホールＣＨＰ内のオーバーハング部ＯＶＨで断線やクラックを生じる。そのため、透明電極層のＩＴＯと、その下層のソース電極ＴｓのＡｌ−Ｎｉ合金の双方が、透明電極層のパターニング時に用いるレジスト剥離液に同時に晒されることになる。これにより、腐食反応（電池反応）が進行するため、ソース電極Ｔｓと透明電極ＥＬＰとの接合不良が生じ、製造歩留まりが低下するという問題を有していた。
【０１２９】
また、図１９（ａ）に示したようなデバイス構造を有する表示パネルにおいて、ソース電極Ｔｓ及びドレイン電極Ｔｄを形成する際のＡｌ−Ｎｉ合金を用いて、外部回路と接合するための端子電極を形成した場合、透明電極ＥＬＰを形成するためのＩＴＯのウェットエッチングの際にＡｌ−Ｎｉ合金が露出していると、上述したような腐食反応が生じるという問題を有していた。そのため、端子電極の露出を防止するために、例えばＩＴＯからなる保護膜を用いて被覆する必要がある。この場合、図１９（ｂ）に示したコンタクトホールＣＨＰと同様に、端子電極表面の溶出やオーバーハングが生じるため、外部接合端子部においても製造歩留まりが低下するという問題を有していた。
【０１３０】
さらに、上述したように、ＩＴＯからなる透明電極層を形成しパターニングする工程を行わない場合であっても、Ａｌ−Ｎｉ合金からなる電極や配線を露出させた状態で加湿信頼性試験を行うと、Ａｌ−Ｎｉ合金が腐食するという問題も有していた。
【０１３１】
これに対して、本発明に係る回路基板を適用した発光パネル（表示パネル）においては、上述した第１〜第４の実施形態に示したように、Ａｌ合金等からなる電極層又は配線層と、他の電極層又は配線層との接続構造として、少なくとも、Ａｌ合金からなる電極層又は配線層の下層に設けられたＩＴＯ等からなる透明導電層を介して双方を電気的に接続している。
【０１３２】
これにより、本発明に係る回路基板を適用した発光パネルの製造方法においては、Ａｌ合金からなる電極層又は配線層上に被覆形成された層間絶縁膜にコンタクトホールを形成する必要がない。そのため、層間絶縁膜にコンタクトホールを形成する際に用いられるドライエッチングによりＡｌ合金からなる電極層又は配線層の表面がエッチングされることがない。また、当該ドライエッチング後のレジスト剥離液処理により、Ａｌ合金からなる電極層又は配線層の表面がさらに溶出して、層間絶縁膜にオーバーハング部が生じる現象を防止することができる。したがって、Ａｌ合金からなる電極層又は配線層と、他の電極層又は配線層との接合不良の発生を抑制して、発光パネルの製造歩留まりを改善することができる。
【０１３３】
ここで、Ａｌ合金からなる電極層又は配線層と、他の電極層又は配線層とを電気的に接続する透明導電層は、発光パネルに設けられる既存のキャパシタの下部電極を形成するための透明電極層をパターニングすることにより、当該下部電極と同時に形成することができる。したがって、発光パネルの製造工程を大幅に変更したり、工数を増加することなく、上述した接続構造を簡易に実現することができる。
【０１３４】
また、本発明に係る回路基板を適用した発光パネル及びその製造方法においては、Ａｌ合金からなる電極層又は配線層と、発光パネルの外部回路が接合される端子パッドとの接続構造として、Ａｌ合金からなる電極層又は配線層の下層に設けられた透明導電層を介して双方を電気的に接続している。加えて、端子パッドは、発光パネルに設けられる既存のキャパシタの上部電極を形成するための透明電極層をパターニングすることにより、当該上部電極と同時に形成される。
【０１３５】
これにより、端子パッド部にＡｌ合金からなる電極層又は配線層が露出しない。そのため、キャパシタの上部電極を形成する際に用いられるウェットエッチングによりＡｌ合金からなる電極層又は配線層の表面がエッチングされる現象や、層間絶縁膜にオーバーハング部が生じる現象を防止することができる。また、端子パッド部にＡｌ合金からなる電極層又は配線層が露出しないので、加湿信頼性試験を行った場合であっても、Ａｌ合金からなる電極層又は配線層の表面が腐食する現象を防止することができる。したがって、発光パネルの製造工程を大幅に変更したり、工数を増加することなく、端子パッドにおける接合不良の発生を抑制して、発光パネルの製造歩留まりを改善することができる。
【０１３６】
さらに、本発明に係る回路基板を適用した発光パネル及びその製造方法においては、上述したＡｌ合金からなる電極層又は配線層と、他の電極層又は配線層とを電気的に接続する透明導電層が、さらに下層に設けられるＡｌ合金からなる電極層又は配線層を被覆するように形成されている。これにより、上記透明電極層のパターニング工程において、Ａｌ合金からなる電極層又は配線層表面の溶出や腐食を防止することができる。また、上述したような基板構造を有することにより、同一の金属ターゲットを用いたスパッタリング法により上記各電極層や配線層を形成することができるので、生産性を向上させることができる。
【０１３７】
なお、上述した具体例においては、画素ＰＩＸに設けられる発光駆動回路ＤＣとして、画像データに応じて各画素ＰＩＸ（具体的には、発光駆動回路ＤＣのトランジスタＴｒ１２のゲート端子；接点Ｎ１１）に書き込む階調電圧Ｖdataの電圧値を調整（指定）することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電圧指定型の階調制御方式の回路構成を示した（図３参照）。本発明は、これに限定されるものではなく、画像データに応じて各画素ＰＩＸに書き込む階調電流の電流値を調整（指定）することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電流指定型の階調制御方式の回路構成を有するものであってもよい。以下にその一例を示す。
【０１３８】
（画素の他の例）
図２１は、本具体例に係る表示パネルに配列される画素の他の回路構成例を示す等価回路図である。ここで、上述した具体例に示した画素（図７参照）と同一又は同等の構成については、同等の符号を付して示す。
【０１３９】
画素ＰＩＸの他の回路構成は、図２１に示すように、３個のトランジスタを有する発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備えている。発光駆動回路ＤＣは、具体的には、トランジスタＴｒ２１〜Ｔｒ２３と、キャパシタＣｓとを備えている。トランジスタＴｒ２１は、ゲート端子が接点Ｎ２４を介して選択ラインＬｓに接続され、ドレイン端子が接点Ｎ２５を介して電源電圧ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタＴｒ２２は、ゲート端子が接点Ｎ２４を介して選択ラインＬｓに接続され、ソース端子が接点Ｎ２３を介してデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタＴｒ２３（薄膜トランジスタ）は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が接点Ｎ２５を介して電源電圧ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）間に接続されている。
【０１４０】
また、有機ＥＬ素子ＯＥＬは、上述した具体例に示した画素（図７参照）と同様に、アノード（アノード電極となる画素電極１６）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード（カソード電極となる対向電極１８）が所定の低電位電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続される。
【０１４１】
そして、このような回路構成を有する画素ＰＩＸにおける駆動制御動作は、所定の処理サイクル期間内に、画像データに応じた電圧成分を保持させる書込動作（選択期間）と、該書込動作終了後に、有機ＥＬ素子ＯＥＬを画像データに応じた輝度階調で発光動作させる発光動作（非選択期間）と、を実行するように制御される。
【０１４２】
まず、画素ＰＩＸへの書込動作（選択期間）においては、選択ラインＬｓに選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、画素ＰＩＸを選択状態に設定する。そして、電源電圧ラインＬａにローレベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加した状態で、データラインＬｄに画像データに応じた負の電流値に設定された階調電流Ｉdataを供給する。これにより、画素ＰＩＸからデータラインＬｄ方向に階調電流Ｉdataが引き抜かれるように流れ、ローレベルの電源電圧Ｖsaよりもさらに低電位の電圧がトランジスタＴｒ２３のソース端子（接点Ｎ２２）に印加される。
【０１４３】
したがって、接点Ｎ２１及びＮ２２間（すなわち、トランジスタＴｒ２３のゲート・ソース間）に電位差が生じることによりトランジスタＴｒ２３がオン動作して、電源電圧ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２、接点Ｎ２３を介してデータラインＬｄ方向に、階調電流Ｉdataに対応した書込電流が流れる。
【０１４４】
このとき、キャパシタＣｓには、接点Ｎ１３及びＮ１４間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。また、電源電圧ラインＬａには、基準電圧Ｖsc以下の電圧レベルの電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず発光動作は行われない（非発光動作）。
【０１４５】
次いで、書込動作終了後の発光動作（非選択期間）においては、選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、画素ＰＩＸを非選択状態に設定する。このとき、キャパシタＣｓには、上述した書込動作において蓄積された電荷が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源電圧ラインＬａにハイレベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源電圧ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【０１４６】
このとき、キャパシタＣｓにより保持される電圧成分は、トランジスタＴｒ２３において階調電流Ｉdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となり、有機ＥＬ素子ＯＥＬは、画像データに応じた輝度階調で発光動作する。
【０１４７】
そして、図２１に示した回路構成を有する画素ＰＩＸ（発光駆動回路ＤＣ及び有機ＥＬ素子ＯＥＬ）が配列された表示パネルにおいても、例えばトランジスタＴｒ２１〜Ｔｒ２３と、有機ＥＬ素子ＯＥＬ、キャパシタＣｓ、選択ラインＬｓ、電源電圧ラインＬａ、データラインＬｄとの接続部となる接点Ｎ２１〜Ｎ２５、並びに、外部回路と接続される端子パッドに、上述した具体例において図１０〜図１２に示した要部断面図の接続構造をほぼそのまま適用することができる。したがって、上述した具体例と同様に、発光パネルの製造工程を大幅に変更したり、工数を増加することなく、Ａｌ合金からなる電極層又は配線層と、他の電極層又は配線層との接合不良の発生を抑制することができ、発光パネルの製造歩留まりを改善することができる。
【０１４８】
なお、図７及び図２１に示した画素ＰＩＸは、本発明に適用可能な回路構成の一例を示したものに過ぎず、本発明はこれに限定されるものではない。また、上述した具体例においては、発光駆動回路ＤＣにより発光駆動される発光素子として有機ＥＬ素子ＯＥＬを適用した場合を示したが、本発明はこれに限定されるものではなく、電流制御型の発光素子であれば、例えば発光ダイオード等の他の発光素子であってもよい。すなわち、本発明は、上述した第１〜第４の実施形態に係る回路基板の接続構造を適用することができるものであれば、他の基板構造を有する発光パネルや表示パネルに適用するものであってもよい。
【０１４９】
また、上述した具体例においては、有機ＥＬ素子ＯＥＬの素子構造として、正孔輸送層１７ａ及び電子輸送性発光層１７ｂからなる有機ＥＬ層１７を有する場合について説明したが、本発明はこれに限定されるものではない。すなわち、本発明に適用される有機ＥＬ素子ＯＥＬは、有機ＥＬ層１７が例えば正孔輸送兼電子輸送性発光層のみからなる素子構造を有するものでもよく、あるいは、正孔輸送性発光層及び電子輸送層からなるものでもよく、また、これらの層の間に適宜電荷輸送層が介在するものでもよく、さらに、その他の電荷輸送層の組合せを有するものであってもよい。また、上述した具体例においては、画素電極１６をアノード電極とし、対向電極１８をカソード電極としたが、これに限らず画素電極１６をカソード電極とし、対向電極１８をアノード電極としてもよい。このとき、有機ＥＬ層１７は、画素電極１６に接する担体輸送層が電子輸送性の層であればよい。
【０１５０】
（電子機器）
次に、上述した具体例に係る表示パネル（発光パネル）を実装した電子機器について図面を参照して説明する。上述した具体例に示した表示パネル１０は、例えばデジタルカメラやモバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器に表示デバイスとして実装することができるものである。
【０１５１】
図２２は、本発明に係る回路基板を適用した発光パネルを実装したデジタルカメラの構成を示す斜視図であり、図２３は、本発明に係る回路基板を適用した発光パネルを実装したモバイル型のパーソナルコンピュータの構成を示す斜視図であり、図２４は、本発明に係る回路基板を適用した発光パネルを実装した携帯電話の構成を示す図である。
【０１５２】
図２２において、デジタルカメラ２００は、概略、本体部２０１と、レンズ部２０２と、操作部２０３と、上述した具体例に示した表示パネル１０を備える表示部２０４と、シャッターボタン２０５とを備えている。これによれば、表示部２０４において、電極層又は配線層間の接合不良の発生が抑制された表示パネル１０を適用することができるので、信頼性の高い電子機器を実現することができる。
【０１５３】
また、図２３において、パーソナルコンピュータ２１０は、概略、本体部２１１と、キーボード２１２と、上述した実施形態に示した表示パネル１０を備える表示部２１３とを備えている。この場合においても、表示部２１３において、電極層又は配線層間の接合不良の発生が抑制された表示パネル１０を適用することができるので、信頼性の高い電子機器を実現することができる。
【０１５４】
また、図２４において、携帯電話２２０は、概略、操作部２２１と、受話口２２２と、送話口２２３と、上述した実施形態に示した表示パネル１０を備える表示部２２４とを備えている。この場合においても、表示部２２４において、電極層又は配線層間の接合不良の発生が抑制された表示パネル１０を適用することができるので、信頼性の高い電子機器を実現することができる。
【０１５５】
なお、上述した各電子機器においては、本発明に係る回路基板を適用した発光パネルを、表示パネルとして適用した場合について詳しく説明したが、本発明はこれに限定されるものではない。本発明に係る回路基板は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【０１５６】
１０ 表示パネル
１１ 基板
１２ 絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
１５ 隔壁層
１６ 画素電極
１７ 有機ＥＬ層
１８ 対向電極
２０ 表示領域
３０ 周辺領域
ＰＩＸ 画素
Ｒpx 画素形成領域
Ｒel ＥＬ素子形成領域
ＯＥＬ 有機ＥＬ素子
Ｔｒ１１、Ｔｒ１２ トランジスタ
Ｃｓ キャパシタ
Ｌｓ 選択ライン
Ｌａ 電源電圧ライン
Ｌｄ データライン
Ｌｈ 引き出し配線
ＣＨ１〜ＣＨ１３ コンタクトホール
ＣＶ１１、ＣＶ１２、ＣＶ２１ 保護導電層
ＣＶ２２〜ＣＶ２７、ＣＶ３１、ＣＶ３３、ＣＶ３４ 導電層
ＣＶ３２、ＣＶ３５ 端子導電層
ＰＬｓ、ＰＬａ、ＰＬｃ 端子パッド
【技術分野】
【０００１】
本発明は、回路基板及びその製造方法並びに電子機器に関し、特に、基板上に薄膜トランジスタや発光素子が形成された発光パネルに適用可能な回路基板及びその製造方法、並びに、該回路基板を適用した発光パネルを実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤ等の電子機器の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）等の発光素子を２次元配列した表示パネル（発光素子型表示パネル）を適用したものが知られている。特に、アクティブマトリクス駆動方式を適用した発光素子型表示パネルにおいては、広く普及している液晶表示装置に比較して、表示応答速度が速く、視野角依存性も小さく、また、高輝度・高コントラスト化、表示画質の高精細化等が可能であるという特長を有している。加えて、発光素子型表示パネルは、液晶表示装置のようにバックライトや導光板を必要としないので、一層の薄型軽量化が可能であるという特長を有している。
【０００３】
ここで、有機ＥＬ素子は、周知のように、例えばガラス基板等の一面側に、アノード（陽極）電極と、有機ＥＬ層（発光機能層）と、カソード（陰極）電極と、を順次積層した素子構造を有している。そして、有機ＥＬ層に発光しきい値を越えるようにアノード電極とカソード電極との間に電圧を印加することにより、有機ＥＬ層内で注入されたホールと電子が再結合する際に生じるエネルギーに基づいて光（励起光）が放射される。
【０００４】
このような表示パネルを大画面化する場合、発光素子を有する画素の配置位置に応じて、ドライバからの配線長が異なるため、信号遅延や電圧低下が顕著になる。そこで、上記表示パネルに低抵抗の配線構造を適用することが必要であった。例えば特許文献１には、有機ＥＬ素子を備えた複数の画素が配列された有機ＥＬパネルにおいて、電源線の配線材料としてアルミニウム単体、又は、アルミニウム合金を用いることにより、配線抵抗を低減することが記載されている。
【０００５】
ところで、上述したような有機ＥＬ素子においては、透明な電極材料として酸化インジウムスズ（Indium Thin Oxide：ＩＴＯ）が汎用されている。ここで、上述したようなアルミニウムを含む配線材料からなる低抵抗配線（低抵抗配線と同時に形成される電極を含む）と、ＩＴＯからなる透明電極とを接続する場合、アルミニウムの純度が高くなるほど接触抵抗が高くなることが知られている。加えて、アルミニウムを含む低抵抗配線は、アルカリ耐性が悪いという問題も有している。
【０００６】
このような問題を解決する手段として、アルミニウムを含む低抵抗配線と透明電極との間に高融点金属からなるバリヤメタルの積層膜を介在させた接続構造が提案されているが、この場合には、バリヤメタル形成工程が必要になるという問題を有していた。そこで、例えば特許文献２には、ニッケル（Ｎｉ）を含むアルミニウム合金（Ａｌ−Ｎｉ系合金）を低抵抗配線の配線材料として用いることにより、バリヤメタルを形成することなく低抵抗配線と透明電極（ＩＴＯ）と直接接続できることが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１１６２０６号公報
【特許文献２】特開２００４−２１４６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したような特許文献２に示された低抵抗配線（Ａｌ−Ｎｉ系合金）と透明電極（ＩＴＯ）との接続構造においては、一般に低抵抗配線上に窒化シリコン（ＳｉＮ）等の絶縁膜を形成後、該絶縁膜をパターニングしてコンタクトホールを形成する。次いで、絶縁膜上に透明電極を成膜することにより、コンタクトホールを介して両者を電気的に接続する。
【０００９】
この場合、Ａｌ−Ｎｉ系合金は、配線パターニング時のレジスト現像液処理やレジスト剥離液処理で若干溶解し、表面がアモルファス化してＡｌ−Ｎｉ水酸化物に変化する性質がある。そのため、ドライエッチング法にて絶縁膜をエッチングする際、Ａｌ−Ｎｉ表面のアモルファス成分も同時にエッチングされる。さらに、絶縁膜エッチング後のレジスト剥離液処理で、再び合金表面、及び、コンタクトホール周辺の絶縁膜下部の合金が溶出するため、絶縁膜がオーバーハング構造になってしまう場合がある。
【００１０】
この状態で、ＩＴＯを成膜しパターニングすると、ＩＴＯが絶縁膜のオーバーハング部で断線して、ＩＴＯとＡｌ−Ｎｉ合金が同時にレジスト剥離液に露出することで腐食反応（いわゆる電池反応）が進行する。そのため、表示パネルの表示領域において、Ａｌ−Ｎｉ合金とＩＴＯとの接合不良が生じ、製造歩留まりの低下を招くという問題を有していた。
【００１１】
なお、このような問題は、表示パネルの周辺領域に配置される外部接合端子の製造工程においても同様に生じる。また、上述したような問題は、配線材料としてＡｌ−Ｎｉ系合金を用いた場合に限らず、アルミニウム単体や、ネオジウム（Ｎｄ）を含むアルミニウム合金（Ａｌ−Ｎｄ系合金）等を用いた場合により顕著になる。それを回避する手法としては、例えば特開平１１−３３７９７６号公報に示されているように、透明電極材料としてＩＴＯに替えて、酸化インジウムに酸化亜鉛を１０％含有させた材料（酸化インジウム亜鉛）を適用することが提案されている。また、例えば特開平１１−２８３９３４号公報に示されているように、プラズマ処理やイオン注入により、電極表面を改質する手法が提案されている。しかしながら、これらの手法においては、コスト高な材料への変更が伴ったり、工程数が増えたりするという問題があった。
【００１２】
そこで、本発明は、上述した問題点に鑑み、製造コストの上昇や工程数の増加、製造歩留まりの低下を抑制しつつ、配線層と透明電極とを良好に接続することができる接続構造を有する回路基板及びその製造方法、該回路基板を適用した発光パネルを実装した電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１記載の発明に係る回路基板は、基板と、前記基板上に形成された第一導電体層と、前記第一導電体層上に形成され、前記第一導電体層と異なる材料からなる第二導電体層と、前記第一導電体層と前記第二導電体層との間に設けられ、前記第一導電体層と前記第二電体層とを接続するコンタクトホールを備えた絶縁膜と、前記基板上に形成され、第一導電体層と接続された第三導電体層と、を備えていることを特徴とする。
【００１４】
請求項２記載の発明は、請求項１記載の回路基板において、前記第一導電体層は酸化インジウム系の透明導電材料からなり、前記第二導電体層はニッケルを含むアルミニウム合金材料からなることを特徴とする。
請求項３記載の発明は、請求項１又は２記載の回路基板において、前記第一導電体層と前記第三導電体層との間に、前記絶縁膜と、他の絶縁膜と、を有し、前記第一導電体層と前記第三導電体層とは、前記絶縁膜及び前記他の絶縁膜とに設けられた他のコンタクトホールを介して接続されることを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、を更に備え、前記第二導電体層は、前記発光素子を駆動するためのトランジスタのソース電極、又はドレイン電極であり、前記第三導電体層は、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子の電極であることを特徴とする。
請求項５記載の発明は、請求項４に記載の回路基板において、前記第三導電体層は、前記容量素子の電極と、前記第一電極又は前記第二電極のいずれか一方と、を兼ねることを特徴とする。
請求項６記載の発明は、請求項４又は５に記載の回路基板において、前記トランジスタのゲート電極が、前記第一導電体層に被覆されていることを特徴とする。
請求項７に記載の発明は、請求項１又は２に記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、前記発光素子を駆動するためのトランジスタと、を更に備え、前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、前記第三導電体層は、前記トランジスタのゲート電極であることを特徴とする。
請求項８に記載の発明は、請求項１又は２に記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、前記発光素子を駆動するためのトランジスタと、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、前記第三導電体層は、前記容量素子の電極と共にパターニングされた層であることを特徴とする。
請求項９に記載の発明は、請求項１又は２に記載の回路基板において、前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、前記発光素子を駆動するためのトランジスタと、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、前記第三導電体層は、前記容量素子の電極と共にパターニングされた導電体層であることを特徴とする。
請求項１０に記載の発明は、請求項１乃至１０のいずれか一項に記載の前記回路基板が実装されてなることを特徴とする電子機器である。
【００１５】
請求項１１記載の発明に係る回路基板の製造方法は、基板上に第一導電層を形成する工程と、前記第一導電層上に第一絶縁膜を形成する工程と、前記第一絶縁膜に、前記第一導電層の上面が露出する第一コンタクトホールを形成する工程と、前記第一コンタクトホールを介して、前記第一導電層に直接接続される第二導電層を形成する工程と、前記第二導電層上に第二絶縁膜を形成する工程と、前記第一絶縁膜及び前記第二絶縁膜に、前記第一導電層の上面が露出する第二コンタクトホールを形成する工程と、前記第二コンタクトホールを介して、前記第一導電層に直接接続される第三導電層を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、製造コストの上昇や工程数の増加、製造歩留まりの低下を抑制しつつ、配線層と透明電極とを良好に接続する接続構造を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る回路基板に適用される配線層間の接続構造の第１の実施形態を示す要部断面図である。
【図２】本発明に係る回路基板に適用される配線層間の接続構造の第２の実施形態を示す要部断面図である。
【図３】本発明に係る回路基板に適用される配線層間の接続構造の第３の実施形態を示す要部断面図である。
【図４】本発明に係る回路基板に適用される配線層間の接続構造の第４の実施形態を示す要部断面図である。
【図５】本発明に係る回路基板を適用した表示パネルの一例を示す概略平面図（その１）である。
【図６】本発明に係る回路基板を適用した表示パネルの一例を示す概略平面図（その２）である。
【図７】具体例に係る表示パネルに配列される各画素の回路構成例を示す等価回路図である。
【図８】具体例に係る画素の一例を示す平面レイアウト図である。
【図９】具体例に係る画素及び端子パッド周辺の要部拡大図である。
【図１０】具体例に係る表示パネルの要部断面図（その１）である。
【図１１】具体例に係る表示パネルの要部断面図（その２）である。
【図１２】具体例に係る表示パネルの要部断面図（その３）である。
【図１３】具体例に係る表示パネルの製造方法を示す工程断面図（その１）である。
【図１４】具体例に係る表示パネルの製造方法を示す工程断面図（その２）である。
【図１５】具体例に係る表示パネルの製造方法を示す工程断面図（その３）である。
【図１６】具体例に係る表示パネルの製造方法を示す工程断面図（その４）である。
【図１７】具体例に係る表示パネルの製造方法を示す工程断面図（その５）である。
【図１８】具体例に係る表示パネルの製造方法を示す工程断面図（その６）である。
【図１９】比較対象となる表示パネルの一例、及び、その問題点を示す要部断面図である。
【図２０】比較対象となる表示パネルの製造方法を示す工程断面図である。
【図２１】具体例に係る表示パネルに配列される画素の他の回路構成例を示す等価回路図である。
【図２２】本発明に係る回路基板を適用した発光パネルを実装したデジタルカメラの構成を示す斜視図である。
【図２３】本発明に係る回路基板を適用した発光パネルを実装したモバイル型のパーソナルコンピュータの構成を示す斜視図である。
【図２４】本発明に係る回路基板を適用した発光パネルを実装した携帯電話の構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る回路基板及びその製造方法並びに電子機器ついて、実施形態を示して詳しく説明する。まず、本発明に係る回路基板に適用される配線層間の接続構造について説明する。
【００１９】
＜第１の実施形態＞
図１は、本発明に係る回路基板に適用される配線層間の接続構造の第１の実施形態を示す要部断面図である。
【００２０】
第１の実施形態に係る配線層間の接続構造は、例えば図１に示すように、ガラス基板等の絶縁性の基板１１上に設けられる薄膜トランジスタＴＦＴのソース電極Ｔｓ（又は、ソース電極Ｔｓと一体的に形成された配線層Ｌ２）と、該薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３上に設けられる透明電極ＥＬＰとが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００２１】
薄膜トランジスタＴＦＴ（第１の回路素子）は、ゲート電極Ｔｇと、ゲート絶縁膜となる絶縁膜１２を介して少なくともゲート電極Ｔｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣの両端部に延在するように形成されたソース電極Ｔｓ及びドレイン電極Ｔｄ（金属電極層）と、を有している。ここで、ゲート電極Ｔｇ（図示を省略したゲート電極Ｔｇと同時に形成される配線層を含む；第２の金属配線層）は、上記導電層Ｌｍと同時に形成される導電層ＰＴ１により被覆されている。
【００２２】
また、薄膜トランジスタＴＦＴは、少なくともソース電極Ｔｓ及びドレイン電極Ｔｄと半導体層ＳＭＣとの間に、不純物層ＯＨＭが形成されている。不純物層ＯＨＭは、ｎ型の不純物を含むアモルファスシリコンからなるｎ＋シリコン層等により形成され、半導体層ＳＭＣとソース電極Ｔｓ及びドレイン電極Ｔｄとのオーミック接続を実現する。また、薄膜トランジスタＴＦＴは、ソース電極Ｔｓとドレイン電極Ｔｄが対向する半導体層ＳＭＣ上に、チャネル保護層ＢＬが形成されている。チャネル保護層ＢＬは、酸化シリコン又は窒化シリコン等により形成され、半導体層ＳＭＣへのエッチングダメージを防止する。なお、本実施形態に係る回路基板においては、ソース電極Ｔｓ及びドレイン電極Ｔｄの下層に上記不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。また、層間絶縁膜１３上には、透明電極ＥＬＰを被覆する保護絶縁膜１４が形成されている。
【００２３】
そして、薄膜トランジスタＴＦＴのソース電極Ｔｓ（又は、配線層Ｌ２；第１の金属配線層）は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＡを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。また、透明電極ＥＬＰ（他の電極層）は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨＢを介して、導電層Ｌｍに直接接続されている。
【００２４】
ここで、本実施形態においては、薄膜トランジスタＴＦＴのゲート電極Ｔｇ、ソース電極Ｔｓ（又は、配線層Ｌ２）及びドレイン電極Ｔｄは、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍ、導電層ＰＴ１及び透明電極ＥＬＰは、例えば酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛等の光透過率の高い透明な電極材料により形成されている。なお、ゲート絶縁膜となる絶縁膜１２、層間絶縁膜１３及び保護絶縁膜１４は、酸化シリコンや窒化シリコン等の無機の絶縁性材料により形成されている。これにより、後述する表示パネル１０（図１１参照）に示すように、導電層Ｌｍ及び導電層ＰＴ１は、例えばキャパシタＣｓ（第２の回路素子）の下部電極Ｅca（透明電極層）と同時に形成することができる。また、透明電極ＥＬＰは、例えばキャパシタＣｓの上部電極Ｅcbを兼用する画素電極１６として形成することができる。
尚、ここでは低抵抗配線材料としてはニッケル等を含むアルミニウム合金等を挙げたが、アルミニウム合金以外にも、銅合金、銀合金等でもよい。
【００２５】
このように、本実施形態に係る回路基板においては、アルミニウム合金等からなる配線層Ｌ２（ソース電極Ｔｓ）と、配線層Ｌ２より上層に設けるＩＴＯ等の透明電極材料からなる透明電極ＥＬＰとが、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍを介して、電気的に接続される接続構造を有している。すなわち、本実施形態に係る配線層間の接続構造は、配線層Ｌ２を被覆する層間絶縁膜１３に、配線層Ｌ２が露出するコンタクトホールを設ける工程を必要としない。
【００２６】
また、本実施形態に係る回路基板においては、透明電極材料からなる導電層Ｌｍと同時に形成される導電層ＰＴ１が、ゲート電極Ｔｇを被覆している。すなわち、本実施形態においては、導電層Ｌｍのパターニング形成時に、アルミニウム合金等からなるゲート電極Ｔｇ（該ゲート電極Ｔｇと同時に形成される配線層を含む）が透明電極材料からなる導電層ＰＴ１に被覆されて露出しない基板構造を有している。
【００２７】
＜第２の実施形態＞
図２は、本発明に係る回路基板に適用される配線層間の接続構造の第２の実施形態を示す要部断面図である。ここで、上述した第１の実施形態と同等の構成については、その説明を簡略化又は省略する。
【００２８】
第２の実施形態に係る配線層間の接続構造は、例えば図２に示すように、絶縁性の基板１１上に設けられる配線層Ｌ１（他の配線層、第２の金属配線層）と、該配線層Ｌ１を被覆する絶縁膜１２上に設けられる配線層Ｌ２（第１の金属配線層）とが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００２９】
配線層Ｌ１は、上記導電層Ｌｍにより被覆され、直接電気的に接続されている。また、配線層Ｌ２の下層には、上述した第１の実施形態（図１参照）と同様に、不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。配線層Ｌ２は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＣを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。
【００３０】
ここで、本実施形態においては、配線層Ｌ１及び配線層Ｌ２は、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍは、例えばＩＴＯ等の透明な電極材料により形成されている。これにより、後述する表示パネル１０（図１０、図１１参照）に示すように、導電層Ｌｍは、例えばキャパシタＣｓの下部電極Ｅcaと同時に形成することができる。また、配線層Ｌ１は、例えばトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇやデータラインＬｄとして形成することができる。配線層Ｌ２は、例えばトランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄや選択ラインＬｓとして形成することができる。
【００３１】
このように、本実施形態に係る回路基板においては、アルミニウム合金からなる配線層Ｌ１とＬ２が、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍを介して、電気的に接続される接続構造を有している。
【００３２】
また、本実施形態に係る回路基板においては、透明電極材料からなる導電層Ｌｍが、配線層Ｌ１を被覆している。すなわち、本実施形態においては、導電層Ｌｍのパターニング形成時に、アルミニウム合金等からなる配線層Ｌ１が透明電極材料からなる導電層Ｌｍに被覆されて露出しない基板構造を有している。
【００３３】
＜第３の実施形態＞
図３は、本発明に係る回路基板に適用される配線層間の接続構造の第３の実施形態を示す要部断面図である。ここで、上述した第１又は第２の実施形態と同等の構成については、その説明を簡略化又は省略する。
【００３４】
第３の実施形態に係る配線層間の接続構造は、例えば図３に示すように、絶縁性の基板１１上の絶縁膜１２上に設けられる配線層Ｌ２（第１の金属配線層）と、該配線層Ｌ２を被覆する層間絶縁膜１３上に設けられる配線層Ｌ３（他の配線層）とが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００３５】
配線層Ｌ２の下層には、上述した第１及び第２の実施形態（図１、図２参照）と同様に、不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。配線層Ｌ２は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＤを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。また、配線層Ｌ３は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨＥに充填された導電層ＰＴ２を介して、導電層Ｌｍに接続されている。
【００３６】
ここで、本実施形態においては、配線層Ｌ２及び配線層Ｌ３は、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍ及び導電層ＰＴ２は、例えばＩＴＯ等の透明な電極材料により形成されている。これにより、後述する表示パネル１０（図１０、図１１参照）に示すように、導電層Ｌｍは、例えばキャパシタＣｓの下部電極Ｅcaと同時に形成することができる。また、配線層Ｌ２は、例えば電源電圧ラインＬａとして形成することができる。配線層Ｌ３は、例えば上記電源電圧ラインＬａの補助配線Ｌｂとして形成することができる。また、導電層ＰＴ２は、例えばキャパシタＣｓの上部電極Ｅcbを兼用する画素電極１６と同時に形成することができる。
【００３７】
このように、本実施形態に係る回路基板においては、アルミニウム合金等からなる配線層Ｌ２とＬ３が、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍ、及び、透明電極材料からなる導電層ＰＴ２を介して、電気的に接続される接続構造を有している。すなわち、本実施形態に係る配線層間の接続構造は、配線層Ｌ２を被覆する層間絶縁膜１３に、配線層Ｌ２が露出するコンタクトホールを設ける工程を必要としない。
【００３８】
＜第４の実施形態＞
図４は、本発明に係る回路基板に適用される配線層間の接続構造の第４の実施形態を示す要部断面図である。ここで、上述した第１乃至第３の実施形態と同等の構成については、その説明を簡略化又は省略する。
【００３９】
第４の実施形態に係る配線層間の接続構造は、例えば図４に示すように、絶縁性の基板１１上の絶縁膜１２上に設けられる配線層Ｌ２（第１の金属配線層）と、該配線層Ｌ２を被覆する層間絶縁膜１３に形成されたコンタクトホールＣＨＧ内に設けられた導電層ＰＴ３（他の電極層）とが、基板１１上に設けられた導電層Ｌｍを介して、電気的に接続されている。
【００４０】
配線層Ｌ２の下層には、上述した第１乃至第３の実施形態（図１〜図３参照）と同様に、不純物層ＯＨＭと半導体層ＳＭＣが延在して形成されている。配線層Ｌ２は、不純物層ＯＨＭ、半導体層ＳＭＣ及び絶縁膜１２に設けられたコンタクトホールＣＨＦを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。導電層ＰＴ３は、層間絶縁膜１３に設けられたコンタクトホールＣＨＧを介して、基板１１上に形成された導電層Ｌｍに直接接続されている。また、導電層ＰＴ３は、層間絶縁膜１３上に設けられた保護絶縁膜１４に形成されたコンタクトホールＣＨＨを介して露出している。
【００４１】
ここで、本実施形態においては、配線層Ｌ２は、例えばニッケル等を含むアルミニウム合金等の低抵抗配線材料により形成されている。また、導電層Ｌｍ及び導電層ＰＴ３は、例えばＩＴＯ等の透明な電極材料により形成されている。これにより、後述する表示パネル１０（図１２参照）に示すように、導電層Ｌｍは、例えばキャパシタＣｓの下部電極Ｅcaと同時に形成することができる。また、配線層Ｌ２は、例えば電源電圧ラインＬａや選択ラインＬｓ、引き出し配線Ｌｈとして形成することができる。導電層ＰＴ３は、例えば外部回路と接続するための端子パッドＰＬａ、ＰＬｓ、ＰＬｃとして形成することができる。また、導電層ＰＴ３は、例えばキャパシタＣｓの上部電極Ｅcbを兼用する画素電極１６と同時に形成することができる。
【００４２】
このように、本実施形態に係る回路基板においては、アルミニウム合金等からなる配線層Ｌ２と、透明電極材料からなる導電層ＰＴ３とが、配線層Ｌ２より下層に設けた透明電極材料からなる導電層Ｌｍを介して、電気的に接続される接続構造を有している。すなわち、本実施形態に係る配線層間の接続構造は、配線層Ｌ２を被覆する層間絶縁膜１３に、配線層Ｌ２が露出するコンタクトホールを設ける工程を必要としない。
【００４３】
＜回路基板の具体例＞
次に、上述した回路基板の配線層間の接続構造を適用した発光パネル、及び、その製造方法について説明する。ここでは、本発明に係る回路基板を適用した発光パネルとして、有機ＥＬ素子を有する複数の画素が配列された表示パネルを示して説明する。
【００４４】
（発光パネル）
図５、図６は、上述した実施形態に係る回路基板を適用した表示パネルの一例を示す概略平面図である。ここで、図５に示す平面図においては、説明の都合上、表示パネルの一面側（基板の有機ＥＬ素子の形成面側）から見た、表示領域に配列される各画素の画素電極と各配線層との配置関係のみを示し、各画素の有機ＥＬ素子（発光素子）を発光駆動するための発光駆動回路（後述する図７参照）に設けられるトランジスタ等の表示を省略した。また、図６においては、表示領域に設けられる対向電極（カソード電極）と引き出し配線との配置関係を主に示した。なお、図５、図６においては、画素電極及び対向電極の配置を明瞭にするために、便宜的にハッチングを施して示した。
【００４５】
本発明に係る回路基板を適用した表示パネル１０は、例えば図５に示すように、ガラス基板等の透明な基板１１の一面側（紙面手前側）に、表示領域２０と、その周囲の周辺領域３０とが設定されている。表示領域２０には、複数の画素ＰＩＸが行方向（図面左右方向）及び列方向（図面上下方向）にマトリクス状に配列されている。
【００４６】
ここで、各画素ＰＩＸに設けられる画素電極１６の周囲には、例えば図５に示すように、列方向にデータラインＬｄが配設されている。また、当該データラインＬｄに直交する行方向には選択ラインＬｓ及び例えばアノードラインとなる電源電圧ラインＬａが配設されている。選択ラインＬｓの一方の端部には端子パッドＰＬｓが設けられ、電源電圧ラインＬａの一方の端部には端子パッドＰＬａが設けられている。また、データラインＬｄの一方の端部には図示を省略した端子パッドが設けられている。
【００４７】
また、例えば図６に示すように、表示パネル１０には、基板１１上に配列された複数の画素電極１６に対して共通に対向するように、単一の電極層（べた電極）からなる対向電極（例えばカソード電極）１８が形成されている。対向電極１８は、カソードコンタクト部Ｅccを介して引き出し配線Ｌｈに接続されている。引き出し配線Ｌｈの一方の端部には端子パッドＰＬｃが設けられている。
【００４８】
上記の各端子パッドＰＬｓ、ＰＬａ、ＰＬｃ（データラインＬｄに接続された端子パッドを含む）及びカソードコンタクト部Ｅccは、基板１１の周辺領域３０に配置されている。そして、各端子パッドＰＬｓ、ＰＬａ（データラインＬｄに接続された端子パッドを含む）は、例えば、図示を省略した表示パネル外部のフレキシブル基板や駆動用のドライバＩＣ等に電気的に接続される。これにより、選択ラインＬｓ、電源電圧ラインＬａ、データラインＬｄを介して、各画素ＰＩＸに所定の駆動信号や駆動電圧が供給される。また、端子パッドＰＬｃは、例えば所定の低電位電源に直接又は間接的に接続される。これにより、引き出し配線Ｌｈ及び対向電極１８を介して、全ての画素ＰＩＸ（後述する有機ＥＬ素子ＯＥＬ）に対して、所定の低電圧が共通に印加される。
【００４９】
（画素）
図７は、本具体例に係る表示パネルに配列される各画素（発光素子及び発光駆動回路）の回路構成例を示す等価回路図である。
画素ＰＩＸは、例えば図７に示すように、発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備えている。発光駆動回路ＤＣは、１乃至複数のトランジスタ（例えばアモルファスシリコン薄膜トランジスタ等）を備えた回路構成を有している。また、有機ＥＬ素子ＯＥＬは、発光駆動回路ＤＣにより制御される発光駆動電流が供給されることにより発光動作する。
【００５０】
発光駆動回路ＤＣは、具体的には、例えば図７に示すように、トランジスタＴｒ１１と、トランジスタＴｒ１２（薄膜トランジスタ）と、キャパシタＣｓ（容量素子）と、を備えている。トランジスタＴｒ１１は、ゲート端子が接点Ｎ１４を介して選択ラインＬｓに接続され、ドレイン端子が接点Ｎ１３を介してデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が接点Ｎ１５を介して電源電圧ラインＬａに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）間に接続されている。
【００５１】
ここでは、トランジスタＴｒ１１、Ｔｒ１２は、いずれもｎチャネル型の薄膜トランジスタが適用されている。トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００５２】
また、有機ＥＬ素子ＯＥＬ（発光素子）は、アノード（アノード電極となる画素電極１６）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（カソード電極となる対向電極１８）がカソードコンタクト部Ｅcc、引き出し配線Ｌｈ及び端子パッドＰＬｃを介して、所定の低電位電源に接続される。したがって、基板１１上に配列された複数の画素電極１６に対して、対向電極１８を共通に対向する単一の電極層（べた電極）により構成することにより、例えば全ての画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）に対して、所定の低電圧（基準電圧Ｖsc；例えば接地電位Ｖgnd）が共通に印加される。
【００５３】
なお、図７に示した画素ＰＩＸ（発光駆動回路ＤＣ及び有機ＥＬ素子ＯＥＬ）において、選択ラインＬｓは、図５、図６に示した端子パッドＰＬｓを介して、図示を省略した選択ドライバに接続される。選択ドライバは、所定のタイミングで画素ＰＩＸを選択状態に設定するための選択電圧Ｖselを選択ラインＬｓに印加する。また、データラインＬｄは、図示を省略した接続パッドを介して、データドライバに接続される。データドライバは、上記画素ＰＩＸの選択状態に同期するタイミングで画像データに応じた階調電圧ＶdataをデータラインＬｄに印加する。
【００５４】
また、電源電圧ラインＬａは、図５、図６に示した端子パッドＰＬａを介して、例えば所定の高電位電源に直接又は間接的に接続される。ここで、電源電圧ラインＬａには、各画素ＰＩＸに設けられる有機ＥＬ素子ＯＥＬの画素電極（アノード電極）１６に、画像データに応じた発光駆動電流を流すことができる所定の高電圧（電源電圧Ｖsa）が印加される。この高電圧は、有機ＥＬ素子ＯＥＬの対向電極１８に印加される基準電圧Ｖscより電位の高い電圧に設定される。
【００５５】
このような回路構成を有する画素ＰＩＸにおける駆動制御動作は、まず、所定の選択期間に、図示を省略した選択ドライバから選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselが印加される。これにより、発光駆動回路ＤＣに設けられたトランジスタＴｒ１１がオン動作して、画素ＰＩＸが選択状態に設定される。このタイミングに同期して、図示を省略したデータドライバから画像データに応じた階調電圧ＶdataがデータラインＬｄに印加される。これにより、トランジスタＴｒ１１を介して接点Ｎ１１（すなわち、トランジスタＴｒ１２のゲート端子）がデータラインＬｄに接続され、接点Ｎ１１に階調電圧Ｖdataに応じた電位が印加される。
【００５６】
ここで、トランジスタＴｒ１２のドレイン・ソース間電流（すなわち、有機ＥＬ素子ＯＥＬに流れる発光駆動電流）の電流値は、ドレイン・ソース間の電位差及びゲート・ソース間の電位差によって決定される。すなわち、図７に示した発光駆動回路ＤＣにおいては、トランジスタＴｒ１２のドレイン・ソース間に流れる電流の電流値は、階調電圧Ｖdataによって制御される。
【００５７】
したがって、トランジスタＴｒ１２が接点Ｎ１１の電位（すなわち、階調電圧Ｖdata）に応じた導通状態でオン動作して、高電位側の電源電圧ＶsaからトランジスタＴｒ１２及び有機ＥＬ素子ＯＥＬを介して低電位側の基準電圧Ｖsc（接地電位Ｖgnd）に、所定の電流値を有する発光駆動電流が流れる。これにより、有機ＥＬ素子ＯＥＬが階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光動作する。また、このとき、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて、トランジスタＴｒ１２のゲート・ソース間のキャパシタＣｓに電荷が蓄積（充電）される。
【００５８】
次いで、上記選択期間終了後の非選択期間においては、選択ドライバから選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselが印加される。これにより、発光駆動回路ＤＣのトランジスタＴｒ１１がオフ動作して非選択状態に設定され、データラインＬｄと接点Ｎ１１が電気的に遮断される。このとき、上記キャパシタＣｓに蓄積された電荷が保持されることにより、トランジスタＴｒ１２のゲート・ソース間の電位差が保持され、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）に階調電圧Ｖdataに相当する電圧が印加される。
【００５９】
したがって、上記選択状態と同様に、電源電圧ＶsaからトランジスタＴｒ１２を介して、有機ＥＬ素子ＯＥＬに発光動作状態と同程度の電流値の発光駆動電流が流れて、発光動作状態が継続される。この発光動作状態は、次の画像データに応じた階調電圧Ｖdataが書き込まれるまで、例えば、１フレーム期間継続するように制御される。そして、このような駆動制御動作を、表示パネル１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行することにより、所望の画像情報を表示する動作が実行される。
【００６０】
（発光パネルのデバイス構造）
次いで、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）を含む表示パネルの具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、有機ＥＬ層において発光した光を、基板を介して視野側（基板の他面側）に出射するボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
【００６１】
図８は、本具体例に係る画素の一例を示す平面レイアウト図である。また、図９は、本具体例に係る画素及び端子パッド周辺の要部拡大図である。ここで、図９（ａ）は、図８に示した画素の要部平面レイアウトであり、図９（ｂ）は、図５に示した表示パネルの要部平面レイアウトである。なお、図８、図９においては、図７に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。
【００６２】
また、図１０〜図１２は、本具体例に係る表示パネルの要部断面図である。ここで、図１０（ａ）、（ｂ）及び図１１（ａ）は、各々、図８に示した平面レイアウトを有する画素におけるＸＡ−ＸＡ線（本明細書においては図８中に示したローマ数字の「１０」に対応する記号として便宜的に「Ｘ」を用いる。以下同じ）、ＸＢ−ＸＢ線、及び、XIＣ−XIＣ線（本明細書においては図８中に示したローマ数字の「１１」に対応する記号として便宜的に「XI」を用いる。以下同じ）に沿った断面を示す概略断面図である。また、図１１（ｂ）、（ｃ）は、各々、図９（ａ）に示した要部平面レイアウトにおけるXIＤ−XIＤ線、及び、XIＥ−XIＥ線に沿った断面を示す概略断面図である。図１２（ａ）、（ｂ）は、図９（ｂ）に示した要部平面レイアウトにおけるXIIＦ−XIIＦ線（本明細書においては図９（ｂ）中に示したローマ数字の「１２」に対応する記号として便宜的に「XII」を用いる。以下同じ）、及び、XIIＧ−XIIＧ線に沿った断面を示す概略断面図である。
【００６３】
図８に示した画素ＰＩＸは、具体的には、図１０（ａ）、（ｂ）に示すように、基板１１の一面側（図面上面側）に設定された画素形成領域Ｒpxごとに設けられている。この画素形成領域Ｒpxには、少なくとも、有機ＥＬ素子ＯＥＬの形成領域（ＥＬ素子形成領域）Ｒelと、隣接する画素ＰＩＸとの間の境界領域と、が設定されている。
【００６４】
図８に示した画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源電圧ラインＬａが配設されている。一方、画素形成領域Ｒpxの図面右方の縁辺領域には、選択ラインＬｓ及び電源電圧ラインＬａに直交して、列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。さらに、本具体例においては、電源電圧ラインＬａの上層に、当該電源電圧ラインＬａに印加される電源電圧Ｖsaを補償するための補助配線Ｌｂが設けられている。
【００６５】
また、画素形成領域Ｒpxの左右の縁辺領域に設定される境界領域には、図面左右方向に隣接して配列される画素ＰＩＸ（図示を省略）の画素形成領域Ｒpxにまたがって、図８、図１０（ａ）、（ｂ）に示すように、基板１１表面から連続的に突出する隔壁層１５が形成されている。そして、隔壁層１５の側壁１５ｅにより囲まれ、かつ、画素電極１６が露出した領域がＥＬ素子形成領域Ｒelとして画定されている。なお、隔壁層１５は、表示領域２０の各画素電極１６のみが露出する開口部を有し、該開口部を形成する側壁１５ｅに四方を囲まれた領域を、ＥＬ素子形成領域Ｒelとして画定するものであってもよい。
【００６６】
データラインＬｄは、例えば図８〜図１０、図１１（ａ）に示すように、選択ラインＬｓ及び電源電圧ラインＬａよりも下層側（基板１１側）に設けられている。データラインＬｄは、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で形成される。また、データラインＬｄ（第２の金属配線層）は、ＩＴＯ等の透明電極材料からなる保護導電層ＣＶ２１により被覆されている。そして、保護導電層ＣＶ２１は、図８、図１０（ａ）に示すように、データラインＬｄ及び保護導電層ＣＶ２１上に形成されたゲート絶縁膜となる絶縁膜１２に設けられたコンタクトホールＣＨ２を介して、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに直接接続されている。これにより、データラインＬｄ（他の配線層）は、保護導電層ＣＶ２１を介して、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに電気的に接続されている。ここで、保護導電層ＣＶ２１は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、コンタクトホールＣＨ２は、図７に示した発光駆動回路ＤＣの接点Ｎ１３に対応する。
【００６７】
また、選択ラインＬｓ及び電源電圧ラインＬａは、例えば図８〜図１０、図１１（ｂ）、（ｃ）に示すように、トランジスタＴｒ１１及びＴｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同層に設けられている。選択ラインＬｓ及び電源電圧ラインＬａは、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。ここで、選択ラインＬｓ及び電源電圧ラインＬａは、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。なお、本具体例に係る表示パネルにおいては、選択ラインＬｓ及び電源電圧ラインＬａの下層に、後述するトランジスタＴｒ１１、Ｔｒ１２を構成する不純物層ＯＨＭ及び半導体層ＳＭＣが延在して形成されている。
【００６８】
そして、選択ラインＬｓは、図８、図９（ａ）、図１１（ｃ）に示すように、下層の絶縁膜１２に設けられたコンタクトホールＣＨ３を介して、透明電極材料からなる導電層ＣＶ２３に直接接続されている。導電層ＣＶ２３は、後述するトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇを被覆する保護導電層ＣＶ１１と一体的に形成されている。これにより、選択ラインＬｓ（第１の金属配線層）は、導電層ＣＶ２３及び保護導電層ＣＶ１１を介して、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇ（他の電極層）に電気的に接続される。ここで、導電層ＣＶ２３及び保護導電層ＣＶ１１は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、コンタクトホールＣＨ３は、図７に示した発光駆動回路ＤＣの接点Ｎ１４に対応する。
【００６９】
また、電源電圧ラインＬａは、図８、図９（ａ）、図１１（ｂ）に示すように、下層の絶縁膜１２に設けられたコンタクトホールＣＨ６を介して、透明電極材料からなる導電層ＣＶ２４に直接接続されている。導電層ＣＶ２４は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ７に充填された、透明電極材料からなる導電層ＣＶ３１を介して、電源電圧ラインＬａの補助配線Ｌｂに電気的に接続されている。これにより、電源電圧ラインＬａ（第１の金属配線層）は、導電層ＣＶ２４及びＣＶ３１を介して、補助配線Ｌｂ（他の配線層）に電気的に接続される。ここで、補助配線Ｌｂは、図９（ａ）、図１０（ｂ）、図１１（ｂ）に示すように、電源電圧ラインＬａ上に層間絶縁膜１３を介して平行に設けられ、かつ、電源電圧ラインＬａに対して平面的に重なるように設けられる。また、補助配線Ｌｂは、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。また、導電層ＣＶ２４は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、導電層ＣＶ３１は、後述するキャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６を形成するための透明電極層をパターニングすることによって、当該画素電極１６と同じ工程で形成される。このように、電源電圧ラインＬａ上に層間絶縁膜１３を介して平行に補助配線Ｌｂが設けられていることにより、電源電圧ラインＬａの配線抵抗を実質的に低くすることができる。
【００７０】
そして、このような選択ラインＬｓ及び電源電圧ラインＬａは、図５、図６に示したように、その一方の端部が表示領域２０外の周辺領域３０にまで延在し、端子パッドＰＬｓ、ＰＬａに接続されている。電源電圧ラインＬａに接続される端子パッドＰＬａについて具体的に示すと、電源電圧ラインＬａは、例えば図９（ｂ）、図１２（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ８を介して、透明電極材料からなる導電層ＣＶ２５に直接接続されている。そして、導電層ＣＶ２５は、導電層ＣＶ２５上に形成された絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ９ａを介して、端子導電層ＣＶ３２に直接接続されている。これにより、電源電圧ラインＬａは、導電層ＣＶ２５を介して端子パッドＰＬａの端子導電層ＣＶ３２（他の電極層）に電気的に接続されている。端子導電層ＣＶ３２は、保護絶縁膜１４に設けられたコンタクトホールＣＨ９ｂにより露出し、表示パネル１０外部と電気的に接続されるように構成されている。ここで、導電層ＣＶ２５は、後述するキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、端子導電層ＣＶ３２は、後述するキャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６を形成するための透明電極層をパターニングすることによって、当該画素電極１６と同じ工程で形成される。
【００７１】
なお、図示を省略したが、選択ラインＬｓの端部に設けられる端子パッドＰＬｓ（図５、図６参照）についても、上述した電源電圧ラインＬａに接続される端子パッドＰＬａと同様に、図９（ｂ）、図１２（ａ）に示した端子構造が適用される。また、データラインＬｄの端部に設けられる端子パッド（図示を省略）においては、データラインＬｄがトランジスタＴｒ１１、Ｔｒ１２を構成するゲートメタル層により形成されるので、データラインＬｄを被覆する保護導電層ＣＶ２１が図１２（ａ）に示した端子構造の導電層ＣＶ２５として適用される。そして、絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ９ａを介して、データラインＬｄと端子導電層ＣＶ３２とを電気的に接続することにより、図１２（ａ）と略同等の端子構造が適用される。
【００７２】
また、図７に示した発光駆動回路ＤＣのトランジスタＴｒ１１及びＴｒ１２は、具体的には、図８に示すように、データラインＬｄに沿って列方向（図面上下方向）に延在するように配置されている。本具体例においては、トランジスタＴｒ１１、Ｔｒ１２のチャネルの幅方向が、データラインＬｄに平行に設定されている。
【００７３】
各トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型の薄膜トランジスタ構造を有している。すなわち、トランジスタＴｒ１１、Ｔｒ１２は、図８、図１０（ａ）、図１１（ａ）に示すように、各々、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと、ゲート絶縁膜となる絶縁膜１２を介して少なくとも各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣに形成されるチャネル領域を挟んで対向するように形成されたソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと、を有している。ここで、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、及び、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄは、例えば、ニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。
【００７４】
なお、図１０（ａ）、図１１（ａ）に示すように、各トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと半導体層ＳＭＣとの間には、不純物層ＯＨＭが形成されている。不純物層ＯＨＭは、ｎ型の不純物を含むアモルファスシリコンからなるｎ＋シリコン層等により形成され、半導体層ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとのオーミック接続を実現する機能を有している。また、本具体例に係る表示パネル１０においては、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、並びに、これらの電極と同時に形成される配線層の下層に不純物層ＯＨＭと半導体層ＳＭＣが延在して形成された基板構造を有している。また、各トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓとドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが対向する半導体層ＳＭＣ上には、チャネル保護層ＢＬが形成されている。チャネル保護層ＢＬは、酸化シリコン又は窒化シリコン等により形成され、半導体層ＳＭＣへのエッチングダメージを防止する機能を有している。
【００７５】
そして、図７に示した発光駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、ゲート電極Ｔｒ１１ｇが図８、図９（ａ）、図１１（ｃ）に示すように、導電層ＣＶ２３、及び、絶縁膜１２に設けられたコンタクトホールＣＨ３を介して選択ラインＬｓに電気的に接続されている。また、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄは、図８、図９（ａ）、図１０（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ２、及び、保護導電層ＣＶ２１を介してデータラインＬｄに電気的に接続されている。また、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、図８、図９（ａ）、図１０（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ１を介してキャパシタＣｓの下部電極Ｅcaに直接接続されている。ここで、下部電極Ｅcaは、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇを被覆する保護導電層ＣＶ１２と一体的に形成されている。これにより、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓは、下部電極Ｅca及び保護導電層ＣＶ１２を介して、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに電気的に接続される。ここで、コンタクトホールＣＨ１は、図７に示した発光駆動回路ＤＣの接点Ｎ１１に対応する。
【００７６】
また、トランジスタＴｒ１２は、上述したようにゲート電極Ｔｒ１２ｇを被覆する保護導電層ＣＶ１２がキャパシタＣｓの下部電極Ｅcaと一体的に形成されていることにより、トランジスタＴｒ１２のゲート電極Ｔｒ１２ｇがキャパシタＣｓの下部電極Ｅcaに直接接続されている。また、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、図８に示すように、電源電圧ラインＬａと一体的に形成されている。また、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、図８、図１１（ａ）に示すように、絶縁膜１２に設けられたコンタクトホールＣＨ４を介して、透明電極材料からなる導電層ＣＶ２２に直接接続されている。導電層ＣＶ２２は、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ５を介して、キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６に直接接続されている。これにより、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、導電層ＣＶ２２を介して画素電極１６（他の電極層）に電気的に接続される。ここで、導電層ＣＶ２２は、キャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、コンタクトホールＣＨ４及びＣＨ５は、図７に示した発光駆動回路ＤＣの接点Ｎ１２に対応する。また、電源電圧ラインＬａと一体的に形成されるトランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄは、図７に示した発光駆動回路ＤＣの接点Ｎ１５に実質的に対応する。
【００７７】
キャパシタＣｓは、図８、図１０（ａ）、（ｂ）に示すように、透明電極材料からなる下部電極Ｅcaと、該下部電極Ｅcaに対向する透明電極材料からなる上部電極Ｅcbと、下部電極Ｅca及び上部電極Ｅcb間に介在する絶縁膜１２及び層間絶縁膜１３と、を有している。ここで、絶縁膜１２及び層間絶縁膜１３は、キャパシタＣｓの誘電体層として兼用されている。また、上部電極Ｅcbは、後述する有機ＥＬ素子ＯＥＬの画素電極１６が兼用されている。すなわち、キャパシタＣｓは、有機ＥＬ素子ＯＥＬの下層側（基板１１側）に設けられている。
【００７８】
有機ＥＬ素子ＯＥＬは、図８、図１０（ａ）、（ｂ）に示すように、上記キャパシタＣｓの上部電極Ｅcbを兼ねる画素電極（アノード電極）１６と、有機ＥＬ層（発光機能層）１５と、対向電極（カソード電極）１８と、を順次積層した素子構造を有している。ここで、本具体例に係る有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１６は、ＩＴＯ等の光透過率の高い透明な電極材料により形成されている。一方、対向電極１８は、アルミニウム単体やアルミニウム合金等の高い光反射率を有する電極材料を含んでいる。
【００７９】
画素電極１６は、図１１（ａ）に示すように、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ５、導電層ＣＶ２２、及び、絶縁膜１２に設けられたコンタクトホールＣＨ４を介して、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに電気的に接続されている。そして、画素電極１６には、上記発光駆動回路ＤＣから所定の発光駆動電流が供給される。
【００８０】
有機ＥＬ層１７は、図８、図１０（ａ）、（ｂ）に示すように、基板１１上に連続的に突出して形成された隔壁層１５の側壁１５ｅにより画定されたＥＬ素子形成領域Ｒelに露出する画素電極１６上に形成される。有機ＥＬ層１７は、例えば正孔注入層（又は、正孔注入層を含む正孔輸送層）１７ａ及び電子輸送性発光層１７ｂから形成される。ここで、有機ＥＬ層１７は、正孔注入層や発光層、電子注入層等の担体輸送層のうち、発光層として機能する層が有機材料で形成されているものを指す。
【００８１】
対向電極１８は、基板１１上に２次元配列された各画素ＰＩＸの画素電極１６に対して、共通に対向するように設けられている。対向電極１８は、図６に示したように、基板１１の表示領域２０に対応するように、単一の電極層（べた電極）により形成されている。また、対向電極１８は、図１０（ａ）、（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定する隔壁層１５や保護絶縁膜１４上にも延在するように設けられている。さらに、対向電極１８は、図６、図９（ｂ）に示すように、表示領域２０外の周辺領域３０にまで一部が延在するように設けられ、周辺領域３０に配置されたカソードコンタクト部Ｅccを介して引き出し配線Ｌｈに電気的に接続されている。
【００８２】
カソードコンタクト部Ｅccは、具体的には、図１２（ｂ）、（ｃ）に示すように、保護絶縁膜１４に設けられた複数の小穴の集合体からなるコンタクトホールＣＨ１０を介して、対向電極１８と、保護絶縁膜１４の下層の引き出し配線Ｌh1とが直接接続されている。ここで、引き出し配線Ｌh1（他の配線層）は、対向電極１８が接続される一端側（図面右方側）が、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ１１に充填された、透明電極材料からなる導電層ＣＶ３３を介して、透明電極材料からなる導電層ＣＶ２７に電気的に接続されている。また、引き出し配線Ｌh1は、端子パッドＰＬｃが接続される他端側（図面左方側）が、層間絶縁膜１３及び絶縁膜１２に設けられたコンタクトホールＣＨ１２に充填された、透明電極材料からなる導電層ＣＶ３４を介して、透明電極材料からなる導電層ＣＶ２６に電気的に接続されている。引き出し配線Ｌh1は、上述した電源電圧ラインＬａの補助配線Ｌｂと同様に、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。これにより、引き出し配線Ｌh1は、上述した補助配線Ｌｂを形成するための金属層をパターニングすることによって、当該補助配線Ｌｂと同じ工程で形成される。
【００８３】
また、本具体例においては、引き出し配線Ｌh1の下層に層間絶縁膜１３を介して、引き出し配線Ｌh2（第１の金属配線層）が平行に形成されている。ここで、引き出し配線Ｌh2は、一端側（図面右方側）が絶縁膜１２に設けられたコンタクトホールＣＨ１４を介して、透明電極材料からなる導電層ＣＶ２７に直接接続されている。また、引き出し配線Ｌh2は、他端側（図面左方側）が絶縁膜１２に設けられたコンタクトホールＣＨ１５を介して、透明電極材料からなる導電層ＣＶ２６に電気的に接続されている。引き出し配線Ｌh2は、上述したトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同様に、例えばニッケル等の高融点金属を含むアルミニウム合金等の低抵抗の配線材料により形成される。これにより、引き出し配線Ｌh2は、上述したトランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。
【００８４】
このように、本具体例においては、引き出し配線Ｌｈが、層間絶縁膜１３を介して平行に設けられた上層側の引き出し配線Ｌh1と下層側の引き出し配線Ｌh2により形成されている。これにより、引き出し配線Ｌｈの配線抵抗を十分に低くすることができる。また、対向電極１８と引き出し配線Ｌｈ（引き出し配線Ｌh1）とを接続するためのコンタクトホールＣＨ１０が複数の小穴の集合体により形成されていることにより、対向電極１８と引き出し配線Ｌh1との接触抵抗を低くすることができる。なお、対向電極１８が接続される上層側の引き出し配線Ｌh1の配線抵抗が十分低い場合には、下層側の引き出し配線Ｌh2を省略することができる。すなわち、引き出し配線Ｌh1のみで引き出し配線Ｌｈを構成するものであってもよい。
【００８５】
そして、上述した引き出し配線Ｌｈを介して対向電極１８に電気的に接続された導電層ＣＶ２６は、導電層ＣＶ２６上に形成された絶縁膜１２及び層間絶縁膜１３に設けられたコンタクトホールＣＨ１３ａを介して、端子導電層ＣＶ３５（他の電極層）に直接接続されている。これにより、対向電極１８は、引き出し配線Ｌｈ及び導電層ＣＶ２６を介して端子パッドＰＬｃの端子導電層ＣＶ３５に電気的に接続されている。端子導電層ＣＶ３５は、保護絶縁膜１４に設けられたコンタクトホールＣＨ１３ｂにより露出し、表示パネル１０外部と電気的に接続されるように構成されている。ここで、導電層ＣＶ２６、ＣＶ２７は、上述したキャパシタＣｓの下部電極Ｅcaを形成するための透明電極層をパターニングすることによって、当該下部電極Ｅcaと同じ工程で形成される。また、導電層ＣＶ３３、ＣＶ３４及び端子導電層ＣＶ３５は、上述したキャパシタＣｓの上部電極Ｅcbを兼ねる画素電極１６を形成するための透明電極層をパターニングすることによって、当該画素電極１６と同じ工程で形成される。
【００８６】
隔壁層１５は、図８、図１０（ａ）に示すように、少なくとも、表示パネル１０に２次元配列される複数の画素ＰＩＸ相互の境界領域に、基板表面から連続的に突出するように設けられている。ここで、隔壁層１５は、例えばドライエッチング法を用いてパターニングが可能な絶縁材料、例えば感光性の絶縁材料であるポリイミド系の樹脂材料により形成される。
【００８７】
なお、上述した発光駆動回路ＤＣ、有機ＥＬ素子ＯＥＬ（画素電極１６、有機ＥＬ層１７、対向電極１８）、層間絶縁膜１３、保護絶縁膜１４及び隔壁層１５が形成された基板１１の一面側には、図示を省略した封止層が形成されて表示パネル１０が封止される。ここで、周辺領域３０においては、少なくとも端子パッドＰＬｓ、ＰＬａ、ＰＬｃが露出するように封止層に開口部が形成される。なお、表示パネル１０は、封止層に加えて、又は、封止層に替えて、メタルキャップ（封止蓋）やガラス等の封止基板を貼り合わせた封止構造を適用するものであってもよい。
【００８８】
以上説明したようなデバイス構造を有する表示パネルにおいて、画像データ（階調電圧Ｖdata）に応じた所定の電流値の発光駆動電流がトランジスタＴｒ１２のドレイン・ソース間に流れて画素電極１６に供給されることにより、有機ＥＬ素子ＯＥＬが当該画像データに応じた所定の輝度階調で発光動作する。
【００８９】
このとき、表示パネル１０の画素電極１６が高い光透過率を有し、対向電極１８が高い光反射率を有することにより、各画素ＰＩＸの有機ＥＬ層１７において発光した光は、画素電極１６を直接透過して、あるいは、対向電極１８で反射した後、基板１１を透過して、視野側である基板１１の他面側（図１０（ａ）、（ｂ）の図面下方側）に出射される。
【００９０】
（発光パネルの製造方法）
次に、本具体例に係る表示パネルの製造方法について説明する。
図１３〜図１８は、本具体例に係る表示パネルの製造方法を示す工程断面図である。ここでは、図示の都合上、図１０〜図１２に示した表示パネル１０の各部の断面の一部を抜き出して、便宜的に隣接するように配置して示した。図中、（ＸＡ−ＸＡ）、（XIＣ−XIＣ）、（XIＤ−XIＤ）、（XIIＦ−XIIＦ）は、各々図１０〜図１２に示した各断面における工程断面を示す。
【００９１】
上述した表示パネルの製造方法は、まず、図１３（ａ）〜図１４（ｃ）に示すように、ガラス基板等の基板１１の一面側に、上述した発光駆動回路ＤＣ（図７、図８参照）を構成するトランジスタＴｒ１１、Ｔｒ１２やデータラインＬｄ、選択ラインＬｓ、電源電圧ラインＬａが形成される。
【００９２】
具体的には、まず、図１３（ａ）に示すように、透明な基板１１の一面側（図面上面側）に形成された同一のゲートメタル層を、フォトリソグラフィ法を用いてパターニングすることにより、表示領域２０の各画素ＰＩＸの画素形成領域Ｒpx内に、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ（他の電極層）及びデータラインＬｄ（他の配線層）が同時に形成される。ここで、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及びデータラインＬｄを形成するゲートメタル層は、例えばアルミニウム−ニッケル合金（以下、「Ａｌ−Ｎｉ合金」と略記する）をターゲットとして用いたスパッタリング法等により形成される。
【００９３】
次いで、基板１１の一面側に設定された各画素ＰＩＸのＥＬ素子形成領域Ｒel（図８、図１０参照）に対応する領域ごとに、キャパシタＣｓの下部電極Ｅcaが形成される。ここで、下部電極Ｅcaは、基板１１上にＩＴＯ等の透明な電極材料からなる電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより形成される。このとき、下部電極Ｅcaと同時に、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを被覆する保護導電層ＣＶ１１、ＣＶ１２、データラインＬｄ（第２の配線層）を被覆する保護導電層ＣＶ２１、及び、所定のパターン形状を有する導電層ＣＶ２２〜ＣＶ２７が形成される。ここで、上述したように、下部電極Ｅcaと保護導電層ＣＶ１２は一体的に形成される。また、保護導電層ＣＶ１１と導電層ＣＶ２３も一体的に形成される。なお、透明電極層をパターニングする際には、ウェットエッチングが用いられる。
【００９４】
このように、上述したＡｌ−Ｎｉ合金からなるゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及びデータラインＬｄは、透明電極層からなる保護導電層ＣＶ１１、ＣＶ１２、ＣＶ２１により被覆されているので、ＩＴＯエッチング液やレジスト剥離液等に晒されることがなく、侵食されることはない。さらに、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ及びデータラインＬｄとしてＡｌ−Ｎｉ合金を用いることにより、アルミニウム単体や、ネオジウム（Ｎｄ）等を含む他のアルミニウム合金を用いる場合に比較して、ＩＴＯからなる保護導電層ＣＶ１１、ＣＶ１２、ＣＶ２１との接触抵抗も大幅に低減することができる。
【００９５】
次いで、図１３（ｂ）に示すように、基板１１の全域に窒化シリコン等からなる絶縁膜１２（第１の絶縁膜）、真性アモルファスシリコン等からなる半導体膜ＳＭＣｘ、窒化シリコン等からなる絶縁膜ＢＬｘを連続的に被覆形成する。その後、窒化シリコン等の絶縁膜ＢＬｘを、フォトリソグラフィ法を用いてパターニングすることにより、図１３（ｃ）に示すように、半導体膜ＳＭＣｘ上のゲート電極Ｔｒ１１ｇ及びＴｒ１２ｇに対応する領域に、チャネル保護層ＢＬを形成する。
【００９６】
次いで、図１４（ａ）に示すように、基板１１の全域にｎ型アモルファスシリコン等からなる不純物層ＯＨＭｘを被覆形成する。その後、図１０〜図１２、図１４（ｂ）に示すように、フォトリソグラフィ法を用いて、不純物層ＯＨＭｘ、半導体膜ＳＭＣｘ及び絶縁膜１２を一括してパターニングすることにより、下部電極Ｅca、保護導電層ＣＶ２１、導電層ＣＶ２２〜ＣＶ２７の所定の位置の上面が露出するコンタクトホールＣＨ１〜ＣＨ８、ＣＨ９ｘ、ＣＨ１３ａ、ＣＨ１４、ＣＨ１５（第１のコンタクトホール）をそれぞれ形成する。ここで、不純物層ＯＨＭｘ、半導体膜ＳＭＣｘ及び絶縁膜１２をパターニングする際には、ドライエッチングが用いられる。
【００９７】
次いで、基板１１の一面側にソース、ドレインメタル層を形成した後、図１４（ｃ）に示すように、フォトリソグラフィ法を用いて、ソース、ドレインメタル層、上記不純物層ＯＨＭｘ及び半導体膜ＳＭＣｘを一括してパターニングする。これにより、少なくともチャネル保護層ＢＬを挟んで対向し、トランジスタＴｒ１１、Ｔｒ１２の半導体層ＳＭＣとなる領域の両端部上に、オーミック接続のための不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ（金属層）を形成する。また、このソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成する工程においては、選択ラインＬｓ（金属層、第１の配線層）、電源電圧ラインＬａ（金属層、第１の配線層）及び引き出し配線Ｌh2（金属層、第１の配線層）も同時に形成される。ここで、電源電圧ラインＬａは、図８に示すように、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成される。また、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、選択ラインＬｓ、電源電圧ラインＬａ、引き出し配線Ｌh2を形成するソース、ドレインメタル層は、ゲートメタル層と同様に、例えばＡｌ−Ｎｉ合金をターゲットとして用いたスパッタリング法等により形成される。また、ソース、ドレインメタル層、不純物層ＯＨＭｘ及び半導体膜ＳＭＣｘをパターニングする際には、ドライエッチングが用いられる。
【００９８】
これにより、図１０（ａ）、図１１（ａ）に示した薄膜トランジスタ構造のトランジスタＴｒ１１、Ｔｒ１２が形成される。このとき、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓ及びドレイン電極Ｔｒ１１ｄは、各々、上述したコンタクトホールＣＨ１及びＣＨ２を介して、下部電極Ｅca及び保護導電層ＣＶ２１に直接接続される。また、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓは、コンタクトホールＣＨ４を介して、導電層ＣＶ２２に直接接続される。また、選択ラインＬｓは、上述したコンタクトホールＣＨ３を介して、導電層ＣＶ２３に直接接続される。また、電源電圧ラインＬａは、上述したコンタクトホールＣＨ６及びＣＨ８を介して、各々、導電層ＣＶ２４及びＣＶ２５に直接接続される。また、引き出し配線Ｌh2は、上述したコンタクトホールＣＨ１４及びＣＨ１５を介して、各々、導電層ＣＶ２７及びＣＶ２６に直接接続される。
【００９９】
次いで、上述したトランジスタＴｒ１１、Ｔｒ１２、選択ラインＬｓ、電源電圧ラインＬａ、引き出し配線Ｌh2を含む基板１１の全域に、窒化シリコン等からなる層間絶縁膜１３（第２の絶縁膜）を形成する。その後、当該層間絶縁膜１３をパターニングして、図１５（ａ）に示すように、導電層ＣＶ２２、ＣＶ２４、ＣＶ２７及びＣＶ２６が露出するコンタクトホールＣＨ５、ＣＨ７、ＣＨ１１及びＣＨ１２（第２のコンタクトホール）を各々貫通させるとともに、導電層ＣＶ２５及びＣＶ２６が露出するコンタクトホールＣＨ９ａ及びＣＨ１３ａ（第２のコンタクトホール）を形成する。
【０１００】
次いで、基板１１の全域にＩＴＯ等からなる透明電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより、図１５（ｂ）に示すように、少なくとも各画素ＰＩＸのＥＬ素子形成領域Ｒelの層間絶縁膜１３上に、例えば矩形状の平面パターンを有する画素電極１６（他の電極層）を形成する。また、この画素電極１６を形成する工程においては、上記コンタクトホールＣＨ７、ＣＨ１１及びＣＨ１２を充填する導電層ＣＶ３１、ＣＶ３３及びＣＶ３４も同時に形成される。また、この工程においては、上記コンタクトホールＣＨ９ａ及びＣＨ１３ａを介して、導電層ＣＶ２５及びＣＶ２６に直接接続される端子導電層ＣＶ３２及びＣＶ３５（他の電極層）も同時に形成される。
【０１０１】
ここで、画素電極１６は、上述したコンタクトホールＣＨ５を介して、導電層ＣＶ２２に直接接続されることにより、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに電気的に接続される。また、導電層ＣＶ３１、ＣＶ３３及びＣＶ３４は、コンタクトホールＣＨ７、ＣＨ１１及びＣＨ１２を介して、各々導電層ＣＶ２４、ＣＶ２７及びＣＶ２６に直接接続される。ここで、透明電極層をパターニングする際には、ドライエッチングが用いられる。
【０１０２】
これにより、図１５（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelにおいて、絶縁膜１２及び層間絶縁膜１３を介して、下部電極Ｅcaと画素電極１６とが対向して配置されたキャパシタＣｓが形成される。すなわち、画素電極１６は、有機ＥＬ素子ＯＥＬのアノード電極であるとともに、下部電極Ｅcaに対向する上部電極Ｅcbとして兼用され、また、絶縁膜１２及び層間絶縁膜１３は、誘電体層として兼用される。
【０１０３】
このように、画素電極１６とトランジスタＴｒ１２のソース電極Ｔｒ１２ｓとの接続構造として、導電層ＣＶ２２を介して相互に接続することにより、ソース電極Ｔｒ１２ｓ上の層間絶縁膜１３に設けたコンタクトホールを介して、画素電極１６とソース電極Ｔｒ１２ｓとを直接接続する場合に比較して、コンタクトホールにオーバーハング構造が発生する確率を大幅に低くすることができる。なお、この効果については、後述する作用効果の検証において詳しく説明する。
【０１０４】
次いで、基板１１の一面側に、例えばＡｌ−Ｎｉ合金をターゲットとして用いたスパッタリング法等により配線層を形成した後、フォトリソグラフィ法を用いて、当該配線層をパターニングすることにより、図１６（ａ）に示すように、電源電圧ラインＬａに平行して配設された補助配線Ｌｂ（他の配線層）、及び、引き出し配線Ｌh2に平行して配設された引き出し配線Ｌh1（他の配線層）を形成する。ここで、Ａｌ−Ｎｉ合金からなる配線層をパターニングする際には、ウェットエッチングが用いられる。
【０１０５】
ここで、補助配線Ｌｂは、層間絶縁膜１３上に形成された導電層ＣＶ３１に直接接続される。これにより、補助配線Ｌｂは、図１６（ａ）に示すように、導電層ＣＶ３１及びＣＶ２４を介して、電源電圧ラインＬａに電気的に接続される。すなわち、電源電圧ラインＬａの上層に補助配線Ｌｂが平行して配設された配線構造が形成される。このような配線構造により、例えば大画面の表示パネルにおいて、電源電圧ラインＬａの配線抵抗の増加に起因する電源電圧Ｖsaの電圧降下を軽減することができる。
【０１０６】
また、引き出し配線Ｌh1は、層間絶縁膜１３上に形成された導電層ＣＶ３３及びＣＶ３４に直接接続される。これにより、引き出し配線Ｌh1は、図１２（ｂ）に示すように、導電層ＣＶ３３及びＣＶ２７を介して、引き出し配線Ｌh2に電気的に接続されるとともに、導電層ＣＶ３４及びＣＶ２６を介して、引き出し配線Ｌh2及び端子導電層ＣＶ３５に電気的に接続される。すなわち、引き出し配線Ｌh2の上層に引き出し配線Ｌh1が平行して配設された引き出し配線Ｌｈが形成される。このように、引き出し配線Ｌｈを複数の配線層により構成することにより、引き出し配線Ｌｈの配線抵抗を十分に低くすることができる。
【０１０７】
次いで、基板１１の全域に、窒化シリコン等からなる保護絶縁膜１４を形成した後、当該保護絶縁膜１４をパターニングして、図１６（ｂ）に示すように、各画素ＰＩＸのＥＬ素子形成領域Ｒelに画素電極１６が露出する開口部１４ｈを形成する。この保護絶縁膜１４のパターニング工程においては、電源電圧ラインＬａの端部に設けられる端子パッドＰＬａを構成する端子導電層ＣＶ３２が露出するコンタクトホールＣＨ９ｂが同時に形成される（選択ラインＬｓ及びデータラインＬｄの端部に設けられる端子パッドにおいても同じ）。また、この保護絶縁膜１４のパターニング工程においては、引き出し配線Ｌｈの端部に設けられる端子パッドＰＬｃを構成する端子導電層ＣＶ３５が露出するコンタクトホールＣＨ１３ｂ、及び、引き出し配線Ｌh1が露出する複数の小穴の集合体からなるコンタクトホールＣＨ１０も同時に形成される。
【０１０８】
次いで、基板１１上に、例えばポリイミド系やアクリル系等の感光性の有機樹脂材料を塗布して樹脂層を形成した後、当該樹脂層をパターニングすることにより、図１７（ａ）に示すように、表示領域２０に隔壁層１５を形成する。ここで、隔壁層１５は、基板１１の一面側に連続的に突出するとともに、各画素ＰＩＸの画素電極１６が露出する開口部１５ｈを有している。これにより、各画素形成領域Ｒpxにおいて、隔壁層１５に形成された開口部１５ｈ、すなわち側壁１５ｅにより囲まれ、画素電極１６が露出する領域が各画素ＰＩＸのＥＬ素子形成領域Ｒelとして画定される。
【０１０９】
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理又はＵＶオゾン処理等を施すことにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施す。このように、隔壁層１５により有機化合物含有液を塗布する領域（ＥＬ素子形成領域Ｒel）を画定し、加えて、各画素ＰＩＸ（有機ＥＬ素子ＯＥＬ）の画素電極１６表面を親液化することにより、後述するように、有機化合物含有液をノズルプリンティング法やインクジェット法を用いて塗布し、有機ＥＬ層１７の発光層（電子輸送性発光層１７ｂ）を形成する場合であっても、表示パネル１０の行方向に隣接して配置される、異なる色の画素ＰＩＸのＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを抑制することができる。したがって、カラー表示に対応した表示パネル１０を製造する場合であっても、隣接画素相互の混色を防止して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料の塗り分けを良好に行うことができる。
【０１１０】
なお、本具体例においては、画素電極１６表面を親液化する工程についてのみ説明するが、これに限定されるものではなく、上述した画素電極１６表面の親液化処理の後に、少なくとも隔壁層１５表面を撥液化する処理を施すものであってもよい。これによれば、隔壁層１５の表面が撥液性を有するとともに、各ＥＬ素子形成領域Ｒelに露出する画素電極１６の表面が親液性を有する基板表面を実現することができる。したがって、基板１１の表面に塗布される有機化合物含有液が隔壁層１５の側壁１５ｅに迫り上がる現象をさらに抑制することができるとともに、画素電極１６の表面に十分馴染んで略均一に拡がるので、画素電極１６上の全域に略均一な膜厚を有する有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）を形成することができる。
【０１１１】
次いで、図１７（ｂ）に示すように、表示領域２０の各画素ＰＩＸのＥＬ素子形成領域Ｒelに露出する画素電極１６上に、正孔輸送層（担体輸送層）１７ａ及び電子輸送性発光層（担体輸送層）１７ｂが積層形成された有機ＥＬ層（発光機能層）１７を形成する。
【０１１２】
まず、各画素ＰＩＸのＥＬ素子形成領域Ｒelに対して、連続した溶液（液流）を吐出するノズルプリンティング（又はノズルコート）法、又は、互いに分離した不連続の複数の液滴を所定位置に吐出するインクジェット法等を用いて、正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて画素電極１６上に正孔輸送層１７ａを形成する。
【０１１３】
具体的には、有機高分子系の正孔輸送材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、ＥＬ素子形成領域Ｒelに塗布する。その後、基板１１が載置されているステージを１００℃以上の温度条件で加熱して乾燥処理を行って残留溶媒を除去することにより、各ＥＬ素子形成領域Ｒelに露出する画素電極１６上にのみ有機高分子系の正孔輸送材料を定着させて、正孔輸送層１７ａを形成する。
【０１１４】
次いで、各ＥＬ素子形成領域Ｒelに形成された正孔輸送層１７ａ上に、ノズルプリンティング法又はインクジェット法等を用いて、電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層（担体輸送層）１７ｂを形成する。
【０１１５】
具体的には、有機高分子系の電子輸送性発光材料（担体輸送性材料）を含む有機化合物含有液（有機溶液）として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の発光材料を、適宜水系溶媒或いはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解または分散した０．１ｗｔ％〜５ｗｔ％の溶液を、上記正孔輸送層１７ａ上に塗布する。その後、窒素雰囲気中で上記ステージを加熱して乾燥処理を行って残留溶媒を除去することにより、正孔輸送層１７ａ上に有機高分子系の電子輸送性発光材料を定着させて、電子輸送性発光層１７ｂを形成する。
【０１１６】
次いで、図１８に示すように、上記隔壁層１５及び有機ＥＬ層１７（正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）が形成された表示領域２０を含む領域に、光反射特性を有し、各画素ＰＩＸの有機ＥＬ層１７を介して画素電極１６に対向する、共通の対向電極（カソード電極）１８を形成する。このとき、対向電極１８は、表示領域２０のみならず、周辺領域３０にも一部が延在するように形成されることにより、カソードコンタクト部Ｅccにおいて、図１２（ｂ）に示すように、上述した保護絶縁膜１４に形成されたコンタクトホールＣＨ１０を介して、引き出し配線Ｌh1に直接接続される。ここで、対向電極１８は、例えば真空蒸着法を用いて、蒸着マスクを介して純アルミニウムからなる電極層を基板１１上に成膜することにより形成される。
【０１１７】
このように、対向電極１８を、蒸着法を用いて純アルミニウムの電極層により形成することにより、Ａｌ−Ｎｉ合金からなる引き出し配線Ｌh1上の保護絶縁膜１４にコンタクトホールＣＨ１０を設けて、対向電極１８と接続する構造を用いた場合であっても、対向電極１８を構成するアルミニウム電極層を厚く形成できるので、コンタクトホールＣＨ１０で断線が生じる確率を低くすることができる。また、対向電極１８を蒸着マスクを用いて形成しているので、仮にコンタクトホールＣＨ１０の段差部で対向電極１８のアルミニウム電極層にピンホールが発生した場合であっても、レジスト現像液、剥離液等の薬液に晒されるウェットエッチング工程を伴わないので、腐食の進行を大幅に抑制することができる。
【０１１８】
次いで、上記対向電極１８が形成された基板１１の一面側に、例えばシリコン酸化膜やシリコン窒化膜等からなる封止層を形成して基板面を封止することにより、表示パネル１０が完成する。ここで、封止層は、周辺領域３０に形成された端子パッドＰＬａ、ＰＬｓ、ＰＬｃ（データラインＬｄの端子パッドを含む）の上面が露出するように開口部が形成される。なお、上記封止層に加えて、又は、封止層に替えて、メタルキャップ（封止蓋）やガラス等の封止基板を基板１１に対向して接合するものであってもよい。
【０１１９】
このように、本具体例においては、基板１１上に異なる２層以上の透明電極層を有し、金属電極（例えばトランジスタＴｒ１１、Ｔｒ１２のソース、ドレイン電極）又は金属配線（例えば選択ラインＬｓ、電源電圧ラインＬａ、データラインＬｄ、引き出し配線Ｌｈ）が、上記透明電極層のうち、少なくとも１層の透明電極層（保護導電層ＣＶ２１、導電層ＣＶ２２〜ＣＶ２７）を介して、他の金属配線（例えば補助配線Ｌｂ、引き出し配線Ｌｈ）又は透明電極層（例えば画素電極１６、端子導電層ＣＶ３２、ＣＶ３５）に接続されていることを特徴とする。
【０１２０】
また、上記透明電極層は、基板１１上に設けられるキャパシタＣｓを構成する電極（下部電極Ｅca、上部電極Ｅcb）と同時に形成されることを特徴としている。
さらに、上記透明電極層は、下層に形成される金属配線（例えばトランジスタＴｒ１１、Ｔｒ１２のゲート電極、データラインＬｄ）を被覆した状態でパターニング形成されることを特徴としている。
【０１２１】
（作用効果の検証）
次に、上述した特徴を有する回路基板を適用した表示パネル及びその製造方法に特有の作用効果について詳しく説明する。
【０１２２】
図１９は、上述した第１の実施形態の比較対象となる表示パネルの一例、及び、その問題点を示す要部断面図である。ここで、図１９（ａ）は、比較対象となる接続構造を示す断面図であり、図１９（ｂ）は、比較対象となる接続構造における問題点を説明するための図である。また、図２０は、比較対象となる表示パネルの製造方法を示す工程断面図である。なお、上述した実施形態と同等の構成については、同一の符号を付してその説明を簡略化する。
【０１２３】
比較対象となる表示パネルは、図１９（ａ）に示すように、基板１１上に形成される薄膜トランジスタＴＦＴのソース電極Ｔｓ（又はドレイン電極Ｔｄ）と、該薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３上に設けられる透明電極ＥＬＰとが、層間絶縁膜１３に設けられたコンタクトホールＣＨＰを介して、直接接続されている。ここで、ソース電極Ｔｓは低抵抗配線材料であるＡｌ−Ｎｉ合金により形成され、また、透明電極ＥＬＰは透明電極材料であるＩＴＯにより形成されている。これにより、ソース電極Ｔｓと透明電極ＥＬＰとをバリヤメタルを介することなく直接接続でき、かつ、両者の接触抵抗を低減することができることが、上述した特許文献２に示されている。
【０１２４】
このようなパネル構造を有する表示パネルの製造方法は、まず、図２０（ａ）に示すように、基板１１の一面側に、薄膜トランジスタＴＦＴを形成する。ここで、少なくとも薄膜トランジスタＴＦＴのソース電極Ｔｓ及びドレイン電極Ｔｄは、Ａｌ−Ｎｉ合金により形成されている。次いで、図２０（ｂ）に示すように、シリコン窒化膜等により薄膜トランジスタＴＦＴを被覆する層間絶縁膜１３を形成した後、ドライエッチング法を用いて、ソース電極Ｔｓの所定の位置の上面が露出するコンタクトホールＣＨＰを形成する。
【０１２５】
次いで、層間絶縁膜１３上にＩＴＯ等の透明な電極材料からなる電極層を堆積後、フォトリソグラフィ法を用いてパターニングすることにより、図２０（ｃ）に示すように、所望のパターン形状を有する透明電極ＥＬＰが形成される。このとき、透明電極ＥＬＰは、層間絶縁膜１３に形成されたコンタクトホールＣＨＰを介して、薄膜トランジスタＴＦＴのソース電極Ｔｓに直接接続される。
【０１２６】
このような表示パネルの製造方法においては、Ａｌ−Ｎｉ合金からなるソース電極Ｔｓ（又は、ドレイン電極Ｔｄ）と、ＩＴＯからなる透明電極ＥＬＰとを接続する際に、ソース電極Ｔｓ上に形成されたシリコン窒化膜等からなる層間絶縁膜１３に、ソース電極Ｔｓの上面が露出するコンタクトホールＣＨＰを形成する必要がある。
【０１２７】
この薄膜トランジスタＴＦＴの形成からコンタクトホールＣＨＰの形成に至るまでの一連の製造工程について、発明者らが詳しく検証したところ、以下のような現象が生じることが判明した。すなわち、まず、ソース電極Ｔｓ及びドレイン電極Ｔｄを構成するＡｌ−Ｎｉ合金は、ソース電極Ｔｓ及びドレイン電極Ｔｄのパターニング工程におけるレジスト現像液処理やレジスト剥離液処理で若干溶解し、表面がアモルファス化してＡｌ−Ｎｉ水酸化物に変化する。そのため、ドライエッチング法を用いて、ソース電極Ｔｓ上の層間絶縁膜１３をエッチングしてコンタクトホールＣＨＰを形成する際に、ソース電極Ｔｓ表面のアモルファス成分（Ａｌ−Ｎｉ水酸化物）も同時にエッチングされる。さらに、層間絶縁膜１３のエッチング後のレジスト剥離液処理においても、コンタクトホールＣＨＰ内が剥離液に晒されるため、ソース電極Ｔｓ表面がさらに溶出する。加えて、コンタクトホールＣＨＰ内に露出する層間絶縁膜１３とソース電極Ｔｓの界面にも上記剥離液が浸入することにより、層間絶縁膜１３下部のソース電極Ｔｓ表面が溶出する。そのため、図１９（ｂ）に示すように、コンタクトホールＣＨＰ内において、層間絶縁膜１３下部にソース電極Ｔｓが密着していないオーバーハング部ＯＶＨが生じることが判明した。
【０１２８】
このように、層間絶縁膜１３がオーバーハング構造になった状態で、ＩＴＯ等からなる透明電極層を成膜し、パターニングすると、透明電極層がコンタクトホールＣＨＰ内のオーバーハング部ＯＶＨで断線やクラックを生じる。そのため、透明電極層のＩＴＯと、その下層のソース電極ＴｓのＡｌ−Ｎｉ合金の双方が、透明電極層のパターニング時に用いるレジスト剥離液に同時に晒されることになる。これにより、腐食反応（電池反応）が進行するため、ソース電極Ｔｓと透明電極ＥＬＰとの接合不良が生じ、製造歩留まりが低下するという問題を有していた。
【０１２９】
また、図１９（ａ）に示したようなデバイス構造を有する表示パネルにおいて、ソース電極Ｔｓ及びドレイン電極Ｔｄを形成する際のＡｌ−Ｎｉ合金を用いて、外部回路と接合するための端子電極を形成した場合、透明電極ＥＬＰを形成するためのＩＴＯのウェットエッチングの際にＡｌ−Ｎｉ合金が露出していると、上述したような腐食反応が生じるという問題を有していた。そのため、端子電極の露出を防止するために、例えばＩＴＯからなる保護膜を用いて被覆する必要がある。この場合、図１９（ｂ）に示したコンタクトホールＣＨＰと同様に、端子電極表面の溶出やオーバーハングが生じるため、外部接合端子部においても製造歩留まりが低下するという問題を有していた。
【０１３０】
さらに、上述したように、ＩＴＯからなる透明電極層を形成しパターニングする工程を行わない場合であっても、Ａｌ−Ｎｉ合金からなる電極や配線を露出させた状態で加湿信頼性試験を行うと、Ａｌ−Ｎｉ合金が腐食するという問題も有していた。
【０１３１】
これに対して、本発明に係る回路基板を適用した発光パネル（表示パネル）においては、上述した第１〜第４の実施形態に示したように、Ａｌ合金等からなる電極層又は配線層と、他の電極層又は配線層との接続構造として、少なくとも、Ａｌ合金からなる電極層又は配線層の下層に設けられたＩＴＯ等からなる透明導電層を介して双方を電気的に接続している。
【０１３２】
これにより、本発明に係る回路基板を適用した発光パネルの製造方法においては、Ａｌ合金からなる電極層又は配線層上に被覆形成された層間絶縁膜にコンタクトホールを形成する必要がない。そのため、層間絶縁膜にコンタクトホールを形成する際に用いられるドライエッチングによりＡｌ合金からなる電極層又は配線層の表面がエッチングされることがない。また、当該ドライエッチング後のレジスト剥離液処理により、Ａｌ合金からなる電極層又は配線層の表面がさらに溶出して、層間絶縁膜にオーバーハング部が生じる現象を防止することができる。したがって、Ａｌ合金からなる電極層又は配線層と、他の電極層又は配線層との接合不良の発生を抑制して、発光パネルの製造歩留まりを改善することができる。
【０１３３】
ここで、Ａｌ合金からなる電極層又は配線層と、他の電極層又は配線層とを電気的に接続する透明導電層は、発光パネルに設けられる既存のキャパシタの下部電極を形成するための透明電極層をパターニングすることにより、当該下部電極と同時に形成することができる。したがって、発光パネルの製造工程を大幅に変更したり、工数を増加することなく、上述した接続構造を簡易に実現することができる。
【０１３４】
また、本発明に係る回路基板を適用した発光パネル及びその製造方法においては、Ａｌ合金からなる電極層又は配線層と、発光パネルの外部回路が接合される端子パッドとの接続構造として、Ａｌ合金からなる電極層又は配線層の下層に設けられた透明導電層を介して双方を電気的に接続している。加えて、端子パッドは、発光パネルに設けられる既存のキャパシタの上部電極を形成するための透明電極層をパターニングすることにより、当該上部電極と同時に形成される。
【０１３５】
これにより、端子パッド部にＡｌ合金からなる電極層又は配線層が露出しない。そのため、キャパシタの上部電極を形成する際に用いられるウェットエッチングによりＡｌ合金からなる電極層又は配線層の表面がエッチングされる現象や、層間絶縁膜にオーバーハング部が生じる現象を防止することができる。また、端子パッド部にＡｌ合金からなる電極層又は配線層が露出しないので、加湿信頼性試験を行った場合であっても、Ａｌ合金からなる電極層又は配線層の表面が腐食する現象を防止することができる。したがって、発光パネルの製造工程を大幅に変更したり、工数を増加することなく、端子パッドにおける接合不良の発生を抑制して、発光パネルの製造歩留まりを改善することができる。
【０１３６】
さらに、本発明に係る回路基板を適用した発光パネル及びその製造方法においては、上述したＡｌ合金からなる電極層又は配線層と、他の電極層又は配線層とを電気的に接続する透明導電層が、さらに下層に設けられるＡｌ合金からなる電極層又は配線層を被覆するように形成されている。これにより、上記透明電極層のパターニング工程において、Ａｌ合金からなる電極層又は配線層表面の溶出や腐食を防止することができる。また、上述したような基板構造を有することにより、同一の金属ターゲットを用いたスパッタリング法により上記各電極層や配線層を形成することができるので、生産性を向上させることができる。
【０１３７】
なお、上述した具体例においては、画素ＰＩＸに設けられる発光駆動回路ＤＣとして、画像データに応じて各画素ＰＩＸ（具体的には、発光駆動回路ＤＣのトランジスタＴｒ１２のゲート端子；接点Ｎ１１）に書き込む階調電圧Ｖdataの電圧値を調整（指定）することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電圧指定型の階調制御方式の回路構成を示した（図３参照）。本発明は、これに限定されるものではなく、画像データに応じて各画素ＰＩＸに書き込む階調電流の電流値を調整（指定）することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電流指定型の階調制御方式の回路構成を有するものであってもよい。以下にその一例を示す。
【０１３８】
（画素の他の例）
図２１は、本具体例に係る表示パネルに配列される画素の他の回路構成例を示す等価回路図である。ここで、上述した具体例に示した画素（図７参照）と同一又は同等の構成については、同等の符号を付して示す。
【０１３９】
画素ＰＩＸの他の回路構成は、図２１に示すように、３個のトランジスタを有する発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備えている。発光駆動回路ＤＣは、具体的には、トランジスタＴｒ２１〜Ｔｒ２３と、キャパシタＣｓとを備えている。トランジスタＴｒ２１は、ゲート端子が接点Ｎ２４を介して選択ラインＬｓに接続され、ドレイン端子が接点Ｎ２５を介して電源電圧ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタＴｒ２２は、ゲート端子が接点Ｎ２４を介して選択ラインＬｓに接続され、ソース端子が接点Ｎ２３を介してデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタＴｒ２３（薄膜トランジスタ）は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が接点Ｎ２５を介して電源電圧ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）間に接続されている。
【０１４０】
また、有機ＥＬ素子ＯＥＬは、上述した具体例に示した画素（図７参照）と同様に、アノード（アノード電極となる画素電極１６）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード（カソード電極となる対向電極１８）が所定の低電位電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続される。
【０１４１】
そして、このような回路構成を有する画素ＰＩＸにおける駆動制御動作は、所定の処理サイクル期間内に、画像データに応じた電圧成分を保持させる書込動作（選択期間）と、該書込動作終了後に、有機ＥＬ素子ＯＥＬを画像データに応じた輝度階調で発光動作させる発光動作（非選択期間）と、を実行するように制御される。
【０１４２】
まず、画素ＰＩＸへの書込動作（選択期間）においては、選択ラインＬｓに選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、画素ＰＩＸを選択状態に設定する。そして、電源電圧ラインＬａにローレベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加した状態で、データラインＬｄに画像データに応じた負の電流値に設定された階調電流Ｉdataを供給する。これにより、画素ＰＩＸからデータラインＬｄ方向に階調電流Ｉdataが引き抜かれるように流れ、ローレベルの電源電圧Ｖsaよりもさらに低電位の電圧がトランジスタＴｒ２３のソース端子（接点Ｎ２２）に印加される。
【０１４３】
したがって、接点Ｎ２１及びＮ２２間（すなわち、トランジスタＴｒ２３のゲート・ソース間）に電位差が生じることによりトランジスタＴｒ２３がオン動作して、電源電圧ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２、接点Ｎ２３を介してデータラインＬｄ方向に、階調電流Ｉdataに対応した書込電流が流れる。
【０１４４】
このとき、キャパシタＣｓには、接点Ｎ１３及びＮ１４間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。また、電源電圧ラインＬａには、基準電圧Ｖsc以下の電圧レベルの電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず発光動作は行われない（非発光動作）。
【０１４５】
次いで、書込動作終了後の発光動作（非選択期間）においては、選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、画素ＰＩＸを非選択状態に設定する。このとき、キャパシタＣｓには、上述した書込動作において蓄積された電荷が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源電圧ラインＬａにハイレベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源電圧ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【０１４６】
このとき、キャパシタＣｓにより保持される電圧成分は、トランジスタＴｒ２３において階調電流Ｉdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となり、有機ＥＬ素子ＯＥＬは、画像データに応じた輝度階調で発光動作する。
【０１４７】
そして、図２１に示した回路構成を有する画素ＰＩＸ（発光駆動回路ＤＣ及び有機ＥＬ素子ＯＥＬ）が配列された表示パネルにおいても、例えばトランジスタＴｒ２１〜Ｔｒ２３と、有機ＥＬ素子ＯＥＬ、キャパシタＣｓ、選択ラインＬｓ、電源電圧ラインＬａ、データラインＬｄとの接続部となる接点Ｎ２１〜Ｎ２５、並びに、外部回路と接続される端子パッドに、上述した具体例において図１０〜図１２に示した要部断面図の接続構造をほぼそのまま適用することができる。したがって、上述した具体例と同様に、発光パネルの製造工程を大幅に変更したり、工数を増加することなく、Ａｌ合金からなる電極層又は配線層と、他の電極層又は配線層との接合不良の発生を抑制することができ、発光パネルの製造歩留まりを改善することができる。
【０１４８】
なお、図７及び図２１に示した画素ＰＩＸは、本発明に適用可能な回路構成の一例を示したものに過ぎず、本発明はこれに限定されるものではない。また、上述した具体例においては、発光駆動回路ＤＣにより発光駆動される発光素子として有機ＥＬ素子ＯＥＬを適用した場合を示したが、本発明はこれに限定されるものではなく、電流制御型の発光素子であれば、例えば発光ダイオード等の他の発光素子であってもよい。すなわち、本発明は、上述した第１〜第４の実施形態に係る回路基板の接続構造を適用することができるものであれば、他の基板構造を有する発光パネルや表示パネルに適用するものであってもよい。
【０１４９】
また、上述した具体例においては、有機ＥＬ素子ＯＥＬの素子構造として、正孔輸送層１７ａ及び電子輸送性発光層１７ｂからなる有機ＥＬ層１７を有する場合について説明したが、本発明はこれに限定されるものではない。すなわち、本発明に適用される有機ＥＬ素子ＯＥＬは、有機ＥＬ層１７が例えば正孔輸送兼電子輸送性発光層のみからなる素子構造を有するものでもよく、あるいは、正孔輸送性発光層及び電子輸送層からなるものでもよく、また、これらの層の間に適宜電荷輸送層が介在するものでもよく、さらに、その他の電荷輸送層の組合せを有するものであってもよい。また、上述した具体例においては、画素電極１６をアノード電極とし、対向電極１８をカソード電極としたが、これに限らず画素電極１６をカソード電極とし、対向電極１８をアノード電極としてもよい。このとき、有機ＥＬ層１７は、画素電極１６に接する担体輸送層が電子輸送性の層であればよい。
【０１５０】
（電子機器）
次に、上述した具体例に係る表示パネル（発光パネル）を実装した電子機器について図面を参照して説明する。上述した具体例に示した表示パネル１０は、例えばデジタルカメラやモバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器に表示デバイスとして実装することができるものである。
【０１５１】
図２２は、本発明に係る回路基板を適用した発光パネルを実装したデジタルカメラの構成を示す斜視図であり、図２３は、本発明に係る回路基板を適用した発光パネルを実装したモバイル型のパーソナルコンピュータの構成を示す斜視図であり、図２４は、本発明に係る回路基板を適用した発光パネルを実装した携帯電話の構成を示す図である。
【０１５２】
図２２において、デジタルカメラ２００は、概略、本体部２０１と、レンズ部２０２と、操作部２０３と、上述した具体例に示した表示パネル１０を備える表示部２０４と、シャッターボタン２０５とを備えている。これによれば、表示部２０４において、電極層又は配線層間の接合不良の発生が抑制された表示パネル１０を適用することができるので、信頼性の高い電子機器を実現することができる。
【０１５３】
また、図２３において、パーソナルコンピュータ２１０は、概略、本体部２１１と、キーボード２１２と、上述した実施形態に示した表示パネル１０を備える表示部２１３とを備えている。この場合においても、表示部２１３において、電極層又は配線層間の接合不良の発生が抑制された表示パネル１０を適用することができるので、信頼性の高い電子機器を実現することができる。
【０１５４】
また、図２４において、携帯電話２２０は、概略、操作部２２１と、受話口２２２と、送話口２２３と、上述した実施形態に示した表示パネル１０を備える表示部２２４とを備えている。この場合においても、表示部２２４において、電極層又は配線層間の接合不良の発生が抑制された表示パネル１０を適用することができるので、信頼性の高い電子機器を実現することができる。
【０１５５】
なお、上述した各電子機器においては、本発明に係る回路基板を適用した発光パネルを、表示パネルとして適用した場合について詳しく説明したが、本発明はこれに限定されるものではない。本発明に係る回路基板は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【０１５６】
１０ 表示パネル
１１ 基板
１２ 絶縁膜
１３ 層間絶縁膜
１４ 保護絶縁膜
１５ 隔壁層
１６ 画素電極
１７ 有機ＥＬ層
１８ 対向電極
２０ 表示領域
３０ 周辺領域
ＰＩＸ 画素
Ｒpx 画素形成領域
Ｒel ＥＬ素子形成領域
ＯＥＬ 有機ＥＬ素子
Ｔｒ１１、Ｔｒ１２ トランジスタ
Ｃｓ キャパシタ
Ｌｓ 選択ライン
Ｌａ 電源電圧ライン
Ｌｄ データライン
Ｌｈ 引き出し配線
ＣＨ１〜ＣＨ１３ コンタクトホール
ＣＶ１１、ＣＶ１２、ＣＶ２１ 保護導電層
ＣＶ２２〜ＣＶ２７、ＣＶ３１、ＣＶ３３、ＣＶ３４ 導電層
ＣＶ３２、ＣＶ３５ 端子導電層
ＰＬｓ、ＰＬａ、ＰＬｃ 端子パッド
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第一導電体層と、
前記第一導電体層上に形成され、前記第一導電体層と異なる材料からなる第二導電体層と、
前記第一導電体層と前記第二導電体層との間に設けられ、前記第一導電体層と前記第二電体層とを接続するコンタクトホールを備えた絶縁膜と、
前記基板上に形成され、第一導電体層と接続された第三導電体層と、を備えていることを特徴とする回路基板。
【請求項２】
前記第一導電体層は酸化インジウム系の透明導電材料からなり、
前記第二導電体層はニッケルを含むアルミニウム合金材料からなることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記第一導電体層と前記第三導電体層との間に、前記絶縁膜と、他の絶縁膜と、を有し、
前記第一導電体層と前記第三導電体層とは、前記絶縁膜及び前記他の絶縁膜とに設けられた他のコンタクトホールを介して接続されることを特徴とする請求項１又は２に記載の回路基板。
【請求項４】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、を更に備え、
前記第二導電体層は、前記発光素子を駆動するためのトランジスタのソース電極、又はドレイン電極であり、
前記第三導電体層は、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子の電極であることを特徴とする請求項１乃至３の何れか一項に記載の回路基板。
【請求項５】
前記第三導電体層は、前記容量素子の電極と、前記第一電極又は前記第二電極のいずれか一方と、を兼ねることを特徴とする請求項４に記載の回路基板。
【請求項６】
前記トランジスタのゲート電極が、前記第一導電体層に被覆されていることを特徴とする請求項４又は５に記載の回路基板。
【請求項７】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、
前記発光素子を駆動するためのトランジスタと、を更に備え、
前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、
前記第三導電体層は、前記トランジスタのゲート電極であることを特徴とする請求項１又は２に記載の回路基板。
【請求項８】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、
前記発光素子を駆動するためのトランジスタと、
前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、
前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、
前記第三導電体層は、前記容量素子の電極と共にパターニングされた層であることを特徴とする請求項１又は２に記載の回路基板。
【請求項９】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、
前記発光素子を駆動するためのトランジスタと、
前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、
前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、
前記第三導電体層は、前記容量素子の電極と共にパターニングされた導電体層であることを特徴とする請求項１又は２に記載の回路基板。
【請求項１０】
前記請求項１乃至９のいずれか一項に記載の前記回路基板が実装されてなることを特徴とする電子機器。
【請求項１１】
基板上に第一導電層を形成する工程と、
前記第一導電層上に第一絶縁膜を形成する工程と、
前記第一絶縁膜に、前記第一導電層の上面が露出する第一コンタクトホールを形成する工程と、
前記第一コンタクトホールを介して、前記第一導電層に直接接続される第二導電層を形成する工程と、
前記第二導電層上に第二絶縁膜を形成する工程と、
前記第一絶縁膜及び前記第二絶縁膜に、前記第一導電層の上面が露出する第二コンタクトホールを形成する工程と、
前記第二コンタクトホールを介して、前記第一導電層に直接接続される第三導電層を形成する工程と、
を有することを特徴とする回路基板の製造方法。
【請求項１】
基板と、
前記基板上に形成された第一導電体層と、
前記第一導電体層上に形成され、前記第一導電体層と異なる材料からなる第二導電体層と、
前記第一導電体層と前記第二導電体層との間に設けられ、前記第一導電体層と前記第二電体層とを接続するコンタクトホールを備えた絶縁膜と、
前記基板上に形成され、第一導電体層と接続された第三導電体層と、を備えていることを特徴とする回路基板。
【請求項２】
前記第一導電体層は酸化インジウム系の透明導電材料からなり、
前記第二導電体層はニッケルを含むアルミニウム合金材料からなることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記第一導電体層と前記第三導電体層との間に、前記絶縁膜と、他の絶縁膜と、を有し、
前記第一導電体層と前記第三導電体層とは、前記絶縁膜及び前記他の絶縁膜とに設けられた他のコンタクトホールを介して接続されることを特徴とする請求項１又は２に記載の回路基板。
【請求項４】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、を更に備え、
前記第二導電体層は、前記発光素子を駆動するためのトランジスタのソース電極、又はドレイン電極であり、
前記第三導電体層は、前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子の電極であることを特徴とする請求項１乃至３の何れか一項に記載の回路基板。
【請求項５】
前記第三導電体層は、前記容量素子の電極と、前記第一電極又は前記第二電極のいずれか一方と、を兼ねることを特徴とする請求項４に記載の回路基板。
【請求項６】
前記トランジスタのゲート電極が、前記第一導電体層に被覆されていることを特徴とする請求項４又は５に記載の回路基板。
【請求項７】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、
前記発光素子を駆動するためのトランジスタと、を更に備え、
前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、
前記第三導電体層は、前記トランジスタのゲート電極であることを特徴とする請求項１又は２に記載の回路基板。
【請求項８】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、
前記発光素子を駆動するためのトランジスタと、
前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、
前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、
前記第三導電体層は、前記容量素子の電極と共にパターニングされた層であることを特徴とする請求項１又は２に記載の回路基板。
【請求項９】
前記基板上に形成され、第一電極と、前記第一電極と対向する第二電極と、前記第一電極と前記第二電極との間に形成された発光層と、を有する発光素子と、
前記発光素子を駆動するためのトランジスタと、
前記トランジスタの導通状態を制御するための電圧成分を保持する容量素子と、を更に備え、
前記第二導電体層は、前記トランジスタのソース電極及びドレイン電極と共にパターニングされた配線であり、
前記第三導電体層は、前記容量素子の電極と共にパターニングされた導電体層であることを特徴とする請求項１又は２に記載の回路基板。
【請求項１０】
前記請求項１乃至９のいずれか一項に記載の前記回路基板が実装されてなることを特徴とする電子機器。
【請求項１１】
基板上に第一導電層を形成する工程と、
前記第一導電層上に第一絶縁膜を形成する工程と、
前記第一絶縁膜に、前記第一導電層の上面が露出する第一コンタクトホールを形成する工程と、
前記第一コンタクトホールを介して、前記第一導電層に直接接続される第二導電層を形成する工程と、
前記第二導電層上に第二絶縁膜を形成する工程と、
前記第一絶縁膜及び前記第二絶縁膜に、前記第一導電層の上面が露出する第二コンタクトホールを形成する工程と、
前記第二コンタクトホールを介して、前記第一導電層に直接接続される第三導電層を形成する工程と、
を有することを特徴とする回路基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−１４５４８３（Ｐ２０１１−１４５４８３Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−６０１５（Ｐ２０１０−６０１５）
【出願日】平成２２年１月１４日（２０１０．１．１４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願日】平成２２年１月１４日（２０１０．１．１４）
【出願人】（０００００１４４３）カシオ計算機株式会社 (8,748)
【Ｆターム（参考）】
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