抵抗変化物質を含む半導体素子及びその動作方法
【課題】抵抗変化物質を含む半導体素子及びその動作方法を提供する。
【解決手段】印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として使用する半導体素子である。
【解決手段】印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として使用する半導体素子である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化物質を含む半導体素子及びその動作方法に係り、さらに詳細には、印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として採用した半導体素子及びその駆動方法に関する。
【背景技術】
【０００２】
電場／磁場の下、または電流／電圧の印加によって抵抗が変化する物質は、メモリまたは論理回路などにおいて多様に活用されている。例えば、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）素子の場合、磁化方向によって、高抵抗状態と低抵抗状態とを有する抵抗変化物質を利用する。また、抵抗性メモリ（ＲＲＡＭ：resistance random-access memory）の場合、印加された電圧によって抵抗が変化する遷移金属酸化物を主に利用する（例えば、特許文献１参照）。
【０００３】
このような抵抗変化物質を利用するメモリまたは論理回路のような素子は、抵抗変化物質に、例えば、セット電圧（set voltage）、リセット電圧（reset voltage）または読み取り電圧（read voltage）のような多様な電圧を印加するために、スイッチング素子を必要とする。例えば、１個のスイッチング素子と１個の抵抗変化物質とが直列に連結された構造を主に使用できる。スイッチング素子としては、一般的にトランジスタを使用するが、ダイオードを使用する場合もある。例えば、１個のトランジスタと１個の抵抗変化物質とが連結された構造を１Ｔｒ−１Ｒ構造とも呼ぶ。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許出願２００７−００７７７４０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一課題は、印加された電圧によって抵抗が変化する抵抗変化物質を利用した半導体素子を提供することである。
【０００６】
本発明の別の課題は、抵抗変化物質を利用した半導体素子の駆動方法を提供することである。
【課題を解決するための手段】
【０００７】
一類型による半導体素子は、抵抗変化層と、前記抵抗変化層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含むことができる。
【０００８】
前記ゲートと隣接した前記抵抗変化層の少なくとも一部は、ソースとドレインとを連結するチャネル領域でありうる。
【０００９】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記ソースと前記ドレインは、それぞれ少なくとも１つの傾斜した側壁を含み、前記ゲート絶縁膜は、前記ソース及び前記ドレインの前記傾斜した側壁上に位置しうる。
【００１０】
前記半導体素子は、少なくとも１層の半導体層と、前記少なくとも１層の半導体層上のソース及びドレインと、をさらに含み、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記少なくとも１層の半導体層は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に位置しうる。
【００１１】
前記少なくとも１層の半導体層は、ｐ型であり、前記ソース及び前記ドレインは、ｎ型でありうる。
【００１２】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００１３】
前記半導体素子は、前記少なくとも１層の半導体層と前記抵抗変化層との間に介在された少なくとも１層の伝導性薄膜層をさらに含むことができる。
【００１４】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００１５】
前記少なくとも１層の伝導性薄膜層は、金属、伝導性を有する金属酸化物または伝導性を有する金属窒化物のうち少なくともいずれか一つでありうる。
【００１６】
前記半導体素子は、前記抵抗変化層上のソース及びドレインと、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層と、をさらに含むことができる。
【００１７】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、酸化物半導体を含むことができる。
【００１８】
前記半導体素子は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことができる。
【００１９】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２０】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２１】
前記酸化物半導体は、酸化亜鉛（ＺｎＯ）系及び酸化スズ（ＳｎＯ２）系の金属酸化物半導体のうち少なくともいずれか一つでありうる。
【００２２】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２３】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の少なくとも一部は、前記ソースと前記伝導体層とを連結する第１チャネル領域であり、前記抵抗変化層の少なくとも残部は、前記ドレインと前記伝導体層とを連結する第２チャネル領域でありうる。
【００２４】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の突出部が、前記ソースと前記ドレインとを互いに分離しうる。
【００２５】
前記ソース及び前記ドレインの上面と、前記抵抗変化層の突出部の上面とが同じ高さに位置しうる。
【００２６】
前記ゲート絶縁膜は、前記抵抗変化層の突出した上面と、前記ソース及び前記ドレインの上面とを少なくとも部分的に覆うように形成されうる。
【００２７】
前記半導体素子は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことができる。
【００２８】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２９】
他の類型によれば、ゲート、ソース、ドレイン、抵抗変化層、及び前記ゲートと前記抵抗変化層との間のゲート絶縁膜を含む半導体素子の動作方法が提供され、前記方法は、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記ソース及び前記ドレインのうちいずれか一方をグラウンドに連結し、前記ソース及び前記ドレインのうちいずれか他方に、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層の抵抗を変化させる動作と、前記抵抗変化層の抵抗値を読み取る動作とのうちいずれか１つの動作を遂行する段階と、を含むことができる。
【００３０】
一実施形態で、前記抵抗変化層は、単極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にあり、前記リセット電圧、前記セット電圧及び前記読み取り電圧は、同じ極性でありうる。
【００３１】
他の実施形態で、前記抵抗変化層は、両極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じ電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にありうる。
【００３２】
他の類型によれば、ゲート、ソース、ドレイン、抵抗変化層、前記ゲートと前記抵抗変化層との間のゲート絶縁膜、及び前記ゲート絶縁膜の反対側の前記抵抗変化層の一面上の伝導体層を含む半導体素子の動作方法が提供され、前記方法は、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記伝導体層をグラウンドに連結され、前記ソースにセット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第１領域の抵抗を変化させる動作と、前記第１領域の抵抗値を読み取る動作とのうちいずれか１つの動作を遂行する段階と、前記伝導体層をグラウンドに連結し、前記ドレインに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第２領域の抵抗を変化させる動作と、前記第２領域の抵抗値を読み取る動作とのうちいずれか１つの動作を遂行する段階と、を含むことができる。
【００３３】
一実施形態で、前記抵抗変化層は、単極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にありうる。
【００３４】
他の実施形態で、前記抵抗変化層は、両極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じ電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にありうる。
【００３５】
また、他の類型によれば、抵抗変化材料を含むチャネル層と、前記チャネル層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含むスイッチング・メモリ素子が提供され、前記ゲートは、前記チャネル層内にチャネル領域を発生させることができる。
【００３６】
前記スイッチング・メモリ素子は、前記チャネル層上の半導体層をさらに含み、前記半導体層は、ソースとドレインとを含み、前記ゲートは、前記チャネル層内と前記半導体層内とにチャネル領域を発生させ、前記ソースと前記ドレインとを連結させることができる。
【００３７】
前記スイッチング・メモリ素子は、ソースとドレインとを含む酸化物半導体層をさらに含み、前記ゲートは、前記チャネル領域を発生させ、前記ソースと前記ドレインとを連結させることができる。
【００３８】
前記ゲートは、前記酸化物半導体層内にチャネル領域をさらに発生させることができる。
【００３９】
また、他の類型によれば、制御部と、前述の半導体素子を具備するメモリと、を含むメモリカードが提供されうる。
【００４０】
また、他の類型によれば、プロセッサと、入出力装置と、バスと、前述の半導体素子を含むメモリと、を含む電子システムが提供できる。
【発明の効果】
【００４１】
本発明の半導体素子は、印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として活用している。従って、１個のトランジスタと１層の抵抗変化物質層とが連結された既存の１Ｔｒ−１Ｒ構造を１つの半導体素子でもって具現できる。該半導体素子を利用すれば、多種の不揮発性メモリまたはプログラム可能論理素子（programable logic device）をさらに簡単な構造で具現することが可能である。
【図面の簡単な説明】
【００４２】
【図１Ａ】抵抗変化物質を含む例示的な半導体素子の概略的な構造を示す断面図である。
【図１Ｂ】図１Ａに図示された半導体素子の動作を示す図面である。
【図２】図１Ａに図示された抵抗変化層が単極性物質からなる場合の電圧−電流特性を示すグラフである。
【図３】図１Ａに図示された抵抗変化層が単極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層に印加される電圧パルスの例を示す図面である。
【図４】図１Ａに図示された抵抗変化層が両極性物質からなる場合の電圧−電流特性を示すグラフである。
【図５】図１Ａに図示された抵抗変化層が両極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層に印加される電圧パルスの例を示す図面である。
【図６Ａ】抵抗変化物質を利用した他の例示的な半導体素子の概略的な構造を示す断面図である。
【図６Ｂ】図６Ａに図示された半導体素子の動作を示す図面である。
【図７Ａ】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図７Ｂ】図７Ａに図示された半導体素子の動作を示す図面である。
【図８】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図９】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１０】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１１】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１２】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１３】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１４】例示された実施形態によるメモリカードを概略的に図示する図面である。
【図１５】例示された実施形態による電子システムを概略的に図示するブロック図である。
【発明を実施するための形態】
【００４３】
以下、添付された図面を参照しつつ、抵抗変化物質を利用した半導体素子及びその駆動方法について詳細に説明する。以下の図面で同じ参照符号は、同じ構成要素を指し、図面上で各構成要素の大きさは、説明の明瞭性と便宜さとのために誇張されていることがある。
【００４４】
図１Ａは、抵抗変化物質を利用した例示的な半導体素子１００の概略的な構造を示す断面図である。図１Ａを参照すれば、一例による半導体素子１００は、印加電圧によって抵抗が変化する抵抗変化層１１、前記抵抗変化層１１の上面に互いに離間して配置されたソース１３及びドレイン１４、前記ソース１３とドレイン１４との間であって抵抗変化層１１の上面に部分的に配置されたゲート絶縁膜１５、及び前記ゲート絶縁膜１５上に形成されたゲート１６を含むことができる。抵抗変化層１１は、ソース１３とドレイン１４との間のチャネル領域を含むことができる。
【００４５】
抵抗変化層１１は、印加電圧によって抵抗が変化する抵抗変化物質からなりうる。例えば、抵抗変化物質に、セット電圧（set voltage）以上の電圧が印加されれば、抵抗が低くなるが、このときをオン（ON）状態と呼ぶことができる。また、抵抗変化物質にリセット電圧（reset voltage）以上の電圧が印加されれば、抵抗が高まるが、このときをオフ（OFF）状態と呼ぶことができる。抵抗変化層１１に使われるこのような抵抗変化物質としては、例えば、遷移金属酸化物（ＴＭＯ：transition metal oxide）を挙げることができる。例えば、抵抗変化層１１は、Ｎｉ酸化物、Ｃｕ酸化物、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物及びそれらの混合物のうち少なくともいずれか一つから形成されうる。それ以外にも、ＰＣＭＯ（Pr1-xCaxMnO3 ）、ＳＴＯ（ＳｒＴｉＯ３）のような多成分系金属酸化物、固体電解質物質のように、電圧／電流印加による抵抗変化特性を有すると知られている抵抗変化物質などが適用されうる。
【００４６】
また、図１Ａを参照すれば、ソース１３とドレイン１４との間の領域と、抵抗変化層１１とが接触しないように、ゲート絶縁膜１５は、ソース１３とドレイン１４との間であって抵抗変化層１１の上面に部分的に形成されており、またソース１３及びドレイン１４の互いに対向する両側面を少なくとも部分的に覆っている。このために、図１Ａに図示されているように、ソース１３及びドレイン１４の対向する両側面部分の高さが徐々に低くなるように（すなわち、傾斜したり、または曲がるように）、ソース１３及びドレイン１４を処理することもできる。
【００４７】
たとえば、図示された例には、ソース１３及びドレイン１４の側面が徐々に低くなるように図示されているが、他の構成も可能である。例えば、ゲート１６は、ソース１３及びドレイン１４と水平方向には重畳しないが、垂直方向には重畳しうる（図示せず）。また、ゲート１６は、例えばソース１３及びドレイン１４と重畳しない凹型のゲートでありうる（図示せず）。図示されてはいないが、ソース１３及びドレイン１４は、ゲート１６に対して自己整合される場合もある。また、図示された例でゲート絶縁膜１５は、データを記録するように構成される場合もある。例えば、ゲート絶縁膜１５は、ゲート絶縁層、電荷保存層及び遮断層を含むこともできる。この場合、半導体素子１００は、電荷保存層に保存された電荷が抵抗変化層１１の抵抗を変化させる方式で、マルチビット（multi-bit）のデータを記録するように構成されることもできる。
【００４８】
図１Ａに図示された半導体素子１００の例で、ソース１３とドレイン１４との間には、ゲート絶縁膜１５及びゲート１６のみ存在する。この場合、ソース１３とドレイン１４との電気的連結／遮断は、単にゲート１６に印加される電圧によって左右される。一方、ゲート絶縁膜１５は、例えば、一般的に使われるシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などを使用できる。ゲート１６としては、多結晶シリコン（poly−Ｓｉ）、酸化インジウムスズ（ＩＴＯ）などを使用できる。
【００４９】
ソース１３及びドレイン１４は、一般的なシリコンを利用した半導体材料からなりうる。この場合、例えば、図１Ａに図示されているように、前記抵抗変化層１１とソース１３との間、そして抵抗変化層１１とドレイン１４との間には、それぞれｐ型半導体層１２（すなわち、ｐ型シリコン層）がさらに介在しうる。ソース１３とドレイン１４とは、前記ｐ型半導体層１２の２つの離間した領域をｎ型不純物でドーピングして形成しうる。しかし、半導体素子１００は、必ずしもこのような構造にのみ限定されるものではない。例えば、ｐ型半導体層１２の代わりに、ｎ型半導体層を使用することも可能であり、その場合、ソース１３及びドレイン１４は、ｐ型不純物でドーピングされうる。また、ｐ型半導体層１２、ソース１３及びドレイン１４は、シリコンの代わりに、窒化物系半導体材料からなりうる。一方、後述するように、抵抗変化層１１上に、ｐ型半導体層１２を介することなく、ｎ型不純物でドーピングされたソース１３及びドレイン１４を形成することも可能である。
【００５０】
図１Ｂは、図１Ａに図示された半導体素子１００の動作を図示している。図１Ｂに図示されているように、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加すれば、ゲート絶縁膜１５の下方に位置する抵抗変化層１１の領域Ｒには、ソース１３とドレイン１４との間に電気的チャネルが形成される。従って、ソース１３、抵抗変化層１１の前記領域Ｒ及びドレイン１４を介して電流が流れる。
【００５１】
この状態で、ソース１３及びドレイン１４に所定の電圧を印加すれば、抵抗変化層１１の抵抗状態を調節することができ、あるいは抵抗変化層１１の抵抗値を読み取ることができる。例えば、ソース１３をグラウンド（０Ｖ）に連結し、ドレイン１４にセット電圧Ｖｓｅｔを印加すれば、抵抗変化層１１の抵抗が低くなりうる。また、ソース１３をグラウンド（０Ｖ）に連結し、ドレイン１４にリセット電圧Ｖｒｅｓｅｔを印加すれば、抵抗変化層１１の抵抗が高くなりうる。また、抵抗変化層１１で、抵抗の変化を起こさない程度に低い読み取り電圧Ｖｒｅａｄをドレイン１４に印加する場合には、抵抗変化層１１の現在抵抗値を読み取ることが可能である。
【００５２】
抵抗変化層１１に使われる抵抗変化物質の種類によっては、印加電圧の大きさによって、さらに多様な抵抗状態を有するようにすることもできる。このような点で、図１Ａに図示された半導体素子１００は、１Ｔｒ−１Ｒ構造（１個のトランジスタと１個の抵抗変化物質とが連結された構造）と同じ動作効果を有することができる。本実施形態による半導体素子１００の動作方法で、ドレイン１４をグラウンドに連結し、ソース１３に、セット電圧、リセット電圧または読み取り電圧を印加することも可能である。本実施形態では、ソース１３及びドレイン１４を区分して説明しているが、前記半導体素子１００は、双方向性でありうる。
【００５３】
具体的なセット、リセット及び読み取りの動作は、抵抗変化層１１を形成する抵抗変化物質が、単極性物質（unipolar）であるか、あるいは両極性（bipolar）物質であるかによって変わりうる。
【００５４】
例えば、図２は、抵抗変化層１１が単極性物質からなる場合の電圧−電流特性を示すグラフである。図２のグラフで横軸は、ゲート１６にスレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加しつつ、ソース１３及びドレイン１４にそれぞれ電圧を印加するとき、結果として抵抗変化層１１に印加される電圧Ｖを表す。また、図２のグラフで縦軸は、前記電圧Ｖによって、ソース１３とドレイン１４との間に流れる電流Ｉｄを表す。一方、実線で表示された第１グラフＧ１は、抵抗変化層１１の抵抗値が相対的に低くなったとき（すなわち、低抵抗状態）に現れる電流−電圧曲線を示し、点線で表示された第２グラフＧ２は、抵抗変化層１１の抵抗値が相対的に高くなったとき（すなわち、高抵抗状態）に現れる電流−電圧曲線を示す。
【００５５】
第１グラフＧ１を参照すれば、抵抗変化層１１に印加される電圧に比例して、電流Ｉｄが変化することが分かる。しかし、抵抗変化層１１に印加される電圧が、第１電圧Ｖ１（Ｖ１＞０）に達すれば、抵抗変化層１１の抵抗が突然に大きくなり、抵抗変化層１１の電流Ｉｄが急激に小さくなることが分かる。すなわち、抵抗変化層１１は、高抵抗状態となる。抵抗変化層１１のこのような高抵抗状態は、抵抗変化層１１に第２電圧Ｖ２（Ｖ２＞Ｖ１）が印加されるまで維持される。従って、抵抗変化層１１に電圧を印加している最中の△Ｖ（Ｖ１〜Ｖ２）区間では、抵抗変化層１１は、高抵抗状態を維持する。次に、抵抗変化層１１に印加される電圧が第２電圧Ｖ２より大きくなれば、抵抗変化層１１の抵抗は、また急激に低くなり、電流Ｉｄが増加する。すなわち、抵抗変化層１１は、低抵抗状態となる。それにより、抵抗変化層１１の電流Ｉｄは、印加される電圧に比例して変化する。
【００５６】
一方、初期に、第１電圧Ｖ１より大きい電圧範囲で、抵抗変化層１１にいかなる値の電圧が印加されたかによって、第１電圧Ｖ１より小さい測定電圧で測定された電流値は、前記測定電圧が同一であっても異なることになる。例えば、抵抗変化層１１に、第３電圧Ｖ３（Ｖ３＞Ｖ２）を印加し、抵抗変化層１１を低抵抗状態（第１状態）にする。その後、抵抗変化層１１に、第１電圧Ｖ１より小さい電圧を印加すれば、第１グラフＧ１による電流値が抵抗変化層１１から測定される。一方、第１電圧Ｖ１より大きいか、あるいはそれと同じであって、第２電圧Ｖ２より小さいか、あるいはそれと同じである所定の電圧（Ｖ１≦Ｖ≦Ｖ２）を抵抗変化層１１に印加し、抵抗変化層１１を高抵抗状態（第２状態）にすることができる。その後、抵抗変化層１１に、第１電圧Ｖ１より小さい電圧を印加すれば、第２グラフＧ２による電流値が抵抗変化層１１から測定されうる。
【００５７】
図２のグラフから分かるように、第１電圧Ｖ１より小さい所定の電圧で、第２グラフＧ２に沿って測定された電流値は、第１グラフＧ１に沿って測定された電流値より非常に小さい。これは、第１電圧Ｖ１より小さい所定の電圧で、抵抗変化層１１から互いに異なる２つの電流値が測定できるということを意味する。測定される２つの電流値は、それぞれ抵抗変化層１１に記録されたデータ「０」及び「１」に該当しうる。例えば、第１状態は、抵抗変化層１１にデータ「１」が記録された場合であり、第２状態は、抵抗変化層１１にデータ「０」が記録された場合でありうる。しかし、これに限定されるものではない。例えば、第１状態は、抵抗変化層１１にデータ「０」が記録された場合であり、第２状態は、抵抗変化層１１にデータ「１」が記録された場合でもありうる。このような抵抗変化層１１の電圧−電流特性を利用して、抵抗変化層１１にデータを記録でき、記録されたデータを読み取るまたは消去することができる。
【００５８】
図３は、抵抗変化層１１が単極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層１１に印加される電圧パルスの例を示している。図３で、電圧Ｖｗ１は、抵抗変化層１１にデータ、例えば、「１」を記録するために、抵抗変化層１１に印加する第１書き込み電圧パルスを示す。第１書き込み電圧パルスＶｗ１は、図２の第３電圧Ｖ３に該当する値である。このような点で、第１書き込み電圧パルスＶｗ１は、セット電圧でありうる。電圧Ｖｒ１は、抵抗変化層１１に記録されたデータ「１」を読み取るために、抵抗変化層１１に印加する第１読み取り電圧パルスを示す。第１読み取り電圧パルスＶｒ１は、図２の第１電圧Ｖ１より小さい値に該当する。
【００５９】
図２の第１グラフＧ１から分かるように、抵抗変化層１１に第３電圧Ｖ３が印加される場合、抵抗変化層１１は、抵抗が低い状態となる。このような低い抵抗状態は、抵抗変化層１１に、第１電圧Ｖ１より小さい電圧Ｖｒ１が印加されるときにもそのまま維持される。従って、図３のように、第１電圧Ｖ１より小さい電圧に該当する第１読み取り電圧パルスＶｒ１を抵抗変化層１１に印加したとき、抵抗変化層１１から測定される電流値は、抵抗変化層１１に、第１電圧Ｖ１と第２電圧Ｖ２との間の電圧を印加したときに測定される電流値より、著しく大きくなる。その結果、抵抗変化層１１にデータ「１」が記録されうる。
【００６０】
また、図３で電圧Ｖｗ２は、抵抗変化層１１にデータ「０」を記録するために、抵抗変化層１１に印加する第２書き込み電圧パルスである。このような点で、第２書き込み電圧パルスＶｗ２はリセット電圧でありうる。第２書き込み電圧パルスＶｗ２は、図２の第１電圧Ｖ１と第２電圧Ｖ２との間の電圧に該当する。従って、第２書き込み電圧パルスＶｗ２は、第１書き込み電圧パルスＶｗ１より小さい。抵抗変化層１１に第２書き込み電圧パルスＶｗ２が印加される場合、抵抗変化層１１の抵抗は急激に高まり、高抵抗状態に転換されうる（図２参照）。
【００６１】
抵抗変化層１１のこのような高い抵抗状態は、抵抗変化層１１に印加される電圧パルスが、第１電圧Ｖ１より小さいときにもそのまま維持されうる（図２の第２グラフＧ２参照）。また、電圧Ｖｒ２は、抵抗変化層１１からデータ「０」を読み取るために、抵抗変化層１１に印加する第２読み取り電圧パルスを示す。第２読み取り電圧パルスＶｒ２は、第１電圧Ｖ１より小さい電圧であり、第１読み取り電圧パルスＶｒ１と同じ大きさの電圧でありうる。従って、抵抗変化層１１に、第２書き込み電圧パルスＶｗ２を印加した後、抵抗変化層１１に第２読み取り電圧パルスＶｒ２を印加すれば、抵抗変化層１１から測定される電流値は、前述のデータ「１」を読み取るときより、著しく小さくなる。
【００６２】
図４は、抵抗変化層１１が両極性物質からなる場合の電圧−電流特性を示すグラフである。図４のグラフで横軸は、ゲート１６にスレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加しつつ、ソース１３及びドレイン１４にそれぞれ電圧を印加するとき、結果として抵抗変化層１１に印加される電圧Ｖを示している。図４のグラフで縦軸は、前記電圧Ｖによって、ソース１３とドレイン１４との間に流れる電流Ｉｄを示す。
【００６３】
図２のグラフと比較するとき、図４に図示された両極性物質の電圧−電流特性は、単極性物質の電圧−電流特性と異なるということが分かる。また、図４で、第３グラフＧ３は、例えば、第５電圧Ｖ５より小さいか、あるいはそれと同じである負の電圧Ｖ（Ｖ≦Ｖ５＜０）が印加された後、電圧区間Ｖ５＜Ｖ＜Ｖ４で示される両極性抵抗変化層１１の電圧−電流特性を示す。また、第４グラフＧ４は、例えば第４電圧Ｖ４より大きいか、あるいはそれと同じである正の電圧Ｖ（Ｖ≧Ｖ４＞０）が印加された後、電圧区間Ｖ５＜Ｖ＜Ｖ４で示される抵抗変化層１１の電圧−電流特性を示している。
【００６４】
前記第３グラフＧ３及び第４グラフＧ４を参照すれば、第４電圧Ｖ４より大きいか、あるいはそれと同じである電圧が抵抗変化層１１に印加されれば、抵抗変化層１１は、抵抗が相対的に高い高抵抗状態となる。その後、抵抗変化層１１の電圧−電流特性は、第４グラフＧ４に従う。従って、抵抗変化層１１に、第４電圧Ｖ４より大きいか、あるいはそれと同じである電圧が印加された後、抵抗変化層１１のこのような高い抵抗特性（第３状態）は、抵抗変化層１１に、負の第５電圧Ｖ５が印加されるまで維持されうる。
【００６５】
また、第３グラフＧ３及び第４グラフＧ４を参照すれば、第５電圧Ｖ５より小さいか、あるいはそれと同じである負の電圧が、抵抗変化層１１に印加されれば、抵抗変化層１１は、抵抗が相対的に低い低抵抗状態となる。その後、抵抗変化層１１の電圧−電流特性は、第３グラフＧ３に従う。従って、抵抗変化層１１に、第５電圧Ｖ５より小さいか、あるいはそれと同じである負の電圧が印加された後、抵抗変化層１１のこのような低い抵抗特性（第４状態）は、抵抗変化層１１に、正の第４電圧Ｖ４が印加されるまで維持されるということが分かる。
【００６６】
前記第３状態及び第４状態を介して分かるように、抵抗変化層１１は、負の第５電圧Ｖ５と正の第４電圧Ｖ４との間の電圧区間で、２つの電流値（または２つの抵抗値）を有する。従って、第３状態と第４状態とのうち一方は、データ「１」、他方は、データ「０」に対応しうる。抵抗変化層１１のこのような状態は、第４電圧Ｖ４以上、または第５電圧Ｖ５以下の電圧を抵抗変化層１１に印加することによって決定される。
【００６７】
抵抗変化層１１の状態を測定するために印加される電圧は、第４電圧Ｖ４より小さいか、あるいは第５電圧Ｖ５より大きいので、抵抗変化層１１の状態を測定した後（すなわち、読み取った後）でも、抵抗変化層１１の状態は、測定前状態がそのまま維持される。これは、抵抗変化層１１に記録されたデータを読み取った後でも、抵抗変化層１１に記録されたデータが読み取る前の状態そのままに維持されるということを意味する。以下では、便宜上第３状態でデータ「１」が記録され、第４状態で、データ「０」が記録されると説明する。
【００６８】
図５は、抵抗変化層１１が両極性物質からなる場合に、データの記録、読み取り及び消去のために、抵抗変化層１１に印加される電圧パルスの例を示している。図５を参照すれば、電圧Ｖｗ３は、抵抗変化層１１に、例えば、データ「１」を記録するために、抵抗変化層１１に印加する第３書き込み電圧パルスを示す。第３書き込み電圧パルスＶｗ３は、第４電圧Ｖ４より大きいか、あるいはそれと同じでありうる。このような点で、第３書き込み電圧パルスＶｗ３はセット電圧でありうる。
【００６９】
電圧Ｖｒ３は、第３書き込み電圧パルスＶｗ３の印加によって抵抗変化層１１に記録されたデータ「１」を読み取るために、抵抗変化層１１に印加される第３読み取り電圧パルスを示している。第３読み取り電圧パルスＶｒ３は、第３書き込み電圧パルスＶｗ３より小さく（Ｖｒ３＜Ｖｗ３）、０より大きく、第４電圧Ｖ４より小さい（０＜Ｖｒ３＜Ｖ４）。前記第３読み取り電圧パルスＶｒ３が、第３書き込み電圧パルスＶｗ３より小さいだけではなく、極性も同じであるので、抵抗変化層１１に、第３読み取り電圧パルスＶｒ３が印加されても、抵抗変化層１１の抵抗値は変化しない。
【００７０】
前述のように、抵抗変化層１１が両極性物質からなる場合、抵抗変化層１１の抵抗は、負の第５電圧Ｖ５以下の電圧で急激に低くなる。従って、負の第５電圧Ｖ５は、第３書き込み電圧パルスＶｗ３の印加によって抵抗変化層１１に記録されたデータを消去する電圧になりうる。
【００７１】
図５の例で電圧Ｖｅ１は、第５電圧Ｖ５に該当する第１消去電圧パルスを示している。抵抗変化層１１に、第１消去電圧パルスＶｅ１が印加されれば、抵抗変化層１１の抵抗が急激に低くなり、それに記録されたデータは、消去される。このような点で、前記第１消去電圧パルスＶｅ１は、リセット電圧でありうる。抵抗変化層１１の抵抗が低くなった状態は、抵抗変化層１１に、異なるデータが記録された状態であると見なすことができる。従って、第１消去電圧パルスＶｅ１は、抵抗変化層１１に、例えば、データ「０」を記録するための書き込み電圧でもある。
【００７２】
また、図５で電圧Ｖｒ４は、第４読み取り電圧パルスであり、第１消去電圧パルスＶｅ１が印加された、すなわち、データ「０」が記録された抵抗変化層１１からデータ「０」を読み取るために印加される。ここで、第４読み取り電圧パルスＶｒ４は、第１消去電圧パルスＶｅ１の絶対値より小さい（Ｖｒ２＜｜Ｖｅ１｜）。例えば、第４読み取り電圧パルスＶｒ４は、第３読み取り電圧パルスＶｒ３と同じでありうる。従って、抵抗変化層１１に、第１消去電圧パルスＶｅ１が印加された後、第４読み取り電圧パルスＶｒ４が印加されても、抵抗変化層１１は、第１消去電圧パルスＶｅ１が印加された後の低抵抗状態をそのまま維持できる。従って、前記抵抗変化層１１では、データを読み取った後で一般的に要求される再保存過程が不要である。
【００７３】
図６Ａは、抵抗変化物質を利用した他の例示的な半導体素子１１０の概略的な構造を示す断面図である。図６Ａを参照すれば、ｐ型半導体層１２と抵抗変化層１１との間に、伝導性薄膜層１７がさらに介在されている。それ以外には、図６Ａに図示された半導体素子１１０の構成は、図１Ａに図示された半導体素子１００の構成と同一である。図６Ａには、ｐ型半導体層１２と抵抗変化層１１との界面に、伝導性薄膜層１７が形成されていると図示されている。例えば、伝導性薄膜層１７は、ｐ型半導体層１２と抵抗変化層１１を分離させることができる。しかし、ｐ型半導体層１２と抵抗変化層１１との界面の、単に一部分にのみ伝導性薄膜層１７が形成されることもある。この場合、ｐ型半導体層１２は、抵抗変化層１１と部分的に分離されるのみである。
【００７４】
伝導性薄膜層１７は、例えば、金属または伝導性を有する金属酸化物からなりうる。例えば、伝導性薄膜層１７は、Ｐｔ、Ｒｕ、Ｉｒ、Ｗ、Ｔｉのような金属、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）のような伝導性金属酸化物、またはＴｉＮのような伝導性金属窒化物、或いはそれらの混合物を使用できる。このような伝導性薄膜層１７は、抵抗変化層１１とｐ型半導体層１２との界面非適合性による特性低下を改善できる。
【００７５】
図６Ｂは、図６Ａに図示された半導体素子１１０の動作を図示している。図６Ｂを参照すれば、ゲート１６にスレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加するとき、ゲート絶縁膜１５の下方にある抵抗変化層１１の領域Ｒには、ソース１３とドレイン１４との間の電気的チャネルが形成される。その結果、半導体素子１１０のソース１３、抵抗変化層１１の前記領域Ｒ及びドレイン１４を介して電流が流れる。それにより、前述のように、ソース１３及びドレイン１４に所定の電圧を印加することによって、抵抗変化層１１の抵抗状態を調節し、または抵抗変化層１１の抵抗値を読み取ることができる。また、図６Ｂに図示されているように、電流は、伝導性薄膜層１７を介して、抵抗変化層１１の全体領域に伝わりうる。従って、伝導性薄膜層１７を使用することによって、抵抗変化層１１の抵抗をさらに容易に変化できる。
【００７６】
図７Ａは、抵抗変化物質を利用したさらなる他の例示的な半導体素子１２０の概略的な構造を示す断面図である。図７Ａを参照すれば、抵抗変化層１１の底面に、伝導体層１８がさらに配置されている。伝導体層１８には、例えば、Ｐｔのように伝導性にすぐれる金属を使用し、または伝導性酸化物や伝導性窒化物を使用しうる。伝導体層１８を除外した半導体素子１２０の残りの構成は、図１Ａに図示された半導体素子１００の構成と同一である。
【００７７】
図７Ｂは、図７Ａに図示された半導体素子１２０の動作を図示している。図７Ｂを参照すれば、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧を印加したとき、ゲート絶縁膜１５の下方にある抵抗変化層１１の第１領域Ｒ１には、ソース１３との電気的チャネルが形成され、ゲート絶縁膜１５下方の抵抗変化層１１の第２領域Ｒ２には、ドレイン１４との電気的チャネルが形成される。この場合、ソース１３に印加された電流は、第１領域Ｒ１を介して、伝導体層１８に主に流れる。また、ドレイン１４に印加された電流は、主に第２領域Ｒ２を介して伝導体層１８に流れる。
【００７８】
従って、図７Ａに図示された半導体素子１２０の場合、ソース１３及びドレイン１４に印加される電圧によって、１つの抵抗変化層１１内で抵抗状態が独立して変化する２つの領域Ｒ１，Ｒ２を有することができる。例えば、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧を印加した状態で、伝導体層１８をグラウンドに連結し、ソース１３及びドレイン１４のうちソース１３にのみセット電圧Ｖｓｅｔを印加すれば、抵抗変化層１１の第１領域Ｒ１の抵抗が低くなりうる。また、ソース１３にのみリセット電圧Ｖｒｅｓｅｔを印加すれば、抵抗変化層１１の第１領域Ｒ１の抵抗が高くなりうる。ソース１３にのみ読み取り電圧Ｖｒｅａｄを印加する場合には、抵抗変化層１１の第１領域Ｒ１の現在抵抗値を読み取ることができる。
【００７９】
一方、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧を印加した状態で、伝導体層１８をグラウンドに連結し、ドレイン１４にセット電圧Ｖｓｅｔを印加すれば、抵抗変化層１１の第２領域Ｒ２の抵抗が低くなりうる。また、ドレイン１４にリセット電圧Ｖｒｅｓｅｔを印加すれば、抵抗変化層１１の第２領域Ｒ２の抵抗が高くなりうる。ドレイン１４に読み取り電圧Ｖｒｅａｄを印加するならば、抵抗変化層１１の第２領域Ｒ２の現在抵抗値を読み取ることができる。
【００８０】
前述のように、２つの領域Ｒ１，Ｒ２間の干渉をできる限り回避するために、ソース１３に電圧を印加して、第１領域Ｒ１の抵抗を変化させ、又は抵抗値を読み取る間に、ドレイン１４には、０Ｖの電圧を印加する。また、ドレイン１４に電圧を印加して、第２領域Ｒ２の抵抗を変化させ、又は抵抗値を読み取る間に、ソース１３に０Ｖの電圧を印加する。このような点で、図７Ａに図示された半導体素子１２０は、２つの１Ｔｒ−１Ｒ構造を有すると見ることができる。この場合、単一ビットはもとより、多数ビットのデータも記録されうる。
【００８１】
図８は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１３０の概略的な構造を示す断面図である。図８に図示された半導体素子１３０の場合には、ｐ型半導体層１２と抵抗変化層１１との間に、それぞれ前述の伝導性薄膜層１７がさらに介在されている。伝導性薄膜層１７が追加されているという点を除外すれば、図８に図示された半導体素子１３０の構成は、図７Ａに図示された半導体素子１２０の構成と同一であるか、あるいは類似している。前述のように、伝導性薄膜層１７を使用することによって、半導体素子１３０で、抵抗変化層１１の２つの領域Ｒ１，Ｒ２での抵抗をさらに容易に変化できる。図８に図示された半導体素子１３０の動作は、図７Ｂを参照して半導体素子１２０について説明したところと同じでありうる。
【００８２】
図９は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１４０の概略的な構造を示す断面図である。図９に図示された半導体素子１４０の構成は、図１Ａに図示された半導体素子１００の構成と概して類似しており、抵抗変化層１１上に、ｐ型半導体層１２が存在しないという点で違いがある。すなわち、抵抗変化層１１の上面に、ソース１９Ｓとドレイン１９Ｄとが直接形成されている。図９を参照すれば、抵抗変化層１１の上面には、ソース１９Ｓとドレイン１９Ｄとが互いに離間して配置されている。このような構造で、ソース１９Ｓとドレイン１９Ｄは、例えば、酸化物半導体材料からなることもある。例えば、酸化物半導体材料として、酸化亜鉛（ＺｎＯ）系または酸化スズ（ＳｎＯ２）系の金属酸化物半導体を使用できる。ソース１９Ｓとドレイン１９Ｄは、ドーパントでドーピングされた酸化物半導体材料でありうる。このような半導体素子１４０の動作は、図１Ｂを参照して半導体素子１００について説明したところと同じでありうる。
【００８３】
図１０は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１５０の概略的な構造を示す断面図である。図１０を参照すれば、ソース１９Ｓと抵抗変化層１１との間、そしてドレイン１９Ｄと抵抗変化層１１との間に、それぞれ伝導性薄膜層１７がさらに介在されている。それ以外に、図１０に図示された半導体素子１５０の構成は、図９に図示された半導体素子１４０の構成と同一である。図１０には、ソース１９Ｓと抵抗変化層１１との間、及びドレイン１９Ｄと抵抗変化層１１との間の全体界面に伝導性薄膜層１７が形成されていると図示されているが、ソース１９Ｓと抵抗変化層との１１間、及びドレイン１９Ｄと抵抗変化層１１との間の、単に一部分にのみ伝導性薄膜層１７が形成される場合もある。図１０に図示された半導体素子１５０の動作は、図６Ｂを参照して説明した半導体素子１１０の動作と同じでありうる。
【００８４】
また、図１１は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１６０の概略的な構造を示す断面図である。図１１を参照すれば、抵抗変化層１１の底面に、前述の伝導体層１８がさらに配置されている。伝導体層１８を除外した半導体素子１６０の残りの構成は、図９に図示された半導体素子１４０の構成と同一である。前述のように、抵抗変化層１１の底面に、伝導体層１８が存在するので、図１１に図示された半導体素子１６０は、２つの１Ｔｒ−１Ｒ構造を有すると見ることができる。従って、前記半導体素子１６０の動作は、図７Ｂを参照して説明したところと同じである。
【００８５】
図１２は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１７０の概略的な構造を示す断面図である。図１２を参照すれば、前記ソース１９Ｓと抵抗変化層１１との間、そしてドレイン１９Ｄと抵抗変化層１１との間に、それぞれ伝導性薄膜層１７がさらに介在されている。また、抵抗変化層１１の底面には、伝導体層１８がさらに配置されている。従って、図１２に図示された半導体素子１７０の構成は、伝導性薄膜層１７が追加されているという点を除外すれば、図１１に図示された半導体素子１６０の構成と同一である。このような図１２に図示された半導体素子１７０の動作は、図７Ｂを参照して説明した半導体素子１２０の動作と同一でありえる。
【００８６】
図１３は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１８０の概略的な構造を示す断面図である。図１３を参照すれば、抵抗変化層１１の上面の少なくとも中央部分１１ａが、ソース２９Ｓとドレイン２９Ｄとの対向する側面にそれぞれ接するように突出している。すなわち、図１３に図示された半導体素子１８０は、中央部分１１ａが少なくとも部分的に突出した抵抗変化層１１と、前記抵抗変化層１１の上面において、抵抗変化層１１の中央部分１１ａの両側面とそれぞれ接触するように互いに離間して配置されたソース２９Ｓ及びドレイン２９Ｄと、前記抵抗変化層１１の中央部分１１ａ、並びにソース２９Ｓ及びドレイン２９Ｄ上に配置されたゲート絶縁膜２５と、ゲート絶縁膜２５上に配置されたゲート２６と、を含むことができる。図１３に図示されているように、ソース２９Ｓとドレイン２９Ｄとの上面と、抵抗変化層１１の突出した中央部分１１ａの上面との高さは、同一でありえる。それにより、平坦な形態のゲート絶縁膜２５が、抵抗変化層１１の突出した中央部分１１ａの上面を全体的に覆うように形成されうる。また、ゲート絶縁膜２５は、ソース２９Ｓとドレイン２９Ｄとの上面を少なくとも部分的に覆うように形成されうる。
【００８７】
図１３に図示された半導体素子１８０は、前述の他の半導体素子と比較するとき、製造工程が比較的簡単でありうる。また、図１３に図示された構造を有する半導体素子１８０の場合、抵抗変化層１１の一部（すなわち、中心部分１１ａ）が、ソース２９Ｓとドレイン２９Ｄとの間に直接配置され、その上に、ゲート絶縁膜２５とゲート２６とが位置するので、ゲート２６のスレショルド電圧を低くすることができる。さらに、ソース２９Ｓとドレイン２９Ｄとの間で電流が流れうるチャネル領域のON／OFFは、ゲート電圧に絶対的に依存せず、ソース２９Ｓとゲート２９Ｄとに印加される電圧によっても、チャネル領域が部分的にON／OFFされうる。従って、抵抗変化層１１での抵抗変化比がさらに大きくなりうる。
【００８８】
一方、たとえ図示していないにしても、図１３に図示された半導体素子１８０も、ソース２９Ｓと抵抗変化層１１との間、そしてドレイン２９Ｄと抵抗変化層１１との間に、それぞれ伝導性薄膜層１７をさらに含むことができる。また、図１３には図示されてはいないものの、前記半導体素子１８０は、抵抗変化層１１の底面に配置された伝導体層１８をさらに含むことができる。また、本実施形態によれば、抵抗変化層１１は、見えないこともある。例えば、ソース２９Ｓとドレイン２９Ｄとの間に空間が形成されるように、前記ソース２９Ｓとドレイン２９Ｄとの材料をエッチングし、その空間内に抵抗変化材料を充填することもできる。
【００８９】
図１４は、例示された実施形態によるメモリカード５００を概略的に図示している。図１４を参照すれば、制御部５１０とメモリ５２０は、電気的信号を交換できる。例えば、制御部５１０の命令によってメモリ５２０は、制御部５１０とデータを交換できる。メモリカード５００は、メモリ５２０内にデータを記録することもでき、メモリ５２０からデータを出力することもできる。メモリ５２０は、図１Ａ及び図１Ｂ、並びに図６Ａないし図１３に図示された半導体素子のうちいずれか一つを含むことができる。
【００９０】
このようなメモリカード５００は、多様な携帯用電子機器の記録媒体として使われうる。例えば、メモリカード５００は、ＭＭＣ（multimedia card）、ＮＡＳＤ（secure digital）カードでありうる。
【００９１】
図１５は、例示された実施形態による電子システム６００を概略的に図示するブロック図である。図１５を参照すれば、プロセッサ６１０、入出力装置６３０及びメモリ６２０は、バス６４０を介して互いにデータ通信を行うことができる。プロセッサ６１０は、プログラムを実行して、電子システム６４０を制御できる。入出力装置６３０は、電子システム６００のデータ入出力を行うことができる。電子システム６００は、入出力装置６３０を使用し、外部の装置（例えば、パソコンや通信網）と連結されてデータを交換することができる。
【００９２】
メモリ６２０は、プロセッサ６１０の動作のためのコードやプログラムを保存することができる。例えば、メモリ６２０は、図１Ａ及び図１Ｂ、並びに図６Ａないし図１３に図示された半導体素子のうちいずれか一つを含むことができる。例えば、このような電子装置６００は、メモリ６２０を要求する多様な電子制御システムを具現でき、例えば、携帯電話、ＭＰ３プレーヤ、ナビゲータ、ＳＳＤ（solid state disk）または家電製品で使われうる。
【００９３】
以上、本発明の理解を助けるために、抵抗変化物質を利用した半導体素子及びその駆動方法に係わる例示的な実施形態について説明し、かつ添付された図面に図示された。しかし、このような実施形態は、単に本発明を例示するためのものであり、それらを制限するものではないという点を理解せねばならない。そして、本発明は、図示されて説明された説明に限定されるものではないという点を理解せねばならない。これは、多様な他の変形が本技術分野で当業者に可能であるためである。
【符号の説明】
【００９４】
１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０ 半導体素子
１１ 抵抗変化層
１１ａ 中央部分
１２ ｐ型半導体層
１３，１９Ｓ，２９Ｓ ソース
１４，１９Ｄ，２９Ｄ ドレイン
１５，２５ ゲート絶縁膜
１６，２６ ゲート
１７ 伝導性薄膜層
１８ 伝導体層
５００ メモリカード
５１０ 制御部
５２０，６２０ メモリ
６００ 電子システム
６１０ プロセッサ
６３０ 入出力装置
６４０ バス
【技術分野】
【０００１】
本発明は、抵抗変化物質を含む半導体素子及びその動作方法に係り、さらに詳細には、印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として採用した半導体素子及びその駆動方法に関する。
【背景技術】
【０００２】
電場／磁場の下、または電流／電圧の印加によって抵抗が変化する物質は、メモリまたは論理回路などにおいて多様に活用されている。例えば、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）素子の場合、磁化方向によって、高抵抗状態と低抵抗状態とを有する抵抗変化物質を利用する。また、抵抗性メモリ（ＲＲＡＭ：resistance random-access memory）の場合、印加された電圧によって抵抗が変化する遷移金属酸化物を主に利用する（例えば、特許文献１参照）。
【０００３】
このような抵抗変化物質を利用するメモリまたは論理回路のような素子は、抵抗変化物質に、例えば、セット電圧（set voltage）、リセット電圧（reset voltage）または読み取り電圧（read voltage）のような多様な電圧を印加するために、スイッチング素子を必要とする。例えば、１個のスイッチング素子と１個の抵抗変化物質とが直列に連結された構造を主に使用できる。スイッチング素子としては、一般的にトランジスタを使用するが、ダイオードを使用する場合もある。例えば、１個のトランジスタと１個の抵抗変化物質とが連結された構造を１Ｔｒ−１Ｒ構造とも呼ぶ。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許出願２００７−００７７７４０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一課題は、印加された電圧によって抵抗が変化する抵抗変化物質を利用した半導体素子を提供することである。
【０００６】
本発明の別の課題は、抵抗変化物質を利用した半導体素子の駆動方法を提供することである。
【課題を解決するための手段】
【０００７】
一類型による半導体素子は、抵抗変化層と、前記抵抗変化層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含むことができる。
【０００８】
前記ゲートと隣接した前記抵抗変化層の少なくとも一部は、ソースとドレインとを連結するチャネル領域でありうる。
【０００９】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記ソースと前記ドレインは、それぞれ少なくとも１つの傾斜した側壁を含み、前記ゲート絶縁膜は、前記ソース及び前記ドレインの前記傾斜した側壁上に位置しうる。
【００１０】
前記半導体素子は、少なくとも１層の半導体層と、前記少なくとも１層の半導体層上のソース及びドレインと、をさらに含み、前記ゲートは、前記ソースと前記ドレインとの間に位置し、前記少なくとも１層の半導体層は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に位置しうる。
【００１１】
前記少なくとも１層の半導体層は、ｐ型であり、前記ソース及び前記ドレインは、ｎ型でありうる。
【００１２】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００１３】
前記半導体素子は、前記少なくとも１層の半導体層と前記抵抗変化層との間に介在された少なくとも１層の伝導性薄膜層をさらに含むことができる。
【００１４】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００１５】
前記少なくとも１層の伝導性薄膜層は、金属、伝導性を有する金属酸化物または伝導性を有する金属窒化物のうち少なくともいずれか一つでありうる。
【００１６】
前記半導体素子は、前記抵抗変化層上のソース及びドレインと、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層と、をさらに含むことができる。
【００１７】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、酸化物半導体を含むことができる。
【００１８】
前記半導体素子は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことができる。
【００１９】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２０】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２１】
前記酸化物半導体は、酸化亜鉛（ＺｎＯ）系及び酸化スズ（ＳｎＯ２）系の金属酸化物半導体のうち少なくともいずれか一つでありうる。
【００２２】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２３】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の少なくとも一部は、前記ソースと前記伝導体層とを連結する第１チャネル領域であり、前記抵抗変化層の少なくとも残部は、前記ドレインと前記伝導体層とを連結する第２チャネル領域でありうる。
【００２４】
前記半導体素子は、前記抵抗変化層上のソースとドレインとをさらに含み、前記抵抗変化層の突出部が、前記ソースと前記ドレインとを互いに分離しうる。
【００２５】
前記ソース及び前記ドレインの上面と、前記抵抗変化層の突出部の上面とが同じ高さに位置しうる。
【００２６】
前記ゲート絶縁膜は、前記抵抗変化層の突出した上面と、前記ソース及び前記ドレインの上面とを少なくとも部分的に覆うように形成されうる。
【００２７】
前記半導体素子は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことができる。
【００２８】
前記半導体素子は、伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置しうる。
【００２９】
他の類型によれば、ゲート、ソース、ドレイン、抵抗変化層、及び前記ゲートと前記抵抗変化層との間のゲート絶縁膜を含む半導体素子の動作方法が提供され、前記方法は、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記ソース及び前記ドレインのうちいずれか一方をグラウンドに連結し、前記ソース及び前記ドレインのうちいずれか他方に、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層の抵抗を変化させる動作と、前記抵抗変化層の抵抗値を読み取る動作とのうちいずれか１つの動作を遂行する段階と、を含むことができる。
【００３０】
一実施形態で、前記抵抗変化層は、単極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にあり、前記リセット電圧、前記セット電圧及び前記読み取り電圧は、同じ極性でありうる。
【００３１】
他の実施形態で、前記抵抗変化層は、両極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じ電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にありうる。
【００３２】
他の類型によれば、ゲート、ソース、ドレイン、抵抗変化層、前記ゲートと前記抵抗変化層との間のゲート絶縁膜、及び前記ゲート絶縁膜の反対側の前記抵抗変化層の一面上の伝導体層を含む半導体素子の動作方法が提供され、前記方法は、前記ゲートにスレショルド電圧以上の電圧を印加する段階と、前記伝導体層をグラウンドに連結され、前記ソースにセット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第１領域の抵抗を変化させる動作と、前記第１領域の抵抗値を読み取る動作とのうちいずれか１つの動作を遂行する段階と、前記伝導体層をグラウンドに連結し、前記ドレインに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第２領域の抵抗を変化させる動作と、前記第２領域の抵抗値を読み取る動作とのうちいずれか１つの動作を遂行する段階と、を含むことができる。
【００３３】
一実施形態で、前記抵抗変化層は、単極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にありうる。
【００３４】
他の実施形態で、前記抵抗変化層は、両極性物質であり、この場合、前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じ電圧区間にあり、前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にありうる。
【００３５】
また、他の類型によれば、抵抗変化材料を含むチャネル層と、前記チャネル層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲートと、を含むスイッチング・メモリ素子が提供され、前記ゲートは、前記チャネル層内にチャネル領域を発生させることができる。
【００３６】
前記スイッチング・メモリ素子は、前記チャネル層上の半導体層をさらに含み、前記半導体層は、ソースとドレインとを含み、前記ゲートは、前記チャネル層内と前記半導体層内とにチャネル領域を発生させ、前記ソースと前記ドレインとを連結させることができる。
【００３７】
前記スイッチング・メモリ素子は、ソースとドレインとを含む酸化物半導体層をさらに含み、前記ゲートは、前記チャネル領域を発生させ、前記ソースと前記ドレインとを連結させることができる。
【００３８】
前記ゲートは、前記酸化物半導体層内にチャネル領域をさらに発生させることができる。
【００３９】
また、他の類型によれば、制御部と、前述の半導体素子を具備するメモリと、を含むメモリカードが提供されうる。
【００４０】
また、他の類型によれば、プロセッサと、入出力装置と、バスと、前述の半導体素子を含むメモリと、を含む電子システムが提供できる。
【発明の効果】
【００４１】
本発明の半導体素子は、印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として活用している。従って、１個のトランジスタと１層の抵抗変化物質層とが連結された既存の１Ｔｒ−１Ｒ構造を１つの半導体素子でもって具現できる。該半導体素子を利用すれば、多種の不揮発性メモリまたはプログラム可能論理素子（programable logic device）をさらに簡単な構造で具現することが可能である。
【図面の簡単な説明】
【００４２】
【図１Ａ】抵抗変化物質を含む例示的な半導体素子の概略的な構造を示す断面図である。
【図１Ｂ】図１Ａに図示された半導体素子の動作を示す図面である。
【図２】図１Ａに図示された抵抗変化層が単極性物質からなる場合の電圧−電流特性を示すグラフである。
【図３】図１Ａに図示された抵抗変化層が単極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層に印加される電圧パルスの例を示す図面である。
【図４】図１Ａに図示された抵抗変化層が両極性物質からなる場合の電圧−電流特性を示すグラフである。
【図５】図１Ａに図示された抵抗変化層が両極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層に印加される電圧パルスの例を示す図面である。
【図６Ａ】抵抗変化物質を利用した他の例示的な半導体素子の概略的な構造を示す断面図である。
【図６Ｂ】図６Ａに図示された半導体素子の動作を示す図面である。
【図７Ａ】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図７Ｂ】図７Ａに図示された半導体素子の動作を示す図面である。
【図８】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図９】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１０】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１１】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１２】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１３】抵抗変化物質を利用したさらなる他の例示的な半導体素子の概略的な構造を示す断面図である。
【図１４】例示された実施形態によるメモリカードを概略的に図示する図面である。
【図１５】例示された実施形態による電子システムを概略的に図示するブロック図である。
【発明を実施するための形態】
【００４３】
以下、添付された図面を参照しつつ、抵抗変化物質を利用した半導体素子及びその駆動方法について詳細に説明する。以下の図面で同じ参照符号は、同じ構成要素を指し、図面上で各構成要素の大きさは、説明の明瞭性と便宜さとのために誇張されていることがある。
【００４４】
図１Ａは、抵抗変化物質を利用した例示的な半導体素子１００の概略的な構造を示す断面図である。図１Ａを参照すれば、一例による半導体素子１００は、印加電圧によって抵抗が変化する抵抗変化層１１、前記抵抗変化層１１の上面に互いに離間して配置されたソース１３及びドレイン１４、前記ソース１３とドレイン１４との間であって抵抗変化層１１の上面に部分的に配置されたゲート絶縁膜１５、及び前記ゲート絶縁膜１５上に形成されたゲート１６を含むことができる。抵抗変化層１１は、ソース１３とドレイン１４との間のチャネル領域を含むことができる。
【００４５】
抵抗変化層１１は、印加電圧によって抵抗が変化する抵抗変化物質からなりうる。例えば、抵抗変化物質に、セット電圧（set voltage）以上の電圧が印加されれば、抵抗が低くなるが、このときをオン（ON）状態と呼ぶことができる。また、抵抗変化物質にリセット電圧（reset voltage）以上の電圧が印加されれば、抵抗が高まるが、このときをオフ（OFF）状態と呼ぶことができる。抵抗変化層１１に使われるこのような抵抗変化物質としては、例えば、遷移金属酸化物（ＴＭＯ：transition metal oxide）を挙げることができる。例えば、抵抗変化層１１は、Ｎｉ酸化物、Ｃｕ酸化物、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物及びそれらの混合物のうち少なくともいずれか一つから形成されうる。それ以外にも、ＰＣＭＯ（Pr1-xCaxMnO3 ）、ＳＴＯ（ＳｒＴｉＯ３）のような多成分系金属酸化物、固体電解質物質のように、電圧／電流印加による抵抗変化特性を有すると知られている抵抗変化物質などが適用されうる。
【００４６】
また、図１Ａを参照すれば、ソース１３とドレイン１４との間の領域と、抵抗変化層１１とが接触しないように、ゲート絶縁膜１５は、ソース１３とドレイン１４との間であって抵抗変化層１１の上面に部分的に形成されており、またソース１３及びドレイン１４の互いに対向する両側面を少なくとも部分的に覆っている。このために、図１Ａに図示されているように、ソース１３及びドレイン１４の対向する両側面部分の高さが徐々に低くなるように（すなわち、傾斜したり、または曲がるように）、ソース１３及びドレイン１４を処理することもできる。
【００４７】
たとえば、図示された例には、ソース１３及びドレイン１４の側面が徐々に低くなるように図示されているが、他の構成も可能である。例えば、ゲート１６は、ソース１３及びドレイン１４と水平方向には重畳しないが、垂直方向には重畳しうる（図示せず）。また、ゲート１６は、例えばソース１３及びドレイン１４と重畳しない凹型のゲートでありうる（図示せず）。図示されてはいないが、ソース１３及びドレイン１４は、ゲート１６に対して自己整合される場合もある。また、図示された例でゲート絶縁膜１５は、データを記録するように構成される場合もある。例えば、ゲート絶縁膜１５は、ゲート絶縁層、電荷保存層及び遮断層を含むこともできる。この場合、半導体素子１００は、電荷保存層に保存された電荷が抵抗変化層１１の抵抗を変化させる方式で、マルチビット（multi-bit）のデータを記録するように構成されることもできる。
【００４８】
図１Ａに図示された半導体素子１００の例で、ソース１３とドレイン１４との間には、ゲート絶縁膜１５及びゲート１６のみ存在する。この場合、ソース１３とドレイン１４との電気的連結／遮断は、単にゲート１６に印加される電圧によって左右される。一方、ゲート絶縁膜１５は、例えば、一般的に使われるシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などを使用できる。ゲート１６としては、多結晶シリコン（poly−Ｓｉ）、酸化インジウムスズ（ＩＴＯ）などを使用できる。
【００４９】
ソース１３及びドレイン１４は、一般的なシリコンを利用した半導体材料からなりうる。この場合、例えば、図１Ａに図示されているように、前記抵抗変化層１１とソース１３との間、そして抵抗変化層１１とドレイン１４との間には、それぞれｐ型半導体層１２（すなわち、ｐ型シリコン層）がさらに介在しうる。ソース１３とドレイン１４とは、前記ｐ型半導体層１２の２つの離間した領域をｎ型不純物でドーピングして形成しうる。しかし、半導体素子１００は、必ずしもこのような構造にのみ限定されるものではない。例えば、ｐ型半導体層１２の代わりに、ｎ型半導体層を使用することも可能であり、その場合、ソース１３及びドレイン１４は、ｐ型不純物でドーピングされうる。また、ｐ型半導体層１２、ソース１３及びドレイン１４は、シリコンの代わりに、窒化物系半導体材料からなりうる。一方、後述するように、抵抗変化層１１上に、ｐ型半導体層１２を介することなく、ｎ型不純物でドーピングされたソース１３及びドレイン１４を形成することも可能である。
【００５０】
図１Ｂは、図１Ａに図示された半導体素子１００の動作を図示している。図１Ｂに図示されているように、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加すれば、ゲート絶縁膜１５の下方に位置する抵抗変化層１１の領域Ｒには、ソース１３とドレイン１４との間に電気的チャネルが形成される。従って、ソース１３、抵抗変化層１１の前記領域Ｒ及びドレイン１４を介して電流が流れる。
【００５１】
この状態で、ソース１３及びドレイン１４に所定の電圧を印加すれば、抵抗変化層１１の抵抗状態を調節することができ、あるいは抵抗変化層１１の抵抗値を読み取ることができる。例えば、ソース１３をグラウンド（０Ｖ）に連結し、ドレイン１４にセット電圧Ｖｓｅｔを印加すれば、抵抗変化層１１の抵抗が低くなりうる。また、ソース１３をグラウンド（０Ｖ）に連結し、ドレイン１４にリセット電圧Ｖｒｅｓｅｔを印加すれば、抵抗変化層１１の抵抗が高くなりうる。また、抵抗変化層１１で、抵抗の変化を起こさない程度に低い読み取り電圧Ｖｒｅａｄをドレイン１４に印加する場合には、抵抗変化層１１の現在抵抗値を読み取ることが可能である。
【００５２】
抵抗変化層１１に使われる抵抗変化物質の種類によっては、印加電圧の大きさによって、さらに多様な抵抗状態を有するようにすることもできる。このような点で、図１Ａに図示された半導体素子１００は、１Ｔｒ−１Ｒ構造（１個のトランジスタと１個の抵抗変化物質とが連結された構造）と同じ動作効果を有することができる。本実施形態による半導体素子１００の動作方法で、ドレイン１４をグラウンドに連結し、ソース１３に、セット電圧、リセット電圧または読み取り電圧を印加することも可能である。本実施形態では、ソース１３及びドレイン１４を区分して説明しているが、前記半導体素子１００は、双方向性でありうる。
【００５３】
具体的なセット、リセット及び読み取りの動作は、抵抗変化層１１を形成する抵抗変化物質が、単極性物質（unipolar）であるか、あるいは両極性（bipolar）物質であるかによって変わりうる。
【００５４】
例えば、図２は、抵抗変化層１１が単極性物質からなる場合の電圧−電流特性を示すグラフである。図２のグラフで横軸は、ゲート１６にスレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加しつつ、ソース１３及びドレイン１４にそれぞれ電圧を印加するとき、結果として抵抗変化層１１に印加される電圧Ｖを表す。また、図２のグラフで縦軸は、前記電圧Ｖによって、ソース１３とドレイン１４との間に流れる電流Ｉｄを表す。一方、実線で表示された第１グラフＧ１は、抵抗変化層１１の抵抗値が相対的に低くなったとき（すなわち、低抵抗状態）に現れる電流−電圧曲線を示し、点線で表示された第２グラフＧ２は、抵抗変化層１１の抵抗値が相対的に高くなったとき（すなわち、高抵抗状態）に現れる電流−電圧曲線を示す。
【００５５】
第１グラフＧ１を参照すれば、抵抗変化層１１に印加される電圧に比例して、電流Ｉｄが変化することが分かる。しかし、抵抗変化層１１に印加される電圧が、第１電圧Ｖ１（Ｖ１＞０）に達すれば、抵抗変化層１１の抵抗が突然に大きくなり、抵抗変化層１１の電流Ｉｄが急激に小さくなることが分かる。すなわち、抵抗変化層１１は、高抵抗状態となる。抵抗変化層１１のこのような高抵抗状態は、抵抗変化層１１に第２電圧Ｖ２（Ｖ２＞Ｖ１）が印加されるまで維持される。従って、抵抗変化層１１に電圧を印加している最中の△Ｖ（Ｖ１〜Ｖ２）区間では、抵抗変化層１１は、高抵抗状態を維持する。次に、抵抗変化層１１に印加される電圧が第２電圧Ｖ２より大きくなれば、抵抗変化層１１の抵抗は、また急激に低くなり、電流Ｉｄが増加する。すなわち、抵抗変化層１１は、低抵抗状態となる。それにより、抵抗変化層１１の電流Ｉｄは、印加される電圧に比例して変化する。
【００５６】
一方、初期に、第１電圧Ｖ１より大きい電圧範囲で、抵抗変化層１１にいかなる値の電圧が印加されたかによって、第１電圧Ｖ１より小さい測定電圧で測定された電流値は、前記測定電圧が同一であっても異なることになる。例えば、抵抗変化層１１に、第３電圧Ｖ３（Ｖ３＞Ｖ２）を印加し、抵抗変化層１１を低抵抗状態（第１状態）にする。その後、抵抗変化層１１に、第１電圧Ｖ１より小さい電圧を印加すれば、第１グラフＧ１による電流値が抵抗変化層１１から測定される。一方、第１電圧Ｖ１より大きいか、あるいはそれと同じであって、第２電圧Ｖ２より小さいか、あるいはそれと同じである所定の電圧（Ｖ１≦Ｖ≦Ｖ２）を抵抗変化層１１に印加し、抵抗変化層１１を高抵抗状態（第２状態）にすることができる。その後、抵抗変化層１１に、第１電圧Ｖ１より小さい電圧を印加すれば、第２グラフＧ２による電流値が抵抗変化層１１から測定されうる。
【００５７】
図２のグラフから分かるように、第１電圧Ｖ１より小さい所定の電圧で、第２グラフＧ２に沿って測定された電流値は、第１グラフＧ１に沿って測定された電流値より非常に小さい。これは、第１電圧Ｖ１より小さい所定の電圧で、抵抗変化層１１から互いに異なる２つの電流値が測定できるということを意味する。測定される２つの電流値は、それぞれ抵抗変化層１１に記録されたデータ「０」及び「１」に該当しうる。例えば、第１状態は、抵抗変化層１１にデータ「１」が記録された場合であり、第２状態は、抵抗変化層１１にデータ「０」が記録された場合でありうる。しかし、これに限定されるものではない。例えば、第１状態は、抵抗変化層１１にデータ「０」が記録された場合であり、第２状態は、抵抗変化層１１にデータ「１」が記録された場合でもありうる。このような抵抗変化層１１の電圧−電流特性を利用して、抵抗変化層１１にデータを記録でき、記録されたデータを読み取るまたは消去することができる。
【００５８】
図３は、抵抗変化層１１が単極性物質からなる場合に、データの記録、読み取り及び消去のために抵抗変化層１１に印加される電圧パルスの例を示している。図３で、電圧Ｖｗ１は、抵抗変化層１１にデータ、例えば、「１」を記録するために、抵抗変化層１１に印加する第１書き込み電圧パルスを示す。第１書き込み電圧パルスＶｗ１は、図２の第３電圧Ｖ３に該当する値である。このような点で、第１書き込み電圧パルスＶｗ１は、セット電圧でありうる。電圧Ｖｒ１は、抵抗変化層１１に記録されたデータ「１」を読み取るために、抵抗変化層１１に印加する第１読み取り電圧パルスを示す。第１読み取り電圧パルスＶｒ１は、図２の第１電圧Ｖ１より小さい値に該当する。
【００５９】
図２の第１グラフＧ１から分かるように、抵抗変化層１１に第３電圧Ｖ３が印加される場合、抵抗変化層１１は、抵抗が低い状態となる。このような低い抵抗状態は、抵抗変化層１１に、第１電圧Ｖ１より小さい電圧Ｖｒ１が印加されるときにもそのまま維持される。従って、図３のように、第１電圧Ｖ１より小さい電圧に該当する第１読み取り電圧パルスＶｒ１を抵抗変化層１１に印加したとき、抵抗変化層１１から測定される電流値は、抵抗変化層１１に、第１電圧Ｖ１と第２電圧Ｖ２との間の電圧を印加したときに測定される電流値より、著しく大きくなる。その結果、抵抗変化層１１にデータ「１」が記録されうる。
【００６０】
また、図３で電圧Ｖｗ２は、抵抗変化層１１にデータ「０」を記録するために、抵抗変化層１１に印加する第２書き込み電圧パルスである。このような点で、第２書き込み電圧パルスＶｗ２はリセット電圧でありうる。第２書き込み電圧パルスＶｗ２は、図２の第１電圧Ｖ１と第２電圧Ｖ２との間の電圧に該当する。従って、第２書き込み電圧パルスＶｗ２は、第１書き込み電圧パルスＶｗ１より小さい。抵抗変化層１１に第２書き込み電圧パルスＶｗ２が印加される場合、抵抗変化層１１の抵抗は急激に高まり、高抵抗状態に転換されうる（図２参照）。
【００６１】
抵抗変化層１１のこのような高い抵抗状態は、抵抗変化層１１に印加される電圧パルスが、第１電圧Ｖ１より小さいときにもそのまま維持されうる（図２の第２グラフＧ２参照）。また、電圧Ｖｒ２は、抵抗変化層１１からデータ「０」を読み取るために、抵抗変化層１１に印加する第２読み取り電圧パルスを示す。第２読み取り電圧パルスＶｒ２は、第１電圧Ｖ１より小さい電圧であり、第１読み取り電圧パルスＶｒ１と同じ大きさの電圧でありうる。従って、抵抗変化層１１に、第２書き込み電圧パルスＶｗ２を印加した後、抵抗変化層１１に第２読み取り電圧パルスＶｒ２を印加すれば、抵抗変化層１１から測定される電流値は、前述のデータ「１」を読み取るときより、著しく小さくなる。
【００６２】
図４は、抵抗変化層１１が両極性物質からなる場合の電圧−電流特性を示すグラフである。図４のグラフで横軸は、ゲート１６にスレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加しつつ、ソース１３及びドレイン１４にそれぞれ電圧を印加するとき、結果として抵抗変化層１１に印加される電圧Ｖを示している。図４のグラフで縦軸は、前記電圧Ｖによって、ソース１３とドレイン１４との間に流れる電流Ｉｄを示す。
【００６３】
図２のグラフと比較するとき、図４に図示された両極性物質の電圧−電流特性は、単極性物質の電圧−電流特性と異なるということが分かる。また、図４で、第３グラフＧ３は、例えば、第５電圧Ｖ５より小さいか、あるいはそれと同じである負の電圧Ｖ（Ｖ≦Ｖ５＜０）が印加された後、電圧区間Ｖ５＜Ｖ＜Ｖ４で示される両極性抵抗変化層１１の電圧−電流特性を示す。また、第４グラフＧ４は、例えば第４電圧Ｖ４より大きいか、あるいはそれと同じである正の電圧Ｖ（Ｖ≧Ｖ４＞０）が印加された後、電圧区間Ｖ５＜Ｖ＜Ｖ４で示される抵抗変化層１１の電圧−電流特性を示している。
【００６４】
前記第３グラフＧ３及び第４グラフＧ４を参照すれば、第４電圧Ｖ４より大きいか、あるいはそれと同じである電圧が抵抗変化層１１に印加されれば、抵抗変化層１１は、抵抗が相対的に高い高抵抗状態となる。その後、抵抗変化層１１の電圧−電流特性は、第４グラフＧ４に従う。従って、抵抗変化層１１に、第４電圧Ｖ４より大きいか、あるいはそれと同じである電圧が印加された後、抵抗変化層１１のこのような高い抵抗特性（第３状態）は、抵抗変化層１１に、負の第５電圧Ｖ５が印加されるまで維持されうる。
【００６５】
また、第３グラフＧ３及び第４グラフＧ４を参照すれば、第５電圧Ｖ５より小さいか、あるいはそれと同じである負の電圧が、抵抗変化層１１に印加されれば、抵抗変化層１１は、抵抗が相対的に低い低抵抗状態となる。その後、抵抗変化層１１の電圧−電流特性は、第３グラフＧ３に従う。従って、抵抗変化層１１に、第５電圧Ｖ５より小さいか、あるいはそれと同じである負の電圧が印加された後、抵抗変化層１１のこのような低い抵抗特性（第４状態）は、抵抗変化層１１に、正の第４電圧Ｖ４が印加されるまで維持されるということが分かる。
【００６６】
前記第３状態及び第４状態を介して分かるように、抵抗変化層１１は、負の第５電圧Ｖ５と正の第４電圧Ｖ４との間の電圧区間で、２つの電流値（または２つの抵抗値）を有する。従って、第３状態と第４状態とのうち一方は、データ「１」、他方は、データ「０」に対応しうる。抵抗変化層１１のこのような状態は、第４電圧Ｖ４以上、または第５電圧Ｖ５以下の電圧を抵抗変化層１１に印加することによって決定される。
【００６７】
抵抗変化層１１の状態を測定するために印加される電圧は、第４電圧Ｖ４より小さいか、あるいは第５電圧Ｖ５より大きいので、抵抗変化層１１の状態を測定した後（すなわち、読み取った後）でも、抵抗変化層１１の状態は、測定前状態がそのまま維持される。これは、抵抗変化層１１に記録されたデータを読み取った後でも、抵抗変化層１１に記録されたデータが読み取る前の状態そのままに維持されるということを意味する。以下では、便宜上第３状態でデータ「１」が記録され、第４状態で、データ「０」が記録されると説明する。
【００６８】
図５は、抵抗変化層１１が両極性物質からなる場合に、データの記録、読み取り及び消去のために、抵抗変化層１１に印加される電圧パルスの例を示している。図５を参照すれば、電圧Ｖｗ３は、抵抗変化層１１に、例えば、データ「１」を記録するために、抵抗変化層１１に印加する第３書き込み電圧パルスを示す。第３書き込み電圧パルスＶｗ３は、第４電圧Ｖ４より大きいか、あるいはそれと同じでありうる。このような点で、第３書き込み電圧パルスＶｗ３はセット電圧でありうる。
【００６９】
電圧Ｖｒ３は、第３書き込み電圧パルスＶｗ３の印加によって抵抗変化層１１に記録されたデータ「１」を読み取るために、抵抗変化層１１に印加される第３読み取り電圧パルスを示している。第３読み取り電圧パルスＶｒ３は、第３書き込み電圧パルスＶｗ３より小さく（Ｖｒ３＜Ｖｗ３）、０より大きく、第４電圧Ｖ４より小さい（０＜Ｖｒ３＜Ｖ４）。前記第３読み取り電圧パルスＶｒ３が、第３書き込み電圧パルスＶｗ３より小さいだけではなく、極性も同じであるので、抵抗変化層１１に、第３読み取り電圧パルスＶｒ３が印加されても、抵抗変化層１１の抵抗値は変化しない。
【００７０】
前述のように、抵抗変化層１１が両極性物質からなる場合、抵抗変化層１１の抵抗は、負の第５電圧Ｖ５以下の電圧で急激に低くなる。従って、負の第５電圧Ｖ５は、第３書き込み電圧パルスＶｗ３の印加によって抵抗変化層１１に記録されたデータを消去する電圧になりうる。
【００７１】
図５の例で電圧Ｖｅ１は、第５電圧Ｖ５に該当する第１消去電圧パルスを示している。抵抗変化層１１に、第１消去電圧パルスＶｅ１が印加されれば、抵抗変化層１１の抵抗が急激に低くなり、それに記録されたデータは、消去される。このような点で、前記第１消去電圧パルスＶｅ１は、リセット電圧でありうる。抵抗変化層１１の抵抗が低くなった状態は、抵抗変化層１１に、異なるデータが記録された状態であると見なすことができる。従って、第１消去電圧パルスＶｅ１は、抵抗変化層１１に、例えば、データ「０」を記録するための書き込み電圧でもある。
【００７２】
また、図５で電圧Ｖｒ４は、第４読み取り電圧パルスであり、第１消去電圧パルスＶｅ１が印加された、すなわち、データ「０」が記録された抵抗変化層１１からデータ「０」を読み取るために印加される。ここで、第４読み取り電圧パルスＶｒ４は、第１消去電圧パルスＶｅ１の絶対値より小さい（Ｖｒ２＜｜Ｖｅ１｜）。例えば、第４読み取り電圧パルスＶｒ４は、第３読み取り電圧パルスＶｒ３と同じでありうる。従って、抵抗変化層１１に、第１消去電圧パルスＶｅ１が印加された後、第４読み取り電圧パルスＶｒ４が印加されても、抵抗変化層１１は、第１消去電圧パルスＶｅ１が印加された後の低抵抗状態をそのまま維持できる。従って、前記抵抗変化層１１では、データを読み取った後で一般的に要求される再保存過程が不要である。
【００７３】
図６Ａは、抵抗変化物質を利用した他の例示的な半導体素子１１０の概略的な構造を示す断面図である。図６Ａを参照すれば、ｐ型半導体層１２と抵抗変化層１１との間に、伝導性薄膜層１７がさらに介在されている。それ以外には、図６Ａに図示された半導体素子１１０の構成は、図１Ａに図示された半導体素子１００の構成と同一である。図６Ａには、ｐ型半導体層１２と抵抗変化層１１との界面に、伝導性薄膜層１７が形成されていると図示されている。例えば、伝導性薄膜層１７は、ｐ型半導体層１２と抵抗変化層１１を分離させることができる。しかし、ｐ型半導体層１２と抵抗変化層１１との界面の、単に一部分にのみ伝導性薄膜層１７が形成されることもある。この場合、ｐ型半導体層１２は、抵抗変化層１１と部分的に分離されるのみである。
【００７４】
伝導性薄膜層１７は、例えば、金属または伝導性を有する金属酸化物からなりうる。例えば、伝導性薄膜層１７は、Ｐｔ、Ｒｕ、Ｉｒ、Ｗ、Ｔｉのような金属、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）のような伝導性金属酸化物、またはＴｉＮのような伝導性金属窒化物、或いはそれらの混合物を使用できる。このような伝導性薄膜層１７は、抵抗変化層１１とｐ型半導体層１２との界面非適合性による特性低下を改善できる。
【００７５】
図６Ｂは、図６Ａに図示された半導体素子１１０の動作を図示している。図６Ｂを参照すれば、ゲート１６にスレショルド電圧Ｖｔｈ以上の電圧ＥＮを印加するとき、ゲート絶縁膜１５の下方にある抵抗変化層１１の領域Ｒには、ソース１３とドレイン１４との間の電気的チャネルが形成される。その結果、半導体素子１１０のソース１３、抵抗変化層１１の前記領域Ｒ及びドレイン１４を介して電流が流れる。それにより、前述のように、ソース１３及びドレイン１４に所定の電圧を印加することによって、抵抗変化層１１の抵抗状態を調節し、または抵抗変化層１１の抵抗値を読み取ることができる。また、図６Ｂに図示されているように、電流は、伝導性薄膜層１７を介して、抵抗変化層１１の全体領域に伝わりうる。従って、伝導性薄膜層１７を使用することによって、抵抗変化層１１の抵抗をさらに容易に変化できる。
【００７６】
図７Ａは、抵抗変化物質を利用したさらなる他の例示的な半導体素子１２０の概略的な構造を示す断面図である。図７Ａを参照すれば、抵抗変化層１１の底面に、伝導体層１８がさらに配置されている。伝導体層１８には、例えば、Ｐｔのように伝導性にすぐれる金属を使用し、または伝導性酸化物や伝導性窒化物を使用しうる。伝導体層１８を除外した半導体素子１２０の残りの構成は、図１Ａに図示された半導体素子１００の構成と同一である。
【００７７】
図７Ｂは、図７Ａに図示された半導体素子１２０の動作を図示している。図７Ｂを参照すれば、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧を印加したとき、ゲート絶縁膜１５の下方にある抵抗変化層１１の第１領域Ｒ１には、ソース１３との電気的チャネルが形成され、ゲート絶縁膜１５下方の抵抗変化層１１の第２領域Ｒ２には、ドレイン１４との電気的チャネルが形成される。この場合、ソース１３に印加された電流は、第１領域Ｒ１を介して、伝導体層１８に主に流れる。また、ドレイン１４に印加された電流は、主に第２領域Ｒ２を介して伝導体層１８に流れる。
【００７８】
従って、図７Ａに図示された半導体素子１２０の場合、ソース１３及びドレイン１４に印加される電圧によって、１つの抵抗変化層１１内で抵抗状態が独立して変化する２つの領域Ｒ１，Ｒ２を有することができる。例えば、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧を印加した状態で、伝導体層１８をグラウンドに連結し、ソース１３及びドレイン１４のうちソース１３にのみセット電圧Ｖｓｅｔを印加すれば、抵抗変化層１１の第１領域Ｒ１の抵抗が低くなりうる。また、ソース１３にのみリセット電圧Ｖｒｅｓｅｔを印加すれば、抵抗変化層１１の第１領域Ｒ１の抵抗が高くなりうる。ソース１３にのみ読み取り電圧Ｖｒｅａｄを印加する場合には、抵抗変化層１１の第１領域Ｒ１の現在抵抗値を読み取ることができる。
【００７９】
一方、ゲート１６に、スレショルド電圧Ｖｔｈ以上の電圧を印加した状態で、伝導体層１８をグラウンドに連結し、ドレイン１４にセット電圧Ｖｓｅｔを印加すれば、抵抗変化層１１の第２領域Ｒ２の抵抗が低くなりうる。また、ドレイン１４にリセット電圧Ｖｒｅｓｅｔを印加すれば、抵抗変化層１１の第２領域Ｒ２の抵抗が高くなりうる。ドレイン１４に読み取り電圧Ｖｒｅａｄを印加するならば、抵抗変化層１１の第２領域Ｒ２の現在抵抗値を読み取ることができる。
【００８０】
前述のように、２つの領域Ｒ１，Ｒ２間の干渉をできる限り回避するために、ソース１３に電圧を印加して、第１領域Ｒ１の抵抗を変化させ、又は抵抗値を読み取る間に、ドレイン１４には、０Ｖの電圧を印加する。また、ドレイン１４に電圧を印加して、第２領域Ｒ２の抵抗を変化させ、又は抵抗値を読み取る間に、ソース１３に０Ｖの電圧を印加する。このような点で、図７Ａに図示された半導体素子１２０は、２つの１Ｔｒ−１Ｒ構造を有すると見ることができる。この場合、単一ビットはもとより、多数ビットのデータも記録されうる。
【００８１】
図８は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１３０の概略的な構造を示す断面図である。図８に図示された半導体素子１３０の場合には、ｐ型半導体層１２と抵抗変化層１１との間に、それぞれ前述の伝導性薄膜層１７がさらに介在されている。伝導性薄膜層１７が追加されているという点を除外すれば、図８に図示された半導体素子１３０の構成は、図７Ａに図示された半導体素子１２０の構成と同一であるか、あるいは類似している。前述のように、伝導性薄膜層１７を使用することによって、半導体素子１３０で、抵抗変化層１１の２つの領域Ｒ１，Ｒ２での抵抗をさらに容易に変化できる。図８に図示された半導体素子１３０の動作は、図７Ｂを参照して半導体素子１２０について説明したところと同じでありうる。
【００８２】
図９は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１４０の概略的な構造を示す断面図である。図９に図示された半導体素子１４０の構成は、図１Ａに図示された半導体素子１００の構成と概して類似しており、抵抗変化層１１上に、ｐ型半導体層１２が存在しないという点で違いがある。すなわち、抵抗変化層１１の上面に、ソース１９Ｓとドレイン１９Ｄとが直接形成されている。図９を参照すれば、抵抗変化層１１の上面には、ソース１９Ｓとドレイン１９Ｄとが互いに離間して配置されている。このような構造で、ソース１９Ｓとドレイン１９Ｄは、例えば、酸化物半導体材料からなることもある。例えば、酸化物半導体材料として、酸化亜鉛（ＺｎＯ）系または酸化スズ（ＳｎＯ２）系の金属酸化物半導体を使用できる。ソース１９Ｓとドレイン１９Ｄは、ドーパントでドーピングされた酸化物半導体材料でありうる。このような半導体素子１４０の動作は、図１Ｂを参照して半導体素子１００について説明したところと同じでありうる。
【００８３】
図１０は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１５０の概略的な構造を示す断面図である。図１０を参照すれば、ソース１９Ｓと抵抗変化層１１との間、そしてドレイン１９Ｄと抵抗変化層１１との間に、それぞれ伝導性薄膜層１７がさらに介在されている。それ以外に、図１０に図示された半導体素子１５０の構成は、図９に図示された半導体素子１４０の構成と同一である。図１０には、ソース１９Ｓと抵抗変化層１１との間、及びドレイン１９Ｄと抵抗変化層１１との間の全体界面に伝導性薄膜層１７が形成されていると図示されているが、ソース１９Ｓと抵抗変化層との１１間、及びドレイン１９Ｄと抵抗変化層１１との間の、単に一部分にのみ伝導性薄膜層１７が形成される場合もある。図１０に図示された半導体素子１５０の動作は、図６Ｂを参照して説明した半導体素子１１０の動作と同じでありうる。
【００８４】
また、図１１は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１６０の概略的な構造を示す断面図である。図１１を参照すれば、抵抗変化層１１の底面に、前述の伝導体層１８がさらに配置されている。伝導体層１８を除外した半導体素子１６０の残りの構成は、図９に図示された半導体素子１４０の構成と同一である。前述のように、抵抗変化層１１の底面に、伝導体層１８が存在するので、図１１に図示された半導体素子１６０は、２つの１Ｔｒ−１Ｒ構造を有すると見ることができる。従って、前記半導体素子１６０の動作は、図７Ｂを参照して説明したところと同じである。
【００８５】
図１２は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１７０の概略的な構造を示す断面図である。図１２を参照すれば、前記ソース１９Ｓと抵抗変化層１１との間、そしてドレイン１９Ｄと抵抗変化層１１との間に、それぞれ伝導性薄膜層１７がさらに介在されている。また、抵抗変化層１１の底面には、伝導体層１８がさらに配置されている。従って、図１２に図示された半導体素子１７０の構成は、伝導性薄膜層１７が追加されているという点を除外すれば、図１１に図示された半導体素子１６０の構成と同一である。このような図１２に図示された半導体素子１７０の動作は、図７Ｂを参照して説明した半導体素子１２０の動作と同一でありえる。
【００８６】
図１３は、抵抗変化物質を利用したさらなる他の例示的な半導体素子１８０の概略的な構造を示す断面図である。図１３を参照すれば、抵抗変化層１１の上面の少なくとも中央部分１１ａが、ソース２９Ｓとドレイン２９Ｄとの対向する側面にそれぞれ接するように突出している。すなわち、図１３に図示された半導体素子１８０は、中央部分１１ａが少なくとも部分的に突出した抵抗変化層１１と、前記抵抗変化層１１の上面において、抵抗変化層１１の中央部分１１ａの両側面とそれぞれ接触するように互いに離間して配置されたソース２９Ｓ及びドレイン２９Ｄと、前記抵抗変化層１１の中央部分１１ａ、並びにソース２９Ｓ及びドレイン２９Ｄ上に配置されたゲート絶縁膜２５と、ゲート絶縁膜２５上に配置されたゲート２６と、を含むことができる。図１３に図示されているように、ソース２９Ｓとドレイン２９Ｄとの上面と、抵抗変化層１１の突出した中央部分１１ａの上面との高さは、同一でありえる。それにより、平坦な形態のゲート絶縁膜２５が、抵抗変化層１１の突出した中央部分１１ａの上面を全体的に覆うように形成されうる。また、ゲート絶縁膜２５は、ソース２９Ｓとドレイン２９Ｄとの上面を少なくとも部分的に覆うように形成されうる。
【００８７】
図１３に図示された半導体素子１８０は、前述の他の半導体素子と比較するとき、製造工程が比較的簡単でありうる。また、図１３に図示された構造を有する半導体素子１８０の場合、抵抗変化層１１の一部（すなわち、中心部分１１ａ）が、ソース２９Ｓとドレイン２９Ｄとの間に直接配置され、その上に、ゲート絶縁膜２５とゲート２６とが位置するので、ゲート２６のスレショルド電圧を低くすることができる。さらに、ソース２９Ｓとドレイン２９Ｄとの間で電流が流れうるチャネル領域のON／OFFは、ゲート電圧に絶対的に依存せず、ソース２９Ｓとゲート２９Ｄとに印加される電圧によっても、チャネル領域が部分的にON／OFFされうる。従って、抵抗変化層１１での抵抗変化比がさらに大きくなりうる。
【００８８】
一方、たとえ図示していないにしても、図１３に図示された半導体素子１８０も、ソース２９Ｓと抵抗変化層１１との間、そしてドレイン２９Ｄと抵抗変化層１１との間に、それぞれ伝導性薄膜層１７をさらに含むことができる。また、図１３には図示されてはいないものの、前記半導体素子１８０は、抵抗変化層１１の底面に配置された伝導体層１８をさらに含むことができる。また、本実施形態によれば、抵抗変化層１１は、見えないこともある。例えば、ソース２９Ｓとドレイン２９Ｄとの間に空間が形成されるように、前記ソース２９Ｓとドレイン２９Ｄとの材料をエッチングし、その空間内に抵抗変化材料を充填することもできる。
【００８９】
図１４は、例示された実施形態によるメモリカード５００を概略的に図示している。図１４を参照すれば、制御部５１０とメモリ５２０は、電気的信号を交換できる。例えば、制御部５１０の命令によってメモリ５２０は、制御部５１０とデータを交換できる。メモリカード５００は、メモリ５２０内にデータを記録することもでき、メモリ５２０からデータを出力することもできる。メモリ５２０は、図１Ａ及び図１Ｂ、並びに図６Ａないし図１３に図示された半導体素子のうちいずれか一つを含むことができる。
【００９０】
このようなメモリカード５００は、多様な携帯用電子機器の記録媒体として使われうる。例えば、メモリカード５００は、ＭＭＣ（multimedia card）、ＮＡＳＤ（secure digital）カードでありうる。
【００９１】
図１５は、例示された実施形態による電子システム６００を概略的に図示するブロック図である。図１５を参照すれば、プロセッサ６１０、入出力装置６３０及びメモリ６２０は、バス６４０を介して互いにデータ通信を行うことができる。プロセッサ６１０は、プログラムを実行して、電子システム６４０を制御できる。入出力装置６３０は、電子システム６００のデータ入出力を行うことができる。電子システム６００は、入出力装置６３０を使用し、外部の装置（例えば、パソコンや通信網）と連結されてデータを交換することができる。
【００９２】
メモリ６２０は、プロセッサ６１０の動作のためのコードやプログラムを保存することができる。例えば、メモリ６２０は、図１Ａ及び図１Ｂ、並びに図６Ａないし図１３に図示された半導体素子のうちいずれか一つを含むことができる。例えば、このような電子装置６００は、メモリ６２０を要求する多様な電子制御システムを具現でき、例えば、携帯電話、ＭＰ３プレーヤ、ナビゲータ、ＳＳＤ（solid state disk）または家電製品で使われうる。
【００９３】
以上、本発明の理解を助けるために、抵抗変化物質を利用した半導体素子及びその駆動方法に係わる例示的な実施形態について説明し、かつ添付された図面に図示された。しかし、このような実施形態は、単に本発明を例示するためのものであり、それらを制限するものではないという点を理解せねばならない。そして、本発明は、図示されて説明された説明に限定されるものではないという点を理解せねばならない。これは、多様な他の変形が本技術分野で当業者に可能であるためである。
【符号の説明】
【００９４】
１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０ 半導体素子
１１ 抵抗変化層
１１ａ 中央部分
１２ ｐ型半導体層
１３，１９Ｓ，２９Ｓ ソース
１４，１９Ｄ，２９Ｄ ドレイン
１５，２５ ゲート絶縁膜
１６，２６ ゲート
１７ 伝導性薄膜層
１８ 伝導体層
５００ メモリカード
５１０ 制御部
５２０，６２０ メモリ
６００ 電子システム
６１０ プロセッサ
６３０ 入出力装置
６４０ バス
【特許請求の範囲】
【請求項１】
抵抗変化層と、
前記抵抗変化層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲートと、を含む半導体素子。
【請求項２】
前記ゲートと隣接した前記抵抗変化層の少なくとも一部は、ソースとドレインとを連結するチャネル領域であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記抵抗変化層上のソースとドレインとをさらに含み、
前記ソース及び前記ドレインは、それぞれ少なくとも１つの傾斜した側壁を含み、
前記ゲート絶縁膜は、前記ソース及び前記ドレインの前記傾斜した側壁上に位置することを特徴とする請求項１に記載の半導体素子。
【請求項４】
少なくとも１層の半導体層と、
前記少なくとも１層の半導体層上のソース及びドレインと、をさらに含み、
前記ゲートは、前記ソースと前記ドレインとの間に位置し、
前記少なくとも１層の半導体層は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に位置することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記少なくとも１層の半導体層は、ｐ型であり、前記ソース及び前記ドレインは、ｎ型であることを特徴とする請求項４に記載の半導体素子。
【請求項６】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記少なくとも１層の半導体層と前記抵抗変化層との間に介在された少なくとも１層の伝導性薄膜層をさらに含むことを特徴とする請求項４に記載の半導体素子。
【請求項８】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記少なくとも１層の伝導性薄膜層は、金属、伝導性を有する金属酸化物または伝導性を有する金属窒化物のうち少なくともいずれか一つであることを特徴とする請求項７に記載の半導体素子。
【請求項１０】
前記抵抗変化層上のソース及びドレインと、
前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１１】
前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、酸化物半導体を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１１に記載の半導体素子。
【請求項１４】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１２に記載の半導体素子。
【請求項１５】
前記酸化物半導体は、酸化亜鉛（ＺｎＯ）系及び酸化スズ（ＳｎＯ２）系の金属酸化物半導体のうち少なくともいずれか一つであることを特徴とする請求項１１に記載の半導体素子。
【請求項１６】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１に記載の半導体素子。
【請求項１７】
前記抵抗変化層上のソースとドレインとをさらに含み、
前記抵抗変化層の少なくとも一部は、前記ソースと前記伝導体層とを連結する第１チャネル領域であり、
前記抵抗変化層の少なくとも残部は、前記ドレインと前記伝導体層とを連結する第２チャネル領域であることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記抵抗変化層上のソースとドレインとをさらに含み、
前記抵抗変化層の突出部が、前記ソースと前記ドレインとを互いに分離することを特徴とする請求項１に記載の半導体素子。
【請求項１９】
前記ソース及び前記ドレインの上面と、前記抵抗変化層の突出部の上面とが同じ高さに位置することを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記ゲート絶縁膜は、前記抵抗変化層の突出した上面と、前記ソース及び前記ドレインの上面とを少なくとも部分的に覆うように形成されていることを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことを特徴とする請求項１８に記載の半導体素子。
【請求項２２】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１８に記載の半導体素子。
【請求項２３】
ゲート、ソース、ドレイン、抵抗変化層、及び前記ゲートと前記抵抗変化層との間のゲート絶縁膜を含む半導体素子の動作方法において、
前記ゲートにスレショルド電圧以上の電圧を印加する段階と、
前記ソース及び前記ドレインのうちいずれか一方をグラウンドに連結し、前記ソース及び前記ドレインのうちいずれか他方に、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層の抵抗を変化させる動作と、前記抵抗変化層の抵抗値を読み取る動作とのうちいずれか１つの動作を行う段階と、を含む半導体素子の駆動方法。
【請求項２４】
前記抵抗変化層は、単極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にあり、
前記リセット電圧、前記セット電圧及び前記読み取り電圧は、同じ極性であることを特徴とする請求項２３に記載の半導体素子の駆動方法。
【請求項２５】
前記抵抗変化層は、両極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じである電圧区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にあることを特徴とする請求項２３に記載の半導体素子の駆動方法。
【請求項２６】
ゲート、ソース、ドレイン、抵抗変化層、前記ゲートと前記抵抗変化層との間のゲート絶縁膜、及び前記ゲート絶縁膜の反対側の前記抵抗変化層の一面上の伝導体層を含む半導体素子の動作方法において、
前記ゲートにスレショルド電圧以上の電圧を印加する段階と、
前記伝導体層をグラウンドに連結し、前記ソースに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第１領域の抵抗を変化させる動作と、前記第１領域の抵抗値を読み取る動作とのうちいずれか１つの動作を行う段階と、
前記伝導体層をグラウンドに連結し、前記ドレインに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第２領域の抵抗を変化させる動作と、前記第２領域の抵抗値を読み取る動作とのうちいずれか１つの動作を行う段階と、を含む半導体素子の駆動方法。
【請求項２７】
前記抵抗変化層は、単極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にあることを特徴とする請求項２６に記載の半導体素子の駆動方法。
【請求項２８】
前記抵抗変化層は、両極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じである電圧区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にあることを特徴とする請求項２６に記載の半導体素子の駆動方法。
【請求項２９】
抵抗変化材料を含むチャネル層と、
前記チャネル層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲートと、を含み、
前記ゲートは、前記チャネル層内にチャネル領域を発生させるスイッチング・メモリ素子。
【請求項３０】
前記チャネル層上の半導体層をさらに含み、前記半導体層は、ソースとドレインとを含み、
前記ゲートは、前記チャネル層内と前記半導体層内とにチャネル領域を発生させ、前記ソースと前記ドレインとを連結させることを特徴とする請求項２９に記載のスイッチング・メモリ素子。
【請求項３１】
ソースとドレインとを含む酸化物半導体層をさらに含み、
前記ゲートは、前記チャネル領域を発生させ、前記ソースと前記ドレインとを連結させることを特徴とする請求項２９に記載のスイッチング・メモリ素子。
【請求項３２】
前記ゲートは、前記酸化物半導体層内にチャネル領域をさらに発生させることを特徴とする請求項３１に記載のスイッチング・メモリ素子。
【請求項３３】
制御部と、
請求項１ないし請求項２２のうち、いずれか１項に記載の半導体素子を含むメモリと、を含むメモリカード。
【請求項３４】
プロセッサと、
入出力装置と、
バスと、
請求項１ないし請求項２２のうち、いずれか１項に記載の半導体素子を含むメモリと、を含む電子システム。
【請求項１】
抵抗変化層と、
前記抵抗変化層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲートと、を含む半導体素子。
【請求項２】
前記ゲートと隣接した前記抵抗変化層の少なくとも一部は、ソースとドレインとを連結するチャネル領域であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記抵抗変化層上のソースとドレインとをさらに含み、
前記ソース及び前記ドレインは、それぞれ少なくとも１つの傾斜した側壁を含み、
前記ゲート絶縁膜は、前記ソース及び前記ドレインの前記傾斜した側壁上に位置することを特徴とする請求項１に記載の半導体素子。
【請求項４】
少なくとも１層の半導体層と、
前記少なくとも１層の半導体層上のソース及びドレインと、をさらに含み、
前記ゲートは、前記ソースと前記ドレインとの間に位置し、
前記少なくとも１層の半導体層は、前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に位置することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記少なくとも１層の半導体層は、ｐ型であり、前記ソース及び前記ドレインは、ｎ型であることを特徴とする請求項４に記載の半導体素子。
【請求項６】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記少なくとも１層の半導体層と前記抵抗変化層との間に介在された少なくとも１層の伝導性薄膜層をさらに含むことを特徴とする請求項４に記載の半導体素子。
【請求項８】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記少なくとも１層の伝導性薄膜層は、金属、伝導性を有する金属酸化物または伝導性を有する金属窒化物のうち少なくともいずれか一つであることを特徴とする請求項７に記載の半導体素子。
【請求項１０】
前記抵抗変化層上のソース及びドレインと、
前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１１】
前記抵抗変化層上のソースとドレインとをさらに含み、前記ソース及び前記ドレインは、酸化物半導体を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１１に記載の半導体素子。
【請求項１４】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１２に記載の半導体素子。
【請求項１５】
前記酸化物半導体は、酸化亜鉛（ＺｎＯ）系及び酸化スズ（ＳｎＯ２）系の金属酸化物半導体のうち少なくともいずれか一つであることを特徴とする請求項１１に記載の半導体素子。
【請求項１６】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１に記載の半導体素子。
【請求項１７】
前記抵抗変化層上のソースとドレインとをさらに含み、
前記抵抗変化層の少なくとも一部は、前記ソースと前記伝導体層とを連結する第１チャネル領域であり、
前記抵抗変化層の少なくとも残部は、前記ドレインと前記伝導体層とを連結する第２チャネル領域であることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記抵抗変化層上のソースとドレインとをさらに含み、
前記抵抗変化層の突出部が、前記ソースと前記ドレインとを互いに分離することを特徴とする請求項１に記載の半導体素子。
【請求項１９】
前記ソース及び前記ドレインの上面と、前記抵抗変化層の突出部の上面とが同じ高さに位置することを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記ゲート絶縁膜は、前記抵抗変化層の突出した上面と、前記ソース及び前記ドレインの上面とを少なくとも部分的に覆うように形成されていることを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記抵抗変化層と前記ソースとの間、並びに前記抵抗変化層と前記ドレインとの間に介在された少なくとも１層の伝導性薄膜層をさらに含むことを特徴とする請求項１８に記載の半導体素子。
【請求項２２】
伝導体層をさらに含み、前記抵抗変化層は、前記伝導体層と前記ゲート絶縁膜との間に位置することを特徴とする請求項１８に記載の半導体素子。
【請求項２３】
ゲート、ソース、ドレイン、抵抗変化層、及び前記ゲートと前記抵抗変化層との間のゲート絶縁膜を含む半導体素子の動作方法において、
前記ゲートにスレショルド電圧以上の電圧を印加する段階と、
前記ソース及び前記ドレインのうちいずれか一方をグラウンドに連結し、前記ソース及び前記ドレインのうちいずれか他方に、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層の抵抗を変化させる動作と、前記抵抗変化層の抵抗値を読み取る動作とのうちいずれか１つの動作を行う段階と、を含む半導体素子の駆動方法。
【請求項２４】
前記抵抗変化層は、単極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にあり、
前記リセット電圧、前記セット電圧及び前記読み取り電圧は、同じ極性であることを特徴とする請求項２３に記載の半導体素子の駆動方法。
【請求項２５】
前記抵抗変化層は、両極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じである電圧区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にあることを特徴とする請求項２３に記載の半導体素子の駆動方法。
【請求項２６】
ゲート、ソース、ドレイン、抵抗変化層、前記ゲートと前記抵抗変化層との間のゲート絶縁膜、及び前記ゲート絶縁膜の反対側の前記抵抗変化層の一面上の伝導体層を含む半導体素子の動作方法において、
前記ゲートにスレショルド電圧以上の電圧を印加する段階と、
前記伝導体層をグラウンドに連結し、前記ソースに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第１領域の抵抗を変化させる動作と、前記第１領域の抵抗値を読み取る動作とのうちいずれか１つの動作を行う段階と、
前記伝導体層をグラウンドに連結し、前記ドレインに、セット電圧、リセット電圧及び読み取り電圧のうちいずれか１つの電圧を印加することによって、前記抵抗変化層内の第２領域の抵抗を変化させる動作と、前記第２領域の抵抗値を読み取る動作とのうちいずれか１つの動作を行う段階と、を含む半導体素子の駆動方法。
【請求項２７】
前記抵抗変化層は、単極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に高くする第１電圧と第２電圧との間の区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に低くする前記第１電圧及び前記第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第１電圧及び前記第２電圧より小さい電圧区間にあることを特徴とする請求項２６に記載の半導体素子の駆動方法。
【請求項２８】
前記抵抗変化層は、両極性物質であり、
前記リセット電圧は、前記抵抗変化層の抵抗値を相対的に低くする負の第１電圧より小さいか、あるいはそれと同じである電圧区間にあり、
前記セット電圧は、前記抵抗変化層の抵抗値を相対的に高くする正の第２電圧より大きい電圧区間にあり、
前記読み取り電圧は、前記抵抗変化層の抵抗値を変化させない前記第２電圧より小さい正の電圧区間にあることを特徴とする請求項２６に記載の半導体素子の駆動方法。
【請求項２９】
抵抗変化材料を含むチャネル層と、
前記チャネル層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲートと、を含み、
前記ゲートは、前記チャネル層内にチャネル領域を発生させるスイッチング・メモリ素子。
【請求項３０】
前記チャネル層上の半導体層をさらに含み、前記半導体層は、ソースとドレインとを含み、
前記ゲートは、前記チャネル層内と前記半導体層内とにチャネル領域を発生させ、前記ソースと前記ドレインとを連結させることを特徴とする請求項２９に記載のスイッチング・メモリ素子。
【請求項３１】
ソースとドレインとを含む酸化物半導体層をさらに含み、
前記ゲートは、前記チャネル領域を発生させ、前記ソースと前記ドレインとを連結させることを特徴とする請求項２９に記載のスイッチング・メモリ素子。
【請求項３２】
前記ゲートは、前記酸化物半導体層内にチャネル領域をさらに発生させることを特徴とする請求項３１に記載のスイッチング・メモリ素子。
【請求項３３】
制御部と、
請求項１ないし請求項２２のうち、いずれか１項に記載の半導体素子を含むメモリと、を含むメモリカード。
【請求項３４】
プロセッサと、
入出力装置と、
バスと、
請求項１ないし請求項２２のうち、いずれか１項に記載の半導体素子を含むメモリと、を含む電子システム。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１５９９７５（Ｐ２０１１−１５９９７５Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１１−１７８４２（Ｐ２０１１−１７８４２）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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