液晶装置、液晶装置の駆動回路、液晶装置の駆動方法および電子機器
【課題】多階調表示を行う液晶装置において、データ線駆動回路の構成を簡素化し、かつトランジスタの低耐圧化、データ線駆動回路の低消費電力化を実現すること。
【解決手段】１画素に、独立した階調信号を与えることができる一対の液晶電極２ａ，２ｂを設ける。画像データを上位ビットと下位ビットに分割し、上位ビットに対応した階調電圧（Ｄａ（ｉ））および下位ビットに対応した階調電圧（Ｄｂ（ｉ））の各々を、液晶電極（２ａ，２ｂ）の各々に印加し、各液晶電極の電圧の差分（Ｄａ（ｉ）−Ｄｂ（ｉ））によって液晶（ＬＣ）を駆動し、所望の階調を表示する。
【解決手段】１画素に、独立した階調信号を与えることができる一対の液晶電極２ａ，２ｂを設ける。画像データを上位ビットと下位ビットに分割し、上位ビットに対応した階調電圧（Ｄａ（ｉ））および下位ビットに対応した階調電圧（Ｄｂ（ｉ））の各々を、液晶電極（２ａ，２ｂ）の各々に印加し、各液晶電極の電圧の差分（Ｄａ（ｉ）−Ｄｂ（ｉ））によって液晶（ＬＣ）を駆動し、所望の階調を表示する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶装置、液晶装置の駆動回路、液晶装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
液晶装置において、表示階調数が増大するとデータ線を駆動するデータ線駆動回路の構成が複雑化する。例えば、必要な階調電圧が増大するため、階調電圧生成回路の構成が複雑化する。また、複数の階調電圧の中から一つを選択するためのスイッチの数が、階調数に応じて増大する。
【０００３】
また、表示階調数が増えれば、階調電圧を生成するために、高レベルの電源電圧が必要となり、必要な耐圧を得るためには、トランジスタのサイズを大きくする必要が生じる。また、電源電圧のレベルが上がれば、階調電圧生成回路における消費電力も増大する。
【０００４】
表示階調数の増大に対応可能なデータ線駆動回路を実現する技術としては、例えば、特許文献１に記載される技術がある。特許文献１の技術では、データ線駆動回路において、ＣＤＡＣ（容量Ｄ／Ａ変換器）を用いて、隣接する階調電位よりも細かな電位を生成することによって多階調化を図っている。
【０００５】
また、特許文献２には、本発明に関連する技術が記載されている。すなわち、特許文献２には、一つの画素に、別々のデータ線に接続される一対のトランスファースイッチと、一対の液晶電極と、を設ける画素構造を採用し、１画素の液晶を、２本のデータ線の差分の電圧で駆動する液晶装置が記載されている。
【特許文献１】特開平９−１９８０１２号公報
【特許文献２】特開２００３−３０２９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、階調電圧の数は減らすことができるが、ＣＤＡＣ（容量Ｄ／Ａ変換器）の構成が複雑化し、回路全体としての回路の簡素化という点では十分とはいない。
【０００７】
また、特許文献２に開示される技術における画素構造自体は、本発明で使用する画素構造と同じである。しかし、特許文献２の場合、２本のデータ線に印加されるのは、「仮想センター電位に対して差分の絶対値がほぼ同じで極性が異なる表示データ信号」、「固定電位と表示データ信号」、「正書き込みと負書き込みで２値をとる共通信号（ｃｏｍ）信号と表示データ信号」のいずれかである。この場合、所望の表示階調は実現できる。しかし、データ線駆動回路の構成の簡素化や、データ線駆動回路に用いられるトランジスタの低耐圧化、あるいはデータ線駆動回路の低消費電力化には直結しない。
【０００８】
本発明はこのような考察に基づいてなされたものであり、その目的は、多階調表示を行う液晶装置において、データ線駆動回路の構成を大幅に簡素化すると共に、データ線駆動回路に用いられるトランジスタの低耐圧化ならびにデータ線駆動回路の低消費電力化を実現することにある。
【課題を解決するための手段】
【０００９】
（１）本発明の液晶装置の一態様では、ｎ行ｍ列（ｎおよびｍは２以上の自然数）のマトリクス状に配置された複数の画素と、ｎ本の走査線と、前記複数の画素の１列毎に、対をなす第１のデータ線および第２のデータ線が設けられてなる２ｍ本のデータ線と、複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに対応した第１の階調電圧を生成し、前記下位ビットに対応した第２の階調電圧を生成するデータ線駆動回路と、を有し、前記複数の画素の各々は、共通の前記走査線によってオン／オフが制御される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子を経由して前記第１のデータ線から前記第１または第２の階調電圧が供給される第１の画素電極と、前記第２のスイッチング素子を経由して前記第２のデータ線から前記第２または第１の階調電圧が供給される第２の画素電極と、を含む。
【００１０】
複数ビットの階調データを上位ビットと下位ビットに分割し、上位ビットおよび下位ビットに対応した第１および第２の階調電圧を生成し、第１および第２の階調電圧の各々を、１画素に設けられた一対の液晶電極の各々に供給することによって、多階調表示を実現するものである。ビット数が増えると、階調電圧の数（ならびに、その階調電圧を選択するためのスイッチ数）が２のべき乗で増大するが、本発明の構成によれば、階調データが上位ビットと下位ビットに２分割されるため、ビット数が半減し、これによって、必要な階調電圧の数（ならびに、その階調電圧を選択するためのスイッチ数）が大幅に削減される。よって、データ線駆動回路の構成の簡素化を図ることができる。また、下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成に関係する回路には、低耐圧の素子を利用可能であり、かつその回路は低い電源電圧で動作可能となる。したがって、データ線駆動回路（ならびに液晶装置）の小型化、低消費電力化、低コスト化を併せて実現することができる。
【００１１】
（２）本発明の液晶装置の他の態様では、前記データ線駆動回路は、２ｋ（ｋは１以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位ｋビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧を生成する。
【００１２】
上位ビットと下位ビットの分割の方法は種々あり、特定の方法に限定されるものではないが、階調データの総ビット数が２ｋビット（ｋは１以上の自然数）であれば、ｋビットずつに等分するのが最も効率的である。上位ビットによって決まる階調電圧数と、下位ビットによって決まる階調電圧数が等しくなり、シンメトリーな回路構成を実現し易い。また、複数の階調電圧の中から一つを選択するためのスイッチの数も、上位用／下位用が同数となり、シンメトリーな回路構成となり、最もコンパクトなレイアウトを実現し易くなる。
【００１３】
（３）本発明の液晶装置の他の態様では、前記データ線駆動回路は、２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位（ｋ−１）ビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧（Ｄａ（ｉ））を生成し、前記（ｋ−１）ビットの下位ビットに対応した前記第２の階調電圧（Ｄｂ（ｉ））を生成する。
【００１４】
階調データの総ビット数が奇数ビット（すなわち２ｋ―１ビット）である場合に、階調データを上位ビット／下位ビットに分割する方法の一例を明らかとしたものである。すなわち、本態様では、ｋビットの上位ビットと、（ｋ−１）ビットの下位ビットに分割する。上位と下位の各ビット数が最も近くなるように分割することによって、上位および下位の各々の選択用スイッチ数を最も少なくでき、スイッチ数の差も最小化されるため、各スイッチを密に配置し易くなり、レイアウト上有利である。
【００１５】
（４）本発明の液晶装置の他の態様では、前記データ線駆動回路は、２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位（ｋ−１）ビットおよび下位ｋビットに分割して得られる、前記（ｋ−１）ビットの上位ビットに対応した前記第１の階調電圧（Ｄａ（ｉ））を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧（Ｄｂ（ｉ））を生成する。
【００１６】
階調データの総ビット数が奇数ビット（すなわち２ｋ―１ビット）である場合に、階調データを上位ビット／下位ビットに分割する方法の他の例を明らかとしたものである。すなわち、本態様では、（ｋ−１）ビットの上位ビットと、ｋビットの下位ビットに分割する。上位と下位の各ビット数が最も近くなるように分割することによって、上位および下位の各々の選択用スイッチ数を最も少なくでき、スイッチ数の差も最小化されるため、各スイッチを密に配置し易くなり、レイアウト上有利である。
【００１７】
（５）また、本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝｛ＶＨｐ−ＶＨｐ−１｝／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、前記２ｋ個の、上位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、前記２ｋ個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する。
【００１８】
上記（２）の液晶装置（階調データの総ビット数が偶数であり、上位と下位を等ビットで分割する態様の液晶装置）における上位および下位の各階調電圧の生成態様を明らかとし、かつ、生成された上位および下位の階調データの中から一つをスイッチで選択する点を明らかとしたものである。階調電圧の生成は、例えば、ラダー抵抗から複数の分圧電圧をパラレルに引き出すことによって得ることができ、この場合、回路構成の簡素化、階調電圧の高速かつ効率的な生成が可能である。また、複数の階調電圧の中から一つを選択するスイッチとして、例えば、アナログスイッチ等を用いれば、所望のレベルの階調電圧を高速かつ正確に選択することができる。
【００１９】
（６）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記データ線駆動回路は、前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２（ｋ−１）−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２（ｋ−１）なる電圧関係が成立する等電圧間隔の、２（ｋ−１）個の、下位ビットに対応した階調電圧を生成し、前記２ｋ個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、２（ｋ−１）個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する。
【００２０】
上記（３）の液晶装置（階調データの総ビット数が奇数であり、上位をｋビット、下位をｋ−１ビットに分割する態様の液晶装置）における上位および下位の各階調電圧の生成態様を明らかとし、かつ、生成された上位および下位の階調データの中から一つをスイッチで選択する点を明らかとしたものである。
【００２１】
（７）また、本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記ｋ−１ビットの上位ビットで定まる階調レンジに相当する電圧を（２（ｋ−１）−１）分割することによって、等電圧間隔の、（２（ｋ−１）−１）個の、上位ビットに対応した階調電圧を生成し、また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から{２（ｋ−１）−１}までの整数）とし、前記ｋビットの下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、前記２（ｋ−１）個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、２ｋ個の、下位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する。
【００２２】
上記（４）の液晶装置（階調データの総ビット数が奇数であり、上位をｋ−１ビット、下位をｋビットに分割する態様の液晶装置）における上位および下位の各階調電圧の生成態様を明らかとし、かつ、生成された上位および下位の階調データの中から一つをスイッチで選択する点を明らかとしたものである。
【００２３】
（８）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記第１の階調電圧を生成する第１の階調電圧生成回路と、前記第２の階調電圧を生成する第２の階調電圧生成回路と、を有する。
【００２４】
第１および第２の階調電圧の各々に対応させて、別個に階調電圧生成回路（第１および第２の階調電圧生成回路）を設けるものである。別個の階調電圧生成回路とすることによって、上位／下位のビット数等に応じた最適な回路構成を実現することができる。
【００２５】
（９）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、周期的に交互に供給する。
【００２６】
１画素の一対の液晶電極に、第１および第２の階調電圧を交互に印加すること（交流化）によって、液晶の焼き付き防止が可能であり、また、フィードスルーに起因する、液晶に印加される電圧の変動を相殺して表示品質の低下を抑制する効果も得られる。
【００２７】
（１０）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、１フレーム期間毎に交互に供給する。
【００２８】
液晶電極の交流駆動を、１フレーム単位で行うことを明らかとしたものである。１画面毎の交流化は、高速な回路動作が不要であるため、実現が容易である。
【００２９】
（１１）本発明の液晶装置の他の態様では、前記データ線駆動回路は、第Ｑ列（Ｑは１からｍ−１までの任意の整数）の前記画素に関して、前記第１および第２のデータ線の各々に前記第１の階調電圧および前記第２の階調電圧の各々を供給する場合には、第Ｑ＋１列の画素に関して、前記第１および第２のデータ線の各々に前記第２の階調電圧および前記第１の階調電圧の各々を供給する。
【００３０】
走査線方向に隣接する画素に関し、第１の液晶電極と第２の液晶電極に印加する階調電圧の種類を入れ替えることによって、フリッカを低減することができる。
【００３１】
（１２）本発明の液晶装置の他の態様では、前記データ線駆動回路における、前記第２の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧は、前記第１の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧に比べて低く設定されている。
【００３２】
下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成や経路選択に関係する回路には、低耐圧の素子（サイズの小さなトランジスタ）を利用することが可能である。よって、回路の占有面積の増大を、効率的に抑制することができる。
【００３３】
（１３）本発明の液晶装置の他の態様では、前記データ線駆動回路における、前記第２の階調電圧を生成する回路の高レベル電源電圧は、前記第１の階調電圧を生成する回路の高レベル電源電圧に比べて低く設定されている。
【００３４】
また、下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成に関係する回路は、上位ビットに対応する階調電圧を生成する回路に比べて、低い電源電圧で動作可能となる。したがって、データ線駆動回路（ならびに液晶装置）の低消費電力化、低コスト化を図ることができる。
【００３５】
（１４）本発明の電子機器は、本発明の液晶装置を搭載する。
【００３６】
本発明の液晶装置は、小型化、低消費電力化、低コスト化に適しているため、結果的に、電子機器の小型化、低消費電力化、低コスト化も達成される。
【００３７】
（１５）本発明のデータ線駆動回路の一態様は、複数ビットの階調データを、上位ビットおよび下位ビットに分割して得られる、前記の上位ビットに基づいて、前記上位ビットに対応した複数の第１の階調電圧を生成する第１の階調電圧生成回路と、前記下位ビットに基づいて、前記下位ビットに対応した複数の第２の階調電圧を生成する第２の階調電圧生成回路と、前記複数の第１の階調電圧の中から一つを選択するためのスイッチ回路および前記複数の第２の階調電圧の中から一つを選択するためのスイッチ回路を含む出力回路と、を有する。
【００３８】
これによって、小型、低消費電力、低コストのデータ線駆動回路を得ることができる。
【００３９】
（１６）本発明のデータ線駆動回路の一態様では、階調データ数の変換回路を、さらに有する。
【００４０】
これによって、例えば、液晶の電気光学特性に合わせて、柔軟なγ補正を無理なく行うことが可能となる。
【００４１】
（１７）本発明の液晶装置の駆動方法の一態様は、アクティブマトリクス型の複数の画素を有する液晶装置の駆動方法であって、複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに基づいて第１の階調データを生成し、前記下位ビットに基づいて第２の階調データを生成し、１画素に設けられる第１の液晶電極と第２の液晶電極の各々に、前記第１の階調電圧および前記第１の階調電圧とは逆極性の前記第２の階調電圧の各々を供給し、かつ、前記第１の液晶電極および前記第２の液晶電極の各々に、前記第１の階調電圧および前記第２の階調電圧を、周期的に交互に供給する。
【００４２】
これによって、一対の液晶電極の各々に、階調電圧を印加する新規な駆動方法が実現される。また、１対の液晶電極に供給する階調電圧の種類を、交互に周期的に入れ替えることによって、交流化が実現される。交流化に際しては、例えば、走査線方向に隣接する画素において、１対の液晶電極に供給する階調電圧の種類を逆にすることによって、フリッカの低減を図るといった応用も可能である。
【００４３】
本発明によれば、多階調表示を行う高精細液晶装置において、データ線駆動回路の構成を大幅に簡素化すると共に、データ線駆動回路に用いられるトランジスタの低耐圧化ならびにデータ線駆動回路の低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００４４】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４５】
（第１の実施形態）
（液晶装置の全体構成）
【００４６】
液晶装置は、液晶を介して対向配置される一対の基板を有し、一方の基板の液晶側の面には、ｘ方向に延在しｙ方向に並設される走査線ＧＬと、ｙ方向に延在しｘ方向に並設されるデータ線ＤＬとが形成されている。
【００４７】
各走査線ＧＬのそれぞれは、少なくともその一端側にて走査線駆動回路２０と接続され、この走査線駆動回路２０によって走査線駆動信号Ｇ（１）、Ｇ（２）、……、Ｇ（ｎ）が順次供給されるようになっている。
【００４８】
また、各データ線ＤＬのそれぞれは、少なくともその一端側にてデータ線駆動回路３０と接続され、このデータ線駆動回路３０によって、例えば、図中左側から画像信号Ｄａ（１）、Ｄｂ（２）、Ｄａ（２）、Ｄｂ（２）、……、Ｄａ（ｍ）、Ｄｂ（ｍ）が、各走査線駆動信号Ｇの供給のタイミングに合わせて供給されるようになっている。
【００４９】
互いに隣接する一対の走査線ＧＬと、画像信号Ｄａ、Ｄｂが供給されるデータ線ＤＬであって互いに隣接する一対のデータ線ＤＬとで囲まれた各領域を画素とし、これら画素の集合体を画素部１０として構成している。
【００５０】
従って、ｎ行ｍ列のマトリクス状の画素に対し、ｎ本の走査線ＧＬと、２ｍ本のデータ線ＤＬを有する構成となっている。
【００５１】
また、走査線駆動回路２０およびデータ線駆動回路３０のそれぞれには、タイミング制御回路５０から走査線駆動制御信号２１およびデータ線駆動制御信号３１が入力され、前記走査線駆動信号Ｇおよび画像信号Ｄａ、Ｄｂを出力するようになっている。なお、符号５１は電源や表示データなどの外部入力信号である。
【００５２】
（画素の構成）
図２は、図１の液晶装置の画素部における各画素の構成の一例を示す図である。各画素において、まず、その走査線ＧＬからの走査線駆動信号Ｇ（ｉ）（ｉ＝１、２、……）によってオン／オフが制御される一対の薄膜トランジスタ（ＴＦＴ：トランスファースイッチとしてのＮＭＯＳトランジスタ）１ａ、１ｂが配置されている。この薄膜トランジスタ１ａ、１ｂは各々ＭＩＳ（metal insulator semiconductor）型のトランジスタから構成され、それらのゲート電極が走査線ＧＬに接続されている。
【００５３】
また、薄膜トランジスタ１ａのゲート電極を除く各電極のうち一方の電極（便宜上ドレイン電極と称する場合がある）は画像信号Ｄａが供給されるデータ線ＤＬに接続され、薄膜トランジスタ１ｂのゲート電極を除く各電極のうち一方の電極（便宜上ドレイン電極と称する場合がある）は画像信号Ｄｂが供給されるデータ線ＤＬに接続されている。
【００５４】
すなわち、１画素には、一対のトランスファースイッチとしてのＴＦＴ（１ａ，１ｂ）が含まれている。一対のＴＦＴ（１ａ，１ｂ）の各々のゲートは共通の走査線ＧＬに接続され、各々のＴＦＴの一端は、一対のデータ線の各々（Ｄａ（１），Ｄｂ（１））に接続され、各々のＴＦＴの他端は、液晶（ＬＣ）の一対の画素電極（２ａ，２ｂ）の各々に接続されている。
【００５５】
画素電極２ａと画素電極２ｂの間には液晶ＬＣが存在し、その画素電極２ａと画素電極２ｂとの間の電圧差による電界によって液晶ＬＣの分子の配向が変化し、光透過率が変化する。
【００５６】
例えば、画素電極２ａには、階調画像データの上位ビットの画像データに対応する画像電圧が印加され、画素電極２ｂには、階調画像データの下位ビットの画像データに対応する画像電圧が印加される（この点は、後述する）。
【００５７】
一対の画素電極（２ａ，２ｂ）は、独立した２本のデータ線（一対のデータ線）によって駆動され、かつ、各電極に印加される階調電圧の極性は周期的に反転する必要がある。一対の液晶電極（２ａ，２ｂ）を交互に極性反転するための画素構造は、２つの電極（２ａ，２ｂ）が共に、一方の基板側に設けられる、いわいる横電界方式の液晶を用いると実現が容易となる（但し、これに限定されるものではない）。
【００５８】
横電界方式の液晶には、ＩＰＳ（イン・プレーン・スイッチング）方式の液晶が含まれる。また、ＦＦＳ（フリンジ・フィールド・スイッチング）方式の液晶は、漏れ電界方式あるいは斜め電界方式と呼ばれるが、横方向の電界を利用して液晶分子の配向を制御している点で、ＩＰＳ方式の液晶と共通している。したがって、本明細書では、横電界方式の液晶には、ＦＦＳ方式の液晶に含めて取り扱う。
【００５９】
(画素の駆動)
図３は、画素の駆動タイミングを示すタイミング図である。図３において、ＶＳＴはスタート信号である。ＶＣＫ１およびＶＣＫ２はクロック信号である。これらは走査線駆動制御信号２１に含まれる。
【００６０】
走査線駆動信号Ｇ（１）、Ｇ（２）、Ｇ（３）・・・はクロック信号ＶＣＫ１およびＶＣＫ２に同期して位相が順に変化する。また、スタート信号ＶＳＴの周期ごとに極性が切り替えられ、いわゆる交流化を図っている。
【００６１】
従って、例えば１行目の走査線駆動信号Ｇ（１）により駆動される１画素において、あるフレームでは、画像信号（階調電圧）Ｄａ、Ｄｂ（すなわち上位ビットの画像信号と下位ビットの画像信号）が各々、電極２ａ，２ｂに与えられているとすると、次のフレームでは、画像信号Ｄａ，Ｄｂが与えられる電極が入れ替えられる。これにより、焼き付き防止の効果が得られる。また、フィードスルーに起因する液晶への印加電圧の変動の影響を低減する効果もある（この点は、図１４を参照して後述する）。
【００６２】
また、例えば、ｍ行ｎ列目の画素では、画像信号Ｄａ、Ｄｂ（すなわち上位ビットの画像信号と下位ビットの画像信号）が各々、電極２ａ，２ｂに与えられているとすると、その隣の（ｍ＋１）行ｎ列目の画素では、画像信号Ｄａ、Ｄｂを各々、電極２ｂ，２ａに与えるのが望ましい。つまり、隣接する画素（ドット）毎に極性を反転させることによって、フリッカの低減を図ることができる。
【００６３】
また、同様に、１水平期間（１Ｈ）毎（つまり、１走査線毎）に画像信号Ｄａ（ｉ）、Ｄｂ（ｉ）を与える画素電極を入れ替える（液晶の極性を切り替える）のが望ましい。フリッカの低減を図るためである。
【００６４】
（画素の駆動の具体例）
図４（Ａ）、図４（Ｂ）は、一対の画素電極の各々に供給される、上位ビットおよび下位ビットに対応した階調電圧の各々（Ｖｄａ’（ｉ）ならびにＶｄｂ’（ｉ））の入出力特性（入力階調に対する階調電圧）を示す図である。
【００６５】
なお、以下の説明では、一対の画素電極の各々に供給される階調電圧の各々（Ｖｄａ’（ｉ）ならびにＶｄｂ’（ｉ））を、一対の書き込み電圧と記載する場合がある。
【００６６】
図４（Ａ）は正極性書き込み時の入出力特性を示し、図４（Ｂ）は負極性書き込み時の入出力特性を示す。一対の画素電極の各々に印加される、上位ビットおよび下位ビットに対応した階調電圧（Ｖｄａ’（ｉ）とＶｄｂ’（ｉ））の差分が、各画素の液晶（ＬＣ）に印加される電圧（ＶＬＣ）となる。上述のとおり、Ｖｄａ’（ｉ）とＶｄｂ’（ｉ）を、例えば、フレーム毎に入れ替える（印加する電極を切り替える）ことにより交流化が可能である。この交流化は、焼き付き防止の効果をもつだけでなく、フィードスルーによる影響の低減の効果をもつ。
【００６７】
図１４は、一対の書き込み電圧（Ｖｄａ’（ｉ）とＶｄｂ’（ｉ））の交流化による効果（フィードスルーによる影響低減の効果）を説明するための図である。フィードスルーとは、トランスファースイッチとしてのＭＯＳトランジスタのゲートをオン／オフすると、寄生容量を経由して電圧変化成分が液晶（ＬＣ）側に伝達され、液晶（ＬＣ）への印加電圧が変動する現象をいう。
【００６８】
図１４には、実際の駆動状態における画素電極２ａ、画素電極２ｂに印加される画像信号（Ｄａ（ｉ），Ｄｂ（ｉ））の電圧波形と、トランスファースイッチ（ＮＭＯＳトランジスタ）のゲート電圧（ＶＧａｔｅ）の電圧波形と、画素電極２ａならびに画素電極２ｂに印加される実質的な電圧の時間変化を示す電圧波形（Ｖ（２ａ），Ｖ（２ｂ））と、が示される。Ｖ（２ａ），Ｖ（２ｂ）は、図中、太線で示されている。
【００６９】
図１４において、太線の矢印で示されるＶＬＣが、液晶の両端に印加される電圧（液晶の駆動電圧）ＶＬＣである。ここで注目すべきは、期間Ｔ１（正極性書込み期間）と期間Ｔ２（負極性書込み期間）とでは、ＶＬＣの矢印の向きが逆になっていることである。
【００７０】
図示されるように、トランスファースイッチ（ＮＭＯＳトランジスタ１ａ，１ｂ）のゲートがオンレベルからオフレベルに変化するタイミングにおいて、フィードスルーによって、画素電極２ａならびに画素電極２ｂに印加される実質的な電圧（Ｖ（２ａ），Ｖ（２ｂ））が瞬時的に変動するが、正極性書込み期間（Ｔ１）と負極性書込み期間（Ｔ２）においてほぼ同量の変動が生じるため、フィードスルーの影響は、時間軸上で相殺される。このように、一対の画素電極２ａ，２ｂに与える画像信号（Ｄａ（ｉ），Ｄｂ（ｉ））を、例えば１フレーム毎に入れ替える（極性反転する）ことによって、より効果的に表示の劣化を防止することができる。
【００７１】
（データ線駆動回路の内部構成の一例（６４階調を実現する場合））
次に、データ線駆動回路３０の内部構成について説明する。図５は、データ線駆動回路（データ線駆動ＩＣ）の構成を示すブロック図である。
【００７２】
図示されるように、データ線駆動回路（データ線駆動ＩＣ）３０は、制御回路９と、２個の階調電圧生成回路（２１ａ，２１ｂ）と、データバスからの各色（ＲＧＢ）の各画像データをラッチする入力レジスタ２４と、各色の画像データを一時的に蓄積するストレージレジスタ２５と、レベルシフタ２６と、出力回路２７と、を有している。
【００７３】
制御回路９は、入力される同期信号（Ｖｓｙｎｃ，Ｈｓｙｎｃならびにイネーブル信号ＥＮＡ）ならびに動作クロック（ＣＬＫ）に基づいて、制御信号を生成し、その制御信号によって各部の動作タイミングを制御する。
【００７４】
入力レジスタ２４は、動作クロック（ＣＬＫ）に同期して、各色毎の６ビットの画像データを、出力本数分だけ取り込む。
【００７５】
ストレージレジスタ２５は、同じく動作クロック（ＣＬＫ）に同期して、入力レジスタ２４からの画像データをパラレルにラッチする。
【００７６】
ストレージレジスタ２５にラッチされた画像データは、レベルシフタ２６によってレベルシフトされた後、出力回路２７に与えられる。
【００７７】
階調電圧生成回路（２１ａ，２１ｂ）の各々は、３値の基準電源電圧（Ｖｒｅｆ１，Ｖｒｅｆ２，ｖｒｅｆ３）に基づいて６４階調分の階調電圧を生成する。階調電圧生成回路２１ａは、画像データの上位ビットに対応した階調電圧を生成する。階調電圧生成回路２１ｂは、画像データの下位ビットに対応した階調電圧を生成する。なお、以下の説明では、「階調電圧」のことを、「階調電圧」という場合もある。
【００７８】
階調電圧生成回路（２１ａ，２１ｂ）にて生成された、上位ビットならびに下位ビットに対応した階調電圧の各々は、電圧バス（２８ａ，２８ｂ）を経由して出力回路２７に与えられる。
【００７９】
出力回路２７は、各色（ＲＧＢ）用の一対の画像信号Ｄａ（ｉ），Ｄｂ（ｉ）（すなわち、Ｄａ（１）〜Ｄａ（ｍ），Ｄｂ（１）〜Ｄｂ（ｍ））を生成し、データ線（ＤＬ）に向けて出力する。
【００８０】
図５のデータ線駆動回路３０の特徴は、データ線（ＤＬ）に向けて出力される画像信号（階調電圧）が、一対のデータ線に対応してＤａ（ｉ）、Ｄｂ（ｉ）の２系統となっていることであり、また、これに対応して、２系統の階調電圧生成回路（２１ａ，２１ｂ）が設けられていることである。
【００８１】
図６は、液晶の電気光学特性の一例を示す図である。図５のデータ線ドライバ９は、図６に示す電気光学特性を有する液晶を使用して６４階調を実現する。
【００８２】
図示されるように、図６の液晶は、駆動電圧（ＶＬＣ）に対して光透過率がリニア（理想的な線形）に変化する領域（液晶駆動電圧Ｖｏｆｆ〜Ｖｏｎに対応した領域）をもつものとする。実際の液晶は、このような理想的な線形の電気光学特性をもたないが、ここでは、本発明の液晶の原理的な動作をわかりやすく説明するために、図６のような電気光学的特性をもつ液晶を想定するものである。
【００８３】
図５のデータ線ドライバ３０は、図６の液晶のリニア領域（液晶駆動電圧Ｖｏｆｆ〜Ｖｏｎに対応した領域）を使用して、６４階調を表現するものとする。
【００８４】
（ビット分割液晶駆動方式の原理）
６４階調を実現するためには、単純に考えれば、６４個の階調電圧が必要となるが、本発明では、液晶（ＬＣ）の両極に、上位ビットに対応した階調画像信号と、下位ビットの階調画像信号を同時に印加し、両電極の電圧の差分によって液晶（ＬＣ）を駆動する。
【００８５】
ビット分割は、以下のように行う。すなわち、６４（２の６乗）階調を表現するためには、６ビット幅の画像データが必要である。そこで、ここでは、上位３ビットと下位３ビットに分割する（特に限定されるものではない）。
【００８６】
上位ビットならびに下位ビットは共に３ビットであり、よって、上位ビットならびに下位ビットの各々に対応して、８個の基準電圧（階調電圧）を準備すればよいことになり、合計で１６個の基準電圧を用意すればよいことになる。よって、基準電圧数を、従来の６４個に比べて１／４とすることができる。
【００８７】
そして、第１の基準電圧群から１つを選択し、第２の基準電圧群から１つを選択し、両者の差分をとれば、６４種類の階調を自在に表現できる。
【００８８】
ここで、第１の基準電圧群から選択される電圧がＤａ（ｉ）であり、第２の基準電圧群から選択される電圧がＤｂ（ｉ）である。
【００８９】
液晶（ＬＣ）の一方の電極２ａに、例えば、Ｄａ（ｉ）が印加されるとすると、他方の電極２ｂには、Ｄｂ（ｉ）が印加される。これによって、液晶（ＬＣ）には、階調電圧（Ｄａ（ｉ）−Ｄｂ（ｉ））が印加されたことになり、したがって、所望の階調の透過率が実現される。
【００９０】
（階調駆動電圧生成回路の内部構成例）
本発明では、上位ビットに対応した階調電圧と下位ビットに対応した階調電圧を、各々区別して生成する必要がある。
【００９１】
図７は、上位ビットに対応した階調電圧を生成する、上位ビット用の階調電圧生成回路の構成の一例（ラダー抵抗を用いる例）を示す回路図である。図８は、下位ビットに対応した階調電圧を生成する、下位ビット用の階調電圧生成回路の構成の一例（ラダー抵抗を用いる例）を示す回路図である。
【００９２】
図示されるように、上位ビット用階調電圧生成回路２１ａおよび下位ビット用階調電圧生成回路２１ｂは、基準電圧間に複数の抵抗を直列に接続した構成のラダー抵抗を有し、このラダー抵抗の各分圧点から各分圧電圧を引き出すことによって、必要な階調電圧を生成している。したがって、回路構成の簡素化、複数の階調電圧の高速かつ効率的な生成が可能である。
【００９３】
なお、生成された複数の階調電圧の中から一つがスイッチ回路によって選択される。スイッチ回路としてアナログスイッチ等を用いれば、所望のレベルの階調電圧を高速かつ正確に選択することができる（この点は後述する）。
【００９４】
図６のＶｏｎとＶｏｆｆで示したリニアにみなせる区間を使って６４階調を表現するために、図７の上位ビット用階調電圧生成回路２１ａでは、２つの基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）間を７（＝２３−１）個の分圧抵抗Ｒ１を用いて７等分し、これによって、等電位間隔の８レベルの階調電圧（ＶＨ０〜ＶＨ７）を生成する。
【００９５】
図７の回路においては、階調電圧ＶＨ０として基準電圧Ｖｒｅｆ２をそのまま使用できるため、階調電圧１個分はすでに確保されていることになり、よって、Ｖｒｅｆ１とＶｒｅｆ２との間を（２３−１）分割すればよいことになる。
【００９６】
一方、図８に示す下位ビット用階調電圧生成回路２１ｂでは、ｖｒｅｆ３を８（＝２３）個の分圧抵抗を用いて分割している。なお、図８では、接地されている分圧抵抗はＲ３となっており、他の分圧抵抗はＲ２となっている。これによって、等電位間隔の８レベルの階調電圧（ＶＬ０〜ＶＬ７）が生成される。
【００９７】
図７および図８の階調電圧生成回路の構成は一例であり、この構成に限定されるものではなく、種々、変形や応用が可能である。
【００９８】
ここで、ｖｒｅｆ３は、図７の上位ビット用階調電圧（ＶＨ０〜ＶＨ７）の隣接する階調電圧の電圧値の差分（ＶＨｐ−ＶＨｐ−１：ｐは１〜７のいずれか）に相当する電圧である。
【００９９】
よって、図８の階調電圧生成回路２１ｂは、２つの基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）間を５６（７×８）等分した、等電位間隔の、下位ビット用階調電圧（ＶＬ０〜ＶＬ７）を生成している。
【０１００】
したがって、下位ビット用階調電圧（ＶＬ０〜ＶＬ７）において、隣接する階調電圧の電圧値の差分（ＶＬｓ−ＶＬｓ−１：ｓは１〜７のいずれか）は、{ＶＨｐ−ＶＨｐ−１}／８（＝２３）＝（Ｖｒｅｆ１−Ｖｒｅｆ２）／５６という関係式が成立する。
【０１０１】
図６のリニアとみなせるＶｏｎ−Ｖｏｆｆ区間を用いて６４階調を実現するためには、以下の２つの式を満たすように、各基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３を設定すればよいことになる。
（Ｖｒｅｆ１−Ｖｒｅｆ２）＝８／９（Ｖｏｎ−Ｖｏｆｆ）
（Ｖｒｅｆ２−Ｖｒｅｆ３）＝Ｖｏｆｆ
【０１０２】
なお、図７および図８において、ＡＦ（１）〜ＡＦ（３）は、各基準電源電圧（Ｖｒｅｆ１〜Ｖｒｅｆ３）を与えるためのバッファである。また、ＢＦ０〜ＢＦ６ならびにＫＦ０〜ＫＦ６は、ラダー抵抗か得られる分圧電圧の各々を出力するためのバッファである。これらのバッファは、電流駆動能力が不要のときは、設けなくてもよい。
【０１０３】
図７および図８の各階調電圧生成回路（２１ａ，２１ｂ）を用いて階調を表現する場合の、階調電圧の選択例をあげると、次のようになる。
１／６４階調：ＶＨ０およびＶＬ０
２／６４階調：ＶＨ０およびＶＬ１
・
・
７／６４階調：ＶＨ０およびＶＬ７
８／６４階調：ＶＨ１およびＶＬ０
９／６４階調：ＶＨ１およびＶＬ１
【０１０４】
（出力回路の内部構成）
図９は、データ線駆動回路に設けられる出力回路の、１画素に対応する部分の回路構成を示す回路図である。
【０１０５】
図示されるように、データ線駆動回路３０に設けられる出力回路２７は、第１群の階調電圧（ＶＨ０〜ＶＨ７；Ｄａ（ｉ））の中から一つを選択して出力し、また、第２群の階調電圧（ＶＬ７〜ＶＬ０；Ｄｂ（ｉ））の中から一つを選択して出力する。
【０１０６】
図９に示されるように、ラインＬ０〜Ｌ７の各々には、第１群の階調電圧（ＶＨ０〜ＶＨ７；Ｄａ（ｉ））が印加され、ラインＬ１０〜Ｌ１７の各々には、第１群の階調電圧（ＶＬ７〜ＶＬ０；Ｄｂ（ｉ））が印加される。
【０１０７】
第１群の階調電圧（ＶＨ０〜ＶＨ７；Ｄａ（ｉ））の中から一つを選択するためにスイッチＳＷ１（単位スイッチＳ０〜Ｓ７をもつ）が設けられる。各単位スイッチＳ０〜Ｓ７は、制御回路９からの切替制御信号Ｑ０〜Ｑ７によって適宜、切り替えられる。
【０１０８】
また、第２群の階調電圧（ＶＬ７〜ＶＬ０；Ｄｂ（ｉ））の中から一つを選択するためにスイッチＳＷ２（単位スイッチＳＴ７〜ＳＴ０をもつ）が設けられる。各単位スイッチＳＴ７〜ＳＴ０は、制御回路９からの切替制御信号Ｊ７〜Ｊ０によって適宜、切り替えられる。
【０１０９】
スイッチＳＷ１によって選択された第１群の階調電圧（ＶＨ０〜ＶＨ７）のうちの一つは、出力バッファＡＳ１（省略可能）に与えられる。また、スイッチＳＷ２によって選択された第２群の階調電圧（ＶＬ７〜ＶＬ０）のうちの一つは、出力バッファＡＳ２（省略可能）に与えられる。
【０１１０】
各出力バッファ（ＡＳ１，ＡＳ２）の出力端には、出力経路切替用のスイッチＳＷ３ならびにスイッチＳＷ４が接続されている。
【０１１１】
上述のとおり、例えば１フレーム期間（１Ｖ期間）毎に、１画素の電極２ａ，２ｂに与える階調電圧（Ｄａ（ｉ），Ｄｂ（ｉ））を入れ替えて、焼付き防止とフィードスルーの影響軽減（図１４参照）を図るのが望ましい。この階調電圧の入れ替えを実現するために、スイッチＳＷ３とスイッチＳＷ４が設けられている。
【０１１２】
スイッチＳＷ３において、スイッチを端子ａに接続するか端子ｂに接続するかは、制御回路９からの極性切替信号（Ｍ）によって制御される。同様に、スイッチＳＷ４において、スイッチを端子ａに接続するか端子ｂに接続するかは、制御回路９からの極性切替信号（Ｍ）によって制御される。これによって、出力バッファ（ＡＳ１，ＡＳ２）の各出力信号を、スイッチＳＷ３およびスイッチＳＷ４のどちらを経由して出力するかを、任意に切り替えることができる。このようにして、１画素の電極２ａ，２ｂに供給するための階調電圧Ｄａ（ｉ），Ｄｂ（ｉ）（あるいはＤｂ（ｉ），Ｄａ（ｉ））が、一対のデータ線ＤＬに向けて出力される。
【０１１３】
なお、出力バッファ（ＡＳ１，ＡＳ２）は、スイッチＳＷ３およびスイッチＳＷ４の後に設けてもよく、また、電流駆動能力が不要であれば省略することもできる。
【０１１４】
また、上述のとおり、隣接する画素間では、フリッカを低減するために、Ｄａ（ｉ）およびＤｂ（ｉ）と、出力バッファＡＳ１および出力バッファＡＳ２との関係を、互いに逆にするのが望ましい。
【０１１５】
このように、図９の構成では、１画素あたり、単位スイッチが合計で１８個（Ｓ０〜Ｓ７の８個、ＳＴ０〜ＳＴ７の８個、ＳＷ３とＳＷ４の２個）が使用される。また、１画素あたり、２個の出力バッファ（ＡＳ１，ＡＳ２）が使用される（但し、省略可能の場合がある）。
【０１１６】
図５のデータ線駆動回路（データ線駆動ＩＣ）３０では、その長辺に沿ってＶＨ７〜ＶＨ０、ＶＬ７〜ＶＬ０の合計１６本の電圧バスが配線され、１８×ｍ（ｍは走査線方向の画素の数）個のスイッチと、２×ｍ個の出力バッファ(省略可能)と、が設けられることになる。
【０１１７】
同様の構成を従来の方法でとるためには、６４本の電圧バスと、６４×ｍ個のスイッチと、ｍ個の出力バッファとが必要である。したがって、本実施形態によれば、データ線ドライバの大幅な簡素化を実現することができる。
【０１１８】
また、下位ビットを担当する階調電圧発生回路２１ｂでは、下位ビットに対応する階調電圧のレンジが小さいことから、基準電圧電源Ｖｒｅｆ３は、上位ビットを担当する階調電圧発生回路２１ａの基準電源電圧Ｖｒｅｆ１よりも低く設定することができる。
【０１１９】
つまり、Ｖｒｅｆ１＞Ｖｒｅｆ３となって、ｖｒｅｆ３が低電圧であるため、階調電圧生成回路２１ｂ内の出力バッファ（図８のＡＦ（３））を構成するトランジスタを低耐圧トランジスタで構成することができる。よって、トランジスタサイズの縮小（ＩＣの占有面積の削減）が可能である。
【０１２０】
また、出力バッファＡＦ（３）の電源電圧を低電圧化することができることから、消費電力の削減も実現される。
【０１２１】
また、図９のスイッチＳＷ２（ＳＴ０〜ＳＴ７）を構成するトランジスタと、出力バッファＡＳ２と、を低耐圧トランジスタで構成することができる。よって、トランジスタサイズの縮小（ＩＣの占有面積の削減）が可能である。
【０１２２】
また、出力バッファＡＳ２の電源電圧を低電圧化することができる。よって、消費電力の削減も実現される。
【０１２３】
（第２の実施形態）
本実施形態では、複数ビットの階調データを上位ビットと下位ビットに分割し、上位と下位の各々に対応した複数の階調電圧を生成する場合の態様について、具体的に考察する。
【０１２４】
（ビット分割についての考察）
以下、階調データの総ビット数が偶数の場合と、奇数の場合とに分けて考察する。
【０１２５】
（１）階調データの総ビット数が偶数（すなわち、２ｋビット（ｋは１以上の自然数））の場合
上位ビットと下位ビットの分割の方法は種々あり、下記方法に限定されるものではないが、２ｋビット（ｋは１以上の自然数）の階調データであれば、ｋビットずつに等分するのが最も効率的である。上位ビットによって決まる階調電圧数と、下位ビットによって決まる階調電圧数が等しくなり、シンメトリーな回路構成を実現し易い。また、複数の階調電圧の中から一つを選択するためのスイッチの数も、上位用／下位用が同数となり、シンメトリーな回路構成となり、最もコンパクトなレイアウトを実現し易くなる。
【０１２６】
すなわち、上位ビットを担当する階調電圧生成回路２１ａと、下位ビットを担当する階調電圧生成回路２１ｂは同等の回路で構成できる。また、出力回路２７に設けられる、複数の階調電圧の中から一つを選択するための単位スイッチ（Ｓ０〜Ｓ７，ＳＴ０〜ＳＴ７）の数も、上位用／下位用が同数となり、シンメトリーな回路構成となり、最もコンパクトなレイアウトを実現し易くなる。
【０１２７】
また、上述のとおり、データ線駆動回路３０では、１画素あたり、｛２ｋ×２＋２）個のスイッチと、２個の出力バッファ（省略可能）が設けられることになる。スイッチ数は、従来方式に比べて格段に少なくなる。
【０１２８】
例えば、上述の例のように、６４（２の６乗）階調を実現する場合、６ビットを等分に分割する（つまり、３ビットずつに分割する）。下位ビットが担当するのは、８（２の３乗）階調分のレンジであり、上位ビットが担当するのは、５６（６４−８）階調分のレンジである。
【０１２９】
下位ビットが担当する８階調分のレンジはさらに細かく８（＝２ｋ）分割され、細かく分割された各階調に対応する８つの電圧が、下位ビットを担当する階調電圧生成回路２１ｂが出力する階調電圧となる。
【０１３０】
上位ビットが担当する５６階調分のレンジは、７（＝２ｋ−１）分割されて８レベルの階調電圧（上位ビットを担当する階調電圧生成回路２１ａが出力する階調電圧）が得られる。
【０１３１】
以上をより一般化すると、以下のようになる。必要な階調数を（Ｚ２）とすると、階調数のルートをとってＺを求める。このＺが下位ビットの階調レンジであり、上位ビットの階調レンジは、（Ｚ２−Ｚ）となる。下位ビットの階調レンジは、さらにＺ分割され、これによって、下位ビットを担当する階調電圧生成回路２１ｂが出力するＺ個の階調電圧（基準電圧）が決まる。また、上位ビットの階調レンジは、（Ｚ−１）分割され、これによって、上位ビットを担当する階調電圧生成回路２１ａが出力するＺ個の階調電圧が決まる。
【０１３２】
以上の説明をまとめると、以下のようになる。
【０１３３】
階調データの総ビット数が偶数（すなわち、２ｋビット（ｋは１以上の自然数））の場合において、等ビット分割（ｋビットずつに分割する方式）を採用する場合には、図１のデータ線駆動回路３０は、ｋビットの上位ビットで定まる階調レンジに相当する電圧を（２ｋ−１）分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ-1；Ｄａ（ｉ））を生成する。
【０１３４】
また、上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を生成する。
【０１３５】
また、データ線駆動回路３０は、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（Ｓ０〜Ｓ２ｋ−１）のうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））を、第１のデータ線または第２のデータ線に供給する。
【０１３６】
また、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））の各々に対応して設けられたスイッチ（ＳＴ０〜ＳＴ２ｋ−１）のうちの一つを選択的にオンさせて、選択された下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を、第２のデータ線または第１のデータ線に供給する。
【０１３７】
（２）階調データの総ビット数が奇数ビット（（２ｋ―１）ビット）である場合
この場合にも、ビット分割の方法は種々あり、下記方法に限定されるものではないが、以下の分割方式を採用するのが好ましい。
【０１３８】
すなわち、例えば、ｋビットの上位ビットと、（ｋ−１）ビットの下位ビットに分割するのが好ましい。また、（ｋ−１）ビットの上位ビットと、ｋビットの下位ビットに分割するのが好ましい。
【０１３９】
上位と下位の各ビット数が最も近くなるように分割することによって、上位および下位の各々の選択用スイッチ数を最も少なくでき、スイッチ数の差も最小化されるため、各スイッチを密に配置し易くなり、レイアウト上有利である。
【０１４０】
すなわち、上位ｋビット、下位（ｋ−１）ビットに分割する場合には、データ線駆動回路３０は、ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ-1；Ｄａ（ｉ））を生成する。
【０１４１】
また、上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、下位ビットに対応した階調電圧ＶＬｓ（ｓは１から２（ｋ−１）−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１）}／２（ｋ−１）なる電圧関係が成立する等電圧間隔の、２（ｋ−１）個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２（ｋ−１）−１；Ｄｂ（ｉ））を生成する。
【０１４２】
そして、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（Ｓ０〜Ｓ２ｋ−１）のうちの一つを選択的にオンさせて、選択された上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））を、第１のデータ線または第２のデータ線に供給し、２（ｋ−１）個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２（ｋ−１）−１）；Ｄｂ（ｉ））の各々に対応して設けられたスイッチ（ＳＴ０〜ＳＴ２（ｋ−１）−１））のうちの一つを選択的にオンさせて、選択された下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２（ｋ−１）−１；Ｄｂ（ｉ））を、第２のデータ線または第１のデータ線に供給する。
【０１４３】
同様に、上位（ｋ−１）ビット、下位ｋビットに分割する場合には、データ線駆動回路３０は、ｋ−１ビットの上位ビットで定まる階調レンジに相当する電圧を２（ｋ−１）−１分割することによって、等電圧間隔の、２（ｋ−１）−１個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２（ｋ−１）−１；Ｄａ（ｉ））を生成する。
【０１４４】
また、上位ビットに対応した階調電圧をＶＨｐ（ｐは１から{２（ｋ−１）−１}までの整数）とし、ｋビットの下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を生成する。
【０１４５】
そして、２（ｋ−１）個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２（ｋ−１）−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（Ｓ０〜Ｓ２（ｋ−１）−１）のうちの一つを選択的にオンさせて、選択された上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２（ｋ−１）−１；Ｄａ（ｉ））を、第１のデータ線または第２のデータ線に供給する。
【０１４６】
また、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（ＳＴ０〜ＳＴ２ｋ−１）のうちの一つを選択的にオンさせて、選択された下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を、第２のデータ線または第１のデータ線に供給する。
【０１４７】
（第３の実施形態）
第１の実施形態では、液晶が理想的なリニア（線形）特性を有しているものとして説明したが、実際には、液晶の電気光学特性はリニアとはなりにくい。
【０１４８】
また、実際には何種類かのγカーブ（γ補正特性）を切り替えて使用するのが一般的である。あるいは、同一のデータ線駆動回路を、電気光学特性の異なる何種類かの液晶に共通に使用し、実際の使用に際して、データ線駆動回路の特性を微調整して使用することも多い。
【０１４９】
また、階調数も６４階調でなく、例えば２５６階調が要求される場合もある。あるいは、ＲＧＢの色毎に電気光学特性が異なるため、各色毎に異なる電位レベルを使う場合もあり得る。
【０１５０】
このような場合に、従来方法（必要な階調数に対応した階調電圧とスイッチを用意し、いずれかのスイッチをオンさせて階調電圧の中から１つを選択する方式）を採用した場合には、液晶を１種類に限ったとしても、例えば、２５６×３（ＲＧＢ）×（γの種類の数）の電圧バスと、２５６×ｍ×（γの種類の数）個のスイッチと、が必要となり、データ線駆動回路３０の回路規模は膨大なものとなり、現実には実現するのは困難である。
【０１５１】
フレームレートコントロール（ＦＲＣ：液晶ディスプレイにおいて、実際よりも多くの色数を表現する方法）を採用することも考えられるが、６０ｆｐｓ程度の高速な動画には対応できない。
【０１５２】
このような場合でも、本発明を適用することによって、比較的容易に対応することができる。すなわち、本発明によれば、階調数を多くしてもデータ線駆動回路の構成は現実的なレベルに収めることができる。
【０１５３】
よって、液晶の微妙な非線形の特性に対応できるように、例えば、ルックアップテーブルを用いて階調数の変換（階調数の増加）を行ったとしても、データ線駆動回路３０の規模はそれほど大きくならない。
【０１５４】
以下の説明では、図１０のような、非線形の電気光学特性をもつ液晶を想定する。図１０のような非線形の電気光学特性に対応するためには、データ線駆動回路３０における出力電圧と表示階調データとの関係を、図１３に示すような、液晶とは逆の特性をもつように設定する必要がある。
【０１５５】
図１１は、本発明の第３の実施形態にかかるアクティブマトリクス型液晶装置の、データ線駆動回路の構成を示すブロック図である。図１１において、前掲の図面と共通する部分には同じ参照符号を付してある。図１１のデータ線駆動回路３０では、図５の構成に加えて、ＲＧＢの各色に対応したルックアップテーブルとデコーダ（ＤＥＲ）が追加されている。
【０１５６】
図１１の液晶装置では、上述のような高度な要求に対応するために、本実施形態では、現実の表示階調数（２６４とする）を、例えば４倍（＝１０２４）の階調数に変換する。
【０１５７】
例えば、図１２に示すようなルックアップテーブル（このテーブルでは、図１０の液晶の電気光学特性とは逆のγ特性を得ることができるようにデータが調整されている）により、ＲＧＢの各色に関して、２５６階調の画像データを、１０２４レベルにマッピングする。
【０１５８】
そして、上述のとおり、上位ビットを担当する階調電圧生成回路２１ａと、下位ビットを担当する階調電圧生成回路２１ｂによって、実質的に１０２４階調に対応する階調電圧（等間隔の電位レベルをもつ）を個別に生成し、各階調電圧を、各画素の画素電極２ａ，２ｂの各々に印加し、各電極に印加される電圧の差分（つまり、上位ビットと下位ビットに対応する階調電圧の差電圧）によって、所望の階調表示を実現する。
【０１５９】
以下、図１１の液晶装置における、ビット分割について具体的に考察する。階調変換後の階調数は１０２４（２の１０乗）であり、１０ビットの画像データとなる。よって、上位ビットと下位ビットに等分し、５ビットずつの画像データとする。
【０１６０】
下位ビットは、３２（＝２の５乗）階調分のレンジを担当し、上位ビットは、９９２（＝１０２４−３２）分の階調レンジを担当する。
【０１６１】
上位ビットを担当する階調電圧生成回路２１ａは、９９２階調分のレンジに相当する電源電圧を、３１（＝３２−１）分割して、３２個の上位ビット用の階調電圧を生成する。また、下位ビットを担当する階調電圧生成回路２１ｂは、３２階調分のレンジに対応する電圧を３２分割して、３２個の階調電圧を生成する。
【０１６２】
レベルシフタ２６では、１画素あたり、６４個（＝３２×２）のレベルシフト回路を設ければよく、１走査線に接続される画素をｍ個とすれば、レベルシフト回路の数は、（６４×ｍ）個となる。
【０１６３】
また、出力回路２７における１画素あたりのスイッチ数は、６６個（３２×２＋２）となり、１走査線に接続される画素をｍ個とすれば、全体のスイッチ数は、（６６×ｍ）個となる。
【０１６４】
従来方式の液晶装置の構成を図１５に示す。図１５の従来の液晶装置では、１０２４本の電圧バスと、１０２４×ｍ個のスイッチと、２５６ビット×１０ビットの３系統のルックアップテーブルと、１０２４×ｍ個のレベルシフタと、が必要となり、非常に大規模な回路が必要となる。
【０１６５】
図１１の本発明の液晶装置の場合、データ線駆動回路３０は、６４本の電圧バスと、６６×ｍ個のスイッチと、２５６×１０ビット構成の３系統のルックアップテーブルと、６４×ｍ個のレベルシフタと、で構成することができる。よって、大幅な簡略化が可能となる。
【０１６６】
なお、本実施形態では、デコーダ（ＤＥＲ）をストレージレジスタ２５とレベルシフタ２６との間に設けたが、これに限定されるものではなく、入力レジスタ２４とストレージレジスタ２５との間、あるいはレベルシフタ２６と出力回路２７との間に設けてもよい。
【０１６７】
なお、フィードスルーのキャンセルが不十分な場合、先ほどのデコーダの手前に加算器を設け、極性に応じた値を加算、あるいは加算しないことにより、極性差の補正が可能である。
【０１６８】
（第４の実施形態）
本実施形態では、本発明のアクティブマトリクス型液晶装置（電気光学装置）を搭載した電子機器の例について説明する。
【０１６９】
（プロジェクタ）
まず、本発明の電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１６は、本発明の電気光学装置（反射型液晶装置）を搭載したプロジェクタの全体構成を示す図である。
【０１７０】
図示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向が略々揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射される。
【０１７１】
偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置１００Ｒによって変調される。
【０１７２】
一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【０１７３】
このようにして、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射されることとなる。なお、電気光学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【０１７４】
本発明では、液晶装置の構成の簡素化、小型化、低消費電力化、低コスト化が図られているため、図１６のプロジェクタも同様の利点を享受し得るという利点があり、例えば、ホームシアター用のプロジェクタとして有用である。なお、上述の例では反射型の液晶装置ならびに透過型表示の液晶装置のいずれを用いたプロジェクタであってもよい。
【０１７５】
（モバイル型コンピュータ）
次に、本発明の液晶装置（電気光学装置）を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１７は、本発明の電気光学機器を搭載したパーソナルコンピュータの構成を示す斜視図である。
【０１７６】
図１７において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１１８において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【０１７７】
本発明の液晶装置は、構成の簡素化、小型化、低消費電力化、低コスト化が図られているため、図１７のモバイルコンピュータも同様の利点を享受し得るという利点がある。低消費電力性に優れるため、バッテリを長寿命化することができるという利点もある。
【０１７８】
（携帯端末）
図１８は、本発明の液晶装置を搭載した携帯端末（ここでは、携帯電話端末とする）の構成を示す斜視図である。
【０１７９】
同図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６と共に、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学装置１００が反射直視型として用いられることになるので、画素電極１１８に凹凸が形成される構成が望ましい。
【０１８０】
本発明の液晶装置は、構成の簡素化、小型化、低消費電力化、低コスト化が図られているため、図１８の携帯端末も同様の利点を享受し得るという利点がある。低消費電力性に優れるため、携帯端末のバッテリを長寿命化することができるという利点もある。
【０１８１】
なお、本発明は、その他の電子機器（例えば、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等）にも適用が可能である。本発明によって、高精細な表示（多階調表示）が可能なコンパクトかつローコストの液晶装置を得ることができる。
【０１８２】
このように、本発明によれば、階調データを上位ビットと下位ビットに分割し、２本のデータ線の差分として画素電極に印加することにより、大幅に必要電位レベル（階調電圧）数を削減でき、データ線駆動回路の構成を簡略化することができる。
【０１８３】
また、下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成に関係する回路には、低耐圧の素子を利用可能であり、かつその回路は低い電源電圧で動作可能となる。したがって、データ線駆動回路（ならびに液晶装置）の小型化、低消費電力化、低コスト化を実現できる。
【０１８４】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０１８５】
本発明は、データ線駆動回路を簡素化して、データ線駆動ＩＣのチップ面積の削減と消費電力化を実現するという効果を奏し、したがって、小型、軽量、低コスト性が要求される携帯端末等の用途に最も適している。また、本発明の技術的思想は、他の電気光学装置にも応用することができる。
【０１８６】
このように、本発明は、液晶装置、液晶装置の駆動回路、液晶装置の駆動方法および電子機器として好適である。
【図面の簡単な説明】
【０１８７】
【図１】本発明のアクティブマトリクス型液晶装置の一例の全体構成を示す図
【図２】図１の液晶装置の画素部における各画素の構成の一例を示す図
【図３】画素の駆動タイミングを示すタイミング図
【図４】図４（Ａ）、図４（Ｂ）は、一対の画素電極の各々に供給される階調電圧の各々の入出力特性（入力階調に対する階調電圧）を示す図
【図５】第１の実施形態におけるデータ線駆動回路（データ線駆動ＩＣ）の構成を示すブロック図
【図６】液晶の電気光学特性の一例（線形領域をもつ特性）を示す図
【図７】上位ビットを担当する階調電圧生成回路の基本的な構成を示す回路図
【図８】下位ビットを担当する階調電圧生成回路の基本的な構成を示す回路図
【図９】データ線駆動回路に設けられる出力回路の内部構成を示す回路図
【図１０】液晶の電気光学的特性の他の例（線形領域を有さない例）を示す図
【図１１】第３の実施形態におけるデータ線駆動回路（データ線駆動ＩＣ）の構成を示すブロック図
【図１２】γ補正用のルックアップテーブルの内容の一例を示す図
【図１３】表示階調と出力電圧レベルとの関係を示す図
【図１４】本発明の液晶駆動方式において、交流化によってフィードスルーをキャンセルできることを説明するための図
【図１５】１０２４階調を実現する場合の、従来の液晶装置の構成例を示すブロック図
【図１６】本発明の液晶装置を搭載したプロジェクタの全体構成を示す図
【図１７】本発明の液晶装置を搭載したパーソナルコンピュータの構成を示す斜視図
【図１８】本発明の液晶装置を搭載した携帯端末の構成を示斜視図
【符号の説明】
【０１８８】
１ａ，１ｂ １画素に設けられた一対のトランスファースイッチ（ＮＭＯＳＴＦＴ）
２ａ，２ｂ １画素における液晶の一対の電極 ＬＣ 液晶 １０ 画素部
２０ 走査線駆動回路 ２１ａ 上位ビットを担当する階調電圧生成回路
２１ｂ 下位ビットを担当する階調電圧生成回路 ３０ データ線駆動回路
４０ アクティブマトリクス型液晶装置 ５０ タイミング制御回路
【技術分野】
【０００１】
本発明は、液晶装置、液晶装置の駆動回路、液晶装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
液晶装置において、表示階調数が増大するとデータ線を駆動するデータ線駆動回路の構成が複雑化する。例えば、必要な階調電圧が増大するため、階調電圧生成回路の構成が複雑化する。また、複数の階調電圧の中から一つを選択するためのスイッチの数が、階調数に応じて増大する。
【０００３】
また、表示階調数が増えれば、階調電圧を生成するために、高レベルの電源電圧が必要となり、必要な耐圧を得るためには、トランジスタのサイズを大きくする必要が生じる。また、電源電圧のレベルが上がれば、階調電圧生成回路における消費電力も増大する。
【０００４】
表示階調数の増大に対応可能なデータ線駆動回路を実現する技術としては、例えば、特許文献１に記載される技術がある。特許文献１の技術では、データ線駆動回路において、ＣＤＡＣ（容量Ｄ／Ａ変換器）を用いて、隣接する階調電位よりも細かな電位を生成することによって多階調化を図っている。
【０００５】
また、特許文献２には、本発明に関連する技術が記載されている。すなわち、特許文献２には、一つの画素に、別々のデータ線に接続される一対のトランスファースイッチと、一対の液晶電極と、を設ける画素構造を採用し、１画素の液晶を、２本のデータ線の差分の電圧で駆動する液晶装置が記載されている。
【特許文献１】特開平９−１９８０１２号公報
【特許文献２】特開２００３−３０２９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、階調電圧の数は減らすことができるが、ＣＤＡＣ（容量Ｄ／Ａ変換器）の構成が複雑化し、回路全体としての回路の簡素化という点では十分とはいない。
【０００７】
また、特許文献２に開示される技術における画素構造自体は、本発明で使用する画素構造と同じである。しかし、特許文献２の場合、２本のデータ線に印加されるのは、「仮想センター電位に対して差分の絶対値がほぼ同じで極性が異なる表示データ信号」、「固定電位と表示データ信号」、「正書き込みと負書き込みで２値をとる共通信号（ｃｏｍ）信号と表示データ信号」のいずれかである。この場合、所望の表示階調は実現できる。しかし、データ線駆動回路の構成の簡素化や、データ線駆動回路に用いられるトランジスタの低耐圧化、あるいはデータ線駆動回路の低消費電力化には直結しない。
【０００８】
本発明はこのような考察に基づいてなされたものであり、その目的は、多階調表示を行う液晶装置において、データ線駆動回路の構成を大幅に簡素化すると共に、データ線駆動回路に用いられるトランジスタの低耐圧化ならびにデータ線駆動回路の低消費電力化を実現することにある。
【課題を解決するための手段】
【０００９】
（１）本発明の液晶装置の一態様では、ｎ行ｍ列（ｎおよびｍは２以上の自然数）のマトリクス状に配置された複数の画素と、ｎ本の走査線と、前記複数の画素の１列毎に、対をなす第１のデータ線および第２のデータ線が設けられてなる２ｍ本のデータ線と、複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに対応した第１の階調電圧を生成し、前記下位ビットに対応した第２の階調電圧を生成するデータ線駆動回路と、を有し、前記複数の画素の各々は、共通の前記走査線によってオン／オフが制御される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子を経由して前記第１のデータ線から前記第１または第２の階調電圧が供給される第１の画素電極と、前記第２のスイッチング素子を経由して前記第２のデータ線から前記第２または第１の階調電圧が供給される第２の画素電極と、を含む。
【００１０】
複数ビットの階調データを上位ビットと下位ビットに分割し、上位ビットおよび下位ビットに対応した第１および第２の階調電圧を生成し、第１および第２の階調電圧の各々を、１画素に設けられた一対の液晶電極の各々に供給することによって、多階調表示を実現するものである。ビット数が増えると、階調電圧の数（ならびに、その階調電圧を選択するためのスイッチ数）が２のべき乗で増大するが、本発明の構成によれば、階調データが上位ビットと下位ビットに２分割されるため、ビット数が半減し、これによって、必要な階調電圧の数（ならびに、その階調電圧を選択するためのスイッチ数）が大幅に削減される。よって、データ線駆動回路の構成の簡素化を図ることができる。また、下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成に関係する回路には、低耐圧の素子を利用可能であり、かつその回路は低い電源電圧で動作可能となる。したがって、データ線駆動回路（ならびに液晶装置）の小型化、低消費電力化、低コスト化を併せて実現することができる。
【００１１】
（２）本発明の液晶装置の他の態様では、前記データ線駆動回路は、２ｋ（ｋは１以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位ｋビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧を生成する。
【００１２】
上位ビットと下位ビットの分割の方法は種々あり、特定の方法に限定されるものではないが、階調データの総ビット数が２ｋビット（ｋは１以上の自然数）であれば、ｋビットずつに等分するのが最も効率的である。上位ビットによって決まる階調電圧数と、下位ビットによって決まる階調電圧数が等しくなり、シンメトリーな回路構成を実現し易い。また、複数の階調電圧の中から一つを選択するためのスイッチの数も、上位用／下位用が同数となり、シンメトリーな回路構成となり、最もコンパクトなレイアウトを実現し易くなる。
【００１３】
（３）本発明の液晶装置の他の態様では、前記データ線駆動回路は、２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位（ｋ−１）ビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧（Ｄａ（ｉ））を生成し、前記（ｋ−１）ビットの下位ビットに対応した前記第２の階調電圧（Ｄｂ（ｉ））を生成する。
【００１４】
階調データの総ビット数が奇数ビット（すなわち２ｋ―１ビット）である場合に、階調データを上位ビット／下位ビットに分割する方法の一例を明らかとしたものである。すなわち、本態様では、ｋビットの上位ビットと、（ｋ−１）ビットの下位ビットに分割する。上位と下位の各ビット数が最も近くなるように分割することによって、上位および下位の各々の選択用スイッチ数を最も少なくでき、スイッチ数の差も最小化されるため、各スイッチを密に配置し易くなり、レイアウト上有利である。
【００１５】
（４）本発明の液晶装置の他の態様では、前記データ線駆動回路は、２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位（ｋ−１）ビットおよび下位ｋビットに分割して得られる、前記（ｋ−１）ビットの上位ビットに対応した前記第１の階調電圧（Ｄａ（ｉ））を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧（Ｄｂ（ｉ））を生成する。
【００１６】
階調データの総ビット数が奇数ビット（すなわち２ｋ―１ビット）である場合に、階調データを上位ビット／下位ビットに分割する方法の他の例を明らかとしたものである。すなわち、本態様では、（ｋ−１）ビットの上位ビットと、ｋビットの下位ビットに分割する。上位と下位の各ビット数が最も近くなるように分割することによって、上位および下位の各々の選択用スイッチ数を最も少なくでき、スイッチ数の差も最小化されるため、各スイッチを密に配置し易くなり、レイアウト上有利である。
【００１７】
（５）また、本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝｛ＶＨｐ−ＶＨｐ−１｝／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、前記２ｋ個の、上位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、前記２ｋ個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する。
【００１８】
上記（２）の液晶装置（階調データの総ビット数が偶数であり、上位と下位を等ビットで分割する態様の液晶装置）における上位および下位の各階調電圧の生成態様を明らかとし、かつ、生成された上位および下位の階調データの中から一つをスイッチで選択する点を明らかとしたものである。階調電圧の生成は、例えば、ラダー抵抗から複数の分圧電圧をパラレルに引き出すことによって得ることができ、この場合、回路構成の簡素化、階調電圧の高速かつ効率的な生成が可能である。また、複数の階調電圧の中から一つを選択するスイッチとして、例えば、アナログスイッチ等を用いれば、所望のレベルの階調電圧を高速かつ正確に選択することができる。
【００１９】
（６）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記データ線駆動回路は、前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２（ｋ−１）−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２（ｋ−１）なる電圧関係が成立する等電圧間隔の、２（ｋ−１）個の、下位ビットに対応した階調電圧を生成し、前記２ｋ個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、２（ｋ−１）個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する。
【００２０】
上記（３）の液晶装置（階調データの総ビット数が奇数であり、上位をｋビット、下位をｋ−１ビットに分割する態様の液晶装置）における上位および下位の各階調電圧の生成態様を明らかとし、かつ、生成された上位および下位の階調データの中から一つをスイッチで選択する点を明らかとしたものである。
【００２１】
（７）また、本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記ｋ−１ビットの上位ビットで定まる階調レンジに相当する電圧を（２（ｋ−１）−１）分割することによって、等電圧間隔の、（２（ｋ−１）−１）個の、上位ビットに対応した階調電圧を生成し、また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から{２（ｋ−１）−１}までの整数）とし、前記ｋビットの下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、前記２（ｋ−１）個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、２ｋ個の、下位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する。
【００２２】
上記（４）の液晶装置（階調データの総ビット数が奇数であり、上位をｋ−１ビット、下位をｋビットに分割する態様の液晶装置）における上位および下位の各階調電圧の生成態様を明らかとし、かつ、生成された上位および下位の階調データの中から一つをスイッチで選択する点を明らかとしたものである。
【００２３】
（８）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記第１の階調電圧を生成する第１の階調電圧生成回路と、前記第２の階調電圧を生成する第２の階調電圧生成回路と、を有する。
【００２４】
第１および第２の階調電圧の各々に対応させて、別個に階調電圧生成回路（第１および第２の階調電圧生成回路）を設けるものである。別個の階調電圧生成回路とすることによって、上位／下位のビット数等に応じた最適な回路構成を実現することができる。
【００２５】
（９）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、周期的に交互に供給する。
【００２６】
１画素の一対の液晶電極に、第１および第２の階調電圧を交互に印加すること（交流化）によって、液晶の焼き付き防止が可能であり、また、フィードスルーに起因する、液晶に印加される電圧の変動を相殺して表示品質の低下を抑制する効果も得られる。
【００２７】
（１０）本発明の液晶装置の他の態様では、前記データ線駆動回路は、前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、１フレーム期間毎に交互に供給する。
【００２８】
液晶電極の交流駆動を、１フレーム単位で行うことを明らかとしたものである。１画面毎の交流化は、高速な回路動作が不要であるため、実現が容易である。
【００２９】
（１１）本発明の液晶装置の他の態様では、前記データ線駆動回路は、第Ｑ列（Ｑは１からｍ−１までの任意の整数）の前記画素に関して、前記第１および第２のデータ線の各々に前記第１の階調電圧および前記第２の階調電圧の各々を供給する場合には、第Ｑ＋１列の画素に関して、前記第１および第２のデータ線の各々に前記第２の階調電圧および前記第１の階調電圧の各々を供給する。
【００３０】
走査線方向に隣接する画素に関し、第１の液晶電極と第２の液晶電極に印加する階調電圧の種類を入れ替えることによって、フリッカを低減することができる。
【００３１】
（１２）本発明の液晶装置の他の態様では、前記データ線駆動回路における、前記第２の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧は、前記第１の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧に比べて低く設定されている。
【００３２】
下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成や経路選択に関係する回路には、低耐圧の素子（サイズの小さなトランジスタ）を利用することが可能である。よって、回路の占有面積の増大を、効率的に抑制することができる。
【００３３】
（１３）本発明の液晶装置の他の態様では、前記データ線駆動回路における、前記第２の階調電圧を生成する回路の高レベル電源電圧は、前記第１の階調電圧を生成する回路の高レベル電源電圧に比べて低く設定されている。
【００３４】
また、下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成に関係する回路は、上位ビットに対応する階調電圧を生成する回路に比べて、低い電源電圧で動作可能となる。したがって、データ線駆動回路（ならびに液晶装置）の低消費電力化、低コスト化を図ることができる。
【００３５】
（１４）本発明の電子機器は、本発明の液晶装置を搭載する。
【００３６】
本発明の液晶装置は、小型化、低消費電力化、低コスト化に適しているため、結果的に、電子機器の小型化、低消費電力化、低コスト化も達成される。
【００３７】
（１５）本発明のデータ線駆動回路の一態様は、複数ビットの階調データを、上位ビットおよび下位ビットに分割して得られる、前記の上位ビットに基づいて、前記上位ビットに対応した複数の第１の階調電圧を生成する第１の階調電圧生成回路と、前記下位ビットに基づいて、前記下位ビットに対応した複数の第２の階調電圧を生成する第２の階調電圧生成回路と、前記複数の第１の階調電圧の中から一つを選択するためのスイッチ回路および前記複数の第２の階調電圧の中から一つを選択するためのスイッチ回路を含む出力回路と、を有する。
【００３８】
これによって、小型、低消費電力、低コストのデータ線駆動回路を得ることができる。
【００３９】
（１６）本発明のデータ線駆動回路の一態様では、階調データ数の変換回路を、さらに有する。
【００４０】
これによって、例えば、液晶の電気光学特性に合わせて、柔軟なγ補正を無理なく行うことが可能となる。
【００４１】
（１７）本発明の液晶装置の駆動方法の一態様は、アクティブマトリクス型の複数の画素を有する液晶装置の駆動方法であって、複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに基づいて第１の階調データを生成し、前記下位ビットに基づいて第２の階調データを生成し、１画素に設けられる第１の液晶電極と第２の液晶電極の各々に、前記第１の階調電圧および前記第１の階調電圧とは逆極性の前記第２の階調電圧の各々を供給し、かつ、前記第１の液晶電極および前記第２の液晶電極の各々に、前記第１の階調電圧および前記第２の階調電圧を、周期的に交互に供給する。
【００４２】
これによって、一対の液晶電極の各々に、階調電圧を印加する新規な駆動方法が実現される。また、１対の液晶電極に供給する階調電圧の種類を、交互に周期的に入れ替えることによって、交流化が実現される。交流化に際しては、例えば、走査線方向に隣接する画素において、１対の液晶電極に供給する階調電圧の種類を逆にすることによって、フリッカの低減を図るといった応用も可能である。
【００４３】
本発明によれば、多階調表示を行う高精細液晶装置において、データ線駆動回路の構成を大幅に簡素化すると共に、データ線駆動回路に用いられるトランジスタの低耐圧化ならびにデータ線駆動回路の低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００４４】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４５】
（第１の実施形態）
（液晶装置の全体構成）
【００４６】
液晶装置は、液晶を介して対向配置される一対の基板を有し、一方の基板の液晶側の面には、ｘ方向に延在しｙ方向に並設される走査線ＧＬと、ｙ方向に延在しｘ方向に並設されるデータ線ＤＬとが形成されている。
【００４７】
各走査線ＧＬのそれぞれは、少なくともその一端側にて走査線駆動回路２０と接続され、この走査線駆動回路２０によって走査線駆動信号Ｇ（１）、Ｇ（２）、……、Ｇ（ｎ）が順次供給されるようになっている。
【００４８】
また、各データ線ＤＬのそれぞれは、少なくともその一端側にてデータ線駆動回路３０と接続され、このデータ線駆動回路３０によって、例えば、図中左側から画像信号Ｄａ（１）、Ｄｂ（２）、Ｄａ（２）、Ｄｂ（２）、……、Ｄａ（ｍ）、Ｄｂ（ｍ）が、各走査線駆動信号Ｇの供給のタイミングに合わせて供給されるようになっている。
【００４９】
互いに隣接する一対の走査線ＧＬと、画像信号Ｄａ、Ｄｂが供給されるデータ線ＤＬであって互いに隣接する一対のデータ線ＤＬとで囲まれた各領域を画素とし、これら画素の集合体を画素部１０として構成している。
【００５０】
従って、ｎ行ｍ列のマトリクス状の画素に対し、ｎ本の走査線ＧＬと、２ｍ本のデータ線ＤＬを有する構成となっている。
【００５１】
また、走査線駆動回路２０およびデータ線駆動回路３０のそれぞれには、タイミング制御回路５０から走査線駆動制御信号２１およびデータ線駆動制御信号３１が入力され、前記走査線駆動信号Ｇおよび画像信号Ｄａ、Ｄｂを出力するようになっている。なお、符号５１は電源や表示データなどの外部入力信号である。
【００５２】
（画素の構成）
図２は、図１の液晶装置の画素部における各画素の構成の一例を示す図である。各画素において、まず、その走査線ＧＬからの走査線駆動信号Ｇ（ｉ）（ｉ＝１、２、……）によってオン／オフが制御される一対の薄膜トランジスタ（ＴＦＴ：トランスファースイッチとしてのＮＭＯＳトランジスタ）１ａ、１ｂが配置されている。この薄膜トランジスタ１ａ、１ｂは各々ＭＩＳ（metal insulator semiconductor）型のトランジスタから構成され、それらのゲート電極が走査線ＧＬに接続されている。
【００５３】
また、薄膜トランジスタ１ａのゲート電極を除く各電極のうち一方の電極（便宜上ドレイン電極と称する場合がある）は画像信号Ｄａが供給されるデータ線ＤＬに接続され、薄膜トランジスタ１ｂのゲート電極を除く各電極のうち一方の電極（便宜上ドレイン電極と称する場合がある）は画像信号Ｄｂが供給されるデータ線ＤＬに接続されている。
【００５４】
すなわち、１画素には、一対のトランスファースイッチとしてのＴＦＴ（１ａ，１ｂ）が含まれている。一対のＴＦＴ（１ａ，１ｂ）の各々のゲートは共通の走査線ＧＬに接続され、各々のＴＦＴの一端は、一対のデータ線の各々（Ｄａ（１），Ｄｂ（１））に接続され、各々のＴＦＴの他端は、液晶（ＬＣ）の一対の画素電極（２ａ，２ｂ）の各々に接続されている。
【００５５】
画素電極２ａと画素電極２ｂの間には液晶ＬＣが存在し、その画素電極２ａと画素電極２ｂとの間の電圧差による電界によって液晶ＬＣの分子の配向が変化し、光透過率が変化する。
【００５６】
例えば、画素電極２ａには、階調画像データの上位ビットの画像データに対応する画像電圧が印加され、画素電極２ｂには、階調画像データの下位ビットの画像データに対応する画像電圧が印加される（この点は、後述する）。
【００５７】
一対の画素電極（２ａ，２ｂ）は、独立した２本のデータ線（一対のデータ線）によって駆動され、かつ、各電極に印加される階調電圧の極性は周期的に反転する必要がある。一対の液晶電極（２ａ，２ｂ）を交互に極性反転するための画素構造は、２つの電極（２ａ，２ｂ）が共に、一方の基板側に設けられる、いわいる横電界方式の液晶を用いると実現が容易となる（但し、これに限定されるものではない）。
【００５８】
横電界方式の液晶には、ＩＰＳ（イン・プレーン・スイッチング）方式の液晶が含まれる。また、ＦＦＳ（フリンジ・フィールド・スイッチング）方式の液晶は、漏れ電界方式あるいは斜め電界方式と呼ばれるが、横方向の電界を利用して液晶分子の配向を制御している点で、ＩＰＳ方式の液晶と共通している。したがって、本明細書では、横電界方式の液晶には、ＦＦＳ方式の液晶に含めて取り扱う。
【００５９】
(画素の駆動)
図３は、画素の駆動タイミングを示すタイミング図である。図３において、ＶＳＴはスタート信号である。ＶＣＫ１およびＶＣＫ２はクロック信号である。これらは走査線駆動制御信号２１に含まれる。
【００６０】
走査線駆動信号Ｇ（１）、Ｇ（２）、Ｇ（３）・・・はクロック信号ＶＣＫ１およびＶＣＫ２に同期して位相が順に変化する。また、スタート信号ＶＳＴの周期ごとに極性が切り替えられ、いわゆる交流化を図っている。
【００６１】
従って、例えば１行目の走査線駆動信号Ｇ（１）により駆動される１画素において、あるフレームでは、画像信号（階調電圧）Ｄａ、Ｄｂ（すなわち上位ビットの画像信号と下位ビットの画像信号）が各々、電極２ａ，２ｂに与えられているとすると、次のフレームでは、画像信号Ｄａ，Ｄｂが与えられる電極が入れ替えられる。これにより、焼き付き防止の効果が得られる。また、フィードスルーに起因する液晶への印加電圧の変動の影響を低減する効果もある（この点は、図１４を参照して後述する）。
【００６２】
また、例えば、ｍ行ｎ列目の画素では、画像信号Ｄａ、Ｄｂ（すなわち上位ビットの画像信号と下位ビットの画像信号）が各々、電極２ａ，２ｂに与えられているとすると、その隣の（ｍ＋１）行ｎ列目の画素では、画像信号Ｄａ、Ｄｂを各々、電極２ｂ，２ａに与えるのが望ましい。つまり、隣接する画素（ドット）毎に極性を反転させることによって、フリッカの低減を図ることができる。
【００６３】
また、同様に、１水平期間（１Ｈ）毎（つまり、１走査線毎）に画像信号Ｄａ（ｉ）、Ｄｂ（ｉ）を与える画素電極を入れ替える（液晶の極性を切り替える）のが望ましい。フリッカの低減を図るためである。
【００６４】
（画素の駆動の具体例）
図４（Ａ）、図４（Ｂ）は、一対の画素電極の各々に供給される、上位ビットおよび下位ビットに対応した階調電圧の各々（Ｖｄａ’（ｉ）ならびにＶｄｂ’（ｉ））の入出力特性（入力階調に対する階調電圧）を示す図である。
【００６５】
なお、以下の説明では、一対の画素電極の各々に供給される階調電圧の各々（Ｖｄａ’（ｉ）ならびにＶｄｂ’（ｉ））を、一対の書き込み電圧と記載する場合がある。
【００６６】
図４（Ａ）は正極性書き込み時の入出力特性を示し、図４（Ｂ）は負極性書き込み時の入出力特性を示す。一対の画素電極の各々に印加される、上位ビットおよび下位ビットに対応した階調電圧（Ｖｄａ’（ｉ）とＶｄｂ’（ｉ））の差分が、各画素の液晶（ＬＣ）に印加される電圧（ＶＬＣ）となる。上述のとおり、Ｖｄａ’（ｉ）とＶｄｂ’（ｉ）を、例えば、フレーム毎に入れ替える（印加する電極を切り替える）ことにより交流化が可能である。この交流化は、焼き付き防止の効果をもつだけでなく、フィードスルーによる影響の低減の効果をもつ。
【００６７】
図１４は、一対の書き込み電圧（Ｖｄａ’（ｉ）とＶｄｂ’（ｉ））の交流化による効果（フィードスルーによる影響低減の効果）を説明するための図である。フィードスルーとは、トランスファースイッチとしてのＭＯＳトランジスタのゲートをオン／オフすると、寄生容量を経由して電圧変化成分が液晶（ＬＣ）側に伝達され、液晶（ＬＣ）への印加電圧が変動する現象をいう。
【００６８】
図１４には、実際の駆動状態における画素電極２ａ、画素電極２ｂに印加される画像信号（Ｄａ（ｉ），Ｄｂ（ｉ））の電圧波形と、トランスファースイッチ（ＮＭＯＳトランジスタ）のゲート電圧（ＶＧａｔｅ）の電圧波形と、画素電極２ａならびに画素電極２ｂに印加される実質的な電圧の時間変化を示す電圧波形（Ｖ（２ａ），Ｖ（２ｂ））と、が示される。Ｖ（２ａ），Ｖ（２ｂ）は、図中、太線で示されている。
【００６９】
図１４において、太線の矢印で示されるＶＬＣが、液晶の両端に印加される電圧（液晶の駆動電圧）ＶＬＣである。ここで注目すべきは、期間Ｔ１（正極性書込み期間）と期間Ｔ２（負極性書込み期間）とでは、ＶＬＣの矢印の向きが逆になっていることである。
【００７０】
図示されるように、トランスファースイッチ（ＮＭＯＳトランジスタ１ａ，１ｂ）のゲートがオンレベルからオフレベルに変化するタイミングにおいて、フィードスルーによって、画素電極２ａならびに画素電極２ｂに印加される実質的な電圧（Ｖ（２ａ），Ｖ（２ｂ））が瞬時的に変動するが、正極性書込み期間（Ｔ１）と負極性書込み期間（Ｔ２）においてほぼ同量の変動が生じるため、フィードスルーの影響は、時間軸上で相殺される。このように、一対の画素電極２ａ，２ｂに与える画像信号（Ｄａ（ｉ），Ｄｂ（ｉ））を、例えば１フレーム毎に入れ替える（極性反転する）ことによって、より効果的に表示の劣化を防止することができる。
【００７１】
（データ線駆動回路の内部構成の一例（６４階調を実現する場合））
次に、データ線駆動回路３０の内部構成について説明する。図５は、データ線駆動回路（データ線駆動ＩＣ）の構成を示すブロック図である。
【００７２】
図示されるように、データ線駆動回路（データ線駆動ＩＣ）３０は、制御回路９と、２個の階調電圧生成回路（２１ａ，２１ｂ）と、データバスからの各色（ＲＧＢ）の各画像データをラッチする入力レジスタ２４と、各色の画像データを一時的に蓄積するストレージレジスタ２５と、レベルシフタ２６と、出力回路２７と、を有している。
【００７３】
制御回路９は、入力される同期信号（Ｖｓｙｎｃ，Ｈｓｙｎｃならびにイネーブル信号ＥＮＡ）ならびに動作クロック（ＣＬＫ）に基づいて、制御信号を生成し、その制御信号によって各部の動作タイミングを制御する。
【００７４】
入力レジスタ２４は、動作クロック（ＣＬＫ）に同期して、各色毎の６ビットの画像データを、出力本数分だけ取り込む。
【００７５】
ストレージレジスタ２５は、同じく動作クロック（ＣＬＫ）に同期して、入力レジスタ２４からの画像データをパラレルにラッチする。
【００７６】
ストレージレジスタ２５にラッチされた画像データは、レベルシフタ２６によってレベルシフトされた後、出力回路２７に与えられる。
【００７７】
階調電圧生成回路（２１ａ，２１ｂ）の各々は、３値の基準電源電圧（Ｖｒｅｆ１，Ｖｒｅｆ２，ｖｒｅｆ３）に基づいて６４階調分の階調電圧を生成する。階調電圧生成回路２１ａは、画像データの上位ビットに対応した階調電圧を生成する。階調電圧生成回路２１ｂは、画像データの下位ビットに対応した階調電圧を生成する。なお、以下の説明では、「階調電圧」のことを、「階調電圧」という場合もある。
【００７８】
階調電圧生成回路（２１ａ，２１ｂ）にて生成された、上位ビットならびに下位ビットに対応した階調電圧の各々は、電圧バス（２８ａ，２８ｂ）を経由して出力回路２７に与えられる。
【００７９】
出力回路２７は、各色（ＲＧＢ）用の一対の画像信号Ｄａ（ｉ），Ｄｂ（ｉ）（すなわち、Ｄａ（１）〜Ｄａ（ｍ），Ｄｂ（１）〜Ｄｂ（ｍ））を生成し、データ線（ＤＬ）に向けて出力する。
【００８０】
図５のデータ線駆動回路３０の特徴は、データ線（ＤＬ）に向けて出力される画像信号（階調電圧）が、一対のデータ線に対応してＤａ（ｉ）、Ｄｂ（ｉ）の２系統となっていることであり、また、これに対応して、２系統の階調電圧生成回路（２１ａ，２１ｂ）が設けられていることである。
【００８１】
図６は、液晶の電気光学特性の一例を示す図である。図５のデータ線ドライバ９は、図６に示す電気光学特性を有する液晶を使用して６４階調を実現する。
【００８２】
図示されるように、図６の液晶は、駆動電圧（ＶＬＣ）に対して光透過率がリニア（理想的な線形）に変化する領域（液晶駆動電圧Ｖｏｆｆ〜Ｖｏｎに対応した領域）をもつものとする。実際の液晶は、このような理想的な線形の電気光学特性をもたないが、ここでは、本発明の液晶の原理的な動作をわかりやすく説明するために、図６のような電気光学的特性をもつ液晶を想定するものである。
【００８３】
図５のデータ線ドライバ３０は、図６の液晶のリニア領域（液晶駆動電圧Ｖｏｆｆ〜Ｖｏｎに対応した領域）を使用して、６４階調を表現するものとする。
【００８４】
（ビット分割液晶駆動方式の原理）
６４階調を実現するためには、単純に考えれば、６４個の階調電圧が必要となるが、本発明では、液晶（ＬＣ）の両極に、上位ビットに対応した階調画像信号と、下位ビットの階調画像信号を同時に印加し、両電極の電圧の差分によって液晶（ＬＣ）を駆動する。
【００８５】
ビット分割は、以下のように行う。すなわち、６４（２の６乗）階調を表現するためには、６ビット幅の画像データが必要である。そこで、ここでは、上位３ビットと下位３ビットに分割する（特に限定されるものではない）。
【００８６】
上位ビットならびに下位ビットは共に３ビットであり、よって、上位ビットならびに下位ビットの各々に対応して、８個の基準電圧（階調電圧）を準備すればよいことになり、合計で１６個の基準電圧を用意すればよいことになる。よって、基準電圧数を、従来の６４個に比べて１／４とすることができる。
【００８７】
そして、第１の基準電圧群から１つを選択し、第２の基準電圧群から１つを選択し、両者の差分をとれば、６４種類の階調を自在に表現できる。
【００８８】
ここで、第１の基準電圧群から選択される電圧がＤａ（ｉ）であり、第２の基準電圧群から選択される電圧がＤｂ（ｉ）である。
【００８９】
液晶（ＬＣ）の一方の電極２ａに、例えば、Ｄａ（ｉ）が印加されるとすると、他方の電極２ｂには、Ｄｂ（ｉ）が印加される。これによって、液晶（ＬＣ）には、階調電圧（Ｄａ（ｉ）−Ｄｂ（ｉ））が印加されたことになり、したがって、所望の階調の透過率が実現される。
【００９０】
（階調駆動電圧生成回路の内部構成例）
本発明では、上位ビットに対応した階調電圧と下位ビットに対応した階調電圧を、各々区別して生成する必要がある。
【００９１】
図７は、上位ビットに対応した階調電圧を生成する、上位ビット用の階調電圧生成回路の構成の一例（ラダー抵抗を用いる例）を示す回路図である。図８は、下位ビットに対応した階調電圧を生成する、下位ビット用の階調電圧生成回路の構成の一例（ラダー抵抗を用いる例）を示す回路図である。
【００９２】
図示されるように、上位ビット用階調電圧生成回路２１ａおよび下位ビット用階調電圧生成回路２１ｂは、基準電圧間に複数の抵抗を直列に接続した構成のラダー抵抗を有し、このラダー抵抗の各分圧点から各分圧電圧を引き出すことによって、必要な階調電圧を生成している。したがって、回路構成の簡素化、複数の階調電圧の高速かつ効率的な生成が可能である。
【００９３】
なお、生成された複数の階調電圧の中から一つがスイッチ回路によって選択される。スイッチ回路としてアナログスイッチ等を用いれば、所望のレベルの階調電圧を高速かつ正確に選択することができる（この点は後述する）。
【００９４】
図６のＶｏｎとＶｏｆｆで示したリニアにみなせる区間を使って６４階調を表現するために、図７の上位ビット用階調電圧生成回路２１ａでは、２つの基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）間を７（＝２３−１）個の分圧抵抗Ｒ１を用いて７等分し、これによって、等電位間隔の８レベルの階調電圧（ＶＨ０〜ＶＨ７）を生成する。
【００９５】
図７の回路においては、階調電圧ＶＨ０として基準電圧Ｖｒｅｆ２をそのまま使用できるため、階調電圧１個分はすでに確保されていることになり、よって、Ｖｒｅｆ１とＶｒｅｆ２との間を（２３−１）分割すればよいことになる。
【００９６】
一方、図８に示す下位ビット用階調電圧生成回路２１ｂでは、ｖｒｅｆ３を８（＝２３）個の分圧抵抗を用いて分割している。なお、図８では、接地されている分圧抵抗はＲ３となっており、他の分圧抵抗はＲ２となっている。これによって、等電位間隔の８レベルの階調電圧（ＶＬ０〜ＶＬ７）が生成される。
【００９７】
図７および図８の階調電圧生成回路の構成は一例であり、この構成に限定されるものではなく、種々、変形や応用が可能である。
【００９８】
ここで、ｖｒｅｆ３は、図７の上位ビット用階調電圧（ＶＨ０〜ＶＨ７）の隣接する階調電圧の電圧値の差分（ＶＨｐ−ＶＨｐ−１：ｐは１〜７のいずれか）に相当する電圧である。
【００９９】
よって、図８の階調電圧生成回路２１ｂは、２つの基準電圧（Ｖｒｅｆ１とＶｒｅｆ２）間を５６（７×８）等分した、等電位間隔の、下位ビット用階調電圧（ＶＬ０〜ＶＬ７）を生成している。
【０１００】
したがって、下位ビット用階調電圧（ＶＬ０〜ＶＬ７）において、隣接する階調電圧の電圧値の差分（ＶＬｓ−ＶＬｓ−１：ｓは１〜７のいずれか）は、{ＶＨｐ−ＶＨｐ−１}／８（＝２３）＝（Ｖｒｅｆ１−Ｖｒｅｆ２）／５６という関係式が成立する。
【０１０１】
図６のリニアとみなせるＶｏｎ−Ｖｏｆｆ区間を用いて６４階調を実現するためには、以下の２つの式を満たすように、各基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３を設定すればよいことになる。
（Ｖｒｅｆ１−Ｖｒｅｆ２）＝８／９（Ｖｏｎ−Ｖｏｆｆ）
（Ｖｒｅｆ２−Ｖｒｅｆ３）＝Ｖｏｆｆ
【０１０２】
なお、図７および図８において、ＡＦ（１）〜ＡＦ（３）は、各基準電源電圧（Ｖｒｅｆ１〜Ｖｒｅｆ３）を与えるためのバッファである。また、ＢＦ０〜ＢＦ６ならびにＫＦ０〜ＫＦ６は、ラダー抵抗か得られる分圧電圧の各々を出力するためのバッファである。これらのバッファは、電流駆動能力が不要のときは、設けなくてもよい。
【０１０３】
図７および図８の各階調電圧生成回路（２１ａ，２１ｂ）を用いて階調を表現する場合の、階調電圧の選択例をあげると、次のようになる。
１／６４階調：ＶＨ０およびＶＬ０
２／６４階調：ＶＨ０およびＶＬ１
・
・
７／６４階調：ＶＨ０およびＶＬ７
８／６４階調：ＶＨ１およびＶＬ０
９／６４階調：ＶＨ１およびＶＬ１
【０１０４】
（出力回路の内部構成）
図９は、データ線駆動回路に設けられる出力回路の、１画素に対応する部分の回路構成を示す回路図である。
【０１０５】
図示されるように、データ線駆動回路３０に設けられる出力回路２７は、第１群の階調電圧（ＶＨ０〜ＶＨ７；Ｄａ（ｉ））の中から一つを選択して出力し、また、第２群の階調電圧（ＶＬ７〜ＶＬ０；Ｄｂ（ｉ））の中から一つを選択して出力する。
【０１０６】
図９に示されるように、ラインＬ０〜Ｌ７の各々には、第１群の階調電圧（ＶＨ０〜ＶＨ７；Ｄａ（ｉ））が印加され、ラインＬ１０〜Ｌ１７の各々には、第１群の階調電圧（ＶＬ７〜ＶＬ０；Ｄｂ（ｉ））が印加される。
【０１０７】
第１群の階調電圧（ＶＨ０〜ＶＨ７；Ｄａ（ｉ））の中から一つを選択するためにスイッチＳＷ１（単位スイッチＳ０〜Ｓ７をもつ）が設けられる。各単位スイッチＳ０〜Ｓ７は、制御回路９からの切替制御信号Ｑ０〜Ｑ７によって適宜、切り替えられる。
【０１０８】
また、第２群の階調電圧（ＶＬ７〜ＶＬ０；Ｄｂ（ｉ））の中から一つを選択するためにスイッチＳＷ２（単位スイッチＳＴ７〜ＳＴ０をもつ）が設けられる。各単位スイッチＳＴ７〜ＳＴ０は、制御回路９からの切替制御信号Ｊ７〜Ｊ０によって適宜、切り替えられる。
【０１０９】
スイッチＳＷ１によって選択された第１群の階調電圧（ＶＨ０〜ＶＨ７）のうちの一つは、出力バッファＡＳ１（省略可能）に与えられる。また、スイッチＳＷ２によって選択された第２群の階調電圧（ＶＬ７〜ＶＬ０）のうちの一つは、出力バッファＡＳ２（省略可能）に与えられる。
【０１１０】
各出力バッファ（ＡＳ１，ＡＳ２）の出力端には、出力経路切替用のスイッチＳＷ３ならびにスイッチＳＷ４が接続されている。
【０１１１】
上述のとおり、例えば１フレーム期間（１Ｖ期間）毎に、１画素の電極２ａ，２ｂに与える階調電圧（Ｄａ（ｉ），Ｄｂ（ｉ））を入れ替えて、焼付き防止とフィードスルーの影響軽減（図１４参照）を図るのが望ましい。この階調電圧の入れ替えを実現するために、スイッチＳＷ３とスイッチＳＷ４が設けられている。
【０１１２】
スイッチＳＷ３において、スイッチを端子ａに接続するか端子ｂに接続するかは、制御回路９からの極性切替信号（Ｍ）によって制御される。同様に、スイッチＳＷ４において、スイッチを端子ａに接続するか端子ｂに接続するかは、制御回路９からの極性切替信号（Ｍ）によって制御される。これによって、出力バッファ（ＡＳ１，ＡＳ２）の各出力信号を、スイッチＳＷ３およびスイッチＳＷ４のどちらを経由して出力するかを、任意に切り替えることができる。このようにして、１画素の電極２ａ，２ｂに供給するための階調電圧Ｄａ（ｉ），Ｄｂ（ｉ）（あるいはＤｂ（ｉ），Ｄａ（ｉ））が、一対のデータ線ＤＬに向けて出力される。
【０１１３】
なお、出力バッファ（ＡＳ１，ＡＳ２）は、スイッチＳＷ３およびスイッチＳＷ４の後に設けてもよく、また、電流駆動能力が不要であれば省略することもできる。
【０１１４】
また、上述のとおり、隣接する画素間では、フリッカを低減するために、Ｄａ（ｉ）およびＤｂ（ｉ）と、出力バッファＡＳ１および出力バッファＡＳ２との関係を、互いに逆にするのが望ましい。
【０１１５】
このように、図９の構成では、１画素あたり、単位スイッチが合計で１８個（Ｓ０〜Ｓ７の８個、ＳＴ０〜ＳＴ７の８個、ＳＷ３とＳＷ４の２個）が使用される。また、１画素あたり、２個の出力バッファ（ＡＳ１，ＡＳ２）が使用される（但し、省略可能の場合がある）。
【０１１６】
図５のデータ線駆動回路（データ線駆動ＩＣ）３０では、その長辺に沿ってＶＨ７〜ＶＨ０、ＶＬ７〜ＶＬ０の合計１６本の電圧バスが配線され、１８×ｍ（ｍは走査線方向の画素の数）個のスイッチと、２×ｍ個の出力バッファ(省略可能)と、が設けられることになる。
【０１１７】
同様の構成を従来の方法でとるためには、６４本の電圧バスと、６４×ｍ個のスイッチと、ｍ個の出力バッファとが必要である。したがって、本実施形態によれば、データ線ドライバの大幅な簡素化を実現することができる。
【０１１８】
また、下位ビットを担当する階調電圧発生回路２１ｂでは、下位ビットに対応する階調電圧のレンジが小さいことから、基準電圧電源Ｖｒｅｆ３は、上位ビットを担当する階調電圧発生回路２１ａの基準電源電圧Ｖｒｅｆ１よりも低く設定することができる。
【０１１９】
つまり、Ｖｒｅｆ１＞Ｖｒｅｆ３となって、ｖｒｅｆ３が低電圧であるため、階調電圧生成回路２１ｂ内の出力バッファ（図８のＡＦ（３））を構成するトランジスタを低耐圧トランジスタで構成することができる。よって、トランジスタサイズの縮小（ＩＣの占有面積の削減）が可能である。
【０１２０】
また、出力バッファＡＦ（３）の電源電圧を低電圧化することができることから、消費電力の削減も実現される。
【０１２１】
また、図９のスイッチＳＷ２（ＳＴ０〜ＳＴ７）を構成するトランジスタと、出力バッファＡＳ２と、を低耐圧トランジスタで構成することができる。よって、トランジスタサイズの縮小（ＩＣの占有面積の削減）が可能である。
【０１２２】
また、出力バッファＡＳ２の電源電圧を低電圧化することができる。よって、消費電力の削減も実現される。
【０１２３】
（第２の実施形態）
本実施形態では、複数ビットの階調データを上位ビットと下位ビットに分割し、上位と下位の各々に対応した複数の階調電圧を生成する場合の態様について、具体的に考察する。
【０１２４】
（ビット分割についての考察）
以下、階調データの総ビット数が偶数の場合と、奇数の場合とに分けて考察する。
【０１２５】
（１）階調データの総ビット数が偶数（すなわち、２ｋビット（ｋは１以上の自然数））の場合
上位ビットと下位ビットの分割の方法は種々あり、下記方法に限定されるものではないが、２ｋビット（ｋは１以上の自然数）の階調データであれば、ｋビットずつに等分するのが最も効率的である。上位ビットによって決まる階調電圧数と、下位ビットによって決まる階調電圧数が等しくなり、シンメトリーな回路構成を実現し易い。また、複数の階調電圧の中から一つを選択するためのスイッチの数も、上位用／下位用が同数となり、シンメトリーな回路構成となり、最もコンパクトなレイアウトを実現し易くなる。
【０１２６】
すなわち、上位ビットを担当する階調電圧生成回路２１ａと、下位ビットを担当する階調電圧生成回路２１ｂは同等の回路で構成できる。また、出力回路２７に設けられる、複数の階調電圧の中から一つを選択するための単位スイッチ（Ｓ０〜Ｓ７，ＳＴ０〜ＳＴ７）の数も、上位用／下位用が同数となり、シンメトリーな回路構成となり、最もコンパクトなレイアウトを実現し易くなる。
【０１２７】
また、上述のとおり、データ線駆動回路３０では、１画素あたり、｛２ｋ×２＋２）個のスイッチと、２個の出力バッファ（省略可能）が設けられることになる。スイッチ数は、従来方式に比べて格段に少なくなる。
【０１２８】
例えば、上述の例のように、６４（２の６乗）階調を実現する場合、６ビットを等分に分割する（つまり、３ビットずつに分割する）。下位ビットが担当するのは、８（２の３乗）階調分のレンジであり、上位ビットが担当するのは、５６（６４−８）階調分のレンジである。
【０１２９】
下位ビットが担当する８階調分のレンジはさらに細かく８（＝２ｋ）分割され、細かく分割された各階調に対応する８つの電圧が、下位ビットを担当する階調電圧生成回路２１ｂが出力する階調電圧となる。
【０１３０】
上位ビットが担当する５６階調分のレンジは、７（＝２ｋ−１）分割されて８レベルの階調電圧（上位ビットを担当する階調電圧生成回路２１ａが出力する階調電圧）が得られる。
【０１３１】
以上をより一般化すると、以下のようになる。必要な階調数を（Ｚ２）とすると、階調数のルートをとってＺを求める。このＺが下位ビットの階調レンジであり、上位ビットの階調レンジは、（Ｚ２−Ｚ）となる。下位ビットの階調レンジは、さらにＺ分割され、これによって、下位ビットを担当する階調電圧生成回路２１ｂが出力するＺ個の階調電圧（基準電圧）が決まる。また、上位ビットの階調レンジは、（Ｚ−１）分割され、これによって、上位ビットを担当する階調電圧生成回路２１ａが出力するＺ個の階調電圧が決まる。
【０１３２】
以上の説明をまとめると、以下のようになる。
【０１３３】
階調データの総ビット数が偶数（すなわち、２ｋビット（ｋは１以上の自然数））の場合において、等ビット分割（ｋビットずつに分割する方式）を採用する場合には、図１のデータ線駆動回路３０は、ｋビットの上位ビットで定まる階調レンジに相当する電圧を（２ｋ−１）分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ-1；Ｄａ（ｉ））を生成する。
【０１３４】
また、上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を生成する。
【０１３５】
また、データ線駆動回路３０は、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（Ｓ０〜Ｓ２ｋ−１）のうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））を、第１のデータ線または第２のデータ線に供給する。
【０１３６】
また、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））の各々に対応して設けられたスイッチ（ＳＴ０〜ＳＴ２ｋ−１）のうちの一つを選択的にオンさせて、選択された下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を、第２のデータ線または第１のデータ線に供給する。
【０１３７】
（２）階調データの総ビット数が奇数ビット（（２ｋ―１）ビット）である場合
この場合にも、ビット分割の方法は種々あり、下記方法に限定されるものではないが、以下の分割方式を採用するのが好ましい。
【０１３８】
すなわち、例えば、ｋビットの上位ビットと、（ｋ−１）ビットの下位ビットに分割するのが好ましい。また、（ｋ−１）ビットの上位ビットと、ｋビットの下位ビットに分割するのが好ましい。
【０１３９】
上位と下位の各ビット数が最も近くなるように分割することによって、上位および下位の各々の選択用スイッチ数を最も少なくでき、スイッチ数の差も最小化されるため、各スイッチを密に配置し易くなり、レイアウト上有利である。
【０１４０】
すなわち、上位ｋビット、下位（ｋ−１）ビットに分割する場合には、データ線駆動回路３０は、ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ-1；Ｄａ（ｉ））を生成する。
【０１４１】
また、上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、下位ビットに対応した階調電圧ＶＬｓ（ｓは１から２（ｋ−１）−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１）}／２（ｋ−１）なる電圧関係が成立する等電圧間隔の、２（ｋ−１）個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２（ｋ−１）−１；Ｄｂ（ｉ））を生成する。
【０１４２】
そして、２ｋ個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（Ｓ０〜Ｓ２ｋ−１）のうちの一つを選択的にオンさせて、選択された上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２ｋ−１；Ｄａ（ｉ））を、第１のデータ線または第２のデータ線に供給し、２（ｋ−１）個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２（ｋ−１）−１）；Ｄｂ（ｉ））の各々に対応して設けられたスイッチ（ＳＴ０〜ＳＴ２（ｋ−１）−１））のうちの一つを選択的にオンさせて、選択された下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２（ｋ−１）−１；Ｄｂ（ｉ））を、第２のデータ線または第１のデータ線に供給する。
【０１４３】
同様に、上位（ｋ−１）ビット、下位ｋビットに分割する場合には、データ線駆動回路３０は、ｋ−１ビットの上位ビットで定まる階調レンジに相当する電圧を２（ｋ−１）−１分割することによって、等電圧間隔の、２（ｋ−１）−１個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２（ｋ−１）−１；Ｄａ（ｉ））を生成する。
【０１４４】
また、上位ビットに対応した階調電圧をＶＨｐ（ｐは１から{２（ｋ−１）−１}までの整数）とし、ｋビットの下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を生成する。
【０１４５】
そして、２（ｋ−１）個の、上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２（ｋ−１）−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（Ｓ０〜Ｓ２（ｋ−１）−１）のうちの一つを選択的にオンさせて、選択された上位ビットに対応した階調電圧（ＶＨ０〜ＶＨ２（ｋ−１）−１；Ｄａ（ｉ））を、第１のデータ線または第２のデータ線に供給する。
【０１４６】
また、２ｋ個の、下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄａ（ｉ））の各々に対応して設けられたスイッチ（ＳＴ０〜ＳＴ２ｋ−１）のうちの一つを選択的にオンさせて、選択された下位ビットに対応した階調電圧（ＶＬ０〜ＶＬ２ｋ−１；Ｄｂ（ｉ））を、第２のデータ線または第１のデータ線に供給する。
【０１４７】
（第３の実施形態）
第１の実施形態では、液晶が理想的なリニア（線形）特性を有しているものとして説明したが、実際には、液晶の電気光学特性はリニアとはなりにくい。
【０１４８】
また、実際には何種類かのγカーブ（γ補正特性）を切り替えて使用するのが一般的である。あるいは、同一のデータ線駆動回路を、電気光学特性の異なる何種類かの液晶に共通に使用し、実際の使用に際して、データ線駆動回路の特性を微調整して使用することも多い。
【０１４９】
また、階調数も６４階調でなく、例えば２５６階調が要求される場合もある。あるいは、ＲＧＢの色毎に電気光学特性が異なるため、各色毎に異なる電位レベルを使う場合もあり得る。
【０１５０】
このような場合に、従来方法（必要な階調数に対応した階調電圧とスイッチを用意し、いずれかのスイッチをオンさせて階調電圧の中から１つを選択する方式）を採用した場合には、液晶を１種類に限ったとしても、例えば、２５６×３（ＲＧＢ）×（γの種類の数）の電圧バスと、２５６×ｍ×（γの種類の数）個のスイッチと、が必要となり、データ線駆動回路３０の回路規模は膨大なものとなり、現実には実現するのは困難である。
【０１５１】
フレームレートコントロール（ＦＲＣ：液晶ディスプレイにおいて、実際よりも多くの色数を表現する方法）を採用することも考えられるが、６０ｆｐｓ程度の高速な動画には対応できない。
【０１５２】
このような場合でも、本発明を適用することによって、比較的容易に対応することができる。すなわち、本発明によれば、階調数を多くしてもデータ線駆動回路の構成は現実的なレベルに収めることができる。
【０１５３】
よって、液晶の微妙な非線形の特性に対応できるように、例えば、ルックアップテーブルを用いて階調数の変換（階調数の増加）を行ったとしても、データ線駆動回路３０の規模はそれほど大きくならない。
【０１５４】
以下の説明では、図１０のような、非線形の電気光学特性をもつ液晶を想定する。図１０のような非線形の電気光学特性に対応するためには、データ線駆動回路３０における出力電圧と表示階調データとの関係を、図１３に示すような、液晶とは逆の特性をもつように設定する必要がある。
【０１５５】
図１１は、本発明の第３の実施形態にかかるアクティブマトリクス型液晶装置の、データ線駆動回路の構成を示すブロック図である。図１１において、前掲の図面と共通する部分には同じ参照符号を付してある。図１１のデータ線駆動回路３０では、図５の構成に加えて、ＲＧＢの各色に対応したルックアップテーブルとデコーダ（ＤＥＲ）が追加されている。
【０１５６】
図１１の液晶装置では、上述のような高度な要求に対応するために、本実施形態では、現実の表示階調数（２６４とする）を、例えば４倍（＝１０２４）の階調数に変換する。
【０１５７】
例えば、図１２に示すようなルックアップテーブル（このテーブルでは、図１０の液晶の電気光学特性とは逆のγ特性を得ることができるようにデータが調整されている）により、ＲＧＢの各色に関して、２５６階調の画像データを、１０２４レベルにマッピングする。
【０１５８】
そして、上述のとおり、上位ビットを担当する階調電圧生成回路２１ａと、下位ビットを担当する階調電圧生成回路２１ｂによって、実質的に１０２４階調に対応する階調電圧（等間隔の電位レベルをもつ）を個別に生成し、各階調電圧を、各画素の画素電極２ａ，２ｂの各々に印加し、各電極に印加される電圧の差分（つまり、上位ビットと下位ビットに対応する階調電圧の差電圧）によって、所望の階調表示を実現する。
【０１５９】
以下、図１１の液晶装置における、ビット分割について具体的に考察する。階調変換後の階調数は１０２４（２の１０乗）であり、１０ビットの画像データとなる。よって、上位ビットと下位ビットに等分し、５ビットずつの画像データとする。
【０１６０】
下位ビットは、３２（＝２の５乗）階調分のレンジを担当し、上位ビットは、９９２（＝１０２４−３２）分の階調レンジを担当する。
【０１６１】
上位ビットを担当する階調電圧生成回路２１ａは、９９２階調分のレンジに相当する電源電圧を、３１（＝３２−１）分割して、３２個の上位ビット用の階調電圧を生成する。また、下位ビットを担当する階調電圧生成回路２１ｂは、３２階調分のレンジに対応する電圧を３２分割して、３２個の階調電圧を生成する。
【０１６２】
レベルシフタ２６では、１画素あたり、６４個（＝３２×２）のレベルシフト回路を設ければよく、１走査線に接続される画素をｍ個とすれば、レベルシフト回路の数は、（６４×ｍ）個となる。
【０１６３】
また、出力回路２７における１画素あたりのスイッチ数は、６６個（３２×２＋２）となり、１走査線に接続される画素をｍ個とすれば、全体のスイッチ数は、（６６×ｍ）個となる。
【０１６４】
従来方式の液晶装置の構成を図１５に示す。図１５の従来の液晶装置では、１０２４本の電圧バスと、１０２４×ｍ個のスイッチと、２５６ビット×１０ビットの３系統のルックアップテーブルと、１０２４×ｍ個のレベルシフタと、が必要となり、非常に大規模な回路が必要となる。
【０１６５】
図１１の本発明の液晶装置の場合、データ線駆動回路３０は、６４本の電圧バスと、６６×ｍ個のスイッチと、２５６×１０ビット構成の３系統のルックアップテーブルと、６４×ｍ個のレベルシフタと、で構成することができる。よって、大幅な簡略化が可能となる。
【０１６６】
なお、本実施形態では、デコーダ（ＤＥＲ）をストレージレジスタ２５とレベルシフタ２６との間に設けたが、これに限定されるものではなく、入力レジスタ２４とストレージレジスタ２５との間、あるいはレベルシフタ２６と出力回路２７との間に設けてもよい。
【０１６７】
なお、フィードスルーのキャンセルが不十分な場合、先ほどのデコーダの手前に加算器を設け、極性に応じた値を加算、あるいは加算しないことにより、極性差の補正が可能である。
【０１６８】
（第４の実施形態）
本実施形態では、本発明のアクティブマトリクス型液晶装置（電気光学装置）を搭載した電子機器の例について説明する。
【０１６９】
（プロジェクタ）
まず、本発明の電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１６は、本発明の電気光学装置（反射型液晶装置）を搭載したプロジェクタの全体構成を示す図である。
【０１７０】
図示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向が略々揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射される。
【０１７１】
偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液電気光学装置１００Ｒによって変調される。
【０１７２】
一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。
【０１７３】
このようにして、電気光学装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射されることとなる。なお、電気光学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。
【０１７４】
本発明では、液晶装置の構成の簡素化、小型化、低消費電力化、低コスト化が図られているため、図１６のプロジェクタも同様の利点を享受し得るという利点があり、例えば、ホームシアター用のプロジェクタとして有用である。なお、上述の例では反射型の液晶装置ならびに透過型表示の液晶装置のいずれを用いたプロジェクタであってもよい。
【０１７５】
（モバイル型コンピュータ）
次に、本発明の液晶装置（電気光学装置）を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１７は、本発明の電気光学機器を搭載したパーソナルコンピュータの構成を示す斜視図である。
【０１７６】
図１７において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１１８において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。
【０１７７】
本発明の液晶装置は、構成の簡素化、小型化、低消費電力化、低コスト化が図られているため、図１７のモバイルコンピュータも同様の利点を享受し得るという利点がある。低消費電力性に優れるため、バッテリを長寿命化することができるという利点もある。
【０１７８】
（携帯端末）
図１８は、本発明の液晶装置を搭載した携帯端末（ここでは、携帯電話端末とする）の構成を示す斜視図である。
【０１７９】
同図において、携帯電話１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６と共に、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも、電気光学装置１００が反射直視型として用いられることになるので、画素電極１１８に凹凸が形成される構成が望ましい。
【０１８０】
本発明の液晶装置は、構成の簡素化、小型化、低消費電力化、低コスト化が図られているため、図１８の携帯端末も同様の利点を享受し得るという利点がある。低消費電力性に優れるため、携帯端末のバッテリを長寿命化することができるという利点もある。
【０１８１】
なお、本発明は、その他の電子機器（例えば、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等）にも適用が可能である。本発明によって、高精細な表示（多階調表示）が可能なコンパクトかつローコストの液晶装置を得ることができる。
【０１８２】
このように、本発明によれば、階調データを上位ビットと下位ビットに分割し、２本のデータ線の差分として画素電極に印加することにより、大幅に必要電位レベル（階調電圧）数を削減でき、データ線駆動回路の構成を簡略化することができる。
【０１８３】
また、下位ビット側の階調電圧の変化レンジ（ダイナミックレンジ）は小さいため、下位ビット側の階調電圧の生成に関係する回路には、低耐圧の素子を利用可能であり、かつその回路は低い電源電圧で動作可能となる。したがって、データ線駆動回路（ならびに液晶装置）の小型化、低消費電力化、低コスト化を実現できる。
【０１８４】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０１８５】
本発明は、データ線駆動回路を簡素化して、データ線駆動ＩＣのチップ面積の削減と消費電力化を実現するという効果を奏し、したがって、小型、軽量、低コスト性が要求される携帯端末等の用途に最も適している。また、本発明の技術的思想は、他の電気光学装置にも応用することができる。
【０１８６】
このように、本発明は、液晶装置、液晶装置の駆動回路、液晶装置の駆動方法および電子機器として好適である。
【図面の簡単な説明】
【０１８７】
【図１】本発明のアクティブマトリクス型液晶装置の一例の全体構成を示す図
【図２】図１の液晶装置の画素部における各画素の構成の一例を示す図
【図３】画素の駆動タイミングを示すタイミング図
【図４】図４（Ａ）、図４（Ｂ）は、一対の画素電極の各々に供給される階調電圧の各々の入出力特性（入力階調に対する階調電圧）を示す図
【図５】第１の実施形態におけるデータ線駆動回路（データ線駆動ＩＣ）の構成を示すブロック図
【図６】液晶の電気光学特性の一例（線形領域をもつ特性）を示す図
【図７】上位ビットを担当する階調電圧生成回路の基本的な構成を示す回路図
【図８】下位ビットを担当する階調電圧生成回路の基本的な構成を示す回路図
【図９】データ線駆動回路に設けられる出力回路の内部構成を示す回路図
【図１０】液晶の電気光学的特性の他の例（線形領域を有さない例）を示す図
【図１１】第３の実施形態におけるデータ線駆動回路（データ線駆動ＩＣ）の構成を示すブロック図
【図１２】γ補正用のルックアップテーブルの内容の一例を示す図
【図１３】表示階調と出力電圧レベルとの関係を示す図
【図１４】本発明の液晶駆動方式において、交流化によってフィードスルーをキャンセルできることを説明するための図
【図１５】１０２４階調を実現する場合の、従来の液晶装置の構成例を示すブロック図
【図１６】本発明の液晶装置を搭載したプロジェクタの全体構成を示す図
【図１７】本発明の液晶装置を搭載したパーソナルコンピュータの構成を示す斜視図
【図１８】本発明の液晶装置を搭載した携帯端末の構成を示斜視図
【符号の説明】
【０１８８】
１ａ，１ｂ １画素に設けられた一対のトランスファースイッチ（ＮＭＯＳＴＦＴ）
２ａ，２ｂ １画素における液晶の一対の電極 ＬＣ 液晶 １０ 画素部
２０ 走査線駆動回路 ２１ａ 上位ビットを担当する階調電圧生成回路
２１ｂ 下位ビットを担当する階調電圧生成回路 ３０ データ線駆動回路
４０ アクティブマトリクス型液晶装置 ５０ タイミング制御回路
【特許請求の範囲】
【請求項１】
ｎ行ｍ列（ｎおよびｍは２以上の自然数）のマトリクス状に配置された複数の画素と、
ｎ本の走査線と、
前記複数の画素の１列毎に、対をなす第１のデータ線および第２のデータ線が設けられてなる２ｍ本のデータ線と、
複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに対応した第１の階調電圧を生成し、前記下位ビットに対応した第２の階調電圧を生成するデータ線駆動回路と、
を有し、
前記複数の画素の各々は、
共通の前記走査線によってオン／オフが制御される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子を経由して前記第１のデータ線から前記第１または第２の階調電圧が供給される第１の画素電極と、前記第２のスイッチング素子を経由して前記第２のデータ線から前記第２または第１の階調電圧が供給される第２の画素電極と、を含む、
ことを特徴とする液晶装置。
【請求項２】
請求項１記載の液晶装置であって、
前記データ線駆動回路は、
２ｋ（ｋは１以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位ｋビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧を生成することを特徴とする液晶装置。
【請求項３】
請求項１記載の液晶装置であって、
前記データ線駆動回路は、
２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位ｋ−１ビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋ−１ビットの下位ビットに対応した前記第２の階調電圧を生成することを特徴とする液晶装置。
【請求項４】
請求項１記載の液晶装置であって、
前記データ線駆動回路は、
２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位ｋ−１ビットおよび下位ｋビットに分割して得られる、前記ｋ−１ビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧を生成することを特徴とする液晶装置。
【請求項５】
請求項２記載の液晶装置であって、
前記データ線駆動回路は、
前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、
また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、
ＶＬｓ−ＶＬｓ−１＝｛ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、
前記２ｋ個の、上位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、
前記２ｋ個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する、
ことを特徴とする液晶装置。
【請求項６】
請求項３記載の液晶装置であって、
前記データ線駆動回路は、
前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、
また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２（ｋ−１）−１までの整数）としたとき、
ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２（ｋ−１）なる電圧関係が成立する等電圧間隔の、２（ｋ−１）個の、下位ビットに対応した階調電圧を生成し、前記２ｋ個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、
２（ｋ−１）個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する、
ことを特徴とする液晶装置。
【請求項７】
請求項４記載の液晶装置であって、
前記データ線駆動回路は、
前記ｋ−１ビットの上位ビットで定まる階調レンジに相当する電圧を（２（ｋ−１）−１）分割することによって、等電圧間隔の、（２（ｋ−１）−１）個の、上位ビットに対応した階調電圧を生成し、
また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から{２（ｋ−１）−１}までの整数）とし、前記ｋビットの下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、
ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、
前記２（ｋ−１）個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、
２ｋ個の、下位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する、
ことを特徴とする液晶装置。
【請求項８】
請求項１〜請求項７のいずれか記載の液晶装置であって、
前記データ線駆動回路は、
前記第１の階調電圧を生成する第１の階調電圧生成回路と、
前記第２の階調電圧を生成する第２の階調電圧生成回路と、
を有することを特徴とする液晶装置。
【請求項９】
請求項１〜請求項７のいずれか記載の液晶装置であって、
前記データ線駆動回路は、
前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、周期的に交互に供給することを特徴とする液晶装置。
【請求項１０】
請求項９記載の液晶装置であって、
前記データ線駆動回路は、
前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、１フレーム期間毎に交互に供給することを特徴とする液晶装置。
【請求項１１】
請求項１〜請求項１０のいずれか記載の液晶装置であって、
前記データ線駆動回路は、
第Ｑ列（Ｑは１からｍ−１までの任意の整数）の前記画素に関して、前記第１および第２のデータ線の各々に前記第１の階調電圧の各々を供給する場合には、第Ｑ＋１列の画素に関して、前記第１および第２のデータ線の各々に前記第２の階調電圧の各々を供給する、ことを特徴とする液晶装置。
【請求項１２】
請求項１〜請求項１１のいずれか記載の液晶装置であって、
前記データ線駆動回路における、前記第２の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧は、前記第１の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧に比べて低く設定されていることを特徴とする液晶装置。
【請求項１３】
請求項１〜請求項１２のいずれか記載の液晶装置であって、
前記データ線駆動回路における、前記第２の階調電圧を生成する回路の高レベル電源電圧は、前記第１の階調電圧を生成する回路の高レベル電源電圧に比べて低く設定されていることを特徴とする液晶装置。
【請求項１４】
請求項１〜請求項１３のいずれか記載の液晶装置を搭載する電子機器。
【請求項１５】
複数ビットの階調データを、上位ビットおよび下位ビットに分割して得られる、前記上位ビットに基づいて、前記上位ビットに対応した複数の第１の階調電圧を生成する第１の階調電圧生成回路と、
前記下位ビットに基づいて、前記下位ビットに対応した複数の第２の階調電圧を生成する第２の階調電圧生成回路と、
前記複数の第１の階調電圧の中から一つを選択するためのスイッチ回路および前記複数の第２の階調電圧の中から一つを選択するためのスイッチ回路を含む出力回路と、
を有することを特徴とするデータ線駆動回路。
【請求項１６】
請求項１５記載のデータ線駆動回路であって、
階調データ数の変換回路を、さらに有することを特徴とするデータ線駆動回路。
【請求項１７】
アクティブマトリクス型の複数の画素を有する液晶装置の駆動方法であって、
複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに基づいて第１の階調データを生成し、
前記下位ビットに基づいて第２の階調データを生成し、
１画素に設けられる第１の液晶電極と第２の液晶電極の各々に、前記第１の階調電圧および前記第１の階調電圧とは逆極性の前記第２の階調電圧の各々を供給し、
かつ、前記第１の液晶電極および前記第２の液晶電極の各々に、前記第１の階調電圧および前記第２の階調電圧を、周期的に交互に供給する、
ことを特徴とする液晶装置の駆動方法。
【請求項１】
ｎ行ｍ列（ｎおよびｍは２以上の自然数）のマトリクス状に配置された複数の画素と、
ｎ本の走査線と、
前記複数の画素の１列毎に、対をなす第１のデータ線および第２のデータ線が設けられてなる２ｍ本のデータ線と、
複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに対応した第１の階調電圧を生成し、前記下位ビットに対応した第２の階調電圧を生成するデータ線駆動回路と、
を有し、
前記複数の画素の各々は、
共通の前記走査線によってオン／オフが制御される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子を経由して前記第１のデータ線から前記第１または第２の階調電圧が供給される第１の画素電極と、前記第２のスイッチング素子を経由して前記第２のデータ線から前記第２または第１の階調電圧が供給される第２の画素電極と、を含む、
ことを特徴とする液晶装置。
【請求項２】
請求項１記載の液晶装置であって、
前記データ線駆動回路は、
２ｋ（ｋは１以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位ｋビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧を生成することを特徴とする液晶装置。
【請求項３】
請求項１記載の液晶装置であって、
前記データ線駆動回路は、
２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位ｋビットおよび下位ｋ−１ビットに分割して得られる前記ｋビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋ−１ビットの下位ビットに対応した前記第２の階調電圧を生成することを特徴とする液晶装置。
【請求項４】
請求項１記載の液晶装置であって、
前記データ線駆動回路は、
２ｋ−１（ｋは２以上の自然数）ビットの前記階調データを、上位ｋ−１ビットおよび下位ｋビットに分割して得られる、前記ｋ−１ビットの上位ビットに対応した前記第１の階調電圧を生成し、前記ｋビットの下位ビットに対応した前記第２の階調電圧を生成することを特徴とする液晶装置。
【請求項５】
請求項２記載の液晶装置であって、
前記データ線駆動回路は、
前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、
また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、
ＶＬｓ−ＶＬｓ−１＝｛ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、
前記２ｋ個の、上位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、
前記２ｋ個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する、
ことを特徴とする液晶装置。
【請求項６】
請求項３記載の液晶装置であって、
前記データ線駆動回路は、
前記ｋビットの上位ビットで定まる階調レンジに相当する電圧を２ｋ−１分割することによって、等電圧間隔の、２ｋ個の、上位ビットに対応した階調電圧を生成し、
また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から２ｋ−１までの整数）とし、前記下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２（ｋ−１）−１までの整数）としたとき、
ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２（ｋ−１）なる電圧関係が成立する等電圧間隔の、２（ｋ−１）個の、下位ビットに対応した階調電圧を生成し、前記２ｋ個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した前記階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、
２（ｋ−１）個の、下位ビットに対応した前記階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した前記階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する、
ことを特徴とする液晶装置。
【請求項７】
請求項４記載の液晶装置であって、
前記データ線駆動回路は、
前記ｋ−１ビットの上位ビットで定まる階調レンジに相当する電圧を（２（ｋ−１）−１）分割することによって、等電圧間隔の、（２（ｋ−１）−１）個の、上位ビットに対応した階調電圧を生成し、
また、前記上位ビットに対応した階調電圧をＶＨｐ（ｐは１から{２（ｋ−１）−１}までの整数）とし、前記ｋビットの下位ビットに対応した階調電圧をＶＬｓ（ｓは１から２ｋ−１までの整数）としたとき、
ＶＬｓ−ＶＬｓ−１＝{ＶＨｐ−ＶＨｐ−１}／２ｋなる電圧関係が成立する等電圧間隔の、２ｋ個の、下位ビットに対応した階調電圧を生成し、
前記２（ｋ−１）個の、上位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記上位ビットに対応した階調電圧を、前記第１のデータ線または前記第２のデータ線に供給し、
２ｋ個の、下位ビットに対応した階調電圧の各々に対応して設けられたスイッチのうちの一つを選択的にオンさせて、選択された前記下位ビットに対応した階調電圧を、前記第２のデータ線または前記第１のデータ線に供給する、
ことを特徴とする液晶装置。
【請求項８】
請求項１〜請求項７のいずれか記載の液晶装置であって、
前記データ線駆動回路は、
前記第１の階調電圧を生成する第１の階調電圧生成回路と、
前記第２の階調電圧を生成する第２の階調電圧生成回路と、
を有することを特徴とする液晶装置。
【請求項９】
請求項１〜請求項７のいずれか記載の液晶装置であって、
前記データ線駆動回路は、
前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、周期的に交互に供給することを特徴とする液晶装置。
【請求項１０】
請求項９記載の液晶装置であって、
前記データ線駆動回路は、
前記第１のデータ線および前記第２のデータ線の各々に、前記第１の階調電圧および前記第２の階調電圧の各々を、１フレーム期間毎に交互に供給することを特徴とする液晶装置。
【請求項１１】
請求項１〜請求項１０のいずれか記載の液晶装置であって、
前記データ線駆動回路は、
第Ｑ列（Ｑは１からｍ−１までの任意の整数）の前記画素に関して、前記第１および第２のデータ線の各々に前記第１の階調電圧の各々を供給する場合には、第Ｑ＋１列の画素に関して、前記第１および第２のデータ線の各々に前記第２の階調電圧の各々を供給する、ことを特徴とする液晶装置。
【請求項１２】
請求項１〜請求項１１のいずれか記載の液晶装置であって、
前記データ線駆動回路における、前記第２の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧は、前記第１の階調電圧の生成あるいは経路選択に関与するトランジスタの耐圧に比べて低く設定されていることを特徴とする液晶装置。
【請求項１３】
請求項１〜請求項１２のいずれか記載の液晶装置であって、
前記データ線駆動回路における、前記第２の階調電圧を生成する回路の高レベル電源電圧は、前記第１の階調電圧を生成する回路の高レベル電源電圧に比べて低く設定されていることを特徴とする液晶装置。
【請求項１４】
請求項１〜請求項１３のいずれか記載の液晶装置を搭載する電子機器。
【請求項１５】
複数ビットの階調データを、上位ビットおよび下位ビットに分割して得られる、前記上位ビットに基づいて、前記上位ビットに対応した複数の第１の階調電圧を生成する第１の階調電圧生成回路と、
前記下位ビットに基づいて、前記下位ビットに対応した複数の第２の階調電圧を生成する第２の階調電圧生成回路と、
前記複数の第１の階調電圧の中から一つを選択するためのスイッチ回路および前記複数の第２の階調電圧の中から一つを選択するためのスイッチ回路を含む出力回路と、
を有することを特徴とするデータ線駆動回路。
【請求項１６】
請求項１５記載のデータ線駆動回路であって、
階調データ数の変換回路を、さらに有することを特徴とするデータ線駆動回路。
【請求項１７】
アクティブマトリクス型の複数の画素を有する液晶装置の駆動方法であって、
複数ビットの階調データを上位ビットおよび下位ビットに分割して得られる前記上位ビットに基づいて第１の階調データを生成し、
前記下位ビットに基づいて第２の階調データを生成し、
１画素に設けられる第１の液晶電極と第２の液晶電極の各々に、前記第１の階調電圧および前記第１の階調電圧とは逆極性の前記第２の階調電圧の各々を供給し、
かつ、前記第１の液晶電極および前記第２の液晶電極の各々に、前記第１の階調電圧および前記第２の階調電圧を、周期的に交互に供給する、
ことを特徴とする液晶装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００８−２５０１１８（Ｐ２００８−２５０１１８Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９３０９８（Ｐ２００７−９３０９８）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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