画像読取装置および画像データ並び替え方法
【課題】画像読取装置を、様々な構成のラインイメージセンサーやＡＦＥ等の部品に汎用的に対応可能とする技術を提供する。
【解決手段】画像読取装置は、複数チャンネル（ch）のラインイメージセンサーと、前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、所定の公式により、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え手段を有する画像処理ユニット（SoC）と、を備える。
【解決手段】画像読取装置は、複数チャンネル（ch）のラインイメージセンサーと、前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、所定の公式により、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え手段を有する画像処理ユニット（SoC）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーにより読み取られた画像データを処理する画像読取装置、および画像データの並び替え方法に関する。
【背景技術】
【０００２】
主走査方向に複数の部分（チャンネル）に分割され、各チャンネルで読み取られた画像データを並行して出力するラインイメージセンサーが知られている。また、このラインイメージセンサーが搭載された画像読取装置（例えば、スキャナー、コピー機、複合機等）が知られている。例えば、特許文献１には、上記のような画像読取装置が記載されている。
【０００３】
また、上記のラインイメージセンサーの各チャンネルからパラレルで出力された画像データは、Ａ／Ｄ変換器（例えば、ＡＦＥ（Analog Front End））により、アナログデータからデジタルデータへと変換され、画像読取装置内部に搭載された、画像処理ＡＳＩＣ（Application Specific Integrated Circuit）等の画像処理ユニット（ＳｏＣ（System on a Chip）とも呼ばれる）へと出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２４０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年、画像読取装置の低価格化、小型化（薄型化）がますます要求されている。そこで、ＣＩＳ方式の画像読取装置が増えつつある。また、近年、画像読取装置の処理の高速化がますます要求されている。そこで、特に、ＣＩＳ方式の画像読取装置においては、ラインイメージセンサーの複数チャンネル化が進みつつある。
【０００６】
また、今後、複数チャンネル化とともに、様々な構成（例えば、チャンネル数）のラインイメージセンサーや、様々な構成（例えば、入力チャンネル数、出力チャンネル数、出力データ順序等）のＡＦＥ等の各種部品が、画像読取装置に搭載されることが想定される。
【０００７】
しかしながら、一般的に、画像読取装置のＳｏＣは、画像読取装置に搭載されるラインイメージセンサーやＡＦＥ等の各種部品の構成に応じて予め設計される。そのため、様々な構成の部品に汎用的に対応できず、部品の構成に応じてその都度設計変更が必要となる。
【０００８】
ＳｏＣは、最終的には正しい画像データを生成する必要があるため、入力された各チャンネルの画像データを、ラインイメージセンサーにおける主走査方向のチャンネルの順序で並べる必要がある。すなわち、ＳｏＣは、どのタイミングで入力された画像データが、どのチャンネルのデータであるかを特定する仕組みを有する。しかし、ラインイメージセンサーやＡＦＥ等の各種部品の構成が変更されると、この仕組みの設計変更が必要となってしまう。
【０００９】
そこで、本発明は、画像読取装置を、様々な構成のラインイメージセンサーやＡＦＥ等の部品に汎用的に対応可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するための本発明の一態様は、画像読取装置であって、複数チャンネル（ch）のラインイメージセンサーと、前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え手段を有する画像処理ユニット（SoC）と、を備え、前記並び替え手段は、下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、ことを特徴とする。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【００１１】
ここで、上記の画像読取装置であって、前記Ａ／Ｄ変換ユニットと前記画像処理ユニットとの間に、前記Ａ／Ｄ変換ユニットからの入力チャンネル数をそれよりも少ないチャンネル数に変換して出力する変換チップ（chip）を備え、前記並び替え手段は、下記に示す所定の公式に基づいて、前記画像データの並び替えを行う、ことを特徴としていてもよい。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・変換chipカウンター：初期値0、最大値((AFE総出力ch数/変換chip出力ch数)−1)
・カウンターの優先順位：SoC入力chカウンター > 変換chipカウンター(chip_cnt) > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・変換chip出力ch数：変換チップの出力チャンネル数
【００１２】
また、上記のいずれかの画像読取装置であって、前記並び替え手段は、算出したセンサーch_noが（センサーch数−１）よりも大きい場合、当該画像データに対する処理をスキップする、ことを特徴としていてもよい。
【００１３】
また、上記のいずれかの画像読取装置であって、ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、前記並び替え手段は、前記画像データのセンサーch_noの算出および前記画像データの並び替えを行う回路を有し、前記各種設定値は、前記ＲＯＭに予め格納されており、前記ＣＰＵによって前記並び替え手段に設定され、前記並び替え手段は、センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む、ことを特徴としていてもよい。
【００１４】
また、上記のいずれかの画像読取装置であって、ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、前記並び替え手段は、前記ＲＯＭに格納された所定のプログラムが前記ＣＰＵに実行されることより、前記画像データのセンサーch_noの算出を行い、センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む回路を有する、ことを特徴としていてもよい。
【００１５】
上記の課題を解決するための本発明の他の態様は、画像読取装置における画像データ並び替え方法であって、前記画像読取装置は、複数チャンネル（ch）のラインイメージセンサーと、前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え処理を実行する画像処理ユニット（SoC）と、を備え、前記並び替え処理は、下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、ことを特徴とする。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る画像読取装置の、ハードウェアの概略構成の一例を示すブロック図。
【図２】センサーチャンネル番号を算出するための公式を示す図。
【図３】各種条件に対応する簡略化した公式を示す図。
【図４】変換チップ未使用時の各種条件の例に対応する公式およびデータ順序を示す図。
【図５】変換チップ未使用時の各種条件の例に対応する公式およびデータ順序を示す図。
【図６】変換チップ使用時の各種条件の例に対応する公式およびデータ順序を示す図。
【図７】その他の各種条件の例に対応する公式およびデータ順序を示す図。
【図８】ＡＦＥおよびＳｏＣの第１構成例を示す図。
【図９】第１構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１０】ＡＦＥおよびＳｏＣの第２構成例を示す図。
【図１１】第２構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１２】ＡＦＥおよびＳｏＣの第３構成例を示す図。
【図１３】第３構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１４】ＡＦＥおよびＳｏＣの第４構成例を示す図。
【図１５】第４構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１６】ＡＦＥおよびＳｏＣの第５構成例を示す図。
【図１７】第５構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１８】ＡＦＥおよびＳｏＣの第６構成例を示す図。
【図１９】第６構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図２０】ＡＦＥおよびＳｏＣの第７構成例を示す図。
【図２１】第７構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図２２】ＡＦＥおよびＳｏＣの第８構成例を示す図。
【図２３】第８構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図２４】画像データの並び替え処理を示すフロー図。
【図２５】画像データの順番をチャンネル番号に変換するテーブルの構成例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１８】
図１は、本発明の一実施形態に係る画像読取装置１の、ハードウェアの概略構成の一例を示すブロック図である。本図は、各チャンネルの画像データの並び替えに関する構成を中心に示している。
【００１９】
画像読取装置１は、いわゆるスキャナー、コピー機、複合機等の装置である。画像読取装置１は、例えば、ＣＩＳ方式である。画像読取装置１は、基本的には、ラインイメージセンサー１０、ＡＦＥ２０、ＳｏＣ４０を有する。また、画像読取装置１は、設計仕様に応じて、変換チップ３０およびパラレル／シリアル変換回路５０の少なくとも一方を有する。
【００２０】
ラインイメージセンサー１０は、１ライン単位で画像データ（アナログデータ）を生成し、ＡＦＥ２０に出力する。
【００２１】
ラインイメージセンサー１０の仕様としては、様々なものが想定される。例えば、１つのチャンネルで構成されたものや、主走査方向に並ぶ複数のチャンネルで構成されたものである。チャンネルが１つの場合、原稿に光を当てることによりラインイメージセンサー１０で生成された１ライン分の画像データ（アナログデータ）は、１つのチャンネル単位のデータで構成される。当該１つのチャンネルで生成された画像データは、シリアルに、ＡＦＥ２０に出力される。チャンネルが複数の場合、生成された１ライン分の画像データ（アナログデータ）は、複数のチャンネル単位のデータで構成される。各チャンネルで生成された画像データは、パラレルに、ＡＦＥ２０に出力される。
【００２２】
ＡＦＥ２０は、ラインイメージセンサー１０から出力されたアナログの画像データを受け付け、デジタルの画像データに変換して、後段の回路（変換チップ３０、パラレル／シリアル変換回路５０、もしくは画像処理回路６０）に出力する。ＡＦＥ２０は、１つのＡＦＥ回路で構成されていてもよいし、複数のＡＦＥ回路が組み合わされて構成されていてもよい。
【００２３】
１つのＡＦＥ回路の仕様としては、様々なものが想定される。例えば、シリアル入力された１つのチャンネルの画像データを、そのまま１つのチャンネルのデータとしてシリアル出力する構成のものがある。また、パラレル入力された複数のチャンネルの画像データを、所定のチャンネルの順序で１つのチャンネルにまとめてシリアル出力する構成のものがある。所定のチャンネルの順序としては、チャンネル番号順（例えば、チャンネル数＝４の場合、０、１、２、３の順）や、チャンネル番号を所定数ずつ飛ばした順序（チャンネル数＝４かつ飛び幅２の場合、０、２、１、３の順）がある。
【００２４】
なお、ＡＦＥ２０がシリアル出力である場合（ＡＦＥ２０が１つのＡＦＥ回路である場合）、後段の変換チップ３０およびパラレル／シリアル変換回路５０は、設ける必要がない。ＡＦＥ２０がパラレル出力である場合（ＡＦＥ２０が複数のＡＦＥ回路である場合）、後段回路として、変換チップ３０もしくはパラレル／シリアル変換回路５０が設けられる。
【００２５】
変換チップ３０は、ＡＦＥ２０から複数のチャンネルでパラレル出力された画像データを受け付け、チャンネル数を変換して、後段の回路（パラレル／シリアル変換回路５０、もしくは画像処理回路６０）に出力する。
【００２６】
変換チップ３０の仕様としては、様々なものが想定される。例えば、パラレル入力された複数チャンネルの画像データを、所定のチャンネルの順序で１つのチャンネルにまとめてシリアル出力する構成のものがある。また、パラレル入力された複数チャンネルの画像データを、所定数ごとにまとめて、入力よりも少ないチャンネル数でパラレル出力する構成のものがある。
【００２７】
なお、変換チップ３０がシリアル出力である場合、後段のパラレル／シリアル変換回路５０は、設ける必要がない。変換チップ３０がパラレル出力である場合、後段回路として、パラレル／シリアル変換回路５０が設けられる。
【００２８】
ＳｏＣ４０は、ＡＦＥ２０もしくは変換チップ３０から入力された画像データの並び替え、各種の画像処理を行うユニットである。ＳｏＣ４０は、基本的には、画像処理回路６０、ＲＡＭ７０、ＣＰＵ８０、ＲＯＭ９０を有する。また、ＳｏＣ４０は、設計仕様に応じて、パラレル／シリアル変換回路５０を有する。
【００２９】
パラレル／シリアル変換回路５０は、ＡＦＥ２０もしくは変換チップ３０から複数のチャンネルでパラレル出力された画像データを受け付け、所定のチャンネルの順序で１つのチャンネルにまとめて、後段の回路（画像処理回路６０）にシリアル出力する。例えば、パラレル入力が2chの場合、各チャンネルから入力される画像データを交互に取得して、シリアル出力する。
【００３０】
画像処理回路６０は、ＡＦＥ２０もしくは変換チップ３０、パラレル／シリアル変換回路５０から、シリアル出力された各チャンネルの画像データを受け付け、所定の画像処理（例えば、シェーディング補正、ガンマ補正など）を行うとともに、各チャンネルの画像データを、ラインイメージセンサー１０における主走査方向のチャンネルの順序になる（ラインの先頭画素から最後の画素まで順に並ぶ）ように、ＲＡＭ７０に書き込む。
【００３１】
ＲＡＭ７０は、ＣＰＵ８０が実行するプログラムや、画像処理回路６０によりデータ順序が並び替えられた画像データ、等を一時的に記憶するために使用される大容量の記憶装置である。ＲＡＭ７０は、例えば、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭなどの揮発性メモリーである。
【００３２】
ＣＰＵ８０は、ＲＯＭ９０から所定のプログラムをＲＡＭ７０に読み出して実行することにより、各種の処理を実現する。ＣＰＵ８０は、ＳｏＣ４０を統合的に制御したり、ＲＡＭ７０に格納されている画像データに所定の画像処理を行ったりする。
【００３３】
ＲＯＭ９０は、ＣＰＵ８０が実行するための各種プログラムやデータが記憶されている記憶装置である。ＲＯＭ９０は、例えば、不揮発性のフラッシュＲＯＭなどである。
【００３４】
以上が、本実施形態に係る画像読取装置１の画像データの並び替えに関連する構成である。従って、上記の画像読取装置１の構成は、本願発明の特徴を説明するにあたっての主要構成を説明したのであって、上記に限られない。また、上記の画像読取装置１の構成は、一般的な画像読取装置が備える他の構成を排除するものではない。
【００３５】
例えば、画像処理回路６０は、各チャンネルの画像データの並び替えを行う専用の回路であってもよい。この場合、画像処理回路６０の他に、シェーディング補正やガンマ補正等の各種画像処理を行うための回路が設けられていてもよい。
【００３６】
さて、上述したように、画像読取装置１は、様々な仕様の部品（ラインイメージセンサー１０、ＡＦＥ２０、変換チップ３０、パラレル／シリアル変換回路５０）の組み合わせにより構成されることが想定される。そのため、画像処理回路６０にシリアル入力される、ラインイメージセンサー１０の各チャンネルの画像データの順序は、上記各種部品の組み合わせ方によって異なることとなる。
【００３７】
そこで、本実施形態の画像処理回路６０は、上記各種部品の組み合わせ方によって異なる様々な画像データの順序に、汎用的に対応して、画像データの並び替えを行うことができるように、以下に説明する公式に基づく回路構成を有する。この構成により、画像処理回路６０は、順次入力される、１ラインの各チャンネルの画像データについて、そのチャンネル番号を特定することができる。
【００３８】
図２は、センサーチャンネル番号を算出するための公式を示す図である。なお、以下では適宜、チャンネル番号を「ch_no」と、チャンネルを「ch」と、記述する。
【００３９】
＜センサーch_no算出公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
【００４０】
＜カウンター＞
・SoC入力chカウンター(ch_cnt)：初期値0、(SoC入力ch数−1)分カウント
・変換chipカウンター(chip_cnt)：初期値0、((AFE総出力ch数/変換chip出力ch数)−1)分カウント、変換chip使用時に有効
・SoC入力データカウンター(datain_cnt)：初期値0、(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)分カウント
・データ飛び幅カウンター(jump_cnt)：初期値0、(ch内データ飛び幅−1)分カウント
【００４１】
・カウンターの優先順位：上記の各種カウンターをカウントする優先順位は以下の通りである。
SoC入力chカウンター(ch_cnt) > 変換chipカウンター(chip_cnt)
> SoC入力データカウンター(datain_cnt) > データ飛び幅カウンター(jump_cnt)
・カウンターのカウント手順：上位のカウンターから順に最大値までカウントし、上位のカウンターが最大値となった場合、下位のカウンターを１カウントアップし、上位のカウンターを０に戻してカウントアップする。すなわち、上位のカウンターが最大値までカウントされた場合、繰り上げて、下位のカウンターに１繰り入れる。例えば、各カウンターの最大値が１である場合、各カウンターの値(ch_cnt, chip_cnt, datain_cnt, jump_cnt)は、(0,0,0,0)、(1,0,0,0)、(0,1,0,0)、(1,1,0,0)、(0,0,1,0)、(1,0,1,0)、(0,1,1,0)、(1,1,1,0)、(0,0,0,1)のように変化していく。
【００４２】
＜条件（設定値）＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数（ＡＦＥが複数のＡＦＥ回路で構成される場合は、各ＡＦＥ回路の入力チャンネル数の合計）、AFE総入力ch数 > センサーch数の場合、使用されない入力チャンネルが存在すると判定可能。
・AFE総出力ch数：ＡＦＥの出力チャンネル数（ＡＦＥが複数のＡＦＥ回路で構成される場合は、各ＡＦＥ回路の出力チャンネル数の合計）
・センサーch数：センサーのch数
・データ飛び幅：各ＡＦＥ回路における、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔、1以上の値が設定される。
・変換chip出力ch数：変換チップの出力チャンネル数、0が設定された場合、変換chip未使用。
・各センサーch内データ数：各センサーチャンネルから画像データとして取得すべき有効データ数、不必要なデータを読み捨てるために使用される。
・各種カウンターの最大値
【００４３】
上記の公式は、条件（設定値）に応じて簡略化することができる。図３は、各種条件に対応する簡略化した公式を示す図である。
【００４４】
＜各種条件（設定値）に対応する簡略化したセンサーch_no算出公式＞
（１）SoC入力数が1ch、変換chip未使用、飛び幅1の場合：
センサーch_no = (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（２）SoC入力ch数が1ch、変換chip未使用、飛び幅2以上の場合：
センサーch_no = (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
（３）SoC入力ch数が複数ch、変換chip未使用、飛び幅1の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（４）SoC入力ch数が複数ch、変換chip未使用、飛び幅2以上の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
（５）SoC入力ch数が1ch、変換chip使用、飛び幅1の場合：
センサーch_no = (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（６）SoC入力ch数が1ch、変換chip使用、飛び幅2以上の場合：
センサーch_no = (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
（７）SoC入力ch数が複数ch、変換chip使用、飛び幅1の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（８）SoC入力ch数が複数ch、変換chip使用、飛び幅2以上の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
【００４５】
画像処理回路６０は、上述した公式に基づく演算を行うための回路構成を有する。画像処理回路６０は、ライン毎に、各チャンネルの画像データの入力が開始されると、上述した手順で各種カウンターをカウントアップし、各種カウンター値の組み合わせごとにセンサーch_noを算出する。このようにして、順次シリアルに入力される画像データに対応するチャンネル番号を特定し、ラインイメージセンサー１０における主走査方向のチャンネルの順序になるように、画像データをＲＡＭ７０に書き込むことができる。
【００４６】
なお、上記の各種条件（設定値）は、画像処理回路６０による演算の開始前に、設定される。具体的には、上記の各種条件（設定値）は、画像読取装置もしくはＳｏＣ４０の製造時などに、ＲＯＭ９０に記録しておく。そして、上記の各種条件（設定値）は、画像読取装置１の起動時などに、ＣＰＵ８０が所定のプログラムを実行することによりＲＯＭ９０から読み出され、画像処理回路６０のレジスター等に設定されるようにする。このようにして、画像処理回路６０は、上述した公式に基づく演算を行うことができる。
【００４７】
図４〜７に、上記の公式に具体的な条件（設定値）を設定した場合の、画像処理回路６０に入力される各チャンネルの画像データ順序（データ配列）を示す。図４および図５は、変換チップ未使用時の各種条件の例に対応する公式およびデータ順序を示す図である。図６は、変換チップ使用時の各種条件の例に対応する公式およびデータ順序を示す図である。図７は、その他の各種条件の例に対応する公式およびデータ順序を示す図である。なお、これらの図は、想定される全ての条件を網羅しているわけではなく、有用な条件例を列挙したものである。
【００４８】
上記各図の見方は以下の通りである。
・ＡＦＥの構成「a, b」：
「AFE総入力ch数, AFE総出力ch数」、この場合、データ飛び幅は1。
・ＡＦＥの構成「(a, b), c」：
「(AFE総入力ch数, AFE総出力ch数), データ飛び幅」
・ＡＦＥの構成「(a, b, c), d」：
「(AFE総入力ch数, AFE総出力ch数, 変換chip出力ch数), データ飛び幅」
・公式のパターン：
パターンの番号（１）〜（８）は、図３の各公式（１）〜（８）に対応する。
・公式に設定値を当てはめた式中の「(0,….n)」：
各種カウンターがカウントされる範囲および値を示す。
・１chデータ配列「a_b」：
「センサーch番号_ライン単位のデータ番号」
・１chデータ配列「skip」
AFE総入力ch数 > センサーch数の構成の場合に、使用されていないセンサーchのデータを示す。
【００４９】
図８〜２３に、画像読取装置１の構成例と、各構成例におけるカウンター値とチャンネル番号の関係を示す。
【００５０】
なお、図中の「data_ch」は、ＳｏＣ４０に入力されるチャンネルを示す。また、「pre_data_ch」は、変換チップ３０に入力されるチャンネルを示す。また、「data_cnt」は、１ライン毎にカウントされるカウンターである。また、「sel_data」は、選択されたデータを示す。例えば、「Dx_y」は、ＳｏＣ４０に入力されるx番目（data_chx）のチャンネルから入力されたy番目の画像データを示す。
【００５１】
図８は、ＡＦＥおよびＳｏＣの第１構成例を示す図である。図９は、第１構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５２】
第１構成例は、4chセンサーと、4ch入力1ch出力・飛び幅1のAFEとを用いた構成である。この構成の各種設定値（センサーch数4, ＡＦＥ構成(4,1),1）を公式に当て嵌めると、以下のような式になる（図４参照）。
式：0+0+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 1, 2, 3となる（図９のch_no参照）。
【００５３】
図１０は、ＡＦＥおよびＳｏＣの第２構成例を示す図である。図１１は、第２構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５４】
第２構成例は、4chセンサーと、4ch入力1ch出力・飛び幅2のAFEとを用いた構成である。この構成の各種設定値（センサーch数4, ＡＦＥ構成(4,1),2）を公式に当て嵌めると、以下のような式になる（図４参照）。
式：0+0+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 2, 1, 3となる（図１１のch_no参照）。
【００５５】
図１２は、ＡＦＥおよびＳｏＣの第３構成例を示す図である。図１３は、第３構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５６】
第３構成例は、16chセンサーと、4ch入力1ch出力・飛び幅1のAFEを4個、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4),1）を公式に当て嵌めると、以下のような式になる（図５参照）。
式：16/4(0,1,2,3)+0+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 1, 5, 9, 13, 2, 6, 10, 14, 3, 7, 11, 15となる（図１３のch_no参照）。
【００５７】
図１４は、ＡＦＥおよびＳｏＣの第４構成例を示す図である。図１５は、第４構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５８】
第４構成例は、16chセンサーと、4ch入力1ch出力・飛び幅2のAFEを4個、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4),2）を公式に当て嵌めると、以下のような式になる（図５参照）。
式：16/4(0,1,2,3)+0+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 2, 6, 10, 14, 1, 5, 9, 13, 3, 7, 11, 15となる（図１５のch_no参照）。
【００５９】
図１６は、ＡＦＥおよびＳｏＣの第５構成例を示す図である。図１７は、第５構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６０】
第５構成例は、16chセンサーと、4ch入力1ch出力・飛び幅1のAFEを4個と、変換チップ（4から1ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,1),1）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：0+16/4(0,1,2,3)+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 1, 5, 9, 13, 2, 6, 10, 14, 3, 7, 11, 15となる（図１７のch_no参照）。
【００６１】
図１８は、ＡＦＥおよびＳｏＣの第６構成例を示す図である。図１９は、第６構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６２】
第６構成例は、16chセンサーと、4ch入力1ch出力・飛び幅2のAFEを4個と、変換チップ（4から1ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,1),2）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：0+16/4(0,1,2,3)+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 2, 6, 10, 14, 1, 5, 9, 13, 3, 7, 11, 15となる（図１９のch_no参照）。
【００６３】
図２０は、ＡＦＥおよびＳｏＣの第７構成例を示す図である。図２１は、第７構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６４】
第７構成例は、16chセンサーと、4ch入力1ch出力・飛び幅1のAFEを4個と、変換チップ（4から2ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,2),1）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：16/2(0,1)+16/4(0,1)+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 8, 4, 12, 1, 9, 5, 13, 2, 10, 6, 14, 3, 11, 7, 15となる（図２１のch_no参照）。
【００６５】
図２２は、ＡＦＥおよびＳｏＣの第８構成例を示す図である。図２３は、第８構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６６】
第８構成例は、16chセンサーと、4ch入力1ch出力・飛び幅2のAFEを4個と、変換チップ（4から2ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,2),2）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：16/2(0,1)+16/4(0,1)+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 8, 4, 12, 2, 10, 6, 14, 1, 9, 5, 13, 3, 11, 7, 15となる（図２３のch_no参照）。
【００６７】
図２４は、画像データの並び替え処理を示すフロー図である。本フローは、画像処理回路６０が、１ラインを構成する各チャンネルの画像データ順次受け付け、ラインイメージセンサー１０における主走査方向のチャンネル順序になるように、ＲＡＭ７０に書き込む処理を示している。なお、本フローの開始の際には、上述した各種設定値、カウンターの初期値が画像処理回路６０に設定されている。
【００６８】
Ｓ１では、画像処理回路６０は、ＳｏＣ入力ch数（設定値）が1chであるか否かを判定する。ＳｏＣ入力ch数が1chである場合（Ｓ１：ＹＥＳ）、処理をＳ１１に進める。ＳｏＣ入力ch数が1chでない場合（Ｓ１：ＮＯ）、処理をＳ２に進める。
【００６９】
Ｓ２では、画像処理回路６０は、ＳｏＣ入力chカウンターが最大値（設定値：(SoC入力ch数−1)）と等しいか否かを判定する。ＳｏＣ入力chカウンターが最大値と等しい場合（Ｓ２：ＹＥＳ）、処理をＳ１１に進める。ＳｏＣ入力chカウンターが最大値と等しくない場合（Ｓ２：ＮＯ）、処理をＳ３に進める。
【００７０】
Ｓ３では、画像処理回路６０は、対象の画像データが必要なデータであるか否かを判定する。具体的には、公式により算出したセンサーch_no > （センサーch数−１）か否かを判定する。算出したセンサーch_noが（センサーch数−１）より大きい場合（Ｓ３：ＮＯ）、Ｓ４をスキップし、処理をＳ５に進める。算出したセンサーch_noが（センサーch数−１）以下の場合（Ｓ３：ＹＥＳ）、処理をＳ４に進める。
【００７１】
Ｓ４では、画像処理回路６０は、対象の画像データを、公式により算出したセンサーch_noの画像データとして、ＲＡＭ７０の対応するアドレスに書き込む。ここで、ＲＡＭ７０に格納するデータ数は、算出したセンサーch_noのセンサーch内有効データ数（設定値）が示すデータ数である。画像処理回路６０は、データをＲＡＭ７０に格納し、処理をＳ５に進める。
【００７２】
Ｓ５では、画像処理回路６０は、ＳｏＣ入力chカウンターを1インクリメントする。そして、処理をＳ２に戻す。
【００７３】
Ｓ１１では、画像処理回路６０は、変換chip出力ch数（設定値）が0であるか否かを判定する。変換chip出力ch数が0である場合（Ｓ１１：ＹＥＳ）、処理をＳ２１に進める。変換chip出力ch数が0でない場合（Ｓ１１：ＮＯ）、処理をＳ１２に進める。
【００７４】
Ｓ１２では、画像処理回路６０は、変換chipカウンターが最大値（設定値：((AFE総出力ch数/変換chip出力ch数)−1)）と等しいか否かを判定する。変換chipカウンターが最大値と等しい場合（Ｓ１２：ＹＥＳ）、処理をＳ２１に進める。変換chipカウンターが最大値と等しくない場合（Ｓ１２：ＮＯ）、処理をＳ１３に進める。
【００７５】
Ｓ１３およびＳ１４の処理は、それぞれＳ３およびＳ４と同様である。
【００７６】
Ｓ１５では、画像処理回路６０は、ＳｏＣ入力chカウンターを0クリアし、変換chipカウンターを1インクリメントする。そして、処理をＳ１に戻す。
【００７７】
Ｓ２１では、画像処理回路６０は、AFE総入力ch数（設定値）およびAFE総出力ch数（設定値）の比率が1:1であるか否かを判定する。比率が1:1である場合（Ｓ２１：ＹＥＳ）、処理をＳ３１に進める。比率が1:1でない場合（Ｓ２１：ＮＯ）、処理をＳ２２に進める。
【００７８】
Ｓ２２では、画像処理回路６０は、SoC入力データカウンターが最大値（設定値：(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)）と等しいか否かを判定する。SoC入力データカウンターが最大値と等しい場合（Ｓ２２：ＹＥＳ）、処理をＳ３１に進める。SoC入力データカウンターが最大値と等しくない場合（Ｓ２２：ＮＯ）、処理をＳ２３に進める。
【００７９】
Ｓ２３およびＳ２４の処理は、それぞれＳ３およびＳ４と同様である。
【００８０】
Ｓ２５では、画像処理回路６０は、ＳｏＣ入力chカウンターおよび変換chipカウンターを0クリアし、SoC入力データカウンターを1インクリメントする。そして、処理をＳ１に戻す。
【００８１】
Ｓ３１では、画像処理回路６０は、データ飛び幅（設定値）が1であるか否かを判定する。データ飛び幅が1である場合（Ｓ３１：ＹＥＳ）、処理をＳ４３に進める。データ飛び幅が1でない場合（Ｓ３１：ＮＯ）、処理をＳ３２に進める。
【００８２】
Ｓ３２では、画像処理回路６０は、データ飛び幅カウンターが最大値（設定値：(ch内データ飛び幅−1)）と等しいか否かを判定する。データ飛び幅カウンターが最大値と等しい場合（Ｓ３２：ＹＥＳ）、処理をＳ４３に進める。データ飛び幅カウンターが最大値と等しくない場合（Ｓ３２：ＮＯ）、処理をＳ３３に進める。
【００８３】
Ｓ３３およびＳ３４の処理は、それぞれＳ３およびＳ４と同様である。
【００８４】
Ｓ３５では、画像処理回路６０は、ＳｏＣ入力chカウンターおよび変換chipカウンター、SoC入力データカウンターを0クリアし、データ飛び幅カウンターを1インクリメントする。そして、処理をＳ１に戻す。
【００８５】
Ｓ４３およびＳ４４の処理は、それぞれＳ３およびＳ４と同様である。
【００８６】
Ｓ４５では、画像処理回路６０は、ＳｏＣ入力chカウンターおよび変換chipカウンター、SoC入力データカウンター、データ飛び幅カウンターを0クリアする。そして、本フローを終了する。
【００８７】
以上のようにして、画像処理回路６０は、順次入力された画像データのチャンネル番号を特定することができる。また、特定したチャンネル番号に従って、画像データをチャンネル順に並び替えることができる。
【００８８】
以上、本発明の一実施形態について説明した。本実施形態によれば、画像読取装置を、様々な構成のラインイメージセンサーやＡＦＥ等の部品に汎用的に対応可能とする技術を提供することができる。
【００８９】
すなわち、ＡＦＥやセンサー等の構成によってＳｏＣを大きく作り変える必要が無くなる。また、既存にない仕様のＡＦＥ等の部品が新たに開発され、当該部品が画像読取装置に採用されても、大きな設計変更を伴わずに対応可能となる。さらに、製品に要求される性能やコスト等に応えられるように、大きな設計変更を伴わずに様々な部品の組み合わせを検討することができるため、最適なシステム構成を実現し易くなる。
【００９０】
なお、上記の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【００９１】
例えば、上記の実施形態では、画像処理回路６０が、入力された画像データごとにチャンネル番号を算出する回路構成を有するが、ＣＰＵ８０がチャンネル番号を算出するようにしてもよい。
【００９２】
具体的には、ＲＯＭ９０に、チャンネル番号算出公式による演算を実行するための所定のプログラム、各種条件（設定値）を格納しておく。また、画像データが入力された順番を、センサーチャンネル番号に変換するための変換テーブルを用意しておく。変換テーブルは、例えば、図２５に示すようなＳＲＡＭにより実現することができる。本図に示すように、ＳＲＡＭは、センサーch数を表すことのできるビット数の領域をセンサーch数分有する容量である。例えば、センサーch数=32chの場合、5bit×32wordの領域を用意すればよい。ＳＲＡＭは、画像処理回路６０内に設けられても良いし、画像処理回路６０の外のＳｏＣ４０上に設けられてもよい。
【００９３】
ＣＰＵ８０は、画像読取装置１の起動時などに、ＲＯＭ９０から各種設定値および所定のプログラムを読み出して実行する。そして、プログラムに従って、各種カウンターを上述した手順でカウントアップすることにより、順次チャンネル番号を算出する。また、カウンター値の組み合わせごとに順次算出したチャンネル番号を、ＳＲＡＭに順次（０番目の領域から順に）格納する。
【００９４】
センサーch数分のチャンネル番号がＳＲＡＭに格納された後、画像処理回路６０は、ライン毎に、実際に入力された各チャンネルの画像データについて、入力された順番に対応するチャンネル番号をＳＲＡＭを参照して特定する。また、各チャンネルの画像データを、それぞれ特定したチャンネル番号に対応するＲＡＭ７０のアドレスに格納する。
【００９５】
上記のように構成すれば、上述の実施形態と同様の機能を実現するとともに、ハードウェアのゲート数を大幅に削減することができる。
【００９６】
また、例えば、上記の実施形態では、１ラインのモノクロのセンサーを例に挙げて説明したが、３ラインのＲＧＢセンサーの場合でも、各色について同様に処理すればよい。
【符号の説明】
【００９７】
１：画像読取装置、１０：ラインイメージセンサー、２０：ＡＦＥ、３０：変換チップ、４０：ＳｏＣ、５０：パラレル／シリアル変換回路、６０：画像処理回路、７０：ＲＡＭ、８０：ＣＰＵ、９０：ＲＯＭ
【技術分野】
【０００１】
本発明は、イメージセンサーにより読み取られた画像データを処理する画像読取装置、および画像データの並び替え方法に関する。
【背景技術】
【０００２】
主走査方向に複数の部分（チャンネル）に分割され、各チャンネルで読み取られた画像データを並行して出力するラインイメージセンサーが知られている。また、このラインイメージセンサーが搭載された画像読取装置（例えば、スキャナー、コピー機、複合機等）が知られている。例えば、特許文献１には、上記のような画像読取装置が記載されている。
【０００３】
また、上記のラインイメージセンサーの各チャンネルからパラレルで出力された画像データは、Ａ／Ｄ変換器（例えば、ＡＦＥ（Analog Front End））により、アナログデータからデジタルデータへと変換され、画像読取装置内部に搭載された、画像処理ＡＳＩＣ（Application Specific Integrated Circuit）等の画像処理ユニット（ＳｏＣ（System on a Chip）とも呼ばれる）へと出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２４０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年、画像読取装置の低価格化、小型化（薄型化）がますます要求されている。そこで、ＣＩＳ方式の画像読取装置が増えつつある。また、近年、画像読取装置の処理の高速化がますます要求されている。そこで、特に、ＣＩＳ方式の画像読取装置においては、ラインイメージセンサーの複数チャンネル化が進みつつある。
【０００６】
また、今後、複数チャンネル化とともに、様々な構成（例えば、チャンネル数）のラインイメージセンサーや、様々な構成（例えば、入力チャンネル数、出力チャンネル数、出力データ順序等）のＡＦＥ等の各種部品が、画像読取装置に搭載されることが想定される。
【０００７】
しかしながら、一般的に、画像読取装置のＳｏＣは、画像読取装置に搭載されるラインイメージセンサーやＡＦＥ等の各種部品の構成に応じて予め設計される。そのため、様々な構成の部品に汎用的に対応できず、部品の構成に応じてその都度設計変更が必要となる。
【０００８】
ＳｏＣは、最終的には正しい画像データを生成する必要があるため、入力された各チャンネルの画像データを、ラインイメージセンサーにおける主走査方向のチャンネルの順序で並べる必要がある。すなわち、ＳｏＣは、どのタイミングで入力された画像データが、どのチャンネルのデータであるかを特定する仕組みを有する。しかし、ラインイメージセンサーやＡＦＥ等の各種部品の構成が変更されると、この仕組みの設計変更が必要となってしまう。
【０００９】
そこで、本発明は、画像読取装置を、様々な構成のラインイメージセンサーやＡＦＥ等の部品に汎用的に対応可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するための本発明の一態様は、画像読取装置であって、複数チャンネル（ch）のラインイメージセンサーと、前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え手段を有する画像処理ユニット（SoC）と、を備え、前記並び替え手段は、下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、ことを特徴とする。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【００１１】
ここで、上記の画像読取装置であって、前記Ａ／Ｄ変換ユニットと前記画像処理ユニットとの間に、前記Ａ／Ｄ変換ユニットからの入力チャンネル数をそれよりも少ないチャンネル数に変換して出力する変換チップ（chip）を備え、前記並び替え手段は、下記に示す所定の公式に基づいて、前記画像データの並び替えを行う、ことを特徴としていてもよい。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・変換chipカウンター：初期値0、最大値((AFE総出力ch数/変換chip出力ch数)−1)
・カウンターの優先順位：SoC入力chカウンター > 変換chipカウンター(chip_cnt) > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・変換chip出力ch数：変換チップの出力チャンネル数
【００１２】
また、上記のいずれかの画像読取装置であって、前記並び替え手段は、算出したセンサーch_noが（センサーch数−１）よりも大きい場合、当該画像データに対する処理をスキップする、ことを特徴としていてもよい。
【００１３】
また、上記のいずれかの画像読取装置であって、ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、前記並び替え手段は、前記画像データのセンサーch_noの算出および前記画像データの並び替えを行う回路を有し、前記各種設定値は、前記ＲＯＭに予め格納されており、前記ＣＰＵによって前記並び替え手段に設定され、前記並び替え手段は、センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む、ことを特徴としていてもよい。
【００１４】
また、上記のいずれかの画像読取装置であって、ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、前記並び替え手段は、前記ＲＯＭに格納された所定のプログラムが前記ＣＰＵに実行されることより、前記画像データのセンサーch_noの算出を行い、センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む回路を有する、ことを特徴としていてもよい。
【００１５】
上記の課題を解決するための本発明の他の態様は、画像読取装置における画像データ並び替え方法であって、前記画像読取装置は、複数チャンネル（ch）のラインイメージセンサーと、前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え処理を実行する画像処理ユニット（SoC）と、を備え、前記並び替え処理は、下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、ことを特徴とする。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る画像読取装置の、ハードウェアの概略構成の一例を示すブロック図。
【図２】センサーチャンネル番号を算出するための公式を示す図。
【図３】各種条件に対応する簡略化した公式を示す図。
【図４】変換チップ未使用時の各種条件の例に対応する公式およびデータ順序を示す図。
【図５】変換チップ未使用時の各種条件の例に対応する公式およびデータ順序を示す図。
【図６】変換チップ使用時の各種条件の例に対応する公式およびデータ順序を示す図。
【図７】その他の各種条件の例に対応する公式およびデータ順序を示す図。
【図８】ＡＦＥおよびＳｏＣの第１構成例を示す図。
【図９】第１構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１０】ＡＦＥおよびＳｏＣの第２構成例を示す図。
【図１１】第２構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１２】ＡＦＥおよびＳｏＣの第３構成例を示す図。
【図１３】第３構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１４】ＡＦＥおよびＳｏＣの第４構成例を示す図。
【図１５】第４構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１６】ＡＦＥおよびＳｏＣの第５構成例を示す図。
【図１７】第５構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図１８】ＡＦＥおよびＳｏＣの第６構成例を示す図。
【図１９】第６構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図２０】ＡＦＥおよびＳｏＣの第７構成例を示す図。
【図２１】第７構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図２２】ＡＦＥおよびＳｏＣの第８構成例を示す図。
【図２３】第８構成例における各種カウンター値とチャンネル番号の関係を説明する図。
【図２４】画像データの並び替え処理を示すフロー図。
【図２５】画像データの順番をチャンネル番号に変換するテーブルの構成例を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１８】
図１は、本発明の一実施形態に係る画像読取装置１の、ハードウェアの概略構成の一例を示すブロック図である。本図は、各チャンネルの画像データの並び替えに関する構成を中心に示している。
【００１９】
画像読取装置１は、いわゆるスキャナー、コピー機、複合機等の装置である。画像読取装置１は、例えば、ＣＩＳ方式である。画像読取装置１は、基本的には、ラインイメージセンサー１０、ＡＦＥ２０、ＳｏＣ４０を有する。また、画像読取装置１は、設計仕様に応じて、変換チップ３０およびパラレル／シリアル変換回路５０の少なくとも一方を有する。
【００２０】
ラインイメージセンサー１０は、１ライン単位で画像データ（アナログデータ）を生成し、ＡＦＥ２０に出力する。
【００２１】
ラインイメージセンサー１０の仕様としては、様々なものが想定される。例えば、１つのチャンネルで構成されたものや、主走査方向に並ぶ複数のチャンネルで構成されたものである。チャンネルが１つの場合、原稿に光を当てることによりラインイメージセンサー１０で生成された１ライン分の画像データ（アナログデータ）は、１つのチャンネル単位のデータで構成される。当該１つのチャンネルで生成された画像データは、シリアルに、ＡＦＥ２０に出力される。チャンネルが複数の場合、生成された１ライン分の画像データ（アナログデータ）は、複数のチャンネル単位のデータで構成される。各チャンネルで生成された画像データは、パラレルに、ＡＦＥ２０に出力される。
【００２２】
ＡＦＥ２０は、ラインイメージセンサー１０から出力されたアナログの画像データを受け付け、デジタルの画像データに変換して、後段の回路（変換チップ３０、パラレル／シリアル変換回路５０、もしくは画像処理回路６０）に出力する。ＡＦＥ２０は、１つのＡＦＥ回路で構成されていてもよいし、複数のＡＦＥ回路が組み合わされて構成されていてもよい。
【００２３】
１つのＡＦＥ回路の仕様としては、様々なものが想定される。例えば、シリアル入力された１つのチャンネルの画像データを、そのまま１つのチャンネルのデータとしてシリアル出力する構成のものがある。また、パラレル入力された複数のチャンネルの画像データを、所定のチャンネルの順序で１つのチャンネルにまとめてシリアル出力する構成のものがある。所定のチャンネルの順序としては、チャンネル番号順（例えば、チャンネル数＝４の場合、０、１、２、３の順）や、チャンネル番号を所定数ずつ飛ばした順序（チャンネル数＝４かつ飛び幅２の場合、０、２、１、３の順）がある。
【００２４】
なお、ＡＦＥ２０がシリアル出力である場合（ＡＦＥ２０が１つのＡＦＥ回路である場合）、後段の変換チップ３０およびパラレル／シリアル変換回路５０は、設ける必要がない。ＡＦＥ２０がパラレル出力である場合（ＡＦＥ２０が複数のＡＦＥ回路である場合）、後段回路として、変換チップ３０もしくはパラレル／シリアル変換回路５０が設けられる。
【００２５】
変換チップ３０は、ＡＦＥ２０から複数のチャンネルでパラレル出力された画像データを受け付け、チャンネル数を変換して、後段の回路（パラレル／シリアル変換回路５０、もしくは画像処理回路６０）に出力する。
【００２６】
変換チップ３０の仕様としては、様々なものが想定される。例えば、パラレル入力された複数チャンネルの画像データを、所定のチャンネルの順序で１つのチャンネルにまとめてシリアル出力する構成のものがある。また、パラレル入力された複数チャンネルの画像データを、所定数ごとにまとめて、入力よりも少ないチャンネル数でパラレル出力する構成のものがある。
【００２７】
なお、変換チップ３０がシリアル出力である場合、後段のパラレル／シリアル変換回路５０は、設ける必要がない。変換チップ３０がパラレル出力である場合、後段回路として、パラレル／シリアル変換回路５０が設けられる。
【００２８】
ＳｏＣ４０は、ＡＦＥ２０もしくは変換チップ３０から入力された画像データの並び替え、各種の画像処理を行うユニットである。ＳｏＣ４０は、基本的には、画像処理回路６０、ＲＡＭ７０、ＣＰＵ８０、ＲＯＭ９０を有する。また、ＳｏＣ４０は、設計仕様に応じて、パラレル／シリアル変換回路５０を有する。
【００２９】
パラレル／シリアル変換回路５０は、ＡＦＥ２０もしくは変換チップ３０から複数のチャンネルでパラレル出力された画像データを受け付け、所定のチャンネルの順序で１つのチャンネルにまとめて、後段の回路（画像処理回路６０）にシリアル出力する。例えば、パラレル入力が2chの場合、各チャンネルから入力される画像データを交互に取得して、シリアル出力する。
【００３０】
画像処理回路６０は、ＡＦＥ２０もしくは変換チップ３０、パラレル／シリアル変換回路５０から、シリアル出力された各チャンネルの画像データを受け付け、所定の画像処理（例えば、シェーディング補正、ガンマ補正など）を行うとともに、各チャンネルの画像データを、ラインイメージセンサー１０における主走査方向のチャンネルの順序になる（ラインの先頭画素から最後の画素まで順に並ぶ）ように、ＲＡＭ７０に書き込む。
【００３１】
ＲＡＭ７０は、ＣＰＵ８０が実行するプログラムや、画像処理回路６０によりデータ順序が並び替えられた画像データ、等を一時的に記憶するために使用される大容量の記憶装置である。ＲＡＭ７０は、例えば、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭなどの揮発性メモリーである。
【００３２】
ＣＰＵ８０は、ＲＯＭ９０から所定のプログラムをＲＡＭ７０に読み出して実行することにより、各種の処理を実現する。ＣＰＵ８０は、ＳｏＣ４０を統合的に制御したり、ＲＡＭ７０に格納されている画像データに所定の画像処理を行ったりする。
【００３３】
ＲＯＭ９０は、ＣＰＵ８０が実行するための各種プログラムやデータが記憶されている記憶装置である。ＲＯＭ９０は、例えば、不揮発性のフラッシュＲＯＭなどである。
【００３４】
以上が、本実施形態に係る画像読取装置１の画像データの並び替えに関連する構成である。従って、上記の画像読取装置１の構成は、本願発明の特徴を説明するにあたっての主要構成を説明したのであって、上記に限られない。また、上記の画像読取装置１の構成は、一般的な画像読取装置が備える他の構成を排除するものではない。
【００３５】
例えば、画像処理回路６０は、各チャンネルの画像データの並び替えを行う専用の回路であってもよい。この場合、画像処理回路６０の他に、シェーディング補正やガンマ補正等の各種画像処理を行うための回路が設けられていてもよい。
【００３６】
さて、上述したように、画像読取装置１は、様々な仕様の部品（ラインイメージセンサー１０、ＡＦＥ２０、変換チップ３０、パラレル／シリアル変換回路５０）の組み合わせにより構成されることが想定される。そのため、画像処理回路６０にシリアル入力される、ラインイメージセンサー１０の各チャンネルの画像データの順序は、上記各種部品の組み合わせ方によって異なることとなる。
【００３７】
そこで、本実施形態の画像処理回路６０は、上記各種部品の組み合わせ方によって異なる様々な画像データの順序に、汎用的に対応して、画像データの並び替えを行うことができるように、以下に説明する公式に基づく回路構成を有する。この構成により、画像処理回路６０は、順次入力される、１ラインの各チャンネルの画像データについて、そのチャンネル番号を特定することができる。
【００３８】
図２は、センサーチャンネル番号を算出するための公式を示す図である。なお、以下では適宜、チャンネル番号を「ch_no」と、チャンネルを「ch」と、記述する。
【００３９】
＜センサーch_no算出公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
【００４０】
＜カウンター＞
・SoC入力chカウンター(ch_cnt)：初期値0、(SoC入力ch数−1)分カウント
・変換chipカウンター(chip_cnt)：初期値0、((AFE総出力ch数/変換chip出力ch数)−1)分カウント、変換chip使用時に有効
・SoC入力データカウンター(datain_cnt)：初期値0、(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)分カウント
・データ飛び幅カウンター(jump_cnt)：初期値0、(ch内データ飛び幅−1)分カウント
【００４１】
・カウンターの優先順位：上記の各種カウンターをカウントする優先順位は以下の通りである。
SoC入力chカウンター(ch_cnt) > 変換chipカウンター(chip_cnt)
> SoC入力データカウンター(datain_cnt) > データ飛び幅カウンター(jump_cnt)
・カウンターのカウント手順：上位のカウンターから順に最大値までカウントし、上位のカウンターが最大値となった場合、下位のカウンターを１カウントアップし、上位のカウンターを０に戻してカウントアップする。すなわち、上位のカウンターが最大値までカウントされた場合、繰り上げて、下位のカウンターに１繰り入れる。例えば、各カウンターの最大値が１である場合、各カウンターの値(ch_cnt, chip_cnt, datain_cnt, jump_cnt)は、(0,0,0,0)、(1,0,0,0)、(0,1,0,0)、(1,1,0,0)、(0,0,1,0)、(1,0,1,0)、(0,1,1,0)、(1,1,1,0)、(0,0,0,1)のように変化していく。
【００４２】
＜条件（設定値）＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数（ＡＦＥが複数のＡＦＥ回路で構成される場合は、各ＡＦＥ回路の入力チャンネル数の合計）、AFE総入力ch数 > センサーch数の場合、使用されない入力チャンネルが存在すると判定可能。
・AFE総出力ch数：ＡＦＥの出力チャンネル数（ＡＦＥが複数のＡＦＥ回路で構成される場合は、各ＡＦＥ回路の出力チャンネル数の合計）
・センサーch数：センサーのch数
・データ飛び幅：各ＡＦＥ回路における、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔、1以上の値が設定される。
・変換chip出力ch数：変換チップの出力チャンネル数、0が設定された場合、変換chip未使用。
・各センサーch内データ数：各センサーチャンネルから画像データとして取得すべき有効データ数、不必要なデータを読み捨てるために使用される。
・各種カウンターの最大値
【００４３】
上記の公式は、条件（設定値）に応じて簡略化することができる。図３は、各種条件に対応する簡略化した公式を示す図である。
【００４４】
＜各種条件（設定値）に対応する簡略化したセンサーch_no算出公式＞
（１）SoC入力数が1ch、変換chip未使用、飛び幅1の場合：
センサーch_no = (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（２）SoC入力ch数が1ch、変換chip未使用、飛び幅2以上の場合：
センサーch_no = (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
（３）SoC入力ch数が複数ch、変換chip未使用、飛び幅1の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（４）SoC入力ch数が複数ch、変換chip未使用、飛び幅2以上の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
（５）SoC入力ch数が1ch、変換chip使用、飛び幅1の場合：
センサーch_no = (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（６）SoC入力ch数が1ch、変換chip使用、飛び幅2以上の場合：
センサーch_no = (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
（７）SoC入力ch数が複数ch、変換chip使用、飛び幅1の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
（８）SoC入力ch数が複数ch、変換chip使用、飛び幅2以上の場合：
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
【００４５】
画像処理回路６０は、上述した公式に基づく演算を行うための回路構成を有する。画像処理回路６０は、ライン毎に、各チャンネルの画像データの入力が開始されると、上述した手順で各種カウンターをカウントアップし、各種カウンター値の組み合わせごとにセンサーch_noを算出する。このようにして、順次シリアルに入力される画像データに対応するチャンネル番号を特定し、ラインイメージセンサー１０における主走査方向のチャンネルの順序になるように、画像データをＲＡＭ７０に書き込むことができる。
【００４６】
なお、上記の各種条件（設定値）は、画像処理回路６０による演算の開始前に、設定される。具体的には、上記の各種条件（設定値）は、画像読取装置もしくはＳｏＣ４０の製造時などに、ＲＯＭ９０に記録しておく。そして、上記の各種条件（設定値）は、画像読取装置１の起動時などに、ＣＰＵ８０が所定のプログラムを実行することによりＲＯＭ９０から読み出され、画像処理回路６０のレジスター等に設定されるようにする。このようにして、画像処理回路６０は、上述した公式に基づく演算を行うことができる。
【００４７】
図４〜７に、上記の公式に具体的な条件（設定値）を設定した場合の、画像処理回路６０に入力される各チャンネルの画像データ順序（データ配列）を示す。図４および図５は、変換チップ未使用時の各種条件の例に対応する公式およびデータ順序を示す図である。図６は、変換チップ使用時の各種条件の例に対応する公式およびデータ順序を示す図である。図７は、その他の各種条件の例に対応する公式およびデータ順序を示す図である。なお、これらの図は、想定される全ての条件を網羅しているわけではなく、有用な条件例を列挙したものである。
【００４８】
上記各図の見方は以下の通りである。
・ＡＦＥの構成「a, b」：
「AFE総入力ch数, AFE総出力ch数」、この場合、データ飛び幅は1。
・ＡＦＥの構成「(a, b), c」：
「(AFE総入力ch数, AFE総出力ch数), データ飛び幅」
・ＡＦＥの構成「(a, b, c), d」：
「(AFE総入力ch数, AFE総出力ch数, 変換chip出力ch数), データ飛び幅」
・公式のパターン：
パターンの番号（１）〜（８）は、図３の各公式（１）〜（８）に対応する。
・公式に設定値を当てはめた式中の「(0,….n)」：
各種カウンターがカウントされる範囲および値を示す。
・１chデータ配列「a_b」：
「センサーch番号_ライン単位のデータ番号」
・１chデータ配列「skip」
AFE総入力ch数 > センサーch数の構成の場合に、使用されていないセンサーchのデータを示す。
【００４９】
図８〜２３に、画像読取装置１の構成例と、各構成例におけるカウンター値とチャンネル番号の関係を示す。
【００５０】
なお、図中の「data_ch」は、ＳｏＣ４０に入力されるチャンネルを示す。また、「pre_data_ch」は、変換チップ３０に入力されるチャンネルを示す。また、「data_cnt」は、１ライン毎にカウントされるカウンターである。また、「sel_data」は、選択されたデータを示す。例えば、「Dx_y」は、ＳｏＣ４０に入力されるx番目（data_chx）のチャンネルから入力されたy番目の画像データを示す。
【００５１】
図８は、ＡＦＥおよびＳｏＣの第１構成例を示す図である。図９は、第１構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５２】
第１構成例は、4chセンサーと、4ch入力1ch出力・飛び幅1のAFEとを用いた構成である。この構成の各種設定値（センサーch数4, ＡＦＥ構成(4,1),1）を公式に当て嵌めると、以下のような式になる（図４参照）。
式：0+0+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 1, 2, 3となる（図９のch_no参照）。
【００５３】
図１０は、ＡＦＥおよびＳｏＣの第２構成例を示す図である。図１１は、第２構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５４】
第２構成例は、4chセンサーと、4ch入力1ch出力・飛び幅2のAFEとを用いた構成である。この構成の各種設定値（センサーch数4, ＡＦＥ構成(4,1),2）を公式に当て嵌めると、以下のような式になる（図４参照）。
式：0+0+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 2, 1, 3となる（図１１のch_no参照）。
【００５５】
図１２は、ＡＦＥおよびＳｏＣの第３構成例を示す図である。図１３は、第３構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５６】
第３構成例は、16chセンサーと、4ch入力1ch出力・飛び幅1のAFEを4個、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4),1）を公式に当て嵌めると、以下のような式になる（図５参照）。
式：16/4(0,1,2,3)+0+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 1, 5, 9, 13, 2, 6, 10, 14, 3, 7, 11, 15となる（図１３のch_no参照）。
【００５７】
図１４は、ＡＦＥおよびＳｏＣの第４構成例を示す図である。図１５は、第４構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００５８】
第４構成例は、16chセンサーと、4ch入力1ch出力・飛び幅2のAFEを4個、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4),2）を公式に当て嵌めると、以下のような式になる（図５参照）。
式：16/4(0,1,2,3)+0+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 2, 6, 10, 14, 1, 5, 9, 13, 3, 7, 11, 15となる（図１５のch_no参照）。
【００５９】
図１６は、ＡＦＥおよびＳｏＣの第５構成例を示す図である。図１７は、第５構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６０】
第５構成例は、16chセンサーと、4ch入力1ch出力・飛び幅1のAFEを4個と、変換チップ（4から1ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,1),1）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：0+16/4(0,1,2,3)+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 1, 5, 9, 13, 2, 6, 10, 14, 3, 7, 11, 15となる（図１７のch_no参照）。
【００６１】
図１８は、ＡＦＥおよびＳｏＣの第６構成例を示す図である。図１９は、第６構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６２】
第６構成例は、16chセンサーと、4ch入力1ch出力・飛び幅2のAFEを4個と、変換チップ（4から1ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,1),2）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：0+16/4(0,1,2,3)+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 4, 8, 12, 2, 6, 10, 14, 1, 5, 9, 13, 3, 7, 11, 15となる（図１９のch_no参照）。
【００６３】
図２０は、ＡＦＥおよびＳｏＣの第７構成例を示す図である。図２１は、第７構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６４】
第７構成例は、16chセンサーと、4ch入力1ch出力・飛び幅1のAFEを4個と、変換チップ（4から2ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,2),1）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：16/2(0,1)+16/4(0,1)+(0,1,2,3)+0
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 8, 4, 12, 1, 9, 5, 13, 2, 10, 6, 14, 3, 11, 7, 15となる（図２１のch_no参照）。
【００６５】
図２２は、ＡＦＥおよびＳｏＣの第８構成例を示す図である。図２３は、第８構成例における各種カウンター値とチャンネル番号の関係を説明する図である。
【００６６】
第８構成例は、16chセンサーと、4ch入力1ch出力・飛び幅2のAFEを4個と、変換チップ（4から2ch変換）と、を用いた構成である。この構成の各種設定値（センサーch数16, ＡＦＥ構成(16,4,2),2）を公式に当て嵌めると、以下のような式になる（図６参照）。
式：16/2(0,1)+16/4(0,1)+2(0,1)+(0,1)
従って、画像処理回路６０に入力される画像データのセンサーチャンネル番号の順序は、１ラインごとに、0, 8, 4, 12, 2, 10, 6, 14, 1, 9, 5, 13, 3, 11, 7, 15となる（図２３のch_no参照）。
【００６７】
図２４は、画像データの並び替え処理を示すフロー図である。本フローは、画像処理回路６０が、１ラインを構成する各チャンネルの画像データ順次受け付け、ラインイメージセンサー１０における主走査方向のチャンネル順序になるように、ＲＡＭ７０に書き込む処理を示している。なお、本フローの開始の際には、上述した各種設定値、カウンターの初期値が画像処理回路６０に設定されている。
【００６８】
Ｓ１では、画像処理回路６０は、ＳｏＣ入力ch数（設定値）が1chであるか否かを判定する。ＳｏＣ入力ch数が1chである場合（Ｓ１：ＹＥＳ）、処理をＳ１１に進める。ＳｏＣ入力ch数が1chでない場合（Ｓ１：ＮＯ）、処理をＳ２に進める。
【００６９】
Ｓ２では、画像処理回路６０は、ＳｏＣ入力chカウンターが最大値（設定値：(SoC入力ch数−1)）と等しいか否かを判定する。ＳｏＣ入力chカウンターが最大値と等しい場合（Ｓ２：ＹＥＳ）、処理をＳ１１に進める。ＳｏＣ入力chカウンターが最大値と等しくない場合（Ｓ２：ＮＯ）、処理をＳ３に進める。
【００７０】
Ｓ３では、画像処理回路６０は、対象の画像データが必要なデータであるか否かを判定する。具体的には、公式により算出したセンサーch_no > （センサーch数−１）か否かを判定する。算出したセンサーch_noが（センサーch数−１）より大きい場合（Ｓ３：ＮＯ）、Ｓ４をスキップし、処理をＳ５に進める。算出したセンサーch_noが（センサーch数−１）以下の場合（Ｓ３：ＹＥＳ）、処理をＳ４に進める。
【００７１】
Ｓ４では、画像処理回路６０は、対象の画像データを、公式により算出したセンサーch_noの画像データとして、ＲＡＭ７０の対応するアドレスに書き込む。ここで、ＲＡＭ７０に格納するデータ数は、算出したセンサーch_noのセンサーch内有効データ数（設定値）が示すデータ数である。画像処理回路６０は、データをＲＡＭ７０に格納し、処理をＳ５に進める。
【００７２】
Ｓ５では、画像処理回路６０は、ＳｏＣ入力chカウンターを1インクリメントする。そして、処理をＳ２に戻す。
【００７３】
Ｓ１１では、画像処理回路６０は、変換chip出力ch数（設定値）が0であるか否かを判定する。変換chip出力ch数が0である場合（Ｓ１１：ＹＥＳ）、処理をＳ２１に進める。変換chip出力ch数が0でない場合（Ｓ１１：ＮＯ）、処理をＳ１２に進める。
【００７４】
Ｓ１２では、画像処理回路６０は、変換chipカウンターが最大値（設定値：((AFE総出力ch数/変換chip出力ch数)−1)）と等しいか否かを判定する。変換chipカウンターが最大値と等しい場合（Ｓ１２：ＹＥＳ）、処理をＳ２１に進める。変換chipカウンターが最大値と等しくない場合（Ｓ１２：ＮＯ）、処理をＳ１３に進める。
【００７５】
Ｓ１３およびＳ１４の処理は、それぞれＳ３およびＳ４と同様である。
【００７６】
Ｓ１５では、画像処理回路６０は、ＳｏＣ入力chカウンターを0クリアし、変換chipカウンターを1インクリメントする。そして、処理をＳ１に戻す。
【００７７】
Ｓ２１では、画像処理回路６０は、AFE総入力ch数（設定値）およびAFE総出力ch数（設定値）の比率が1:1であるか否かを判定する。比率が1:1である場合（Ｓ２１：ＹＥＳ）、処理をＳ３１に進める。比率が1:1でない場合（Ｓ２１：ＮＯ）、処理をＳ２２に進める。
【００７８】
Ｓ２２では、画像処理回路６０は、SoC入力データカウンターが最大値（設定値：(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)）と等しいか否かを判定する。SoC入力データカウンターが最大値と等しい場合（Ｓ２２：ＹＥＳ）、処理をＳ３１に進める。SoC入力データカウンターが最大値と等しくない場合（Ｓ２２：ＮＯ）、処理をＳ２３に進める。
【００７９】
Ｓ２３およびＳ２４の処理は、それぞれＳ３およびＳ４と同様である。
【００８０】
Ｓ２５では、画像処理回路６０は、ＳｏＣ入力chカウンターおよび変換chipカウンターを0クリアし、SoC入力データカウンターを1インクリメントする。そして、処理をＳ１に戻す。
【００８１】
Ｓ３１では、画像処理回路６０は、データ飛び幅（設定値）が1であるか否かを判定する。データ飛び幅が1である場合（Ｓ３１：ＹＥＳ）、処理をＳ４３に進める。データ飛び幅が1でない場合（Ｓ３１：ＮＯ）、処理をＳ３２に進める。
【００８２】
Ｓ３２では、画像処理回路６０は、データ飛び幅カウンターが最大値（設定値：(ch内データ飛び幅−1)）と等しいか否かを判定する。データ飛び幅カウンターが最大値と等しい場合（Ｓ３２：ＹＥＳ）、処理をＳ４３に進める。データ飛び幅カウンターが最大値と等しくない場合（Ｓ３２：ＮＯ）、処理をＳ３３に進める。
【００８３】
Ｓ３３およびＳ３４の処理は、それぞれＳ３およびＳ４と同様である。
【００８４】
Ｓ３５では、画像処理回路６０は、ＳｏＣ入力chカウンターおよび変換chipカウンター、SoC入力データカウンターを0クリアし、データ飛び幅カウンターを1インクリメントする。そして、処理をＳ１に戻す。
【００８５】
Ｓ４３およびＳ４４の処理は、それぞれＳ３およびＳ４と同様である。
【００８６】
Ｓ４５では、画像処理回路６０は、ＳｏＣ入力chカウンターおよび変換chipカウンター、SoC入力データカウンター、データ飛び幅カウンターを0クリアする。そして、本フローを終了する。
【００８７】
以上のようにして、画像処理回路６０は、順次入力された画像データのチャンネル番号を特定することができる。また、特定したチャンネル番号に従って、画像データをチャンネル順に並び替えることができる。
【００８８】
以上、本発明の一実施形態について説明した。本実施形態によれば、画像読取装置を、様々な構成のラインイメージセンサーやＡＦＥ等の部品に汎用的に対応可能とする技術を提供することができる。
【００８９】
すなわち、ＡＦＥやセンサー等の構成によってＳｏＣを大きく作り変える必要が無くなる。また、既存にない仕様のＡＦＥ等の部品が新たに開発され、当該部品が画像読取装置に採用されても、大きな設計変更を伴わずに対応可能となる。さらに、製品に要求される性能やコスト等に応えられるように、大きな設計変更を伴わずに様々な部品の組み合わせを検討することができるため、最適なシステム構成を実現し易くなる。
【００９０】
なお、上記の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【００９１】
例えば、上記の実施形態では、画像処理回路６０が、入力された画像データごとにチャンネル番号を算出する回路構成を有するが、ＣＰＵ８０がチャンネル番号を算出するようにしてもよい。
【００９２】
具体的には、ＲＯＭ９０に、チャンネル番号算出公式による演算を実行するための所定のプログラム、各種条件（設定値）を格納しておく。また、画像データが入力された順番を、センサーチャンネル番号に変換するための変換テーブルを用意しておく。変換テーブルは、例えば、図２５に示すようなＳＲＡＭにより実現することができる。本図に示すように、ＳＲＡＭは、センサーch数を表すことのできるビット数の領域をセンサーch数分有する容量である。例えば、センサーch数=32chの場合、5bit×32wordの領域を用意すればよい。ＳＲＡＭは、画像処理回路６０内に設けられても良いし、画像処理回路６０の外のＳｏＣ４０上に設けられてもよい。
【００９３】
ＣＰＵ８０は、画像読取装置１の起動時などに、ＲＯＭ９０から各種設定値および所定のプログラムを読み出して実行する。そして、プログラムに従って、各種カウンターを上述した手順でカウントアップすることにより、順次チャンネル番号を算出する。また、カウンター値の組み合わせごとに順次算出したチャンネル番号を、ＳＲＡＭに順次（０番目の領域から順に）格納する。
【００９４】
センサーch数分のチャンネル番号がＳＲＡＭに格納された後、画像処理回路６０は、ライン毎に、実際に入力された各チャンネルの画像データについて、入力された順番に対応するチャンネル番号をＳＲＡＭを参照して特定する。また、各チャンネルの画像データを、それぞれ特定したチャンネル番号に対応するＲＡＭ７０のアドレスに格納する。
【００９５】
上記のように構成すれば、上述の実施形態と同様の機能を実現するとともに、ハードウェアのゲート数を大幅に削減することができる。
【００９６】
また、例えば、上記の実施形態では、１ラインのモノクロのセンサーを例に挙げて説明したが、３ラインのＲＧＢセンサーの場合でも、各色について同様に処理すればよい。
【符号の説明】
【００９７】
１：画像読取装置、１０：ラインイメージセンサー、２０：ＡＦＥ、３０：変換チップ、４０：ＳｏＣ、５０：パラレル／シリアル変換回路、６０：画像処理回路、７０：ＲＡＭ、８０：ＣＰＵ、９０：ＲＯＭ
【特許請求の範囲】
【請求項１】
画像読取装置であって、
複数チャンネル（ch）のラインイメージセンサーと、
前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、
前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え手段を有する画像処理ユニット（SoC）と、を備え、
前記並び替え手段は、
下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、
ことを特徴とする画像読取装置。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【請求項２】
請求項１に記載の画像読取装置であって、
前記Ａ／Ｄ変換ユニットと前記画像処理ユニットとの間に、前記Ａ／Ｄ変換ユニットからの入力チャンネル数をそれよりも少ないチャンネル数に変換して出力する変換チップ（chip）を備え、
前記並び替え手段は、下記に示す所定の公式に基づいて、前記画像データの並び替えを行う、
ことを特徴とする画像読取装置。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・変換chipカウンター：初期値0、最大値((AFE総出力ch数/変換chip出力ch数)−1)
・カウンターの優先順位：SoC入力chカウンター > 変換chipカウンター(chip_cnt) > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・変換chip出力ch数：変換チップの出力チャンネル数
【請求項３】
請求項１または２に記載の画像読取装置であって、
前記並び替え手段は、算出したセンサーch_noが（センサーch数−１）よりも大きい場合、当該画像データに対する処理をスキップする、
ことを特徴とする画像読取装置。
【請求項４】
請求項１〜３いずれか一項に記載の画像読取装置であって、
ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、
前記並び替え手段は、前記画像データのセンサーch_noの算出および前記画像データの並び替えを行う回路を有し、
前記各種設定値は、前記ＲＯＭに予め格納されており、前記ＣＰＵによって前記並び替え手段に設定され、
前記並び替え手段は、センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む、
ことを特徴とする画像読取装置。
【請求項５】
請求項１〜３いずれか一項に記載の画像読取装置であって、
ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、
前記並び替え手段は、
前記ＲＯＭに格納された所定のプログラムが前記ＣＰＵに実行されることより、前記画像データのセンサーch_noの算出を行い、
センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む回路を有する、
ことを特徴とする画像読取装置。
【請求項６】
画像読取装置における画像データ並び替え方法であって、
前記画像読取装置は、
複数チャンネル（ch）のラインイメージセンサーと、
前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、
前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え処理を実行する画像処理ユニット（SoC）と、を備え、
前記並び替え処理は、
下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、
ことを特徴とする画像データ並び替え方法。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【請求項１】
画像読取装置であって、
複数チャンネル（ch）のラインイメージセンサーと、
前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、
前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え手段を有する画像処理ユニット（SoC）と、を備え、
前記並び替え手段は、
下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、
ことを特徴とする画像読取装置。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【請求項２】
請求項１に記載の画像読取装置であって、
前記Ａ／Ｄ変換ユニットと前記画像処理ユニットとの間に、前記Ａ／Ｄ変換ユニットからの入力チャンネル数をそれよりも少ないチャンネル数に変換して出力する変換チップ（chip）を備え、
前記並び替え手段は、下記に示す所定の公式に基づいて、前記画像データの並び替えを行う、
ことを特徴とする画像読取装置。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (AFE総入力ch数/AFE総出力ch数) ＊ (変換chipカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・変換chipカウンター：初期値0、最大値((AFE総出力ch数/変換chip出力ch数)−1)
・カウンターの優先順位：SoC入力chカウンター > 変換chipカウンター(chip_cnt) > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・変換chip出力ch数：変換チップの出力チャンネル数
【請求項３】
請求項１または２に記載の画像読取装置であって、
前記並び替え手段は、算出したセンサーch_noが（センサーch数−１）よりも大きい場合、当該画像データに対する処理をスキップする、
ことを特徴とする画像読取装置。
【請求項４】
請求項１〜３いずれか一項に記載の画像読取装置であって、
ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、
前記並び替え手段は、前記画像データのセンサーch_noの算出および前記画像データの並び替えを行う回路を有し、
前記各種設定値は、前記ＲＯＭに予め格納されており、前記ＣＰＵによって前記並び替え手段に設定され、
前記並び替え手段は、センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む、
ことを特徴とする画像読取装置。
【請求項５】
請求項１〜３いずれか一項に記載の画像読取装置であって、
ＲＡＭ、ＲＯＭ、およびＣＰＵを備え、
前記並び替え手段は、
前記ＲＯＭに格納された所定のプログラムが前記ＣＰＵに実行されることより、前記画像データのセンサーch_noの算出を行い、
センサーch_no順に並び替えた前記画像データを、前記ＲＡＭに書き込む回路を有する、
ことを特徴とする画像読取装置。
【請求項６】
画像読取装置における画像データ並び替え方法であって、
前記画像読取装置は、
複数チャンネル（ch）のラインイメージセンサーと、
前記チャンネル毎に読み取られた画像データをＡ／Ｄ変換して出力するＡ／Ｄ変換ユニット（AFE）と、
前記Ａ／Ｄ変換ユニットから出力され、ライン毎に、所定の順序で入力される前記チャンネル毎の画像データを、１ラインの画像データとなるようにチャンネル番号（ch_no）順に並び替える並び替え処理を実行する画像処理ユニット（SoC）と、を備え、
前記並び替え処理は、
下記に示す所定の公式により、前記画像データそれぞれが入力される順番に対応する前記各種カウンター値、および前記各種設定値に基づいて、前記画像データそれぞれのセンサーch_noを算出し、前記画像データをセンサーch_no順に並び替える、
ことを特徴とする画像データ並び替え方法。
＜公式＞
センサーch_no = (AFE総入力ch数/SoC入力ch数) ＊ (SoC入力chカウンター)
+ (ch内データ飛び幅) ＊ (SoC入力データカウンター)
+ (データ飛び幅カウンター)
＜カウンターの定義＞
・SoC入力chカウンター：初期値0、最大値(SoC入力ch数−1)
・SoC入力データカウンター：初期値0、最大値(((AFE総入力ch数/AFE総出力ch数)/ ch内データ飛び幅)−1)
・データ飛び幅カウンター：初期値0、最大値(ch内データ飛び幅−1)
・カウンターの優先順位：SoC入力chカウンター > SoC入力データカウンター > データ飛び幅カウンター
＜設定値＞
・SoC入力ch数：ＳｏＣの入力チャンネル数
・AFE総入力ch数：ＡＦＥの入力チャンネル数の合計
・AFE総出力ch数：ＡＦＥの出力チャンネル数の合計
・データ飛び幅：ＡＦＥにおける、次に出力すべきチャンネル番号とその前に出力したチャンネル番号との間隔（1以上）
・各種カウンターの最大値
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１１−４１２００（Ｐ２０１１−４１２００Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８９３１０（Ｐ２００９−１８９３１０）
【出願日】平成２１年８月１８日（２００９．８．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１８日（２００９．８．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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