発光デバイス表示器をプログラミング、校正及び駆動する方法並びにシステム
【課題】一定の輝度を提供し、高い精度を達成し、且つ、ピクセル回路の経時変化の影響を低減することができるような方法及びシステムを提供する。
【解決手段】発光デバイス表示器をプログラミング、校正及び駆動する方法並びにシステムが提供される。該システムは、校正のためのピクセルの時間依存性パラメータの抽出を含むことができる。
【解決手段】発光デバイス表示器をプログラミング、校正及び駆動する方法並びにシステムが提供される。該システムは、校正のためのピクセルの時間依存性パラメータの抽出を含むことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示技術に係り、更に特定的には発光デバイス表示器をプログラミング、校正及び駆動する方法並びにシステムに関する。
【背景技術】
【０００２】
近年、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、有機又は他の駆動バックプレーンを備えるアクティブマトリクス型有機発光ダイオード（ＡＭＯＬＥＤ）表示器が、アクティブマトリクス型液晶表示器を超える利点のため一層魅力的となってきている。例えば、その利点は、ａ−Ｓｉによれば、異なる基板の使用を広めると共に可撓性の表示器を可能にさせるような低温製造法以外に、低価格製造、高解像度及び広視野角を含む。
【０００３】
ＡＭＯＬＥＤ表示器は、行及び列のピクセルのアレイ（各ピクセルが有機発光ダイオード（ＯＬＥＤ）を有する）と、該行及び列のアレイ内に配置されたバックプレーン電子回路とを含んでいる。ＯＬＥＤは電流駆動デバイスであるので、ＡＭＯＬＥＤのピクセル回路は正確且つ一定の駆動電流を供給することができなければならない。
【０００４】
特許文献１は、受動型ピクセルを校正する方法及びシステムを開示している。特許文献１は、データライン電圧を測定し、該測定値を予備充電のために使用している。しかしながら、この技術はアクティブマトリクスに必要とされる精度を提供しない。何故なら、アクティブマトリクスの校正は、バックプレーンの経時変化（aging）及びＯＬＥＤの経時変化の両方に対して働くべきであるからである。更に、予備充電の後に、電流プログラミングを実行しなければならない。電流駆動型ピクセルの電流プログラミングは、寄生ライン容量により遅く、大きな表示器に対しては不均一さの不利益を被る。速度は、小さな電流でプログラミングする場合に問題となり得る。
【０００５】
【特許文献１】米国特許第6,594,606号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
他の補償技術も紹介されている。しかしながら、一定の輝度を提供し、高い精度を達成し、且つ、ピクセル回路の経時変化の影響を低減することができるような方法及びシステムを提供する必要性が依然として存在する。
【０００７】
本発明の目的は、既存のシステムの上記欠点の少なくとも１つを除去又は軽減するような方法及びシステムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、行及び列に配列された複数のピクセル回路を有する表示アレイのためのリアルタイム校正を行う方法において、表示データ及び前の校正データに基づく校正のためのピクセルを優先付けるために使用されるピクセルの優先リストを発生するステップであって、該優先リストが校正のために閾電流より大きな電流でプログラムされる１以上（ｎ個）のピクセルを選択するために使用されるようなステップと；連結リストから、前記表示アレイの選択された列におけるｎ個のピクセルを選択するステップと；前記選択された列におけるピクセルに対してプログラミングを実行するステップであって、前記ｎ個のピクセルに関してピクセル電流をモニタリングすると共に、校正データを得るステップ、校正のために前記校正データに基づいて補償メモリを更新するステップ、及び次のプログラミングのために前記優先リストを並び替えるステップを含むようなステップとを有する方法が提供される。
【０００９】
本発明の他の態様によれば、行及び列に配列された複数のピクセル回路を有する表示アレイのためのリアルタイム校正を行うシステムであって、各ピクセル回路が発光デバイス及び駆動トランジスタを有するようなシステムにおいて、該システムは、前記表示アレイのプログラミング及び校正を制御する校正スケジューラを含み、該スケジューラが、表示データに基づく校正のための１以上のピクセルを掲載する優先リストと、プログラミングサイクルの間において、選択された列における前記優先リストから選択された１以上のピクセルに対して校正モードを可能にすると共に、プログラミングサイクルの間において、前記選択された列におけるピクセルの残りに対して通常動作モードを可能にするようなモジュールと、前記選択された列を介して前記校正モードのピクセルに関するピクセル電流をモニタリングするモニタと、該モニタリング結果に基づいて校正データを発生する発生器と、校正データを記憶するメモリと、前記通常動作モードのピクセルがプログラムされる場合に、前記表示アレイに供給されるプログラミングデータを前記校正データに基づいて調整する調整器とを有するようなシステムが提供される。
【００１０】
本発明の他の態様によれば、ピクセル回路を有する表示アレイのためのシステムであって、前記ピクセル回路はデータラインを介してプログラムされ、該システムが、プログラミングデータを前記ピクセル回路に供給するデータ源と、該電圧源に関連され、前記ピクセル回路の時間依存性パラメータを抽出するために前記データライン上の電流を該電流に関連する電圧に変換する電流制御型電圧源とを有するようなシステムが提供される。
【００１１】
本発明の他の態様によれば、複数のピクセル回路を含む表示アレイのためのシステムであって、各ピクセル回路が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むようなシステムにおいて、前記ピクセル回路上の電流又は電圧をモニタリングするモニタと、前記表示アレイの動作を制御するデータ処理ユニットであって、前記モニタリングされた電流又は電圧に基づいて前記ピクセル回路の経時変化（aging）に関する情報を抽出すると共に、該ピクセル回路の状態を決定するようなデータ処理ユニットと、前記データ処理ユニットにより制御されて、前記ピクセル回路に該ピクセル回路の状態に基づいてプログラミング及び校正データを供給するドライバとを有するようなシステムが提供される。
【００１２】
本発明の他の態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイを駆動する方法において、前記ピクセル回路に電流又は電圧を供給するステップと、前記ピクセル回路を介して流れる電流又は電圧をモニタリングするステップと、前記ピクセル回路の経時変化に関する情報を前記モニタリングされた電流又は電圧に基づいて抽出すると共に、該ピクセル回路の状態を決定するステップと、前記ピクセル回路のためのプログラミング及び校正データを該ピクセル回路の状態に基づいて決定するステップを含み、該ピクセル回路に対して動作電圧を供給するステップとを有するような方法が提供される。
【００１３】
本発明の他の態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイを駆動する方法において、前記発光デバイスに電流又は電圧を供給するステップと、前記発光デバイスを介して流れる電流又は電圧をモニタリングするステップと、前記発光デバイスの電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測すると共に、前記ピクセル回路の状態を決定するステップと、前記発光デバイスに、該発光デバイスの電圧の前記ずれに関連するバイアスを供給するステップとを有するような方法が提供される。
【００１４】
本発明の他の態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイを駆動するシステムにおいて、前記ピクセル回路上の電流又は電圧をモニタリングするモニタと、前記発光デバイスの電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測すると共に、前記ピクセル回路の状態を決定するデータ処理ユニットと、前記発光デバイスに、該発光デバイスの電圧の前記ずれに関連するバイアスを供給する回路とを有するようなシステムが提供される。
【００１５】
本発明の或る態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイのためのシステムであって、前記発光デバイスが前記ピクセル回路をプログラムするためのプログラミング経路に配置されるようなシステムにおいて、前記表示アレイの動作を制御するコントローラと、該コントローラの制御に基づいて前記ピクセル回路に動作電圧を供給するドライバと有し、前記ドライバが、プログラミングサイクルの間において前記ピクセル回路に前記動作電圧を、前記発光デバイスが前記プログラミング経路から除去されるように供給するようなシステムが提供される。
【００１６】
この発明の開示は、必ずしも本発明の全てのフィーチャを記載したものではない。
【００１７】
本発明の他の態様及びフィーチャは、当業者であれば、好ましい実施例の添付図面と関連した下記の詳細な説明を精読することにより容易に明らかとなるであろう。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施例による校正スケジューリングのための処理を示すフローチャートである。
【図２】図２は、図１の校正スケジューリングを実施するためのシステム構成の一例を示す説明図である。
【図３】図３は、本発明の一実施例による電圧抽出、プログラミング及び駆動のためのシステムアーキテクチャを示す説明図である。
【図４】図４は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の一例を示す説明図である。
【図５】図５は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の他の例を示す説明図である。
【図６】図６は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の他の例を示す説明図である。
【図７】図７は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の他の例を示す説明図である。
【図８】図８は、本発明の一実施例によるステップ構成駆動法が適用されるピクセル回路を示す説明図である。
【図９】図９は、ドライバ及び抽出ブロック並びに図８の駆動トランジスタの一例を示す説明図である。
【図１０】図１０は、図９のＤＰＵブロックにより実施される抽出アルゴリズムの一例を示す説明図である。
【図１１】図１１は、図９のＤＰＵブロックにより実施される抽出アルゴリズムの他の例を示す説明図である。
【図１２】図１２は、ステップ校正駆動法のための波形の一例を示すタイミング図である。
【図１３】図１３は、ステップ校正駆動法のための波形の他の例を示すタイミング図である。
【図１４】図１４は、ステップ校正駆動法が適用可能なピクセル回路を示す説明図である。
【図１５】図１５は、ステップ校正駆動法に対するシミュレーションの結果を示すグラフである。
【図１６】図１６は、表示アレイを備えるステップ校正駆動法のためのシステムアーキテクチャの一例を示す説明図である。
【図１７】図１７は、図１６のシステムアーキテクチャに適用される波形の一例を示すタイミング図である。
【図１８】図１８は、電圧／電流抽出法のための波形の一例を示すタイミング図である。
【図１９】図１９は、電圧／電流抽出法のための波形の他の例を示すタイミング図である。
【図２０】図２０は、図１９の電圧／電流抽出法が適用可能なピクセル回路を示す説明図である。
【図２１】図２１は、電圧／電流抽出法のための波形の他の例を示すタイミング図である。
【図２２】図２２は、図２１の電圧／電流抽出法が適用可能なピクセル回路を示す説明図である。
【図２３】図２３は、本発明の一実施例によるＯＬＥＤ除去法が適用されるミラー型ピクセル回路を示す説明図である。
【図２４】図２４は、ＯＬＥＤ除去法を適用した場合の図２３のプログラミング経路を示す説明図である。
【図２５】図２５は、ＯＬＥＤ除去法のためのシステムアーキテクチャの一例を示す説明図である。
【図２６】図２６は、異なる閾電圧に関するＩＤＡＴＡライン上の電圧に対するシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１９】
本発明の、これら及び他のフィーチャは添付図面を参照する下記の説明から一層明らかとなるであろう。
【００２０】
本発明の実施例を、発光デバイス及び複数のトランジスタを含むピクセルを用いて説明する。該発光デバイスは有機発光ダイオード（ＯＬＥＤ）とすることができる。また、“ピクセル”及び“ピクセル回路”は入れ替え可能に使用することができることに注意されたい。
【００２１】
複数のピクセルを持つ表示アレイに対するリアルタイム校正スケジューリングを詳細に説明する。図１は、本発明の一実施例による校正スケジューリングのための処理を図示している。この技術によれば、ピクセルは当該表示アレイの通常の動作の間における、斯かるピクセルの経時変化（aging）及び／又は使用に基づいて校正される。
【００２２】
ピクセルの連結リスト（linked list）がステップＳ２において発生される。該連結リストは、校正のための高輝度を持つピクセルの識別子を含む。該連結リストは、校正の優先度をスケジュールするために使用される。
【００２３】
ステップＳ４において、“ｎ”が表示器のサイズ及び時間に伴う予測される非安定性（例えば、トランジスタ及び発光デバイスの特性のずれ）に基づいて選択される。“ｎ”は、各プログラミングサイクルにおいて校正されるピクセルの数を表す。“ｎ”は１又は２以上とすることができる。
【００２４】
次いで、ステップＳ６においてプログラミングサイクルが開始する。ステップＳ６は、ステップＳ８〜Ｓ１６を含む。ステップＳ８〜Ｓ１６は、当該表示アレイの選択された列に対して実施される。
【００２５】
ステップＳ８において、選択された列における“ｎ”個のピクセルが、前記連結リストの始めから選択される（以下、“選択ピクセル”と称す）。
【００２６】
ステップＳ１０において、上記選択ピクセルに対して“校正モード”が可能に（イネーブルされる一方、当該表示アレイの選択された列におけるピクセルの残りに対しては“通常動作モード”が可能にされる。
【００２７】
ステップＳ１２において、選択された列における全ピクセルが、当該ピクセルのデータラインに接続された電圧源ドライバ（例えば、図２の２８）によりプログラムされる。
【００２８】
前記選択ピクセルに関し、プログラミングサイクルの間においてデータラインを介して流れる電流がモニタリングされる。該選択された列における上記選択ピクセル以外のピクセルに関しては、対応するプログラミング電圧がメモり（例えば、図２の３４、以下“ΔＶ補償メモリ”と称す）に記憶されたデータを用いて上昇（ブースト）される。
【００２９】
ステップＳ１４において、上記のモニタリングされた電流は、データラインを介して流れるべき期待された電流と比較される。次いで、前記選択ピクセルに関する校正データ曲線が発生される。該校正データ曲線に基づいてΔＶ補償メモリが更新される。
【００３０】
ピクセルに関してΔＶ補償メモリに記憶された校正データ曲線は、該ピクセルが通常動作モードである場合の次のプログラミングサイクルにおいて該ピクセルに対するプログラミング電圧をブーストするために使用されるであろう。
【００３１】
ステップＳ１６において、上記の選択ピクセルの識別子が前記連結リストの終端部に送られる。これら選択ピクセルは、校正に関して該連結リストにおいて最低の優先度を有する。
【００３２】
表示動作（Ｓ６〜Ｓ１６）の間において、上記連結リストは、校正されるべきピクセルの並び替えられた優先リストを提供する。本説明において、“連結リスト”なる用語及び“優先リスト”なる用語は入れ替え可能に使用され得ることに注意されたい。
【００３３】
当該動作はステップＳ８に戻る（Ｓ１８）。そして、次のプログラミングサイクルが開始する。当該表示アレイにおける新たな列が活性化され（選択され）、該新たに活性化された列における新たな“ｎ”個のピクセルが上記連結リストの先頭から選択される。該新たな選択ピクセルに関して得られた校正データを用いて、ΔＶ補償メモリが更新される。
【００３４】
次に、上記選択ピクセルの数“ｎ”を詳細に説明する。上述したように、数“ｎ”は、表示器のサイズ及び時間に伴うデバイス特性の予測される非安定性に基づいて決定される。ピクセルの総数ＮはＮ＝３ｘｍ１ｘｍ２であると仮定し、ここでｍ１及びｍ２は、各々、当該表示器における行及び列の数である。
【００３５】
特性ずれの最高の率はＫ（＝ΔＩ／Δｔ・Ｉ）である。各プログラミングサイクルはｔ＝１／ｆ・ｍ２掛かる。表示器全体が校正された後の最大の予測される特性のずれは、ΔＩ／Ｉ＝Ｋ・ｔ・Ｎ／ｎ＜ｅであり、ここで、ｅは許容される誤差である。この後、校正は始めから再実行することができ、誤差が除去される。これは、ｎ＞Ｋ・ｔ・Ｎ／ｅ又はｎ＞３・Ｋ・ｍ１／ｆ・ｅであることを示す。例えば、Ｋ＝１％／hr、ｍ１＝１０２４、ｆ＝６０Ｈｚ、及びｅ＝０.１％であるなら、ｎ＞０.１４であり、これは５プログラミングサイクルに１回校正する必要があることを意味する。これは、５プログラミングサイクルに１回動作するような１つの校正ユニットにより達成可能である。各校正ユニットは、プログラミングサイクルにおいて１つのピクセルの校正を可能にする。ｅ＝０.０１％なら、ｎ＞１.４である。これは、各プログラミングサイクルにおいて２つのピクセルを校正する２つの校正ユニットが必要となることを意味する。これは、この校正システムを非常に低コストで実施化することができることを示している。
【００３６】
表示器は時を経るほど、校正の頻度は自動的に低下され得る。何故なら、特性のずれは時間が経過するにつれて一層遅くなるからである。加えて、校正のために選択されるピクセルは、表示データに依存する異なる電流でプログラムすることができる。唯一の条件は、それらのプログラミング電流が基準電流より大きいということである。したがって、一層高い精度を達成するために、校正は１つのピクセルに対して複数輝度レベルで実行することができる。
【００３７】
次に、連結リストを詳細に説明する。連結リストには、校正のための高輝度を持つピクセルが掲載される。表示データは、斯かる校正のための高輝度を持つピクセルを決定するために使用される。低電流における校正は遅く、時には正確でない。加えて、最大の特定のずれは、高電流のピクセルに対して発生する。このように、精度及び校正速度を改善するために、閾電流ＩTHより大きな電流でプログラムされるべきピクセルが選択され、連結リストに記憶される。
【００３８】
ＩTHは変数であり、“０”であり得る。ＩTH＝０の場合は、全ピクセルが連結リストに掲載され、校正は、それらのプログラミング電流に関係なく全てのピクセルに対して実行される。
【００３９】
前述した校正−スケジューリング技術は、限定されるものではないが、例えばカレントミラー型ピクセル等の如何なる電流プログラム型ピクセルにも適用可能である。
【００４０】
図２は、図１の校正−スケジューリング法を実施するためのシステム構成の一例を図示している。校正−スケジューリングアルゴリズムを実施するための図２のシステム３０は、複数のピクセル回路１２を持つ表示アレイ１０に対して設けられている。ピクセル回路１２は、限定されるものではないがカレントミラー型ピクセル等の電流プログラム型ピクセル回路である。ピクセル回路１２は、行及び列に配列されている。
【００４１】
ピクセル回路１２は、ＯＬＥＤ及び複数のトランジスタ（例えば、ＴＦＴ）を含むことができる。該トランジスタは、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。表示アレイ１０は、ＡＭＯＬＥＤ表示アレイとすることができる。
【００４２】
ピクセル回路１２は、ゲートドライバ２０に接続されたゲートライン１４、電圧データドライバ２８に接続されたデータライン１６、及び電源２４に接続された電源ライン１８により動作される。図２においては、２つのデータライン、２つのゲートライン及び２つの電源ラインが一例として示されている。表示アレイ１０に、３つ以上のデータライン、３つ以上のゲートライン及び３つ以上の電源ラインを設けることもできることは明らかである。
【００４３】
システム３０は、表示アレイ１０のプログラミング及び校正を制御するための校正スケジューラ及びメモリブロック３２、及びΔＶ補償電圧（値）を記憶するためのΔＶ補償メモリ３４を含む。各プログラミングサイクルにおいて、表示アレイ１０の或る列が選択される。該プログラミングサイクルの間において、校正スケジューラ及びメモリブロック３２は、該選択された列（即ち、データライン）に対して通常動作モード又は校正モードをイネーブルする。
【００４４】
システム３０は、ピクセル電流をモニタリング及び測定するモニタシステムを更に含んでいる。該モニタシステムは、スイッチ３６及び３８並びに正確な抵抗４２を備えるセンサ４０を含んでいる。図２において、スイッチ３６及び３８は、一例として各データラインに設けられている。
【００４５】
システム３０は、上記のモニタリング結果に基づいてΔＶ補償電圧を発生する発生器を更に含んでいる。該発生器は、アナログ／デジタル変換器（Ａ／Ｄ）４４、比較器４６及びトランスレータ４８を含んでいる。Ａ／Ｄ４４は、電圧センサ４０の出力をデジタル出力に変換する。比較器４６は、該デジタル出力をトランスレータ４８の出力と比較する。トランスレータ４８は、デジタルデータ入力５２に対して関数ｆ(V)を実行する。トランスレータ４８は、ｆ(V)を介して電流データ入力５２を電圧データ入力に変換する。比較器４６による比較の結果は、ΔＶ補償メモリ３４に記憶される。
【００４６】
システム３０は、デジタルデータ入力５２と、ΔＶ補償メモリ３４に記憶されたΔＶ補償電圧とを加算する加算器５０を更に含んでいる。電圧データドライバ２８は、データラインを加算器５０の出力に基づいて駆動する。かくして、データライン用のプログラミングデータは、上記ΔＶ電圧を加算することにより調整される。
【００４７】
前記校正スケジューラ及びメモリブロック３２が、選択されたデータラインに対して通常動作モードをイネーブルする場合、スイッチ３６が作動される。かくして、電圧データドライバ２８の電圧出力は当該データライン上のピクセルに直接供給される。
【００４８】
校正スケジューラ及びメモリブロック３２が当該データラインに対して校正モードをイネーブルすると、スイッチ３８が作動される。かくして、電圧は正確な抵抗４２を介して当該データライン上のピクセルに供給される。プログラミングサイクルの最終段階における（即ち、初期過渡状態が完了した場合の）抵抗４２の両端間の電圧降下が電圧センサ４０により測定される。電圧センサ４０によりモニタリングされた電圧降下は、Ａ／Ｄ４４によりデジタルデータに変換される。上記電圧降下の結果的値は、当該ピクセルが電流プログラム型ピクセル回路である場合、該ピクセルを介して流れる電流に比例する。この値は、比較器４６により、トランスレータ４８により得られる期待された値と比較される。
【００４９】
期待された値と測定された値との間の差は、ΔＶ補償メモリ３４に記憶され、後のプログラミングサイクルに対して使用される。上記差は、将来において当該ピクセルのプログラミングに対するデータ電圧を調整するために使用される。
【００５０】
校正スケジューラ及びメモリブロック３２は、前述した連結リストを含むことができる。開始時に、該連結リストは自動的に発生される。該リストは、ピクセルの単なるリストであり得る。しかしながら、動作中に該リストは修正される。
【００５１】
高輝度を持つピクセル回路の校正は、大又は小面積表示器において必要とされる高速且つ正確な校正を保証する。
【００５２】
表示アレイ１０は電圧プログラミング技術を用いて駆動されるので、当該校正は高速であり、高解像度及び大面積表示器に使用することができる。
【００５３】
実施化の速度、精度及び容易さにより、当該校正−スケジューリング技術の応用は、携帯電話、パーソナルオーガナイザ、モニタ、ＴＶに使用されるエレクトロルミネッセント装置から大面積表示器ボードまでにわたる。
【００５４】
システム３０は、当該ピクセルの時間依存性パラメータに依存するような電圧降下をモニタリング及び測定し、望ましいプログラミングデータを発生する。しかしながら、ピクセルの時間依存性パラメータは、図２のもの以外の如何なるメカニズムにより抽出することもできる。
【００５５】
プログラミングし、ピクセルの時間依存性パラメータを抽出し、且つ該ピクセルを駆動する他の技術を、図３〜７を参照して詳細に説明する。この技術は、校正のための電圧抽出を含む。プログラミング電圧は該抽出された情報により校正され、結果として、時間にわたり安定したピクセル電流が得られる。この技術を用いて、ピクセルの経時変化が抽出される。
【００５６】
図３は、本発明の一実施例による電圧抽出、プログラミング及び駆動を実施するためのシステムアーキテクチャを図示している。図３のシステムは、電流モードピクセル回路６０に対して電圧抽出及びプログラミングを実施する。ピクセル回路６０は、発光デバイスと、駆動トランジスタを含む複数のトランジスタとを有している（図示略）。これらトランジスタはＴＦＴとすることができる。
【００５７】
ピクセル回路６０は、選択ラインＳＥＬにより選択され、データライン６１上のＤＡＴＡにより駆動される。電圧源６２は、プログラミング電圧ＶＰをピクセル回路６０に書き込むために設けられている。正ノード及び負ノードを持つ電流制御型電圧源（ＣＣＶＳ）６３は、データライン６１上の電流を電圧Ｖextに変換するために設けられている。表示コントローラ及びスケジューラ６４は、ピクセル回路６０を動作させる。該表示コントローラ及びスケジューラ６４は、ＣＣＶＳ６３から出力される抽出された電圧Ｖextをモニタリングし、次いで電圧源６２を制御する。
【００５８】
ＣＣＶＳ６３の抵抗は無視可能である。かくして、データライン６１上の電流は、
ＩLine＝Ｉpixel＝β(ＶＰ−ＶＴ)２ （１）
と書かれ、ここで、ＩLineはデータライン６１上の電流を表し、Ｉpixelはピクセル電流を表し、ＶＴはピクセル回路６０に含まれる駆動トランジスタの閾電圧を表し、βはＴＦＴ特性における利得パラメータを表す。
【００５９】
時間に伴い駆動ＴＦＴの閾電圧が増加するにつれて、データライン６１上の電流は減少する。抽出された電圧Ｖextをモニタリングすることにより、表示コントローラ及びスケジューラ６４は該閾電圧のずれの量を決定する。
【００６０】
駆動トランジスタの閾電圧ＶＴは、
ＶＴ＝ＶＰ−（ＩLine／β）0.5 （２）
と計算することができる。
【００６１】
プログラミング電圧ＶＰは、抽出された情報を用いて修正される。抽出処理は、各フレーム時間の間に１個又は数個のピクセルに対して実行することができる。
【００６２】
図４は、上部放射型電流セルピクセル回路７０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの一例を図示している。ピクセル回路７０は、ＯＬＥＤ７１、記憶キャパシタ７２、駆動トランジスタ７３並びにスイッチトランジスタ７４及び７５を含んでいる。
【００６３】
トランジスタ７３、７４及び７５は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ７３、７４及び７５はｐ型トランジスタとすることもできる。該ピクセル回路７０に適用される電圧抽出及びプログラミング技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。
【００６４】
駆動トランジスタ７３は、スイッチトランジスタ７５を介してデータライン７６に接続されると共に、ＯＬＥＤ７１に接続され、且つ、スイッチトランジスタ７４を介して記憶キャパシタ７２に接続されている。駆動トランジスタ７３のゲート端子は、記憶キャパシタ７２に接続されている。スイッチトランジスタ７４及び７５のゲート端子は、選択ラインＳＥＬに接続されている。ＯＬＥＤ７１は電圧供給電極、即ちラインＶＤＤに接続されている。該ピクセル回路７０は、選択ラインＳＥＬにより選択されると共に、データライン７６上のＤＡＴＡにより駆動される。
【００６５】
電流伝達器（ＣＣ）７７は、Ｘ、Ｙ及びＺ端子を有し、データライン７６上の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源７８は、ＣＣ７７のＹ端子にプログラミング電圧を供給する。ＣＣ７７において、Ｘ端子は、帰還によりＹ端子のものと同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ７７のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）７９は、正ノード及び負ノードを有している。該ＣＣＶＳ７９は、ＣＣ７７のＺ端子上の電流を電圧Ｖextに変換する。
【００６６】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ７３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源７８を制御する。
【００６７】
図５は、底部放射型電流セルピクセル回路８０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの他の例を図示している。ピクセル回路８０は、ＯＬＥＤ８１、記憶キャパシタ８２、駆動トランジスタ８３並びにスイッチトランジスタ８４及び８５を含んでいる。トランジスタ８３、８４及び８５は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ８３、８４及び８５はｐ型トランジスタとすることもできる。
【００６８】
駆動トランジスタ８３は、スイッチトランジスタ８５を介してデータライン８６に接続されると共に、ＯＬＥＤ８１に接続され、且つ、記憶キャパシタ８２に接続されている。駆動トランジスタ８３のゲート端子は、スイッチトランジスタ８４を介して電圧供給ラインＶＤＤに接続されている。スイッチトランジスタ８４及び８５のゲート端子は、選択ラインＳＥＬに接続されている。該ピクセル回路８０は、選択ラインＳＥＬにより選択されると共に、データライン８６上のＤＡＴＡにより駆動される。
【００６９】
電流伝達器（ＣＣ）８７は、Ｘ、Ｙ及びＺ端子を有し、データライン８６上の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源８８は、ＣＣ８７のＹ端子に負のプログラミング電圧を供給する。ＣＣ８７において、Ｘ端子は、帰還によりＹ端子のものと同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ８７のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）８９は、正ノード及び負ノードを有している。該ＣＣＶＳ８９は、ＣＣ８７のＺ端子の電流を電圧Ｖextに変換する。
【００７０】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ８３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源８８を制御する。
【００７１】
図６は、上部放射型カレントミラーピクセル回路９０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの他の例を図示している。ピクセル回路９０は、ＯＬＥＤ９１、記憶キャパシタ９２、ミラートランジスタ９３及び９４、並びにスイッチトランジスタ９５及び９６を含んでいる。トランジスタ９３、９４、９５及び９６は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ９３、９４、９５及び９６はｐ型トランジスタとすることもできる。
【００７２】
ミラートランジスタ９３は、スイッチトランジスタ９５を介してデータライン９７に接続されると共に、スイッチトランジスタ９６を介して記憶キャパシタ９２に接続されている。ミラートランジスタ９３及び９４のゲート端子は、記憶キャパシタ９２及び及びスイッチトランジスタ９６に接続されている。ミラートランジスタ９４は、ＯＬＥＤ９１を介して電圧供給電極、即ちラインＶＤＤに接続されている。スイッチトランジスタ８５及び８６のゲート端子は、選択ラインＳＥＬに接続されている。当該ピクセル回路９０は、選択ラインＳＥＬにより選択されると共に、データライン９７上のＤＡＴＡにより駆動される。
【００７３】
電流伝達器（ＣＣ）９８は、Ｘ、Ｙ及びＺ端子を有し、データライン９７上の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源９９は、ＣＣ９８のＹ端子に正のプログラミング電圧を供給する。ＣＣ９８において、Ｘ端子は、帰還によりＹ端子の電圧と同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ９８のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）１００は、正ノード及び負ノードを有している。該ＣＣＶＳ１００は、ＣＣ９８のＺ端子上の電流を電圧Ｖextに変換する。
【００７４】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ９３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源９９を制御する。
【００７５】
図７は、底部放射型カレントミラーピクセル回路１１０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの他の例を図示している。ピクセル回路１１０は、ＯＬＥＤ１１１、記憶キャパシタ１１２、ミラートランジスタ１１３及び１１６、並びにスイッチトランジスタ１１４及び１１５を含んでいる。トランジスタ１１３、１１４、１１５及び１１６は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ１１３、１１４、１１５及び１１６はｐ型トランジスタとすることもできる。
【００７６】
ミラートランジスタ１１３は、スイッチトランジスタ１１４を介してデータライン１１７に接続されると共に、スイッチトランジスタ１１５を介して記憶キャパシタ１１２に接続されている。ミラートランジスタ１１３及び１１６のゲート端子は、記憶キャパシタ１１２及び及びスイッチトランジスタ１１５に接続されている。ミラートランジスタ１１６は、電圧供給ラインＶＤＤに接続されている。ミラートランジスタ１１３、１１６及び記憶キャパシタ１１２はＯＬＥＤ１１１に接続されている。スイッチトランジスタ１１４及び１１５のゲート端子は、選択ラインＳＥＬに接続されている。当該ピクセル回路１１０は、選択ラインＳＥＬにより選択されると共に、データライン１１７上のＤＡＴＡにより駆動される。
【００７７】
電流伝達器（ＣＣ）１１８は、Ｘ、Ｙ及びＺ端子を有し、データライン１１７の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源１１９は、ＣＣ１１８のＹ端子に正のプログラミング電圧を供給する。ＣＣ１１８において、Ｘ端子は、帰還により該ＣＣ１１８のＹ端子の電圧と同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ１１８のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）１２０は、正ノード及び負ノードを有している。該ＣＣＶＳ１２０は、ＣＣ１１８のＺ端子上の電流を電圧Ｖextに変換する。
【００７８】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ１１３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源１１９を制御する。
【００７９】
図３〜７を参照すると、上記電圧抽出技術を用いてピクセルの時間依存性パラメータ（例えば、閾ずれ）を抽出することができる。かくして、プログラミング電圧は上記の抽出された情報を用いて校正することができ、結果として時間にわたり安定したピクセル電流が得られる。ＯＬＥＤ（即ち、図４の７１、図５の８１、図６の９１、図７の１１１）の電圧は電流に直接的に影響を与えるので、上述した電圧抽出駆動技術は、ＯＬＥＤの劣化及び閾ずれを抽出するために使用することもできる。
【００８０】
上述した電圧抽出技術は、カレントミラー及び電流セルピクセル回路アーキテクチャを含む如何なる電流モードピクセル回路とでも使用することができ、図２の表示アレイ１０に適用することができる。上記の抽出された情報を用いて、長期間の表示動作の下でもピクセルの経時変化に関わりのない安定した電流を供給することができる。このようにして、表示動作寿命が有効に改善される。
【００８１】
図３〜７のピクセル回路のトランジスタは、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができることに注意されたい。また、図３〜７のピクセル回路は、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００８２】
プログラミングし、ピクセルの時間依存性パラメータを抽出し、該ピクセルを駆動する他の技術を、図８〜１７を参照して詳細に説明する。該技術は、ステップ校正駆動技術を含んでいる。該ステップ校正駆動技術においては、ピクセルの経時変化に関する情報（例えば、閾ずれ）が抽出される。該抽出された情報は安定したピクセル電流／輝度（luminance）を発生するために使用される。１ビット抽出技術を用いるにも拘わらず、抽出される経時変化の分解能は表示ドライバにより規定される。また、動的効果が補償される。何故なら、ピクセルの経時変化は、駆動サイクルと類似した動作条件下で抽出されるからである。
【００８３】
図８は、本発明の一実施例によるステップ校正駆動法が適用されるピクセル回路１６０を図示している。該ピクセル回路１６０は、ＯＬＥＤ１６１、記憶キャパシタ１６２、駆動トランジスタ１６３、並びにスイッチトランジスタ１６４及び１６５を含んでいる。該ピクセル回路１６０は、電流プログラム型の３ＴＦＴピクセル回路である。複数の斯かるピクセル回路１６０がＡＭＯＬＥＤ表示器を形成することができる。
【００８４】
トランジスタ１６３、１６４及び１６５はｎ型ＴＦＴである。しかしながら、トランジスタ１６３、１６４及び１６５はｐ型ＴＦＴとすることもできる。該ピクセル回路１６０に適用されたステップ校正駆動技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ１６３、１６４及び１６５はアモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【００８５】
駆動トランジスタ１６３のゲート端子は、スイッチトランジスタ１６４を介して信号ラインＶＤＡＴＡに接続されると共に、記憶キャパシタ１６２にも接続されている。駆動トランジスタ１６３のソース端子は共通接地点に接続されている。駆動トランジスタ１６３のドレイン端子は、スイッチトランジスタ１６５を介してモニタラインMONITORに接続されると共に、ＯＬＥＤ１６１のカソード電極にも接続されている。
【００８６】
スイッチトランジスタ１６４のゲート端子は選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ１６４のソース端子は、駆動トランジスタ１６３のゲート端子に接続されると共に、記憶キャパシタ１６２に接続されている。スイッチトランジスタ１６４のドレイン端子は、ＶＤＡＴＡに接続されている。
【００８７】
スイッチトランジスタ１６５のゲート端子は、選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ１６５のソース端子は、MONITORに接続されている。該スイッチトランジスタ１６５のドレイン端子は、駆動トランジスタ１６３のドレイン端子に接続されると共に、ＯＬＥＤ１６１のカソード電極に接続されている。該ＯＬＥＤ１６１のアノード電極は、電圧供給電極、即ちラインＶＤＤに接続されている。
【００８８】
トランジスタ１６３及び１６４並びに記憶キャパシタ１６２は、ノードＡ３で接続されている。トランジスタ１６３及び１６５並びにＯＬＥＤ１６１は、ノードＢ３において接続されている。
【００８９】
図９は、ドライバ及び抽出ブロック１７０の一例を、図８の駆動トランジスタ１６３と共に示す。図９において、ＲＳ１７１ａ及びＲＳ１７１ｂの各々は、前記スイッチトランジスタ（例えば、図８の１６４、１６５）のオン抵抗を表している。ＣＳは当該ピクセルの記憶キャパシタを表し、ＣOLEDはＯＬＥＤの容量を表し、ＣＰはラインの寄生容量を表している。図９において、ＯＬＥＤは容量として提示されている。
【００９０】
ブロック１７３は、抽出サイクルの間において駆動トランジスタの閾電圧を抽出するために使用される。ブロック１７３は、電流感知増幅器（ＳＡ）又は電流比較器とすることができる。本説明において、ブロック１７３は“ＳＡブロック１７３”と称する。
【００９１】
MONITORラインの電流が基準電流（IREF）より大きい場合、ＳＡブロック１７３の出力（即ち、図１０、１１のトリガ（Trigger））は“１”となる。MONITORラインの電流が基準電流（IREF）より小さい場合、ＳＡブロック１７３の出力は“０”となる。
【００９２】
ＳＡブロック１７３は数個の列の間で共有することができ、結果としてオーバーヘッドが小さくなることに注意されたい。また、当該ピクセル回路の校正は１度に１回実行することができ、従って、抽出回路は全ての列の間で共有することができる。
【００９３】
データ処理ユニット（ＤＰＵ）ブロック１７２は、プログラミングサイクル、コントラスト及び輝度を制御し、校正処理を実行し、並びに駆動サイクルを制御するために設けられている。ＤＰＵブロック１７２は、抽出アルゴリズムを実行して駆動トランジスタの閾電圧をＳＡブロック１７３からの出力に基づいて抽出（推定）すると共に、駆動トランジスタ１６３に接続されたドライバ１７４を制御する。
【００９４】
図１０は、図９のＤＰＵブロック１７２により実行される抽出アルゴリズムの一例を示してる。図１０のアルゴリズムは、ＤＰＵブロック１７２の一部に存する。図１０において、ＶＴ(i,j)は前の抽出サイクルにおけるピクセル(i,j)の抽出された閾電圧を表し、ＶＳはドライバ１７４の分解能を表し、“ｉ”はピクセルアレイの行を表し、“ｊ”はピクセルアレイの列を表す。トリガ（Trigger）は、図９のＳＡブロック１７３の比較結果を伝える。Less_state１８０は当該ピクセルの実際のＶＴが予測されたＶＴ(ＶＴＭ)より小さい状態を決定し、Equal_state１８１は当該ピクセルの予測されたＶＴ(ＶＴＭ)と実際のＶＴとが等しい状態を決定し、Greater_state１８２は当該ピクセルの実際のＶＴが予測されたＶＴ(ＶＴＭ)より大きい状態を決定する。
【００９５】
図９のＤＰＵ１７２は中間閾電圧ＶＴＭを下記のように決定する：
（Ａ１）ｓ(i,j)＝Less_state１８０の場合、実際の閾電圧はＶＴ(i,j)より小さく、ＶＴＭは(ＶＴ(i,j)−ＶＳ)に設定される。
（Ａ２）ｓ(i,j)＝Equal_state１８１の場合、実際の閾電圧はＶＴ(i,j)に等しく、ＶＴＭはＶＴ(i,j)に設定される。
（Ａ３）ｓ(i,j)＝Greater_state１８２の場合、実際の閾電圧はＶＴ(i,j)より大きく、ＶＴＭは(ＶＴ(i,j)＋ＶＳ)に設定される。
ここで、ｓ(i,j)は校正メモリ（例えば、図１６の２０８）に記憶されたピクセル(i,j)の前の状態を表す。
【００９６】
図１１は、図９のＤＰＵブロック１７２により実行される抽出アルゴリズムの他の例を示している。図１１のアルゴリズムは、図９のＤＰＵブロック１７２の一部に存する。図１１において、ＶＴ(i,j)は前の抽出サイクルにおけるピクセル(i,j)の抽出された閾電圧を表し、ＶＳはドライバ１７４の分解能を表し、“ｉ”はピクセルアレイの行を表し、“ｊ”はピクセルアレイの列を表す。トリガ（Trigger）は、ＳＡブロック１７３の比較結果を伝える。
【００９７】
更に、図１１において、Ｖresは当該ピクセルの実際のＶＴを得るために、予測されたＶＴ(ＶＴＭ)に対して加算／減算されるステップを表し、Ａは予測ステップの減少利得を表し、Ｋは予測ステップの増加利得を表す。
【００９８】
図１１の動作は、急激な変化の高速抽出のための利得の追加状態Ｌ２及びＧ２を有することを除いて、図１０のものと同一である。各利得状態において、変化に一層迅速に追従するためにステップサイズが増加される。Ｌ１及びＧ１は、ＶＴ変化が急激であるか又は普通であるかを規定する移行状態である。
【００９９】
図１２は、図８のピクセル回路１６０に適用される波形の一例を示している。図１２において、ＶCal＝ＶＢ＋ＶＴＭ、及びＶＤＲ＝ＶＰ＋ＶＴ(i,j)＋ＶREFであり、ここで、ＶＢは抽出サイクルの間におけるバイアス電圧を表し、ＶＴＭは図１０又は１１に示されるアルゴリズムに基づいて定義され、ＶＰはプログラミング電圧を表し、ＶＴ(i,j)は前の抽出サイクルにおける抽出された閾電圧を表し、ＶREFはプログラミングサイクルの間における駆動トランジスタのソース電圧を表す。
【０１００】
図８〜１２を参照すると、ピクセル回路１６０の動作は、動作サイクルＸ５１、Ｘ５２、Ｘ５３及びＸ５４を含んでいる。図１２において、抽出サイクルはプログラミングサイクルから分離されている。抽出サイクルはＸ５１及びＸ５２を含み、プログラミングサイクルはＸ５３を含む。Ｘ５４は駆動サイクルである。プログラミングサイクルの終わりにおいて、ノードＡ３は(ＶＰ＋ＶＴ)に充電され、ここで、ＶＰはプログラミング電圧であり、ＶＴは駆動トランジスタ１６３の閾電圧である。
【０１０１】
第１動作サイクルＸ５１において：ＳＥＬ１及びＳＥＬ２はハイとなる。ノードＡ３はＶCalに充電され、ノードＢ３はＶREFに充電される。ＶCalはＶＢ＋ＶＴＭであり、この場合、ＶＢはバイアス電圧であり、ＶＴＭは予測されたＶＴであり、ＶREFはＶＤＤ−ＶOLEDOより大きくなければならず、ここでＶOLEDOはＯＬＥＤ１６１のオン電圧である。
【０１０２】
第２動作サイクルＸ５２において：ＳＥＬ１はゼロとなる。駆動トランジスタ１６３のゲート／ソース電圧は、
ＶＧＳ＝ＶＢ＋ＶＴＭ＋ΔＶＢ＋ΔＶＴＭ−ΔＶＴ２−ΔＶＨ
により与えられ、ここで、ＶＧＳは駆動トランジスタ１６３のゲート／ソース電圧を表し、ΔＶＢ、ΔＶＴＭ、ΔＶＴ２及びΔＶＨは、各々、ＶＢ、ＶＴＭ、ＶＴ２及びＶＨに依存する動的影響である。ＶＴ２はスイッチトランジスタ１６４の閾電圧を表し、ＶＨはＳＥＬ１がゼロになる場合の第２動作サイクルＸ５２の開始時におけるＳＥＬ１の電圧の変化を表す。
【０１０３】
前記ＳＡブロック１７３はβ(ＶＢ)２より大きな電流を感知するように調整されているので、駆動トランジスタ１６３のゲート／ソース電圧は(ＶＢ＋ＶＴ)より大きくなり、ここで、βは駆動トランジスタ１６３のＩ−Ｖ特性における利得パラメータである。
【０１０４】
結果として、数回の反復の後、ピクセル(i,j)に関するＶＴＭ及び抽出された閾電圧ＶＴ(i,j)は、
ＶＴＭ＝ＶＴ−γ・(ＶＢ＋ＶＴ＋ＶＴ２−ＶＨ)
γ＝{Ｃｇ２／(２・ＣＳ)}／{１＋Ｃｇ２／(２・ＣＳ)}
に収束し、ここで、Ｃｇ２はスイッチトランジスタ１６４のゲート容量を表す。
【０１０５】
第３動作サイクルＸ５３において、ＳＥＬ１はハイとなる。ＶＤＡＴＡはＶＤＲとなる。ノードＡ３は[ＶＰ＋ＶＴ(i,j)−γ(ＶＰ−ＶＢ)]に充電される。
【０１０６】
第４動作サイクルＸ５４において：ＳＥＬ１及びＳＥＬ２はゼロとなる。前記動的影響を考慮すると、駆動トランジスタ１６３のゲート／ソース電圧は、
ＶＧＳ＝ＶＰ＋ＶＴ
と書くことができる。
【０１０７】
従って、当該ピクセル電流は、閾電圧ずれの静的及び動的影響から独立したものとなる。
【０１０８】
図１２において、抽出サイクル及びプログラミングサイクルは別のサイクルとして示されている。しかしながら、抽出サイクル及びプログラミングサイクルは図１３に示すように併合することもできる。図１３は、図８のピクセル回路１６０に適用される波形の他の例を示している。
【０１０９】
図８〜１１及び１３を参照すると、ピクセル回路１６０の動作は動作サイクルＸ６１、Ｘ６２及びＸ６３を含んでいる。プログラミング及び抽出サイクルは、動作サイクルＸ６１及びＸ６２に併合されている。動作サイクルＸ６３は、駆動サイクルである。
【０１１０】
プログラミングサイクルの間において、ピクセル電流は所望の電流と比較され、駆動トランジスタの閾電圧が図１０又は１１のアルゴリズムを用いて抽出される。ピクセル回路１６０は、動作サイクルＸ６１の間においてＶＤＲ＝ＶＰ＋ＶＴ(i,j)＋ＶREFによりプログラムされる。次いで、ピクセル電流はMONITORラインを介してモニタリングされ、所望の電流と比較される。該比較結果に基づくと共に、図１０又は１１の抽出アルゴリズムを使用して、閾電圧ＶＴ(i,j)が更新される。
【０１１１】
図８には、２つの選択ラインＳＥＬ１及びＳＥＬ２が示されている。しかしながら、スイッチトランジスタ１６４及び１６５を動作させるために、信号選択ライン（例えば、ＳＥＬ１）を共通の選択ラインとして使用することもできる。共通の選択ラインを使用する場合、図１２のＳＥＬ１は第２動作サイクルＸ５２においてハイに留まり、ＶＧＳは(ＶＢ＋ＶＴＭ)に留まる。従って、前記動的影響は検出されない。
【０１１２】
上述したステップ校正駆動技術は、図１４のピクセル回路１９０にも適用可能である。該ピクセル回路１９０は、ＯＬＥＤ１９１、記憶キャパシタ１９２、駆動トランジスタ１９３、並びにスイッチトランジスタ１９４及び１９５を含んでいる。該ピクセル回路１９０は、電流プログラム型の３ＴＦＴピクセル回路である。複数の斯かるピクセル回路１９０がＡＭＯＬＥＤ表示器を形成することができる。
【０１１３】
トランジスタ１９３、１９４及び１９５はｎ型ＴＦＴである。しかしながら、トランジスタ１９３、１９４及び１９５はｐ型ＴＦＴとすることもできる。該ピクセル回路１９０に適用されたステップ校正駆動技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ１９３、１９４及び１９５はアモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１１４】
駆動トランジスタ１９３のゲート端子は、スイッチトランジスタ１９４を介して信号ラインＶＤＡＴＡに接続されると共に、記憶キャパシタ１９２にも接続されている。駆動トランジスタ１９３のソース端子は、ＯＬＥＤ１９１のアノード電極に接続されると共に、スイッチトランジスタ１９５を介してモニタラインMONITORに接続されている。駆動トランジスタ１９３のドレイン端子は、電圧供給ラインＶＤＤに接続されている。トランジスタ１９４及び１９５のゲート端子は選択ラインＳＥＬ１及びＳＥＬ２に各々接続されている。
【０１１５】
トランジスタ１９３及び１９４並びに記憶キャパシタ１９２は、ノードＡ４で接続されている。トランジスタ１９５、ＯＬＥＤ１９１及び記憶キャパシタ１９２は、ノードＢ４において接続されている。
【０１１６】
該ピクセル回路１９０の構成は、ＯＬＥＤ１９１が駆動トランジスタ１９３のソース端子にあることを除き、図８のものと類似している。該ピクセル回路１９０の動作は、図１２又は１３のものと同様である。
【０１１７】
駆動ＴＦＴ１９３のソース端子は抽出サイクル（Ｘ５１及びＸ５２又はＸ６２）の間においてＶREFに強制されるので、抽出されるデータは接地点跳ね返り（ground bouncing）とは無関係となる。また、プログラミングサイクル（Ｘ５３又はＸ６１）の間において、駆動ＴＦＴのソース端子はＶREFに強制されるので、該駆動ＴＦＴのゲート／ソース電圧は接地点跳ね返りとは無関係となる。これらの状況の結果、当該ピクセル電流は接地点跳ね返りとは無関係となる。
【０１１８】
図１５は、ステップ校正駆動技術に対するシミュレーションの結果を示している。図１５において、“ケースＩ”は、第２動作サイクル（図１２のＸ５２）においてＳＥＬ１がゼロになる場合の図８の動作を表している。“ケースII”は、第２動作サイクルにおいてＳＥＬ１がハイに留まる場合の図８の動作を表している。
【０１１９】
図１５において、ΔＶＴＲは駆動トランジスタ（例えば、図８の１６３）の閾電圧の最小の検出可能なずれであり、ΔＶT2Rはスイッチトランジスタ（例えば、図８の１６４）の閾電圧の最小の検出可能なずれであり、ＩＰＬは駆動サイクルの間における当該ピクセルのピクセル電流である。
【０１２０】
所与のプログラミング電圧に対してケースIIのピクセル電流は、閾電圧のずれの動的影響により、ケースＩのものより小さい。また、ケースIIのピクセル電流は駆動トランジスタの閾電圧が増加するにつれて増加し（ａ）、スイッチトランジスタの閾電圧が減少するにつれて減少する（ｂ）。しかしながら、ケースＩのピクセル電流は安定している。ピクセル電流に誘起される最大のエラーは、駆動及びスイッチＴＦＴの閾電圧の如何なるずれに対しても０.５％未満である。ピクセル電流に対するＶＴのずれの影響が支配的であるので、ΔＶT2RがΔＶＴＲより大きいのは明である。これらの２つのパラメータは、ドライバ（例えば、図９の１７４）の分解能（ＶＳ）及びＳＡブロック（例えば、図９の１９３）のＳＮＲにより制御される。ΔＶＴＲより小さなずれは検出することができず、且つ、閾ずれの時定数は大きいので、抽出サイクル（例えば、図１２のＸ５１、Ｘ５２）は、数フレームからなる長い期間の後に実行することができ、結果として電力消費が低くなる。また、主要な動作サイクルは、他のプログラミングサイクル（例えば、図１２のＸ５３）及び駆動サイクル（例えば、図１２のＸ５４）になる。結果として、プログラミング時間は大幅に減少し、高速プログラミングが前提となるような高解像度、大面積のＡＭＯＬＥＤ表示器を提供するようになる。
【０１２１】
図１６は、表示アレイ２００でのステップ校正駆動のためのシステムアーキテクチャの一例を示す。表示アレイ２００は複数のピクセル回路（例えば、図８の１６０又は図１４の１９０）を含む。
【０１２２】
表示アレイ２００には、ピクセル回路を選択するためのゲートドライバ２０２、ドライバ／ＳＡブロック２０４、並びにデータ処理及び校正ユニットブロック２０６が設けられている。ドライバ／ＳＡブロック２０４は、図９のドライバ１７４及びＳＡブロック１７３を含んでいる。データ処理及び校正ユニット２０６は、図９のＤＰＵ１７２を含んでいる。図１６における“校正”は、校正メモリ２０８からの校正データを含むと共に、校正データ処理を設定するための幾つかのユーザ定義定数を含むことができる。“コントラスト”及び“輝度”入力は、ユーザにより当該パネルのコントラスト及び輝度を調整するために使用される。また、“ガンマ補正”データは、ＯＬＥＤ特性及び人の目に基づいて定義される。該ガンマ補正入力は、人の目に対してピクセル輝度（luminance）を調整するために使用される。
【０１２３】
校正メモリ２０８は、各ピクセルの抽出された閾電圧ＶＴ(i,j)及び状態ｓ(i,j)を記憶する。メモリ２１０は、ガンマ補正、解像度及びコントラスト等を含む表示器の通常の動作のための他の必要なデータを記憶する。ＤＰＵブロックは、表示器におけるコントローラ及びスケジューラに割り当てられた通常のタスクを実行する。そのうえ、図１０又は１１のアルゴリズムが、校正を実行するために該ブロックに追加されている。
【０１２４】
図１７は、図１６のシステムアーキテクチャに適用される波形の一例を示している。図１７において、ＲＯＷ[1]、ＲＯＷ[2]及びＲＯＷ[3]の各々は表示アレイ２００の行を表し、“Ｅ”は抽出動作を表し、“Ｐ”はプログラミング動作を表し、“Ｄ”は駆動動作を表している。抽出サイクル（Ｅ）は全てのフレームサイクルに対して実行する必要はないことに注意されたい。従って、長い期間（抽出間隔）の後、ピクセルに対して抽出が繰り返される。
【０１２５】
図１７に示されるように、単一の抽出処理のみが、フレームサイクルの間に発生する。また、同一の行のピクセル回路に対するＶＴ抽出は同時に実行される。
【０１２６】
従って、フレームをリフレッシュするのに要する最大時間は、
τＦ＝ｎ・τＰ＋τＥ
であり、ここで、τＦはフレーム時間を表し、τＰは記憶キャパシタ（例えば、図８の１６２）にピクセルデータを書き込むために要する時間を表し、τＥは抽出時間を表し、ｎは当該表示アレイ（例えば、図１６の２００）における行の数を表す。
【０１２７】
τＥ＝ｍ・τＰと仮定すると、フレーム時間τＦは、
τＦ＝(ｎ＋ｍ)・τＰ
と書くことができ、ここで、ｍはプログラミングサイクルタイミング（τＰ）のスケールにおける抽出サイクルに要するタイミングを表す。
【０１２８】
例えば、６０Ｈｚなるフレームレートのクォータ・ビデオ・グラフィックス・アレイ（ＱＶＣＡ）表示器（２４０ｘ３２０）に対しては、ｍ＝１０なら、各行のプログラミング時間は６６μｓとなり、抽出時間は０.６６ｍｓとなる。
【０１２９】
上述したステップ校正駆動技術は、図８及び１４のもの以外の如何なる電流プログラム型ピクセル回路にも適用可能であることに注意されたい。
【０１３０】
上記ステップ校正駆動技術を用いて、閾ずれ等の、ピクセルの時間依存性パラメータ（又は複数のパラメータ）が抽出される。次いで、プログラミング電圧が該抽出された情報を用いて校正され、結果として、時間にわたり安定したピクセル電流が得られる。更に、長い表示動作の下でのピクセルの経時変化とは無関係な安定した電流をピクセル回路に供給することができ、これは、表示器動作寿命を効果的に改善する。
【０１３１】
本発明の他の実施例によるプログラミングし、ピクセルの時間依存性パラメータを抽出し、該ピクセルを駆動する技術を詳細に説明する。該技術はＯＬＥＤ電圧又はＯＬＥＤ電流をモニタリングすることによりピクセルの経時変化に関する情報（例えば、ＯＬＥＤ輝度）を抽出し、輝度（luminance）を発生する処理を含む。プログラミング電圧は該抽出された情報を使用して校正され、結果として時間にわたり安定した輝度が得られる。
【０１３２】
ＯＬＥＤ電圧／電流はＯＬＥＤ（例えば、図８の１６１、図１４の１９１）における輝度劣化と相関されることが知られているので、一定の輝度を提供するために、プログラミング電圧をＯＬＥＤ電圧／電流により修正することができる。
【０１３３】
例えば、駆動サイクルの間において、ＳＥＬ２がハイの際にＯＬＥＤ（図８の１６１又は図１４の１９１）の電圧／電流が抽出される。ＯＬＥＤ電圧又は電流は該ＯＬＥＤの輝度劣化に相関されると言われているので、一定の輝度を提供するために、プログラミング電圧を該ＯＬＥＤ電圧により修正することができる。
【０１３４】
図１８は、電圧／電流抽出のための波形の一例を示している。図１８の波形は、ＯＬＥＤ電圧／電流を抽出するために図８のピクセル回路１６０及び図１４のピクセル回路１９０に適用することができる。図１８の動作は、動作サイクルＸ７１、Ｘ７２及びＸ７３を含んでいる。動作サイクルＸ７１及びＸ７２は、ＯＬＥＤ抽出サイクルである。動作サイクルＸ７３は、図１２及び１３に示した動作サイクルのうちの１つである。
【０１３５】
第１動作サイクルＸ７１の間において、ＳＥＬ１及びＳＥＬ２はハイであり、ＶＤＡＴＡはゼロである。駆動トランジスタ（図８の１６３）のゲート／ソース電圧はゼロになる。電流又は電圧が、MONITORラインを介してＯＬＥＤ（図８の１６１）に供給される。
【０１３６】
第２動作サイクルＸ７２の間において、ＳＥＬ２はハイであり、ＳＥＬ１はローとなる。ＯＬＥＤ電圧又は電流が、図１０又は１１に提示されたアルゴリズムを用いMONITORライを介して抽出される。この波形は如何なる他の駆動波形と組み合わせることもできる。
【０１３７】
上記説明において、図１０及び１１のアルゴリズムは、経時変化のデータ（即ち、ＶＴずれ）を比較結果（電流と電流との又は電圧と電圧との）に基づいて予測するために使用することができる。しかしながら、図１０及び１１のアルゴリズムは、ＶＴをＶOLEDにより及びＯＬＥＤ電流／電圧の比較結果を基準電流／電圧により置換することによって、ＯＬＥＤ電圧ＶOLEDのずれを予測するために適用することもできる。上記説明においては、図９に示されたシステムアーキテクチャが閾ずれを補償するために使用される。しかしながら、ＯＬＥＤデータは、図９のアーキテクチャ、即ちＤＰＵ１７２、ブロック１７３、ドライバ１７４が使用される場合にも抽出されると理解される。このデータは、ＯＬＥＤのずれを補償するために使用することができる。
【０１３８】
動作サイクルＸ７３は、プログラミングサイクルを含む如何なる動作サイクルとすることもできる。これは、ＯＬＥＤ抽出の後の当該パネルの状態に依存する。それが動作中であるならば、Ｘ７３は図１２及び１３における波形のプログラミングサイクルとなる。ＯＬＥＤ電圧は、図１２／１３の駆動サイクルＸ５５／Ｘ６３の間に抽出することができる。駆動サイクルＸ５５／Ｘ６３の間の間において、図８又は１４のＳＥＬ２はハイ電圧となるので、特定のピクセル電流に関してＯＬＥＤの電圧をMONITORを介して読み取ることができる。
【０１３９】
図１９は、電圧／電流抽出のための波形の他の例を示している。図２０は、図１９の電圧／電流抽出法が適用されるピクセル回路２２０を示している。
【０１４０】
図２０を参照すると、該ピクセル回路２２０は、ＯＬＥＤ２２１、記憶キャパシタ２２２、駆動トランジスタ２２３、並びにスイッチトランジスタ２２４及び２２５を含んでいる。複数の斯かるピクセル回路２２０が、ＡＭＯＬＥＤ表示器を形成することができる。
【０１４１】
トランジスタ２２３、２２４及び２２５はｎ型ＴＦＴである。しかしながら、トランジスタ２２３、２２４及び２２５はｐ型ＴＦＴとすることもできる。該ピクセル回路２２０に適用される電圧／電流抽出技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ２２３、２２４及び２２５は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１４２】
駆動トランジスタ２２３のゲート端子は、スイッチトランジスタ２２４のソース端子に接続されると共に、記憶キャパシタ２２２にも接続されている。駆動トランジスタ２２３の一方の端子は共通接地点に接続されている。駆動トランジスタ２２３の他方の端子は、スイッチトランジスタ２３５を介してモニタ及びデータラインMONITOR/DATAに接続されると共に、ＯＬＥＤ２２１のカソード電極にも接続されている。
【０１４３】
スイッチトランジスタ２２４のゲート端子は選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ２２４の一方の端子は、駆動トランジスタ２２３のゲート端子に接続されると共に、記憶キャパシタ２２２に接続されている。該スイッチトランジスタ２２４の他方の端子は、ＯＬＥＤ２２１のカソード電極に接続されている。
【０１４４】
スイッチトランジスタ２２５のゲート端子は、選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ２２５の一方の端子は、MONITOR/DATAに接続されている。該スイッチトランジスタ２２５の他方の端子は、駆動トランジスタ２２３及びＯＬＥＤ２２１のカソード電極に接続されている。該ＯＬＥＤ２２１のアノード電極は、電圧供給電極、即ちラインＶＤＤに接続されている。
【０１４５】
トランジスタ２２３及び２２４並びに記憶キャパシタ２２２は、ノードＡ５で接続されている。トランジスタ２２３及び２２５並びにＯＬＥＤ２２１は、ノードＢ５において接続されている。
【０１４６】
該ピクセル回路２２０は、図８のピクセル回路１６０に類似している。しかしながら、ピクセル回路２２０においては、MONITOR/DATAラインがモニタリング及びプログラミングの目的のために使用される。
【０１４７】
図１９〜２０を参照すると、ピクセル回路２２０の動作は動作サイクルＸ８１、Ｘ８２及びＸ８３を含んでいる。
【０１４８】
第１動作サイクルＸ８１の間において、ＳＥＬ１及びＳＥＬ２はハイとなり、MONITOR/DATAはゼロとなる。駆動トランジスタ（図２０の２２３）のゲート／ソース電圧はゼロとなる。
【０１４９】
第２動作サイクルＸ８２の間において、電流又は電圧がMONITOR/DATAラインを介してＯＬＥＤに供給され、該ＯＬＥＤの電圧又は電流が抽出される。前述したように、ＯＬＥＤ電圧のずれは、該モニタリングされた電圧又は電流に基づき、図１０又は１１に提示されたアルゴリズムを用いて抽出される。この波形は、如何なる駆動波形とも組み合わせることができる。
【０１５０】
動作サイクルＸ８３は、プログラミングサイクルを含み如何なる動作サイクルとすることもできる。これは、ＯＬＥＤ抽出後の当該パネルの状態に依存する。
【０１５１】
ＯＬＥＤ電圧／電流は、図２０のピクセル回路２２０の駆動サイクルの間において、何れかの駆動技術を用いて一定の電流のためにプログラムされた後に抽出することができる。駆動サイクルの間において、ＳＥＬ２はハイ電圧となるので、ＯＬＥＤの電圧は特定のピクセル電流に対してMONITOR/DATAラインを介して読み取ることができる。
【０１５２】
図２１は、電圧／電流抽出技術のための波形の他の例を示している。図２２は、図２１の電圧／電流抽出技術が適用されるピクセル回路２３０を示している。図２１の波形は、ＯＬＥＤ電圧／電流を抽出するために図８のピクセル回路１６０にも適用することができる。
【０１５３】
図２２を参照すると、該ピクセル回路２３０は、ＯＬＥＤ２３１、記憶キャパシタ２３２、駆動トランジスタ２３３、並びにスイッチトランジスタ２３４及び２３５を含んでいる。複数の斯かるピクセル回路２３０が、ＡＭＯＬＥＤ表示器を形成することができる。
【０１５４】
トランジスタ２３３、２３４及び２３５はｎ型ＴＦＴである。しかしながら、トランジスタ２３３、２３４及び２３５はｐ型ＴＦＴとすることもできる。該ピクセル回路２３０に適用される電圧／電流抽出技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ２３３、２３４及び２３５は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１５５】
駆動トランジスタ２３３のゲート端子は、スイッチトランジスタ２３４のソース端子に接続されると共に、記憶キャパシタ２３２にも接続されている。該駆動トランジスタ２３３の一方の端子は電圧供給ラインＶＤＤに接続されている。該駆動トランジスタ２３３の他方の端子は、スイッチトランジスタ２３５を介してモニタ及びデータラインMONITOR/DATAに接続されると共に、ＯＬＥＤ２３１のアノード電極にも接続されている。
【０１５６】
スイッチトランジスタ２３４のゲート端子は選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ２３４の一方の端子は、駆動トランジスタ２３３のゲート端子に接続されると共に、記憶キャパシタ２３２に接続されている。該スイッチトランジスタ２３４の他方の端子は、ＶＤＤに接続されている。
【０１５７】
スイッチトランジスタ２２５のゲート端子は、選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ２３５の一方の端子は、MONITOR/DATAに接続されている。該スイッチトランジスタ２３５の他方の端子は、駆動トランジスタ２３３及びＯＬＥＤ２３１のアノード電極に接続されている。該ＯＬＥＤ２３１のアノード電極は、ＶＤＤに接続されている。
【０１５８】
トランジスタ２３３及び２３４並びに記憶キャパシタ２３２は、ノードＡ６で接続されている。トランジスタ２３３及び２３５並びにＯＬＥＤ２３１は、ノードＢ５において接続されている。
【０１５９】
該ピクセル回路２３０は、図１４のピクセル回路１９０に類似している。しかしながら、ピクセル回路２３０においては、MONITOR/DATAラインがモニタリング及びプログラミングの目的のために使用される。
【０１６０】
図２１〜２２を参照すると、図２２の動作は動作サイクルＸ９１、Ｘ９２及びＸ９３を含んでいる。
【０１６１】
第１動作サイクルＸ９１の間において、ＳＥＬ１及びＳＥＬ２はハイとなり、ＶＤＤはゼロとなる。駆動トランジスタ（図２１の２３３）のゲート／ソース電圧はゼロとなる。
【０１６２】
第２動作サイクルＸ９２の間において、電流（電圧）がMONITOR/DATAラインを介してＯＬＥＤ（図２１の２３１）に供給され、該ＯＬＥＤの電圧（電流）が抽出される。前述したように、ＯＬＥＤ電圧のずれは、該モニタリングされた電圧又は電流に基づき、図１０又は１１に提示されたアルゴリズムを用いて抽出される。この波形は、如何なる駆動波形とも組み合わせることができる。
【０１６３】
動作サイクルＸ９３は、プログラミングサイクルを含み如何なる動作サイクルとすることもできる。これは、ＯＬＥＤ抽出後の当該パネルの状態に依存する。
【０１６４】
ＯＬＥＤ電圧は、図２１のピクセル回路２３０の駆動サイクルの間において、何れかの駆動技術を用いて一定の電流のためにプログラムされた後に抽出することができる。駆動サイクルの間において、ＳＥＬ２はハイ電圧となるので、ＯＬＥＤの電圧は特定のピクセル電流に対してMONITOR/DATAラインを介して読み取ることができる。
【０１６５】
知られているように、ＯＬＥＤ特性は負のバイアスストレス下で改善する。結果として、上記ＯＬＥＤ電圧／電流から抽出される当該ピクセルのストレス履歴に関係する負のバイアスを、当該表示器が動作していない時間の間において当該ＯＬＥＤに印加することができる。この方法は、本明細書で提示される如何なるピクセル回路に対しても使用することができる。
【０１６６】
前記ＯＬＥＤ電圧／電流抽出技術を用いれば、ピクセル回路は、長期間の表示器動作の下でピクセルの経時変化に無関係な安定した輝度を提供することができ、表示器の動作寿命を効果的に改善することができる。
【０１６７】
本発明の実施例による発光デバイスを持つ表示アレイにおける不所望な発光（emission）を低減する技術を詳細に説明する。この技術は、プログラムサイクルの間においてプログラミング経路からＯＬＥＤを除去する処理を含む。この技術は、ピクセルの正確な経時変化についての情報、例えば駆動トランジスタの実際の閾電圧ずれ／不整合、を抽出するためにハイブリッド駆動技術に採用することができる。発光デバイスは、不所望な発光及びピクセル経時変化に対する発光デバイスの影響を防止するようにプログラミング／校正サイクルの間においてオフされる。この技術は、ポリシリコン、アモルファスシリコン、結晶シリコン及び有機材料を含む如何なる技術で作製される如何なるカレントミラー型ピクセル回路にも適用することができる。
【０１６８】
図２３は、プログラミングサイクルの間においてプログラミング経路からＯＬＥＤを除去する技術が適用されるミラー型ピクセル回路２５０を示している。該ピクセル回路２５０は、ＯＬＥＤ２５１、記憶キャパシタ２５２、プログラミングトランジスタ２５３、駆動トランジスタ２５４並びにスイッチトランジスタ２５５及び２５６を含んでいる。トランジスタ２５３及び２５４のゲート端子は、スイッチトランジスタ２５５及び２５６を介してＩＤＡＴＡに接続されている。
【０１６９】
トランジスタ２５３、２５４、２５５及び２５６は、ｎ型ＴＦＴである。しかしながら、トランジスタ２５３、２５４、２５５及び２５６は、ｐ型ＴＦＴとすることもできる。該ピクセル回路２５０に適用されるＯＬＥＤ除去技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ２５３、２５４、２５５及び２５６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１７０】
トランジスタ２５３、２５４及び２５６並びに記憶キャパシタ２５２は、ノードＡ１０で接続されている。トランジスタ２５３及び２５４、ＯＬＥＤ２５１並びに記憶キャパシタ２５２は、ノードＢ１０で接続されている。
【０１７１】
従来の電流プログラミング法においては、ＳＥＬがハイとなり、プログラミング電流（ＩＰ）がＩＤＡＴＡに供給される。ミラートランジスタ２５３の幅がミラートランジスタ２５４の幅より“ｍ”倍大きい場合を考えると、プログラミングサイクルの間にＯＬＥＤ２５１を介して流れる電流は（Ｍ＋１）ＩＰとなる。大幅な速度の改善を得るために“ｍ”が大きい場合、不所望な発光がかなりのものとなる。
【０１７２】
対照的に、当該ＯＬＥＤ除去技術によれば、ＶＤＤは、より低い電圧にされる。このことは、図２４に示すようにＯＬＥＤ２５１がプログラミング経路から除去されるのを保証する。
【０１７３】
プログラミングサイクルの間において、ＳＥＬはハイであり、ＶＤＤはＯＬＥＤ２５１が逆バイアスされるような基準電圧（Ｖref）となる。従って、ＯＬＥＤ２５１は、該プログラミングサイクルの間において電流経路から除去される。
【０１７４】
プログラミングサイクルの間において、ピクセル回路２５０は、不所望な発光をすることなく、ＩＤＡＴＡを介してスケーリングされた電流によりプログラムすることができる。
【０１７５】
プログラミングサイクルの間において、ピクセル回路２５０は、電流により且つ前述した技術のうちの１つを用いてプログラムすることができる。駆動トランジスタ２５４の閾電圧と同一であるミラートランジスタ２５３の閾電圧を抽出するために、ＩＤＡＴＡラインの電圧が読み取られる。
【０１７６】
また、プログラミングサイクルの間において、ピクセル回路２５０は、ＩＤＡＴＡラインを介しての電圧により、前述した技術のうちの１つを用いてプログラムすることができる。駆動トランジスタ２５４の閾電圧と同一であるミラートランジスタ２５３の閾電圧を抽出するために、ＩＤＡＴＡラインの電流が読み取られる。
【０１７７】
基準電圧Ｖrefは、ノードＢ１０における電圧がＯＬＥＤ２５１のオン電圧より小さくなるように選定される。結果として、ＯＬＥＤ２５１はオフし、不所望な発光はゼロとなる。ＩＤＡＴＡラインの電圧は、
ＶＰ＋ＶＴ＋ΔＶＴ （３）
を含み、ここで、ＶＰは駆動トランジスタ２５４のドレイン／ソース電圧及びトランジスタ２５３のゲート／ソース電圧を含み、ＶＴはトランジスタ２５３（２５４）の閾電圧であり、ΔＶＴはＶＴのずれ／不整合である。
【０１７８】
プログラミングサイクルの終わりにおいて、ＶＤＤは自身の元の値になるので、ノードＢ１０における電圧はＯＬＥＤ電圧ＶOLEDとなる。駆動サイクルにおいて、ＳＥＬはローとなる。トランジスタ２５４／２５３のゲート電圧は定まり、記憶キャパシタ２５２に記憶される。何故なら、スイッチトランジスタ２５５及び２５６はオフとなるからである。従って、駆動サイクルの間におけるピクセル電流は、閾電圧ＶＴとは無関係となる。
【０１７９】
当該ＯＬＥＤ除去技術は、ＶＴずれ又はＶＴ不整合を抽出するためにハイブリッド駆動技術に採用することができる。（３）から、当該ピクセルが電流によりプログラムされるなら、ＩＤＡＴＡラインの電圧における唯一の変化するパラメータはＶＴずれ／不整合（ΔＶＴ）である。従って、ΔＶＴを抽出することができ、プログラミングデータをΔＶＴにより校正することができる。
【０１８０】
図２５は、上記ＯＬＥＤ除去技術を実施化するためのシステムアーキテクチャの一例を示している。表示アレイ２６０は、複数のピクセル回路（例えば、図２３のピクセル回路２５０）を含む。表示コントローラ及びスケジューラ２６２は、表示アレイ２６０の動作を制御及びスケジューリングする。ドライバ２６４は、当該ピクセル回路に動作電圧を供給する。該ドライバは、当該ピクセル回路に動作電圧を、上記表示コントローラ及びスケジューラ２６２からの命令／コマンドに基づいて、上述したようにＯＬＥＤがプログラミング経路から除去されるように供給する。
【０１８１】
コントローラ及びスケジューラ２６２は、図３の表示コントローラ及びスケジューラ６４の機能を含むことができるか、又は図１６のデータ処理及び校正ユニット２０６の機能を含むことができる。図２５のシステムは、これらの機能、前述した校正スケジューリング、前述した電圧／電流抽出、又はこれらの組み合わせの何れかを有することができる。
【０１８２】
異なるＶＴに対する、ＩＤＡＴＡライン上の電圧に関するシミュレーション結果が図２６に示されている。図２３〜２６を参照すると、ＩＤＡＴＡラインの電圧は、トランジスタ２５３及び２５４の閾電圧のずれを含んでいる。プログラミング電流は１μＡである。
【０１８３】
不所望な発光が大幅に低減される結果、解像度が高くなる。また、回路の経時変化及び発光デバイスの経時変化の個々の抽出が可能となり、一層正確な校正が達成される。
【０１８４】
図４〜８、１４、２０、２１、２３及び２４に示されたトランジスタの各々は、相補的回路の概念を用いてｐ型トランジスタと置換することができることに注意されたい。
【０１８５】
また、全ての引用例は参照により本明細書に組み込まれるものとする。
【０１８６】
以上、本発明を１以上の実施例に関して説明した。しかしながら、当業者にとり、請求項に記載された本発明の範囲から逸脱することなしに多数の変形及び変更をなすことができることは明らかであろう。
【符号の説明】
【０１８７】
１０ 表示アレイ
１２、６０、７０ ピクセル回路
２０ ゲートドライバ
２４ 電源
２８ 電圧データドライバ
３２ 校正スケジューラ及びメモリ
３４ ΔＶ補償メモリ
４０ 電圧センサ
４６ 比較器
５０ 加算器
６４ 表示コントローラ及びスケジューラ
６２、７８、８８、９９、１１９ 電圧源
６３、７９、８９、１００、１２０ 電流制御型電圧源
７７、８７、９８、１１８ 電流伝達器
７１、８１、９１、１１１、１６１ 発光デバイス
７２、８２、９２、１１２、１６２ 記憶キャパシタ
７３、８３、１６３ 駆動トランジスタ
７４、７５、８４、８５、９５、９６、１１４、１１５、１６４、１６５ スイッチトランジスタ
９３、９４、１１３、１１６ ミラートランジスタ
１７２ データ処理ユニット
１７３ 電流感知増幅器又は電流比較器
１７４ ドライバ
【技術分野】
【０００１】
本発明は表示技術に係り、更に特定的には発光デバイス表示器をプログラミング、校正及び駆動する方法並びにシステムに関する。
【背景技術】
【０００２】
近年、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、有機又は他の駆動バックプレーンを備えるアクティブマトリクス型有機発光ダイオード（ＡＭＯＬＥＤ）表示器が、アクティブマトリクス型液晶表示器を超える利点のため一層魅力的となってきている。例えば、その利点は、ａ−Ｓｉによれば、異なる基板の使用を広めると共に可撓性の表示器を可能にさせるような低温製造法以外に、低価格製造、高解像度及び広視野角を含む。
【０００３】
ＡＭＯＬＥＤ表示器は、行及び列のピクセルのアレイ（各ピクセルが有機発光ダイオード（ＯＬＥＤ）を有する）と、該行及び列のアレイ内に配置されたバックプレーン電子回路とを含んでいる。ＯＬＥＤは電流駆動デバイスであるので、ＡＭＯＬＥＤのピクセル回路は正確且つ一定の駆動電流を供給することができなければならない。
【０００４】
特許文献１は、受動型ピクセルを校正する方法及びシステムを開示している。特許文献１は、データライン電圧を測定し、該測定値を予備充電のために使用している。しかしながら、この技術はアクティブマトリクスに必要とされる精度を提供しない。何故なら、アクティブマトリクスの校正は、バックプレーンの経時変化（aging）及びＯＬＥＤの経時変化の両方に対して働くべきであるからである。更に、予備充電の後に、電流プログラミングを実行しなければならない。電流駆動型ピクセルの電流プログラミングは、寄生ライン容量により遅く、大きな表示器に対しては不均一さの不利益を被る。速度は、小さな電流でプログラミングする場合に問題となり得る。
【０００５】
【特許文献１】米国特許第6,594,606号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
他の補償技術も紹介されている。しかしながら、一定の輝度を提供し、高い精度を達成し、且つ、ピクセル回路の経時変化の影響を低減することができるような方法及びシステムを提供する必要性が依然として存在する。
【０００７】
本発明の目的は、既存のシステムの上記欠点の少なくとも１つを除去又は軽減するような方法及びシステムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、行及び列に配列された複数のピクセル回路を有する表示アレイのためのリアルタイム校正を行う方法において、表示データ及び前の校正データに基づく校正のためのピクセルを優先付けるために使用されるピクセルの優先リストを発生するステップであって、該優先リストが校正のために閾電流より大きな電流でプログラムされる１以上（ｎ個）のピクセルを選択するために使用されるようなステップと；連結リストから、前記表示アレイの選択された列におけるｎ個のピクセルを選択するステップと；前記選択された列におけるピクセルに対してプログラミングを実行するステップであって、前記ｎ個のピクセルに関してピクセル電流をモニタリングすると共に、校正データを得るステップ、校正のために前記校正データに基づいて補償メモリを更新するステップ、及び次のプログラミングのために前記優先リストを並び替えるステップを含むようなステップとを有する方法が提供される。
【０００９】
本発明の他の態様によれば、行及び列に配列された複数のピクセル回路を有する表示アレイのためのリアルタイム校正を行うシステムであって、各ピクセル回路が発光デバイス及び駆動トランジスタを有するようなシステムにおいて、該システムは、前記表示アレイのプログラミング及び校正を制御する校正スケジューラを含み、該スケジューラが、表示データに基づく校正のための１以上のピクセルを掲載する優先リストと、プログラミングサイクルの間において、選択された列における前記優先リストから選択された１以上のピクセルに対して校正モードを可能にすると共に、プログラミングサイクルの間において、前記選択された列におけるピクセルの残りに対して通常動作モードを可能にするようなモジュールと、前記選択された列を介して前記校正モードのピクセルに関するピクセル電流をモニタリングするモニタと、該モニタリング結果に基づいて校正データを発生する発生器と、校正データを記憶するメモリと、前記通常動作モードのピクセルがプログラムされる場合に、前記表示アレイに供給されるプログラミングデータを前記校正データに基づいて調整する調整器とを有するようなシステムが提供される。
【００１０】
本発明の他の態様によれば、ピクセル回路を有する表示アレイのためのシステムであって、前記ピクセル回路はデータラインを介してプログラムされ、該システムが、プログラミングデータを前記ピクセル回路に供給するデータ源と、該電圧源に関連され、前記ピクセル回路の時間依存性パラメータを抽出するために前記データライン上の電流を該電流に関連する電圧に変換する電流制御型電圧源とを有するようなシステムが提供される。
【００１１】
本発明の他の態様によれば、複数のピクセル回路を含む表示アレイのためのシステムであって、各ピクセル回路が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むようなシステムにおいて、前記ピクセル回路上の電流又は電圧をモニタリングするモニタと、前記表示アレイの動作を制御するデータ処理ユニットであって、前記モニタリングされた電流又は電圧に基づいて前記ピクセル回路の経時変化（aging）に関する情報を抽出すると共に、該ピクセル回路の状態を決定するようなデータ処理ユニットと、前記データ処理ユニットにより制御されて、前記ピクセル回路に該ピクセル回路の状態に基づいてプログラミング及び校正データを供給するドライバとを有するようなシステムが提供される。
【００１２】
本発明の他の態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイを駆動する方法において、前記ピクセル回路に電流又は電圧を供給するステップと、前記ピクセル回路を介して流れる電流又は電圧をモニタリングするステップと、前記ピクセル回路の経時変化に関する情報を前記モニタリングされた電流又は電圧に基づいて抽出すると共に、該ピクセル回路の状態を決定するステップと、前記ピクセル回路のためのプログラミング及び校正データを該ピクセル回路の状態に基づいて決定するステップを含み、該ピクセル回路に対して動作電圧を供給するステップとを有するような方法が提供される。
【００１３】
本発明の他の態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイを駆動する方法において、前記発光デバイスに電流又は電圧を供給するステップと、前記発光デバイスを介して流れる電流又は電圧をモニタリングするステップと、前記発光デバイスの電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測すると共に、前記ピクセル回路の状態を決定するステップと、前記発光デバイスに、該発光デバイスの電圧の前記ずれに関連するバイアスを供給するステップとを有するような方法が提供される。
【００１４】
本発明の他の態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイを駆動するシステムにおいて、前記ピクセル回路上の電流又は電圧をモニタリングするモニタと、前記発光デバイスの電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測すると共に、前記ピクセル回路の状態を決定するデータ処理ユニットと、前記発光デバイスに、該発光デバイスの電圧の前記ずれに関連するバイアスを供給する回路とを有するようなシステムが提供される。
【００１５】
本発明の或る態様によれば、各々が駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを含むような複数のピクセル回路を含む表示アレイのためのシステムであって、前記発光デバイスが前記ピクセル回路をプログラムするためのプログラミング経路に配置されるようなシステムにおいて、前記表示アレイの動作を制御するコントローラと、該コントローラの制御に基づいて前記ピクセル回路に動作電圧を供給するドライバと有し、前記ドライバが、プログラミングサイクルの間において前記ピクセル回路に前記動作電圧を、前記発光デバイスが前記プログラミング経路から除去されるように供給するようなシステムが提供される。
【００１６】
この発明の開示は、必ずしも本発明の全てのフィーチャを記載したものではない。
【００１７】
本発明の他の態様及びフィーチャは、当業者であれば、好ましい実施例の添付図面と関連した下記の詳細な説明を精読することにより容易に明らかとなるであろう。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施例による校正スケジューリングのための処理を示すフローチャートである。
【図２】図２は、図１の校正スケジューリングを実施するためのシステム構成の一例を示す説明図である。
【図３】図３は、本発明の一実施例による電圧抽出、プログラミング及び駆動のためのシステムアーキテクチャを示す説明図である。
【図４】図４は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の一例を示す説明図である。
【図５】図５は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の他の例を示す説明図である。
【図６】図６は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の他の例を示す説明図である。
【図７】図７は、図３の抽出、プログラミング及び駆動システム並びにピクセル回路の他の例を示す説明図である。
【図８】図８は、本発明の一実施例によるステップ構成駆動法が適用されるピクセル回路を示す説明図である。
【図９】図９は、ドライバ及び抽出ブロック並びに図８の駆動トランジスタの一例を示す説明図である。
【図１０】図１０は、図９のＤＰＵブロックにより実施される抽出アルゴリズムの一例を示す説明図である。
【図１１】図１１は、図９のＤＰＵブロックにより実施される抽出アルゴリズムの他の例を示す説明図である。
【図１２】図１２は、ステップ校正駆動法のための波形の一例を示すタイミング図である。
【図１３】図１３は、ステップ校正駆動法のための波形の他の例を示すタイミング図である。
【図１４】図１４は、ステップ校正駆動法が適用可能なピクセル回路を示す説明図である。
【図１５】図１５は、ステップ校正駆動法に対するシミュレーションの結果を示すグラフである。
【図１６】図１６は、表示アレイを備えるステップ校正駆動法のためのシステムアーキテクチャの一例を示す説明図である。
【図１７】図１７は、図１６のシステムアーキテクチャに適用される波形の一例を示すタイミング図である。
【図１８】図１８は、電圧／電流抽出法のための波形の一例を示すタイミング図である。
【図１９】図１９は、電圧／電流抽出法のための波形の他の例を示すタイミング図である。
【図２０】図２０は、図１９の電圧／電流抽出法が適用可能なピクセル回路を示す説明図である。
【図２１】図２１は、電圧／電流抽出法のための波形の他の例を示すタイミング図である。
【図２２】図２２は、図２１の電圧／電流抽出法が適用可能なピクセル回路を示す説明図である。
【図２３】図２３は、本発明の一実施例によるＯＬＥＤ除去法が適用されるミラー型ピクセル回路を示す説明図である。
【図２４】図２４は、ＯＬＥＤ除去法を適用した場合の図２３のプログラミング経路を示す説明図である。
【図２５】図２５は、ＯＬＥＤ除去法のためのシステムアーキテクチャの一例を示す説明図である。
【図２６】図２６は、異なる閾電圧に関するＩＤＡＴＡライン上の電圧に対するシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１９】
本発明の、これら及び他のフィーチャは添付図面を参照する下記の説明から一層明らかとなるであろう。
【００２０】
本発明の実施例を、発光デバイス及び複数のトランジスタを含むピクセルを用いて説明する。該発光デバイスは有機発光ダイオード（ＯＬＥＤ）とすることができる。また、“ピクセル”及び“ピクセル回路”は入れ替え可能に使用することができることに注意されたい。
【００２１】
複数のピクセルを持つ表示アレイに対するリアルタイム校正スケジューリングを詳細に説明する。図１は、本発明の一実施例による校正スケジューリングのための処理を図示している。この技術によれば、ピクセルは当該表示アレイの通常の動作の間における、斯かるピクセルの経時変化（aging）及び／又は使用に基づいて校正される。
【００２２】
ピクセルの連結リスト（linked list）がステップＳ２において発生される。該連結リストは、校正のための高輝度を持つピクセルの識別子を含む。該連結リストは、校正の優先度をスケジュールするために使用される。
【００２３】
ステップＳ４において、“ｎ”が表示器のサイズ及び時間に伴う予測される非安定性（例えば、トランジスタ及び発光デバイスの特性のずれ）に基づいて選択される。“ｎ”は、各プログラミングサイクルにおいて校正されるピクセルの数を表す。“ｎ”は１又は２以上とすることができる。
【００２４】
次いで、ステップＳ６においてプログラミングサイクルが開始する。ステップＳ６は、ステップＳ８〜Ｓ１６を含む。ステップＳ８〜Ｓ１６は、当該表示アレイの選択された列に対して実施される。
【００２５】
ステップＳ８において、選択された列における“ｎ”個のピクセルが、前記連結リストの始めから選択される（以下、“選択ピクセル”と称す）。
【００２６】
ステップＳ１０において、上記選択ピクセルに対して“校正モード”が可能に（イネーブルされる一方、当該表示アレイの選択された列におけるピクセルの残りに対しては“通常動作モード”が可能にされる。
【００２７】
ステップＳ１２において、選択された列における全ピクセルが、当該ピクセルのデータラインに接続された電圧源ドライバ（例えば、図２の２８）によりプログラムされる。
【００２８】
前記選択ピクセルに関し、プログラミングサイクルの間においてデータラインを介して流れる電流がモニタリングされる。該選択された列における上記選択ピクセル以外のピクセルに関しては、対応するプログラミング電圧がメモり（例えば、図２の３４、以下“ΔＶ補償メモリ”と称す）に記憶されたデータを用いて上昇（ブースト）される。
【００２９】
ステップＳ１４において、上記のモニタリングされた電流は、データラインを介して流れるべき期待された電流と比較される。次いで、前記選択ピクセルに関する校正データ曲線が発生される。該校正データ曲線に基づいてΔＶ補償メモリが更新される。
【００３０】
ピクセルに関してΔＶ補償メモリに記憶された校正データ曲線は、該ピクセルが通常動作モードである場合の次のプログラミングサイクルにおいて該ピクセルに対するプログラミング電圧をブーストするために使用されるであろう。
【００３１】
ステップＳ１６において、上記の選択ピクセルの識別子が前記連結リストの終端部に送られる。これら選択ピクセルは、校正に関して該連結リストにおいて最低の優先度を有する。
【００３２】
表示動作（Ｓ６〜Ｓ１６）の間において、上記連結リストは、校正されるべきピクセルの並び替えられた優先リストを提供する。本説明において、“連結リスト”なる用語及び“優先リスト”なる用語は入れ替え可能に使用され得ることに注意されたい。
【００３３】
当該動作はステップＳ８に戻る（Ｓ１８）。そして、次のプログラミングサイクルが開始する。当該表示アレイにおける新たな列が活性化され（選択され）、該新たに活性化された列における新たな“ｎ”個のピクセルが上記連結リストの先頭から選択される。該新たな選択ピクセルに関して得られた校正データを用いて、ΔＶ補償メモリが更新される。
【００３４】
次に、上記選択ピクセルの数“ｎ”を詳細に説明する。上述したように、数“ｎ”は、表示器のサイズ及び時間に伴うデバイス特性の予測される非安定性に基づいて決定される。ピクセルの総数ＮはＮ＝３ｘｍ１ｘｍ２であると仮定し、ここでｍ１及びｍ２は、各々、当該表示器における行及び列の数である。
【００３５】
特性ずれの最高の率はＫ（＝ΔＩ／Δｔ・Ｉ）である。各プログラミングサイクルはｔ＝１／ｆ・ｍ２掛かる。表示器全体が校正された後の最大の予測される特性のずれは、ΔＩ／Ｉ＝Ｋ・ｔ・Ｎ／ｎ＜ｅであり、ここで、ｅは許容される誤差である。この後、校正は始めから再実行することができ、誤差が除去される。これは、ｎ＞Ｋ・ｔ・Ｎ／ｅ又はｎ＞３・Ｋ・ｍ１／ｆ・ｅであることを示す。例えば、Ｋ＝１％／hr、ｍ１＝１０２４、ｆ＝６０Ｈｚ、及びｅ＝０.１％であるなら、ｎ＞０.１４であり、これは５プログラミングサイクルに１回校正する必要があることを意味する。これは、５プログラミングサイクルに１回動作するような１つの校正ユニットにより達成可能である。各校正ユニットは、プログラミングサイクルにおいて１つのピクセルの校正を可能にする。ｅ＝０.０１％なら、ｎ＞１.４である。これは、各プログラミングサイクルにおいて２つのピクセルを校正する２つの校正ユニットが必要となることを意味する。これは、この校正システムを非常に低コストで実施化することができることを示している。
【００３６】
表示器は時を経るほど、校正の頻度は自動的に低下され得る。何故なら、特性のずれは時間が経過するにつれて一層遅くなるからである。加えて、校正のために選択されるピクセルは、表示データに依存する異なる電流でプログラムすることができる。唯一の条件は、それらのプログラミング電流が基準電流より大きいということである。したがって、一層高い精度を達成するために、校正は１つのピクセルに対して複数輝度レベルで実行することができる。
【００３７】
次に、連結リストを詳細に説明する。連結リストには、校正のための高輝度を持つピクセルが掲載される。表示データは、斯かる校正のための高輝度を持つピクセルを決定するために使用される。低電流における校正は遅く、時には正確でない。加えて、最大の特定のずれは、高電流のピクセルに対して発生する。このように、精度及び校正速度を改善するために、閾電流ＩTHより大きな電流でプログラムされるべきピクセルが選択され、連結リストに記憶される。
【００３８】
ＩTHは変数であり、“０”であり得る。ＩTH＝０の場合は、全ピクセルが連結リストに掲載され、校正は、それらのプログラミング電流に関係なく全てのピクセルに対して実行される。
【００３９】
前述した校正−スケジューリング技術は、限定されるものではないが、例えばカレントミラー型ピクセル等の如何なる電流プログラム型ピクセルにも適用可能である。
【００４０】
図２は、図１の校正−スケジューリング法を実施するためのシステム構成の一例を図示している。校正−スケジューリングアルゴリズムを実施するための図２のシステム３０は、複数のピクセル回路１２を持つ表示アレイ１０に対して設けられている。ピクセル回路１２は、限定されるものではないがカレントミラー型ピクセル等の電流プログラム型ピクセル回路である。ピクセル回路１２は、行及び列に配列されている。
【００４１】
ピクセル回路１２は、ＯＬＥＤ及び複数のトランジスタ（例えば、ＴＦＴ）を含むことができる。該トランジスタは、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。表示アレイ１０は、ＡＭＯＬＥＤ表示アレイとすることができる。
【００４２】
ピクセル回路１２は、ゲートドライバ２０に接続されたゲートライン１４、電圧データドライバ２８に接続されたデータライン１６、及び電源２４に接続された電源ライン１８により動作される。図２においては、２つのデータライン、２つのゲートライン及び２つの電源ラインが一例として示されている。表示アレイ１０に、３つ以上のデータライン、３つ以上のゲートライン及び３つ以上の電源ラインを設けることもできることは明らかである。
【００４３】
システム３０は、表示アレイ１０のプログラミング及び校正を制御するための校正スケジューラ及びメモリブロック３２、及びΔＶ補償電圧（値）を記憶するためのΔＶ補償メモリ３４を含む。各プログラミングサイクルにおいて、表示アレイ１０の或る列が選択される。該プログラミングサイクルの間において、校正スケジューラ及びメモリブロック３２は、該選択された列（即ち、データライン）に対して通常動作モード又は校正モードをイネーブルする。
【００４４】
システム３０は、ピクセル電流をモニタリング及び測定するモニタシステムを更に含んでいる。該モニタシステムは、スイッチ３６及び３８並びに正確な抵抗４２を備えるセンサ４０を含んでいる。図２において、スイッチ３６及び３８は、一例として各データラインに設けられている。
【００４５】
システム３０は、上記のモニタリング結果に基づいてΔＶ補償電圧を発生する発生器を更に含んでいる。該発生器は、アナログ／デジタル変換器（Ａ／Ｄ）４４、比較器４６及びトランスレータ４８を含んでいる。Ａ／Ｄ４４は、電圧センサ４０の出力をデジタル出力に変換する。比較器４６は、該デジタル出力をトランスレータ４８の出力と比較する。トランスレータ４８は、デジタルデータ入力５２に対して関数ｆ(V)を実行する。トランスレータ４８は、ｆ(V)を介して電流データ入力５２を電圧データ入力に変換する。比較器４６による比較の結果は、ΔＶ補償メモリ３４に記憶される。
【００４６】
システム３０は、デジタルデータ入力５２と、ΔＶ補償メモリ３４に記憶されたΔＶ補償電圧とを加算する加算器５０を更に含んでいる。電圧データドライバ２８は、データラインを加算器５０の出力に基づいて駆動する。かくして、データライン用のプログラミングデータは、上記ΔＶ電圧を加算することにより調整される。
【００４７】
前記校正スケジューラ及びメモリブロック３２が、選択されたデータラインに対して通常動作モードをイネーブルする場合、スイッチ３６が作動される。かくして、電圧データドライバ２８の電圧出力は当該データライン上のピクセルに直接供給される。
【００４８】
校正スケジューラ及びメモリブロック３２が当該データラインに対して校正モードをイネーブルすると、スイッチ３８が作動される。かくして、電圧は正確な抵抗４２を介して当該データライン上のピクセルに供給される。プログラミングサイクルの最終段階における（即ち、初期過渡状態が完了した場合の）抵抗４２の両端間の電圧降下が電圧センサ４０により測定される。電圧センサ４０によりモニタリングされた電圧降下は、Ａ／Ｄ４４によりデジタルデータに変換される。上記電圧降下の結果的値は、当該ピクセルが電流プログラム型ピクセル回路である場合、該ピクセルを介して流れる電流に比例する。この値は、比較器４６により、トランスレータ４８により得られる期待された値と比較される。
【００４９】
期待された値と測定された値との間の差は、ΔＶ補償メモリ３４に記憶され、後のプログラミングサイクルに対して使用される。上記差は、将来において当該ピクセルのプログラミングに対するデータ電圧を調整するために使用される。
【００５０】
校正スケジューラ及びメモリブロック３２は、前述した連結リストを含むことができる。開始時に、該連結リストは自動的に発生される。該リストは、ピクセルの単なるリストであり得る。しかしながら、動作中に該リストは修正される。
【００５１】
高輝度を持つピクセル回路の校正は、大又は小面積表示器において必要とされる高速且つ正確な校正を保証する。
【００５２】
表示アレイ１０は電圧プログラミング技術を用いて駆動されるので、当該校正は高速であり、高解像度及び大面積表示器に使用することができる。
【００５３】
実施化の速度、精度及び容易さにより、当該校正−スケジューリング技術の応用は、携帯電話、パーソナルオーガナイザ、モニタ、ＴＶに使用されるエレクトロルミネッセント装置から大面積表示器ボードまでにわたる。
【００５４】
システム３０は、当該ピクセルの時間依存性パラメータに依存するような電圧降下をモニタリング及び測定し、望ましいプログラミングデータを発生する。しかしながら、ピクセルの時間依存性パラメータは、図２のもの以外の如何なるメカニズムにより抽出することもできる。
【００５５】
プログラミングし、ピクセルの時間依存性パラメータを抽出し、且つ該ピクセルを駆動する他の技術を、図３〜７を参照して詳細に説明する。この技術は、校正のための電圧抽出を含む。プログラミング電圧は該抽出された情報により校正され、結果として、時間にわたり安定したピクセル電流が得られる。この技術を用いて、ピクセルの経時変化が抽出される。
【００５６】
図３は、本発明の一実施例による電圧抽出、プログラミング及び駆動を実施するためのシステムアーキテクチャを図示している。図３のシステムは、電流モードピクセル回路６０に対して電圧抽出及びプログラミングを実施する。ピクセル回路６０は、発光デバイスと、駆動トランジスタを含む複数のトランジスタとを有している（図示略）。これらトランジスタはＴＦＴとすることができる。
【００５７】
ピクセル回路６０は、選択ラインＳＥＬにより選択され、データライン６１上のＤＡＴＡにより駆動される。電圧源６２は、プログラミング電圧ＶＰをピクセル回路６０に書き込むために設けられている。正ノード及び負ノードを持つ電流制御型電圧源（ＣＣＶＳ）６３は、データライン６１上の電流を電圧Ｖextに変換するために設けられている。表示コントローラ及びスケジューラ６４は、ピクセル回路６０を動作させる。該表示コントローラ及びスケジューラ６４は、ＣＣＶＳ６３から出力される抽出された電圧Ｖextをモニタリングし、次いで電圧源６２を制御する。
【００５８】
ＣＣＶＳ６３の抵抗は無視可能である。かくして、データライン６１上の電流は、
ＩLine＝Ｉpixel＝β(ＶＰ−ＶＴ)２ （１）
と書かれ、ここで、ＩLineはデータライン６１上の電流を表し、Ｉpixelはピクセル電流を表し、ＶＴはピクセル回路６０に含まれる駆動トランジスタの閾電圧を表し、βはＴＦＴ特性における利得パラメータを表す。
【００５９】
時間に伴い駆動ＴＦＴの閾電圧が増加するにつれて、データライン６１上の電流は減少する。抽出された電圧Ｖextをモニタリングすることにより、表示コントローラ及びスケジューラ６４は該閾電圧のずれの量を決定する。
【００６０】
駆動トランジスタの閾電圧ＶＴは、
ＶＴ＝ＶＰ−（ＩLine／β）0.5 （２）
と計算することができる。
【００６１】
プログラミング電圧ＶＰは、抽出された情報を用いて修正される。抽出処理は、各フレーム時間の間に１個又は数個のピクセルに対して実行することができる。
【００６２】
図４は、上部放射型電流セルピクセル回路７０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの一例を図示している。ピクセル回路７０は、ＯＬＥＤ７１、記憶キャパシタ７２、駆動トランジスタ７３並びにスイッチトランジスタ７４及び７５を含んでいる。
【００６３】
トランジスタ７３、７４及び７５は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ７３、７４及び７５はｐ型トランジスタとすることもできる。該ピクセル回路７０に適用される電圧抽出及びプログラミング技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。
【００６４】
駆動トランジスタ７３は、スイッチトランジスタ７５を介してデータライン７６に接続されると共に、ＯＬＥＤ７１に接続され、且つ、スイッチトランジスタ７４を介して記憶キャパシタ７２に接続されている。駆動トランジスタ７３のゲート端子は、記憶キャパシタ７２に接続されている。スイッチトランジスタ７４及び７５のゲート端子は、選択ラインＳＥＬに接続されている。ＯＬＥＤ７１は電圧供給電極、即ちラインＶＤＤに接続されている。該ピクセル回路７０は、選択ラインＳＥＬにより選択されると共に、データライン７６上のＤＡＴＡにより駆動される。
【００６５】
電流伝達器（ＣＣ）７７は、Ｘ、Ｙ及びＺ端子を有し、データライン７６上の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源７８は、ＣＣ７７のＹ端子にプログラミング電圧を供給する。ＣＣ７７において、Ｘ端子は、帰還によりＹ端子のものと同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ７７のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）７９は、正ノード及び負ノードを有している。該ＣＣＶＳ７９は、ＣＣ７７のＺ端子上の電流を電圧Ｖextに変換する。
【００６６】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ７３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源７８を制御する。
【００６７】
図５は、底部放射型電流セルピクセル回路８０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの他の例を図示している。ピクセル回路８０は、ＯＬＥＤ８１、記憶キャパシタ８２、駆動トランジスタ８３並びにスイッチトランジスタ８４及び８５を含んでいる。トランジスタ８３、８４及び８５は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ８３、８４及び８５はｐ型トランジスタとすることもできる。
【００６８】
駆動トランジスタ８３は、スイッチトランジスタ８５を介してデータライン８６に接続されると共に、ＯＬＥＤ８１に接続され、且つ、記憶キャパシタ８２に接続されている。駆動トランジスタ８３のゲート端子は、スイッチトランジスタ８４を介して電圧供給ラインＶＤＤに接続されている。スイッチトランジスタ８４及び８５のゲート端子は、選択ラインＳＥＬに接続されている。該ピクセル回路８０は、選択ラインＳＥＬにより選択されると共に、データライン８６上のＤＡＴＡにより駆動される。
【００６９】
電流伝達器（ＣＣ）８７は、Ｘ、Ｙ及びＺ端子を有し、データライン８６上の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源８８は、ＣＣ８７のＹ端子に負のプログラミング電圧を供給する。ＣＣ８７において、Ｘ端子は、帰還によりＹ端子のものと同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ８７のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）８９は、正ノード及び負ノードを有している。該ＣＣＶＳ８９は、ＣＣ８７のＺ端子の電流を電圧Ｖextに変換する。
【００７０】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ８３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源８８を制御する。
【００７１】
図６は、上部放射型カレントミラーピクセル回路９０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの他の例を図示している。ピクセル回路９０は、ＯＬＥＤ９１、記憶キャパシタ９２、ミラートランジスタ９３及び９４、並びにスイッチトランジスタ９５及び９６を含んでいる。トランジスタ９３、９４、９５及び９６は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ９３、９４、９５及び９６はｐ型トランジスタとすることもできる。
【００７２】
ミラートランジスタ９３は、スイッチトランジスタ９５を介してデータライン９７に接続されると共に、スイッチトランジスタ９６を介して記憶キャパシタ９２に接続されている。ミラートランジスタ９３及び９４のゲート端子は、記憶キャパシタ９２及び及びスイッチトランジスタ９６に接続されている。ミラートランジスタ９４は、ＯＬＥＤ９１を介して電圧供給電極、即ちラインＶＤＤに接続されている。スイッチトランジスタ８５及び８６のゲート端子は、選択ラインＳＥＬに接続されている。当該ピクセル回路９０は、選択ラインＳＥＬにより選択されると共に、データライン９７上のＤＡＴＡにより駆動される。
【００７３】
電流伝達器（ＣＣ）９８は、Ｘ、Ｙ及びＺ端子を有し、データライン９７上の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源９９は、ＣＣ９８のＹ端子に正のプログラミング電圧を供給する。ＣＣ９８において、Ｘ端子は、帰還によりＹ端子の電圧と同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ９８のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）１００は、正ノード及び負ノードを有している。該ＣＣＶＳ１００は、ＣＣ９８のＺ端子上の電流を電圧Ｖextに変換する。
【００７４】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ９３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源９９を制御する。
【００７５】
図７は、底部放射型カレントミラーピクセル回路１１０と共に採用される、図３の電圧抽出、プログラミング及び駆動のためのシステムの他の例を図示している。ピクセル回路１１０は、ＯＬＥＤ１１１、記憶キャパシタ１１２、ミラートランジスタ１１３及び１１６、並びにスイッチトランジスタ１１４及び１１５を含んでいる。トランジスタ１１３、１１４、１１５及び１１６は、ｎ型ＴＦＴとすることができる。しかしながら、これらトランジスタ１１３、１１４、１１５及び１１６はｐ型トランジスタとすることもできる。
【００７６】
ミラートランジスタ１１３は、スイッチトランジスタ１１４を介してデータライン１１７に接続されると共に、スイッチトランジスタ１１５を介して記憶キャパシタ１１２に接続されている。ミラートランジスタ１１３及び１１６のゲート端子は、記憶キャパシタ１１２及び及びスイッチトランジスタ１１５に接続されている。ミラートランジスタ１１６は、電圧供給ラインＶＤＤに接続されている。ミラートランジスタ１１３、１１６及び記憶キャパシタ１１２はＯＬＥＤ１１１に接続されている。スイッチトランジスタ１１４及び１１５のゲート端子は、選択ラインＳＥＬに接続されている。当該ピクセル回路１１０は、選択ラインＳＥＬにより選択されると共に、データライン１１７上のＤＡＴＡにより駆動される。
【００７７】
電流伝達器（ＣＣ）１１８は、Ｘ、Ｙ及びＺ端子を有し、データライン１１７の電流を、これに負荷を掛けることなく抽出するために使用される。電圧源１１９は、ＣＣ１１８のＹ端子に正のプログラミング電圧を供給する。ＣＣ１１８において、Ｘ端子は、帰還により該ＣＣ１１８のＹ端子の電圧と同一の電圧を有するように強制される。また、Ｘ端子上の電流は、当該ＣＣ１１８のＺ端子に複写される。電流制御型電圧源（ＣＣＶＳ）１２０は、正ノード及び負ノードを有している。該ＣＣＶＳ１２０は、ＣＣ１１８のＺ端子上の電流を電圧Ｖextに変換する。
【００７８】
Ｖextは図３の表示コントローラ及びスケジューラ６４に供給され、そこにおいて、駆動トランジスタ１１３の閾電圧が抽出される。表示コントローラ及びスケジューラ６４は、該抽出された閾電圧に基づいて電圧源１１９を制御する。
【００７９】
図３〜７を参照すると、上記電圧抽出技術を用いてピクセルの時間依存性パラメータ（例えば、閾ずれ）を抽出することができる。かくして、プログラミング電圧は上記の抽出された情報を用いて校正することができ、結果として時間にわたり安定したピクセル電流が得られる。ＯＬＥＤ（即ち、図４の７１、図５の８１、図６の９１、図７の１１１）の電圧は電流に直接的に影響を与えるので、上述した電圧抽出駆動技術は、ＯＬＥＤの劣化及び閾ずれを抽出するために使用することもできる。
【００８０】
上述した電圧抽出技術は、カレントミラー及び電流セルピクセル回路アーキテクチャを含む如何なる電流モードピクセル回路とでも使用することができ、図２の表示アレイ１０に適用することができる。上記の抽出された情報を用いて、長期間の表示動作の下でもピクセルの経時変化に関わりのない安定した電流を供給することができる。このようにして、表示動作寿命が有効に改善される。
【００８１】
図３〜７のピクセル回路のトランジスタは、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができることに注意されたい。また、図３〜７のピクセル回路は、ＡＭＯＬＥＤ表示アレイを形成することができる。
【００８２】
プログラミングし、ピクセルの時間依存性パラメータを抽出し、該ピクセルを駆動する他の技術を、図８〜１７を参照して詳細に説明する。該技術は、ステップ校正駆動技術を含んでいる。該ステップ校正駆動技術においては、ピクセルの経時変化に関する情報（例えば、閾ずれ）が抽出される。該抽出された情報は安定したピクセル電流／輝度（luminance）を発生するために使用される。１ビット抽出技術を用いるにも拘わらず、抽出される経時変化の分解能は表示ドライバにより規定される。また、動的効果が補償される。何故なら、ピクセルの経時変化は、駆動サイクルと類似した動作条件下で抽出されるからである。
【００８３】
図８は、本発明の一実施例によるステップ校正駆動法が適用されるピクセル回路１６０を図示している。該ピクセル回路１６０は、ＯＬＥＤ１６１、記憶キャパシタ１６２、駆動トランジスタ１６３、並びにスイッチトランジスタ１６４及び１６５を含んでいる。該ピクセル回路１６０は、電流プログラム型の３ＴＦＴピクセル回路である。複数の斯かるピクセル回路１６０がＡＭＯＬＥＤ表示器を形成することができる。
【００８４】
トランジスタ１６３、１６４及び１６５はｎ型ＴＦＴである。しかしながら、トランジスタ１６３、１６４及び１６５はｐ型ＴＦＴとすることもできる。該ピクセル回路１６０に適用されたステップ校正駆動技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ１６３、１６４及び１６５はアモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【００８５】
駆動トランジスタ１６３のゲート端子は、スイッチトランジスタ１６４を介して信号ラインＶＤＡＴＡに接続されると共に、記憶キャパシタ１６２にも接続されている。駆動トランジスタ１６３のソース端子は共通接地点に接続されている。駆動トランジスタ１６３のドレイン端子は、スイッチトランジスタ１６５を介してモニタラインMONITORに接続されると共に、ＯＬＥＤ１６１のカソード電極にも接続されている。
【００８６】
スイッチトランジスタ１６４のゲート端子は選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ１６４のソース端子は、駆動トランジスタ１６３のゲート端子に接続されると共に、記憶キャパシタ１６２に接続されている。スイッチトランジスタ１６４のドレイン端子は、ＶＤＡＴＡに接続されている。
【００８７】
スイッチトランジスタ１６５のゲート端子は、選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ１６５のソース端子は、MONITORに接続されている。該スイッチトランジスタ１６５のドレイン端子は、駆動トランジスタ１６３のドレイン端子に接続されると共に、ＯＬＥＤ１６１のカソード電極に接続されている。該ＯＬＥＤ１６１のアノード電極は、電圧供給電極、即ちラインＶＤＤに接続されている。
【００８８】
トランジスタ１６３及び１６４並びに記憶キャパシタ１６２は、ノードＡ３で接続されている。トランジスタ１６３及び１６５並びにＯＬＥＤ１６１は、ノードＢ３において接続されている。
【００８９】
図９は、ドライバ及び抽出ブロック１７０の一例を、図８の駆動トランジスタ１６３と共に示す。図９において、ＲＳ１７１ａ及びＲＳ１７１ｂの各々は、前記スイッチトランジスタ（例えば、図８の１６４、１６５）のオン抵抗を表している。ＣＳは当該ピクセルの記憶キャパシタを表し、ＣOLEDはＯＬＥＤの容量を表し、ＣＰはラインの寄生容量を表している。図９において、ＯＬＥＤは容量として提示されている。
【００９０】
ブロック１７３は、抽出サイクルの間において駆動トランジスタの閾電圧を抽出するために使用される。ブロック１７３は、電流感知増幅器（ＳＡ）又は電流比較器とすることができる。本説明において、ブロック１７３は“ＳＡブロック１７３”と称する。
【００９１】
MONITORラインの電流が基準電流（IREF）より大きい場合、ＳＡブロック１７３の出力（即ち、図１０、１１のトリガ（Trigger））は“１”となる。MONITORラインの電流が基準電流（IREF）より小さい場合、ＳＡブロック１７３の出力は“０”となる。
【００９２】
ＳＡブロック１７３は数個の列の間で共有することができ、結果としてオーバーヘッドが小さくなることに注意されたい。また、当該ピクセル回路の校正は１度に１回実行することができ、従って、抽出回路は全ての列の間で共有することができる。
【００９３】
データ処理ユニット（ＤＰＵ）ブロック１７２は、プログラミングサイクル、コントラスト及び輝度を制御し、校正処理を実行し、並びに駆動サイクルを制御するために設けられている。ＤＰＵブロック１７２は、抽出アルゴリズムを実行して駆動トランジスタの閾電圧をＳＡブロック１７３からの出力に基づいて抽出（推定）すると共に、駆動トランジスタ１６３に接続されたドライバ１７４を制御する。
【００９４】
図１０は、図９のＤＰＵブロック１７２により実行される抽出アルゴリズムの一例を示してる。図１０のアルゴリズムは、ＤＰＵブロック１７２の一部に存する。図１０において、ＶＴ(i,j)は前の抽出サイクルにおけるピクセル(i,j)の抽出された閾電圧を表し、ＶＳはドライバ１７４の分解能を表し、“ｉ”はピクセルアレイの行を表し、“ｊ”はピクセルアレイの列を表す。トリガ（Trigger）は、図９のＳＡブロック１７３の比較結果を伝える。Less_state１８０は当該ピクセルの実際のＶＴが予測されたＶＴ(ＶＴＭ)より小さい状態を決定し、Equal_state１８１は当該ピクセルの予測されたＶＴ(ＶＴＭ)と実際のＶＴとが等しい状態を決定し、Greater_state１８２は当該ピクセルの実際のＶＴが予測されたＶＴ(ＶＴＭ)より大きい状態を決定する。
【００９５】
図９のＤＰＵ１７２は中間閾電圧ＶＴＭを下記のように決定する：
（Ａ１）ｓ(i,j)＝Less_state１８０の場合、実際の閾電圧はＶＴ(i,j)より小さく、ＶＴＭは(ＶＴ(i,j)−ＶＳ)に設定される。
（Ａ２）ｓ(i,j)＝Equal_state１８１の場合、実際の閾電圧はＶＴ(i,j)に等しく、ＶＴＭはＶＴ(i,j)に設定される。
（Ａ３）ｓ(i,j)＝Greater_state１８２の場合、実際の閾電圧はＶＴ(i,j)より大きく、ＶＴＭは(ＶＴ(i,j)＋ＶＳ)に設定される。
ここで、ｓ(i,j)は校正メモリ（例えば、図１６の２０８）に記憶されたピクセル(i,j)の前の状態を表す。
【００９６】
図１１は、図９のＤＰＵブロック１７２により実行される抽出アルゴリズムの他の例を示している。図１１のアルゴリズムは、図９のＤＰＵブロック１７２の一部に存する。図１１において、ＶＴ(i,j)は前の抽出サイクルにおけるピクセル(i,j)の抽出された閾電圧を表し、ＶＳはドライバ１７４の分解能を表し、“ｉ”はピクセルアレイの行を表し、“ｊ”はピクセルアレイの列を表す。トリガ（Trigger）は、ＳＡブロック１７３の比較結果を伝える。
【００９７】
更に、図１１において、Ｖresは当該ピクセルの実際のＶＴを得るために、予測されたＶＴ(ＶＴＭ)に対して加算／減算されるステップを表し、Ａは予測ステップの減少利得を表し、Ｋは予測ステップの増加利得を表す。
【００９８】
図１１の動作は、急激な変化の高速抽出のための利得の追加状態Ｌ２及びＧ２を有することを除いて、図１０のものと同一である。各利得状態において、変化に一層迅速に追従するためにステップサイズが増加される。Ｌ１及びＧ１は、ＶＴ変化が急激であるか又は普通であるかを規定する移行状態である。
【００９９】
図１２は、図８のピクセル回路１６０に適用される波形の一例を示している。図１２において、ＶCal＝ＶＢ＋ＶＴＭ、及びＶＤＲ＝ＶＰ＋ＶＴ(i,j)＋ＶREFであり、ここで、ＶＢは抽出サイクルの間におけるバイアス電圧を表し、ＶＴＭは図１０又は１１に示されるアルゴリズムに基づいて定義され、ＶＰはプログラミング電圧を表し、ＶＴ(i,j)は前の抽出サイクルにおける抽出された閾電圧を表し、ＶREFはプログラミングサイクルの間における駆動トランジスタのソース電圧を表す。
【０１００】
図８〜１２を参照すると、ピクセル回路１６０の動作は、動作サイクルＸ５１、Ｘ５２、Ｘ５３及びＸ５４を含んでいる。図１２において、抽出サイクルはプログラミングサイクルから分離されている。抽出サイクルはＸ５１及びＸ５２を含み、プログラミングサイクルはＸ５３を含む。Ｘ５４は駆動サイクルである。プログラミングサイクルの終わりにおいて、ノードＡ３は(ＶＰ＋ＶＴ)に充電され、ここで、ＶＰはプログラミング電圧であり、ＶＴは駆動トランジスタ１６３の閾電圧である。
【０１０１】
第１動作サイクルＸ５１において：ＳＥＬ１及びＳＥＬ２はハイとなる。ノードＡ３はＶCalに充電され、ノードＢ３はＶREFに充電される。ＶCalはＶＢ＋ＶＴＭであり、この場合、ＶＢはバイアス電圧であり、ＶＴＭは予測されたＶＴであり、ＶREFはＶＤＤ−ＶOLEDOより大きくなければならず、ここでＶOLEDOはＯＬＥＤ１６１のオン電圧である。
【０１０２】
第２動作サイクルＸ５２において：ＳＥＬ１はゼロとなる。駆動トランジスタ１６３のゲート／ソース電圧は、
ＶＧＳ＝ＶＢ＋ＶＴＭ＋ΔＶＢ＋ΔＶＴＭ−ΔＶＴ２−ΔＶＨ
により与えられ、ここで、ＶＧＳは駆動トランジスタ１６３のゲート／ソース電圧を表し、ΔＶＢ、ΔＶＴＭ、ΔＶＴ２及びΔＶＨは、各々、ＶＢ、ＶＴＭ、ＶＴ２及びＶＨに依存する動的影響である。ＶＴ２はスイッチトランジスタ１６４の閾電圧を表し、ＶＨはＳＥＬ１がゼロになる場合の第２動作サイクルＸ５２の開始時におけるＳＥＬ１の電圧の変化を表す。
【０１０３】
前記ＳＡブロック１７３はβ(ＶＢ)２より大きな電流を感知するように調整されているので、駆動トランジスタ１６３のゲート／ソース電圧は(ＶＢ＋ＶＴ)より大きくなり、ここで、βは駆動トランジスタ１６３のＩ−Ｖ特性における利得パラメータである。
【０１０４】
結果として、数回の反復の後、ピクセル(i,j)に関するＶＴＭ及び抽出された閾電圧ＶＴ(i,j)は、
ＶＴＭ＝ＶＴ−γ・(ＶＢ＋ＶＴ＋ＶＴ２−ＶＨ)
γ＝{Ｃｇ２／(２・ＣＳ)}／{１＋Ｃｇ２／(２・ＣＳ)}
に収束し、ここで、Ｃｇ２はスイッチトランジスタ１６４のゲート容量を表す。
【０１０５】
第３動作サイクルＸ５３において、ＳＥＬ１はハイとなる。ＶＤＡＴＡはＶＤＲとなる。ノードＡ３は[ＶＰ＋ＶＴ(i,j)−γ(ＶＰ−ＶＢ)]に充電される。
【０１０６】
第４動作サイクルＸ５４において：ＳＥＬ１及びＳＥＬ２はゼロとなる。前記動的影響を考慮すると、駆動トランジスタ１６３のゲート／ソース電圧は、
ＶＧＳ＝ＶＰ＋ＶＴ
と書くことができる。
【０１０７】
従って、当該ピクセル電流は、閾電圧ずれの静的及び動的影響から独立したものとなる。
【０１０８】
図１２において、抽出サイクル及びプログラミングサイクルは別のサイクルとして示されている。しかしながら、抽出サイクル及びプログラミングサイクルは図１３に示すように併合することもできる。図１３は、図８のピクセル回路１６０に適用される波形の他の例を示している。
【０１０９】
図８〜１１及び１３を参照すると、ピクセル回路１６０の動作は動作サイクルＸ６１、Ｘ６２及びＸ６３を含んでいる。プログラミング及び抽出サイクルは、動作サイクルＸ６１及びＸ６２に併合されている。動作サイクルＸ６３は、駆動サイクルである。
【０１１０】
プログラミングサイクルの間において、ピクセル電流は所望の電流と比較され、駆動トランジスタの閾電圧が図１０又は１１のアルゴリズムを用いて抽出される。ピクセル回路１６０は、動作サイクルＸ６１の間においてＶＤＲ＝ＶＰ＋ＶＴ(i,j)＋ＶREFによりプログラムされる。次いで、ピクセル電流はMONITORラインを介してモニタリングされ、所望の電流と比較される。該比較結果に基づくと共に、図１０又は１１の抽出アルゴリズムを使用して、閾電圧ＶＴ(i,j)が更新される。
【０１１１】
図８には、２つの選択ラインＳＥＬ１及びＳＥＬ２が示されている。しかしながら、スイッチトランジスタ１６４及び１６５を動作させるために、信号選択ライン（例えば、ＳＥＬ１）を共通の選択ラインとして使用することもできる。共通の選択ラインを使用する場合、図１２のＳＥＬ１は第２動作サイクルＸ５２においてハイに留まり、ＶＧＳは(ＶＢ＋ＶＴＭ)に留まる。従って、前記動的影響は検出されない。
【０１１２】
上述したステップ校正駆動技術は、図１４のピクセル回路１９０にも適用可能である。該ピクセル回路１９０は、ＯＬＥＤ１９１、記憶キャパシタ１９２、駆動トランジスタ１９３、並びにスイッチトランジスタ１９４及び１９５を含んでいる。該ピクセル回路１９０は、電流プログラム型の３ＴＦＴピクセル回路である。複数の斯かるピクセル回路１９０がＡＭＯＬＥＤ表示器を形成することができる。
【０１１３】
トランジスタ１９３、１９４及び１９５はｎ型ＴＦＴである。しかしながら、トランジスタ１９３、１９４及び１９５はｐ型ＴＦＴとすることもできる。該ピクセル回路１９０に適用されたステップ校正駆動技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ１９３、１９４及び１９５はアモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１１４】
駆動トランジスタ１９３のゲート端子は、スイッチトランジスタ１９４を介して信号ラインＶＤＡＴＡに接続されると共に、記憶キャパシタ１９２にも接続されている。駆動トランジスタ１９３のソース端子は、ＯＬＥＤ１９１のアノード電極に接続されると共に、スイッチトランジスタ１９５を介してモニタラインMONITORに接続されている。駆動トランジスタ１９３のドレイン端子は、電圧供給ラインＶＤＤに接続されている。トランジスタ１９４及び１９５のゲート端子は選択ラインＳＥＬ１及びＳＥＬ２に各々接続されている。
【０１１５】
トランジスタ１９３及び１９４並びに記憶キャパシタ１９２は、ノードＡ４で接続されている。トランジスタ１９５、ＯＬＥＤ１９１及び記憶キャパシタ１９２は、ノードＢ４において接続されている。
【０１１６】
該ピクセル回路１９０の構成は、ＯＬＥＤ１９１が駆動トランジスタ１９３のソース端子にあることを除き、図８のものと類似している。該ピクセル回路１９０の動作は、図１２又は１３のものと同様である。
【０１１７】
駆動ＴＦＴ１９３のソース端子は抽出サイクル（Ｘ５１及びＸ５２又はＸ６２）の間においてＶREFに強制されるので、抽出されるデータは接地点跳ね返り（ground bouncing）とは無関係となる。また、プログラミングサイクル（Ｘ５３又はＸ６１）の間において、駆動ＴＦＴのソース端子はＶREFに強制されるので、該駆動ＴＦＴのゲート／ソース電圧は接地点跳ね返りとは無関係となる。これらの状況の結果、当該ピクセル電流は接地点跳ね返りとは無関係となる。
【０１１８】
図１５は、ステップ校正駆動技術に対するシミュレーションの結果を示している。図１５において、“ケースＩ”は、第２動作サイクル（図１２のＸ５２）においてＳＥＬ１がゼロになる場合の図８の動作を表している。“ケースII”は、第２動作サイクルにおいてＳＥＬ１がハイに留まる場合の図８の動作を表している。
【０１１９】
図１５において、ΔＶＴＲは駆動トランジスタ（例えば、図８の１６３）の閾電圧の最小の検出可能なずれであり、ΔＶT2Rはスイッチトランジスタ（例えば、図８の１６４）の閾電圧の最小の検出可能なずれであり、ＩＰＬは駆動サイクルの間における当該ピクセルのピクセル電流である。
【０１２０】
所与のプログラミング電圧に対してケースIIのピクセル電流は、閾電圧のずれの動的影響により、ケースＩのものより小さい。また、ケースIIのピクセル電流は駆動トランジスタの閾電圧が増加するにつれて増加し（ａ）、スイッチトランジスタの閾電圧が減少するにつれて減少する（ｂ）。しかしながら、ケースＩのピクセル電流は安定している。ピクセル電流に誘起される最大のエラーは、駆動及びスイッチＴＦＴの閾電圧の如何なるずれに対しても０.５％未満である。ピクセル電流に対するＶＴのずれの影響が支配的であるので、ΔＶT2RがΔＶＴＲより大きいのは明である。これらの２つのパラメータは、ドライバ（例えば、図９の１７４）の分解能（ＶＳ）及びＳＡブロック（例えば、図９の１９３）のＳＮＲにより制御される。ΔＶＴＲより小さなずれは検出することができず、且つ、閾ずれの時定数は大きいので、抽出サイクル（例えば、図１２のＸ５１、Ｘ５２）は、数フレームからなる長い期間の後に実行することができ、結果として電力消費が低くなる。また、主要な動作サイクルは、他のプログラミングサイクル（例えば、図１２のＸ５３）及び駆動サイクル（例えば、図１２のＸ５４）になる。結果として、プログラミング時間は大幅に減少し、高速プログラミングが前提となるような高解像度、大面積のＡＭＯＬＥＤ表示器を提供するようになる。
【０１２１】
図１６は、表示アレイ２００でのステップ校正駆動のためのシステムアーキテクチャの一例を示す。表示アレイ２００は複数のピクセル回路（例えば、図８の１６０又は図１４の１９０）を含む。
【０１２２】
表示アレイ２００には、ピクセル回路を選択するためのゲートドライバ２０２、ドライバ／ＳＡブロック２０４、並びにデータ処理及び校正ユニットブロック２０６が設けられている。ドライバ／ＳＡブロック２０４は、図９のドライバ１７４及びＳＡブロック１７３を含んでいる。データ処理及び校正ユニット２０６は、図９のＤＰＵ１７２を含んでいる。図１６における“校正”は、校正メモリ２０８からの校正データを含むと共に、校正データ処理を設定するための幾つかのユーザ定義定数を含むことができる。“コントラスト”及び“輝度”入力は、ユーザにより当該パネルのコントラスト及び輝度を調整するために使用される。また、“ガンマ補正”データは、ＯＬＥＤ特性及び人の目に基づいて定義される。該ガンマ補正入力は、人の目に対してピクセル輝度（luminance）を調整するために使用される。
【０１２３】
校正メモリ２０８は、各ピクセルの抽出された閾電圧ＶＴ(i,j)及び状態ｓ(i,j)を記憶する。メモリ２１０は、ガンマ補正、解像度及びコントラスト等を含む表示器の通常の動作のための他の必要なデータを記憶する。ＤＰＵブロックは、表示器におけるコントローラ及びスケジューラに割り当てられた通常のタスクを実行する。そのうえ、図１０又は１１のアルゴリズムが、校正を実行するために該ブロックに追加されている。
【０１２４】
図１７は、図１６のシステムアーキテクチャに適用される波形の一例を示している。図１７において、ＲＯＷ[1]、ＲＯＷ[2]及びＲＯＷ[3]の各々は表示アレイ２００の行を表し、“Ｅ”は抽出動作を表し、“Ｐ”はプログラミング動作を表し、“Ｄ”は駆動動作を表している。抽出サイクル（Ｅ）は全てのフレームサイクルに対して実行する必要はないことに注意されたい。従って、長い期間（抽出間隔）の後、ピクセルに対して抽出が繰り返される。
【０１２５】
図１７に示されるように、単一の抽出処理のみが、フレームサイクルの間に発生する。また、同一の行のピクセル回路に対するＶＴ抽出は同時に実行される。
【０１２６】
従って、フレームをリフレッシュするのに要する最大時間は、
τＦ＝ｎ・τＰ＋τＥ
であり、ここで、τＦはフレーム時間を表し、τＰは記憶キャパシタ（例えば、図８の１６２）にピクセルデータを書き込むために要する時間を表し、τＥは抽出時間を表し、ｎは当該表示アレイ（例えば、図１６の２００）における行の数を表す。
【０１２７】
τＥ＝ｍ・τＰと仮定すると、フレーム時間τＦは、
τＦ＝(ｎ＋ｍ)・τＰ
と書くことができ、ここで、ｍはプログラミングサイクルタイミング（τＰ）のスケールにおける抽出サイクルに要するタイミングを表す。
【０１２８】
例えば、６０Ｈｚなるフレームレートのクォータ・ビデオ・グラフィックス・アレイ（ＱＶＣＡ）表示器（２４０ｘ３２０）に対しては、ｍ＝１０なら、各行のプログラミング時間は６６μｓとなり、抽出時間は０.６６ｍｓとなる。
【０１２９】
上述したステップ校正駆動技術は、図８及び１４のもの以外の如何なる電流プログラム型ピクセル回路にも適用可能であることに注意されたい。
【０１３０】
上記ステップ校正駆動技術を用いて、閾ずれ等の、ピクセルの時間依存性パラメータ（又は複数のパラメータ）が抽出される。次いで、プログラミング電圧が該抽出された情報を用いて校正され、結果として、時間にわたり安定したピクセル電流が得られる。更に、長い表示動作の下でのピクセルの経時変化とは無関係な安定した電流をピクセル回路に供給することができ、これは、表示器動作寿命を効果的に改善する。
【０１３１】
本発明の他の実施例によるプログラミングし、ピクセルの時間依存性パラメータを抽出し、該ピクセルを駆動する技術を詳細に説明する。該技術はＯＬＥＤ電圧又はＯＬＥＤ電流をモニタリングすることによりピクセルの経時変化に関する情報（例えば、ＯＬＥＤ輝度）を抽出し、輝度（luminance）を発生する処理を含む。プログラミング電圧は該抽出された情報を使用して校正され、結果として時間にわたり安定した輝度が得られる。
【０１３２】
ＯＬＥＤ電圧／電流はＯＬＥＤ（例えば、図８の１６１、図１４の１９１）における輝度劣化と相関されることが知られているので、一定の輝度を提供するために、プログラミング電圧をＯＬＥＤ電圧／電流により修正することができる。
【０１３３】
例えば、駆動サイクルの間において、ＳＥＬ２がハイの際にＯＬＥＤ（図８の１６１又は図１４の１９１）の電圧／電流が抽出される。ＯＬＥＤ電圧又は電流は該ＯＬＥＤの輝度劣化に相関されると言われているので、一定の輝度を提供するために、プログラミング電圧を該ＯＬＥＤ電圧により修正することができる。
【０１３４】
図１８は、電圧／電流抽出のための波形の一例を示している。図１８の波形は、ＯＬＥＤ電圧／電流を抽出するために図８のピクセル回路１６０及び図１４のピクセル回路１９０に適用することができる。図１８の動作は、動作サイクルＸ７１、Ｘ７２及びＸ７３を含んでいる。動作サイクルＸ７１及びＸ７２は、ＯＬＥＤ抽出サイクルである。動作サイクルＸ７３は、図１２及び１３に示した動作サイクルのうちの１つである。
【０１３５】
第１動作サイクルＸ７１の間において、ＳＥＬ１及びＳＥＬ２はハイであり、ＶＤＡＴＡはゼロである。駆動トランジスタ（図８の１６３）のゲート／ソース電圧はゼロになる。電流又は電圧が、MONITORラインを介してＯＬＥＤ（図８の１６１）に供給される。
【０１３６】
第２動作サイクルＸ７２の間において、ＳＥＬ２はハイであり、ＳＥＬ１はローとなる。ＯＬＥＤ電圧又は電流が、図１０又は１１に提示されたアルゴリズムを用いMONITORライを介して抽出される。この波形は如何なる他の駆動波形と組み合わせることもできる。
【０１３７】
上記説明において、図１０及び１１のアルゴリズムは、経時変化のデータ（即ち、ＶＴずれ）を比較結果（電流と電流との又は電圧と電圧との）に基づいて予測するために使用することができる。しかしながら、図１０及び１１のアルゴリズムは、ＶＴをＶOLEDにより及びＯＬＥＤ電流／電圧の比較結果を基準電流／電圧により置換することによって、ＯＬＥＤ電圧ＶOLEDのずれを予測するために適用することもできる。上記説明においては、図９に示されたシステムアーキテクチャが閾ずれを補償するために使用される。しかしながら、ＯＬＥＤデータは、図９のアーキテクチャ、即ちＤＰＵ１７２、ブロック１７３、ドライバ１７４が使用される場合にも抽出されると理解される。このデータは、ＯＬＥＤのずれを補償するために使用することができる。
【０１３８】
動作サイクルＸ７３は、プログラミングサイクルを含む如何なる動作サイクルとすることもできる。これは、ＯＬＥＤ抽出の後の当該パネルの状態に依存する。それが動作中であるならば、Ｘ７３は図１２及び１３における波形のプログラミングサイクルとなる。ＯＬＥＤ電圧は、図１２／１３の駆動サイクルＸ５５／Ｘ６３の間に抽出することができる。駆動サイクルＸ５５／Ｘ６３の間の間において、図８又は１４のＳＥＬ２はハイ電圧となるので、特定のピクセル電流に関してＯＬＥＤの電圧をMONITORを介して読み取ることができる。
【０１３９】
図１９は、電圧／電流抽出のための波形の他の例を示している。図２０は、図１９の電圧／電流抽出法が適用されるピクセル回路２２０を示している。
【０１４０】
図２０を参照すると、該ピクセル回路２２０は、ＯＬＥＤ２２１、記憶キャパシタ２２２、駆動トランジスタ２２３、並びにスイッチトランジスタ２２４及び２２５を含んでいる。複数の斯かるピクセル回路２２０が、ＡＭＯＬＥＤ表示器を形成することができる。
【０１４１】
トランジスタ２２３、２２４及び２２５はｎ型ＴＦＴである。しかしながら、トランジスタ２２３、２２４及び２２５はｐ型ＴＦＴとすることもできる。該ピクセル回路２２０に適用される電圧／電流抽出技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ２２３、２２４及び２２５は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１４２】
駆動トランジスタ２２３のゲート端子は、スイッチトランジスタ２２４のソース端子に接続されると共に、記憶キャパシタ２２２にも接続されている。駆動トランジスタ２２３の一方の端子は共通接地点に接続されている。駆動トランジスタ２２３の他方の端子は、スイッチトランジスタ２３５を介してモニタ及びデータラインMONITOR/DATAに接続されると共に、ＯＬＥＤ２２１のカソード電極にも接続されている。
【０１４３】
スイッチトランジスタ２２４のゲート端子は選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ２２４の一方の端子は、駆動トランジスタ２２３のゲート端子に接続されると共に、記憶キャパシタ２２２に接続されている。該スイッチトランジスタ２２４の他方の端子は、ＯＬＥＤ２２１のカソード電極に接続されている。
【０１４４】
スイッチトランジスタ２２５のゲート端子は、選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ２２５の一方の端子は、MONITOR/DATAに接続されている。該スイッチトランジスタ２２５の他方の端子は、駆動トランジスタ２２３及びＯＬＥＤ２２１のカソード電極に接続されている。該ＯＬＥＤ２２１のアノード電極は、電圧供給電極、即ちラインＶＤＤに接続されている。
【０１４５】
トランジスタ２２３及び２２４並びに記憶キャパシタ２２２は、ノードＡ５で接続されている。トランジスタ２２３及び２２５並びにＯＬＥＤ２２１は、ノードＢ５において接続されている。
【０１４６】
該ピクセル回路２２０は、図８のピクセル回路１６０に類似している。しかしながら、ピクセル回路２２０においては、MONITOR/DATAラインがモニタリング及びプログラミングの目的のために使用される。
【０１４７】
図１９〜２０を参照すると、ピクセル回路２２０の動作は動作サイクルＸ８１、Ｘ８２及びＸ８３を含んでいる。
【０１４８】
第１動作サイクルＸ８１の間において、ＳＥＬ１及びＳＥＬ２はハイとなり、MONITOR/DATAはゼロとなる。駆動トランジスタ（図２０の２２３）のゲート／ソース電圧はゼロとなる。
【０１４９】
第２動作サイクルＸ８２の間において、電流又は電圧がMONITOR/DATAラインを介してＯＬＥＤに供給され、該ＯＬＥＤの電圧又は電流が抽出される。前述したように、ＯＬＥＤ電圧のずれは、該モニタリングされた電圧又は電流に基づき、図１０又は１１に提示されたアルゴリズムを用いて抽出される。この波形は、如何なる駆動波形とも組み合わせることができる。
【０１５０】
動作サイクルＸ８３は、プログラミングサイクルを含み如何なる動作サイクルとすることもできる。これは、ＯＬＥＤ抽出後の当該パネルの状態に依存する。
【０１５１】
ＯＬＥＤ電圧／電流は、図２０のピクセル回路２２０の駆動サイクルの間において、何れかの駆動技術を用いて一定の電流のためにプログラムされた後に抽出することができる。駆動サイクルの間において、ＳＥＬ２はハイ電圧となるので、ＯＬＥＤの電圧は特定のピクセル電流に対してMONITOR/DATAラインを介して読み取ることができる。
【０１５２】
図２１は、電圧／電流抽出技術のための波形の他の例を示している。図２２は、図２１の電圧／電流抽出技術が適用されるピクセル回路２３０を示している。図２１の波形は、ＯＬＥＤ電圧／電流を抽出するために図８のピクセル回路１６０にも適用することができる。
【０１５３】
図２２を参照すると、該ピクセル回路２３０は、ＯＬＥＤ２３１、記憶キャパシタ２３２、駆動トランジスタ２３３、並びにスイッチトランジスタ２３４及び２３５を含んでいる。複数の斯かるピクセル回路２３０が、ＡＭＯＬＥＤ表示器を形成することができる。
【０１５４】
トランジスタ２３３、２３４及び２３５はｎ型ＴＦＴである。しかしながら、トランジスタ２３３、２３４及び２３５はｐ型ＴＦＴとすることもできる。該ピクセル回路２３０に適用される電圧／電流抽出技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ２３３、２３４及び２３５は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１５５】
駆動トランジスタ２３３のゲート端子は、スイッチトランジスタ２３４のソース端子に接続されると共に、記憶キャパシタ２３２にも接続されている。該駆動トランジスタ２３３の一方の端子は電圧供給ラインＶＤＤに接続されている。該駆動トランジスタ２３３の他方の端子は、スイッチトランジスタ２３５を介してモニタ及びデータラインMONITOR/DATAに接続されると共に、ＯＬＥＤ２３１のアノード電極にも接続されている。
【０１５６】
スイッチトランジスタ２３４のゲート端子は選択ラインＳＥＬ１に接続されている。該スイッチトランジスタ２３４の一方の端子は、駆動トランジスタ２３３のゲート端子に接続されると共に、記憶キャパシタ２３２に接続されている。該スイッチトランジスタ２３４の他方の端子は、ＶＤＤに接続されている。
【０１５７】
スイッチトランジスタ２２５のゲート端子は、選択ラインＳＥＬ２に接続されている。該スイッチトランジスタ２３５の一方の端子は、MONITOR/DATAに接続されている。該スイッチトランジスタ２３５の他方の端子は、駆動トランジスタ２３３及びＯＬＥＤ２３１のアノード電極に接続されている。該ＯＬＥＤ２３１のアノード電極は、ＶＤＤに接続されている。
【０１５８】
トランジスタ２３３及び２３４並びに記憶キャパシタ２３２は、ノードＡ６で接続されている。トランジスタ２３３及び２３５並びにＯＬＥＤ２３１は、ノードＢ５において接続されている。
【０１５９】
該ピクセル回路２３０は、図１４のピクセル回路１９０に類似している。しかしながら、ピクセル回路２３０においては、MONITOR/DATAラインがモニタリング及びプログラミングの目的のために使用される。
【０１６０】
図２１〜２２を参照すると、図２２の動作は動作サイクルＸ９１、Ｘ９２及びＸ９３を含んでいる。
【０１６１】
第１動作サイクルＸ９１の間において、ＳＥＬ１及びＳＥＬ２はハイとなり、ＶＤＤはゼロとなる。駆動トランジスタ（図２１の２３３）のゲート／ソース電圧はゼロとなる。
【０１６２】
第２動作サイクルＸ９２の間において、電流（電圧）がMONITOR/DATAラインを介してＯＬＥＤ（図２１の２３１）に供給され、該ＯＬＥＤの電圧（電流）が抽出される。前述したように、ＯＬＥＤ電圧のずれは、該モニタリングされた電圧又は電流に基づき、図１０又は１１に提示されたアルゴリズムを用いて抽出される。この波形は、如何なる駆動波形とも組み合わせることができる。
【０１６３】
動作サイクルＸ９３は、プログラミングサイクルを含み如何なる動作サイクルとすることもできる。これは、ＯＬＥＤ抽出後の当該パネルの状態に依存する。
【０１６４】
ＯＬＥＤ電圧は、図２１のピクセル回路２３０の駆動サイクルの間において、何れかの駆動技術を用いて一定の電流のためにプログラムされた後に抽出することができる。駆動サイクルの間において、ＳＥＬ２はハイ電圧となるので、ＯＬＥＤの電圧は特定のピクセル電流に対してMONITOR/DATAラインを介して読み取ることができる。
【０１６５】
知られているように、ＯＬＥＤ特性は負のバイアスストレス下で改善する。結果として、上記ＯＬＥＤ電圧／電流から抽出される当該ピクセルのストレス履歴に関係する負のバイアスを、当該表示器が動作していない時間の間において当該ＯＬＥＤに印加することができる。この方法は、本明細書で提示される如何なるピクセル回路に対しても使用することができる。
【０１６６】
前記ＯＬＥＤ電圧／電流抽出技術を用いれば、ピクセル回路は、長期間の表示器動作の下でピクセルの経時変化に無関係な安定した輝度を提供することができ、表示器の動作寿命を効果的に改善することができる。
【０１６７】
本発明の実施例による発光デバイスを持つ表示アレイにおける不所望な発光（emission）を低減する技術を詳細に説明する。この技術は、プログラムサイクルの間においてプログラミング経路からＯＬＥＤを除去する処理を含む。この技術は、ピクセルの正確な経時変化についての情報、例えば駆動トランジスタの実際の閾電圧ずれ／不整合、を抽出するためにハイブリッド駆動技術に採用することができる。発光デバイスは、不所望な発光及びピクセル経時変化に対する発光デバイスの影響を防止するようにプログラミング／校正サイクルの間においてオフされる。この技術は、ポリシリコン、アモルファスシリコン、結晶シリコン及び有機材料を含む如何なる技術で作製される如何なるカレントミラー型ピクセル回路にも適用することができる。
【０１６８】
図２３は、プログラミングサイクルの間においてプログラミング経路からＯＬＥＤを除去する技術が適用されるミラー型ピクセル回路２５０を示している。該ピクセル回路２５０は、ＯＬＥＤ２５１、記憶キャパシタ２５２、プログラミングトランジスタ２５３、駆動トランジスタ２５４並びにスイッチトランジスタ２５５及び２５６を含んでいる。トランジスタ２５３及び２５４のゲート端子は、スイッチトランジスタ２５５及び２５６を介してＩＤＡＴＡに接続されている。
【０１６９】
トランジスタ２５３、２５４、２５５及び２５６は、ｎ型ＴＦＴである。しかしながら、トランジスタ２５３、２５４、２５５及び２５６は、ｐ型ＴＦＴとすることもできる。該ピクセル回路２５０に適用されるＯＬＥＤ除去技術は、ｐ型トランジスタを有するピクセル回路にも適用することができる。トランジスタ２５３、２５４、２５５及び２５６は、アモルファスシリコン、ナノ／マイクロ結晶シリコン、ポリシリコン、有機半導体技術（例えば、有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術又はＣＭＯＳ技術（例えば、MOSFET）を用いて作製することができる。
【０１７０】
トランジスタ２５３、２５４及び２５６並びに記憶キャパシタ２５２は、ノードＡ１０で接続されている。トランジスタ２５３及び２５４、ＯＬＥＤ２５１並びに記憶キャパシタ２５２は、ノードＢ１０で接続されている。
【０１７１】
従来の電流プログラミング法においては、ＳＥＬがハイとなり、プログラミング電流（ＩＰ）がＩＤＡＴＡに供給される。ミラートランジスタ２５３の幅がミラートランジスタ２５４の幅より“ｍ”倍大きい場合を考えると、プログラミングサイクルの間にＯＬＥＤ２５１を介して流れる電流は（Ｍ＋１）ＩＰとなる。大幅な速度の改善を得るために“ｍ”が大きい場合、不所望な発光がかなりのものとなる。
【０１７２】
対照的に、当該ＯＬＥＤ除去技術によれば、ＶＤＤは、より低い電圧にされる。このことは、図２４に示すようにＯＬＥＤ２５１がプログラミング経路から除去されるのを保証する。
【０１７３】
プログラミングサイクルの間において、ＳＥＬはハイであり、ＶＤＤはＯＬＥＤ２５１が逆バイアスされるような基準電圧（Ｖref）となる。従って、ＯＬＥＤ２５１は、該プログラミングサイクルの間において電流経路から除去される。
【０１７４】
プログラミングサイクルの間において、ピクセル回路２５０は、不所望な発光をすることなく、ＩＤＡＴＡを介してスケーリングされた電流によりプログラムすることができる。
【０１７５】
プログラミングサイクルの間において、ピクセル回路２５０は、電流により且つ前述した技術のうちの１つを用いてプログラムすることができる。駆動トランジスタ２５４の閾電圧と同一であるミラートランジスタ２５３の閾電圧を抽出するために、ＩＤＡＴＡラインの電圧が読み取られる。
【０１７６】
また、プログラミングサイクルの間において、ピクセル回路２５０は、ＩＤＡＴＡラインを介しての電圧により、前述した技術のうちの１つを用いてプログラムすることができる。駆動トランジスタ２５４の閾電圧と同一であるミラートランジスタ２５３の閾電圧を抽出するために、ＩＤＡＴＡラインの電流が読み取られる。
【０１７７】
基準電圧Ｖrefは、ノードＢ１０における電圧がＯＬＥＤ２５１のオン電圧より小さくなるように選定される。結果として、ＯＬＥＤ２５１はオフし、不所望な発光はゼロとなる。ＩＤＡＴＡラインの電圧は、
ＶＰ＋ＶＴ＋ΔＶＴ （３）
を含み、ここで、ＶＰは駆動トランジスタ２５４のドレイン／ソース電圧及びトランジスタ２５３のゲート／ソース電圧を含み、ＶＴはトランジスタ２５３（２５４）の閾電圧であり、ΔＶＴはＶＴのずれ／不整合である。
【０１７８】
プログラミングサイクルの終わりにおいて、ＶＤＤは自身の元の値になるので、ノードＢ１０における電圧はＯＬＥＤ電圧ＶOLEDとなる。駆動サイクルにおいて、ＳＥＬはローとなる。トランジスタ２５４／２５３のゲート電圧は定まり、記憶キャパシタ２５２に記憶される。何故なら、スイッチトランジスタ２５５及び２５６はオフとなるからである。従って、駆動サイクルの間におけるピクセル電流は、閾電圧ＶＴとは無関係となる。
【０１７９】
当該ＯＬＥＤ除去技術は、ＶＴずれ又はＶＴ不整合を抽出するためにハイブリッド駆動技術に採用することができる。（３）から、当該ピクセルが電流によりプログラムされるなら、ＩＤＡＴＡラインの電圧における唯一の変化するパラメータはＶＴずれ／不整合（ΔＶＴ）である。従って、ΔＶＴを抽出することができ、プログラミングデータをΔＶＴにより校正することができる。
【０１８０】
図２５は、上記ＯＬＥＤ除去技術を実施化するためのシステムアーキテクチャの一例を示している。表示アレイ２６０は、複数のピクセル回路（例えば、図２３のピクセル回路２５０）を含む。表示コントローラ及びスケジューラ２６２は、表示アレイ２６０の動作を制御及びスケジューリングする。ドライバ２６４は、当該ピクセル回路に動作電圧を供給する。該ドライバは、当該ピクセル回路に動作電圧を、上記表示コントローラ及びスケジューラ２６２からの命令／コマンドに基づいて、上述したようにＯＬＥＤがプログラミング経路から除去されるように供給する。
【０１８１】
コントローラ及びスケジューラ２６２は、図３の表示コントローラ及びスケジューラ６４の機能を含むことができるか、又は図１６のデータ処理及び校正ユニット２０６の機能を含むことができる。図２５のシステムは、これらの機能、前述した校正スケジューリング、前述した電圧／電流抽出、又はこれらの組み合わせの何れかを有することができる。
【０１８２】
異なるＶＴに対する、ＩＤＡＴＡライン上の電圧に関するシミュレーション結果が図２６に示されている。図２３〜２６を参照すると、ＩＤＡＴＡラインの電圧は、トランジスタ２５３及び２５４の閾電圧のずれを含んでいる。プログラミング電流は１μＡである。
【０１８３】
不所望な発光が大幅に低減される結果、解像度が高くなる。また、回路の経時変化及び発光デバイスの経時変化の個々の抽出が可能となり、一層正確な校正が達成される。
【０１８４】
図４〜８、１４、２０、２１、２３及び２４に示されたトランジスタの各々は、相補的回路の概念を用いてｐ型トランジスタと置換することができることに注意されたい。
【０１８５】
また、全ての引用例は参照により本明細書に組み込まれるものとする。
【０１８６】
以上、本発明を１以上の実施例に関して説明した。しかしながら、当業者にとり、請求項に記載された本発明の範囲から逸脱することなしに多数の変形及び変更をなすことができることは明らかであろう。
【符号の説明】
【０１８７】
１０ 表示アレイ
１２、６０、７０ ピクセル回路
２０ ゲートドライバ
２４ 電源
２８ 電圧データドライバ
３２ 校正スケジューラ及びメモリ
３４ ΔＶ補償メモリ
４０ 電圧センサ
４６ 比較器
５０ 加算器
６４ 表示コントローラ及びスケジューラ
６２、７８、８８、９９、１１９ 電圧源
６３、７９、８９、１００、１２０ 電流制御型電圧源
７７、８７、９８、１１８ 電流伝達器
７１、８１、９１、１１１、１６１ 発光デバイス
７２、８２、９２、１１２、１６２ 記憶キャパシタ
７３、８３、１６３ 駆動トランジスタ
７４、７５、８４、８５、９５、９６、１１４、１１５、１６４、１６５ スイッチトランジスタ
９３、９４、１１３、１１６ ミラートランジスタ
１７２ データ処理ユニット
１７３ 電流感知増幅器又は電流比較器
１７４ ドライバ
【特許請求の範囲】
【請求項１】
駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを有するピクセル回路を含む表示アレイのためのシステムであって、
前記ピクセル回路に関連する電流又は電圧をモニタリングするモニタと、
前記表示アレイの動作を制御するデータ処理ユニットであって、前記モニタリングされた電流又は電圧に基づいて前記ピクセル回路の経時変化を示す情報を抽出するデータ処理ユニットと、
前記データ処理ユニットにより制御されて、前記ピクセル回路に前記抽出された経時変化情報に基づいてプログラミング及び校正データを供給するドライバと、
を有するシステム。
【請求項２】
請求項１に記載のシステムであって、前記モニタが、
前記ピクセル回路の時間依存性パラメータを抽出するために該ピクセル回路に結合されたデータライン上の電流を該電流に関連する電圧に変換する電流制御型電圧源と、
前記ピクセル回路に結合されたデータラインの前記電流を抽出する電流伝達器であって、該電流伝達器はＸ、Ｙ及びＺ端子を有し、前記ドライバがプログラミング電圧を前記Ｙ端子に供給し、前記Ｘ端子は前記データラインに接続されると共に帰還により前記Ｙ端子のものと同一の電圧を有するように強制され、前記Ｘ端子の電流は前記Ｚ端子に複写され、該Ｚ端子が電流制御型電圧源に接続される電流伝達器と、
を有するシステム。
【請求項３】
請求項２に記載のシステムであって、前記ピクセル回路がカレントミラー型ピクセル回路であり、該カレントミラー型ピクセル回路が、
各々がゲート端子、第１端子及び第２端子を有する第１及び第２ミラートランジスタと、
各々がゲート端子、第１端子及び第２端子を有する第１及び第２スイッチトランジスタと、
記憶キャパシタと、
発光デバイスと、
を含み、
前記第１ミラートランジスタの第１端子は、前記第１スイッチトランジスタを介して前記データラインに接続されると共に、前記第２スイッチトランジスタを介して前記記憶キャパシタに接続され、前記第１ミラートランジスタの第２端子は、前記記憶キャパシタ及び前記発光デバイスに接続され、前記第１及び第２ミラートランジスタのゲート端子は、前記記憶キャパシタに接続されると共に、前記第１及び第２スイッチトランジスタを介して前記データラインに接続され、前記第２ミラートランジスタの第１端子は電圧供給ラインに接続され、該第２ミラートランジスタの第２端子が、前記記憶キャパシタ及び前記発光デバイスに接続されるシステム。
【請求項４】
請求項１に記載のシステムであって、前記データ処理ユニットが前記モニタリングされた電流又は電圧と期待された値との間の比較に基づいて前記ピクセル回路の状態を決定し、前記データ処理ユニットが前記ピクセル回路の前記決定された状態に基づいて又は前記ピクセル回路の前記決定された状態及び前記ドライバの分解能に基づいて前記駆動トランジスタの閾電圧を推定するシステム。
【請求項５】
請求項４に記載のシステムであって、前記ピクセル回路に供給されるプログラミング電圧が、プログラミングデータ及び前記推定された閾電圧に基づいて決定されるシステム。
【請求項６】
請求項１、４又は５に記載のシステムであって、前記少なくとも１つのスイッチトランジスタが第１及び第２スイッチトランジスタを含み、
前記駆動トランジスタ、前記第１スイッチトランジスタ及び前記第２スイッチトランジスタの各々が、ゲート端子、第１端子及び第２端子を含み、
前記駆動トランジスタのゲート端子が、前記第１スイッチトランジスタを介して信号ラインに接続されると共に、前記記憶キャパシタに接続され、該駆動トランジスタの第１端子が前記発光デバイスに接続されると共に、前記第２スイッチトランジスタを介してモニタラインに接続され、前記モニタが前記モニタラインに結合されると共に、該モニタラインを介して前記電流又は電圧を感知し、
前記第１スイッチトランジスタのゲート端子が第１選択ラインに接続され、前記第２スイッチトランジスタのゲート端子が前記第１選択ライン又は第２選択ラインに接続される、
システム。
【請求項７】
請求項１ないし６の何れか一項に記載のシステムであって、前記データ処理ユニットは前記発光デバイスの動作電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測し、当該システムが、
前記発光デバイスに、該発光デバイスの動作電圧の前記予測されたずれに関連するバイアスを供給する回路、
を更に有するシステム。
【請求項８】
駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを有するピクセル回路を含む表示アレイを駆動する方法であって、
前記ピクセル回路に電流又は電圧を供給するステップと、
前記ピクセル回路に関連する電流又は電圧をモニタリングするステップと、
前記ピクセル回路の経時変化を示す情報を前記モニタリングされた電流又は電圧に基づいて抽出すると共に、該ピクセル回路の状態を決定するステップと、
プログラミングデータ及び前記抽出された経時変化情報に従って光を放出するように前記ピクセル回路をプログラミングするステップと、
を有する方法。
【請求項９】
請求項８に記載の方法であって、前記抽出された経時変化情報に基づいて前記ピクセル回路の状態を決定するステップを更に有し、前記プログラミングするステップが前記決定された状態に基づいて実行される方法。
【請求項１０】
請求項９に記載の方法であって、前記抽出するステップが、前記駆動トランジスタの閾電圧を前記ピクセル回路の前記決定された状態に基づいて、又は前記ピクセル回路の前記決定された状態及び前記ピクセル回路をプログラミングするドライバの分解能に基づいて推定するステップを含む方法。
【請求項１１】
請求項８ないし１０の何れか一項に記載の方法であって、
前記発光デバイスの動作電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測するステップと、
前記発光デバイスに、該発光デバイスの電圧の前記ずれに関連するバイアスを供給するステップと、
を更に有する方法。
【請求項１２】
表示アレイにおけるピクセルからの不所望な発光を低減するシステムであって、
発光デバイス及び駆動トランジスタを有し、前記駆動トランジスタのゲート端子上の駆動電圧に従って前記発光デバイスを経る電流を駆動するピクセル回路と、
前記ピクセル回路に接続されたデータラインに電流又は電圧を供給することにより、前記ピクセル回路をプログラミングするドライバと、
前記ピクセル回路に接続された電圧供給ラインであって、プログラミング動作サイクルの間に該電圧供給ラインを基準電圧に調整することにより前記発光デバイスを逆にバイアスし、これにより前記発光デバイスを前記供給される電流又は電圧のプログラミング経路から除去する電圧供給ラインと、
（ｉ）前記電圧供給ラインの電圧及び（ii）前記ドライバにより供給される前記電流又は電圧を制御するデータ処理ユニットであって、前記ピクセル回路のプログラミングに続いて前記電圧供給ラインを元の電圧に調整するデータ処理ユニットと、
を有するシステム。
【請求項１３】
請求項１２に記載のシステムであって、前記ピクセル回路はカレントミラーピクセル回路であり、該ピクセル回路が、
前記駆動トランジスタのゲート端子に接続されたゲート端子を持つミラートランジスタと、
前記データラインを介して供給され前記ミラートランジスタを介して流れるプログラミング電流に応答して、前記駆動電圧により充電される記憶キャパシタと、
前記データラインと前記ミラートランジスタとの間に接続され、プログラミング動作サイクルの間には前記ピクセル回路を前記データラインに接続し、発光動作サイクルの間には前記ピクセル回路を前記データラインから切断する第１スイッチトランジスタと、
前記第１スイッチトランジスタのゲート端子及び共通選択ラインに接続されたゲート端子を有し、プログラミング動作サイクルの間に前記ミラートランジスタ及び前記駆動トランジスタのゲート端子を前記データラインに接続する第２スイッチトランジスタと、
を有するシステム。
【請求項１４】
請求項１ないし１３の何れか一項に記載のシステム又は方法であって、前記発光デバイスが有機発光ダイオードであり、前記表示アレイがAMOLED表示アレイであるシステム又は方法。
【請求項１５】
請求項１ないし１４の何れか一項に記載のシステム又は方法であって、前記トランジスタの少なくとも１つがｎ型又はｐ型の薄膜トランジスタであるシステム又は方法。
【請求項１】
駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを有するピクセル回路を含む表示アレイのためのシステムであって、
前記ピクセル回路に関連する電流又は電圧をモニタリングするモニタと、
前記表示アレイの動作を制御するデータ処理ユニットであって、前記モニタリングされた電流又は電圧に基づいて前記ピクセル回路の経時変化を示す情報を抽出するデータ処理ユニットと、
前記データ処理ユニットにより制御されて、前記ピクセル回路に前記抽出された経時変化情報に基づいてプログラミング及び校正データを供給するドライバと、
を有するシステム。
【請求項２】
請求項１に記載のシステムであって、前記モニタが、
前記ピクセル回路の時間依存性パラメータを抽出するために該ピクセル回路に結合されたデータライン上の電流を該電流に関連する電圧に変換する電流制御型電圧源と、
前記ピクセル回路に結合されたデータラインの前記電流を抽出する電流伝達器であって、該電流伝達器はＸ、Ｙ及びＺ端子を有し、前記ドライバがプログラミング電圧を前記Ｙ端子に供給し、前記Ｘ端子は前記データラインに接続されると共に帰還により前記Ｙ端子のものと同一の電圧を有するように強制され、前記Ｘ端子の電流は前記Ｚ端子に複写され、該Ｚ端子が電流制御型電圧源に接続される電流伝達器と、
を有するシステム。
【請求項３】
請求項２に記載のシステムであって、前記ピクセル回路がカレントミラー型ピクセル回路であり、該カレントミラー型ピクセル回路が、
各々がゲート端子、第１端子及び第２端子を有する第１及び第２ミラートランジスタと、
各々がゲート端子、第１端子及び第２端子を有する第１及び第２スイッチトランジスタと、
記憶キャパシタと、
発光デバイスと、
を含み、
前記第１ミラートランジスタの第１端子は、前記第１スイッチトランジスタを介して前記データラインに接続されると共に、前記第２スイッチトランジスタを介して前記記憶キャパシタに接続され、前記第１ミラートランジスタの第２端子は、前記記憶キャパシタ及び前記発光デバイスに接続され、前記第１及び第２ミラートランジスタのゲート端子は、前記記憶キャパシタに接続されると共に、前記第１及び第２スイッチトランジスタを介して前記データラインに接続され、前記第２ミラートランジスタの第１端子は電圧供給ラインに接続され、該第２ミラートランジスタの第２端子が、前記記憶キャパシタ及び前記発光デバイスに接続されるシステム。
【請求項４】
請求項１に記載のシステムであって、前記データ処理ユニットが前記モニタリングされた電流又は電圧と期待された値との間の比較に基づいて前記ピクセル回路の状態を決定し、前記データ処理ユニットが前記ピクセル回路の前記決定された状態に基づいて又は前記ピクセル回路の前記決定された状態及び前記ドライバの分解能に基づいて前記駆動トランジスタの閾電圧を推定するシステム。
【請求項５】
請求項４に記載のシステムであって、前記ピクセル回路に供給されるプログラミング電圧が、プログラミングデータ及び前記推定された閾電圧に基づいて決定されるシステム。
【請求項６】
請求項１、４又は５に記載のシステムであって、前記少なくとも１つのスイッチトランジスタが第１及び第２スイッチトランジスタを含み、
前記駆動トランジスタ、前記第１スイッチトランジスタ及び前記第２スイッチトランジスタの各々が、ゲート端子、第１端子及び第２端子を含み、
前記駆動トランジスタのゲート端子が、前記第１スイッチトランジスタを介して信号ラインに接続されると共に、前記記憶キャパシタに接続され、該駆動トランジスタの第１端子が前記発光デバイスに接続されると共に、前記第２スイッチトランジスタを介してモニタラインに接続され、前記モニタが前記モニタラインに結合されると共に、該モニタラインを介して前記電流又は電圧を感知し、
前記第１スイッチトランジスタのゲート端子が第１選択ラインに接続され、前記第２スイッチトランジスタのゲート端子が前記第１選択ライン又は第２選択ラインに接続される、
システム。
【請求項７】
請求項１ないし６の何れか一項に記載のシステムであって、前記データ処理ユニットは前記発光デバイスの動作電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測し、当該システムが、
前記発光デバイスに、該発光デバイスの動作電圧の前記予測されたずれに関連するバイアスを供給する回路、
を更に有するシステム。
【請求項８】
駆動トランジスタ、少なくとも１つのスイッチトランジスタ、記憶キャパシタ及び発光デバイスを有するピクセル回路を含む表示アレイを駆動する方法であって、
前記ピクセル回路に電流又は電圧を供給するステップと、
前記ピクセル回路に関連する電流又は電圧をモニタリングするステップと、
前記ピクセル回路の経時変化を示す情報を前記モニタリングされた電流又は電圧に基づいて抽出すると共に、該ピクセル回路の状態を決定するステップと、
プログラミングデータ及び前記抽出された経時変化情報に従って光を放出するように前記ピクセル回路をプログラミングするステップと、
を有する方法。
【請求項９】
請求項８に記載の方法であって、前記抽出された経時変化情報に基づいて前記ピクセル回路の状態を決定するステップを更に有し、前記プログラミングするステップが前記決定された状態に基づいて実行される方法。
【請求項１０】
請求項９に記載の方法であって、前記抽出するステップが、前記駆動トランジスタの閾電圧を前記ピクセル回路の前記決定された状態に基づいて、又は前記ピクセル回路の前記決定された状態及び前記ピクセル回路をプログラミングするドライバの分解能に基づいて推定するステップを含む方法。
【請求項１１】
請求項８ないし１０の何れか一項に記載の方法であって、
前記発光デバイスの動作電圧のずれを前記モニタリングされた電流又は電圧に基づいて予測するステップと、
前記発光デバイスに、該発光デバイスの電圧の前記ずれに関連するバイアスを供給するステップと、
を更に有する方法。
【請求項１２】
表示アレイにおけるピクセルからの不所望な発光を低減するシステムであって、
発光デバイス及び駆動トランジスタを有し、前記駆動トランジスタのゲート端子上の駆動電圧に従って前記発光デバイスを経る電流を駆動するピクセル回路と、
前記ピクセル回路に接続されたデータラインに電流又は電圧を供給することにより、前記ピクセル回路をプログラミングするドライバと、
前記ピクセル回路に接続された電圧供給ラインであって、プログラミング動作サイクルの間に該電圧供給ラインを基準電圧に調整することにより前記発光デバイスを逆にバイアスし、これにより前記発光デバイスを前記供給される電流又は電圧のプログラミング経路から除去する電圧供給ラインと、
（ｉ）前記電圧供給ラインの電圧及び（ii）前記ドライバにより供給される前記電流又は電圧を制御するデータ処理ユニットであって、前記ピクセル回路のプログラミングに続いて前記電圧供給ラインを元の電圧に調整するデータ処理ユニットと、
を有するシステム。
【請求項１３】
請求項１２に記載のシステムであって、前記ピクセル回路はカレントミラーピクセル回路であり、該ピクセル回路が、
前記駆動トランジスタのゲート端子に接続されたゲート端子を持つミラートランジスタと、
前記データラインを介して供給され前記ミラートランジスタを介して流れるプログラミング電流に応答して、前記駆動電圧により充電される記憶キャパシタと、
前記データラインと前記ミラートランジスタとの間に接続され、プログラミング動作サイクルの間には前記ピクセル回路を前記データラインに接続し、発光動作サイクルの間には前記ピクセル回路を前記データラインから切断する第１スイッチトランジスタと、
前記第１スイッチトランジスタのゲート端子及び共通選択ラインに接続されたゲート端子を有し、プログラミング動作サイクルの間に前記ミラートランジスタ及び前記駆動トランジスタのゲート端子を前記データラインに接続する第２スイッチトランジスタと、
を有するシステム。
【請求項１４】
請求項１ないし１３の何れか一項に記載のシステム又は方法であって、前記発光デバイスが有機発光ダイオードであり、前記表示アレイがAMOLED表示アレイであるシステム又は方法。
【請求項１５】
請求項１ないし１４の何れか一項に記載のシステム又は方法であって、前記トランジスタの少なくとも１つがｎ型又はｐ型の薄膜トランジスタであるシステム又は方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−１５０４９０（Ｐ２０１２−１５０４９０Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１２−４５８０６（Ｐ２０１２−４５８０６）
【出願日】平成２４年３月１日（２０１２．３．１）
【分割の表示】特願２００７−５４５７９６（Ｐ２００７−５４５７９６）の分割
【原出願日】平成１７年１２月１５日（２００５．１２．１５）
【出願人】（５０７２５７０８０）イグニス・イノベイション・インコーポレーテッド (15)
【氏名又は名称原語表記】ＩＧＮＩＳ ＩＮＮＯＶＡＴＩＯＮ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２４年３月１日（２０１２．３．１）
【分割の表示】特願２００７−５４５７９６（Ｐ２００７−５４５７９６）の分割
【原出願日】平成１７年１２月１５日（２００５．１２．１５）
【出願人】（５０７２５７０８０）イグニス・イノベイション・インコーポレーテッド (15)
【氏名又は名称原語表記】ＩＧＮＩＳ ＩＮＮＯＶＡＴＩＯＮ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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