積層セラミックコンデンサ
【課題】低ＥＳＬ値となり、製造歩留まりに優れ、高信頼度の積層セラミックコンデンサを提供する。
【解決手段】素体１０は、内層部１１と、外層部１２とを含む。内層部１１には、複数の内部電極１１０が高さ方向Ｈに積層されており、この内部電極１１０は、側面１０３に導出された引き出し部１１１を有している。外層部１２は、高さ方向Ｈでみた内層部１１の少なくとも一面に積層されている。
端子電極２０は、高さ方向Ｈに沿って引き出し部１１１を被覆し、且、高さ方向Ｈに直交する長さ方向Ｌに間隔Ｇ２、Ｇ３を隔てて配置されている。複数の端子電極２０のうち、少なくとも長さ方向Ｌの両端の端子電極２０は、中間部２１と、端部２２とを有している。中間部２１は、電極幅Ｄ１１１より広い電極幅Ｄ２１を有しており、端部２２は、側面１０３の端縁上において、中間部２１より狭い電極幅Ｄ２２を有している。
【解決手段】素体１０は、内層部１１と、外層部１２とを含む。内層部１１には、複数の内部電極１１０が高さ方向Ｈに積層されており、この内部電極１１０は、側面１０３に導出された引き出し部１１１を有している。外層部１２は、高さ方向Ｈでみた内層部１１の少なくとも一面に積層されている。
端子電極２０は、高さ方向Ｈに沿って引き出し部１１１を被覆し、且、高さ方向Ｈに直交する長さ方向Ｌに間隔Ｇ２、Ｇ３を隔てて配置されている。複数の端子電極２０のうち、少なくとも長さ方向Ｌの両端の端子電極２０は、中間部２１と、端部２２とを有している。中間部２１は、電極幅Ｄ１１１より広い電極幅Ｄ２１を有しており、端部２２は、側面１０３の端縁上において、中間部２１より狭い電極幅Ｄ２２を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低ＥＳＬ値となる多端子型の積層セラミックコンデンサに関する。
【背景技術】
【０００２】
この種の積層セラミックコンデンサには、搭載される電子機器の高周波化の進展に伴い、より一層の低ＥＳＬ値化が求められている。低ＥＳＬ値化を実現する手段として、特許文献１には、端子電極の電極幅を広くする構成が開示されている。
【０００３】
ところで、近年、電子機器の小型化に対する市場の要請が激化しており、この技術的動向に対応して、搭載される積層セラミックコンデンサにも一層の小型化が要請されている。
【０００４】
しかし、積層セラミックコンデンサが小型化されれば、通常の条件のもとでは、端子電極の電極幅も必然的に狭くならざるを得ず、低ＥＳＬ値化の要請に反する結果になる。
【０００５】
また、端子電極の電極幅が狭くなると、端子電極の塗布形成時の微妙な位置ズレに起因して、内部電極の露出不良が生じる危険性が極めて高くなり、製造歩留まり、及び、信頼性の低下を招く。
【０００６】
さらに、低ＥＳＬ値化を実現し、且、内部電極の露出不良を回避するため、端子電極の電極幅を広くしようとした場合、多数の端子電極を形成しなければならない多端子型の積層セラミックコンデンサにおいて、隣接する端子電極相互間が狭ピッチ化するため、例えば、搭載基板へのはんだ付け時に発生するはんだブリッジなどにより、短絡事故が生じる危険性が極めて高くなる。
【特許文献１】特開２０００−２０８３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、低ＥＳＬ値となる多端子型の積層セラミックコンデンサを提供することである。
【０００８】
本発明のもう一つの課題は、製造歩留まりに優れた積層セラミックコンデンサを提供することである。
【０００９】
本発明の更にもう一つの課題は、高信頼度の積層セラミックコンデンサを提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、素体と、複数の端子電極とを有しており、さらに素体は、内層部と、外層部とを含む。内層部には、複数の内部電極が素体の高さ方向に積層されており、この内部電極は、素体の側面に導出された引き出し部を有している。外層部は、素体の高さ方向でみた内層部の少なくとも一面に積層されている。複数の端子電極のそれぞれは、素体の高さ方向に沿って引き出し部を被覆し、且、高さ方向に直交する素体の長さ方向に間隔を隔てて配置されている。
【００１１】
本発明は、上述した多端子型の積層セラミックコンデンサの基本的構成に加え、端子電極の構造に工夫を加えた点に特徴のひとつがある。即ち、複数の端子電極のうち、少なくとも長さ方向の両端の端子電極は、中間部と、端部とを有している。中間部は、引き出し部の電極幅より広い電極幅を有しており、端部は、側面の端縁上において、中間部より狭い電極幅を有している。この構成によると、少なくとも素体の長さ方向の両端に備えられている端子電極は、端部が中間部よりも狭幅となる先細り形状を有しているから、長さ方向に隣接する複数の端子電極において、端部の間隔を広く確保することができる。従って、搭載基板へのはんだ付け時において、隣接する端部の間にはんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００１２】
一方、端子電極において、狭幅となっているのは端部のみであり、中間部は、引き出し部の電極幅より広い電極幅を有しており、端部に対して相対的に凸状に膨らんだ形状となっているから、小型化された積層セラミックコンデンサにおいて、さらなる低ＥＳＬ値化が達成され、もってコンデンサの高周波特性が向上する。
【００１３】
また、端子電極において、中間部は、引き出し部の電極幅より広い電極幅を有しているから、引き出し部の露出不良を回避することができる。従って、積層セラミックコンデンサの信頼性、製造歩留まり、及び、生産性が向上する。
【００１４】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。添付図面は、単に、例示に過ぎない。
【発明の効果】
【００１５】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（１）低ＥＳＬ値となる多端子型積層セラミックコンデンサを提供することができる。
（２）製造歩留まりに優れた積層セラミックコンデンサを提供することができる。
（３）高信頼度の積層セラミックコンデンサを提供することができる。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の一実施形態に係る積層セラミックコンデンサの斜視図、図２は図１に示した積層セラミックコンデンサの側面図、図３は図１に示した積層セラミックコンデンサの平面図である。また、図４は、図１乃至図３に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【００１７】
図１乃至図４に示す積層セラミックコンデンサにおいて、素体１０は、一面１０１と、この一面１０１に対して高さ方向Ｈに相対向する他面１０２とを有する六面体であって、高さ寸法Ｔの内部に内層部１１と、外層部１２とを含む。
【００１８】
内層部１１には、導電性金属材料を主成分とする内部電極１１０が、セラミック誘電体材料を主成分とする誘電体層１１２の一面上にパターン形成されており、この内部電極１１０を有する誘電体層１１２の複数が、高さ方向Ｈに所定の数だけ積層されている。高さ方向Ｈに隣接する内部電極１１０は、互いに異なる極性を有していることが低ＥＳＬ値を実現する上で好ましい。
【００１９】
さらに、複数の内部電極１１０のそれぞれは、所謂引き出し電極として用いられる引き出し部１１１を、少なくとも１つ有している。引き出し部１１１は、素体１０の幅方向Ｗに相対向する２つの側面１０３のうち、少なくとも一方に導出されている。
【００２０】
また、高さ方向Ｈに隣接する内部電極１１０は、それぞれの引き出し部１１１が、高さ方向Ｈに直交する素体１０の長さ方向Ｌに、間隔Ｇ１を隔てて導出されている（図２参照）。間隔Ｇ１は、隣接する引き出し部１１１において、その電極幅Ｄ１１１の中央点間の距離を示している。
【００２１】
一方、外層部１２は、好ましくは、誘電体層１１２のみを高さ方向Ｈに複数積層したものでなり、高さ方向Ｈでみた内層部１１の両面側に所定の数だけ積層されている。即ち、図１乃至図４に示す素体１０は、２つの外層部１２によって、内層部１１が、高さ方向Ｈの両面側から挟み込まれており、これら外層部１２の一方端面が、それぞれ一面１０１、又は、他面１０２となっている。
【００２２】
さらに、図１乃至図４に示す積層セラミックコンデンサは、複数の端子電極２０を有する。複数の端子電極２０のそれぞれは、導電性金属材料を主成分とするものであって、側面１０３において、高さ方向Ｈに沿って引き出し部１１１を被覆し、且、高さ方向Ｈに直交する素体１０の長さ方向Ｌに間隔Ｇ２、Ｇ３を隔てて配置されている。間隔Ｇ３は、好ましくは１００μｍ以上である。
【００２３】
長さ方向Ｌに隣接する端子電極２０は、被覆する内部電極１０の極性に対応して、互いに異なる極性を有していることが低ＥＳＬ値を実現する上で好ましい。
【００２４】
図１乃至図４に示した積層セラミックコンデンサは、上述した多端子型の積層セラミックコンデンサの基本的構成を有するとともに、さらに端子電極２０の構造に工夫を加えた点に特徴のひとつがある。即ち、複数の端子電極２０のそれぞれは、中間部２１と、端部２２と、接地部２３とを有している。
【００２５】
中間部２１は、引き出し部１１１の電極幅Ｄ１１１より広い最大電極幅Ｄ２１を有している。端部２２は、高さ方向Ｈでみた側面１０３の両端縁上において、中間部２１の最大電極幅Ｄ２１より狭く、且、引き出し部１１１の電極幅Ｄ１１１以上となる電極幅Ｄ２２を有している。即ち、側面１０３でみた端子電極２０は、中間部２１から端部２２に向かって徐々に最大電極幅Ｄ２１を減少させる先細り形状を有している。
【００２６】
電極幅Ｄ２２は、通常、電極幅Ｄ１１１と略同一幅であることが好ましい。さらに最大電極幅Ｄ２１と電極幅Ｄ２２との電極幅比は、１．１０≦Ｄ２１／Ｄ２２≦１．５の範囲で設定することができる。
【００２７】
接地部２３は、最大電極幅Ｄ２３を有する略扇形であって、素体１０の一面１０１、及び、他面１０２上に備えられ、側面１０３の端縁上において、端部２２と電気的に接続されている。この構成によると、積層セラミックコンデンサは、部品の方向性を考慮することなく、一面１０１、又は、他面１０２の何れも基板取り付け面として用いることができる。中間部２１、端部２２、及び、接地部２３の各電極幅の相関関係は、Ｄ２２＜Ｄ２３＜Ｄ２１の範囲で設定することができる。
【００２８】
図１乃至図４を参照して説明した積層セラミックコンデンサによると、以下の効果を得ることができる。まず、端子電極２０は、端部２２が中間部２１よりも狭幅となる先細り形状を有しているから、長さ方向Ｌに隣接する端子電極２０において、端部２２相互の間隔Ｇ２を広く確保することができる。従って、例えば、搭載基板へのはんだ付け時において、端部２２相互の間隔Ｇ３から間隔Ｇ２の領域で、はんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００２９】
さらに、中間部２１、端部２２、及び、接地部２３の各電極幅の相関関係を、Ｄ２２＜Ｄ２３＜Ｄ２１とした場合、隣接する接地部２３の相互間で、はんだブリッジによる短絡事故の発生を回避することができるとともに、搭載基板に対する接地部２３のはんだ付け面積を広く確保することができる。
【００３０】
一方、端子電極２０において、狭幅となっているのは端部２２のみであり、中間部２１は、引き出し部１１１の電極幅Ｄ１１１より広い電極幅Ｄ２１を有しており、端部２２に対して相対的に凸状に膨らんだ形状となっているから、小型化された積層セラミックコンデンサにおいて、さらなる低ＥＳＬ値化が達成され、もってコンデンサの高周波特性が向上する。
【００３１】
また、端子電極２０において、中間部２１は、引き出し部１１１の電極幅Ｄ１１１より広い電極幅Ｄ２１を有しており、端部２２に対して相対的に凸状に膨らんだ形状となっている。このように電極幅Ｄ２１を、電極幅Ｄ１１１よりも幅広とする構造によると、例えば端子電極２０の形成時に、中間部２１と引き出し部１１１との間で生じる位置ズレを両者間の電極幅差部分（マージン）で吸収し、引き出し部１１１の露出不良を確実に回避することができる。従って、積層セラミックコンデンサの製造歩留まり、生産性、及び、信頼性が向上する。
【００３２】
図１乃至図４に示した積層セラミックコンデンサの具体的な低ＥＳＬ値効果、及び、信頼性向上効果について、さらに図５乃至図７を参照して説明する。図５は本発明の一実施形態に係る積層セラミックコンデンサを搭載した電子装置について一部を省略して示す側面図、図６は図５の６−６線に沿った断面図、図７は図５及び図６に示した電子装置の実験データを示す図である。図５乃至図７において、図１乃至図４に図示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００３３】
図５及び図６に示す電子装置において、積層セラミックコンデンサ１は、端子電極２０の端部２２及び接地部２３が、ハンダ層５を介して、基板４１上に形成された回路パターン４２に固着されており、このハンダ層５を介した結合により、回路パターン４２と、内部電極１１０とがそれぞれ電気的に接続されている。回路パターン４２は、互いに異極性を有し、それぞれの極性に対応した端子電極２０と電気的に接続されている。
【００３４】
図５及び図６に示した電子装置に対し表１の条件で通電した場合の端子電極２０のＥＳＬ値低減効果について、表１、及び、表１をグラフで示した図７を参照して説明する。
【００３５】
【表１】
【００３６】
表１及び図７に示すように、中間部２１の電極幅Ｄ２１と、端部２２の電極幅Ｄ２２との電極幅比（Ｄ２１／Ｄ２２）が、１．００、及び、１．０５の場合、ＥＳＬ値は、それぞれ６３．７（ｐＨ）、６４．２（ｐＨ）と低くなっているものの、４／３００、１／３００の実装不良を生じている。これは、隣接する端部２２の間隔（Ｇ２）で、はんだブリッジによる短絡事故が生じることを意味する。
【００３７】
一方、電極幅比Ｄ２１／Ｄ２２が、１．７８、及び、２．１３の場合、実装不良は、それぞれ０／３００となるものの、ＥＳＬ値が、７５．３（ｐＨ）、８３．０（ｐＨ）となっている。これは、電極幅比Ｄ２１／Ｄ２２が１．５０より大きくなると、ＥＳＬ値が急激に増加することを意味する。
【００３８】
これに対して、電極幅比Ｄ２１／Ｄ２２が、１．１０、１．２５、及び、１．５０の場合、ＥＳＬ値は、それぞれ６４．６（ｐＨ）、６５．５（ｐＨ）、及び、６６．９（ｐＨ）と低くなっているとともに、実装不良も０／３００となる。従って、電極幅比Ｄ２１／Ｄ２２を、１．１０≦Ｄ２１／Ｄ２２≦１．５０となる範囲で設定することにより、実装不良を回避しつつ、端子電極２０の低ＥＳＬ化を実現することができる。
【００３９】
図８は本発明のもう一つの実施形態に係る積層セラミックコンデンサの斜視図、図９は図８に示した積層セラミックコンデンサの側面図、図１０は図８に示した積層セラミックコンデンサの平面図である。図８乃至図１０において、図１乃至図７に示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００４０】
図８乃至図１０に示す積層セラミックコンデンサは、図１乃至図７を参照して説明した利点を全て有するとともに、端子電極のもう一つの実施形態を示すものである。即ち、図８乃至図１０に示す積層セラミックコンデンサは、第１の端子電極２０と、第２の端子電極３０とを有する。
【００４１】
まず、第１の端子電極２０は、図１乃至図７を参照して説明したものでなり、素体１０の長さ方向Ｌの両端に備えられている。第２の端子電極３０は、この第１の端子電極２０の間に備えられており、高さ方向Ｈでみた中間部３１の両端に端部３２を有している。
【００４２】
中間部３１は、引き出し部１１１の電極幅Ｄ１１１よりも広い電極幅Ｄ３１を有し、側面１０３の内層部１１に相当する領域において、引き出し部１１１を高さ方向Ｈに沿って略直線状に被覆している。この構造によると、引き出し部１１１の露出不良をより確実に回避できる。
【００４３】
一方、端部３２は、中間部３１の一端から、側面１０３の端縁に向かって徐々に幅を減少させている。より具体的に、端部３２は、側面１０３の外層部１２に相当する領域において、内層部１１と外層部１２との境界部分１３を幅変化の始点とし、側面１０３の端縁上を幅変化の終点とする先細り形状を有している。図１乃至図３に示す第２の端子電極３０において、内層部１１と外層部１２の境界線部分１３と、中間部３１と端部３２との境界線部分は、ほぼ一致している。この構造によっても、端部２２の相互間隔Ｇ２は、間隔Ｇ３より広く確保されているから、搭載基板へのはんだ付け時において、間隔Ｇ３から間隔Ｇ２の領域で、はんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００４４】
図１１は本発明のさらにもう一つの実施形態に係る積層セラミックコンデンサの斜視図で、図１２は図１１に示した積層セラミックコンデンサの側面図、図１３は図１１に示した積層セラミックコンデンサの平面図である。また、図１４は、図１１乃至図１３に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。図１１乃至図１４において、図１乃至図１０に示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００４５】
図１１乃至図１４に示す積層セラミックコンデンサは、図１乃至図７を参照して説明した第１の端子電極２０の他に、第３の端子電極４０を有する。第３の端子電極４０は、一般的な端子電極であって、中間部４１、端部４２、及び、接地部４３が同一の電極幅（Ｄ４１＝Ｄ４２＝Ｄ４３）である。この構成によっても、図１乃至図１０を参照して説明した利点を全て有するとともに、少なくとも第１の端子電極２０が備えられている素体１０の長さ方向Ｌの両端において、間隔Ｇ３から間隔Ｇ２の領域で、はんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００４６】
さらに、図１１乃至図１４に示す積層セラミックコンデンサにおいて、内部電極１１０は、幅方向Ｗで相対向する側面１０３のそれぞれに対して、2つずつ導出可能な４つの引き出し部１１１を有している。この構成によると、多様な引き出しバリエーションを有する積層セラミックコンデンサを提供することができる。
【００４７】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種種の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】図１に示した積層セラミックコンデンサの側面図である。
【図３】図１に示した積層セラミックコンデンサの平面図である。
【図４】図１乃至図３に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【図５】本発明の一実施形態に係る積層セラミックコンデンサを搭載した電子装置について一部を省略して示す側面図である。
【図６】図５の６−６線に沿った断面図である。
【図７】図５及び図６に示した電子装置の実験データを示す図である。
【図８】本発明のもう一つの実施形態に係る積層セラミックコンデンサの斜視図である。
【図９】図８に示した積層セラミックコンデンサの側面図である。
【図１０】図８に示した積層セラミックコンデンサの平面図である。
【図１１】本発明のさらにもう一つの実施形態に係る積層セラミックコンデンサの斜視図である。
【図１２】図１１に示した積層セラミックコンデンサの側面図である。
【図１３】図１１に示した積層セラミックコンデンサの平面図である。
【図１４】図１１に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【符号の説明】
【００４９】
１ 積層セラミックコンデンサ
１０ 素体
１０３ 側面
１１ 内層部
１１０ 内部電極
１１１ 引き出し部
１２ 外層部
２０、３０、４０ 第１、第２、第３の端子電極
２１、３１、４１ 中間部
２２、３２、４２ 端部
２３、３３、４３ 接地部
Ｄ２１、Ｄ３１、Ｄ４１ 中間部の電極幅
Ｄ２２、Ｄ３２、Ｄ４２ 端部の電極幅
Ｄ２３、Ｄ３３、Ｄ４３ 接地部の電極幅
Ｇ２ 隣接する端部の間隔
Ｇ３ 隣接する中間部の間隔
Ｈ 素体の高さ方向
Ｌ 素体の長さ方向
【技術分野】
【０００１】
本発明は、低ＥＳＬ値となる多端子型の積層セラミックコンデンサに関する。
【背景技術】
【０００２】
この種の積層セラミックコンデンサには、搭載される電子機器の高周波化の進展に伴い、より一層の低ＥＳＬ値化が求められている。低ＥＳＬ値化を実現する手段として、特許文献１には、端子電極の電極幅を広くする構成が開示されている。
【０００３】
ところで、近年、電子機器の小型化に対する市場の要請が激化しており、この技術的動向に対応して、搭載される積層セラミックコンデンサにも一層の小型化が要請されている。
【０００４】
しかし、積層セラミックコンデンサが小型化されれば、通常の条件のもとでは、端子電極の電極幅も必然的に狭くならざるを得ず、低ＥＳＬ値化の要請に反する結果になる。
【０００５】
また、端子電極の電極幅が狭くなると、端子電極の塗布形成時の微妙な位置ズレに起因して、内部電極の露出不良が生じる危険性が極めて高くなり、製造歩留まり、及び、信頼性の低下を招く。
【０００６】
さらに、低ＥＳＬ値化を実現し、且、内部電極の露出不良を回避するため、端子電極の電極幅を広くしようとした場合、多数の端子電極を形成しなければならない多端子型の積層セラミックコンデンサにおいて、隣接する端子電極相互間が狭ピッチ化するため、例えば、搭載基板へのはんだ付け時に発生するはんだブリッジなどにより、短絡事故が生じる危険性が極めて高くなる。
【特許文献１】特開２０００−２０８３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、低ＥＳＬ値となる多端子型の積層セラミックコンデンサを提供することである。
【０００８】
本発明のもう一つの課題は、製造歩留まりに優れた積層セラミックコンデンサを提供することである。
【０００９】
本発明の更にもう一つの課題は、高信頼度の積層セラミックコンデンサを提供することである。
【課題を解決するための手段】
【００１０】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、素体と、複数の端子電極とを有しており、さらに素体は、内層部と、外層部とを含む。内層部には、複数の内部電極が素体の高さ方向に積層されており、この内部電極は、素体の側面に導出された引き出し部を有している。外層部は、素体の高さ方向でみた内層部の少なくとも一面に積層されている。複数の端子電極のそれぞれは、素体の高さ方向に沿って引き出し部を被覆し、且、高さ方向に直交する素体の長さ方向に間隔を隔てて配置されている。
【００１１】
本発明は、上述した多端子型の積層セラミックコンデンサの基本的構成に加え、端子電極の構造に工夫を加えた点に特徴のひとつがある。即ち、複数の端子電極のうち、少なくとも長さ方向の両端の端子電極は、中間部と、端部とを有している。中間部は、引き出し部の電極幅より広い電極幅を有しており、端部は、側面の端縁上において、中間部より狭い電極幅を有している。この構成によると、少なくとも素体の長さ方向の両端に備えられている端子電極は、端部が中間部よりも狭幅となる先細り形状を有しているから、長さ方向に隣接する複数の端子電極において、端部の間隔を広く確保することができる。従って、搭載基板へのはんだ付け時において、隣接する端部の間にはんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００１２】
一方、端子電極において、狭幅となっているのは端部のみであり、中間部は、引き出し部の電極幅より広い電極幅を有しており、端部に対して相対的に凸状に膨らんだ形状となっているから、小型化された積層セラミックコンデンサにおいて、さらなる低ＥＳＬ値化が達成され、もってコンデンサの高周波特性が向上する。
【００１３】
また、端子電極において、中間部は、引き出し部の電極幅より広い電極幅を有しているから、引き出し部の露出不良を回避することができる。従って、積層セラミックコンデンサの信頼性、製造歩留まり、及び、生産性が向上する。
【００１４】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。添付図面は、単に、例示に過ぎない。
【発明の効果】
【００１５】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（１）低ＥＳＬ値となる多端子型積層セラミックコンデンサを提供することができる。
（２）製造歩留まりに優れた積層セラミックコンデンサを提供することができる。
（３）高信頼度の積層セラミックコンデンサを提供することができる。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の一実施形態に係る積層セラミックコンデンサの斜視図、図２は図１に示した積層セラミックコンデンサの側面図、図３は図１に示した積層セラミックコンデンサの平面図である。また、図４は、図１乃至図３に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【００１７】
図１乃至図４に示す積層セラミックコンデンサにおいて、素体１０は、一面１０１と、この一面１０１に対して高さ方向Ｈに相対向する他面１０２とを有する六面体であって、高さ寸法Ｔの内部に内層部１１と、外層部１２とを含む。
【００１８】
内層部１１には、導電性金属材料を主成分とする内部電極１１０が、セラミック誘電体材料を主成分とする誘電体層１１２の一面上にパターン形成されており、この内部電極１１０を有する誘電体層１１２の複数が、高さ方向Ｈに所定の数だけ積層されている。高さ方向Ｈに隣接する内部電極１１０は、互いに異なる極性を有していることが低ＥＳＬ値を実現する上で好ましい。
【００１９】
さらに、複数の内部電極１１０のそれぞれは、所謂引き出し電極として用いられる引き出し部１１１を、少なくとも１つ有している。引き出し部１１１は、素体１０の幅方向Ｗに相対向する２つの側面１０３のうち、少なくとも一方に導出されている。
【００２０】
また、高さ方向Ｈに隣接する内部電極１１０は、それぞれの引き出し部１１１が、高さ方向Ｈに直交する素体１０の長さ方向Ｌに、間隔Ｇ１を隔てて導出されている（図２参照）。間隔Ｇ１は、隣接する引き出し部１１１において、その電極幅Ｄ１１１の中央点間の距離を示している。
【００２１】
一方、外層部１２は、好ましくは、誘電体層１１２のみを高さ方向Ｈに複数積層したものでなり、高さ方向Ｈでみた内層部１１の両面側に所定の数だけ積層されている。即ち、図１乃至図４に示す素体１０は、２つの外層部１２によって、内層部１１が、高さ方向Ｈの両面側から挟み込まれており、これら外層部１２の一方端面が、それぞれ一面１０１、又は、他面１０２となっている。
【００２２】
さらに、図１乃至図４に示す積層セラミックコンデンサは、複数の端子電極２０を有する。複数の端子電極２０のそれぞれは、導電性金属材料を主成分とするものであって、側面１０３において、高さ方向Ｈに沿って引き出し部１１１を被覆し、且、高さ方向Ｈに直交する素体１０の長さ方向Ｌに間隔Ｇ２、Ｇ３を隔てて配置されている。間隔Ｇ３は、好ましくは１００μｍ以上である。
【００２３】
長さ方向Ｌに隣接する端子電極２０は、被覆する内部電極１０の極性に対応して、互いに異なる極性を有していることが低ＥＳＬ値を実現する上で好ましい。
【００２４】
図１乃至図４に示した積層セラミックコンデンサは、上述した多端子型の積層セラミックコンデンサの基本的構成を有するとともに、さらに端子電極２０の構造に工夫を加えた点に特徴のひとつがある。即ち、複数の端子電極２０のそれぞれは、中間部２１と、端部２２と、接地部２３とを有している。
【００２５】
中間部２１は、引き出し部１１１の電極幅Ｄ１１１より広い最大電極幅Ｄ２１を有している。端部２２は、高さ方向Ｈでみた側面１０３の両端縁上において、中間部２１の最大電極幅Ｄ２１より狭く、且、引き出し部１１１の電極幅Ｄ１１１以上となる電極幅Ｄ２２を有している。即ち、側面１０３でみた端子電極２０は、中間部２１から端部２２に向かって徐々に最大電極幅Ｄ２１を減少させる先細り形状を有している。
【００２６】
電極幅Ｄ２２は、通常、電極幅Ｄ１１１と略同一幅であることが好ましい。さらに最大電極幅Ｄ２１と電極幅Ｄ２２との電極幅比は、１．１０≦Ｄ２１／Ｄ２２≦１．５の範囲で設定することができる。
【００２７】
接地部２３は、最大電極幅Ｄ２３を有する略扇形であって、素体１０の一面１０１、及び、他面１０２上に備えられ、側面１０３の端縁上において、端部２２と電気的に接続されている。この構成によると、積層セラミックコンデンサは、部品の方向性を考慮することなく、一面１０１、又は、他面１０２の何れも基板取り付け面として用いることができる。中間部２１、端部２２、及び、接地部２３の各電極幅の相関関係は、Ｄ２２＜Ｄ２３＜Ｄ２１の範囲で設定することができる。
【００２８】
図１乃至図４を参照して説明した積層セラミックコンデンサによると、以下の効果を得ることができる。まず、端子電極２０は、端部２２が中間部２１よりも狭幅となる先細り形状を有しているから、長さ方向Ｌに隣接する端子電極２０において、端部２２相互の間隔Ｇ２を広く確保することができる。従って、例えば、搭載基板へのはんだ付け時において、端部２２相互の間隔Ｇ３から間隔Ｇ２の領域で、はんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００２９】
さらに、中間部２１、端部２２、及び、接地部２３の各電極幅の相関関係を、Ｄ２２＜Ｄ２３＜Ｄ２１とした場合、隣接する接地部２３の相互間で、はんだブリッジによる短絡事故の発生を回避することができるとともに、搭載基板に対する接地部２３のはんだ付け面積を広く確保することができる。
【００３０】
一方、端子電極２０において、狭幅となっているのは端部２２のみであり、中間部２１は、引き出し部１１１の電極幅Ｄ１１１より広い電極幅Ｄ２１を有しており、端部２２に対して相対的に凸状に膨らんだ形状となっているから、小型化された積層セラミックコンデンサにおいて、さらなる低ＥＳＬ値化が達成され、もってコンデンサの高周波特性が向上する。
【００３１】
また、端子電極２０において、中間部２１は、引き出し部１１１の電極幅Ｄ１１１より広い電極幅Ｄ２１を有しており、端部２２に対して相対的に凸状に膨らんだ形状となっている。このように電極幅Ｄ２１を、電極幅Ｄ１１１よりも幅広とする構造によると、例えば端子電極２０の形成時に、中間部２１と引き出し部１１１との間で生じる位置ズレを両者間の電極幅差部分（マージン）で吸収し、引き出し部１１１の露出不良を確実に回避することができる。従って、積層セラミックコンデンサの製造歩留まり、生産性、及び、信頼性が向上する。
【００３２】
図１乃至図４に示した積層セラミックコンデンサの具体的な低ＥＳＬ値効果、及び、信頼性向上効果について、さらに図５乃至図７を参照して説明する。図５は本発明の一実施形態に係る積層セラミックコンデンサを搭載した電子装置について一部を省略して示す側面図、図６は図５の６−６線に沿った断面図、図７は図５及び図６に示した電子装置の実験データを示す図である。図５乃至図７において、図１乃至図４に図示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００３３】
図５及び図６に示す電子装置において、積層セラミックコンデンサ１は、端子電極２０の端部２２及び接地部２３が、ハンダ層５を介して、基板４１上に形成された回路パターン４２に固着されており、このハンダ層５を介した結合により、回路パターン４２と、内部電極１１０とがそれぞれ電気的に接続されている。回路パターン４２は、互いに異極性を有し、それぞれの極性に対応した端子電極２０と電気的に接続されている。
【００３４】
図５及び図６に示した電子装置に対し表１の条件で通電した場合の端子電極２０のＥＳＬ値低減効果について、表１、及び、表１をグラフで示した図７を参照して説明する。
【００３５】
【表１】
【００３６】
表１及び図７に示すように、中間部２１の電極幅Ｄ２１と、端部２２の電極幅Ｄ２２との電極幅比（Ｄ２１／Ｄ２２）が、１．００、及び、１．０５の場合、ＥＳＬ値は、それぞれ６３．７（ｐＨ）、６４．２（ｐＨ）と低くなっているものの、４／３００、１／３００の実装不良を生じている。これは、隣接する端部２２の間隔（Ｇ２）で、はんだブリッジによる短絡事故が生じることを意味する。
【００３７】
一方、電極幅比Ｄ２１／Ｄ２２が、１．７８、及び、２．１３の場合、実装不良は、それぞれ０／３００となるものの、ＥＳＬ値が、７５．３（ｐＨ）、８３．０（ｐＨ）となっている。これは、電極幅比Ｄ２１／Ｄ２２が１．５０より大きくなると、ＥＳＬ値が急激に増加することを意味する。
【００３８】
これに対して、電極幅比Ｄ２１／Ｄ２２が、１．１０、１．２５、及び、１．５０の場合、ＥＳＬ値は、それぞれ６４．６（ｐＨ）、６５．５（ｐＨ）、及び、６６．９（ｐＨ）と低くなっているとともに、実装不良も０／３００となる。従って、電極幅比Ｄ２１／Ｄ２２を、１．１０≦Ｄ２１／Ｄ２２≦１．５０となる範囲で設定することにより、実装不良を回避しつつ、端子電極２０の低ＥＳＬ化を実現することができる。
【００３９】
図８は本発明のもう一つの実施形態に係る積層セラミックコンデンサの斜視図、図９は図８に示した積層セラミックコンデンサの側面図、図１０は図８に示した積層セラミックコンデンサの平面図である。図８乃至図１０において、図１乃至図７に示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００４０】
図８乃至図１０に示す積層セラミックコンデンサは、図１乃至図７を参照して説明した利点を全て有するとともに、端子電極のもう一つの実施形態を示すものである。即ち、図８乃至図１０に示す積層セラミックコンデンサは、第１の端子電極２０と、第２の端子電極３０とを有する。
【００４１】
まず、第１の端子電極２０は、図１乃至図７を参照して説明したものでなり、素体１０の長さ方向Ｌの両端に備えられている。第２の端子電極３０は、この第１の端子電極２０の間に備えられており、高さ方向Ｈでみた中間部３１の両端に端部３２を有している。
【００４２】
中間部３１は、引き出し部１１１の電極幅Ｄ１１１よりも広い電極幅Ｄ３１を有し、側面１０３の内層部１１に相当する領域において、引き出し部１１１を高さ方向Ｈに沿って略直線状に被覆している。この構造によると、引き出し部１１１の露出不良をより確実に回避できる。
【００４３】
一方、端部３２は、中間部３１の一端から、側面１０３の端縁に向かって徐々に幅を減少させている。より具体的に、端部３２は、側面１０３の外層部１２に相当する領域において、内層部１１と外層部１２との境界部分１３を幅変化の始点とし、側面１０３の端縁上を幅変化の終点とする先細り形状を有している。図１乃至図３に示す第２の端子電極３０において、内層部１１と外層部１２の境界線部分１３と、中間部３１と端部３２との境界線部分は、ほぼ一致している。この構造によっても、端部２２の相互間隔Ｇ２は、間隔Ｇ３より広く確保されているから、搭載基板へのはんだ付け時において、間隔Ｇ３から間隔Ｇ２の領域で、はんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００４４】
図１１は本発明のさらにもう一つの実施形態に係る積層セラミックコンデンサの斜視図で、図１２は図１１に示した積層セラミックコンデンサの側面図、図１３は図１１に示した積層セラミックコンデンサの平面図である。また、図１４は、図１１乃至図１３に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。図１１乃至図１４において、図１乃至図１０に示した構成部分と同一の構成部分には、同一の参照符号を付す。
【００４５】
図１１乃至図１４に示す積層セラミックコンデンサは、図１乃至図７を参照して説明した第１の端子電極２０の他に、第３の端子電極４０を有する。第３の端子電極４０は、一般的な端子電極であって、中間部４１、端部４２、及び、接地部４３が同一の電極幅（Ｄ４１＝Ｄ４２＝Ｄ４３）である。この構成によっても、図１乃至図１０を参照して説明した利点を全て有するとともに、少なくとも第１の端子電極２０が備えられている素体１０の長さ方向Ｌの両端において、間隔Ｇ３から間隔Ｇ２の領域で、はんだブリッジが生じる危険性を低減し、もって短絡事故の発生を回避することができる。
【００４６】
さらに、図１１乃至図１４に示す積層セラミックコンデンサにおいて、内部電極１１０は、幅方向Ｗで相対向する側面１０３のそれぞれに対して、2つずつ導出可能な４つの引き出し部１１１を有している。この構成によると、多様な引き出しバリエーションを有する積層セラミックコンデンサを提供することができる。
【００４７】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種種の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。
【図２】図１に示した積層セラミックコンデンサの側面図である。
【図３】図１に示した積層セラミックコンデンサの平面図である。
【図４】図１乃至図３に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【図５】本発明の一実施形態に係る積層セラミックコンデンサを搭載した電子装置について一部を省略して示す側面図である。
【図６】図５の６−６線に沿った断面図である。
【図７】図５及び図６に示した電子装置の実験データを示す図である。
【図８】本発明のもう一つの実施形態に係る積層セラミックコンデンサの斜視図である。
【図９】図８に示した積層セラミックコンデンサの側面図である。
【図１０】図８に示した積層セラミックコンデンサの平面図である。
【図１１】本発明のさらにもう一つの実施形態に係る積層セラミックコンデンサの斜視図である。
【図１２】図１１に示した積層セラミックコンデンサの側面図である。
【図１３】図１１に示した積層セラミックコンデンサの平面図である。
【図１４】図１１に示した積層セラミックコンデンサにおいて、内層部の積層構造を分解して示す斜視図である。
【符号の説明】
【００４９】
１ 積層セラミックコンデンサ
１０ 素体
１０３ 側面
１１ 内層部
１１０ 内部電極
１１１ 引き出し部
１２ 外層部
２０、３０、４０ 第１、第２、第３の端子電極
２１、３１、４１ 中間部
２２、３２、４２ 端部
２３、３３、４３ 接地部
Ｄ２１、Ｄ３１、Ｄ４１ 中間部の電極幅
Ｄ２２、Ｄ３２、Ｄ４２ 端部の電極幅
Ｄ２３、Ｄ３３、Ｄ４３ 接地部の電極幅
Ｇ２ 隣接する端部の間隔
Ｇ３ 隣接する中間部の間隔
Ｈ 素体の高さ方向
Ｌ 素体の長さ方向
【特許請求の範囲】
【請求項１】
素体と、複数の端子電極とを有する積層セラミックコンデンサであって、
前記素体は、内層部と、外層部とを含み、
前記内層部には、複数の内部電極が、前記素体の高さ方向に積層されており、
前記内部電極は、前記素体の側面に導出された引き出し部を有しており、
前記外層部は、前記高さ方向でみた前記内層部の少なくとも一面に積層されており、
前記複数の端子電極のそれぞれは、前記高さ方向に沿って前記引き出し部を被覆し、且、前記高さ方向に直交する前記素体の長さ方向に間隔を隔てて配置されており、
前記複数の端子電極のうち、少なくとも前記長さ方向の両端の端子電極は、中間部と、端部とを有し、
前記中間部は、前記引き出し部の電極幅より広い電極幅を有しており、
前記端部は、前記側面の端縁上において、前記中間部より狭い電極幅を有している、
積層セラミックコンデンサ。
【請求項２】
請求項１に記載された積層セラミックコンデンサであって、
前記端部は、前記引き出し部の電極幅以上の電極幅を有している。
積層セラミックコンデンサ。
【請求項３】
請求項１又は２に記載された積層セラミックコンデンサであって、
前記端子電極は、前記中間部から前記端部に向かって徐々に電極幅を減少させる先細り形状を有している、
積層セラミックコンデンサ。
【請求項４】
請求項１乃至３に記載された積層セラミックコンデンサであって、
前記複数の端子電極は、全て前記中間部と、前記端部とを有している
積層セラミックコンデンサ。
【請求項５】
請求項１乃至４の何れかに記載された積層セラミックコンデンサであって、
前記中間部の最大電極幅をＤ２１、前記端部の電極幅をＤ２２としたとき、電極幅Ｄ２１と電極幅Ｄ２２との電極幅比は、１．１０≦Ｄ２１／Ｄ２２≦１．５０である
積層セラミックコンデンサ。
【請求項６】
請求項１乃至５に記載された積層セラミックコンデンサであって、さらに前記端子電極は、接地部を有しており、
前記接地部は、前記素体の少なくとも一面上に備えられ、前記側面の前記端縁上において、前記端部と電気的に接続されている、
積層セラミックコンデンサ。
【請求項７】
請求項６に記載された積層セラミックコンデンサであって、
前記接地部の最大電極幅をＤ２３としたとき、Ｄ２２＜Ｄ２３＜Ｄ２１となる、
積層セラミックコンデンサ。
【請求項１】
素体と、複数の端子電極とを有する積層セラミックコンデンサであって、
前記素体は、内層部と、外層部とを含み、
前記内層部には、複数の内部電極が、前記素体の高さ方向に積層されており、
前記内部電極は、前記素体の側面に導出された引き出し部を有しており、
前記外層部は、前記高さ方向でみた前記内層部の少なくとも一面に積層されており、
前記複数の端子電極のそれぞれは、前記高さ方向に沿って前記引き出し部を被覆し、且、前記高さ方向に直交する前記素体の長さ方向に間隔を隔てて配置されており、
前記複数の端子電極のうち、少なくとも前記長さ方向の両端の端子電極は、中間部と、端部とを有し、
前記中間部は、前記引き出し部の電極幅より広い電極幅を有しており、
前記端部は、前記側面の端縁上において、前記中間部より狭い電極幅を有している、
積層セラミックコンデンサ。
【請求項２】
請求項１に記載された積層セラミックコンデンサであって、
前記端部は、前記引き出し部の電極幅以上の電極幅を有している。
積層セラミックコンデンサ。
【請求項３】
請求項１又は２に記載された積層セラミックコンデンサであって、
前記端子電極は、前記中間部から前記端部に向かって徐々に電極幅を減少させる先細り形状を有している、
積層セラミックコンデンサ。
【請求項４】
請求項１乃至３に記載された積層セラミックコンデンサであって、
前記複数の端子電極は、全て前記中間部と、前記端部とを有している
積層セラミックコンデンサ。
【請求項５】
請求項１乃至４の何れかに記載された積層セラミックコンデンサであって、
前記中間部の最大電極幅をＤ２１、前記端部の電極幅をＤ２２としたとき、電極幅Ｄ２１と電極幅Ｄ２２との電極幅比は、１．１０≦Ｄ２１／Ｄ２２≦１．５０である
積層セラミックコンデンサ。
【請求項６】
請求項１乃至５に記載された積層セラミックコンデンサであって、さらに前記端子電極は、接地部を有しており、
前記接地部は、前記素体の少なくとも一面上に備えられ、前記側面の前記端縁上において、前記端部と電気的に接続されている、
積層セラミックコンデンサ。
【請求項７】
請求項６に記載された積層セラミックコンデンサであって、
前記接地部の最大電極幅をＤ２３としたとき、Ｄ２２＜Ｄ２３＜Ｄ２１となる、
積層セラミックコンデンサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−２５１０１０（Ｐ２００７−２５１０１０Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−７４８１８（Ｐ２００６−７４８１８）
【出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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