積層型フィルタ回路
【課題】大きな減衰傾度を得ることができる積層型フィルタ回路を提供すること。
【解決手段】本発明の積層型フィルタ回路1Aは、共振インダクタンス2A、直流阻止キャパシタ6A、6C、共振用キャパシタ6B、6Dおよびトラップ用キャパシタ6Fを有している。共振用キャパシタ6Aにおいては、第1の導体線路3Aの入力端子側部分3Ahおよび第2の導体線路4Aの接地側部分4Agが相互に近接し、第1の導体線路3Aの接地側部分3Agおよび第2の導体線路4Aの出力端子側部分4Ahが相互に近接している。トラップ用キャパシタ6Fは、入力端子7および出力端子8を直列に接続して得られる。これより、低周波数側減衰帯域および高周波数側減衰帯域の周波数であって通過帯域付近の周波数にそれぞれ減衰極が形成されるので、減衰傾度が大きくなる。
【解決手段】本発明の積層型フィルタ回路1Aは、共振インダクタンス2A、直流阻止キャパシタ6A、6C、共振用キャパシタ6B、6Dおよびトラップ用キャパシタ6Fを有している。共振用キャパシタ6Aにおいては、第1の導体線路3Aの入力端子側部分3Ahおよび第2の導体線路4Aの接地側部分4Agが相互に近接し、第1の導体線路3Aの接地側部分3Agおよび第2の導体線路4Aの出力端子側部分4Ahが相互に近接している。トラップ用キャパシタ6Fは、入力端子7および出力端子8を直列に接続して得られる。これより、低周波数側減衰帯域および高周波数側減衰帯域の周波数であって通過帯域付近の周波数にそれぞれ減衰極が形成されるので、減衰傾度が大きくなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層型フィルタ回路に係り、特に、インダクタンス素子やキャパシタなどが適宜配置された複数のLTCC基板を積層させてなる積層型バンドパスフィルタなどに好適に利用することができる積層型フィルタ回路に関する。
【背景技術】
【0002】
従来より、入力された電気信号に帯域制限をかけたり、特定の周波数成分を取り出したりするため、インダクタンス素子とキャパシタとを組み合わせてなるフィルタ回路が用いられている。特に、ノート・パソコンや携帯電話機などの小型・携帯性を要求される機器においては、小型化・省スペース化が容易な積層型フィルタ回路が用いられている。
【0003】
従来の積層型フィルタ回路101は、図9に示すように、LTCC基板(低温同時焼成セラミック積層基板)により形成される複数の誘電板111〜120の表面上に、インダクタンス素子103、104やキャパシタ106、106を適宜備えている。2つのインダクタンス素子103、104は、その線路長さをできる限り長くするため、同一の誘電板の表面上に波形状に形成されており、それらの一端はスルーホール110を介して接地導体109に接続されている。また、キャパシタ106、106は、その容量をできる限り大きくするため、インダクタンス素子103、104が形成されていない別の誘電板の表面上に配設されており、スルーホール110を介して2つのインダクタンス素子103、104に並列に接続されている。これにより、従来の積層型フィルタ回路101は、所望する周波数成分のみを取り出すことができるようになっていた(特許文献1を参照)。
【0004】
また、図示はしないが、従来の他の積層型フィルタ回路においては、入力端子と出力端子とを接続させるトラップ用キャパシタを設けることにより、減衰帯域にトラップ(減衰極)を形成することができ、不要な周波数成分を除去することができるようになっていた(特許文献2を参照)。
【0005】
【特許文献1】特開平11−067587号公報
【特許文献2】特開平6−350374号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、従来の積層型フィルタ回路101においては、トラップ用キャパシタを備えていたとしても、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にトラップを設けることが難しかったので、通過帯域以外の電気信号を通過させない理想的なフィルタ回路となるように、減衰傾度を所望する程度にまで大きくすることができないという問題があった。
【0007】
また、図9に示すように、従来の積層型フィルタ回路101においては、2つのインダクタンス素子103、104およびキャパシタ106、106を異なる誘電板の表面上に形成し、それらを誘電板の積層方向に重ねるように配設させていたので、その積層方向に厚くなり易く、積層型フィルタ回路の薄型化が困難であった。
【0008】
さらに、インダクタンス素子103、104は波形状に形成されていることから、その波形部分の間隔が小さく成り易く、各インダクタンス素子103、104の波形部分に不必要な線間容量が形成されてしまうという問題があった。各インダクタンス素子103、104に線間容量が形成されてしまうと、各インダクタンス素子103、104のインピーダンスが低下するので、積層型フィルタ回路のクオリティファクタQが低下してしまうという問題が生じていた。
【0009】
仮に、図12(a)に示すように、インダクタンス素子103、104の形成面積をできる限り大きくし、その波形部分を伸ばして環状にするとともに、それらインダクタンス素子103、104を別の層に配設することにより、インダクタンス素子103、104による不必要な線間容量が形成されることを防止するような積層型フィルタ回路101を形成したとする。しかしながら、図10に示すように、従来の積層型フィルタ回路101においては、誘電板となるLTCC基板の加圧焼成時にLTCC基板のマザー基板130がその中心から放射線状(図10の矢印)に伸張するため、各LTCC基板はその面内方向(X方向およびY方向)にそれぞれずれやすい。そのため、図12(b)に示すように、インダクタンス素子103、104を別の層に配設すると、各LTCC基板のずれにより、インダクタンス素子103とインダクタンス素子104との適正配置関係がLTCC基板の面内方向にずれてしまう。すると、インダクタンス素子103、104の対向面積は減少するので、それらインダクタンス素子103、104の電磁結合度が変化し、その伝送損失を悪化させてしまうという問題があった。
【0010】
具体的に説明すると、図12(b)に示すように、インダクタンス素子103とインダクタンス素子104との適正配置関係がX方向およびY方向に±50μmずつずれたとすると、その伝送損失は図11に示すように変化する。図11に示すように、インダクタンス素子103、104の形成面積をできる限り大きくするためにそれらインダクタンス素子103、104を別の層に配設すると、インダクタンス素子103、104の対向面積が変化しやすくなり、それらインダクタンス素子103、104の電磁結合度が変化するため、その伝送損失を低下させてしまうという問題があった。
【0011】
そこで、本発明はこれらの点に鑑みてなされたものであり、低周波数側減衰帯域および高周波数側減衰帯域の周波数であって通過帯域付近の周波数にそれぞれトラップ(減衰極)を設けて大きな減衰傾度を得ることができる積層型フィルタ回路を提供することをその目的としている。
【0012】
また、本発明は、積層型フィルタ回路を薄型化することができる積層型フィルタ回路を提供することを他の目的としている。
【0013】
さらに、本発明は、積層型フィルタ回路を大型化させることなくその性能を向上させることができる積層型フィルタ回路を提供することを他の目的としている。
【0014】
そして、本発明は、共振インダクタンスに係る個々のインダクタンス素子が別の層に配設されていても、その共振インダクタンスの結合特性が変化するのを防止することができる積層型フィルタ回路を提供することを他の目的としている。
【課題を解決するための手段】
【0015】
本発明の積層型フィルタ回路は、その第1の態様として、積層される複数の誘電板のうちの1枚の誘電板である第1の誘電板の表面上において環を形成している第1の導体線路と、第1の誘電板の上方側もしくは下方側に積層されている第2の誘電板の表面上において第1の導体線路に係る環に対向する環を形成している第2の導体線路と、複数の誘電板のうちの少なくとも1枚以上の誘電板の表面上においてそれぞれ1枚または2枚以上配設されている複数の平板電極と、複数の平板電極のうちの1枚または2枚以上の平板電極に接続されている入力端子および出力端子とを備えていることを特徴とする。また、複数の平板電極は、入力端子と第1の導体線路との間および出力端子と第2の導体線路との間において直列接続される直流阻止キャパシタならびに第1の導体線路および第2の導体線路にそれぞれ並列接続される共振用キャパシタを形成しており、第1の導体線路および第2の導体線路は、第1の導体線路もしくは第2の導体線路における入力端子側部分もしくは出力端子側部分が第2の導体線路もしくは第1の導体線路における接地側部分と相互に近接するように第1の導体線路および第2の導体線路を接地させることにより、共振インダクタンスを形成しており、入力端子もしくは出力端子に接続されている第1の平板電極および第2の平板電極は、相互に近接させることにより、トラップ用キャパシタを形成していることを特徴としている。
【0016】
本発明の第2の態様の積層型フィルタ回路は、第1の態様の積層型フィルタ回路において、複数の平板電極は、複数の誘電板の積層方向からみて第1の導体線路に係る環の内側および第2の導体線路に係る環の内側となる表面上に、それぞれ配設されていることを特徴としている。
【0017】
本発明の第3の態様の積層型フィルタ回路は、第1の態様または第2の態様の積層型フィルタ回路において、直流阻止キャパシタを形成する平板電極のうち入力端子もしくは出力端子に接続された平板電極は、第1の平板電極または第2の平板電極として用いられていることを特徴としている。
【0018】
本発明の第4の態様の積層型フィルタ回路は、第1から第3のいずれか1の態様の積層型フィルタ回路において、第1の平板電極および第2の平板電極は、複数の誘電板のうちの同一の誘電板の表面上に配設されていることを特徴としている。
【0019】
本発明の第5の態様の積層型フィルタ回路は、第1から第4のいずれか1の態様の積層型フィルタ回路において、第1の導体線路は、対向する二辺を第1の対辺として有する多角形環を形成しており、第2の導体線路は、第1の対辺とそれぞれ平行する二辺を第2の対辺として有する多角形環を形成しているとともに、第1の誘電板または第2の誘電板を介して第1の導体線路と積層方向に重なるように積層されており、第2の対辺の対向間隔は第1の対辺の対向間隔と異なっており、第2の対辺は積層方向において第1の対辺に重なりながら第1の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。
【0020】
本発明の第6の態様の積層型フィルタ回路は、第5の態様の積層型フィルタ回路において、第1の導体線路は、第1の対辺の対向方向と異なる方向において対向する二辺を第3の対辺として有する多角形環を形成しており、第2の導体線路は、第3の対辺とそれぞれ平行する二辺を第4の対辺として有する多角形環を形成しており、第4の対辺の対向間隔は、第3の対辺の対向間隔と異なっており、第4の対辺は積層方向において第3の対辺に重なりながら第3の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。
【0021】
本発明の第7の態様の積層型フィルタ回路は、第6の態様の積層型フィルタ回路において、第2の対辺が第1の対辺の内側にずらして配列される場合、第4の対辺は第3の対辺の外側にずらして配列されており、第2の対辺が第1の対辺の外側にずらして配列される場合、第4の対辺は第3の対辺の内側にずらして配列されていることを特徴としている。
【0022】
本発明の第8の態様の積層型フィルタ回路は、第6または第7の態様の積層型フィルタ回路において、第1の導体線路および第2の導体線路は、第1の対辺および第3の対辺ならびに第2の対辺および第4の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成していることを特徴としている。
【0023】
本発明の第9の態様の積層型フィルタ回路は、第1から第8のいずれか1の態様の積層型フィルタ回路において、誘電板は低温同時焼成セラミック(LTCC)であることを特徴としている。
【発明の効果】
【0024】
本発明の第1の態様の積層型フィルタ回路によれば、端子側および接地側を相互にそれぞれ近接させた共振インダクタンスおよび端子間トラップ用キャパシタを形成することにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ1つずつトラップを形成することができるので、インピーダンスの減衰傾度を大きくすることができる。
【0025】
本発明の第2の態様の積層型フィルタ回路によれば、デッドスペースとなっていた第1の導体線路に係る環の内側および第2の導体線路に係る環の内側に各キャパシタを構成する複数の平板電極が配設されるので、第1の導体線路に係る環の外側または上方もしくは下方にキャパシタを配設していたスペース分だけ積層型フィルタ回路の薄型化を図ることができる。また、第1の導体線路に係る環および第2の導体線路に係る環の内側にキャパシタを形成する分だけ当該2つの環の内径が大きくなるので、第1の導体線路および第2の導体線路によって形成されてしまう線間容量を小さくすることができる。これにより、共振インダクタンスの伝送損失を少なくすることができ、積層型フィルタ回路のクオリティファクタQを向上させることができるという効果を奏する。
【0026】
本発明の第3の態様の積層型フィルタ回路によれば、1枚または2枚以上の平板電極を直流阻止キャパシタおよびトラップ用キャパシタにおける一部の平板電極として共用することができるので、平板電極の共用に係る減数分だけ積層型フィルタ回路の薄型化を図ることができる。
【0027】
本発明の第4の態様の積層型フィルタ回路によれば、各誘電板がその面内方向にずれたとしても、各平板電極間の対向距離に変化が生じないので、トラップ用キャパシタの性能を安定させることができるという効果を奏する。
【0028】
本発明の第5の態様の積層型フィルタ回路によれば、第1の誘電板が第1の対辺の対向方向の平行方向に伸縮したり、第2の誘電板が第2の対辺の対向方向の平行方向に伸縮したとしても、第2の対辺が第1の対辺と重なっている限りにおいては、第2の対辺の一方と第1の対辺の一方との対向面積が減少しても、第2の対辺の他方と第1の対辺の他方との対向面積が増加するので、第1の導体線路と第2の導体線路との対向面積はほとんど変化しない。そのため、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【0029】
本発明の第6の態様の積層型フィルタ回路によれば、第1の対辺および第2の対辺の対向方向の平行方向だけでなく、第3の対辺および第4の対辺の対向方向の平行方向に第1の誘電板または第2の誘電板が伸縮したとしても、第4の対辺が第3の対辺と重なっている限りにおいては、第1の導体線路と第2の導体線路との対向面積はほとんど変化しない。そのため、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【0030】
本発明の第7の態様の積層型フィルタ回路によれば、第2の対辺を第1の対辺の内側にずらして配列させた長さ分だけ第4の対辺を第3の対辺の外側にずらして配列させることができる。同様にして、第2の対辺を第1の対辺の外側にずらして配列させた長さ分だけ第4の対辺を第3の対辺の内側にずらして配列させることができる。そのため、第2の導体線路の長さを第1の導体線路の長さと同等にすることができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【0031】
本発明の第8の態様の積層型フィルタ回路によれば、第1の対辺および第3の対辺に係る各々の対向方向の平行方向および第2の対辺および第4の対辺に係る各々の対向方向の平行方向が第1の誘電板および第2の誘電板の面内方向(X方向およびY方向)に対応しているので、第1の誘電板または第2の誘電板がその面内方向(X方向およびY方向)に伸縮して第1の導体線路と第2の導体線路との位置関係がずれたとしても、第2の導体線路が第1の導体線路と重なっている限りにおいて、第1の導体線路と第2の導体線路との対向面積がほとんど変化しない。そのため、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができ、共振インダクタンスの結合特性が安定するという効果を奏する。また、本発明の第7の態様の積層型フィルタ回路によれば、複雑な形状の多角形環を形成することなく、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができるので、積層型フィルタ回路の製造コストを低廉なものにすることができるという効果を奏する。
【0032】
本発明の第9の態様の積層型フィルタ回路によれば、LTCC基板はHTCC基板の焼成温度(1600℃程度)と比較してその焼成温度が低い(900℃程度)ので、第1の導体線路や第2の導体線路などの導体の材料として高電導かつ低融点のCu、Ag、Auを用いることができる。そのため、積層型フィルタ回路の伝送抵抗を低くすることができるので、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【0033】
以下、図1から図8を用いて、本発明の積層型フィルタ回路の実施形態を説明する。
【0034】
図1は、本実施形態の積層型フィルタ回路1Aの分解斜視図を示している。また、図2は、本実施形態の積層型フィルタ回路1Aにおいてその誘電板11A〜18Aを除いて得た斜視図を示している。
【0035】
本実施形態の積層型フィルタ回路1Aは、図1に示すように、8枚の誘電板11A〜18Aを積層させて形成されている。この誘電板11A〜18Aとしては、HTCC(高温焼成セラミック)基板やLTCC(低温同時焼成セラミック)基板などのセラミック系基板など絶縁性に優れる基板を用いることができるが、本実施形態においては、LTCC基板が用いられている。
【0036】
また、図1および図2に示すように、各々の誘電板11A〜18Aの表面上には、良導電性材料であって誘電板11A〜18Aの加圧焼成温度(900℃程度)よりも高融点となる銅や銀などの金属を用いて形成された入力端子7、出力端子8、接地導体9A、9B、第1の導体線路3A、第2の導体線路4Aまたは10枚の平板電極33a〜37a、33b〜37bが適宜に分配配置されている。
【0037】
ここで、8枚の層よりなる積層型フィルタ回路1Aのうちの最上方層を第1の層と称すると、第1の層の誘電板11Aの表面上には、線路状の入力端子7および出力端子8が形成されている。
【0038】
また、第1の層から下方に計数して第2番目の層を第2の層とすると、第2の層の誘電板12Aおよび第8の層の誘電板18Aの表面上には、平板状に形成された第1の接地導体9Aおよび第2の接地導体9Bが形成されている。
【0039】
そして、第6の層においては、第1の導体線路3Aが形成された誘電板(以下、「第1の誘電板」という。)16Aが配設されている。また、第4の層においては、第2の導体線路4Aが形成された誘電板(以下、「第2の誘電板」という。)14Aが配設されている。この第1の誘電板16Aの上方に第2の誘電板14Aを積層させることにより、本実施形態の第1の導体線路3Aおよび第2の導体線路4Aは共振インダクタンス2Aを形成している。
【0040】
図3は、積層型フィルタ回路1Aの平面図を示している。また、図4は、積層型フィルタ回路1Aの概略図を示している。
【0041】
第1の導体線路3Aは、図3に示すように、インダクタンス素子となる開いた四角形環を形成している。この四角形環は略長方形状に形成されることによりそれぞれ平行に対向している二辺(略四角形環が開いていることにより一部接続されていない辺23Aaも接続された一辺として考える。以下、第2の導体線路4Aなどにおいても同様とする。)21Aa、21Ab、23Aa、23Abを2組の対辺として有している。これら2組の対辺21Aa、21Abおよび23Aa、23Abは、それらの対向方向の平行方向(X方向およびY方向)を互いに直交させるように形成されており、本発明の第1の対辺および第3の対辺として用いられている。
【0042】
また、第1の導体線路3Aの一端3Aaは、図1および図2に示すように、スルーホール10を介して、第8の層の誘電板18Aに配設された第2の接地導体9Bに接続されている。このため、図3および図4に示すように、辺23Aaのうち第1の導体線路3Aの一端3Aaを含む部分および第1の対辺21Aa、21Abのうち第1の導体線路3Aの一端3Aaに近い一辺21Aaは、本発明の第1の導体線路3Aにおける「接地側部分」3Agとなる。それに対し、辺23Aaのうち第1の導体線路3Aの一端3Aaを含まない部分、すなわち第1の導体線路3Aの他端3Abを含む部分および第1の対辺21Aa、21Abのうち第1の導体線路3Aの他端3Abに近い一辺21Abは、本発明の第1の導体線路3Aにおける「入力端子側部分」3Ahとなる。
【0043】
第2の導体線路4Aは、図1から図3に示すように、第1の導体線路3Aと同程度の線路幅および線路長さを有しており、第1の導体線路3Aと同様、インダクタンス素子となる開いた四角形環を形成している。この第2の導体線路4Aの一端4Aaは、スルーホール10を介して、第2の層の誘電板12Aに配設された第1の接地導体9Aに接続されている。
【0044】
また、第2の導体線路4Aに係る四角形環の各辺は、第1の導体線路3Aに係る四角形環の各辺21Aa、21Ab、23Aa、23Abとそれぞれ平行に配列されている。本実施形態においては、第1の対辺21Aa、21Abとそれぞれ平行に配列されている対向する二辺22Aa、22Abを本発明の第2の対辺とし、第3の対辺23Aa、23Abとそれぞれ平行に配列されている対向する二辺24Aa、24Abを本発明の第4の対辺として用いられている。これら第2の対辺22Aa、22Abおよび第4の対辺24Aa、24Abは、第1の対辺21Aa、21Abおよび第3の対辺23Aa、23Abにそれぞれ平行であることから、それらの各対向方向は互いに直交している。
【0045】
ここで、図3および図4に示すように、辺24Abのうち第2の導体線路4Aの一端4Aaを含む部分および第2の対辺22Aa、22Abのうち第2の導体線路4Aの一端4Aaに近い一辺22Abは、本発明の第2の導体線路4Aにおける「接地側部分」4Agとなる。これに対し、辺24Abのうち第2の導体線路4Aの一端4Aaを含まない部分、すなわち第2の導体線路4Aの他端4Abを含む部分および第2の対辺22Aa、22Abのうち第2の導体線路4Aの他端4Abに近い一辺22Aaは、本発明の第2の導体線路4Aにおける「出力端子側部分」4Ahとなる。
【0046】
そして、第2の導体線路4Aは、図1から図3に示すように、第2の誘電板14Aを介して、その積層方向において第1の導体線路3Aと重なるように積層されている。具体的には、第2の導体線路4Aにおける第2の対辺22Aa、22Abの対向間隔は第1の対辺21Aa、21Abの対向間隔よりも狭くなっており、第1の対辺21Aa、21Abの各内側部分は第2の対辺22Aa、22Abの各外側部分と重なっている。同様にして、第4の対辺24Aa、24Abの対向間隔は第3の対辺23Aa、23Abの対向間隔よりも広くなっており、第3の対辺23Aa、23Abの各外側部分は第4の対辺24Aa、24Abの各内側部分と重なっている。つまり、第2の導体線路4Aにおける第2の対辺22Aa、22Abは積層方向において第1の対辺21Aa、21Abに重なりながら第1の対辺21Aa、21Abの内側にずらして配列されており、第4の対辺24Aa、24Abは積層方向において第3の対辺23Aa、23Abに重なりながら第3の対辺23Aa、23Abの外側にずらして配列されている。
【0047】
このずらす量が大きくなれば、誘電板11A〜18Aの面内方向のずれを許容する範囲は大きくなる。しかし、ずらす量が大きくなると第1の導体線路3Aと第2の導体線路4Aとの対向面積が減少してその伝送損失が大きくなる可能性がある。そのため、このずらす量は、所望する共振インダクタンス2Aの結合特性に応じて決定されている。
【0048】
積層される10枚の平板電極33a〜37a、33b〜37bは、図1から図4に示すように、第3から第7の各層の誘電板13A〜17Aの表面上であって第1の導体線路3Aに係る環および第2の導体線路4Aに係る環の内側となる表面上に、それぞれ2枚ずつ矩形状に薄膜形成されている。これら10枚の平板電極33a〜37a、33b〜37bは、第1の導体線路3A、第2の導体線路4A、入力端子7、出力端子8および接地導体9A、9Bに適宜接続されることにより、第1の直流阻止キャパシタ6A、第1の共振用キャパシタ6B、第2の直流阻止キャパシタ6C、第2の共振用キャパシタ6Dおよびトラップ用キャパシタ6Fをそれぞれ形成している。以下、これら第1の直流阻止キャパシタ6A、第1の共振用キャパシタ6B、第2の直流阻止キャパシタ6C、第2の共振用キャパシタ6Dおよびトラップ用キャパシタ6Fを具体的に説明する。
【0049】
第1の直流阻止キャパシタ6Aは、第3の層の誘電板13Aから第7の層の誘電板17Aに形成された10枚の平板電極33a〜37a、33b〜37bのうち積層方向に相互に重ねられた5枚の平板電極33a〜37a(図1および図2の手前側の平板電極)により形成されている。第4の層の誘電板14Aおよび第6の層の誘電板16Aに形成された2枚の平板電極34a、36aは、スルーホール10および入力側接続線路5aを介して、入力端子7に接続されている。また、第3の層の誘電板13A、第5の層の誘電板15Aおよび第7の層の誘電板17Aに形成された3枚の平板電極33a、35a、37aは、スルーホール10を介して、第1の導体線路3Aの他端3Abに接続されている。これら5枚の平板電極33a〜37aにより、第1の直流阻止キャパシタ6Aは、入力端子7と第1の導体線路3Aの他端3Abとの間に介在し、第1の導体線路3Aに直列に接続される。
【0050】
第1の共振用キャパシタ6Bは、第3の層の誘電板13Aに形成された平板電極33aおよび第2の層の誘電板12Aに形成された第1の接地導体9Aにより、形成されている。同様にして、第1の共振用キャパシタ6Bは、第7の層の誘電板17Aに形成された平板電極37aおよび第8の層の誘電板18Aに形成された第2の接地導体9Bにより、形成されている。つまり、これら2個の第1の共振用キャパシタ6Bは、第1の直流阻止キャパシタ6Aの配設位置の中心となる第5の層の誘電板15Aに形成された平板電極35aを基準として、誘電板11A〜18Aの積層方向に対称になる2つの位置にそれぞれ形成されている。また、前述したように、第3の層の誘電板13Aおよび第7の層の誘電板17Aに形成された2枚の平板電極33a、37aはスルーホール10を介して第1の導体線路3Aの他端3Abに接続されており、第1の直流阻止キャパシタ6Aおよび第1の共振用キャパシタ6Bの一部を形成する平板電極として共用されている。このように、これら2枚の平板電極33a、37aならびに2枚の接地導体9A、9Bにより、2個の第1の共振用キャパシタ6Bは、第1の導体線路3Aに並列に接続されている。
【0051】
また、この2個の第1の共振用キャパシタ6Bの一部を形成する第1の接地導体9Aおよび第2の接地導体9Bは、第1の共振用キャパシタ6Bの一部を構成する第3の層の平板電極33aおよび第7の層の平板電極37aと対向する部分に、トリミング装置によりトリミングされた容量調整開口部9Aa、9Baを有している。
【0052】
第2の直流阻止キャパシタ6Cは、第3の層の誘電板13Aから第7の層の誘電板17Aに形成された10枚の平板電極33a〜37a、33b〜37bのうち、第1の直流阻止キャパシタ6Aおよび第1の共振用キャパシタ6Bに用いられていない5枚の平板電極33b〜37bより形成されている。第4の層の誘電板14Aおよび第6の層の誘電板16Aに形成された2枚の平板電極34b、36bは、スルーホール10および出力側接続線路5bを介して、出力端子8に接続されている。また、第3の層の誘電板13A、第5の層の誘電板15Aおよび第7の層の誘電板17Aに形成された3枚の平板電極33b、35b、37bは、スルーホール10を介して、第2の導体線路4Aの他端4Abに接続されている。これら5枚の平板電極33b〜37bにより、第2の直流阻止キャパシタ6Cは、出力端子8と第2の導体線路4Aの他端4Abとの間に介在し、第2の導体線路4Aに直列に接続される。
【0053】
第2の共振用キャパシタ6Dは、第3の層の誘電板13Aに形成された平板電極33bおよび第2の層の誘電板12Aに形成された第1の接地導体9Aにより、形成されている。同様にして、第2の共振用キャパシタ6Dは、第7の層の誘電板17Aに形成された平板電極37bおよび第8の層の誘電板18Aに形成された第2の接地導体9Bにより、形成されている。つまり、これら2個の第2の共振用キャパシタ6Dは、第2の直流阻止キャパシタ6Cの配設位置の中心となる第5の層の誘電板15Aに形成された平板電極35bを基準として、誘電板11A〜18Aの積層方向に対称になる2つの位置にそれぞれ形成されている。また、前述したように、第3の層の誘電板13Aおよび第7の層の誘電板17Aに形成された2枚の平板電極33b、37bは、スルーホール10を介して第2の導体線路4Aの他端4Abに接続されており、第2の直流阻止キャパシタ6Cおよび第2の共振用キャパシタ6Dの一部を形成する平板電極として共用されている。このように、これら2枚の平板電極33b、37bならびに2枚の接地導体9A、9Bにより、2個の第2の共振用キャパシタ6Dは、第2の導体線路4Aに並列に接続されている。
【0054】
また、この2個の第2の共振用キャパシタ6Dの一部を形成する第1の接地導体9Aおよび第2の接地導体9Bは、第2の共振用キャパシタ6Dの一部を構成する第3の層の平板電極33bおよび第7の層の平板電極37bと対向する部分に、トリミング装置によりトリミングされた容量調整開口部9Aa、9Baを有している。
【0055】
そして、トラップ用キャパシタ6Fは、図1および図2に示すように、第4の層または第6の層のいずれか1の層に形成された同一面上の2枚の平板電極34a、34bもしくは36a、36bにより形成される。本実施形態においては、このトラップ用キャパシタ6Fは、第4の層の2枚の平板電極34a、34bにより形成されている。これら2枚の平板電極34a、34bのうちの1枚の平板電極34aは、直流阻止キャパシタ6Aの一部を形成する平板電極のうち入力端子7に接続された一方の平板電極34aであり、本発明の第1の平板電極として用いられる。また、他の1枚の平板電極34bは、直流阻止キャパシタ6Cの一部を形成する平板電極のうち出力端子8に接続された一方の平板電極34bであり、本発明の第2の平板電極として用いられる。これら第1の平板電極34aおよび第2の平板電極34bは、同一の層に形成された他の2枚組の平板電極33a、33b、35a、35b、36a、36bまたは37a、37bと比較して、互いに近接させて配設されている。
【0056】
次に、本実施形態の積層型フィルタ回路1Aの作用を説明する。
【0057】
本実施形態の積層型フィルタ回路1Aの誘電板11A〜18Aは、LTCC基板が用いられている。このLTCC基板の焼成温度(900℃程度)は、HTCC基板の焼成温度(1600℃程度)と比較して低いので、第1の導体線路3Aや第2の導体線路4Aなどの導体の材料として高電導かつ低融点のCu、Ag、Auを用いることができる。そのため、共振インダクタンス2Aの伝送抵抗を低くすることができ、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができる。
【0058】
このLTCC基板のマザー基板を加圧焼成する際、マザー基板の積層方向に圧縮され、それに伴い、そのマザー基板の中心から放射線状に伸縮する(図10を参照)。そのため、各誘電板11A〜18Aはその面内方向において相互にずれやすくなるので、本実施形態の積層型フィルタ回路1Aにおいては、図3に示すように、共振インダクタンス2Aを形成する第2の導体線路4Aの第2の対辺22Aa、22Abおよび第4の対辺24Aa、24Abを前述した所定の方向にずらして配列させている。これにより、誘電板11A〜18Aの加圧焼成時において、第1の誘電板16Aまたは第2の誘電板14Aが第1の対辺21Aa、21Abまたは第2の対辺22Aa、22Abの対向方向の平行方向(Y方向)に伸縮したり、第3の対辺23Aa、23Abまたは第4の対辺24Aa、24Abの対向方向の平行方向(X方向)に伸縮したりしてそれらの面内方向(X方向およびY方向)にずれたとしても、第2の対辺22Aa、22Abが第1の対辺21Aa、21Abと重なっている限りにおいては、共振インダクタンス2Aの結合特性はほとんど影響を受けない。
【0059】
具体的に説明すると、図5に示すように、第1の誘電板16Aまたは第2の誘電板14Aがそれらの面内方向(第1の対辺21Aa、21Abおよび第3の対辺23Aa、23Abの各々の対向方向の平行方向または第2の対辺22Aa、22Abおよび第4の対辺24Aa、24Abの各々の対向方向の平行方向)に伸縮することにより、第1の導体線路3Aと第2の導体線路4Aとの位置関係がずれ、第2の導体線路4Aに係る第2の対辺22Aa、22Abの一方22Abと第1の導体線路3Aに係る第1の対辺21Aa、21Abの一方21Abとの対向面積が減少しても、第2の対辺22Aa、22Abの他方22Aaと第1の対辺21Aa、21Abの他方21Aaとの対向面積が増加するので、第1の導体線路3Aと第2の導体線路4Aとの対向面積はほとんど変化しない。同様に、第2の導体線路4Aに係る第4の対辺24Aa、24Abの一方24Aaと第1の導体線路3Aに係る第3の対辺23Aa、23Abの一方23Aaとの対向面積が減少しても、第4の対辺24Aa、24Abの他方24Abと第3の対辺23Aa、23Abの他方23Abとの対向面積が増加するので、第1の導体線路3Aと第2の導体線路4Aとの対向面積はほとんど変化しないことになる。そのため、第1の導体線路3Aと第2の導体線路4Aとの位置関係が第1の誘電板16Aまたは第2の誘電板14Aの面内方向にずれても、第1の導体線路3Aと第2の導体線路4Aとの電磁結合度の変化を防止することができるので、共振インダクタンス2Aの結合特性が安定する。
【0060】
また、図3に示すように、本実施形態の共振インダクタンス2Aにおいては、第2の対辺22Aa、22Abを第1の対辺21Aa、21Abの内側にずらして配列させ、第4の対辺24Aa、24Abを第3の対辺23Aa、23Abの外側にずらして配列させている。このことから、第2の対辺22Aa、22Abを第1の対辺21Aa、21Abの内側にずらして配列させた長さ分だけ第4の対辺24Aa、24Abを第3の対辺23Aa、23Abの外側にずらして配列させることができる。そのため、第2の導体線路4Aを容易に長さ調整することができるので、第2の導体線路4Aの長さを第1の導体線路3Aの長さと同等にすることができ、インピーダンス・マッチングが行ない易くなるとともに、共振インダクタンス2Aの結合特性を安定させることができる。
【0061】
もちろん、上記と逆側にずらして配列させたとしても、第2の対辺22Aa、22Abを第1の対辺21Aa、21Abの外側にずらして配列させた長さ分だけ第4の対辺24Aa、24Abを第3の対辺23Aa、23Abの内側にずらして配列させることができるので、同様の効果を得ることができる。
【0062】
図6は、本実施形態の共振インダクタンス2Aの結合特性を示している。例えば、図5に示すように、第1の導体線路3Aと第2の導体線路4Aとの位置関係が誘電板11A〜18Aの面内方向(X方向およびY方向)にそれぞれ±50μmずつずれたとしても、図6と図11(従来例)と比較すれば、共振インダクタンス2Aの伝送損失に大きな変化が生じていないことは明らかである。これは、前述したように、第1の導体線路3Aと第2の導体線路4Aとの対向面積はほとんど変化しないことに起因している。このことからも、本実施形態の共振インダクタンス2Aにおいては、第1の導体線路3Aと第2の導体線路4Aとの電磁結合度の変化を防止することができ、共振インダクタンス2Aの結合特性を安定させることができるといえる。
【0063】
また、本実施形態の積層型フィルタ回路1Aにおいては、第1の導体線路3Aに係る環の内側および第2の導体線路4Aに係る環の内側に、各キャパシタ6A〜6Dおよび6Fを構成する10枚の平板電極33a〜37a、33b〜37bが配設される。そのため、第1の導体線路3Aに係る環の外側または上方もしくは下方にキャパシタ6A〜6Dおよび6Fを配設していたスペース分だけ積層型フィルタ回路1Aの薄型化を図ることができる。
【0064】
ここで、第1の導体線路3Aに係る環および第2の導体線路4Aに係る環の内側に各キャパシタ6A〜6Dおよび6Fを形成する場合、そのキャパシタ6A〜6Dおよび6Fの配設スペース分だけ当該2つの環の内径を大きくする必要がある。言い換えると、そのキャパシタ6A〜6Dの配設により当該2つの環の内径が従来の積層型フィルタ回路101よりも大きくなるので、無駄なスペースを増やすことなく第1の導体線路3Aおよび第2の導体線路4Aによって形成されてしまう線間容量を小さくすることができる。また、第1の導体線路3Aおよび第2の導体線路4Aにおける線間容量が小さくなると、共振インダクタンス2Aの伝送損失を少なくすることができるので、積層型フィルタ回路1AのクオリティファクタQを向上させることができる。
【0065】
本実施形態においては、前述した10枚の平板電極33a〜37a、33b〜37bにより、第1の直流阻止キャパシタ6Aおよび第2の直流阻止キャパシタ6Cが形成されるので、共振インダクタンス2Aに直流成分が流入出されることを防止することができる。また、4枚の平板電極33a、33b、37a、37bおよび2枚の接地導体9A、9Bにより、積層型フィルタ回路1Aを構成する第1の共振用キャパシタ6Bおよび第2の共振用キャパシタ6Dが形成される。そのため、これら4枚の平板電極33a、33b、37a、37bの大きさを調整することにより、インピーダンス特性の制御を行なうことができる。
【0066】
また、これら第1の接地導体9Aおよび第2の接地導体9Bに対して容量調整開口部9Aa、9Baが形成されている場合、接地導体9A、9Bの容量調整開口部の大きさを調整することにより、第1の共振用キャパシタ6Bおよび第2の共振用キャパシタ6Dの容量を調整することができるので、インピーダンス特性の制御を容易に行なうことができる。第1の接地導体9Aおよび第2の接地導体9Bは最上層または最下層の誘電板11A、18Aに近い誘電板12A、18Aの表面上に形成されるので、トリミング装置から照射されるレーザにより簡単に容量調整開口部の大きさを調整することができる。
【0067】
さらに、本実施形態においては、図1から図4に示すように、第4の層に形成された第1の平板電極34aと第2の平板電極34bとによりトラップ用キャパシタ6Fが形成されている。このトラップ用キャパシタ6Fは、図4に示すように、入力端子7および出力端子8を直列に接続している。このトラップ用キャパシタ6Fの形成により、少なくとも高周波数側の減衰帯域において、通過帯域付近にトラップ(減衰極)を形成することができる。
【0068】
また、このトラップ用キャパシタ6Fは第4の層の誘電板14Aに形成されている。すなわち、トラップ用キャパシタ6Fは同一誘電板の平面内に形成されているので、各誘電板11A〜18Aが相互にその面内方向にずれたとしても、各平板電極間34a、34bの対向距離に変化が生じにくい。そのため、トラップ用キャパシタ6Fの性能を安定させることができる。
【0069】
そのうえ、4枚の平板電極33a、33b、34a、34bは、直流阻止キャパシタ6A、6C、共振用キャパシタ6B、6Dおよびトラップ用キャパシタ6Fにおける一部の平板電極として共用されている。そのため、共用による平板電極の減数分だけ積層型フィルタ回路1Aの薄型化を図ることができる。
【0070】
そして、共振インダクタンス2Aにおいては、図3および図4に示すように、第1の導体線路3Aにおける入力端子側部分3Ahが第2の導体線路4Aにおける接地側部分4Agと近接し、第2の導体線路4Aにおける出力端子側部分4Ahが第1の導体線路3Aにおける接地側部分3Agと近接するように、言い換えると、入力端子側部分3Ahもしくは出力端子側部分4Ahと各接地側部分3Ag、4Agとが相互に近接するように、第1の導体線路3Aおよび第2の導体線路4Aを接地させている。このように、トラップ用キャパシタ6Fを形成させつつ、第1の導体線路3Aおよび第2の導体線路4Aを前述のように接地させることにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ1つずつトラップを形成することができる。
【0071】
以下、図7および図8を用いて、前述したトラップの形成を他の実施形態と比較して詳細に説明する。図7は、本実施形態の積層型フィルタ回路1Aの等価回路図(図7(b))と従来の実施形態の積層型フィルタ回路1B〜1Dの等価回路図(図7(a)〜(c))とを示している。具体的には、図7(a)は、入力端子側部分3Ahおよび出力端子側部分4Ah、ならびに各接地側部分3Ag、4Agを相互に近接させて得た共振インダクタンス(以下、「通常の共振インダクタンス」という。)2Bに対し、直流阻止キャパシタ6A、6Cおよび共振用キャパシタ6B、6Dをそれぞれ接続して得た積層型フィルタ回路1Bの等価回路である。図7(b)は、入力端子側部分3Ahもしくは出力端子側部分4Ahと各接地側部分3Ag、4Agとを相互に近接させて得た共振インダクタンス(以下、「本実施形態の共振インダクタンス」という。)2Aに対し、直流阻止キャパシタ6A、6Cおよび共振用キャパシタ6B、6Dをそれぞれ接続して得た積層型フィルタ回路1Cの等価回路である。図7(c)は、図7(b)の積層型フィルタ回路1Cの等価回路において、直流阻止キャパシタ6A、6Cと共振用キャパシタ6B、6Dとの各接続点を接続するトラップ用キャパシタ6Eを設けて得た積層型フィルタ回路1Dの等価回路である。そして、図7(d)は、図7(b)の積層型フィルタ回路1Cの等価回路において、入力端子7と出力端子8とを接続するトラップ用キャパシタ6Fを設けて得た本実施形態の積層型フィルタ回路1Aの等価回路である。
【0072】
また、図8は、図7(a)〜(d)に示した4つの積層型フィルタ回路1A〜1Dの等価回路について、その周波数特性を示している。図8の(a)〜(d)は、図7(a)〜(d)の積層型フィルタ回路1A〜1Dにおける周波数特性に対応している。
【0073】
図8に示すように、図7(a)に示す積層型フィルタ回路1Bは、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。低周波数側減衰帯域および高周波数側減衰帯域にはトラップ(減衰極)が形成されておらず、また、通常の共振インダクタンス2Bのため、減衰帯域における減衰傾度は小さい。特に、高周波数側減衰帯域における減衰傾度が小さいことが明らかである。そのため、図7(a)に示す積層型フィルタ回路1Bにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が通過しやすく、不要な周波数成分を効果的に除去することができない。
【0074】
図7(b)に示す積層型フィルタ回路1Cは、図7(a)に示す積層型フィルタ回路1Bと同様、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。この図7(b)に示す積層型フィルタ回路1Cは、本実施形態の共振インダクタンス2Aを有していることから、その特徴として、7.3GHz付近の周波数にトラップ(減衰極)が形成される。しかし、トラップ周波数が通過帯域の周波数から離れているので、高周波数側減衰帯域における減衰傾度が未だに小さい。そのため、図7(b)に示す積層型フィルタ回路1Cにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が未だ通過しやすく、不要な周波数成分を効果的に除去することができない。
【0075】
図7(c)に示す積層型フィルタ回路1Dは、図7(a)に示す積層型フィルタ回路1Bと同様、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。この図7(c)に示す積層型フィルタ回路1Dは、本実施形態の共振インダクタンス2Aおよび所定のトラップ用キャパシタ6Eを有していることから、その特徴として、5.5GHz付近の周波数にトラップ(減衰極)が形成されている。しかし、トラップ周波数が通過帯域の周波数から離れているので、図7(c)の伝送損失曲線が矩形状の理想的な伝送損失曲線を示しておらず、高周波数側減衰帯域における減衰傾度が未だに小さいといえる。そのため、図7(c)に示す積層型フィルタ回路1Dにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が未だ通過しやすく、不要な周波数成分を効果的に除去することができない。
【0076】
図7(d)に示す積層型フィルタ回路1Aは、図7(a)に示す積層型フィルタ回路1Bと同様、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。ここで、本実施形態の積層型フィルタ回路1Aである図7(d)に示す積層型フィルタ回路1Aは、本実施形態の共振インダクタンス2Aおよび本実施形態のトラップ用キャパシタ6Fを有していることから、その特徴として、1.2GHz付近および4.0GHz付近の周波数にそれぞれトラップ(減衰極)が形成されている。これら2つのトラップ周波数は、通過帯域の周波数(2〜3GHz周辺)に近接してそれぞれ形成されているので、図7(d)の積層型フィルタ回路1Aの伝送損失曲線は、低周波数側減衰帯域および高周波数側減衰帯域における減衰傾度が大きくなり、矩形状の理想的な伝送損失曲線に近似した形状になっている。そのため、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が通過しにくくなり、不要な周波数成分を効果的に除去することができる。
【0077】
すなわち、本実施形態の積層型フィルタ回路1Aによれば、入力端子側部分3Ahもしくは出力端子側部分4Ahおよび各接地側部分3Ag、4Agを相互にそれぞれ近接させた共振インダクタンス2Aおよび各端子7、8間のトラップ用キャパシタ6Fを形成することにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ1つずつトラップを形成することができるので、インピーダンスの減衰傾度を大きくすることができ、不要な周波数成分を効果的に除去することができる。
【0078】
なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。
【0079】
例えば、本実施形態の各キャパシタ6A〜6D、6Fは、第4の誘電板14Aおよび第3の層の誘電板13Aに形成された4枚の平板電極34a、34b、33a、33bならびに第1の接地導体9Aのみにより、または、それらの対称位置に存在している第5の層の誘電板15Aおよび第6の誘電板16Aに形成された4枚の平板電極35a、35b、36a、36bならびに第2の接地導体9Bのみにより形成しても良い。
【図面の簡単な説明】
【0080】
【図1】本発明の本実施形態の積層型フィルタ回路を示す分解斜視図
【図2】本実施形態の積層型フィルタ回路を示す斜視図
【図3】本実施形態の積層型フィルタ回路を示す平面図
【図4】本実施形態の積層型フィルタ回路を示す概略図
【図5】本実施形態の相互インタクタンス素子において第2の導体線路が第1の導体線路に対してX方向に+50μm、Y方向に−50μmずれた状態を示す平面図
【図6】本実施形態の共振インダクタンスの結合特性を示すグラフ
【図7】本実施形態の積層型フィルタ回路と他の積層型フィルタ回路とを比較するために用いる4つの等価回路図;(a)は通常の共振インダクタンスに対して直流阻止キャパシタおよび共振用キャパシタをそれぞれ接続して得た積層型フィルタ回路の等価回路、(b)は、本実施形態の共振インダクタンスに対して直流阻止キャパシタおよび共振用キャパシタをそれぞれ接続して得た積層型フィルタ回路の等価回路、(c)は(b)の等価回路において直流阻止キャパシタと共振用キャパシタとの各接続点を相互に接続するトラップ用キャパシタを設けて得た積層型フィルタ回路の等価回路、(d)は(b)の等価回路において入力端子と出力端子とを接続するトラップ用キャパシタを設けて得た本実施形態の積層型フィルタ回路の等価回路
【図8】図7(a)〜(d)の回路の周波数特性を示すグラフ
【図9】従来の積層型フィルタ回路を示す分解斜視図
【図10】LTCC基板のマザー基板を加圧焼成した際に生じる状態を示す斜視図
【図11】従来の共振インダクタンスの結合特性を示すグラフ
【図12】従来の共振インダクタンスを示す平面図;(a)は各インダクタンス素子が所望の位置に配設された状態を示し、(b)はインタクタンス素子104がX方向に+50μm、Y方向に−50μmずれた状態を示している
【符号の説明】
【0081】
1A 積層型フィルタ回路
2A 共振インダクタンス
3A 第1の導体線路
4A 第2の導体線路
6A、6B、6C、6D、6F キャパシタ
9A、9B 接地導体
11A〜18A 誘電板
21Aa、21Ab 第1の対辺
22Aa、22Ab 第2の対辺
23Aa、23Ab 第3の対辺
24Aa、24Ab 第4の対辺
33a〜37a、33b〜37b 平板電極
【技術分野】
【0001】
本発明は、積層型フィルタ回路に係り、特に、インダクタンス素子やキャパシタなどが適宜配置された複数のLTCC基板を積層させてなる積層型バンドパスフィルタなどに好適に利用することができる積層型フィルタ回路に関する。
【背景技術】
【0002】
従来より、入力された電気信号に帯域制限をかけたり、特定の周波数成分を取り出したりするため、インダクタンス素子とキャパシタとを組み合わせてなるフィルタ回路が用いられている。特に、ノート・パソコンや携帯電話機などの小型・携帯性を要求される機器においては、小型化・省スペース化が容易な積層型フィルタ回路が用いられている。
【0003】
従来の積層型フィルタ回路101は、図9に示すように、LTCC基板(低温同時焼成セラミック積層基板)により形成される複数の誘電板111〜120の表面上に、インダクタンス素子103、104やキャパシタ106、106を適宜備えている。2つのインダクタンス素子103、104は、その線路長さをできる限り長くするため、同一の誘電板の表面上に波形状に形成されており、それらの一端はスルーホール110を介して接地導体109に接続されている。また、キャパシタ106、106は、その容量をできる限り大きくするため、インダクタンス素子103、104が形成されていない別の誘電板の表面上に配設されており、スルーホール110を介して2つのインダクタンス素子103、104に並列に接続されている。これにより、従来の積層型フィルタ回路101は、所望する周波数成分のみを取り出すことができるようになっていた(特許文献1を参照)。
【0004】
また、図示はしないが、従来の他の積層型フィルタ回路においては、入力端子と出力端子とを接続させるトラップ用キャパシタを設けることにより、減衰帯域にトラップ(減衰極)を形成することができ、不要な周波数成分を除去することができるようになっていた(特許文献2を参照)。
【0005】
【特許文献1】特開平11−067587号公報
【特許文献2】特開平6−350374号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、従来の積層型フィルタ回路101においては、トラップ用キャパシタを備えていたとしても、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にトラップを設けることが難しかったので、通過帯域以外の電気信号を通過させない理想的なフィルタ回路となるように、減衰傾度を所望する程度にまで大きくすることができないという問題があった。
【0007】
また、図9に示すように、従来の積層型フィルタ回路101においては、2つのインダクタンス素子103、104およびキャパシタ106、106を異なる誘電板の表面上に形成し、それらを誘電板の積層方向に重ねるように配設させていたので、その積層方向に厚くなり易く、積層型フィルタ回路の薄型化が困難であった。
【0008】
さらに、インダクタンス素子103、104は波形状に形成されていることから、その波形部分の間隔が小さく成り易く、各インダクタンス素子103、104の波形部分に不必要な線間容量が形成されてしまうという問題があった。各インダクタンス素子103、104に線間容量が形成されてしまうと、各インダクタンス素子103、104のインピーダンスが低下するので、積層型フィルタ回路のクオリティファクタQが低下してしまうという問題が生じていた。
【0009】
仮に、図12(a)に示すように、インダクタンス素子103、104の形成面積をできる限り大きくし、その波形部分を伸ばして環状にするとともに、それらインダクタンス素子103、104を別の層に配設することにより、インダクタンス素子103、104による不必要な線間容量が形成されることを防止するような積層型フィルタ回路101を形成したとする。しかしながら、図10に示すように、従来の積層型フィルタ回路101においては、誘電板となるLTCC基板の加圧焼成時にLTCC基板のマザー基板130がその中心から放射線状(図10の矢印)に伸張するため、各LTCC基板はその面内方向(X方向およびY方向)にそれぞれずれやすい。そのため、図12(b)に示すように、インダクタンス素子103、104を別の層に配設すると、各LTCC基板のずれにより、インダクタンス素子103とインダクタンス素子104との適正配置関係がLTCC基板の面内方向にずれてしまう。すると、インダクタンス素子103、104の対向面積は減少するので、それらインダクタンス素子103、104の電磁結合度が変化し、その伝送損失を悪化させてしまうという問題があった。
【0010】
具体的に説明すると、図12(b)に示すように、インダクタンス素子103とインダクタンス素子104との適正配置関係がX方向およびY方向に±50μmずつずれたとすると、その伝送損失は図11に示すように変化する。図11に示すように、インダクタンス素子103、104の形成面積をできる限り大きくするためにそれらインダクタンス素子103、104を別の層に配設すると、インダクタンス素子103、104の対向面積が変化しやすくなり、それらインダクタンス素子103、104の電磁結合度が変化するため、その伝送損失を低下させてしまうという問題があった。
【0011】
そこで、本発明はこれらの点に鑑みてなされたものであり、低周波数側減衰帯域および高周波数側減衰帯域の周波数であって通過帯域付近の周波数にそれぞれトラップ(減衰極)を設けて大きな減衰傾度を得ることができる積層型フィルタ回路を提供することをその目的としている。
【0012】
また、本発明は、積層型フィルタ回路を薄型化することができる積層型フィルタ回路を提供することを他の目的としている。
【0013】
さらに、本発明は、積層型フィルタ回路を大型化させることなくその性能を向上させることができる積層型フィルタ回路を提供することを他の目的としている。
【0014】
そして、本発明は、共振インダクタンスに係る個々のインダクタンス素子が別の層に配設されていても、その共振インダクタンスの結合特性が変化するのを防止することができる積層型フィルタ回路を提供することを他の目的としている。
【課題を解決するための手段】
【0015】
本発明の積層型フィルタ回路は、その第1の態様として、積層される複数の誘電板のうちの1枚の誘電板である第1の誘電板の表面上において環を形成している第1の導体線路と、第1の誘電板の上方側もしくは下方側に積層されている第2の誘電板の表面上において第1の導体線路に係る環に対向する環を形成している第2の導体線路と、複数の誘電板のうちの少なくとも1枚以上の誘電板の表面上においてそれぞれ1枚または2枚以上配設されている複数の平板電極と、複数の平板電極のうちの1枚または2枚以上の平板電極に接続されている入力端子および出力端子とを備えていることを特徴とする。また、複数の平板電極は、入力端子と第1の導体線路との間および出力端子と第2の導体線路との間において直列接続される直流阻止キャパシタならびに第1の導体線路および第2の導体線路にそれぞれ並列接続される共振用キャパシタを形成しており、第1の導体線路および第2の導体線路は、第1の導体線路もしくは第2の導体線路における入力端子側部分もしくは出力端子側部分が第2の導体線路もしくは第1の導体線路における接地側部分と相互に近接するように第1の導体線路および第2の導体線路を接地させることにより、共振インダクタンスを形成しており、入力端子もしくは出力端子に接続されている第1の平板電極および第2の平板電極は、相互に近接させることにより、トラップ用キャパシタを形成していることを特徴としている。
【0016】
本発明の第2の態様の積層型フィルタ回路は、第1の態様の積層型フィルタ回路において、複数の平板電極は、複数の誘電板の積層方向からみて第1の導体線路に係る環の内側および第2の導体線路に係る環の内側となる表面上に、それぞれ配設されていることを特徴としている。
【0017】
本発明の第3の態様の積層型フィルタ回路は、第1の態様または第2の態様の積層型フィルタ回路において、直流阻止キャパシタを形成する平板電極のうち入力端子もしくは出力端子に接続された平板電極は、第1の平板電極または第2の平板電極として用いられていることを特徴としている。
【0018】
本発明の第4の態様の積層型フィルタ回路は、第1から第3のいずれか1の態様の積層型フィルタ回路において、第1の平板電極および第2の平板電極は、複数の誘電板のうちの同一の誘電板の表面上に配設されていることを特徴としている。
【0019】
本発明の第5の態様の積層型フィルタ回路は、第1から第4のいずれか1の態様の積層型フィルタ回路において、第1の導体線路は、対向する二辺を第1の対辺として有する多角形環を形成しており、第2の導体線路は、第1の対辺とそれぞれ平行する二辺を第2の対辺として有する多角形環を形成しているとともに、第1の誘電板または第2の誘電板を介して第1の導体線路と積層方向に重なるように積層されており、第2の対辺の対向間隔は第1の対辺の対向間隔と異なっており、第2の対辺は積層方向において第1の対辺に重なりながら第1の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。
【0020】
本発明の第6の態様の積層型フィルタ回路は、第5の態様の積層型フィルタ回路において、第1の導体線路は、第1の対辺の対向方向と異なる方向において対向する二辺を第3の対辺として有する多角形環を形成しており、第2の導体線路は、第3の対辺とそれぞれ平行する二辺を第4の対辺として有する多角形環を形成しており、第4の対辺の対向間隔は、第3の対辺の対向間隔と異なっており、第4の対辺は積層方向において第3の対辺に重なりながら第3の対辺の内側もしくは外側のいずれか一方にずらして配列されていることを特徴としている。
【0021】
本発明の第7の態様の積層型フィルタ回路は、第6の態様の積層型フィルタ回路において、第2の対辺が第1の対辺の内側にずらして配列される場合、第4の対辺は第3の対辺の外側にずらして配列されており、第2の対辺が第1の対辺の外側にずらして配列される場合、第4の対辺は第3の対辺の内側にずらして配列されていることを特徴としている。
【0022】
本発明の第8の態様の積層型フィルタ回路は、第6または第7の態様の積層型フィルタ回路において、第1の導体線路および第2の導体線路は、第1の対辺および第3の対辺ならびに第2の対辺および第4の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成していることを特徴としている。
【0023】
本発明の第9の態様の積層型フィルタ回路は、第1から第8のいずれか1の態様の積層型フィルタ回路において、誘電板は低温同時焼成セラミック(LTCC)であることを特徴としている。
【発明の効果】
【0024】
本発明の第1の態様の積層型フィルタ回路によれば、端子側および接地側を相互にそれぞれ近接させた共振インダクタンスおよび端子間トラップ用キャパシタを形成することにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ1つずつトラップを形成することができるので、インピーダンスの減衰傾度を大きくすることができる。
【0025】
本発明の第2の態様の積層型フィルタ回路によれば、デッドスペースとなっていた第1の導体線路に係る環の内側および第2の導体線路に係る環の内側に各キャパシタを構成する複数の平板電極が配設されるので、第1の導体線路に係る環の外側または上方もしくは下方にキャパシタを配設していたスペース分だけ積層型フィルタ回路の薄型化を図ることができる。また、第1の導体線路に係る環および第2の導体線路に係る環の内側にキャパシタを形成する分だけ当該2つの環の内径が大きくなるので、第1の導体線路および第2の導体線路によって形成されてしまう線間容量を小さくすることができる。これにより、共振インダクタンスの伝送損失を少なくすることができ、積層型フィルタ回路のクオリティファクタQを向上させることができるという効果を奏する。
【0026】
本発明の第3の態様の積層型フィルタ回路によれば、1枚または2枚以上の平板電極を直流阻止キャパシタおよびトラップ用キャパシタにおける一部の平板電極として共用することができるので、平板電極の共用に係る減数分だけ積層型フィルタ回路の薄型化を図ることができる。
【0027】
本発明の第4の態様の積層型フィルタ回路によれば、各誘電板がその面内方向にずれたとしても、各平板電極間の対向距離に変化が生じないので、トラップ用キャパシタの性能を安定させることができるという効果を奏する。
【0028】
本発明の第5の態様の積層型フィルタ回路によれば、第1の誘電板が第1の対辺の対向方向の平行方向に伸縮したり、第2の誘電板が第2の対辺の対向方向の平行方向に伸縮したとしても、第2の対辺が第1の対辺と重なっている限りにおいては、第2の対辺の一方と第1の対辺の一方との対向面積が減少しても、第2の対辺の他方と第1の対辺の他方との対向面積が増加するので、第1の導体線路と第2の導体線路との対向面積はほとんど変化しない。そのため、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【0029】
本発明の第6の態様の積層型フィルタ回路によれば、第1の対辺および第2の対辺の対向方向の平行方向だけでなく、第3の対辺および第4の対辺の対向方向の平行方向に第1の誘電板または第2の誘電板が伸縮したとしても、第4の対辺が第3の対辺と重なっている限りにおいては、第1の導体線路と第2の導体線路との対向面積はほとんど変化しない。そのため、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【0030】
本発明の第7の態様の積層型フィルタ回路によれば、第2の対辺を第1の対辺の内側にずらして配列させた長さ分だけ第4の対辺を第3の対辺の外側にずらして配列させることができる。同様にして、第2の対辺を第1の対辺の外側にずらして配列させた長さ分だけ第4の対辺を第3の対辺の内側にずらして配列させることができる。そのため、第2の導体線路の長さを第1の導体線路の長さと同等にすることができるので、共振インダクタンスの結合特性が安定するという効果を奏する。
【0031】
本発明の第8の態様の積層型フィルタ回路によれば、第1の対辺および第3の対辺に係る各々の対向方向の平行方向および第2の対辺および第4の対辺に係る各々の対向方向の平行方向が第1の誘電板および第2の誘電板の面内方向(X方向およびY方向)に対応しているので、第1の誘電板または第2の誘電板がその面内方向(X方向およびY方向)に伸縮して第1の導体線路と第2の導体線路との位置関係がずれたとしても、第2の導体線路が第1の導体線路と重なっている限りにおいて、第1の導体線路と第2の導体線路との対向面積がほとんど変化しない。そのため、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができ、共振インダクタンスの結合特性が安定するという効果を奏する。また、本発明の第7の態様の積層型フィルタ回路によれば、複雑な形状の多角形環を形成することなく、第1の導体線路と第2の導体線路との電磁結合度の変化を防止することができるので、積層型フィルタ回路の製造コストを低廉なものにすることができるという効果を奏する。
【0032】
本発明の第9の態様の積層型フィルタ回路によれば、LTCC基板はHTCC基板の焼成温度(1600℃程度)と比較してその焼成温度が低い(900℃程度)ので、第1の導体線路や第2の導体線路などの導体の材料として高電導かつ低融点のCu、Ag、Auを用いることができる。そのため、積層型フィルタ回路の伝送抵抗を低くすることができるので、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【0033】
以下、図1から図8を用いて、本発明の積層型フィルタ回路の実施形態を説明する。
【0034】
図1は、本実施形態の積層型フィルタ回路1Aの分解斜視図を示している。また、図2は、本実施形態の積層型フィルタ回路1Aにおいてその誘電板11A〜18Aを除いて得た斜視図を示している。
【0035】
本実施形態の積層型フィルタ回路1Aは、図1に示すように、8枚の誘電板11A〜18Aを積層させて形成されている。この誘電板11A〜18Aとしては、HTCC(高温焼成セラミック)基板やLTCC(低温同時焼成セラミック)基板などのセラミック系基板など絶縁性に優れる基板を用いることができるが、本実施形態においては、LTCC基板が用いられている。
【0036】
また、図1および図2に示すように、各々の誘電板11A〜18Aの表面上には、良導電性材料であって誘電板11A〜18Aの加圧焼成温度(900℃程度)よりも高融点となる銅や銀などの金属を用いて形成された入力端子7、出力端子8、接地導体9A、9B、第1の導体線路3A、第2の導体線路4Aまたは10枚の平板電極33a〜37a、33b〜37bが適宜に分配配置されている。
【0037】
ここで、8枚の層よりなる積層型フィルタ回路1Aのうちの最上方層を第1の層と称すると、第1の層の誘電板11Aの表面上には、線路状の入力端子7および出力端子8が形成されている。
【0038】
また、第1の層から下方に計数して第2番目の層を第2の層とすると、第2の層の誘電板12Aおよび第8の層の誘電板18Aの表面上には、平板状に形成された第1の接地導体9Aおよび第2の接地導体9Bが形成されている。
【0039】
そして、第6の層においては、第1の導体線路3Aが形成された誘電板(以下、「第1の誘電板」という。)16Aが配設されている。また、第4の層においては、第2の導体線路4Aが形成された誘電板(以下、「第2の誘電板」という。)14Aが配設されている。この第1の誘電板16Aの上方に第2の誘電板14Aを積層させることにより、本実施形態の第1の導体線路3Aおよび第2の導体線路4Aは共振インダクタンス2Aを形成している。
【0040】
図3は、積層型フィルタ回路1Aの平面図を示している。また、図4は、積層型フィルタ回路1Aの概略図を示している。
【0041】
第1の導体線路3Aは、図3に示すように、インダクタンス素子となる開いた四角形環を形成している。この四角形環は略長方形状に形成されることによりそれぞれ平行に対向している二辺(略四角形環が開いていることにより一部接続されていない辺23Aaも接続された一辺として考える。以下、第2の導体線路4Aなどにおいても同様とする。)21Aa、21Ab、23Aa、23Abを2組の対辺として有している。これら2組の対辺21Aa、21Abおよび23Aa、23Abは、それらの対向方向の平行方向(X方向およびY方向)を互いに直交させるように形成されており、本発明の第1の対辺および第3の対辺として用いられている。
【0042】
また、第1の導体線路3Aの一端3Aaは、図1および図2に示すように、スルーホール10を介して、第8の層の誘電板18Aに配設された第2の接地導体9Bに接続されている。このため、図3および図4に示すように、辺23Aaのうち第1の導体線路3Aの一端3Aaを含む部分および第1の対辺21Aa、21Abのうち第1の導体線路3Aの一端3Aaに近い一辺21Aaは、本発明の第1の導体線路3Aにおける「接地側部分」3Agとなる。それに対し、辺23Aaのうち第1の導体線路3Aの一端3Aaを含まない部分、すなわち第1の導体線路3Aの他端3Abを含む部分および第1の対辺21Aa、21Abのうち第1の導体線路3Aの他端3Abに近い一辺21Abは、本発明の第1の導体線路3Aにおける「入力端子側部分」3Ahとなる。
【0043】
第2の導体線路4Aは、図1から図3に示すように、第1の導体線路3Aと同程度の線路幅および線路長さを有しており、第1の導体線路3Aと同様、インダクタンス素子となる開いた四角形環を形成している。この第2の導体線路4Aの一端4Aaは、スルーホール10を介して、第2の層の誘電板12Aに配設された第1の接地導体9Aに接続されている。
【0044】
また、第2の導体線路4Aに係る四角形環の各辺は、第1の導体線路3Aに係る四角形環の各辺21Aa、21Ab、23Aa、23Abとそれぞれ平行に配列されている。本実施形態においては、第1の対辺21Aa、21Abとそれぞれ平行に配列されている対向する二辺22Aa、22Abを本発明の第2の対辺とし、第3の対辺23Aa、23Abとそれぞれ平行に配列されている対向する二辺24Aa、24Abを本発明の第4の対辺として用いられている。これら第2の対辺22Aa、22Abおよび第4の対辺24Aa、24Abは、第1の対辺21Aa、21Abおよび第3の対辺23Aa、23Abにそれぞれ平行であることから、それらの各対向方向は互いに直交している。
【0045】
ここで、図3および図4に示すように、辺24Abのうち第2の導体線路4Aの一端4Aaを含む部分および第2の対辺22Aa、22Abのうち第2の導体線路4Aの一端4Aaに近い一辺22Abは、本発明の第2の導体線路4Aにおける「接地側部分」4Agとなる。これに対し、辺24Abのうち第2の導体線路4Aの一端4Aaを含まない部分、すなわち第2の導体線路4Aの他端4Abを含む部分および第2の対辺22Aa、22Abのうち第2の導体線路4Aの他端4Abに近い一辺22Aaは、本発明の第2の導体線路4Aにおける「出力端子側部分」4Ahとなる。
【0046】
そして、第2の導体線路4Aは、図1から図3に示すように、第2の誘電板14Aを介して、その積層方向において第1の導体線路3Aと重なるように積層されている。具体的には、第2の導体線路4Aにおける第2の対辺22Aa、22Abの対向間隔は第1の対辺21Aa、21Abの対向間隔よりも狭くなっており、第1の対辺21Aa、21Abの各内側部分は第2の対辺22Aa、22Abの各外側部分と重なっている。同様にして、第4の対辺24Aa、24Abの対向間隔は第3の対辺23Aa、23Abの対向間隔よりも広くなっており、第3の対辺23Aa、23Abの各外側部分は第4の対辺24Aa、24Abの各内側部分と重なっている。つまり、第2の導体線路4Aにおける第2の対辺22Aa、22Abは積層方向において第1の対辺21Aa、21Abに重なりながら第1の対辺21Aa、21Abの内側にずらして配列されており、第4の対辺24Aa、24Abは積層方向において第3の対辺23Aa、23Abに重なりながら第3の対辺23Aa、23Abの外側にずらして配列されている。
【0047】
このずらす量が大きくなれば、誘電板11A〜18Aの面内方向のずれを許容する範囲は大きくなる。しかし、ずらす量が大きくなると第1の導体線路3Aと第2の導体線路4Aとの対向面積が減少してその伝送損失が大きくなる可能性がある。そのため、このずらす量は、所望する共振インダクタンス2Aの結合特性に応じて決定されている。
【0048】
積層される10枚の平板電極33a〜37a、33b〜37bは、図1から図4に示すように、第3から第7の各層の誘電板13A〜17Aの表面上であって第1の導体線路3Aに係る環および第2の導体線路4Aに係る環の内側となる表面上に、それぞれ2枚ずつ矩形状に薄膜形成されている。これら10枚の平板電極33a〜37a、33b〜37bは、第1の導体線路3A、第2の導体線路4A、入力端子7、出力端子8および接地導体9A、9Bに適宜接続されることにより、第1の直流阻止キャパシタ6A、第1の共振用キャパシタ6B、第2の直流阻止キャパシタ6C、第2の共振用キャパシタ6Dおよびトラップ用キャパシタ6Fをそれぞれ形成している。以下、これら第1の直流阻止キャパシタ6A、第1の共振用キャパシタ6B、第2の直流阻止キャパシタ6C、第2の共振用キャパシタ6Dおよびトラップ用キャパシタ6Fを具体的に説明する。
【0049】
第1の直流阻止キャパシタ6Aは、第3の層の誘電板13Aから第7の層の誘電板17Aに形成された10枚の平板電極33a〜37a、33b〜37bのうち積層方向に相互に重ねられた5枚の平板電極33a〜37a(図1および図2の手前側の平板電極)により形成されている。第4の層の誘電板14Aおよび第6の層の誘電板16Aに形成された2枚の平板電極34a、36aは、スルーホール10および入力側接続線路5aを介して、入力端子7に接続されている。また、第3の層の誘電板13A、第5の層の誘電板15Aおよび第7の層の誘電板17Aに形成された3枚の平板電極33a、35a、37aは、スルーホール10を介して、第1の導体線路3Aの他端3Abに接続されている。これら5枚の平板電極33a〜37aにより、第1の直流阻止キャパシタ6Aは、入力端子7と第1の導体線路3Aの他端3Abとの間に介在し、第1の導体線路3Aに直列に接続される。
【0050】
第1の共振用キャパシタ6Bは、第3の層の誘電板13Aに形成された平板電極33aおよび第2の層の誘電板12Aに形成された第1の接地導体9Aにより、形成されている。同様にして、第1の共振用キャパシタ6Bは、第7の層の誘電板17Aに形成された平板電極37aおよび第8の層の誘電板18Aに形成された第2の接地導体9Bにより、形成されている。つまり、これら2個の第1の共振用キャパシタ6Bは、第1の直流阻止キャパシタ6Aの配設位置の中心となる第5の層の誘電板15Aに形成された平板電極35aを基準として、誘電板11A〜18Aの積層方向に対称になる2つの位置にそれぞれ形成されている。また、前述したように、第3の層の誘電板13Aおよび第7の層の誘電板17Aに形成された2枚の平板電極33a、37aはスルーホール10を介して第1の導体線路3Aの他端3Abに接続されており、第1の直流阻止キャパシタ6Aおよび第1の共振用キャパシタ6Bの一部を形成する平板電極として共用されている。このように、これら2枚の平板電極33a、37aならびに2枚の接地導体9A、9Bにより、2個の第1の共振用キャパシタ6Bは、第1の導体線路3Aに並列に接続されている。
【0051】
また、この2個の第1の共振用キャパシタ6Bの一部を形成する第1の接地導体9Aおよび第2の接地導体9Bは、第1の共振用キャパシタ6Bの一部を構成する第3の層の平板電極33aおよび第7の層の平板電極37aと対向する部分に、トリミング装置によりトリミングされた容量調整開口部9Aa、9Baを有している。
【0052】
第2の直流阻止キャパシタ6Cは、第3の層の誘電板13Aから第7の層の誘電板17Aに形成された10枚の平板電極33a〜37a、33b〜37bのうち、第1の直流阻止キャパシタ6Aおよび第1の共振用キャパシタ6Bに用いられていない5枚の平板電極33b〜37bより形成されている。第4の層の誘電板14Aおよび第6の層の誘電板16Aに形成された2枚の平板電極34b、36bは、スルーホール10および出力側接続線路5bを介して、出力端子8に接続されている。また、第3の層の誘電板13A、第5の層の誘電板15Aおよび第7の層の誘電板17Aに形成された3枚の平板電極33b、35b、37bは、スルーホール10を介して、第2の導体線路4Aの他端4Abに接続されている。これら5枚の平板電極33b〜37bにより、第2の直流阻止キャパシタ6Cは、出力端子8と第2の導体線路4Aの他端4Abとの間に介在し、第2の導体線路4Aに直列に接続される。
【0053】
第2の共振用キャパシタ6Dは、第3の層の誘電板13Aに形成された平板電極33bおよび第2の層の誘電板12Aに形成された第1の接地導体9Aにより、形成されている。同様にして、第2の共振用キャパシタ6Dは、第7の層の誘電板17Aに形成された平板電極37bおよび第8の層の誘電板18Aに形成された第2の接地導体9Bにより、形成されている。つまり、これら2個の第2の共振用キャパシタ6Dは、第2の直流阻止キャパシタ6Cの配設位置の中心となる第5の層の誘電板15Aに形成された平板電極35bを基準として、誘電板11A〜18Aの積層方向に対称になる2つの位置にそれぞれ形成されている。また、前述したように、第3の層の誘電板13Aおよび第7の層の誘電板17Aに形成された2枚の平板電極33b、37bは、スルーホール10を介して第2の導体線路4Aの他端4Abに接続されており、第2の直流阻止キャパシタ6Cおよび第2の共振用キャパシタ6Dの一部を形成する平板電極として共用されている。このように、これら2枚の平板電極33b、37bならびに2枚の接地導体9A、9Bにより、2個の第2の共振用キャパシタ6Dは、第2の導体線路4Aに並列に接続されている。
【0054】
また、この2個の第2の共振用キャパシタ6Dの一部を形成する第1の接地導体9Aおよび第2の接地導体9Bは、第2の共振用キャパシタ6Dの一部を構成する第3の層の平板電極33bおよび第7の層の平板電極37bと対向する部分に、トリミング装置によりトリミングされた容量調整開口部9Aa、9Baを有している。
【0055】
そして、トラップ用キャパシタ6Fは、図1および図2に示すように、第4の層または第6の層のいずれか1の層に形成された同一面上の2枚の平板電極34a、34bもしくは36a、36bにより形成される。本実施形態においては、このトラップ用キャパシタ6Fは、第4の層の2枚の平板電極34a、34bにより形成されている。これら2枚の平板電極34a、34bのうちの1枚の平板電極34aは、直流阻止キャパシタ6Aの一部を形成する平板電極のうち入力端子7に接続された一方の平板電極34aであり、本発明の第1の平板電極として用いられる。また、他の1枚の平板電極34bは、直流阻止キャパシタ6Cの一部を形成する平板電極のうち出力端子8に接続された一方の平板電極34bであり、本発明の第2の平板電極として用いられる。これら第1の平板電極34aおよび第2の平板電極34bは、同一の層に形成された他の2枚組の平板電極33a、33b、35a、35b、36a、36bまたは37a、37bと比較して、互いに近接させて配設されている。
【0056】
次に、本実施形態の積層型フィルタ回路1Aの作用を説明する。
【0057】
本実施形態の積層型フィルタ回路1Aの誘電板11A〜18Aは、LTCC基板が用いられている。このLTCC基板の焼成温度(900℃程度)は、HTCC基板の焼成温度(1600℃程度)と比較して低いので、第1の導体線路3Aや第2の導体線路4Aなどの導体の材料として高電導かつ低融点のCu、Ag、Auを用いることができる。そのため、共振インダクタンス2Aの伝送抵抗を低くすることができ、高周波回路においてその伝送抵抗によるエネルギーロスを少なくすることができる。
【0058】
このLTCC基板のマザー基板を加圧焼成する際、マザー基板の積層方向に圧縮され、それに伴い、そのマザー基板の中心から放射線状に伸縮する(図10を参照)。そのため、各誘電板11A〜18Aはその面内方向において相互にずれやすくなるので、本実施形態の積層型フィルタ回路1Aにおいては、図3に示すように、共振インダクタンス2Aを形成する第2の導体線路4Aの第2の対辺22Aa、22Abおよび第4の対辺24Aa、24Abを前述した所定の方向にずらして配列させている。これにより、誘電板11A〜18Aの加圧焼成時において、第1の誘電板16Aまたは第2の誘電板14Aが第1の対辺21Aa、21Abまたは第2の対辺22Aa、22Abの対向方向の平行方向(Y方向)に伸縮したり、第3の対辺23Aa、23Abまたは第4の対辺24Aa、24Abの対向方向の平行方向(X方向)に伸縮したりしてそれらの面内方向(X方向およびY方向)にずれたとしても、第2の対辺22Aa、22Abが第1の対辺21Aa、21Abと重なっている限りにおいては、共振インダクタンス2Aの結合特性はほとんど影響を受けない。
【0059】
具体的に説明すると、図5に示すように、第1の誘電板16Aまたは第2の誘電板14Aがそれらの面内方向(第1の対辺21Aa、21Abおよび第3の対辺23Aa、23Abの各々の対向方向の平行方向または第2の対辺22Aa、22Abおよび第4の対辺24Aa、24Abの各々の対向方向の平行方向)に伸縮することにより、第1の導体線路3Aと第2の導体線路4Aとの位置関係がずれ、第2の導体線路4Aに係る第2の対辺22Aa、22Abの一方22Abと第1の導体線路3Aに係る第1の対辺21Aa、21Abの一方21Abとの対向面積が減少しても、第2の対辺22Aa、22Abの他方22Aaと第1の対辺21Aa、21Abの他方21Aaとの対向面積が増加するので、第1の導体線路3Aと第2の導体線路4Aとの対向面積はほとんど変化しない。同様に、第2の導体線路4Aに係る第4の対辺24Aa、24Abの一方24Aaと第1の導体線路3Aに係る第3の対辺23Aa、23Abの一方23Aaとの対向面積が減少しても、第4の対辺24Aa、24Abの他方24Abと第3の対辺23Aa、23Abの他方23Abとの対向面積が増加するので、第1の導体線路3Aと第2の導体線路4Aとの対向面積はほとんど変化しないことになる。そのため、第1の導体線路3Aと第2の導体線路4Aとの位置関係が第1の誘電板16Aまたは第2の誘電板14Aの面内方向にずれても、第1の導体線路3Aと第2の導体線路4Aとの電磁結合度の変化を防止することができるので、共振インダクタンス2Aの結合特性が安定する。
【0060】
また、図3に示すように、本実施形態の共振インダクタンス2Aにおいては、第2の対辺22Aa、22Abを第1の対辺21Aa、21Abの内側にずらして配列させ、第4の対辺24Aa、24Abを第3の対辺23Aa、23Abの外側にずらして配列させている。このことから、第2の対辺22Aa、22Abを第1の対辺21Aa、21Abの内側にずらして配列させた長さ分だけ第4の対辺24Aa、24Abを第3の対辺23Aa、23Abの外側にずらして配列させることができる。そのため、第2の導体線路4Aを容易に長さ調整することができるので、第2の導体線路4Aの長さを第1の導体線路3Aの長さと同等にすることができ、インピーダンス・マッチングが行ない易くなるとともに、共振インダクタンス2Aの結合特性を安定させることができる。
【0061】
もちろん、上記と逆側にずらして配列させたとしても、第2の対辺22Aa、22Abを第1の対辺21Aa、21Abの外側にずらして配列させた長さ分だけ第4の対辺24Aa、24Abを第3の対辺23Aa、23Abの内側にずらして配列させることができるので、同様の効果を得ることができる。
【0062】
図6は、本実施形態の共振インダクタンス2Aの結合特性を示している。例えば、図5に示すように、第1の導体線路3Aと第2の導体線路4Aとの位置関係が誘電板11A〜18Aの面内方向(X方向およびY方向)にそれぞれ±50μmずつずれたとしても、図6と図11(従来例)と比較すれば、共振インダクタンス2Aの伝送損失に大きな変化が生じていないことは明らかである。これは、前述したように、第1の導体線路3Aと第2の導体線路4Aとの対向面積はほとんど変化しないことに起因している。このことからも、本実施形態の共振インダクタンス2Aにおいては、第1の導体線路3Aと第2の導体線路4Aとの電磁結合度の変化を防止することができ、共振インダクタンス2Aの結合特性を安定させることができるといえる。
【0063】
また、本実施形態の積層型フィルタ回路1Aにおいては、第1の導体線路3Aに係る環の内側および第2の導体線路4Aに係る環の内側に、各キャパシタ6A〜6Dおよび6Fを構成する10枚の平板電極33a〜37a、33b〜37bが配設される。そのため、第1の導体線路3Aに係る環の外側または上方もしくは下方にキャパシタ6A〜6Dおよび6Fを配設していたスペース分だけ積層型フィルタ回路1Aの薄型化を図ることができる。
【0064】
ここで、第1の導体線路3Aに係る環および第2の導体線路4Aに係る環の内側に各キャパシタ6A〜6Dおよび6Fを形成する場合、そのキャパシタ6A〜6Dおよび6Fの配設スペース分だけ当該2つの環の内径を大きくする必要がある。言い換えると、そのキャパシタ6A〜6Dの配設により当該2つの環の内径が従来の積層型フィルタ回路101よりも大きくなるので、無駄なスペースを増やすことなく第1の導体線路3Aおよび第2の導体線路4Aによって形成されてしまう線間容量を小さくすることができる。また、第1の導体線路3Aおよび第2の導体線路4Aにおける線間容量が小さくなると、共振インダクタンス2Aの伝送損失を少なくすることができるので、積層型フィルタ回路1AのクオリティファクタQを向上させることができる。
【0065】
本実施形態においては、前述した10枚の平板電極33a〜37a、33b〜37bにより、第1の直流阻止キャパシタ6Aおよび第2の直流阻止キャパシタ6Cが形成されるので、共振インダクタンス2Aに直流成分が流入出されることを防止することができる。また、4枚の平板電極33a、33b、37a、37bおよび2枚の接地導体9A、9Bにより、積層型フィルタ回路1Aを構成する第1の共振用キャパシタ6Bおよび第2の共振用キャパシタ6Dが形成される。そのため、これら4枚の平板電極33a、33b、37a、37bの大きさを調整することにより、インピーダンス特性の制御を行なうことができる。
【0066】
また、これら第1の接地導体9Aおよび第2の接地導体9Bに対して容量調整開口部9Aa、9Baが形成されている場合、接地導体9A、9Bの容量調整開口部の大きさを調整することにより、第1の共振用キャパシタ6Bおよび第2の共振用キャパシタ6Dの容量を調整することができるので、インピーダンス特性の制御を容易に行なうことができる。第1の接地導体9Aおよび第2の接地導体9Bは最上層または最下層の誘電板11A、18Aに近い誘電板12A、18Aの表面上に形成されるので、トリミング装置から照射されるレーザにより簡単に容量調整開口部の大きさを調整することができる。
【0067】
さらに、本実施形態においては、図1から図4に示すように、第4の層に形成された第1の平板電極34aと第2の平板電極34bとによりトラップ用キャパシタ6Fが形成されている。このトラップ用キャパシタ6Fは、図4に示すように、入力端子7および出力端子8を直列に接続している。このトラップ用キャパシタ6Fの形成により、少なくとも高周波数側の減衰帯域において、通過帯域付近にトラップ(減衰極)を形成することができる。
【0068】
また、このトラップ用キャパシタ6Fは第4の層の誘電板14Aに形成されている。すなわち、トラップ用キャパシタ6Fは同一誘電板の平面内に形成されているので、各誘電板11A〜18Aが相互にその面内方向にずれたとしても、各平板電極間34a、34bの対向距離に変化が生じにくい。そのため、トラップ用キャパシタ6Fの性能を安定させることができる。
【0069】
そのうえ、4枚の平板電極33a、33b、34a、34bは、直流阻止キャパシタ6A、6C、共振用キャパシタ6B、6Dおよびトラップ用キャパシタ6Fにおける一部の平板電極として共用されている。そのため、共用による平板電極の減数分だけ積層型フィルタ回路1Aの薄型化を図ることができる。
【0070】
そして、共振インダクタンス2Aにおいては、図3および図4に示すように、第1の導体線路3Aにおける入力端子側部分3Ahが第2の導体線路4Aにおける接地側部分4Agと近接し、第2の導体線路4Aにおける出力端子側部分4Ahが第1の導体線路3Aにおける接地側部分3Agと近接するように、言い換えると、入力端子側部分3Ahもしくは出力端子側部分4Ahと各接地側部分3Ag、4Agとが相互に近接するように、第1の導体線路3Aおよび第2の導体線路4Aを接地させている。このように、トラップ用キャパシタ6Fを形成させつつ、第1の導体線路3Aおよび第2の導体線路4Aを前述のように接地させることにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ1つずつトラップを形成することができる。
【0071】
以下、図7および図8を用いて、前述したトラップの形成を他の実施形態と比較して詳細に説明する。図7は、本実施形態の積層型フィルタ回路1Aの等価回路図(図7(b))と従来の実施形態の積層型フィルタ回路1B〜1Dの等価回路図(図7(a)〜(c))とを示している。具体的には、図7(a)は、入力端子側部分3Ahおよび出力端子側部分4Ah、ならびに各接地側部分3Ag、4Agを相互に近接させて得た共振インダクタンス(以下、「通常の共振インダクタンス」という。)2Bに対し、直流阻止キャパシタ6A、6Cおよび共振用キャパシタ6B、6Dをそれぞれ接続して得た積層型フィルタ回路1Bの等価回路である。図7(b)は、入力端子側部分3Ahもしくは出力端子側部分4Ahと各接地側部分3Ag、4Agとを相互に近接させて得た共振インダクタンス(以下、「本実施形態の共振インダクタンス」という。)2Aに対し、直流阻止キャパシタ6A、6Cおよび共振用キャパシタ6B、6Dをそれぞれ接続して得た積層型フィルタ回路1Cの等価回路である。図7(c)は、図7(b)の積層型フィルタ回路1Cの等価回路において、直流阻止キャパシタ6A、6Cと共振用キャパシタ6B、6Dとの各接続点を接続するトラップ用キャパシタ6Eを設けて得た積層型フィルタ回路1Dの等価回路である。そして、図7(d)は、図7(b)の積層型フィルタ回路1Cの等価回路において、入力端子7と出力端子8とを接続するトラップ用キャパシタ6Fを設けて得た本実施形態の積層型フィルタ回路1Aの等価回路である。
【0072】
また、図8は、図7(a)〜(d)に示した4つの積層型フィルタ回路1A〜1Dの等価回路について、その周波数特性を示している。図8の(a)〜(d)は、図7(a)〜(d)の積層型フィルタ回路1A〜1Dにおける周波数特性に対応している。
【0073】
図8に示すように、図7(a)に示す積層型フィルタ回路1Bは、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。低周波数側減衰帯域および高周波数側減衰帯域にはトラップ(減衰極)が形成されておらず、また、通常の共振インダクタンス2Bのため、減衰帯域における減衰傾度は小さい。特に、高周波数側減衰帯域における減衰傾度が小さいことが明らかである。そのため、図7(a)に示す積層型フィルタ回路1Bにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が通過しやすく、不要な周波数成分を効果的に除去することができない。
【0074】
図7(b)に示す積層型フィルタ回路1Cは、図7(a)に示す積層型フィルタ回路1Bと同様、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。この図7(b)に示す積層型フィルタ回路1Cは、本実施形態の共振インダクタンス2Aを有していることから、その特徴として、7.3GHz付近の周波数にトラップ(減衰極)が形成される。しかし、トラップ周波数が通過帯域の周波数から離れているので、高周波数側減衰帯域における減衰傾度が未だに小さい。そのため、図7(b)に示す積層型フィルタ回路1Cにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が未だ通過しやすく、不要な周波数成分を効果的に除去することができない。
【0075】
図7(c)に示す積層型フィルタ回路1Dは、図7(a)に示す積層型フィルタ回路1Bと同様、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。この図7(c)に示す積層型フィルタ回路1Dは、本実施形態の共振インダクタンス2Aおよび所定のトラップ用キャパシタ6Eを有していることから、その特徴として、5.5GHz付近の周波数にトラップ(減衰極)が形成されている。しかし、トラップ周波数が通過帯域の周波数から離れているので、図7(c)の伝送損失曲線が矩形状の理想的な伝送損失曲線を示しておらず、高周波数側減衰帯域における減衰傾度が未だに小さいといえる。そのため、図7(c)に示す積層型フィルタ回路1Dにおいては、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が未だ通過しやすく、不要な周波数成分を効果的に除去することができない。
【0076】
図7(d)に示す積層型フィルタ回路1Aは、図7(a)に示す積層型フィルタ回路1Bと同様、2〜3GHz周辺の周波数帯域を通過帯域とし、その通過帯域の低周波数側および高周波数側を減衰帯域とする周波数特性が得られる。ここで、本実施形態の積層型フィルタ回路1Aである図7(d)に示す積層型フィルタ回路1Aは、本実施形態の共振インダクタンス2Aおよび本実施形態のトラップ用キャパシタ6Fを有していることから、その特徴として、1.2GHz付近および4.0GHz付近の周波数にそれぞれトラップ(減衰極)が形成されている。これら2つのトラップ周波数は、通過帯域の周波数(2〜3GHz周辺)に近接してそれぞれ形成されているので、図7(d)の積層型フィルタ回路1Aの伝送損失曲線は、低周波数側減衰帯域および高周波数側減衰帯域における減衰傾度が大きくなり、矩形状の理想的な伝送損失曲線に近似した形状になっている。そのため、減衰帯域の周波数であって通過帯域付近の周波数の電気信号が通過しにくくなり、不要な周波数成分を効果的に除去することができる。
【0077】
すなわち、本実施形態の積層型フィルタ回路1Aによれば、入力端子側部分3Ahもしくは出力端子側部分4Ahおよび各接地側部分3Ag、4Agを相互にそれぞれ近接させた共振インダクタンス2Aおよび各端子7、8間のトラップ用キャパシタ6Fを形成することにより、低周波数側減衰帯域および高周波数側減衰帯域における通過帯域付近にそれぞれ1つずつトラップを形成することができるので、インピーダンスの減衰傾度を大きくすることができ、不要な周波数成分を効果的に除去することができる。
【0078】
なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。
【0079】
例えば、本実施形態の各キャパシタ6A〜6D、6Fは、第4の誘電板14Aおよび第3の層の誘電板13Aに形成された4枚の平板電極34a、34b、33a、33bならびに第1の接地導体9Aのみにより、または、それらの対称位置に存在している第5の層の誘電板15Aおよび第6の誘電板16Aに形成された4枚の平板電極35a、35b、36a、36bならびに第2の接地導体9Bのみにより形成しても良い。
【図面の簡単な説明】
【0080】
【図1】本発明の本実施形態の積層型フィルタ回路を示す分解斜視図
【図2】本実施形態の積層型フィルタ回路を示す斜視図
【図3】本実施形態の積層型フィルタ回路を示す平面図
【図4】本実施形態の積層型フィルタ回路を示す概略図
【図5】本実施形態の相互インタクタンス素子において第2の導体線路が第1の導体線路に対してX方向に+50μm、Y方向に−50μmずれた状態を示す平面図
【図6】本実施形態の共振インダクタンスの結合特性を示すグラフ
【図7】本実施形態の積層型フィルタ回路と他の積層型フィルタ回路とを比較するために用いる4つの等価回路図;(a)は通常の共振インダクタンスに対して直流阻止キャパシタおよび共振用キャパシタをそれぞれ接続して得た積層型フィルタ回路の等価回路、(b)は、本実施形態の共振インダクタンスに対して直流阻止キャパシタおよび共振用キャパシタをそれぞれ接続して得た積層型フィルタ回路の等価回路、(c)は(b)の等価回路において直流阻止キャパシタと共振用キャパシタとの各接続点を相互に接続するトラップ用キャパシタを設けて得た積層型フィルタ回路の等価回路、(d)は(b)の等価回路において入力端子と出力端子とを接続するトラップ用キャパシタを設けて得た本実施形態の積層型フィルタ回路の等価回路
【図8】図7(a)〜(d)の回路の周波数特性を示すグラフ
【図9】従来の積層型フィルタ回路を示す分解斜視図
【図10】LTCC基板のマザー基板を加圧焼成した際に生じる状態を示す斜視図
【図11】従来の共振インダクタンスの結合特性を示すグラフ
【図12】従来の共振インダクタンスを示す平面図;(a)は各インダクタンス素子が所望の位置に配設された状態を示し、(b)はインタクタンス素子104がX方向に+50μm、Y方向に−50μmずれた状態を示している
【符号の説明】
【0081】
1A 積層型フィルタ回路
2A 共振インダクタンス
3A 第1の導体線路
4A 第2の導体線路
6A、6B、6C、6D、6F キャパシタ
9A、9B 接地導体
11A〜18A 誘電板
21Aa、21Ab 第1の対辺
22Aa、22Ab 第2の対辺
23Aa、23Ab 第3の対辺
24Aa、24Ab 第4の対辺
33a〜37a、33b〜37b 平板電極
【特許請求の範囲】
【請求項1】
積層される複数の誘電板のうちの1枚の誘電板である第1の誘電板の表面上において環を形成している第1の導体線路と、
前記第1の誘電板の上方側もしくは下方側に積層されている第2の誘電板の表面上において前記第1の導体線路に係る環に対向する環を形成している第2の導体線路と、
前記複数の誘電板のうちの少なくとも1枚以上の誘電板の表面上においてそれぞれ1枚または2枚以上配設されている複数の平板電極と、
前記複数の平板電極のうちの1枚または2枚以上の平板電極に接続されている入力端子および出力端子と
を備えているとともに、
前記複数の平板電極は、前記入力端子と第1の導体線路との間および前記出力端子と第2の導体線路との間において直列接続される直流阻止キャパシタならびに前記第1の導体線路および前記第2の導体線路にそれぞれ並列接続される共振用キャパシタを形成しており、
前記第1の導体線路および前記第2の導体線路は、前記第1の導体線路もしくは前記第2の導体線路における入力端子側部分もしくは出力端子側部分が前記第2の導体線路もしくは前記第1の導体線路における接地側部分と相互に近接するように前記第1の導体線路および前記第2の導体線路を接地させることにより、共振インダクタンスを形成しており、
前記入力端子もしくは出力端子に接続されている第1の平板電極および第2の平板電極は、相互に近接させることにより、トラップ用キャパシタを形成している
ことを特徴とする積層型フィルタ回路。
【請求項2】
前記複数の平板電極は、前記複数の誘電板の積層方向からみて前記第1の導体線路に係る環の内側および前記第2の導体線路に係る環の内側となる表面上に、それぞれ配設されている
ことを特徴とする請求項1に記載の積層型フィルタ回路。
【請求項3】
前記直流阻止キャパシタを形成する平板電極のうち入力端子もしくは出力端子に接続された平板電極は、前記第1の平板電極または前記第2の平板電極として用いられている
ことを特徴とする請求項1または請求項2に記載の積層型フィルタ回路。
【請求項4】
前記第1の平板電極および前記第2の平板電極は、前記複数の誘電板のうちの同一の誘電板の表面上に配設されている
ことを特徴とする請求項1から請求項3のいずれか1項に記載の積層型フィルタ回路。
【請求項5】
前記第1の導体線路は、対向する二辺を第1の対辺として有する多角形環を形成しており、
第2の導体線路は、前記第1の対辺とそれぞれ平行する二辺を第2の対辺として有する多角形環を形成しているとともに、前記第1の誘電板または前記第2の誘電板を介して前記第1の導体線路と積層方向に重なるように積層されており、
前記第2の対辺の対向間隔は、前記第1の対辺の対向間隔と異なっており、
前記第2の対辺は、前記積層方向において前記第1の対辺に重なりながら前記第1の対辺の内側もしくは外側のいずれか一方にずらして配列されている
ことを特徴とする請求項1から請求項4のいずれか1項に記載の積層型フィルタ回路。
【請求項6】
前記第1の導体線路は、前記第1の対辺の対向方向と異なる方向において対向する二辺を第3の対辺として有する多角形環を形成しており、
前記第2の導体線路は、前記第3の対辺とそれぞれ平行する二辺を第4の対辺として有する多角形環を形成しており、
前記第4の対辺の対向間隔は、前記第3の対辺の対向間隔と異なっており、
前記第4の対辺は、前記積層方向において前記第3の対辺に重なりながら前記第3の対辺の内側もしくは外側のいずれか一方にずらして配列されている
ことを特徴とする請求項5に記載の積層型フィルタ回路。
【請求項7】
前記第2の対辺が前記第1の対辺の内側にずらして配列される場合、前記第4の対辺は前記第3の対辺の外側にずらして配列されており、
前記第2の対辺が前記第1の対辺の外側にずらして配列される場合、前記第4の対辺は前記第3の対辺の内側にずらして配列されている
ことを特徴とする請求項6に記載の積層型フィルタ回路。
【請求項8】
前記第1の導体線路および前記第2の導体線路は、前記第1の対辺および前記第3の対辺ならびに前記第2の対辺および前記第4の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成している
ことを特徴とする請求項6または請求項7に記載の積層型フィルタ回路。
【請求項9】
前記誘電板は低温同時焼成セラミック(LTCC)である
ことを特徴とする請求項1から請求項8のいずれか1項に記載の積層型フィルタ回路。
【請求項1】
積層される複数の誘電板のうちの1枚の誘電板である第1の誘電板の表面上において環を形成している第1の導体線路と、
前記第1の誘電板の上方側もしくは下方側に積層されている第2の誘電板の表面上において前記第1の導体線路に係る環に対向する環を形成している第2の導体線路と、
前記複数の誘電板のうちの少なくとも1枚以上の誘電板の表面上においてそれぞれ1枚または2枚以上配設されている複数の平板電極と、
前記複数の平板電極のうちの1枚または2枚以上の平板電極に接続されている入力端子および出力端子と
を備えているとともに、
前記複数の平板電極は、前記入力端子と第1の導体線路との間および前記出力端子と第2の導体線路との間において直列接続される直流阻止キャパシタならびに前記第1の導体線路および前記第2の導体線路にそれぞれ並列接続される共振用キャパシタを形成しており、
前記第1の導体線路および前記第2の導体線路は、前記第1の導体線路もしくは前記第2の導体線路における入力端子側部分もしくは出力端子側部分が前記第2の導体線路もしくは前記第1の導体線路における接地側部分と相互に近接するように前記第1の導体線路および前記第2の導体線路を接地させることにより、共振インダクタンスを形成しており、
前記入力端子もしくは出力端子に接続されている第1の平板電極および第2の平板電極は、相互に近接させることにより、トラップ用キャパシタを形成している
ことを特徴とする積層型フィルタ回路。
【請求項2】
前記複数の平板電極は、前記複数の誘電板の積層方向からみて前記第1の導体線路に係る環の内側および前記第2の導体線路に係る環の内側となる表面上に、それぞれ配設されている
ことを特徴とする請求項1に記載の積層型フィルタ回路。
【請求項3】
前記直流阻止キャパシタを形成する平板電極のうち入力端子もしくは出力端子に接続された平板電極は、前記第1の平板電極または前記第2の平板電極として用いられている
ことを特徴とする請求項1または請求項2に記載の積層型フィルタ回路。
【請求項4】
前記第1の平板電極および前記第2の平板電極は、前記複数の誘電板のうちの同一の誘電板の表面上に配設されている
ことを特徴とする請求項1から請求項3のいずれか1項に記載の積層型フィルタ回路。
【請求項5】
前記第1の導体線路は、対向する二辺を第1の対辺として有する多角形環を形成しており、
第2の導体線路は、前記第1の対辺とそれぞれ平行する二辺を第2の対辺として有する多角形環を形成しているとともに、前記第1の誘電板または前記第2の誘電板を介して前記第1の導体線路と積層方向に重なるように積層されており、
前記第2の対辺の対向間隔は、前記第1の対辺の対向間隔と異なっており、
前記第2の対辺は、前記積層方向において前記第1の対辺に重なりながら前記第1の対辺の内側もしくは外側のいずれか一方にずらして配列されている
ことを特徴とする請求項1から請求項4のいずれか1項に記載の積層型フィルタ回路。
【請求項6】
前記第1の導体線路は、前記第1の対辺の対向方向と異なる方向において対向する二辺を第3の対辺として有する多角形環を形成しており、
前記第2の導体線路は、前記第3の対辺とそれぞれ平行する二辺を第4の対辺として有する多角形環を形成しており、
前記第4の対辺の対向間隔は、前記第3の対辺の対向間隔と異なっており、
前記第4の対辺は、前記積層方向において前記第3の対辺に重なりながら前記第3の対辺の内側もしくは外側のいずれか一方にずらして配列されている
ことを特徴とする請求項5に記載の積層型フィルタ回路。
【請求項7】
前記第2の対辺が前記第1の対辺の内側にずらして配列される場合、前記第4の対辺は前記第3の対辺の外側にずらして配列されており、
前記第2の対辺が前記第1の対辺の外側にずらして配列される場合、前記第4の対辺は前記第3の対辺の内側にずらして配列されている
ことを特徴とする請求項6に記載の積層型フィルタ回路。
【請求項8】
前記第1の導体線路および前記第2の導体線路は、前記第1の対辺および前記第3の対辺ならびに前記第2の対辺および前記第4の対辺の各対向方向をそれぞれ直交させてなる開いた略四角形環をそれぞれ形成している
ことを特徴とする請求項6または請求項7に記載の積層型フィルタ回路。
【請求項9】
前記誘電板は低温同時焼成セラミック(LTCC)である
ことを特徴とする請求項1から請求項8のいずれか1項に記載の積層型フィルタ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−336046(P2007−336046A)
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願番号】特願2006−163321(P2006−163321)
【出願日】平成18年6月13日(2006.6.13)
【出願人】(000010098)アルプス電気株式会社 (4,263)
【Fターム(参考)】
【公開日】平成19年12月27日(2007.12.27)
【国際特許分類】
【出願日】平成18年6月13日(2006.6.13)
【出願人】(000010098)アルプス電気株式会社 (4,263)
【Fターム(参考)】
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