組込型等化を有するアナログフロントエンドおよびその適用
アナログフロントエンドは、制御モジュールおよび可変利得ステージを含む。制御モジュールは、アナログフロントエンドに高速シリアルデータを与えるチャネルのチャンネル応答に基づいて周波数応答設定を与えるために動作可能に結合される。可変利得ステージは周波数依存負荷および増幅器入力部を含む。周波数依存負荷は周波数応答設定に基づいて調整される。増幅器入力部は動作可能に周波数依存負荷に結合され、高速シリアルデータを受取る。増幅器入力部は周波数依存負荷と連動し、増幅され等化されたシリアルデータを生じるために、高速シリアルデータを増幅して等化する。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
発明の技術分野
本発明は一般に通信システムに関し、より特定的にはこのような通信システム内の拡張データ伝送に関する。
【背景技術】
【０００２】
関連技術の説明
複数のエンドユーザ装置の間で大量のデータを移送するための通信システムが公知である。このようなエンドユーザ装置は、電話、ファクシミリ機、コンピュータ、テレビジョン受信機、携帯電話、パーソナル携帯情報端末などを含む。このような通信システムは、ローカルエリアネットワーク（ＬＡＮ）および／または広域ネットワーク（ＷＡＮ）であり得ることがさらに公知である。ローカルエリアネットワークは一般に、局地化された地域（例えば最大半径１０キロメートル）にわたって分散される複数のエンドユーザ装置を相互接続するネットワークであると理解されており、ＬＡＮインフラストラクチャ設備を含む。例えばローカルエリアネットワークは、単一の建物のオフィス内または一群の建築内で分散されるワークステーションを相互接続するため、工場または病院などで分散されるコンピュータベースの機器を相互接続するために用いられ得る。ローカルエリアネットワークは、有線ローカルエリアネットワークまたは無線ローカルエリアネットワークであり得ることがさらに公知である。典型的には有線ローカルエリアネットワークは、スタートポロジ、リングトポロジ、バストポロジまたはハブ／ツリートポロジを有する。
【０００３】
広域ネットワークは広い地理的エリアをカバーし、ＷＡＮインフラストラクチャ設備を含むネットワークであると一般に理解される。広域ネットワークは、公衆データ網および企業向けの広域プライベートデータ網を含む。公衆データ網は特にデータ送信のために国家ネットワーク管理者によって確立され、動作される。このような公衆データ網は、製造業者の異なる機器の内部の動作を容易にする。したがって公衆データ網内のデータ伝送のために、ＩＴＵ−Ｔによる標準化が確立されている。現在、２種類の主要な公衆データ網がある。公衆パケット交換データ網および公衆回路交換データ網である。例えば、インターネットが公衆パケット交換網である一方、一般交換電話網は公衆回路交換網である。他の広域ネットワークの例には、総合サービスデジタル網（ＩＳＤＮ）および広帯域マルチサービスネットワークが含まれる。
【０００４】
通信システムは、より大規模な通信システムをもたらすようにともにネットワーク化され得ることがさらに公知であり、このようなネットワーキングは典型的にはインターネットワーキングと呼ばれる。インターネットワーキングは、通信網がリンクされるために同じまたは異なるプロトコルを用いることを可能にする、インターネットワーキングユニットを介して達成される。インターネットワーキングユニットは、ルータ、ゲートウェイ、プロトコルコンバータ、ブリッジおよび／またはスイッチであり得る。
【０００５】
通信システムの種類（例えばＬＡＮ、ＷＡＮ、またはインターネットワーキングシステム）に関わらず、各通信システムは、データがシステム内で正確に伝送されることを確実にするために、データ伝送プロトコルを使う。一般にプロトコルは、システム機器（すなわちエンドユーザ装置、ＬＡＮインフラストラクチャ設備、ＷＡＮインフラストラクチャ設備および／またはインターネットワーキングユニット）が通信システム内でデータを交換する方法を支配する規則および規約の正式な集合である。このようなプロトコルは、典型的には、システム機器によってまたはシステム装置内で受け取られる信号についてのレ
シーバの感度の規則（すなわち受信信号が雑音を含み得る程度、およびその振幅が小さくなり得る程度）、および、あるシステム機器から別のシステム機器まで、またはシステム機器内での信号の送信出力についての規則を含む。
【０００６】
各システム機器が毎秒何百万ビットものデータを処理することがさらに公知である。したがって各システム機器は、効率よくデータを入出力する高速データインタフェースを含む。典型的にはこのようなインターフェースは、プリント回路基板に装着される集積回路として実現される。一群のプリント回路基板はバックプレーンに装着されてもよく、システム機器を形成するために複数のバックプレーンがさらにラックに配置されてもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
データ伝送速度を向上させるための一層の努力の結果、各システム機器が含む集積回路、プリント回路基板（ＰＣＢ）および／またはラックの数が増加している。典型的には、ラックおよびＰＣＢは、同軸ケーブル、光ファイバ、コネクタおよび／またはワイヤを用いてともに結合される。プリント回路基板上の集積回路は、銅トレースを介して動作可能にともに結合される（例えばＦＲ４接続）。システム機器間の所望のデータ伝送速度が増すとともにシステム機器の数および複雑さが増加するにつれて、ＩＣ、ＰＣＢおよび／またはラック間の距離はますます多様化する。ＩＣ、ＰＣＢおよび／またはラック間のいくつかの通信チャネルは比較的短いこともあるが（すなわち伝える信号が最小の歪みしか生じないようなチャネル応答を有する）、他は比較的長い（すなわち伝える信号が著しい歪みを生じるようなチャネル応答を有する）。
【０００８】
典型的には、高速データインタフェースのレシーバ部は、チャネル応答の結果として生成される歪みを補正するためのイコライザを含む。典型的には、イコライザは公称チャネルのチャネル応答を補正するよう設定される。換言すれば、イコライザは公称等化応答をもたらすよう固定され、それは公称チャネル応答の逆数に対応する。しかしながら、チャネル長の一層の多様化のためにチャネル応答もますます多様化するので、固定されたイコライザは多くの標準化されたプロトコルのレシーバ感度要求を満たすには不十分である。
【０００９】
したがって、高速データインタフェースのレシーバ部内で使用するためのプログラム可能なイコライザが必要である。
【課題を解決するための手段】
【００１０】
発明の概要
本発明の組込式等化を有するアナログフロントエンドは、これらのおよび他の必要性を実質的に満たす。一実施例において、組込式等化を有するアナログフロントエンドは、制御モジュールおよび可変利得ステージを含む。制御モジュールは動作可能に結合され、アナログフロントエンドに高速シリアルデータを与えるチャネルのチャネル応答に基づいて周波数応答設定を与える。可変利得ステージは、周波数依存負荷および増幅器入力部を含む。周波数依存負荷は周波数応答設定に基づいて調整される。増幅器入力部は周波数依存負荷に動作可能に結合され、高速シリアルデータを受け取る。増幅器入力部は周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する。このようにアナログフロントエンドは、その組込式イコライザを変動するチャネル応答の補正のために調整されるようにし得る。
【００１１】
別の実施例では、組込式等化を有するアナログフロントエンドは周波数依存負荷および増幅器入力部を含む。増幅器入力部は周波数依存負荷に動作可能に結合され、高速シリアルデータを受け取る。増幅器入力部は周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する。
【００１２】
このような組込式等化を有するアナログフロントエンドは、チャネルを介して高速シリアルデータを受け取る高速データレシーバに組み込まれてもよい。チャネル長は変動してもよく、そのため変動するチャネル応答を有し得る。アナログフロントエンドは、チャネル応答に基づいて適切なレベルの等化をもたらすよう調整される。
【発明を実施するための最良の形態】
【００１３】
発明の詳細な説明
図１は、プログラマブルロジックファブリック１２、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）１４−２８、および制御モジュール３０を含む、プログラマブルロジックデバイス１０の概略的ブロック図である。プログラマブルロジックデバイス１０は、プログラマブルロジックアレイデバイス、プログラマブルアレイロジックデバイス、消去可能プログラマブルロジックデバイス、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり得る。プログラマブルロジックデバイス１０がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である場合、プログラマブルロジックファブリック１２は、対称のアレイ構成、行ベース（row-based）の構成、シー・オブ・ゲート（sea-of-gates）構成および／または階層的なプログラマブルロジックデバイス構成として実現され得る。プログラマブルロジックファブリック１２は、プログラマブルロジックデバイス１０によって与えられるプログラム可能な柔軟性を促進するために、マイクロプロセッサコアなどの少なくとも１つの専用の固定プロセッサをさらに含んでもよい。
【００１４】
制御モジュール３０はプログラマブルロジックファブリック１２に含まれても、または別個のモジュールであってもよい。いずれの実現例においても、制御モジュール３０は、プログラマブルマルチギガビットトランシーバ１４−２８の各送受信部分をプログラムするための制御信号を生成する。一般に、プログラマブルマルチギガビットトランシーバ１４−２８の各々は、受信データに対するシリアル−パラレル変換を実行し、送信データに対するパラレル−シリアル変換を実行する。パラレルデータは８ビット、１６ビット、３２ビット、６４ビットなどの幅であり得る。典型的には、シリアルデータはバイナリレベル信号、マルチレベル信号などの１ビットデータストリームである。さらに、より大きな送信速度をもたらすために、２以上のプログラマブルマルチギガビットトランシーバがともに結合されてもよい。例えばマルチギガビットトランシーバ１４、１６および１８が毎秒３．１２５ギガビットでデータを送受信している場合、有効シリアルレートが毎秒３．１２５ギガビットの３倍になるようにトランシーバ１４−１８が結合され得る。
【００１５】
プログラマブルマルチギガビットトランシーバ１４−２８の各々は、別個の規格に適合するよう個別にプログラムされ得る。さらにマルチギガビットトランシーバ１４−２８の各々の送信パスおよび受信パスは、トランシーバの送信パスがある規格をサポートする一方で同じトランシーバの受信パスは異なる規格をサポートするように、別個にプログラムされ得る。さらに、送信パスおよび受信パスのシリアルレートは、毎秒１ギガビットから毎秒何十ギガビットまででもプログラムされ得る。送受信部分または送受信パスのパラレルデータのサイズもまたプログラム可能であり、８ビット、１６ビット、３２ビット、６４ビットなどと変動してもよい。
【００１６】
図２は、代表的なプログラマブルマルチギガビットトランシーバ１４−２８の一実施例の概略的ブロック図である。示されるように、プログラマブルマルチギガビットトランシーバは、プログラマブル物理媒体接続（ＰＭＡ）モジュール３２、プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール３４、プログラマブルインタフェース３６、制御モジュール３５、ＰＭＡメモリマッピングレジスタ４５およびＰＣＳレジスタ５６を含む。制御モジュール３５は、個々のプログラマブルマルチギガビットトランシーバ１４
−２８に対する所望の動作モードに基づいて、プログラムされた非シリアル化設定６６、プログラムされたシリアル化設定６４、受信ＰＭＡ＿ＰＣＳインターフェース設定６２、送信ＰＭＡ＿ＰＣＳインターフェース設定６０、およびロジックインターフェース設定５８を生成する。制御モジュール３５は、各マルチギガビットトランシーバ内の別個の装置であってもよく、および／または制御モジュール３０内に含まれてもよい。ＰＭＧＴ制御モジュール３５のいずれの実施例においても、プログラマブルロジックデバイス制御モジュール３０は、プログラマブルロジックデバイス１０に対して対応する全体的な所望の動作条件を決定し、所与のマルチギガビットトランシーバの対応する動作パラメータを制御モジュール３５に与え、制御モジュール３５は設定５８−６６を生成する。
【００１７】
プログラマブル物理媒体接続（ＰＭＡ）モジュール３２は、プログラム可能な送信ＰＭＡモジュール３８およびプログラム可能な受信ＰＭＡモジュール４０を含む。プログラム可能な送信ＰＭＡモジュール３８は、プログラムされたシリアル化設定６４に従って、送信パラレルデータ４８を送信シリアルデータ５０に変換するよう動作可能に結合される。プログラムされたシリアル化設定６４は、送信シリアルデータ５０の所望のレート、送信パラレルデータ４８の所望のレートおよび送信パラレルデータ４８のデータ幅を示す。図３を参照してさらに詳細に後述されるプログラム可能な受信ＰＭＡモジュール４０は、プログラムされた非シリアル化設定６６に基づいて、受信シリアルデータ５２を受信パラレルデータ５４に変換するよう動作可能に結合される。プログラムされた非シリアル化設定６６は、受信シリアルデータ５２のレート、受信パラレルデータ５４の所望のレート、および受信パラレルデータ５４のデータ幅を示す。ＰＭＡメモリマッピングレジスタ４５は、シリアル化設定６４および非シリアル化設定６６を記憶することができる。
【００１８】
プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール３４は、プログラム可能な送信ＰＣＳモジュール４２およびプログラム可能な受信ＰＣＳモジュール４４を含む。プログラム可能な送信ＰＣＳモジュール４２は、プログラマブルインタフェース３６を介してプログラマブルロジックファブリック１２から送信データワード４６を受け取り、それらを送信ＰＭＡ＿ＰＣＳインターフェース設定６０に従って送信パラレルデータ４８に変換する。送信ＰＭＡ＿ＰＣＳインターフェース設定６０は、送信データワード４６のレート、送信データワードのサイズ（例えば１バイト、２バイト、３バイト、４バイトなど）および送信パラレルデータ４８の対応する送信レートを示す。プログラム可能な受信ＰＣＳモジュール４４は、受信ＰＭＡ＿ＰＣＳインターフェース設定６２に従って、受信パラレルデータ５４を受信データワード５６に変換する。受信ＰＭＡ＿ＰＣＳインターフェース設定６２は、受信パラレルデータ５４が受け取られるレート、パラレルデータ５４の幅、受信データワード５６の送信レート、および受信データワード５６のワードサイズを示す。
【００１９】
制御モジュール３５は、送信データワード４６および受信データワード５６がプログラマブルロジックファブリック１２によって送受信されるレートを与える、ロジックインターフェース設定５８をも生成する。送信データワード４６は、受信データワード５６がプログラマブルロジックファブリック１２に与えられるレートとは異なるレートでプログラマブルロジックファブリック１２から受け取られ得ることに注意されたい。
【００２０】
当業者が理解するように、ＰＭＡモジュール３２およびＰＣＳモジュール３４内の各モジュールは、所望のデータ転送レートをサポートするように個々にプログラムされ得る。データ転送レートは特定の規格に従うことができ、受信パス、すなわちプログラム可能な受信ＰＭＡモジュール４０およびプログラム可能な受信ＰＣＳモジュール４４がある規格に従ってプログラムされ得る一方、送信パス、すなわちプログラム可能な送信ＰＣＳモジュール４２およびプログラム可能な送信ＰＭＡモジュール３８は別の規格に従ってプログラムされ得る。
【００２１】
図３は、プログラム可能なフロントエンド１００、データおよびクロック回復モジュール１０２、ならびにシリアル−パラレル変換モジュール１０４を含む、プログラム可能な受信ＰＭＡモジュール４０の概略的ブロック図を示す。図４−図８Ｄを参照してさらに詳細に後述されるプログラム可能なフロントエンド１００は、可変利得ステージ１０８および制御モジュール１０６を含む。データおよびクロック回復モジュール１０２は、データ検出回路１１０および位相ロックループ１１２を含む。位相ロックループ１１２は、位相検出モジュール１１４、ループフィルタ１１６、電圧制御発振器１１８、第１の分周器モジュール１２０および第２の分周器モジュール１２２を含む。
【００２２】
プログラム可能なフロントエンド１００は受信シリアルデータ５２を受け取り、そこから増幅され等化された受信シリアルデータ１２４を生成するよう動作可能に結合される。これを達成するために、可変利得ステージ１０８は、制御モジュール１０６によって生成される等化設定１２８および増幅設定１３０に従ってプログラムされ、受信シリアルデータ５２の適切な等化および増幅をもたらす。
【００２３】
データおよびクロック回復回路１０２は、位相ロックループ１１２の位相検出モジュール１１４を介し、データ検出回路１１０を介して、増幅され等化された受信シリアルデータ１２４を受け取る。位相検出モジュール１１４は、基準クロック８６の位相および／または周波数を分周器モジュール１２０によって生成されるフィードバック基準クロックと比較することにより、増幅され等化された受信シリアルデータ１２４を受け取る前に初期化されている。位相検出モジュール１１４は、この位相および／または周波数差に基づいて対応する電流を生成し、その電流はループフィルタ１１６に与えられる。ループフィルタ１１６はこの電流を、電圧制御発振器１１８の出力周波数を調整する制御電圧に変換する。分周器モジュール１２０は、シリアル受信クロック設定１３２に基づいて、ＶＣＯ１１８が生成する出力振動を分周し、フィードバック信号を生成する。増幅され等化された受信シリアルデータが受け取られると、位相検出モジュール１１４は、増幅され等化された受信シリアルデータ１２４の位相と増幅され等化された受信シリアルデータ１２４の位相とを比較する。増幅され等化された受信シリアルデータ１２４とフィードバック信号との位相差に基づいて、電流信号が生成される。
【００２４】
位相検出モジュール１１４はループフィルタ１１６に電流信号を提供し、ループフィルタ１１６はその電流信号を電圧制御発振器１１８の出力周波数を制御する制御電圧に変換する。この時点で、電圧制御発振器１１８の出力は回復クロック１３８に対応する。回復クロック１３８は分周器モジュール１２２、データ検出回路１１０、およびシリアル−パラレル変換モジュール１０４に与えられる。データ検出モジュール１１０は回復クロック１３８を利用し、増幅され等化された受信シリアルデータ１２４から回復データ１３６を生成する。分周器モジュール１２２は、パラレル受信およびプログラマブルロジッククロック設定１３４に従って、回復クロック１３８を分周し、パラレル受信クロック９４およびプログラマブルロジック受信クロック９６を生成する。シリアル受信クロック設定１３２ならびにパラレル受信およびプログラマブルロジッククロック設定１３４は、プログラム可能な受信ＰＭＡモジュール４０に制御モジュール３５によって与えられるプログラム可能な非シリアル化設定６６の一部であることに注意されたい。
【００２５】
弾性ストアバッファを含むことができるシリアル−パラレル変換モジュール１０４は、回復クロック１３８に従って回復データ１３６をシリアルレートで受け取る。シリアル−パラレル変換モジュール１０４は、シリアル−パラレル設定１３５およびパラレル受信クロック１９４に基づいて受信パラレルデータ５４を出力する。プログラム可能な非シリアル化設定６６の一部であり得るシリアル−パラレル変換設定１３５は、受信パラレルデータ５４のレートおよびデータ幅を示す。
【００２６】
図４は、制御モジュール１０６および可変利得ステージ１０８を含むプログラム可能なフロントエンド１００の概略的ブロック図である。可変利得ステージ１０８は、周波数依存負荷１４０および増幅器入力部１４２を含む。可変利得ステージ１０８は、図６および図７を参照してさらに詳細に記載される。
【００２７】
制御モジュール１０６は、受信シリアルデータ５２が受け取られるチャネルのチャネル応答に基づいて、等化設定１２８を生成する。制御モジュール１０６は周波数依存負荷１４０に等化設定１２８を与える。制御モジュールはまた、受信シリアルデータ５２の信号強度に基づいて、可変利得ステージ１０８に増幅設定１３０を与え得る。
【００２８】
周波数依存負荷１４０は、等化設定１２８および／または増幅設定１３０に基づいてその周波数応答を調整する。増幅器入力部１４２は、調整された周波数依存負荷１４０と組合わされて受信シリアルデータ５２を増幅し、増幅され等化された受信シリアルデータ１２４を生成する。一実施例において周波数依存負荷１４０は、少なくとも１つのハイパスフィルタを含む。
【００２９】
図５は、可変利得ステージ１０８および制御モジュール１０６を含むプログラム可能なフロントエンド１００の代替的概略的ブロック図である。可変利得ステージ１０８は、図６−図８Ｄを参照してさらに詳細に後述される３つのステージ（ステージ１、ステージ２およびステージ３）を含み、その各々は制御モジュール１０６から等化設定１２８および／または増幅設定１３０を受け取る。示されるように、ステージ１は受信シリアルデータ５２を受け取って増幅し等化し、その出力をステージ２に渡し、ステージ２はその信号をさらに増幅し等化してその出力をステージ３に渡し、ステージ３はその信号をさらに増幅し等化して、増幅され等化された、受信シリアルデータ１２４を生成する。本実施例において、ステージ１およびステージ２は第１および第２の入力ステージと考えられ得る一方、ステージ３は可変利得ステージ１０８の出力ステージと考えられ得る。当業者が理解するように、ステージ１、２および３は制御モジュール１０６を介して個々にプログラムされてもよく、および／または同じ等化設定を利用してプログラムされてもよい。
【００３０】
図６は、図４の可変利得ステージ１０８および／または図５の可変利得ステージのステージのうちの１つの実施例の概略的ブロック図である。本実施例において、周波数依存負荷１４０は、ＮＭＯＳトランジスタ、抵抗器Ｒｌ、Ｒ２、Ｒ３、Ｒ４、キャパシタＣｌ、Ｃ２、Ｃ３およびＣ４の組合わせによって生成される、複数のハイパスフィルタを含む。表示ＣＰを有するキャパシタがＮＭＯＳトランジスタの寄生容量に対応することに注意されたい。当業者が理解するように、抵抗器Ｒ１−Ｒ４は、対応するハイパスフィルタの周波数応答が等化設定に従って調整され得るように調節可能であってもよい。さらに、Ｒ１、ＣＰおよびＣ１によって形成されるハイパスフィルタは、周波数依存負荷１４０の全体的な伝達特性をさらに調節するために、選択的にイネーブルまたはディスエーブルエーブルされ得る。同様に、Ｒ４、ＣＰおよびＣ４は、周波数依存負荷１４０の全体的な伝達特性を調節するためにイネーブルまたはディスエーブルされ得る。当業者がさらに理解するように、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、寄生容量ＣＰとハイパスフィルタの所望のコーナー周波数のサイズとに依存して省略され得る。
【００３１】
増幅器入力部１４２は、受信シリアルデータ５２を受け取って電流源に結合される、一対のＮＭＯＳ入力トランジスタを含む。このように、周波数依存負荷１４０は増幅器入力部１４２に対する負荷として作用する。周波数依存負荷１４０が抵抗器Ｒ１−Ｒ４、キャパシタＣ１−Ｃ４および寄生容量によって確立されるハイパスフィルタリングを含むので、信号の増幅も信号のフィルタリングまたは等化を含み、結果として、増幅され等化された受信シリアルデータ１２４を生じる。
【００３２】
図６Ａは、図４の可変利得ステージ１０８および／または図５の可変利得ステージのステージのうちの１つの別の実施例の概略的ブロック図である。本実施例において周波数依存負荷１４０は、ＮＭＯＳトランジスタ、抵抗器Ｒ５、Ｒ６、Ｒ７、Ｒ８ならびにキャパシタＣ５およびＣ６の組合わせによって生成される、複数のハイパスフィルタを含む。示されるように、抵抗器Ｒ５およびＲ８は、対応するＲＣハイパスフィルタ（すなわち、例えば抵抗器Ｒ５（またはＲ８）と例えばキャパシタＣ５（またはＣ６）などの関連キャパシタとによって生成されるハイパスフィルタ）を調整するよう調節可能な可変抵抗器であって、所望のコーナー周波数を得る。さらに、出力インピーダンス、電圧レベル、および／または利得ステージの出力レベルが所望の値にあるように、抵抗器Ｒ６およびＲ７が増幅器に負荷を与える。さらに別の実施例において、Ｃ５およびＣ６はそれらの関連トランジスタの寄生容量である。
【００３３】
増幅器入力部１４２は、受信シリアルデータ５２を受け取って電流源に結合される、一対のＮＭＯＳ入力トランジスタを含む。このように、周波数依存負荷１４０は増幅器入力部１４２に対する負荷として作用する。周波数依存負荷１４０が抵抗器Ｒ５およびＲ８、キャパシタＣ５およびＣ６によって確立されるハイパスフィルタリングを含むので、信号の増幅も信号のフィルタリングまたは等化を含み、結果として、増幅され等化された受信シリアルデータ１２４を生じる。
【００３４】
図７は、シングルエンドの信号可変利得ステージ１０８または図５の可変利得ステージのステージのうちの１つの概略的ブロック図である。本実施例において、周波数依存負荷１４０は抵抗器Ｒ１およびＲ２、キャパシタＣ１およびＣ２、ＮＭＯＳトランジスタ、ならびに対応する寄生容量（ＣＰ）を含む。増幅器入力部１４２は入力トランジスタおよび電流源を含む。増幅器入力部１４２および周波数依存負荷は組合されて受信シリアルデータ１５２を増幅し、等化して、増幅され等化された受信シリアルデータ１２４を生成する。
【００３５】
当業者が理解するように、図６および／または図７に示される周波数依存負荷１４０は、可変利得ステージによって与えられるハイパスフィルタリングまたは等化をさらに微調整するために、より多くのまたはより少ない抵抗器−キャパシタの組合わせを含むことができる。さらに、抵抗器および／またはキャパシタは、可変利得ステージ１０８によって与えられるハイパスフィルタリングおよび／または等化を調節するよう調節可能であって個々にイネーブルされてもよい。
【００３６】
図８Ａは、２つのプログラマブルロジックデバイス１０の間のチャネルの概略的ブロック図である。示されるように、チャネルは送信線（ＴＸ線）、コネクタ、第２の送信線、第２のコネクタおよび第３の送信線を含む。この構成は、プリント回路基板がバックプレーンを介して結合されている、異なるプリント回路基板に装着される集積回路には典型的である。この構成において、集積回路は最大１メートル間隔であり得る。この距離において、高速シリアルデータについてはチャネル応答が大量であって適切な等化を必要とする。
【００３７】
図８Ｂは、同じプリント回路基板上にあり得るプログラマブルロジックデバイス１０の間に単一の送信線を含むチャネルを示す。この例では、チャネル長は、図８Ａのチャネル長より極めて短い。したがってそのチャネル応答は、図８Ａのチャネル応答よりも高速データへの悪影響が少ない。
【００３８】
図８Ｃは、図８Ａおよび図８Ｂのチャネルのチャネル応答を示す。示されるように、図８Ａのチャネルのコーナー周波数は、図８Ｂのチャネルのチャネル応答より低い周波数で
発生する。さらに、図８Ａのチャネルの減衰レートは図８Ｂのチャネルの減衰レートよりも大きくてもよい。加えて図８Ｃは、図８Ａおよび図８Ｂのチャネルを横断し得るデータ送信レートを示す。示されるように、毎秒３．１２５ギガビットの送信レートは毎秒６．２５ギガビットのレートよりも低周波数で発生し、それはさらに毎秒１０ギガビットのレートよりも低周波数で発生する。
【００３９】
毎秒３．１２５ギガビットのレートについてさらに示されるように、図８Ａのチャネルが毎秒３．１２５ギガビットのレートでデータ送信を減衰し始める一方で、図８Ｂのチャネルのチャネル応答は送信されるデータ上に最小の影響しか及ぼさない。公知のように、減衰は信号をゆがめ、そのためレシーバの感度を低下させる。さらに示されるように、毎秒６．２５ギガビットのレートは図８Ａのチャネルによって著しく減衰され、図８Ｂのチャネルによっていくらか減衰される。毎秒１０ギガビットのレートはいずれのチャネルによっても著しく減衰される。
【００４０】
図８Ｄは、本発明のプログラム可能なアナログフロントエンドによって与えられるプログラム可能な等化を示す。示されるように、図８Ａまたは図８Ｂのチャネル応答を補正するために、毎秒３．１２５ギガビットのレートの等化が設定され得る。送信レートが増大するか、および／またはチャネル応答が増大する（すなわちチャネル長が増大する）につれて減衰量が増大し、そのため等化の増大を要する。示されるように、プログラムされた等化は、毎秒３．１２５ギガビットについてよりも毎秒６．２５ギガビットについて著しく大きく、毎秒１０ギガビットについてはさらに大きい。
【００４１】
上記の説明は、組込式等化を含むプログラム可能なアナログフロントエンドを示してきた。アナログフロントエンド内で等化を調整することによって、さまざまなチャネルのチャネル応答がより適切に補正されることができ、そのためレシーバ感度を向上させ、さらに高速データ送信の信頼性を高める。当業者が理解するように、請求項の範囲から逸脱することなく本発明の教示から他の実施例が派生し得る。
【図面の簡単な説明】
【００４２】
【図１】本発明によるプログラマブルロジックデバイスの概略的ブロック図である。
【図２】本発明によるプログラマブルマルチギガビットトランシーバの概略的ブロック図である。
【図３】本発明によるプログラマブル受信物理媒体接続部（ＰＭＡ）モジュールの概略的ブロック図である。
【図４】本発明によるプログラム可能なフロントエンドの概略的ブロック図である。
【図５】本発明によるプログラム可能なフロントエンドの代替的実施例の概略的ブロック図である。
【図６】本発明による可変利得ステージのさまざまな実施例の概略的ブロック図である。
【図６Ａ】本発明による可変利得ステージのさまざまな実施例の概略的ブロック図である。
【図７】本発明による可変利得ステージの代替的実施例の概略的ブロック図である。
【図８】図８Ａから図８Ｄは、本発明によるさまざまなチャネル、チャネル応答およびプログラム可能な等化を示す図である。
【技術分野】
【０００１】
発明の背景
発明の技術分野
本発明は一般に通信システムに関し、より特定的にはこのような通信システム内の拡張データ伝送に関する。
【背景技術】
【０００２】
関連技術の説明
複数のエンドユーザ装置の間で大量のデータを移送するための通信システムが公知である。このようなエンドユーザ装置は、電話、ファクシミリ機、コンピュータ、テレビジョン受信機、携帯電話、パーソナル携帯情報端末などを含む。このような通信システムは、ローカルエリアネットワーク（ＬＡＮ）および／または広域ネットワーク（ＷＡＮ）であり得ることがさらに公知である。ローカルエリアネットワークは一般に、局地化された地域（例えば最大半径１０キロメートル）にわたって分散される複数のエンドユーザ装置を相互接続するネットワークであると理解されており、ＬＡＮインフラストラクチャ設備を含む。例えばローカルエリアネットワークは、単一の建物のオフィス内または一群の建築内で分散されるワークステーションを相互接続するため、工場または病院などで分散されるコンピュータベースの機器を相互接続するために用いられ得る。ローカルエリアネットワークは、有線ローカルエリアネットワークまたは無線ローカルエリアネットワークであり得ることがさらに公知である。典型的には有線ローカルエリアネットワークは、スタートポロジ、リングトポロジ、バストポロジまたはハブ／ツリートポロジを有する。
【０００３】
広域ネットワークは広い地理的エリアをカバーし、ＷＡＮインフラストラクチャ設備を含むネットワークであると一般に理解される。広域ネットワークは、公衆データ網および企業向けの広域プライベートデータ網を含む。公衆データ網は特にデータ送信のために国家ネットワーク管理者によって確立され、動作される。このような公衆データ網は、製造業者の異なる機器の内部の動作を容易にする。したがって公衆データ網内のデータ伝送のために、ＩＴＵ−Ｔによる標準化が確立されている。現在、２種類の主要な公衆データ網がある。公衆パケット交換データ網および公衆回路交換データ網である。例えば、インターネットが公衆パケット交換網である一方、一般交換電話網は公衆回路交換網である。他の広域ネットワークの例には、総合サービスデジタル網（ＩＳＤＮ）および広帯域マルチサービスネットワークが含まれる。
【０００４】
通信システムは、より大規模な通信システムをもたらすようにともにネットワーク化され得ることがさらに公知であり、このようなネットワーキングは典型的にはインターネットワーキングと呼ばれる。インターネットワーキングは、通信網がリンクされるために同じまたは異なるプロトコルを用いることを可能にする、インターネットワーキングユニットを介して達成される。インターネットワーキングユニットは、ルータ、ゲートウェイ、プロトコルコンバータ、ブリッジおよび／またはスイッチであり得る。
【０００５】
通信システムの種類（例えばＬＡＮ、ＷＡＮ、またはインターネットワーキングシステム）に関わらず、各通信システムは、データがシステム内で正確に伝送されることを確実にするために、データ伝送プロトコルを使う。一般にプロトコルは、システム機器（すなわちエンドユーザ装置、ＬＡＮインフラストラクチャ設備、ＷＡＮインフラストラクチャ設備および／またはインターネットワーキングユニット）が通信システム内でデータを交換する方法を支配する規則および規約の正式な集合である。このようなプロトコルは、典型的には、システム機器によってまたはシステム装置内で受け取られる信号についてのレ
シーバの感度の規則（すなわち受信信号が雑音を含み得る程度、およびその振幅が小さくなり得る程度）、および、あるシステム機器から別のシステム機器まで、またはシステム機器内での信号の送信出力についての規則を含む。
【０００６】
各システム機器が毎秒何百万ビットものデータを処理することがさらに公知である。したがって各システム機器は、効率よくデータを入出力する高速データインタフェースを含む。典型的にはこのようなインターフェースは、プリント回路基板に装着される集積回路として実現される。一群のプリント回路基板はバックプレーンに装着されてもよく、システム機器を形成するために複数のバックプレーンがさらにラックに配置されてもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
データ伝送速度を向上させるための一層の努力の結果、各システム機器が含む集積回路、プリント回路基板（ＰＣＢ）および／またはラックの数が増加している。典型的には、ラックおよびＰＣＢは、同軸ケーブル、光ファイバ、コネクタおよび／またはワイヤを用いてともに結合される。プリント回路基板上の集積回路は、銅トレースを介して動作可能にともに結合される（例えばＦＲ４接続）。システム機器間の所望のデータ伝送速度が増すとともにシステム機器の数および複雑さが増加するにつれて、ＩＣ、ＰＣＢおよび／またはラック間の距離はますます多様化する。ＩＣ、ＰＣＢおよび／またはラック間のいくつかの通信チャネルは比較的短いこともあるが（すなわち伝える信号が最小の歪みしか生じないようなチャネル応答を有する）、他は比較的長い（すなわち伝える信号が著しい歪みを生じるようなチャネル応答を有する）。
【０００８】
典型的には、高速データインタフェースのレシーバ部は、チャネル応答の結果として生成される歪みを補正するためのイコライザを含む。典型的には、イコライザは公称チャネルのチャネル応答を補正するよう設定される。換言すれば、イコライザは公称等化応答をもたらすよう固定され、それは公称チャネル応答の逆数に対応する。しかしながら、チャネル長の一層の多様化のためにチャネル応答もますます多様化するので、固定されたイコライザは多くの標準化されたプロトコルのレシーバ感度要求を満たすには不十分である。
【０００９】
したがって、高速データインタフェースのレシーバ部内で使用するためのプログラム可能なイコライザが必要である。
【課題を解決するための手段】
【００１０】
発明の概要
本発明の組込式等化を有するアナログフロントエンドは、これらのおよび他の必要性を実質的に満たす。一実施例において、組込式等化を有するアナログフロントエンドは、制御モジュールおよび可変利得ステージを含む。制御モジュールは動作可能に結合され、アナログフロントエンドに高速シリアルデータを与えるチャネルのチャネル応答に基づいて周波数応答設定を与える。可変利得ステージは、周波数依存負荷および増幅器入力部を含む。周波数依存負荷は周波数応答設定に基づいて調整される。増幅器入力部は周波数依存負荷に動作可能に結合され、高速シリアルデータを受け取る。増幅器入力部は周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する。このようにアナログフロントエンドは、その組込式イコライザを変動するチャネル応答の補正のために調整されるようにし得る。
【００１１】
別の実施例では、組込式等化を有するアナログフロントエンドは周波数依存負荷および増幅器入力部を含む。増幅器入力部は周波数依存負荷に動作可能に結合され、高速シリアルデータを受け取る。増幅器入力部は周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する。
【００１２】
このような組込式等化を有するアナログフロントエンドは、チャネルを介して高速シリアルデータを受け取る高速データレシーバに組み込まれてもよい。チャネル長は変動してもよく、そのため変動するチャネル応答を有し得る。アナログフロントエンドは、チャネル応答に基づいて適切なレベルの等化をもたらすよう調整される。
【発明を実施するための最良の形態】
【００１３】
発明の詳細な説明
図１は、プログラマブルロジックファブリック１２、複数のプログラマブルマルチギガビットトランシーバ（ＰＭＧＴ）１４−２８、および制御モジュール３０を含む、プログラマブルロジックデバイス１０の概略的ブロック図である。プログラマブルロジックデバイス１０は、プログラマブルロジックアレイデバイス、プログラマブルアレイロジックデバイス、消去可能プログラマブルロジックデバイス、および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）であり得る。プログラマブルロジックデバイス１０がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である場合、プログラマブルロジックファブリック１２は、対称のアレイ構成、行ベース（row-based）の構成、シー・オブ・ゲート（sea-of-gates）構成および／または階層的なプログラマブルロジックデバイス構成として実現され得る。プログラマブルロジックファブリック１２は、プログラマブルロジックデバイス１０によって与えられるプログラム可能な柔軟性を促進するために、マイクロプロセッサコアなどの少なくとも１つの専用の固定プロセッサをさらに含んでもよい。
【００１４】
制御モジュール３０はプログラマブルロジックファブリック１２に含まれても、または別個のモジュールであってもよい。いずれの実現例においても、制御モジュール３０は、プログラマブルマルチギガビットトランシーバ１４−２８の各送受信部分をプログラムするための制御信号を生成する。一般に、プログラマブルマルチギガビットトランシーバ１４−２８の各々は、受信データに対するシリアル−パラレル変換を実行し、送信データに対するパラレル−シリアル変換を実行する。パラレルデータは８ビット、１６ビット、３２ビット、６４ビットなどの幅であり得る。典型的には、シリアルデータはバイナリレベル信号、マルチレベル信号などの１ビットデータストリームである。さらに、より大きな送信速度をもたらすために、２以上のプログラマブルマルチギガビットトランシーバがともに結合されてもよい。例えばマルチギガビットトランシーバ１４、１６および１８が毎秒３．１２５ギガビットでデータを送受信している場合、有効シリアルレートが毎秒３．１２５ギガビットの３倍になるようにトランシーバ１４−１８が結合され得る。
【００１５】
プログラマブルマルチギガビットトランシーバ１４−２８の各々は、別個の規格に適合するよう個別にプログラムされ得る。さらにマルチギガビットトランシーバ１４−２８の各々の送信パスおよび受信パスは、トランシーバの送信パスがある規格をサポートする一方で同じトランシーバの受信パスは異なる規格をサポートするように、別個にプログラムされ得る。さらに、送信パスおよび受信パスのシリアルレートは、毎秒１ギガビットから毎秒何十ギガビットまででもプログラムされ得る。送受信部分または送受信パスのパラレルデータのサイズもまたプログラム可能であり、８ビット、１６ビット、３２ビット、６４ビットなどと変動してもよい。
【００１６】
図２は、代表的なプログラマブルマルチギガビットトランシーバ１４−２８の一実施例の概略的ブロック図である。示されるように、プログラマブルマルチギガビットトランシーバは、プログラマブル物理媒体接続（ＰＭＡ）モジュール３２、プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール３４、プログラマブルインタフェース３６、制御モジュール３５、ＰＭＡメモリマッピングレジスタ４５およびＰＣＳレジスタ５６を含む。制御モジュール３５は、個々のプログラマブルマルチギガビットトランシーバ１４
−２８に対する所望の動作モードに基づいて、プログラムされた非シリアル化設定６６、プログラムされたシリアル化設定６４、受信ＰＭＡ＿ＰＣＳインターフェース設定６２、送信ＰＭＡ＿ＰＣＳインターフェース設定６０、およびロジックインターフェース設定５８を生成する。制御モジュール３５は、各マルチギガビットトランシーバ内の別個の装置であってもよく、および／または制御モジュール３０内に含まれてもよい。ＰＭＧＴ制御モジュール３５のいずれの実施例においても、プログラマブルロジックデバイス制御モジュール３０は、プログラマブルロジックデバイス１０に対して対応する全体的な所望の動作条件を決定し、所与のマルチギガビットトランシーバの対応する動作パラメータを制御モジュール３５に与え、制御モジュール３５は設定５８−６６を生成する。
【００１７】
プログラマブル物理媒体接続（ＰＭＡ）モジュール３２は、プログラム可能な送信ＰＭＡモジュール３８およびプログラム可能な受信ＰＭＡモジュール４０を含む。プログラム可能な送信ＰＭＡモジュール３８は、プログラムされたシリアル化設定６４に従って、送信パラレルデータ４８を送信シリアルデータ５０に変換するよう動作可能に結合される。プログラムされたシリアル化設定６４は、送信シリアルデータ５０の所望のレート、送信パラレルデータ４８の所望のレートおよび送信パラレルデータ４８のデータ幅を示す。図３を参照してさらに詳細に後述されるプログラム可能な受信ＰＭＡモジュール４０は、プログラムされた非シリアル化設定６６に基づいて、受信シリアルデータ５２を受信パラレルデータ５４に変換するよう動作可能に結合される。プログラムされた非シリアル化設定６６は、受信シリアルデータ５２のレート、受信パラレルデータ５４の所望のレート、および受信パラレルデータ５４のデータ幅を示す。ＰＭＡメモリマッピングレジスタ４５は、シリアル化設定６４および非シリアル化設定６６を記憶することができる。
【００１８】
プログラマブル物理コーディングサブレイヤ（ＰＣＳ）モジュール３４は、プログラム可能な送信ＰＣＳモジュール４２およびプログラム可能な受信ＰＣＳモジュール４４を含む。プログラム可能な送信ＰＣＳモジュール４２は、プログラマブルインタフェース３６を介してプログラマブルロジックファブリック１２から送信データワード４６を受け取り、それらを送信ＰＭＡ＿ＰＣＳインターフェース設定６０に従って送信パラレルデータ４８に変換する。送信ＰＭＡ＿ＰＣＳインターフェース設定６０は、送信データワード４６のレート、送信データワードのサイズ（例えば１バイト、２バイト、３バイト、４バイトなど）および送信パラレルデータ４８の対応する送信レートを示す。プログラム可能な受信ＰＣＳモジュール４４は、受信ＰＭＡ＿ＰＣＳインターフェース設定６２に従って、受信パラレルデータ５４を受信データワード５６に変換する。受信ＰＭＡ＿ＰＣＳインターフェース設定６２は、受信パラレルデータ５４が受け取られるレート、パラレルデータ５４の幅、受信データワード５６の送信レート、および受信データワード５６のワードサイズを示す。
【００１９】
制御モジュール３５は、送信データワード４６および受信データワード５６がプログラマブルロジックファブリック１２によって送受信されるレートを与える、ロジックインターフェース設定５８をも生成する。送信データワード４６は、受信データワード５６がプログラマブルロジックファブリック１２に与えられるレートとは異なるレートでプログラマブルロジックファブリック１２から受け取られ得ることに注意されたい。
【００２０】
当業者が理解するように、ＰＭＡモジュール３２およびＰＣＳモジュール３４内の各モジュールは、所望のデータ転送レートをサポートするように個々にプログラムされ得る。データ転送レートは特定の規格に従うことができ、受信パス、すなわちプログラム可能な受信ＰＭＡモジュール４０およびプログラム可能な受信ＰＣＳモジュール４４がある規格に従ってプログラムされ得る一方、送信パス、すなわちプログラム可能な送信ＰＣＳモジュール４２およびプログラム可能な送信ＰＭＡモジュール３８は別の規格に従ってプログラムされ得る。
【００２１】
図３は、プログラム可能なフロントエンド１００、データおよびクロック回復モジュール１０２、ならびにシリアル−パラレル変換モジュール１０４を含む、プログラム可能な受信ＰＭＡモジュール４０の概略的ブロック図を示す。図４−図８Ｄを参照してさらに詳細に後述されるプログラム可能なフロントエンド１００は、可変利得ステージ１０８および制御モジュール１０６を含む。データおよびクロック回復モジュール１０２は、データ検出回路１１０および位相ロックループ１１２を含む。位相ロックループ１１２は、位相検出モジュール１１４、ループフィルタ１１６、電圧制御発振器１１８、第１の分周器モジュール１２０および第２の分周器モジュール１２２を含む。
【００２２】
プログラム可能なフロントエンド１００は受信シリアルデータ５２を受け取り、そこから増幅され等化された受信シリアルデータ１２４を生成するよう動作可能に結合される。これを達成するために、可変利得ステージ１０８は、制御モジュール１０６によって生成される等化設定１２８および増幅設定１３０に従ってプログラムされ、受信シリアルデータ５２の適切な等化および増幅をもたらす。
【００２３】
データおよびクロック回復回路１０２は、位相ロックループ１１２の位相検出モジュール１１４を介し、データ検出回路１１０を介して、増幅され等化された受信シリアルデータ１２４を受け取る。位相検出モジュール１１４は、基準クロック８６の位相および／または周波数を分周器モジュール１２０によって生成されるフィードバック基準クロックと比較することにより、増幅され等化された受信シリアルデータ１２４を受け取る前に初期化されている。位相検出モジュール１１４は、この位相および／または周波数差に基づいて対応する電流を生成し、その電流はループフィルタ１１６に与えられる。ループフィルタ１１６はこの電流を、電圧制御発振器１１８の出力周波数を調整する制御電圧に変換する。分周器モジュール１２０は、シリアル受信クロック設定１３２に基づいて、ＶＣＯ１１８が生成する出力振動を分周し、フィードバック信号を生成する。増幅され等化された受信シリアルデータが受け取られると、位相検出モジュール１１４は、増幅され等化された受信シリアルデータ１２４の位相と増幅され等化された受信シリアルデータ１２４の位相とを比較する。増幅され等化された受信シリアルデータ１２４とフィードバック信号との位相差に基づいて、電流信号が生成される。
【００２４】
位相検出モジュール１１４はループフィルタ１１６に電流信号を提供し、ループフィルタ１１６はその電流信号を電圧制御発振器１１８の出力周波数を制御する制御電圧に変換する。この時点で、電圧制御発振器１１８の出力は回復クロック１３８に対応する。回復クロック１３８は分周器モジュール１２２、データ検出回路１１０、およびシリアル−パラレル変換モジュール１０４に与えられる。データ検出モジュール１１０は回復クロック１３８を利用し、増幅され等化された受信シリアルデータ１２４から回復データ１３６を生成する。分周器モジュール１２２は、パラレル受信およびプログラマブルロジッククロック設定１３４に従って、回復クロック１３８を分周し、パラレル受信クロック９４およびプログラマブルロジック受信クロック９６を生成する。シリアル受信クロック設定１３２ならびにパラレル受信およびプログラマブルロジッククロック設定１３４は、プログラム可能な受信ＰＭＡモジュール４０に制御モジュール３５によって与えられるプログラム可能な非シリアル化設定６６の一部であることに注意されたい。
【００２５】
弾性ストアバッファを含むことができるシリアル−パラレル変換モジュール１０４は、回復クロック１３８に従って回復データ１３６をシリアルレートで受け取る。シリアル−パラレル変換モジュール１０４は、シリアル−パラレル設定１３５およびパラレル受信クロック１９４に基づいて受信パラレルデータ５４を出力する。プログラム可能な非シリアル化設定６６の一部であり得るシリアル−パラレル変換設定１３５は、受信パラレルデータ５４のレートおよびデータ幅を示す。
【００２６】
図４は、制御モジュール１０６および可変利得ステージ１０８を含むプログラム可能なフロントエンド１００の概略的ブロック図である。可変利得ステージ１０８は、周波数依存負荷１４０および増幅器入力部１４２を含む。可変利得ステージ１０８は、図６および図７を参照してさらに詳細に記載される。
【００２７】
制御モジュール１０６は、受信シリアルデータ５２が受け取られるチャネルのチャネル応答に基づいて、等化設定１２８を生成する。制御モジュール１０６は周波数依存負荷１４０に等化設定１２８を与える。制御モジュールはまた、受信シリアルデータ５２の信号強度に基づいて、可変利得ステージ１０８に増幅設定１３０を与え得る。
【００２８】
周波数依存負荷１４０は、等化設定１２８および／または増幅設定１３０に基づいてその周波数応答を調整する。増幅器入力部１４２は、調整された周波数依存負荷１４０と組合わされて受信シリアルデータ５２を増幅し、増幅され等化された受信シリアルデータ１２４を生成する。一実施例において周波数依存負荷１４０は、少なくとも１つのハイパスフィルタを含む。
【００２９】
図５は、可変利得ステージ１０８および制御モジュール１０６を含むプログラム可能なフロントエンド１００の代替的概略的ブロック図である。可変利得ステージ１０８は、図６−図８Ｄを参照してさらに詳細に後述される３つのステージ（ステージ１、ステージ２およびステージ３）を含み、その各々は制御モジュール１０６から等化設定１２８および／または増幅設定１３０を受け取る。示されるように、ステージ１は受信シリアルデータ５２を受け取って増幅し等化し、その出力をステージ２に渡し、ステージ２はその信号をさらに増幅し等化してその出力をステージ３に渡し、ステージ３はその信号をさらに増幅し等化して、増幅され等化された、受信シリアルデータ１２４を生成する。本実施例において、ステージ１およびステージ２は第１および第２の入力ステージと考えられ得る一方、ステージ３は可変利得ステージ１０８の出力ステージと考えられ得る。当業者が理解するように、ステージ１、２および３は制御モジュール１０６を介して個々にプログラムされてもよく、および／または同じ等化設定を利用してプログラムされてもよい。
【００３０】
図６は、図４の可変利得ステージ１０８および／または図５の可変利得ステージのステージのうちの１つの実施例の概略的ブロック図である。本実施例において、周波数依存負荷１４０は、ＮＭＯＳトランジスタ、抵抗器Ｒｌ、Ｒ２、Ｒ３、Ｒ４、キャパシタＣｌ、Ｃ２、Ｃ３およびＣ４の組合わせによって生成される、複数のハイパスフィルタを含む。表示ＣＰを有するキャパシタがＮＭＯＳトランジスタの寄生容量に対応することに注意されたい。当業者が理解するように、抵抗器Ｒ１−Ｒ４は、対応するハイパスフィルタの周波数応答が等化設定に従って調整され得るように調節可能であってもよい。さらに、Ｒ１、ＣＰおよびＣ１によって形成されるハイパスフィルタは、周波数依存負荷１４０の全体的な伝達特性をさらに調節するために、選択的にイネーブルまたはディスエーブルエーブルされ得る。同様に、Ｒ４、ＣＰおよびＣ４は、周波数依存負荷１４０の全体的な伝達特性を調節するためにイネーブルまたはディスエーブルされ得る。当業者がさらに理解するように、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、寄生容量ＣＰとハイパスフィルタの所望のコーナー周波数のサイズとに依存して省略され得る。
【００３１】
増幅器入力部１４２は、受信シリアルデータ５２を受け取って電流源に結合される、一対のＮＭＯＳ入力トランジスタを含む。このように、周波数依存負荷１４０は増幅器入力部１４２に対する負荷として作用する。周波数依存負荷１４０が抵抗器Ｒ１−Ｒ４、キャパシタＣ１−Ｃ４および寄生容量によって確立されるハイパスフィルタリングを含むので、信号の増幅も信号のフィルタリングまたは等化を含み、結果として、増幅され等化された受信シリアルデータ１２４を生じる。
【００３２】
図６Ａは、図４の可変利得ステージ１０８および／または図５の可変利得ステージのステージのうちの１つの別の実施例の概略的ブロック図である。本実施例において周波数依存負荷１４０は、ＮＭＯＳトランジスタ、抵抗器Ｒ５、Ｒ６、Ｒ７、Ｒ８ならびにキャパシタＣ５およびＣ６の組合わせによって生成される、複数のハイパスフィルタを含む。示されるように、抵抗器Ｒ５およびＲ８は、対応するＲＣハイパスフィルタ（すなわち、例えば抵抗器Ｒ５（またはＲ８）と例えばキャパシタＣ５（またはＣ６）などの関連キャパシタとによって生成されるハイパスフィルタ）を調整するよう調節可能な可変抵抗器であって、所望のコーナー周波数を得る。さらに、出力インピーダンス、電圧レベル、および／または利得ステージの出力レベルが所望の値にあるように、抵抗器Ｒ６およびＲ７が増幅器に負荷を与える。さらに別の実施例において、Ｃ５およびＣ６はそれらの関連トランジスタの寄生容量である。
【００３３】
増幅器入力部１４２は、受信シリアルデータ５２を受け取って電流源に結合される、一対のＮＭＯＳ入力トランジスタを含む。このように、周波数依存負荷１４０は増幅器入力部１４２に対する負荷として作用する。周波数依存負荷１４０が抵抗器Ｒ５およびＲ８、キャパシタＣ５およびＣ６によって確立されるハイパスフィルタリングを含むので、信号の増幅も信号のフィルタリングまたは等化を含み、結果として、増幅され等化された受信シリアルデータ１２４を生じる。
【００３４】
図７は、シングルエンドの信号可変利得ステージ１０８または図５の可変利得ステージのステージのうちの１つの概略的ブロック図である。本実施例において、周波数依存負荷１４０は抵抗器Ｒ１およびＲ２、キャパシタＣ１およびＣ２、ＮＭＯＳトランジスタ、ならびに対応する寄生容量（ＣＰ）を含む。増幅器入力部１４２は入力トランジスタおよび電流源を含む。増幅器入力部１４２および周波数依存負荷は組合されて受信シリアルデータ１５２を増幅し、等化して、増幅され等化された受信シリアルデータ１２４を生成する。
【００３５】
当業者が理解するように、図６および／または図７に示される周波数依存負荷１４０は、可変利得ステージによって与えられるハイパスフィルタリングまたは等化をさらに微調整するために、より多くのまたはより少ない抵抗器−キャパシタの組合わせを含むことができる。さらに、抵抗器および／またはキャパシタは、可変利得ステージ１０８によって与えられるハイパスフィルタリングおよび／または等化を調節するよう調節可能であって個々にイネーブルされてもよい。
【００３６】
図８Ａは、２つのプログラマブルロジックデバイス１０の間のチャネルの概略的ブロック図である。示されるように、チャネルは送信線（ＴＸ線）、コネクタ、第２の送信線、第２のコネクタおよび第３の送信線を含む。この構成は、プリント回路基板がバックプレーンを介して結合されている、異なるプリント回路基板に装着される集積回路には典型的である。この構成において、集積回路は最大１メートル間隔であり得る。この距離において、高速シリアルデータについてはチャネル応答が大量であって適切な等化を必要とする。
【００３７】
図８Ｂは、同じプリント回路基板上にあり得るプログラマブルロジックデバイス１０の間に単一の送信線を含むチャネルを示す。この例では、チャネル長は、図８Ａのチャネル長より極めて短い。したがってそのチャネル応答は、図８Ａのチャネル応答よりも高速データへの悪影響が少ない。
【００３８】
図８Ｃは、図８Ａおよび図８Ｂのチャネルのチャネル応答を示す。示されるように、図８Ａのチャネルのコーナー周波数は、図８Ｂのチャネルのチャネル応答より低い周波数で
発生する。さらに、図８Ａのチャネルの減衰レートは図８Ｂのチャネルの減衰レートよりも大きくてもよい。加えて図８Ｃは、図８Ａおよび図８Ｂのチャネルを横断し得るデータ送信レートを示す。示されるように、毎秒３．１２５ギガビットの送信レートは毎秒６．２５ギガビットのレートよりも低周波数で発生し、それはさらに毎秒１０ギガビットのレートよりも低周波数で発生する。
【００３９】
毎秒３．１２５ギガビットのレートについてさらに示されるように、図８Ａのチャネルが毎秒３．１２５ギガビットのレートでデータ送信を減衰し始める一方で、図８Ｂのチャネルのチャネル応答は送信されるデータ上に最小の影響しか及ぼさない。公知のように、減衰は信号をゆがめ、そのためレシーバの感度を低下させる。さらに示されるように、毎秒６．２５ギガビットのレートは図８Ａのチャネルによって著しく減衰され、図８Ｂのチャネルによっていくらか減衰される。毎秒１０ギガビットのレートはいずれのチャネルによっても著しく減衰される。
【００４０】
図８Ｄは、本発明のプログラム可能なアナログフロントエンドによって与えられるプログラム可能な等化を示す。示されるように、図８Ａまたは図８Ｂのチャネル応答を補正するために、毎秒３．１２５ギガビットのレートの等化が設定され得る。送信レートが増大するか、および／またはチャネル応答が増大する（すなわちチャネル長が増大する）につれて減衰量が増大し、そのため等化の増大を要する。示されるように、プログラムされた等化は、毎秒３．１２５ギガビットについてよりも毎秒６．２５ギガビットについて著しく大きく、毎秒１０ギガビットについてはさらに大きい。
【００４１】
上記の説明は、組込式等化を含むプログラム可能なアナログフロントエンドを示してきた。アナログフロントエンド内で等化を調整することによって、さまざまなチャネルのチャネル応答がより適切に補正されることができ、そのためレシーバ感度を向上させ、さらに高速データ送信の信頼性を高める。当業者が理解するように、請求項の範囲から逸脱することなく本発明の教示から他の実施例が派生し得る。
【図面の簡単な説明】
【００４２】
【図１】本発明によるプログラマブルロジックデバイスの概略的ブロック図である。
【図２】本発明によるプログラマブルマルチギガビットトランシーバの概略的ブロック図である。
【図３】本発明によるプログラマブル受信物理媒体接続部（ＰＭＡ）モジュールの概略的ブロック図である。
【図４】本発明によるプログラム可能なフロントエンドの概略的ブロック図である。
【図５】本発明によるプログラム可能なフロントエンドの代替的実施例の概略的ブロック図である。
【図６】本発明による可変利得ステージのさまざまな実施例の概略的ブロック図である。
【図６Ａ】本発明による可変利得ステージのさまざまな実施例の概略的ブロック図である。
【図７】本発明による可変利得ステージの代替的実施例の概略的ブロック図である。
【図８】図８Ａから図８Ｄは、本発明によるさまざまなチャネル、チャネル応答およびプログラム可能な等化を示す図である。
【特許請求の範囲】
【請求項１】
組込式等化を有するアナログフロントエンドであって、
アナログフロントエンドに高速シリアルデータを与えるチャネルのチャネル応答に基づいて周波数応答設定を与えるよう動作可能に結合される制御モジュールと、
周波数応答設定に基づいて高速シリアルデータを増幅し等化するよう動作可能に結合される可変利得ステージとを含み、可変利得ステージは、
周波数応答設定に基づいて調整される周波数依存負荷と、
周波数依存負荷に動作可能に結合される増幅器入力部とを含み、増幅器入力部は高速シリアルデータを受け取り、周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、アナログフロントエンド。
【請求項２】
可変利得ステージはさらに、
第１のレベルに動作可能に結合される第１のステージを含み、第１のステージは、周波数応答設定に基づいて高速シリアルデータを増幅し等化して、第１の増幅され等化されたシリアルデータを生成し、さらに、
動作可能に結合される第２のステージを含み、第２のステージは、周波数応答設定に基づいて第１の増幅され等化されたシリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、請求項１に記載のアナログフロントエンド。
【請求項３】
第２のステージはさらに、
動作可能に結合される入力ステージを含み、入力ステージは、周波数応答設定に基づいて第１の増幅され等化されたシリアルデータを増幅し等化して、中間的な増幅され等化されたシリアルデータを生成し、さらに、
動作可能に結合される出力ステージを含み、出力ステージは、周波数応答設定に基づいて中間的な増幅され等化されたシリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、請求項２に記載のアナログフロントエンド。
【請求項４】
周波数依存負荷は少なくとも１つのハイパスフィルタをさらに含む、請求項１に記載のアナログフロントエンド。
【請求項５】
少なくとも１つのハイパスフィルタの各々はさらに、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される調節可能な抵抗器とを含み、調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、トランジスタの寄生容量および調節可能な抵抗器は、少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項４に記載のアナログフロントエンド。
【請求項６】
少なくとも１つのハイパスフィルタの各々はさらに、
トランジスタのゲートおよびソースの間に動作可能に結合されるキャパシタを含み、キャパシタ、寄生容量および調節可能な抵抗器は、少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項５に記載のアナログフロントエンド。
【請求項７】
可変利得ステージはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される調節可能な抵抗器とを含み、調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、可変利得ステージはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する入力トランジスタを含み、入力トランジスタのゲートは、シングルエンドの信号として高速シリアルデータを受け取るよう動作可能に結合され、入力トランジスタのドレインは、増幅され等化されたシリアルデータを与えるようトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項１に記載のアナログフロントエンド。
【請求項８】
可変利得ステージはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有する第１のトランジスタと、
第１のトランジスタのゲートおよびドレインに動作可能に結合される第１の調節可能な抵抗器とを含み、第１の調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、周波数依存負荷はさらに、
ゲート、ドレインおよびソースを有する第２のトランジスタと、
第２のトランジスタのゲートおよびドレインに動作可能に結合される第２の調節可能な抵抗器とを含み、第２の調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、可変利得ステージはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する第１の入力トランジスタを含み、第１の入力トランジスタのゲートは、差分信号の１つの脚として高速シリアルデータを受け取るよう動作可能に結合され、第１の入力トランジスタのドレインは、増幅され等化されたシリアルデータの１つの脚を与えるよう第１のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
ゲート、ドレインおよびソースを有する第２の入力トランジスタを含み、第２の入力トランジスタのゲートは差分信号の別の脚として高速シリアルデータを受け取るよう動作可能に結合され、第２の入力トランジスタのドレインは増幅され等化されたシリアルデータの別の脚を与えるよう第２のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
第１および第２の入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項１に記載のアナログフロントエンド。
【請求項９】
組込式等化を有するアナログフロントエンドであって、
周波数依存負荷と、
周波数依存負荷に動作可能に結合される増幅器入力部とを含み、増幅器入力部は高速シリアルデータを受け取り、周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、アナログフロントエンド。
【請求項１０】
周波数依存負荷は少なくとも１つのハイパスフィルタをさらに含む、請求項９に記載のアナログフロントエンド。
【請求項１１】
少なくとも１つのハイパスフィルタの各々はさらに、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される抵抗器とを含み、トランジスタの寄生容量および抵抗器は、少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項１０に記載のアナログフロントエンド。
【請求項１２】
少なくとも１つのハイパスフィルタの各々はさらに、
トランジスタのゲートおよびソースの間に動作可能に結合されるキャパシタを含み、キャパシタ、寄生容量および抵抗器は少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項１１に記載のアナログフロントエンド。
【請求項１３】
アナログフロントエンドはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される抵抗器とを含み、アナログフロントエンドはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する入力トランジスタを含み、入力トランジスタのゲートは、シングルエンドの信号として高速シリアルデータを受け取るよう動作可能に結合され、入力トランジスタのドレインは、増幅され等化されたシリアルデータを与えるようトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項９に記載のアナログフロントエンド。
【請求項１４】
アナログフロントエンドはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有する第１のトランジスタと、
第１のトランジスタのゲートおよびドレインに動作可能に結合される第１の抵抗器と、
ゲート、ドレインおよびソースを有する第２のトランジスタと、
第２のトランジスタのゲートおよびドレインに動作可能に結合される第２の抵抗器とを含み、アナログフロントエンドはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する第１の入力トランジスタを含み、第１の入力トランジスタのゲートは、差分信号の１つの脚として高速シリアルデータを受け取るよう動作可能に結合され、第１の入力トランジスタのドレインは、増幅され等化されたシリアルデータの１つの脚を与えるよう第１のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
ゲート、ドレインおよびソースを有する第２の入力トランジスタを含み、第２の入力トランジスタのゲートは差分信号の別の脚として高速シリアルデータを受け取るよう動作可能に結合され、第２の入力トランジスタのドレインは増幅され等化されたシリアルデータの別の脚を与えるよう第２のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
第１および第２の入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項９に記載のアナログフロントエンド。
【請求項１５】
アナログフロントエンドはさらに、
周波数依存負荷を含み、周波数依存負荷は、
第１の周波数依存負荷と、
第２の周波数依存負荷とを含み、アナログフロントエンドはさらに、
増幅器入力部を含み、増幅器入力部は、
第１の周波数依存負荷に動作可能に結合される第１の増幅器入力部を含み、第１の増幅器入力部は高速シリアルデータを受け取り、第１の周波数依存負荷と連動して高速シリアルデータを増幅し等化して、中間的な増幅され等化されたシリアルデータを生成し、
第２の周波数依存負荷に動作可能に結合される第２の増幅器入力部を含み、第２の増幅器入力部は中間的な増幅され等化された高速シリアルデータを受け取り、第２の周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、請求項９に記載のアナログフロントエンド。
【請求項１】
組込式等化を有するアナログフロントエンドであって、
アナログフロントエンドに高速シリアルデータを与えるチャネルのチャネル応答に基づいて周波数応答設定を与えるよう動作可能に結合される制御モジュールと、
周波数応答設定に基づいて高速シリアルデータを増幅し等化するよう動作可能に結合される可変利得ステージとを含み、可変利得ステージは、
周波数応答設定に基づいて調整される周波数依存負荷と、
周波数依存負荷に動作可能に結合される増幅器入力部とを含み、増幅器入力部は高速シリアルデータを受け取り、周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、アナログフロントエンド。
【請求項２】
可変利得ステージはさらに、
第１のレベルに動作可能に結合される第１のステージを含み、第１のステージは、周波数応答設定に基づいて高速シリアルデータを増幅し等化して、第１の増幅され等化されたシリアルデータを生成し、さらに、
動作可能に結合される第２のステージを含み、第２のステージは、周波数応答設定に基づいて第１の増幅され等化されたシリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、請求項１に記載のアナログフロントエンド。
【請求項３】
第２のステージはさらに、
動作可能に結合される入力ステージを含み、入力ステージは、周波数応答設定に基づいて第１の増幅され等化されたシリアルデータを増幅し等化して、中間的な増幅され等化されたシリアルデータを生成し、さらに、
動作可能に結合される出力ステージを含み、出力ステージは、周波数応答設定に基づいて中間的な増幅され等化されたシリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、請求項２に記載のアナログフロントエンド。
【請求項４】
周波数依存負荷は少なくとも１つのハイパスフィルタをさらに含む、請求項１に記載のアナログフロントエンド。
【請求項５】
少なくとも１つのハイパスフィルタの各々はさらに、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される調節可能な抵抗器とを含み、調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、トランジスタの寄生容量および調節可能な抵抗器は、少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項４に記載のアナログフロントエンド。
【請求項６】
少なくとも１つのハイパスフィルタの各々はさらに、
トランジスタのゲートおよびソースの間に動作可能に結合されるキャパシタを含み、キャパシタ、寄生容量および調節可能な抵抗器は、少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項５に記載のアナログフロントエンド。
【請求項７】
可変利得ステージはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される調節可能な抵抗器とを含み、調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、可変利得ステージはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する入力トランジスタを含み、入力トランジスタのゲートは、シングルエンドの信号として高速シリアルデータを受け取るよう動作可能に結合され、入力トランジスタのドレインは、増幅され等化されたシリアルデータを与えるようトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項１に記載のアナログフロントエンド。
【請求項８】
可変利得ステージはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有する第１のトランジスタと、
第１のトランジスタのゲートおよびドレインに動作可能に結合される第１の調節可能な抵抗器とを含み、第１の調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、周波数依存負荷はさらに、
ゲート、ドレインおよびソースを有する第２のトランジスタと、
第２のトランジスタのゲートおよびドレインに動作可能に結合される第２の調節可能な抵抗器とを含み、第２の調節可能な抵抗器の抵抗値は周波数応答設定に基づいて設定され、可変利得ステージはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する第１の入力トランジスタを含み、第１の入力トランジスタのゲートは、差分信号の１つの脚として高速シリアルデータを受け取るよう動作可能に結合され、第１の入力トランジスタのドレインは、増幅され等化されたシリアルデータの１つの脚を与えるよう第１のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
ゲート、ドレインおよびソースを有する第２の入力トランジスタを含み、第２の入力トランジスタのゲートは差分信号の別の脚として高速シリアルデータを受け取るよう動作可能に結合され、第２の入力トランジスタのドレインは増幅され等化されたシリアルデータの別の脚を与えるよう第２のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
第１および第２の入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項１に記載のアナログフロントエンド。
【請求項９】
組込式等化を有するアナログフロントエンドであって、
周波数依存負荷と、
周波数依存負荷に動作可能に結合される増幅器入力部とを含み、増幅器入力部は高速シリアルデータを受け取り、周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、アナログフロントエンド。
【請求項１０】
周波数依存負荷は少なくとも１つのハイパスフィルタをさらに含む、請求項９に記載のアナログフロントエンド。
【請求項１１】
少なくとも１つのハイパスフィルタの各々はさらに、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される抵抗器とを含み、トランジスタの寄生容量および抵抗器は、少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項１０に記載のアナログフロントエンド。
【請求項１２】
少なくとも１つのハイパスフィルタの各々はさらに、
トランジスタのゲートおよびソースの間に動作可能に結合されるキャパシタを含み、キャパシタ、寄生容量および抵抗器は少なくとも１つのハイパスフィルタの各々についてコーナー周波数を確立する、請求項１１に記載のアナログフロントエンド。
【請求項１３】
アナログフロントエンドはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有するトランジスタと、
トランジスタのゲートおよびドレインに動作可能に結合される抵抗器とを含み、アナログフロントエンドはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する入力トランジスタを含み、入力トランジスタのゲートは、シングルエンドの信号として高速シリアルデータを受け取るよう動作可能に結合され、入力トランジスタのドレインは、増幅され等化されたシリアルデータを与えるようトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項９に記載のアナログフロントエンド。
【請求項１４】
アナログフロントエンドはさらに、
周波数依存負荷を含み、周波数依存負荷は、
ゲート、ドレインおよびソースを有する第１のトランジスタと、
第１のトランジスタのゲートおよびドレインに動作可能に結合される第１の抵抗器と、
ゲート、ドレインおよびソースを有する第２のトランジスタと、
第２のトランジスタのゲートおよびドレインに動作可能に結合される第２の抵抗器とを含み、アナログフロントエンドはさらに、
増幅器入力部を含み、増幅器入力部は、
ゲート、ドレインおよびソースを有する第１の入力トランジスタを含み、第１の入力トランジスタのゲートは、差分信号の１つの脚として高速シリアルデータを受け取るよう動作可能に結合され、第１の入力トランジスタのドレインは、増幅され等化されたシリアルデータの１つの脚を与えるよう第１のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
ゲート、ドレインおよびソースを有する第２の入力トランジスタを含み、第２の入力トランジスタのゲートは差分信号の別の脚として高速シリアルデータを受け取るよう動作可能に結合され、第２の入力トランジスタのドレインは増幅され等化されたシリアルデータの別の脚を与えるよう第２のトランジスタのソースに動作可能に結合され、増幅器入力部はさらに、
第１および第２の入力トランジスタのソースおよび電圧反射に動作可能に結合される電流源を含む、請求項９に記載のアナログフロントエンド。
【請求項１５】
アナログフロントエンドはさらに、
周波数依存負荷を含み、周波数依存負荷は、
第１の周波数依存負荷と、
第２の周波数依存負荷とを含み、アナログフロントエンドはさらに、
増幅器入力部を含み、増幅器入力部は、
第１の周波数依存負荷に動作可能に結合される第１の増幅器入力部を含み、第１の増幅器入力部は高速シリアルデータを受け取り、第１の周波数依存負荷と連動して高速シリアルデータを増幅し等化して、中間的な増幅され等化されたシリアルデータを生成し、
第２の周波数依存負荷に動作可能に結合される第２の増幅器入力部を含み、第２の増幅器入力部は中間的な増幅され等化された高速シリアルデータを受け取り、第２の周波数依存負荷と連動して高速シリアルデータを増幅し等化して、増幅され等化されたシリアルデータを生成する、請求項９に記載のアナログフロントエンド。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図６Ａ】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図６Ａ】
【図７】
【図８】
【公表番号】特表２００７−５０５５７６（Ｐ２００７−５０５５７６Ａ）
【公表日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００６−５２６３５６（Ｐ２００６−５２６３５６）
【出願日】平成１６年９月１０日（２００４．９．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２９７６３
【国際公開番号】ＷＯ２００５／０２７４４３
【国際公開日】平成１７年３月２４日（２００５．３．２４）
【出願人】（５９１０２５４３９）ザイリンクス インコーポレイテッド (58)
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１６年９月１０日（２００４．９．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２９７６３
【国際公開番号】ＷＯ２００５／０２７４４３
【国際公開日】平成１７年３月２４日（２００５．３．２４）
【出願人】（５９１０２５４３９）ザイリンクス インコーポレイテッド (58)
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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