絶縁ゲート型半導体装置およびその製造方法
【課題】 従来のプレーナ型ＩＧＢＴでは、ＶＣＥ（ｏｎ）を低減すべくゲート幅Ｌｇを広げると、耐圧の劣化や容量が増大する問題があった。
【解決手段】 ＩＧＢＴのゲート電極のゲート幅を広げる。ゲート電極はスリットで分離された分離ゲート電極とし、スリットの略中央のｎ−型半導体層表面に第１ｐ型不純物領域を設ける。ゲート幅を広げることでＶＣＥ（ｏｎ）を低減し、第１ｐ型不純物領域によって逆方向電圧印加時に各ベース領域から広がる空乏層を緩やかに連続させて耐圧を確保する。
【解決手段】 ＩＧＢＴのゲート電極のゲート幅を広げる。ゲート電極はスリットで分離された分離ゲート電極とし、スリットの略中央のｎ−型半導体層表面に第１ｐ型不純物領域を設ける。ゲート幅を広げることでＶＣＥ（ｏｎ）を低減し、第１ｐ型不純物領域によって逆方向電圧印加時に各ベース領域から広がる空乏層を緩やかに連続させて耐圧を確保する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にＶＣＥ（ｏｎ）を低減し、耐圧の劣化を抑制できる絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））は、パワーエレクトニクス分野におけるスイッチング素子として用いられている。
【０００３】
ＩＧＢＴにおいて、コレクタ−エミッタ間飽和電圧（以下、ＶＣＥ（ｏｎ））は抵抗成分となるため、低い方が望ましい。このため、例えばトレンチ構造のゲート電極を有するＩＧＢＴ（トレンチ型ＩＧＢＴ）では、エミッタ電極が接触するベース領域の面積を低減し、ドリフト層から注入された正孔（ホール）がベース領域を介してエミッタ電極に排出されることを抑制している。このように、ドリフト層における正孔の蓄積量を保ち、伝導度変調を促進することによってＶＣＥ（ｏｎ）を低減することができる（例えば特許文献１、特許文献２参照。）。
【０００４】
また、ゲート電極が絶縁膜を介して基板表面に設けられるプレーナ構造のゲート電極を有するＩＧＢＴ（プレーナ型ＩＧＢＴ）においては、ゲート電極の幅（ゲート幅）を広げて正孔の蓄積量を保ち、低いＶＣＥ（ｏｎ）を実現する構造が知られている（例えば非特許文献１参照。）。
【０００５】
図１９は従来の、プレーナ型ＩＧＢＴ２００を示す断面図である。
【０００６】
ＩＧＢＴは、例えばドリフト層となる高濃度のｐ型（ｐ＋＋型）半導体層２０１の上にｎ＋型半導体層２０２が積層され、その上にドリフト層となるｎ−型半導体層２０３が積層される。ｎ−型半導体層２０３の表面に、ゲート絶縁膜２１１を介してゲート電極２０６が設けられる。ゲート電極２０６の両側には、ｐ型のイオン注入および拡散によってベース領域２０７が設けられ、ベース領域２０７の表面には、互いに離間してｎ型のエミッタ領域２０８が設けられる。ｎ型のエミッタ領域２０８間にｐ型のイオン注入および拡散によってボディ領域２０９が設けられる。
【０００７】
この構造において、非特許文献２に記載の如くゲート電極２０６のゲート幅Ｌｇを広げて隣り合うベース領域２０７間の距離を広げ、すなわちチップ全体の面積に対するベース領域２０７の面積の割合を低減させることにより、ドリフト層（ｎ−型半導体層２０３）に蓄積された正孔がベース領域２０７およびエミッタ領域２０８を介して、エミッタ電極２１２に排出されることを防止できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３１１３０１号公報
【特許文献２】特開２００９−１３５２２４号公報
【非特許文献】
【０００９】
【非特許文献１】岡村 勝也、他４名、「クライストロンモジュレータ用ＩＥＧＴスイッチの開発（DEVELOPMENT OF IEGT SWITCH FOR A KLYSTRON MODULATOR）」、第２５回リニアック技術研究会 プロシーディングス（Proceedings of the 25th Linear Accelerator Meeting in Japan）、２０００年７月１２日−１４日、ｐ．２４３
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１９を参照して、ベース領域の端部がトレンチと接するトレンチ型ＩＧＢＴと異なり、プレーナ型ＩＧＢＴは一般的にトランジスタセルごとにベース領域２０７が分断し、その端部は所定の曲率を有する湾曲構造となっている。そして、逆方向電圧印加時にはそれぞれ分離されたベース領域２０７から空乏層ｄが広がり、隣り合う空乏層ｄに互いに到達してドリフト層全体に広がり、所定の耐圧を確保する。
【００１１】
このプレーナ型ＩＧＢＴ２００において、ゲート幅Ｌｇを広げて、その両端のベース領域２０７のチップ全体に対する面積割合を低減した場合、個々のベース領域２０７から広がる空乏層ｄが互いに到達しなくなるおそれがある。
【００１２】
空乏層ｄ同士が到達しない場合には、湾曲構造を有する個々の空乏層ｄの曲率による電界強度によってブレークダウン電圧が制約される。しかし、一般的なベース領域２０７の形成条件（深さや、不純物濃度など）では曲率を小さくするにも限界があり、分断したベース領域２０７間で耐圧が劣化してしまう問題があった。
【００１３】
一方で、ゲート電極２０６直下のゲート絶縁膜２１１はその厚みが薄い（例えば３００Å〜１０００Å）ため、ゲート幅Ｌｇ（ゲート電極２０６の面積）の増加は、低容量化の観点からは大きな弊害となる。
【００１４】
このように従来のプレーナ型ＩＧＢＴではＶＣＥ（ｏｎ）を低減すべくゲート幅Ｌｇを広げると、耐圧の劣化や容量が増大する問題があった。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層に設けられた一導電型のベース領域と、該ベース領域に設けられた逆導電型のエミッタ領域と、前記逆導電型半導体層表面に設けられた第１絶縁膜と、隣り合う前記ベース領域間の前記第１絶縁膜上に設けられたゲート電極と、前記ゲート電極の延在方向に沿って設けられ該ゲート電極を部分的に分離するスリットと、該スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜と、前記スリットから露出する前記逆導電型半導体層に設けられた第１の一導電型不純物領域と、前記逆導電型半導体層の外周付近に環状に設けられた第２の一導電型不純物領域と、を具備することにより解決するものである。
【００１６】
第２に、一導電型半導体層上に逆導電型半導体層が設けられた基板を準備する工程と、前記逆導電型半導体層表面に延在する第１の一導電型不純物領域を形成する工程と、前記逆導電型半導体層の外周付近に第２の一導電型不純物領域を形成する工程と、前記第１の一導電型不純物領域が中央付近に位置するように前記逆導電型半導体層表面に第１絶縁膜を介してゲート電極を形成し、該ゲート電極の延在方向に沿って部分的にスリットを形成する工程と、前記ゲート電極の両外側の前記逆導電型半導体層表面に一導電型のベース領域を形成する工程と、前記ゲート電極の両外側の前記ベース領域表面に逆導電型のエミッタ領域を形成する工程と、前記スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１７】
本発明によれば、以下の効果が得られる、
第１に、逆方向電圧印加時に分離ゲート電極の略中央のｎ−型半導体層に配置した第１ｐ型不純物領域から空乏層を広げることができる。これにより、ＶＣＥ（ｏｎ）の低減を目的としてゲート幅Ｌｇを拡張した場合であっても、分離した各ベース領域から広がる空乏層を、その間の第１ｐ型不純物領域から広がる空乏層で緩やかに連続させることができる。従って、ゲート幅Ｌｇの増大による耐圧の劣化を防止できる。
【００１８】
また、第１ｐ型不純物領域をＩＧＢＴの電極とは直接接続せず、電位的にフローティングとすることで、ドリフト層であるｎ−型半導体層に注入された正孔が第１ｐ型不純物領域を介して外部に流出することを防止できる。
【００１９】
第２に、ゲート電極の構造を部分的にスリットで分割した分離ゲート電極とすることで、容量の増加を防止できる。ＶＣＥ（ｏｎ）の低減を目的としてゲート幅Ｌｇを増加させることは、薄いゲート絶縁膜の面積を増加させることとなり、容量が増加する。しかし、ゲート電極の略中央にスリットを設けた分離ゲート電極とすることで、スリットの領域について容量の増加を回避できる。
【００２０】
第３に、第１ｐ型不純物領域を接地することで、コレクタ電極への高電圧印加時にゲート絶縁膜の破壊を防止できる。すなわち、第１ｐ型不純物領域がフローティングの場合、コレクタ電極に印加される高電圧によって第１ｐ型不純物領域の電位が上昇し、薄いゲート絶縁膜に高電圧が印加され破壊されることが懸念される。そのような場合には、第１ｐ型不純物領域を接地することで、電位の上昇を回避できる。
【００２１】
第１ｐ型不純物領域を、周辺ｐ型不純物領域（例えばガードリングである第２ｐ型不純物領域）に接続、つまりこれに連続するパターンとすることで、容易に接地することができる。
【００２２】
第４に、分離ゲート電極のスリットから不純物を注入することで第１ｐ型不純物領域に加えてこの周囲に第３ｐ型不純物領域、さらには第４ｐ型不純物領域を形成できるので、ベース領域間に形成される空乏層の広がりを制御でき、空乏層の安定化が可能となる。
【００２３】
第５に、第１ｐ型不純物領域は、外周部に形成される第２ｐ型不純物領域と同一工程にて形成できるので、第２ｐ型不純物領域を形成するマスクを変更するのみでよく、第１ｐ型不純物領域を形成することによる工数の増加を防止できる。
【００２４】
第６に、第３ｐ型不純物領域は、分離ゲート電極をマスクとしてベース領域と同一工程にて形成できるので、第３ｐ型不純物領域を形成することによる工数の増加を防止できる。
【００２５】
第７に、第４ｐ型不純物領域は、ボディ領域と同一工程にて形成できるので、マスクを変更するのみでよく、第４ｐ型不純物領域を形成することによる工数の増加を防止できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図３】本発明の第２の実施形態の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図４】本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図５】本発明の第４の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図６】本発明の第５の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図７】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第４の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第５の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】本発明の他の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】本発明の他の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図１９】従来の絶縁ゲート型半導体装置を説明する断面図である。
【発明を実施するための形態】
【００２７】
本発明の実施の形態を、ｎチャネル型のＩＧＢＴを例に図１から図１８を参照して説明する。
【００２８】
まず、図１および図２を参照して本発明の第１の実施形態のＩＧＢＴについて説明する。図１および図２は本実施形態のＩＧＢＴ１００を説明するための図である。図１が断面図であり、図１（Ａ）は各構成要素を説明する断面図であり、図１（Ｂ）は逆方向電圧印加時に広がる空乏層の様子を示す断面図である。図２は基板表面の絶縁膜および電極等を省略し要部を抜き出した平面図である。尚、図１は図２のａ−ａ線の断面図である。
【００２９】
図１（Ａ）を参照してＩＧＢＴ１００は、ｐ＋型半導体層１と、ｎ−型半導体層３と、第１ｐ型不純物領域２１と、第２ｐ型不純物領域６ｉと、ゲート絶縁膜７と、ゲート電極８と、スリット９と、ベース領域１０と、エミッタ領域１５と、層間絶縁膜１６とを有する。
【００３０】
基板はｐ＋型半導体層１上にｎ＋型半導体層２およびｎ−型半導体層３を積層してなる。一例として、ｐ＋型半導体層１はｐ＋型シリコン半導体基板であり、ｎ＋型半導体層２は不純物濃度が１Ｅ１６ｃｍ−３程度のシリコン半導体エピタキシャル層である。ｎ−型半導体層３は例えば不純物濃度は例えば７Ｅ１３ｃｍ−３程度のシリコン半導体エピタキシャル層であり、ＩＧＢＴのいわゆるドリフト層を構成する。
【００３１】
尚、基板は、ｎ−型半導体層３の裏面に不純物拡散によって低抵抗のｐ＋型半導体層１を設けるものであってもよい。
【００３２】
ゲート電極８は、ｎ−型半導体層３表面を覆うゲート絶縁膜７上に設けられる。スリット９は、ゲート電極８を部分的に分離する。すなわち、ゲート電極８は、図１に示す断面においてスリット９によって二分割される。以下、ゲート電極８のうちスリット９で分離された部分を分離ゲート電極８ａ、８ｂと称する場合がある。スリット９とその両側の分離ゲート電極８ａ、８ｂは層間絶縁膜１６で一体的に覆われる。
【００３３】
ベース領域１０は、ｎ−型半導体層３表面にドーズ量で６Ｅ１３ｃｍ−２〜７Ｅ１３ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入および拡散して設けた領域であり、深さは、２μｍ〜３μｍである。
【００３４】
エミッタ領域１５は、ベース領域１０表面にドーズ量で４Ｅ１５ｃｍ−２〜６Ｅ１５ｃｍ−２のｎ型不純物（例えばヒ素（Ａｓ）をイオン注入および拡散して設けた領域である。
【００３５】
隣り合うベース領域１０間に、ゲート絶縁膜７を介してゲート電極８が配置される。つまり、層間絶縁膜１６で一体的に覆われる一組の分離ゲート電極８ａ、８ｂのそれぞれの外側（対向面と逆側）にベース領域１０とエミッタ領域１５が配置され、ゲート電極８と隣接した領域がＩＧＢＴのトランジスタセルＣとなる。
【００３６】
ボディ領域１２は電位安定化のためにベース領域１０の内側に設けられ、ドーズ量で４Ｅ１５ｃｍ−２〜５Ｅ１５ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入および拡散して設けた領域であり、深さは３μｍ〜４μｍである。
【００３７】
ＶＣＥ（ｏｎ）を決定するゲート電極８のゲート幅Ｌｇは、一組の分離ゲート電極８ａの端部から分離ゲート電極８ｂ端部までの幅であり、ここでは一例として４０μｍ〜５０μｍである。ゲート幅Ｌｇをこのように広げることで、ベース領域１０面積のチップ全体の面積に対する割合を低減できる。つまり、正孔の流出する面積を低減し、ＶＣＥ（ｏｎ）を低減できる。スリット９の幅は、一例として２０μｍ〜３０μｍである。
【００３８】
第１ｐ型不純物領域２１は、スリット９から露出するｎ−型半導体層３表面に設けられたｐ型不純物（例えばボロン（Ｂ））の拡散領域である。スリット９（分離ゲート電極８ａ、８ｂ間）の略中央で、一例として分離ゲート電極８ａ、８ｂとは離間して設けられ、不純物濃度はドーズ量で７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２程度、深さは８μｍ〜１０μｍ程度に設けられる。
【００３９】
ｎ−型半導体層３の外周付近に第２ｐ型不純物領域６ｉが設けられる。第２ｐ型不純物領域６ｉはいわゆるガードリングであり、不純物濃度はドーズ量で７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２程度、深さは８μｍ〜１０μｍ程度である。
【００４０】
また第２ｐ型不純物領域６ｉの外周に他の第２ｐ型不純物領域６ｏが設けられる。他の第２ｐ型不純物領域６ｏもガードリングであり、複数設けられる場合もある。以下、最内周の第２ｐ型不純物領域６ｉの外側に設けられる他の第２ｐ型不純物領域６ｏを（これらが複数の場合も含め）外周の第２ｐ型不純物領域６ｏと総称する。
【００４１】
更にｎ−型半導体層３の外周端部には、空乏層ストッパーとなる高濃度のｎ＋型不純物領域１４が設けられる。基板の端部（半導体チップの端部）はダイシングラインに近いことから多数の欠陥が生じている。空乏層がその欠陥領域まで広がるとリークが発生するため、高濃度の不純物領域を設けて空乏層の広がりを抑制する。尚、ｎチャネル型のＩＧＢＴの場合にはｎ＋型不純物領域１４は省略してもよい。
【００４２】
基板の一主面側には、例えばチタン（Ｔｉ）又はこれを含有する合金などによってエミッタ領域１５とコンタクトするエミッタ電極１７が設けられる。スリット９間の第１ｐ型不純物領域２１の表面は、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。また、最内周の第２ｐ型不純物領域６ｉはボディ領域１２およびベース領域１０を介して、エミッタ電極１７と電気的に接続する。
【００４３】
また外周の第２ｐ型不純物領域６ｏ上には、これと重畳して接続するシールドメタル１９が設けられる。高濃度のｎ＋型不純物領域１４上にはこれと重畳してコンタクトするアニュラーシールドメタル２０が設けられる。シールドメタル１９およびアニュラーシールドメタル２０はＩＧＢＴ１００の電極とは接続しない。また基板ＳＢの他の主面側にはＡｌ／Ｔｉ／Ｎｉ／Ａｕなどによりｐ＋型半導体層１とコンタクトするコレクタ電極１８が設けられる。
【００４４】
図１（Ｂ）を参照して、ＩＧＢＴ１００に逆方向電圧を印加した際に、主にｎ−型半導体層３に広がる空乏層ｄについて説明する。
【００４５】
本実施形態のＩＧＢＴ１００は、ゲート電極８がプレーナ構造であり、ベース領域１０がトランジスタセルＣごとに独立（分離）している。また、第１ｐ型不純物領域２１は、エミッタ電極１７とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている。
【００４６】
この構造においてＩＧＢＴ１００に逆方向電圧を印加した際に本実施形態では、各ベース領域１０から空乏層ｄが広がるとともに、各ベース領域１０の中央付近に設けられた第１ｐ型不純物領域２１からも空乏層ｄが広がり、各ベース領域１０周囲の空乏層ｄと緩やかに連続して、ｎ−型半導体層３の全体に広がる。これにより、ＶＣＥ（ｏｎ）を低減するために、ゲート幅Ｌｇを広げた構成でありながら、耐圧の劣化を防止できる。
【００４７】
本実施形態では、第１ｐ型不純物領域２１の端部から隣り合うベース領域１０の端部までの距離Ｌは、第２ｐ型不純物領域６ｉと隣り合う外周の第２ｐ型不純物領域６ｏの離間距離Ｌ１または外周の第２ｐ型不純物領域６ｏが複数ある場合は、隣り合うそれらの距離Ｌ２以下とする。これにより、ベース領域１０と第１ｐ型不純物領域からそれぞれ広がる空乏層ｄを確実に連続させることができる。
【００４８】
第１ｐ型不純物領域２１表面はゲート絶縁膜７で覆われてエミッタ電極１７とは絶縁されている。従って、ドリフト層であるｎ−型半導体層３に蓄積された正孔が第１ｐ型不純物領域２１を介してエミッタ電極１７に流出することを防止できる。
【００４９】
更に、ゲート電極８の構造を部分的にスリット９で分割した分離ゲート電極８ａ、８ｂとすることで、ゲート幅Ｌｇを増加させ、薄いゲート絶縁膜７の面積が増加した場合であっても、スリット９の領域について容量の増加を回避できる。
【００５０】
図２を参照して、ゲート電極８、ベース領域１０（一点鎖線で示す）、ボディ領域１２（二点鎖線で示す）およびエミッタ領域１５は例えば一の方向に延在するストライプ状に設けられる。そして、スリット９および第１ｐ型不純物領域２１もゲート電極８の延在方向に沿ってストライプ状に設けられる。
【００５１】
各ゲート電極８は、ゲート電極８と同材料により周辺部に環状に形成されたゲート配線層２８まで延在して接続し、ここでは不図示のゲートパッド電極に接続する。尚、ここではゲート電極８の両端がゲート配線層２８に接続し、スリット９の端部はゲート配線層２８まで達しない場合を示している。しかしこれに限らず、ゲート電極８の一端のみがゲート配線層２８と接続し、ゲート電極８の他端とスリット９の同じ側の端部が開放された櫛状のパターンであってもよい。
【００５２】
第２ｐ型不純物領域６ｉはｎ−型半導体層３の外周付近に位置し、複数設けられるトランジスタセルＣの全体を囲む環状に設けられる。第２ｐ型不純物領域６ｉの外周には、環状の外周の第２ｐ型不純物領域６ｏが例えば複数設けられる。尚、図２において最内周の第２ｐ型不純物領域６ｉのみ環状に示しているが、外周の第２ｐ型不純物領域６ｏも環状である。
【００５３】
また図２では第２ｐ型不純物領域６ｉと外周の第２ｐ型不純物領域６ｏの距離Ｌ１、および隣り合う外周の第２ｐ型不純物領域６ｏ同士間の距離Ｌ２を第１ｐ型不純物領域２１とベース領域１０間の距離Ｌより小さく記載しているが、実際は、距離Ｌは距離Ｌ１または距離Ｌ２のいずれか小さいほうの距離以下である。
【００５４】
距離Ｌ１（例えば２８μｍ）は、外周の第２ｐ型不純物領域６ｏ同士の距離Ｌ２と同じでもよいし、距離Ｌ２が大きく（例えば３０μｍ）ても良い。また３重以上設けられる場合は、距離Ｌ１と２以上存在する距離Ｌ２とは、それぞれ異なっても良い。いずれにしても、距離Ｌは、全ての隣り合うガードリングの離間距離Ｌ１、Ｌ２のうち最小の距離以下とする。
【００５５】
図２では１つのストライプ状のベース領域１０を示しているが、実際は複数設けられる。複数のベース領域１０のうち、最も外側のベース領域１０も、第２ｐ型不純物領域６ｉに沿った環状に設けられてこれと接続する。本実施形態では、外周付近の環状のベース領域１０と第２ｐ型不純物領域６ｉを周辺ｐ型不純物領域ＰＰと総称する。また最も外側のボディ領域１２も環状に設けられて周辺ｐ型不純物領域ＰＰの一部となってもよい。
【００５６】
一方、第１ｐ型不純物領域２１、周辺ｐ型不純物領域ＰＰより内側のベース領域１０、ボディ領域１２およびエミッタ領域１５はいずれも、ゲート電極８の延在方向においてスリット９より長いが、周辺ｐ型不純物領域ＰＰに達しない。
【００５７】
ベース領域１０、ボディ領域１２および、周辺ｐ型不純物領域ＰＰにはエミッタ電極（ここでは不図示）が接続し、接地電位が印加される。一方、第１ｐ型不純物領域２１は、周辺ｐ型不純物領域ＰＰと接続せず、エミッタ電極とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている。
【００５８】
図３を参照して、本発明の第２の実施形態を説明する。
【００５９】
第１の実施形態における第１ｐ型不純物領域２１は、電位的にフローティングとしたが、これを接地（ＧＮＤ電位）してもよい。
【００６０】
コレクタ電極に印加される高電圧によって第１ｐ型不純物領域２１の電位が上昇し、薄いゲート絶縁膜に高電圧が印加され破壊されることが懸念される場合に、第１ｐ型不純物領域２１を接地することで、電位の上昇を回避でき、ゲート絶縁膜の破壊を防止できる。
【００６１】
第１ｐ型不純物領域２１は、例えばエミッタ電極と電気的に接続することで接地できる。具体的には、図３の如く、第１ｐ型不純物領域２１を延在し、最内周の第２ｐ型不純物領域６ｉに接続する。周辺ｐ型不純物領域ＰＰの一部である第２ｐ型不純物領域６ｉはエミッタ電極１７と接続しているので、これを介して第１ｐ型不純物領域２１を接地できる。また、周辺ｐ型不純物領域ＰＰを構成するベース領域１０やボディ領域１２と接続してもよい。
【００６２】
第１ｐ型不純物領域２１を接地することによって正孔がエミッタ電極に流出する経路を作ることになるものの、エミッタ電極とオーミックコンタクトする部分をセル周辺部分（周辺ｐ型不純物領域ＰＰ）に部分的に設けることによって、正孔の流出経路に第１ｐ型不純物領域２１の抵抗成分を介在させ、正孔の流出をある程度は阻害できる。従って正孔の蓄積効果を無にすることは無く、正孔の蓄積効果とゲート絶縁膜の破壊耐量とはトレードオフの関係となる。
【００６３】
尚、図３では周辺ｐ型不純物領域ＰＰで囲まれるトランジスタセルＣのベース領域１０やボディ領域１２を周辺ｐ型不純物領域ＰＰと離間しているが、これが連続していてもよい。
【００６４】
図４を参照して、本発明の第３の実施形態を説明する。図４は第３の実施形態を説明する断面図である。第３の実施形態は、第１ｐ型不純物領域２１に加えて、第３ｐ型不純物領域２３を設けるものである。
【００６５】
第３ｐ型不純物領域２３は、スリット９から露出するｎ−型半導体層３表面に設けられる。第３ｐ型不純物領域２３は第１ｐ型不純物領域２１の周囲でｎ−型半導体層３の露出部分の全面に設けられる。第３ｐ型不純物領域２３の不純物およびその濃度、形成深さは例えばベース領域１０と同等である。
【００６６】
第３ｐ型不純物領域２３の表面は、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。これによりドリフト層であるｎ−型半導体層３に蓄積された正孔が第３ｐ型不純物領域２３を介してエミッタ電極１７に流出することを防止できる。
【００６７】
第１ｐ型不純物領域２１に加えて、これより幅が広い第３ｐ型不純物領域２３を設けることにより、隣り合うベース領域１０との距離が距離Ｌより小さくなるので、より確実に空乏層ｄを連続させることができる。
【００６８】
これ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【００６９】
図５を参照して、本発明の第４の実施形態を説明する。図５（Ａ）は第４の実施形態を説明する断面図である。また図５（Ｂ）は第４の実施形態の平面図であり、外周の第２ｐ型不純物領域６ｏは省略した。また図５（Ｂ）のｂ−ｂ線断面図が図５（Ａ）である。
【００７０】
第４の実施形態は、更に第４ｐ型不純物領域２４を設けるものである。第４ｐ型不純物領域２４は、スリット９から露出するｎ−型半導体層３表面に設けられる。第４ｐ型不純物領域２４は第１ｐ型不純物領域２１の周囲で第３ｐ型不純物領域２３より内側に設けられ、不純物およびその濃度、形成深さは例えばボディ領域１２と同等である。
【００７１】
第４ｐ型不純物領域２４の表面も、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。ドリフト層であるｎ−型半導体層３に蓄積された正孔が第４ｐ型不純物領域２４を介してエミッタ電極に流出することを防止できる。
【００７２】
第４ｐ型不純物領域２４を設けることにより、スリット９下方のｐ型不純物濃度をより制御しやすくなり、空乏層ｄの広がりの制御が容易となる。
【００７３】
図５（Ｂ）を参照して、第３不純物領域２３および第４不純物領域２４はいずれも、ゲート電極８の延在方向においてスリット９より長いが、周辺ｐ型不純物領域ＰＰに達しない。つまり、第３ｐ型不純物領域２３、第４ｐ型不純物領域２４は、エミッタ電極とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている（図１参照）これにより、ｎ−型半導体層３に蓄積された正孔がこれらの領域を介してエミッタ電極に流出することを防止できる。
【００７４】
尚、第３の実施形態の第３ｐ型不純物領域２３のパターンは、図５（Ｂ）に示すものと同様である。またこれ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【００７５】
更に図示は省略するが、ゲート絶縁膜の破壊を防止するために第３不純物領域２３、第４不純物領域２４を接地してもよい。その場合は例えば、第１ｐ型不純物領域２１を接地した第２の実施形態において、図５（Ｂ）の如く、第３不純物領域２３のみ、又はこれに加えて第４不純物領域２４を設ける。第１不純物領域２１、第３不純物領域２３、および第４不純物領域２４のいずれかが、周辺ｐ型不純物領域ＰＰと接続するパターンとすることにより、これらを接地することができる。
【００７６】
図６を参照して、本発明の第５の実施形態を説明する。図６は第５の実施形態を説明する断面図である。
【００７７】
スリット９の略中央で分離ゲート電極８ａ、８ｂの端部から離間した第１ｐ型不純物領域２１に代えて、スリット９に露出するｎ−型半導体層３の全面に第１ｐ型不純物領域２１を設けてもよい。この場合第１ｐ型不純物領域２１の不純物濃度および形成深さは、例えばベース領域１０と同等である。
【００７８】
この第１ｐ型不純物領域２１も電位的にフローティングであってもよいし、接地してもよい。これ以外の構成は、第１または第２または第４の実施形態と同様であるので説明は省略する。
【００７９】
次に、図７から図１３を参照して第１の実施形態のＩＧＢＴ１００の製造方法について説明する。尚、以降の図においては１つのゲート電極８部分と周辺部のみの概略図とし、外周の第２ｐ型不純物領域６ｏは１つのみ示す。
【００８０】
まず図７を参照して、ｐ型半導体層１上にｎ＋型半導体層２およびｎ−型半導体層３を積層するなどした基板を準備する。一例として、ｐ型半導体層１はｐ＋型シリコン半導体基板であり、その上にエピタキシャル成長などによりｎ＋型半導体層２およびｎ−型半導体層３を順次積層する。または、ｎ−型半導体層３となるｎ−型半導体基板を準備し、その裏面に高濃度にｐ型不純物をイオン注入および拡散してｐ型半導体層１を形成してもよい。
【００８１】
図８（Ａ）を参照して、基板の全面を熱酸化（１０００℃程度）し、ｎ−型半導体層３の表面に、酸化膜４を形成する。その後、フォトリソグラフィ工程によって第１ｐ型不純物領域の形成領域と、第２ｐ型不純物領域および外周の第２ｐ型不純物領域（ガードリング）の形成領域の酸化膜４を開口する。
【００８２】
酸化膜４をマスクとして、ｐ型不純物（例えばＢ）をイオン注入する。一例として注入エネルギーは７０ｋｅＶ〜９０ｋｅＶ、ドーズ量は７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２である。
【００８３】
図８（Ｂ）を参照して、熱処理（１０００℃〜１２００℃）を施し、注入したｐ型不純物を拡散する。これにより、図２に示す例えばストライプ状のパターンでｎ−型半導体層３表面に延在する第１ｐ型不純物領域２１を形成する。また、ｎ−型半導体層３の外周付近に環状の第２ｐ型不純物領域６ｉと、外周の第２ｐ型不純物領域６ｏとを形成する。これらの形成深さは例えば８μｍ〜１０μｍである。
【００８４】
第１ｐ型不純物領域２１の形成領域が開口された酸化膜４のマスクを用いることによって、第２ｐ型不純物領域６ｉ（外周の第２ｐ型不純物領域６ｏ）と同一工程で、第１ｐ型不純物領域２１を形成できる。
【００８５】
図９（Ａ）を参照して、エッチングによりトランジスタセルの形成領域と第２ｐ型不純物領域６ｉ上、外周の第２ｐ型不純物領域６ｏ上、およびｎ−型半導体層３の外周端部上の酸化膜４を除去する。
【００８６】
その後図９（Ｂ）の如く、全面を熱酸化（例えば８００℃〜１０００℃）し、例えば７００Å〜９００Åのゲート絶縁膜７を形成する。
【００８７】
図１０（Ａ）を参照して、全面に、ポリシリコン８’を例えば６０００Å〜７０００Å堆積し、例えばｎ型不純物をドープして低抵抗化する。尚不純物をドープしたポリシリコン８’を堆積してもよい。
【００８８】
図１０（Ｂ）を参照して、ポリシリコン８’をパターンニングし、ｎ−型半導体層３表面にゲート絶縁膜７を介してその上に配置されるゲート電極８を形成する。このパターンニングでゲート電極８の延在方向に沿って部分的にスリット９も形成し、スリット９から第１ｐ型不純物領域２１とその周囲のｎ−型半導体層３を露出させる。スリット９の両側のゲート電極８は分離ゲート電極８ａ、８ｂとなる。
【００８９】
図１１（Ａ）を参照して、レジストを塗布しフォトリソグラフィ工程によってベース領域の形成領域が露出するマスクＭを設け、ｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば６０ｋｅＶ〜８０ｋｅＶであり、ドーズ量は、例えば６Ｅ１３ｃｍ−２〜７Ｅ１３ｃｍ−２である。
【００９０】
図１１（Ｂ）を参照して、レジストを除去し、新たなレジストを塗布してフォトリソグラフィ工程によってボディ領域の形成領域が露出するマスクＭを設け、ｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば４０ｋｅＶ〜６０ｋｅＶであり、ドーズ量は、例えば２Ｅ１５ｃｍ−２〜４Ｅ１５ｃｍ−２である。
【００９１】
図１１（Ｃ）を参照して、レジストを除去し、熱処理を行って注入したｐ型不純物をそれぞれ拡散し、ベース領域１０およびボディ領域１２を形成する。ベース領域１０はゲート電極８の両外側のｎ−型半導体層３表面に設けられ、ボディ領域１２は、ベース領域１０の内側に設けられる。また、ベース領域１０の深さは２〜３μｍ程度であり、ボディ領域１２の深さは３μｍ〜４μｍ程度である。
【００９２】
図１２（Ａ）を参照して、露出したゲート絶縁膜７をコントロールエッチングして膜厚を例えば２５０Åまで薄くした後、新たなレジストを塗布し、フォトリソグラフィ工程によってエミッタ領域とｎ−型半導体層３の外周端部が露出するマスクＭを形成する。マスクＭを介してｎ型不純物（例えばＡｓ）をイオン注入する。注入エネルギーは１３０ｋｅＶ〜１５０ｋｅＶ、ドーズ量は４Ｅ１５ｃｍ−２〜６Ｅ１５ｃｍ−２である。
【００９３】
図１２（Ｂ）を参照して、マスクＭを除去後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりＰＳＧ（Phospho Silicate Glass）膜１６’（厚みは８０００Å〜９０００Å）を堆積する。ＰＳＧ膜のリフロー（温度８００℃〜１０００℃）によって注入したｎ型不純物を拡散し、エミッタ領域１５を形成する。エミッタ領域１５は、ゲート電極８の両外側のベース領域１０表面に設けられる。また同時に、ｎ−型半導体層３の外周端部に空乏層ストッパーとなる高濃度のｎ＋型不純物領域１４を形成する。
【００９４】
図１３（Ａ）を参照してＰＳＧ膜１６’を所望の形状にパターンニングする。これにより、スリット９の両側のゲート電極８（分離ゲート電極８ａ、８ｂ）を一体で被覆する層間絶縁膜１６を形成するとともに、ベース領域１０、ボディ領域１２およびエミッタ領域１５、ｎ＋型不純物領域１４を露出させる。
【００９５】
図１３（Ｂ）を参照して、基板の全面に、例えばＴｉ／ＴｉＮの合金層ＭＬを形成し、所望の形状にパターンニングする。
【００９６】
これにより、図１（Ａ）の如く、ベース領域１０、ボディ領域１２およびエミッタ領域１５にコンタクトするエミッタ電極１７を形成し、外周の第２ｐ型不純物領域６ｏ上にこれと重畳するシールドメタル１９を形成する。さらにｎ＋型不純物領域１４上にこれと重畳してコンタクトするアニュラーシールドメタル２０を形成する。
【００９７】
また、ｐ型半導体層１の裏面には、例えばＡｌ／Ｔｉ／Ｎｉ／Ａｕなどの蒸着によってコレクタ電極１８を形成し、図１（Ａ）に示す最終構造を得る。
【００９８】
次に、図１４を参照して、図４に示す第３の実施形態の製造方法について説明する。スリット９部分に第３ｐ型不純物領域２３、第４ｐ型不純物領域２４を形成する場合は、図１１で示したベース領域１０、ボディ領域１２の形成工程にてそれぞれ同時に形成できる。
【００９９】
第１の実施形態の製造方法におけるゲート電極８の形成工程（図１０（Ｂ））後のベース領域の形成工程において、図１４（Ａ）の如くスリット９も露出するベース領域形成用のマスクＭを設けて、ｐ型不純物をイオン注入する。これにより、ゲート電極８をマスクとしてスリット９に露出するｎ−型半導体層３表面にもｐ型不純物がイオン注入される。この後、図１４（Ｂ）の如く、ボディ領域形成用のマスクＭを設けてｐ型不純物をイオン注入し、熱処理することにより、第１ｐ型不純物領域２１の周囲に、第３の実施形態で示す第３ｐ型不純物領域２３が形成される。第３ｐ型不純物領域２３はベース領域１０と同時に形成される（図１４（Ｃ））。
【０１００】
次に、図１５を参照して、第４実施形態の製造方法について説明する。スリット９部分に第３ｐ型不純物領域２３、第４ｐ型不純物領域２４を形成する場合は、図１１で示したベース領域１０、ボディ領域１２の形成工程にてそれぞれ同時に形成できる。
【０１０１】
すなわち、第１の実施形態の製造方法におけるゲート電極８の形成工程（図１０（Ｂ））後のベース領域の形成工程において、図１５（Ａ）の如くスリット９も露出するベース領域形成用のマスクＭを設けて、第１ｐ型不純物領域２１の周囲にｐ型不純物をイオン注入した後、ボディ領域１２の形成領域に加えてスリット９部分も開口部を有するボディ領域形成用の新たなマスクＭを設けてｐ型不純物をイオン注入する（図１５（Ｂ））。その後熱処理を施すことにより、第３ｐ型不純物領域２３と、第４ｐ型不純物領域２４とを形成できる。第４ｐ型不純物領域２４はボディ領域１２と同時に形成される。
【０１０２】
次に図１６を参照して、図６に示す第５の実施形態の製造方法について説明する。図７から図１３を用いて説明した第１の実施形態の製造方法では、第１ｐ型不純物領域２１を第２ｐ型不純物領域６ｉと同時に形成する場合を説明した。しかし、第５の実施形態の場合は、第１ｐ型不純物領域２１を他の工程で形成する。
【０１０３】
ガードリングである第２ｐ型不純物領域６ｉは、耐圧によってはその拡散幅を大きく（例えば１０μｍ程度）する必要がある場合もある。この場合、第２ｐ型不純物領域６ｉと第１ｐ型不純物領域２１を同時に形成すると、トランジスタセルの形成領域において大きな横拡散が発生する。つまりパターンの制約上、トランジスタセルの形成領域において大きな横拡散が困難な場合は、ベース領域１０の形成工程で第１ｐ型不純物領域２１を形成することもできる。
【０１０４】
つまり、図１６（Ａ）の如く、第２ｐ型不純物領域６ｉ形成工程（図８）において、第１ｐ型不純物領域上の酸化膜４は開口せず、第２ｐ型不純物領域６ｉ（外周の第２ｐ型不純物領域６ｏも同様）を形成する。その後、図１０までに示した各工程を行い、ベース領域形成工程において、図１６（Ｂ）に示すスリット６領域が露出するベース領域１０形成用のマスクＭを設けて、ｐ型不純物をイオン注入する。その後、ボディ領域形成用のマスクＭを設けてｐ型不純物をイオン注入する（図１６（Ｃ））。その後熱処理を施し、ベース領域１０と同時に、これと同濃度の第１ｐ型不純物領域２１がスリット９から露出したｎ−型半導体層３表面に形成される（図１６（Ｄ））。
【０１０５】
更に、図１７を参照して、外周端部のｎ＋型不純物領域１４は、エミッタ領域１５と同時形成ではなく、第１ｐ型不純物領域２１の形成後、分離ゲート電極８ａ、８ｂの形成前に形成してもよい。すなわち、図９（Ａ）で外周端部の酸化膜４を開口した後、引き続き図１７（Ａ）の如くｎ−型半導体層３外周端部にｎ型不純物をイオン注入してこれを拡散し、ｎ＋型不純物領域１４を形成する。その後ゲート絶縁膜７を形成し（図１７（Ｂ））、ゲート電極８を形成する（図１７（Ｃ））。
【０１０６】
更に、ｎチャネル型のＩＧＢＴの場合は、ｎ＋型不純物領域１４を設けなくてもよい。その場合は、図９（Ａ）で外周端部を露出させず、図１２（Ａ）または図１７（Ａ）で外周端部のｎ型不純物のイオン注入も行わない。
【０１０７】
尚、第１ｐ型不純物領域２１、第３ｐ型不純物領域２３、第４ｐ型不純物領域２４と周辺ｐ型不純物領域ＰＰとを接続する場合は、それぞれの形成工程でマスクを変更し図３および図５（Ｂ）に示すパターンにすることで形成できる。
【０１０８】
本実施形態ではゲート電極８がストライプ状の場合を例に説明したが、ゲート電極８は格子状であってもよい。
【０１０９】
図１８は、格子状のゲート電極８の場合の、スリット９および第１ｐ型不純物領域２１の配置例を説明する平面図であり、ボディ領域やエミッタ領域などの構成要素は省略している。
【０１１０】
ゲート電極８を格子状に配置し、ゲート電極８の略中央に、スリット９および第１ｐ型不純物領域２１を配置する。第３ｐ型不純物領域２３、第４ｐ型不純物領域２４を設ける場合には、第１ｐ型不純物領域２１に重畳するように配置する。
【０１１１】
詳細には、ゲート電極８を格子状に配置し、ゲート電極８で囲まれたｎ−型半導体層表面にベース領域１０を設ける。ベース領域１０は互いに分離（独立）している。ベース領域１０は、表面にボディ領域およびソース領域（不図示）が設けられ、コンタクトホールＣＨを介して不図示のエミッタ電極とコンタクトする。また、ベース領域１０間のゲート電極８はその幅が広く、略中央に設けられたスリット９によって分離され、分離ゲート電極８ａ、８ｂが形成される。スリット９から露出するｎ−型半導体層表面に、第１ｐ型不純物領域２１を配置する。ベース領域１０とスリット９（第１ｐ型不純物領域２１）は、行方向および列方向のいずれにおいても交互に配置される。またこの場合第１ｐ型不純物領域２１は行方向および列方向のいずれにおいても隣り合う第１ｐ型不純物領域２１とは連続しない、独立した島状である。
【０１１２】
また、図１の構成において、ゲート電極８下方の絶縁膜（ゲート絶縁膜７）の厚みを例えば８５００Å〜９５００Å程度に厚くしてもよい。この場合は、図９（Ａ）の酸化膜４の除去工程において、ゲート電極７の形成領域の酸化膜４は厚く残し、その後図９（Ｂ）のゲート絶縁膜７を形成する。
【０１１３】
以上、本発明の実施の形態ではｎチャネル型のＩＧＢＴを例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施できる。
【符号の説明】
【０１１４】
１ ｐ型半導体層板
３ ｎ−型半導体層
６ｉ 第２ｐ型不純物領域
６ｏ 外周の第２ｐ型不純物領域
８ ゲート電極
９ スリット
１０ ベース領域
１２ ボディ領域
１５ エミッタ領域
２１ 第１ｐ型不純物領域
２３ 第３ｐ型不純物領域
２４ 第４ｐ型不純物領域
ＰＰ 周辺ｐ型不純物領域
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にＶＣＥ（ｏｎ）を低減し、耐圧の劣化を抑制できる絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））は、パワーエレクトニクス分野におけるスイッチング素子として用いられている。
【０００３】
ＩＧＢＴにおいて、コレクタ−エミッタ間飽和電圧（以下、ＶＣＥ（ｏｎ））は抵抗成分となるため、低い方が望ましい。このため、例えばトレンチ構造のゲート電極を有するＩＧＢＴ（トレンチ型ＩＧＢＴ）では、エミッタ電極が接触するベース領域の面積を低減し、ドリフト層から注入された正孔（ホール）がベース領域を介してエミッタ電極に排出されることを抑制している。このように、ドリフト層における正孔の蓄積量を保ち、伝導度変調を促進することによってＶＣＥ（ｏｎ）を低減することができる（例えば特許文献１、特許文献２参照。）。
【０００４】
また、ゲート電極が絶縁膜を介して基板表面に設けられるプレーナ構造のゲート電極を有するＩＧＢＴ（プレーナ型ＩＧＢＴ）においては、ゲート電極の幅（ゲート幅）を広げて正孔の蓄積量を保ち、低いＶＣＥ（ｏｎ）を実現する構造が知られている（例えば非特許文献１参照。）。
【０００５】
図１９は従来の、プレーナ型ＩＧＢＴ２００を示す断面図である。
【０００６】
ＩＧＢＴは、例えばドリフト層となる高濃度のｐ型（ｐ＋＋型）半導体層２０１の上にｎ＋型半導体層２０２が積層され、その上にドリフト層となるｎ−型半導体層２０３が積層される。ｎ−型半導体層２０３の表面に、ゲート絶縁膜２１１を介してゲート電極２０６が設けられる。ゲート電極２０６の両側には、ｐ型のイオン注入および拡散によってベース領域２０７が設けられ、ベース領域２０７の表面には、互いに離間してｎ型のエミッタ領域２０８が設けられる。ｎ型のエミッタ領域２０８間にｐ型のイオン注入および拡散によってボディ領域２０９が設けられる。
【０００７】
この構造において、非特許文献２に記載の如くゲート電極２０６のゲート幅Ｌｇを広げて隣り合うベース領域２０７間の距離を広げ、すなわちチップ全体の面積に対するベース領域２０７の面積の割合を低減させることにより、ドリフト層（ｎ−型半導体層２０３）に蓄積された正孔がベース領域２０７およびエミッタ領域２０８を介して、エミッタ電極２１２に排出されることを防止できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３１１３０１号公報
【特許文献２】特開２００９−１３５２２４号公報
【非特許文献】
【０００９】
【非特許文献１】岡村 勝也、他４名、「クライストロンモジュレータ用ＩＥＧＴスイッチの開発（DEVELOPMENT OF IEGT SWITCH FOR A KLYSTRON MODULATOR）」、第２５回リニアック技術研究会 プロシーディングス（Proceedings of the 25th Linear Accelerator Meeting in Japan）、２０００年７月１２日−１４日、ｐ．２４３
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１９を参照して、ベース領域の端部がトレンチと接するトレンチ型ＩＧＢＴと異なり、プレーナ型ＩＧＢＴは一般的にトランジスタセルごとにベース領域２０７が分断し、その端部は所定の曲率を有する湾曲構造となっている。そして、逆方向電圧印加時にはそれぞれ分離されたベース領域２０７から空乏層ｄが広がり、隣り合う空乏層ｄに互いに到達してドリフト層全体に広がり、所定の耐圧を確保する。
【００１１】
このプレーナ型ＩＧＢＴ２００において、ゲート幅Ｌｇを広げて、その両端のベース領域２０７のチップ全体に対する面積割合を低減した場合、個々のベース領域２０７から広がる空乏層ｄが互いに到達しなくなるおそれがある。
【００１２】
空乏層ｄ同士が到達しない場合には、湾曲構造を有する個々の空乏層ｄの曲率による電界強度によってブレークダウン電圧が制約される。しかし、一般的なベース領域２０７の形成条件（深さや、不純物濃度など）では曲率を小さくするにも限界があり、分断したベース領域２０７間で耐圧が劣化してしまう問題があった。
【００１３】
一方で、ゲート電極２０６直下のゲート絶縁膜２１１はその厚みが薄い（例えば３００Å〜１０００Å）ため、ゲート幅Ｌｇ（ゲート電極２０６の面積）の増加は、低容量化の観点からは大きな弊害となる。
【００１４】
このように従来のプレーナ型ＩＧＢＴではＶＣＥ（ｏｎ）を低減すべくゲート幅Ｌｇを広げると、耐圧の劣化や容量が増大する問題があった。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体層と、該一導電型半導体層上に設けられた逆導電型半導体層と、該逆導電型半導体層に設けられた一導電型のベース領域と、該ベース領域に設けられた逆導電型のエミッタ領域と、前記逆導電型半導体層表面に設けられた第１絶縁膜と、隣り合う前記ベース領域間の前記第１絶縁膜上に設けられたゲート電極と、前記ゲート電極の延在方向に沿って設けられ該ゲート電極を部分的に分離するスリットと、該スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜と、前記スリットから露出する前記逆導電型半導体層に設けられた第１の一導電型不純物領域と、前記逆導電型半導体層の外周付近に環状に設けられた第２の一導電型不純物領域と、を具備することにより解決するものである。
【００１６】
第２に、一導電型半導体層上に逆導電型半導体層が設けられた基板を準備する工程と、前記逆導電型半導体層表面に延在する第１の一導電型不純物領域を形成する工程と、前記逆導電型半導体層の外周付近に第２の一導電型不純物領域を形成する工程と、前記第１の一導電型不純物領域が中央付近に位置するように前記逆導電型半導体層表面に第１絶縁膜を介してゲート電極を形成し、該ゲート電極の延在方向に沿って部分的にスリットを形成する工程と、前記ゲート電極の両外側の前記逆導電型半導体層表面に一導電型のベース領域を形成する工程と、前記ゲート電極の両外側の前記ベース領域表面に逆導電型のエミッタ領域を形成する工程と、前記スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１７】
本発明によれば、以下の効果が得られる、
第１に、逆方向電圧印加時に分離ゲート電極の略中央のｎ−型半導体層に配置した第１ｐ型不純物領域から空乏層を広げることができる。これにより、ＶＣＥ（ｏｎ）の低減を目的としてゲート幅Ｌｇを拡張した場合であっても、分離した各ベース領域から広がる空乏層を、その間の第１ｐ型不純物領域から広がる空乏層で緩やかに連続させることができる。従って、ゲート幅Ｌｇの増大による耐圧の劣化を防止できる。
【００１８】
また、第１ｐ型不純物領域をＩＧＢＴの電極とは直接接続せず、電位的にフローティングとすることで、ドリフト層であるｎ−型半導体層に注入された正孔が第１ｐ型不純物領域を介して外部に流出することを防止できる。
【００１９】
第２に、ゲート電極の構造を部分的にスリットで分割した分離ゲート電極とすることで、容量の増加を防止できる。ＶＣＥ（ｏｎ）の低減を目的としてゲート幅Ｌｇを増加させることは、薄いゲート絶縁膜の面積を増加させることとなり、容量が増加する。しかし、ゲート電極の略中央にスリットを設けた分離ゲート電極とすることで、スリットの領域について容量の増加を回避できる。
【００２０】
第３に、第１ｐ型不純物領域を接地することで、コレクタ電極への高電圧印加時にゲート絶縁膜の破壊を防止できる。すなわち、第１ｐ型不純物領域がフローティングの場合、コレクタ電極に印加される高電圧によって第１ｐ型不純物領域の電位が上昇し、薄いゲート絶縁膜に高電圧が印加され破壊されることが懸念される。そのような場合には、第１ｐ型不純物領域を接地することで、電位の上昇を回避できる。
【００２１】
第１ｐ型不純物領域を、周辺ｐ型不純物領域（例えばガードリングである第２ｐ型不純物領域）に接続、つまりこれに連続するパターンとすることで、容易に接地することができる。
【００２２】
第４に、分離ゲート電極のスリットから不純物を注入することで第１ｐ型不純物領域に加えてこの周囲に第３ｐ型不純物領域、さらには第４ｐ型不純物領域を形成できるので、ベース領域間に形成される空乏層の広がりを制御でき、空乏層の安定化が可能となる。
【００２３】
第５に、第１ｐ型不純物領域は、外周部に形成される第２ｐ型不純物領域と同一工程にて形成できるので、第２ｐ型不純物領域を形成するマスクを変更するのみでよく、第１ｐ型不純物領域を形成することによる工数の増加を防止できる。
【００２４】
第６に、第３ｐ型不純物領域は、分離ゲート電極をマスクとしてベース領域と同一工程にて形成できるので、第３ｐ型不純物領域を形成することによる工数の増加を防止できる。
【００２５】
第７に、第４ｐ型不純物領域は、ボディ領域と同一工程にて形成できるので、マスクを変更するのみでよく、第４ｐ型不純物領域を形成することによる工数の増加を防止できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図３】本発明の第２の実施形態の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図４】本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図５】本発明の第４の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【図６】本発明の第５の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図７】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第１の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第４の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第５の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】本発明の他の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】本発明の他の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図１９】従来の絶縁ゲート型半導体装置を説明する断面図である。
【発明を実施するための形態】
【００２７】
本発明の実施の形態を、ｎチャネル型のＩＧＢＴを例に図１から図１８を参照して説明する。
【００２８】
まず、図１および図２を参照して本発明の第１の実施形態のＩＧＢＴについて説明する。図１および図２は本実施形態のＩＧＢＴ１００を説明するための図である。図１が断面図であり、図１（Ａ）は各構成要素を説明する断面図であり、図１（Ｂ）は逆方向電圧印加時に広がる空乏層の様子を示す断面図である。図２は基板表面の絶縁膜および電極等を省略し要部を抜き出した平面図である。尚、図１は図２のａ−ａ線の断面図である。
【００２９】
図１（Ａ）を参照してＩＧＢＴ１００は、ｐ＋型半導体層１と、ｎ−型半導体層３と、第１ｐ型不純物領域２１と、第２ｐ型不純物領域６ｉと、ゲート絶縁膜７と、ゲート電極８と、スリット９と、ベース領域１０と、エミッタ領域１５と、層間絶縁膜１６とを有する。
【００３０】
基板はｐ＋型半導体層１上にｎ＋型半導体層２およびｎ−型半導体層３を積層してなる。一例として、ｐ＋型半導体層１はｐ＋型シリコン半導体基板であり、ｎ＋型半導体層２は不純物濃度が１Ｅ１６ｃｍ−３程度のシリコン半導体エピタキシャル層である。ｎ−型半導体層３は例えば不純物濃度は例えば７Ｅ１３ｃｍ−３程度のシリコン半導体エピタキシャル層であり、ＩＧＢＴのいわゆるドリフト層を構成する。
【００３１】
尚、基板は、ｎ−型半導体層３の裏面に不純物拡散によって低抵抗のｐ＋型半導体層１を設けるものであってもよい。
【００３２】
ゲート電極８は、ｎ−型半導体層３表面を覆うゲート絶縁膜７上に設けられる。スリット９は、ゲート電極８を部分的に分離する。すなわち、ゲート電極８は、図１に示す断面においてスリット９によって二分割される。以下、ゲート電極８のうちスリット９で分離された部分を分離ゲート電極８ａ、８ｂと称する場合がある。スリット９とその両側の分離ゲート電極８ａ、８ｂは層間絶縁膜１６で一体的に覆われる。
【００３３】
ベース領域１０は、ｎ−型半導体層３表面にドーズ量で６Ｅ１３ｃｍ−２〜７Ｅ１３ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入および拡散して設けた領域であり、深さは、２μｍ〜３μｍである。
【００３４】
エミッタ領域１５は、ベース領域１０表面にドーズ量で４Ｅ１５ｃｍ−２〜６Ｅ１５ｃｍ−２のｎ型不純物（例えばヒ素（Ａｓ）をイオン注入および拡散して設けた領域である。
【００３５】
隣り合うベース領域１０間に、ゲート絶縁膜７を介してゲート電極８が配置される。つまり、層間絶縁膜１６で一体的に覆われる一組の分離ゲート電極８ａ、８ｂのそれぞれの外側（対向面と逆側）にベース領域１０とエミッタ領域１５が配置され、ゲート電極８と隣接した領域がＩＧＢＴのトランジスタセルＣとなる。
【００３６】
ボディ領域１２は電位安定化のためにベース領域１０の内側に設けられ、ドーズ量で４Ｅ１５ｃｍ−２〜５Ｅ１５ｃｍ−２のｐ型不純物（例えばボロン（Ｂ））をイオン注入および拡散して設けた領域であり、深さは３μｍ〜４μｍである。
【００３７】
ＶＣＥ（ｏｎ）を決定するゲート電極８のゲート幅Ｌｇは、一組の分離ゲート電極８ａの端部から分離ゲート電極８ｂ端部までの幅であり、ここでは一例として４０μｍ〜５０μｍである。ゲート幅Ｌｇをこのように広げることで、ベース領域１０面積のチップ全体の面積に対する割合を低減できる。つまり、正孔の流出する面積を低減し、ＶＣＥ（ｏｎ）を低減できる。スリット９の幅は、一例として２０μｍ〜３０μｍである。
【００３８】
第１ｐ型不純物領域２１は、スリット９から露出するｎ−型半導体層３表面に設けられたｐ型不純物（例えばボロン（Ｂ））の拡散領域である。スリット９（分離ゲート電極８ａ、８ｂ間）の略中央で、一例として分離ゲート電極８ａ、８ｂとは離間して設けられ、不純物濃度はドーズ量で７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２程度、深さは８μｍ〜１０μｍ程度に設けられる。
【００３９】
ｎ−型半導体層３の外周付近に第２ｐ型不純物領域６ｉが設けられる。第２ｐ型不純物領域６ｉはいわゆるガードリングであり、不純物濃度はドーズ量で７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２程度、深さは８μｍ〜１０μｍ程度である。
【００４０】
また第２ｐ型不純物領域６ｉの外周に他の第２ｐ型不純物領域６ｏが設けられる。他の第２ｐ型不純物領域６ｏもガードリングであり、複数設けられる場合もある。以下、最内周の第２ｐ型不純物領域６ｉの外側に設けられる他の第２ｐ型不純物領域６ｏを（これらが複数の場合も含め）外周の第２ｐ型不純物領域６ｏと総称する。
【００４１】
更にｎ−型半導体層３の外周端部には、空乏層ストッパーとなる高濃度のｎ＋型不純物領域１４が設けられる。基板の端部（半導体チップの端部）はダイシングラインに近いことから多数の欠陥が生じている。空乏層がその欠陥領域まで広がるとリークが発生するため、高濃度の不純物領域を設けて空乏層の広がりを抑制する。尚、ｎチャネル型のＩＧＢＴの場合にはｎ＋型不純物領域１４は省略してもよい。
【００４２】
基板の一主面側には、例えばチタン（Ｔｉ）又はこれを含有する合金などによってエミッタ領域１５とコンタクトするエミッタ電極１７が設けられる。スリット９間の第１ｐ型不純物領域２１の表面は、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。また、最内周の第２ｐ型不純物領域６ｉはボディ領域１２およびベース領域１０を介して、エミッタ電極１７と電気的に接続する。
【００４３】
また外周の第２ｐ型不純物領域６ｏ上には、これと重畳して接続するシールドメタル１９が設けられる。高濃度のｎ＋型不純物領域１４上にはこれと重畳してコンタクトするアニュラーシールドメタル２０が設けられる。シールドメタル１９およびアニュラーシールドメタル２０はＩＧＢＴ１００の電極とは接続しない。また基板ＳＢの他の主面側にはＡｌ／Ｔｉ／Ｎｉ／Ａｕなどによりｐ＋型半導体層１とコンタクトするコレクタ電極１８が設けられる。
【００４４】
図１（Ｂ）を参照して、ＩＧＢＴ１００に逆方向電圧を印加した際に、主にｎ−型半導体層３に広がる空乏層ｄについて説明する。
【００４５】
本実施形態のＩＧＢＴ１００は、ゲート電極８がプレーナ構造であり、ベース領域１０がトランジスタセルＣごとに独立（分離）している。また、第１ｐ型不純物領域２１は、エミッタ電極１７とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている。
【００４６】
この構造においてＩＧＢＴ１００に逆方向電圧を印加した際に本実施形態では、各ベース領域１０から空乏層ｄが広がるとともに、各ベース領域１０の中央付近に設けられた第１ｐ型不純物領域２１からも空乏層ｄが広がり、各ベース領域１０周囲の空乏層ｄと緩やかに連続して、ｎ−型半導体層３の全体に広がる。これにより、ＶＣＥ（ｏｎ）を低減するために、ゲート幅Ｌｇを広げた構成でありながら、耐圧の劣化を防止できる。
【００４７】
本実施形態では、第１ｐ型不純物領域２１の端部から隣り合うベース領域１０の端部までの距離Ｌは、第２ｐ型不純物領域６ｉと隣り合う外周の第２ｐ型不純物領域６ｏの離間距離Ｌ１または外周の第２ｐ型不純物領域６ｏが複数ある場合は、隣り合うそれらの距離Ｌ２以下とする。これにより、ベース領域１０と第１ｐ型不純物領域からそれぞれ広がる空乏層ｄを確実に連続させることができる。
【００４８】
第１ｐ型不純物領域２１表面はゲート絶縁膜７で覆われてエミッタ電極１７とは絶縁されている。従って、ドリフト層であるｎ−型半導体層３に蓄積された正孔が第１ｐ型不純物領域２１を介してエミッタ電極１７に流出することを防止できる。
【００４９】
更に、ゲート電極８の構造を部分的にスリット９で分割した分離ゲート電極８ａ、８ｂとすることで、ゲート幅Ｌｇを増加させ、薄いゲート絶縁膜７の面積が増加した場合であっても、スリット９の領域について容量の増加を回避できる。
【００５０】
図２を参照して、ゲート電極８、ベース領域１０（一点鎖線で示す）、ボディ領域１２（二点鎖線で示す）およびエミッタ領域１５は例えば一の方向に延在するストライプ状に設けられる。そして、スリット９および第１ｐ型不純物領域２１もゲート電極８の延在方向に沿ってストライプ状に設けられる。
【００５１】
各ゲート電極８は、ゲート電極８と同材料により周辺部に環状に形成されたゲート配線層２８まで延在して接続し、ここでは不図示のゲートパッド電極に接続する。尚、ここではゲート電極８の両端がゲート配線層２８に接続し、スリット９の端部はゲート配線層２８まで達しない場合を示している。しかしこれに限らず、ゲート電極８の一端のみがゲート配線層２８と接続し、ゲート電極８の他端とスリット９の同じ側の端部が開放された櫛状のパターンであってもよい。
【００５２】
第２ｐ型不純物領域６ｉはｎ−型半導体層３の外周付近に位置し、複数設けられるトランジスタセルＣの全体を囲む環状に設けられる。第２ｐ型不純物領域６ｉの外周には、環状の外周の第２ｐ型不純物領域６ｏが例えば複数設けられる。尚、図２において最内周の第２ｐ型不純物領域６ｉのみ環状に示しているが、外周の第２ｐ型不純物領域６ｏも環状である。
【００５３】
また図２では第２ｐ型不純物領域６ｉと外周の第２ｐ型不純物領域６ｏの距離Ｌ１、および隣り合う外周の第２ｐ型不純物領域６ｏ同士間の距離Ｌ２を第１ｐ型不純物領域２１とベース領域１０間の距離Ｌより小さく記載しているが、実際は、距離Ｌは距離Ｌ１または距離Ｌ２のいずれか小さいほうの距離以下である。
【００５４】
距離Ｌ１（例えば２８μｍ）は、外周の第２ｐ型不純物領域６ｏ同士の距離Ｌ２と同じでもよいし、距離Ｌ２が大きく（例えば３０μｍ）ても良い。また３重以上設けられる場合は、距離Ｌ１と２以上存在する距離Ｌ２とは、それぞれ異なっても良い。いずれにしても、距離Ｌは、全ての隣り合うガードリングの離間距離Ｌ１、Ｌ２のうち最小の距離以下とする。
【００５５】
図２では１つのストライプ状のベース領域１０を示しているが、実際は複数設けられる。複数のベース領域１０のうち、最も外側のベース領域１０も、第２ｐ型不純物領域６ｉに沿った環状に設けられてこれと接続する。本実施形態では、外周付近の環状のベース領域１０と第２ｐ型不純物領域６ｉを周辺ｐ型不純物領域ＰＰと総称する。また最も外側のボディ領域１２も環状に設けられて周辺ｐ型不純物領域ＰＰの一部となってもよい。
【００５６】
一方、第１ｐ型不純物領域２１、周辺ｐ型不純物領域ＰＰより内側のベース領域１０、ボディ領域１２およびエミッタ領域１５はいずれも、ゲート電極８の延在方向においてスリット９より長いが、周辺ｐ型不純物領域ＰＰに達しない。
【００５７】
ベース領域１０、ボディ領域１２および、周辺ｐ型不純物領域ＰＰにはエミッタ電極（ここでは不図示）が接続し、接地電位が印加される。一方、第１ｐ型不純物領域２１は、周辺ｐ型不純物領域ＰＰと接続せず、エミッタ電極とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている。
【００５８】
図３を参照して、本発明の第２の実施形態を説明する。
【００５９】
第１の実施形態における第１ｐ型不純物領域２１は、電位的にフローティングとしたが、これを接地（ＧＮＤ電位）してもよい。
【００６０】
コレクタ電極に印加される高電圧によって第１ｐ型不純物領域２１の電位が上昇し、薄いゲート絶縁膜に高電圧が印加され破壊されることが懸念される場合に、第１ｐ型不純物領域２１を接地することで、電位の上昇を回避でき、ゲート絶縁膜の破壊を防止できる。
【００６１】
第１ｐ型不純物領域２１は、例えばエミッタ電極と電気的に接続することで接地できる。具体的には、図３の如く、第１ｐ型不純物領域２１を延在し、最内周の第２ｐ型不純物領域６ｉに接続する。周辺ｐ型不純物領域ＰＰの一部である第２ｐ型不純物領域６ｉはエミッタ電極１７と接続しているので、これを介して第１ｐ型不純物領域２１を接地できる。また、周辺ｐ型不純物領域ＰＰを構成するベース領域１０やボディ領域１２と接続してもよい。
【００６２】
第１ｐ型不純物領域２１を接地することによって正孔がエミッタ電極に流出する経路を作ることになるものの、エミッタ電極とオーミックコンタクトする部分をセル周辺部分（周辺ｐ型不純物領域ＰＰ）に部分的に設けることによって、正孔の流出経路に第１ｐ型不純物領域２１の抵抗成分を介在させ、正孔の流出をある程度は阻害できる。従って正孔の蓄積効果を無にすることは無く、正孔の蓄積効果とゲート絶縁膜の破壊耐量とはトレードオフの関係となる。
【００６３】
尚、図３では周辺ｐ型不純物領域ＰＰで囲まれるトランジスタセルＣのベース領域１０やボディ領域１２を周辺ｐ型不純物領域ＰＰと離間しているが、これが連続していてもよい。
【００６４】
図４を参照して、本発明の第３の実施形態を説明する。図４は第３の実施形態を説明する断面図である。第３の実施形態は、第１ｐ型不純物領域２１に加えて、第３ｐ型不純物領域２３を設けるものである。
【００６５】
第３ｐ型不純物領域２３は、スリット９から露出するｎ−型半導体層３表面に設けられる。第３ｐ型不純物領域２３は第１ｐ型不純物領域２１の周囲でｎ−型半導体層３の露出部分の全面に設けられる。第３ｐ型不純物領域２３の不純物およびその濃度、形成深さは例えばベース領域１０と同等である。
【００６６】
第３ｐ型不純物領域２３の表面は、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。これによりドリフト層であるｎ−型半導体層３に蓄積された正孔が第３ｐ型不純物領域２３を介してエミッタ電極１７に流出することを防止できる。
【００６７】
第１ｐ型不純物領域２１に加えて、これより幅が広い第３ｐ型不純物領域２３を設けることにより、隣り合うベース領域１０との距離が距離Ｌより小さくなるので、より確実に空乏層ｄを連続させることができる。
【００６８】
これ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【００６９】
図５を参照して、本発明の第４の実施形態を説明する。図５（Ａ）は第４の実施形態を説明する断面図である。また図５（Ｂ）は第４の実施形態の平面図であり、外周の第２ｐ型不純物領域６ｏは省略した。また図５（Ｂ）のｂ−ｂ線断面図が図５（Ａ）である。
【００７０】
第４の実施形態は、更に第４ｐ型不純物領域２４を設けるものである。第４ｐ型不純物領域２４は、スリット９から露出するｎ−型半導体層３表面に設けられる。第４ｐ型不純物領域２４は第１ｐ型不純物領域２１の周囲で第３ｐ型不純物領域２３より内側に設けられ、不純物およびその濃度、形成深さは例えばボディ領域１２と同等である。
【００７１】
第４ｐ型不純物領域２４の表面も、ゲート絶縁膜７で被覆されてエミッタ電極１７とは絶縁される。ドリフト層であるｎ−型半導体層３に蓄積された正孔が第４ｐ型不純物領域２４を介してエミッタ電極に流出することを防止できる。
【００７２】
第４ｐ型不純物領域２４を設けることにより、スリット９下方のｐ型不純物濃度をより制御しやすくなり、空乏層ｄの広がりの制御が容易となる。
【００７３】
図５（Ｂ）を参照して、第３不純物領域２３および第４不純物領域２４はいずれも、ゲート電極８の延在方向においてスリット９より長いが、周辺ｐ型不純物領域ＰＰに達しない。つまり、第３ｐ型不純物領域２３、第４ｐ型不純物領域２４は、エミッタ電極とは絶縁されるため、ＩＧＢＴ１００のいずれの電極も直接接続せず、電位的にフローティングとなっている（図１参照）これにより、ｎ−型半導体層３に蓄積された正孔がこれらの領域を介してエミッタ電極に流出することを防止できる。
【００７４】
尚、第３の実施形態の第３ｐ型不純物領域２３のパターンは、図５（Ｂ）に示すものと同様である。またこれ以外の構成は、第１の実施形態と同様であるので説明は省略する。
【００７５】
更に図示は省略するが、ゲート絶縁膜の破壊を防止するために第３不純物領域２３、第４不純物領域２４を接地してもよい。その場合は例えば、第１ｐ型不純物領域２１を接地した第２の実施形態において、図５（Ｂ）の如く、第３不純物領域２３のみ、又はこれに加えて第４不純物領域２４を設ける。第１不純物領域２１、第３不純物領域２３、および第４不純物領域２４のいずれかが、周辺ｐ型不純物領域ＰＰと接続するパターンとすることにより、これらを接地することができる。
【００７６】
図６を参照して、本発明の第５の実施形態を説明する。図６は第５の実施形態を説明する断面図である。
【００７７】
スリット９の略中央で分離ゲート電極８ａ、８ｂの端部から離間した第１ｐ型不純物領域２１に代えて、スリット９に露出するｎ−型半導体層３の全面に第１ｐ型不純物領域２１を設けてもよい。この場合第１ｐ型不純物領域２１の不純物濃度および形成深さは、例えばベース領域１０と同等である。
【００７８】
この第１ｐ型不純物領域２１も電位的にフローティングであってもよいし、接地してもよい。これ以外の構成は、第１または第２または第４の実施形態と同様であるので説明は省略する。
【００７９】
次に、図７から図１３を参照して第１の実施形態のＩＧＢＴ１００の製造方法について説明する。尚、以降の図においては１つのゲート電極８部分と周辺部のみの概略図とし、外周の第２ｐ型不純物領域６ｏは１つのみ示す。
【００８０】
まず図７を参照して、ｐ型半導体層１上にｎ＋型半導体層２およびｎ−型半導体層３を積層するなどした基板を準備する。一例として、ｐ型半導体層１はｐ＋型シリコン半導体基板であり、その上にエピタキシャル成長などによりｎ＋型半導体層２およびｎ−型半導体層３を順次積層する。または、ｎ−型半導体層３となるｎ−型半導体基板を準備し、その裏面に高濃度にｐ型不純物をイオン注入および拡散してｐ型半導体層１を形成してもよい。
【００８１】
図８（Ａ）を参照して、基板の全面を熱酸化（１０００℃程度）し、ｎ−型半導体層３の表面に、酸化膜４を形成する。その後、フォトリソグラフィ工程によって第１ｐ型不純物領域の形成領域と、第２ｐ型不純物領域および外周の第２ｐ型不純物領域（ガードリング）の形成領域の酸化膜４を開口する。
【００８２】
酸化膜４をマスクとして、ｐ型不純物（例えばＢ）をイオン注入する。一例として注入エネルギーは７０ｋｅＶ〜９０ｋｅＶ、ドーズ量は７Ｅ１４ｃｍ−２〜９Ｅ１４ｃｍ−２である。
【００８３】
図８（Ｂ）を参照して、熱処理（１０００℃〜１２００℃）を施し、注入したｐ型不純物を拡散する。これにより、図２に示す例えばストライプ状のパターンでｎ−型半導体層３表面に延在する第１ｐ型不純物領域２１を形成する。また、ｎ−型半導体層３の外周付近に環状の第２ｐ型不純物領域６ｉと、外周の第２ｐ型不純物領域６ｏとを形成する。これらの形成深さは例えば８μｍ〜１０μｍである。
【００８４】
第１ｐ型不純物領域２１の形成領域が開口された酸化膜４のマスクを用いることによって、第２ｐ型不純物領域６ｉ（外周の第２ｐ型不純物領域６ｏ）と同一工程で、第１ｐ型不純物領域２１を形成できる。
【００８５】
図９（Ａ）を参照して、エッチングによりトランジスタセルの形成領域と第２ｐ型不純物領域６ｉ上、外周の第２ｐ型不純物領域６ｏ上、およびｎ−型半導体層３の外周端部上の酸化膜４を除去する。
【００８６】
その後図９（Ｂ）の如く、全面を熱酸化（例えば８００℃〜１０００℃）し、例えば７００Å〜９００Åのゲート絶縁膜７を形成する。
【００８７】
図１０（Ａ）を参照して、全面に、ポリシリコン８’を例えば６０００Å〜７０００Å堆積し、例えばｎ型不純物をドープして低抵抗化する。尚不純物をドープしたポリシリコン８’を堆積してもよい。
【００８８】
図１０（Ｂ）を参照して、ポリシリコン８’をパターンニングし、ｎ−型半導体層３表面にゲート絶縁膜７を介してその上に配置されるゲート電極８を形成する。このパターンニングでゲート電極８の延在方向に沿って部分的にスリット９も形成し、スリット９から第１ｐ型不純物領域２１とその周囲のｎ−型半導体層３を露出させる。スリット９の両側のゲート電極８は分離ゲート電極８ａ、８ｂとなる。
【００８９】
図１１（Ａ）を参照して、レジストを塗布しフォトリソグラフィ工程によってベース領域の形成領域が露出するマスクＭを設け、ｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば６０ｋｅＶ〜８０ｋｅＶであり、ドーズ量は、例えば６Ｅ１３ｃｍ−２〜７Ｅ１３ｃｍ−２である。
【００９０】
図１１（Ｂ）を参照して、レジストを除去し、新たなレジストを塗布してフォトリソグラフィ工程によってボディ領域の形成領域が露出するマスクＭを設け、ｐ型不純物（例えばＢ）をイオン注入する。注入エネルギーは例えば４０ｋｅＶ〜６０ｋｅＶであり、ドーズ量は、例えば２Ｅ１５ｃｍ−２〜４Ｅ１５ｃｍ−２である。
【００９１】
図１１（Ｃ）を参照して、レジストを除去し、熱処理を行って注入したｐ型不純物をそれぞれ拡散し、ベース領域１０およびボディ領域１２を形成する。ベース領域１０はゲート電極８の両外側のｎ−型半導体層３表面に設けられ、ボディ領域１２は、ベース領域１０の内側に設けられる。また、ベース領域１０の深さは２〜３μｍ程度であり、ボディ領域１２の深さは３μｍ〜４μｍ程度である。
【００９２】
図１２（Ａ）を参照して、露出したゲート絶縁膜７をコントロールエッチングして膜厚を例えば２５０Åまで薄くした後、新たなレジストを塗布し、フォトリソグラフィ工程によってエミッタ領域とｎ−型半導体層３の外周端部が露出するマスクＭを形成する。マスクＭを介してｎ型不純物（例えばＡｓ）をイオン注入する。注入エネルギーは１３０ｋｅＶ〜１５０ｋｅＶ、ドーズ量は４Ｅ１５ｃｍ−２〜６Ｅ１５ｃｍ−２である。
【００９３】
図１２（Ｂ）を参照して、マスクＭを除去後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりＰＳＧ（Phospho Silicate Glass）膜１６’（厚みは８０００Å〜９０００Å）を堆積する。ＰＳＧ膜のリフロー（温度８００℃〜１０００℃）によって注入したｎ型不純物を拡散し、エミッタ領域１５を形成する。エミッタ領域１５は、ゲート電極８の両外側のベース領域１０表面に設けられる。また同時に、ｎ−型半導体層３の外周端部に空乏層ストッパーとなる高濃度のｎ＋型不純物領域１４を形成する。
【００９４】
図１３（Ａ）を参照してＰＳＧ膜１６’を所望の形状にパターンニングする。これにより、スリット９の両側のゲート電極８（分離ゲート電極８ａ、８ｂ）を一体で被覆する層間絶縁膜１６を形成するとともに、ベース領域１０、ボディ領域１２およびエミッタ領域１５、ｎ＋型不純物領域１４を露出させる。
【００９５】
図１３（Ｂ）を参照して、基板の全面に、例えばＴｉ／ＴｉＮの合金層ＭＬを形成し、所望の形状にパターンニングする。
【００９６】
これにより、図１（Ａ）の如く、ベース領域１０、ボディ領域１２およびエミッタ領域１５にコンタクトするエミッタ電極１７を形成し、外周の第２ｐ型不純物領域６ｏ上にこれと重畳するシールドメタル１９を形成する。さらにｎ＋型不純物領域１４上にこれと重畳してコンタクトするアニュラーシールドメタル２０を形成する。
【００９７】
また、ｐ型半導体層１の裏面には、例えばＡｌ／Ｔｉ／Ｎｉ／Ａｕなどの蒸着によってコレクタ電極１８を形成し、図１（Ａ）に示す最終構造を得る。
【００９８】
次に、図１４を参照して、図４に示す第３の実施形態の製造方法について説明する。スリット９部分に第３ｐ型不純物領域２３、第４ｐ型不純物領域２４を形成する場合は、図１１で示したベース領域１０、ボディ領域１２の形成工程にてそれぞれ同時に形成できる。
【００９９】
第１の実施形態の製造方法におけるゲート電極８の形成工程（図１０（Ｂ））後のベース領域の形成工程において、図１４（Ａ）の如くスリット９も露出するベース領域形成用のマスクＭを設けて、ｐ型不純物をイオン注入する。これにより、ゲート電極８をマスクとしてスリット９に露出するｎ−型半導体層３表面にもｐ型不純物がイオン注入される。この後、図１４（Ｂ）の如く、ボディ領域形成用のマスクＭを設けてｐ型不純物をイオン注入し、熱処理することにより、第１ｐ型不純物領域２１の周囲に、第３の実施形態で示す第３ｐ型不純物領域２３が形成される。第３ｐ型不純物領域２３はベース領域１０と同時に形成される（図１４（Ｃ））。
【０１００】
次に、図１５を参照して、第４実施形態の製造方法について説明する。スリット９部分に第３ｐ型不純物領域２３、第４ｐ型不純物領域２４を形成する場合は、図１１で示したベース領域１０、ボディ領域１２の形成工程にてそれぞれ同時に形成できる。
【０１０１】
すなわち、第１の実施形態の製造方法におけるゲート電極８の形成工程（図１０（Ｂ））後のベース領域の形成工程において、図１５（Ａ）の如くスリット９も露出するベース領域形成用のマスクＭを設けて、第１ｐ型不純物領域２１の周囲にｐ型不純物をイオン注入した後、ボディ領域１２の形成領域に加えてスリット９部分も開口部を有するボディ領域形成用の新たなマスクＭを設けてｐ型不純物をイオン注入する（図１５（Ｂ））。その後熱処理を施すことにより、第３ｐ型不純物領域２３と、第４ｐ型不純物領域２４とを形成できる。第４ｐ型不純物領域２４はボディ領域１２と同時に形成される。
【０１０２】
次に図１６を参照して、図６に示す第５の実施形態の製造方法について説明する。図７から図１３を用いて説明した第１の実施形態の製造方法では、第１ｐ型不純物領域２１を第２ｐ型不純物領域６ｉと同時に形成する場合を説明した。しかし、第５の実施形態の場合は、第１ｐ型不純物領域２１を他の工程で形成する。
【０１０３】
ガードリングである第２ｐ型不純物領域６ｉは、耐圧によってはその拡散幅を大きく（例えば１０μｍ程度）する必要がある場合もある。この場合、第２ｐ型不純物領域６ｉと第１ｐ型不純物領域２１を同時に形成すると、トランジスタセルの形成領域において大きな横拡散が発生する。つまりパターンの制約上、トランジスタセルの形成領域において大きな横拡散が困難な場合は、ベース領域１０の形成工程で第１ｐ型不純物領域２１を形成することもできる。
【０１０４】
つまり、図１６（Ａ）の如く、第２ｐ型不純物領域６ｉ形成工程（図８）において、第１ｐ型不純物領域上の酸化膜４は開口せず、第２ｐ型不純物領域６ｉ（外周の第２ｐ型不純物領域６ｏも同様）を形成する。その後、図１０までに示した各工程を行い、ベース領域形成工程において、図１６（Ｂ）に示すスリット６領域が露出するベース領域１０形成用のマスクＭを設けて、ｐ型不純物をイオン注入する。その後、ボディ領域形成用のマスクＭを設けてｐ型不純物をイオン注入する（図１６（Ｃ））。その後熱処理を施し、ベース領域１０と同時に、これと同濃度の第１ｐ型不純物領域２１がスリット９から露出したｎ−型半導体層３表面に形成される（図１６（Ｄ））。
【０１０５】
更に、図１７を参照して、外周端部のｎ＋型不純物領域１４は、エミッタ領域１５と同時形成ではなく、第１ｐ型不純物領域２１の形成後、分離ゲート電極８ａ、８ｂの形成前に形成してもよい。すなわち、図９（Ａ）で外周端部の酸化膜４を開口した後、引き続き図１７（Ａ）の如くｎ−型半導体層３外周端部にｎ型不純物をイオン注入してこれを拡散し、ｎ＋型不純物領域１４を形成する。その後ゲート絶縁膜７を形成し（図１７（Ｂ））、ゲート電極８を形成する（図１７（Ｃ））。
【０１０６】
更に、ｎチャネル型のＩＧＢＴの場合は、ｎ＋型不純物領域１４を設けなくてもよい。その場合は、図９（Ａ）で外周端部を露出させず、図１２（Ａ）または図１７（Ａ）で外周端部のｎ型不純物のイオン注入も行わない。
【０１０７】
尚、第１ｐ型不純物領域２１、第３ｐ型不純物領域２３、第４ｐ型不純物領域２４と周辺ｐ型不純物領域ＰＰとを接続する場合は、それぞれの形成工程でマスクを変更し図３および図５（Ｂ）に示すパターンにすることで形成できる。
【０１０８】
本実施形態ではゲート電極８がストライプ状の場合を例に説明したが、ゲート電極８は格子状であってもよい。
【０１０９】
図１８は、格子状のゲート電極８の場合の、スリット９および第１ｐ型不純物領域２１の配置例を説明する平面図であり、ボディ領域やエミッタ領域などの構成要素は省略している。
【０１１０】
ゲート電極８を格子状に配置し、ゲート電極８の略中央に、スリット９および第１ｐ型不純物領域２１を配置する。第３ｐ型不純物領域２３、第４ｐ型不純物領域２４を設ける場合には、第１ｐ型不純物領域２１に重畳するように配置する。
【０１１１】
詳細には、ゲート電極８を格子状に配置し、ゲート電極８で囲まれたｎ−型半導体層表面にベース領域１０を設ける。ベース領域１０は互いに分離（独立）している。ベース領域１０は、表面にボディ領域およびソース領域（不図示）が設けられ、コンタクトホールＣＨを介して不図示のエミッタ電極とコンタクトする。また、ベース領域１０間のゲート電極８はその幅が広く、略中央に設けられたスリット９によって分離され、分離ゲート電極８ａ、８ｂが形成される。スリット９から露出するｎ−型半導体層表面に、第１ｐ型不純物領域２１を配置する。ベース領域１０とスリット９（第１ｐ型不純物領域２１）は、行方向および列方向のいずれにおいても交互に配置される。またこの場合第１ｐ型不純物領域２１は行方向および列方向のいずれにおいても隣り合う第１ｐ型不純物領域２１とは連続しない、独立した島状である。
【０１１２】
また、図１の構成において、ゲート電極８下方の絶縁膜（ゲート絶縁膜７）の厚みを例えば８５００Å〜９５００Å程度に厚くしてもよい。この場合は、図９（Ａ）の酸化膜４の除去工程において、ゲート電極７の形成領域の酸化膜４は厚く残し、その後図９（Ｂ）のゲート絶縁膜７を形成する。
【０１１３】
以上、本発明の実施の形態ではｎチャネル型のＩＧＢＴを例に説明したが、導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施できる。
【符号の説明】
【０１１４】
１ ｐ型半導体層板
３ ｎ−型半導体層
６ｉ 第２ｐ型不純物領域
６ｏ 外周の第２ｐ型不純物領域
８ ゲート電極
９ スリット
１０ ベース領域
１２ ボディ領域
１５ エミッタ領域
２１ 第１ｐ型不純物領域
２３ 第３ｐ型不純物領域
２４ 第４ｐ型不純物領域
ＰＰ 周辺ｐ型不純物領域
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層に設けられた一導電型のベース領域と、
該ベース領域に設けられた逆導電型のエミッタ領域と、
前記逆導電型半導体層表面に設けられた第１絶縁膜と、
隣り合う前記ベース領域間の前記第１絶縁膜上に設けられたゲート電極と、
前記ゲート電極の延在方向に沿って設けられ該ゲート電極を部分的に分離するスリットと、
該スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜と、
前記スリットから露出する前記逆導電型半導体層に設けられた第１の一導電型不純物領域と、
前記逆導電型半導体層の外周付近に環状に設けられた第２の一導電型不純物領域と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２の一導電型不純物領域の外周に少なくとも１つの他の第２の一導電型不純物領域が設けられ、前記ベース領域と前記第１の一導電型不純物領域との距離は、前記第２の一導電型不純物領域および前記他の第２の一導電型不純物領域の隣り合う２つの領域の離間距離のうち最小の距離以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第１の一導電型不純物領域を接地することを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１の一導電型不純物領域を前記第２の一導電型不純物領域と電気的に接続することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記スリットから露出する前記逆導電型半導体層に第３の一導電型不純物領域が設けられることを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項６】
前記第３の一導電型不純物領域を、接地することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記ベース領域の内側に一導電型のボディ領域が設けられ、前記第１の一導電型不純物領域の周囲の前記逆導電型半導体層に第４の一導電型不純物領域が設けられることを特徴とする請求項１から請求項６のいずれかに記載の絶縁ゲート型半導体装置。
【請求項８】
前記第４の一導電型不純物領域を接地することを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【請求項９】
前記逆導電型半導体層の外周端部に高濃度の逆導電型不純物領域を設けることを特徴とする請求項１から請求項８のいずれかに記載の絶縁ゲート型半導体装置。
【請求項１０】
一導電型半導体層上に逆導電型半導体層が設けられた基板を準備する工程と、
前記逆導電型半導体層表面に延在する第１の一導電型不純物領域を形成する工程と、
前記逆導電型半導体層の外周付近に第２の一導電型不純物領域を形成する工程と、
前記第１の一導電型不純物領域が中央付近に位置するように前記逆導電型半導体層表面に第１絶縁膜を介してゲート電極を形成し、該ゲート電極の延在方向に沿って部分的にスリットを形成する工程と、
前記ゲート電極の両外側の前記逆導電型半導体層表面に一導電型のベース領域を形成する工程と、
前記ゲート電極の両外側の前記ベース領域表面に逆導電型のエミッタ領域を形成する工程と、
前記スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１１】
該第１の一導電型不純物領域と前記第２の一導電型不純物領域は同時に形成することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１２】
前記スリットから露出する前記逆導電型半導体層表面に第３の一導電型不純物領域を形成することを特徴とする請求項１０または請求項１１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１３】
前記第３の一導電型不純物領域は前記ベース領域と同時に形成することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１４】
前記ベース領域の内側に一導電型のボディ領域を形成し、前記第１の一導電型不純物領域の周囲に第４の一導電型不純物領域を形成することを特徴とする請求項１０から請求項１３のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
【請求項１５】
前記第４の一導電型不純物領域は前記ボディ領域と同時に形成することを特徴とする請求項１４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１６】
前記逆導電型半導体層の外周端部に高濃度の逆導電型不純物領域を形成することを特徴とする請求項１０から請求項１５のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
【請求項１７】
前記高濃度の逆導電型不純物領域は前記エミッタ領域と同時に形成することを特徴とする請求項１６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１８】
前記高濃度の逆導電型不純物領域は前記第１の一導電型不純物領域の形成後、前記分離ゲート電極の形成前に形成することを特徴とする請求項１６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１】
一導電型半導体層と、
該一導電型半導体層上に設けられた逆導電型半導体層と、
該逆導電型半導体層に設けられた一導電型のベース領域と、
該ベース領域に設けられた逆導電型のエミッタ領域と、
前記逆導電型半導体層表面に設けられた第１絶縁膜と、
隣り合う前記ベース領域間の前記第１絶縁膜上に設けられたゲート電極と、
前記ゲート電極の延在方向に沿って設けられ該ゲート電極を部分的に分離するスリットと、
該スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜と、
前記スリットから露出する前記逆導電型半導体層に設けられた第１の一導電型不純物領域と、
前記逆導電型半導体層の外周付近に環状に設けられた第２の一導電型不純物領域と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２の一導電型不純物領域の外周に少なくとも１つの他の第２の一導電型不純物領域が設けられ、前記ベース領域と前記第１の一導電型不純物領域との距離は、前記第２の一導電型不純物領域および前記他の第２の一導電型不純物領域の隣り合う２つの領域の離間距離のうち最小の距離以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第１の一導電型不純物領域を接地することを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１の一導電型不純物領域を前記第２の一導電型不純物領域と電気的に接続することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記スリットから露出する前記逆導電型半導体層に第３の一導電型不純物領域が設けられることを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項６】
前記第３の一導電型不純物領域を、接地することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記ベース領域の内側に一導電型のボディ領域が設けられ、前記第１の一導電型不純物領域の周囲の前記逆導電型半導体層に第４の一導電型不純物領域が設けられることを特徴とする請求項１から請求項６のいずれかに記載の絶縁ゲート型半導体装置。
【請求項８】
前記第４の一導電型不純物領域を接地することを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【請求項９】
前記逆導電型半導体層の外周端部に高濃度の逆導電型不純物領域を設けることを特徴とする請求項１から請求項８のいずれかに記載の絶縁ゲート型半導体装置。
【請求項１０】
一導電型半導体層上に逆導電型半導体層が設けられた基板を準備する工程と、
前記逆導電型半導体層表面に延在する第１の一導電型不純物領域を形成する工程と、
前記逆導電型半導体層の外周付近に第２の一導電型不純物領域を形成する工程と、
前記第１の一導電型不純物領域が中央付近に位置するように前記逆導電型半導体層表面に第１絶縁膜を介してゲート電極を形成し、該ゲート電極の延在方向に沿って部分的にスリットを形成する工程と、
前記ゲート電極の両外側の前記逆導電型半導体層表面に一導電型のベース領域を形成する工程と、
前記ゲート電極の両外側の前記ベース領域表面に逆導電型のエミッタ領域を形成する工程と、
前記スリットの両側の前記ゲート電極を一体で被覆する第２絶縁膜を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１１】
該第１の一導電型不純物領域と前記第２の一導電型不純物領域は同時に形成することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１２】
前記スリットから露出する前記逆導電型半導体層表面に第３の一導電型不純物領域を形成することを特徴とする請求項１０または請求項１１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１３】
前記第３の一導電型不純物領域は前記ベース領域と同時に形成することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１４】
前記ベース領域の内側に一導電型のボディ領域を形成し、前記第１の一導電型不純物領域の周囲に第４の一導電型不純物領域を形成することを特徴とする請求項１０から請求項１３のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
【請求項１５】
前記第４の一導電型不純物領域は前記ボディ領域と同時に形成することを特徴とする請求項１４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１６】
前記逆導電型半導体層の外周端部に高濃度の逆導電型不純物領域を形成することを特徴とする請求項１０から請求項１５のいずれかに記載の絶縁ゲート型半導体装置の製造方法。
【請求項１７】
前記高濃度の逆導電型不純物領域は前記エミッタ領域と同時に形成することを特徴とする請求項１６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１８】
前記高濃度の逆導電型不純物領域は前記第１の一導電型不純物領域の形成後、前記分離ゲート電極の形成前に形成することを特徴とする請求項１６に記載の絶縁ゲート型半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１４２３２３（Ｐ２０１２−１４２３２３Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９１９６６（Ｐ２０１０−２９１９６６）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
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