薄膜抵抗素子の製造方法
【課題】高精度の薄膜抵抗を高精細なパターニングによって容易に形成できる薄膜抵抗素子の製造方法を提供することを目的とする。
【解決手段】絶縁基板１の表面に配置された第１、第２端子部３ａ１、３ｂ１と抵抗長Ｌ及び抵抗幅Ｗを有して絶縁基板の表面に形成された薄膜抵抗体層２ａとを有する薄膜抵抗素子の製造方法は、絶縁基板１の表面に薄膜抵抗基材層２を介して導電体層３が積層された積層体を用意する工程と、抵抗長Ｌの両端にそれぞれ位置する第１、第２端子部を設けるために導電体層３に第１次パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分３ａ、３ｂを形成し、薄膜抵抗基材層２の表面を露出させる工程と、次に第１、第２導電体層部分間に露出された薄膜抵抗基材層２に第２次パターニング処理を施して抵抗幅Ｗを有する薄膜抵抗体層２ａを形成する工程とを備える。
【解決手段】絶縁基板１の表面に配置された第１、第２端子部３ａ１、３ｂ１と抵抗長Ｌ及び抵抗幅Ｗを有して絶縁基板の表面に形成された薄膜抵抗体層２ａとを有する薄膜抵抗素子の製造方法は、絶縁基板１の表面に薄膜抵抗基材層２を介して導電体層３が積層された積層体を用意する工程と、抵抗長Ｌの両端にそれぞれ位置する第１、第２端子部を設けるために導電体層３に第１次パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分３ａ、３ｂを形成し、薄膜抵抗基材層２の表面を露出させる工程と、次に第１、第２導電体層部分間に露出された薄膜抵抗基材層２に第２次パターニング処理を施して抵抗幅Ｗを有する薄膜抵抗体層２ａを形成する工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜抵抗素子の製造方法、特に、容易に高精細なパターニングを行うのに好適な薄膜抵抗素子の製造方法に関する。
【背景技術】
【０００２】
近年、各種電子機器の小形化、薄形化及び多機能化の要求が高まるに伴い、その機器に組み込まれる回路配線基板にも、小形／薄形／多機能化に伴う配線の高密度化と共に回路機能向上のために種々の能動並びに受動電子部品を内蔵した回路配線基板の開発が進展してきている。そして、受動電子部品の一つとして内蔵される抵抗素子にも小形化はもとより高抵抗で高精度の電気的特性を有することが益々要求されるに至っている。
【０００３】
そこで、この種の抵抗素子の製造方法に関する従来技術の一例として特許文献１や特許文献２があるので、これらに関連する従来技術について、図２を参照して説明する。
【０００４】
まず、図２（ａ）に示すように、絶縁基板２１の片側の全面に、例えばめっき或いはスパッタによって抵抗材料層２２が被着形成される。次に、図２（ｂ）に示すように、例えばアディティブ法を適用して前記抵抗材料層２２にパターニングを施すことによって所定の抵抗長及び抵抗幅を有する長矩形状の抵抗層２３が形成される。そして、前記抵抗層２３の長手方向の両端にそれぞれ接続された２つの端子部２４が、例えばめっきにより形成された配線層或いは導電体層をパターニングすることによって絶縁基板２１表面上に形成される。
【０００５】
前記従来技術にあっては、抵抗層２３がめっきで形成される場合には、その膜厚の制御が極めて難しく、膜厚が抵抗層の抵抗値に直接関係しているため、抵抗値の制御が難しくなり、抵抗特性のばらつきが大きくなってしまう。また、スパツタで抵抗層２３を形成する場合には、回路配線基板の一般的な製造工程以外に真空工程を追加しなければならず、そのための製造設備を要するので、その設備費がかさむと共に工程の繁雑化を招き製造コストが高くなってしまう。更に、前記端子部２４をめっき等により形成するために工数が多くなるなどの問題点がある。
【０００６】
次に、近時、絶縁基板の片側の全面に薄膜からなる抵抗基材層を介して導電体層を積層した積層基材として提供されるようになってきているので、この積層基材を用いた抵抗素子の製造方法に関する従来技術について、図３を参照して説明する。
【０００７】
まず、図３（ａ）に示すように、絶縁基板３１の片側の全面に薄膜からなる抵抗基材層３２を介して銅箔３３を積層した積層基材を用意する。そこで、図３（ｂ）に示すように、前記銅箔３３表面に、所定の抵抗幅Ｗに相当する層幅を有する長矩形パターンとなるようなマスク（図示省略）を銅箔３３及び抵抗基材層３２に対する共通のマスクとして設ける。そして、前記銅箔３３及び抵抗基材層３２を例えば化学的にエッチングして、ほぼ合同形状で重なり合う長矩形状にパターン化された銅箔３３ａ及び抵抗層３２ａを形成する。
【０００８】
次に、図３（ｃ）に示すように、前記パターン化銅箔３３ａの長手方向の両端部に端子部形成用のマスク（図示省略）をそれぞれ設け、前記銅箔パターン３３ａの各マスクから露出する部分をその厚さ分だけ化学エッチングして、互いに分離された第１及び第２端子部３３ａ１、３３ａ２を形成する。このとき、前記抵抗層３２ａは、その表面が露出され、抵抗長Ｌ及び抵抗幅Ｗを有する抵抗パターンとされる。
【０００９】
このような従来技術によれば、抵抗幅Ｗを形成する際に共通マスクを用いて前記銅箔３３及び抵抗基材層３２を同時にパターニングするので、製造工程の簡略化は得られる。しかしながら、前記銅箔３３及び抵抗基材層３２からなる厚い２層構造に対するエッチングとなるために、前記銅箔３３のサイドエッチングが生じてパターン寸法及び形状が変化し、この変化に伴い抵抗層３２ａ自身のサイドエッチングやパターン寸法並びに形状の制御が難しく、高精細なパターニングを行うことが困難であり、高抵抗で高精度の抵抗層３２ａを得ることが難しいなどの問題点がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−８６２６８号公報
【特許文献２】特開２００７−６７０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、前記問題点を解決するものであり、高精度の薄膜抵抗を高精細なパターニングによって容易に形成できる薄膜抵抗素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に記載の本発明は、絶縁基板の表面に沿って設けられ相互に離間して配置された第１及び第２端子部と、前記第１、第２端子部間を結ぶ方向の抵抗長Ｌ及びこれに交差する抵抗幅Ｗを有して前記絶縁基板の表面に形成された薄膜抵抗体層とを有する薄膜抵抗素子の製造方法であって、（Ａ）絶縁基板の表面に薄膜抵抗基材層を介して導電体層が積層された積層体を用意する工程と、（Ｂ）前記抵抗長の両端にそれぞれ位置する前記第１、第２端子部を設けるために、前記導電体層に第１次パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分を形成し、前記薄膜抵抗基材層の表面を露出させる工程と、（Ｃ）次に、前記第１、第２導電体層部分間に露出された前記薄膜抵抗基材層に第２次パターニング処理を施して抵抗幅Ｗを有する薄膜抵抗体層を形成する工程とを備えていることを特徴とする。
【００１３】
請求項２に記載の本発明は、請求項１に記載の薄膜抵抗素子の製造方法において、前記絶縁基板を回路配線パターンを有する配線基板の絶縁基板の一部として構成し、前記第１、第２端子部を前記回路配線パターンに電気的に接続することを特徴とする。
【発明の効果】
【００１４】
本発明の薄膜抵抗素子の製造方法にあっては、高精度の薄膜抵抗を高精細なパターニングをもって容易に形成できるなどの効果を奏することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る薄膜抵抗素子の製造方法を説明するための概略図であり、（ａ）〜（ｃ）、（ｃ’）はその工程別斜視図である。
【図２】従来技術における抵抗素子の製造方法の一例を説明するための概略図であり、（ａ）〜（ｃ）はその工程別斜視図である。
【図３】従来技術における抵抗素子の製造方法の他の一例を説明するための概略図であり、（ａ）〜（ｃ）はその工程別斜視図である。
【発明を実施するための形態】
【００１６】
以下、本発明の薄膜抵抗素子の製造方法に係る一実施形態について、図１を参照して説明する。図１は本実施形態に係る薄膜抵抗素子の製造方法を説明するための概略図であり、図１（ａ）〜図１（ｃ）、図１（ｃ’）は工程別斜視図である。
【００１７】
絶縁基板１の表面に沿って設けられ相互に離間して配置された第１端子部３ａ１（３ａ）及び第２端子部３ｂ１（３ｂ）と、前記第１、第２端子部間を結ぶ方向の抵抗長Ｌ及びこれに交差する抵抗幅Ｗを有して前記絶縁基板１の表面に形成された薄膜抵抗体層２ａとを有する薄膜抵抗素子の製造方法について次の各工程に従って順次説明する。
【００１８】
まず、図１（ａ）の工程では、例えばポリイミド樹脂のようなフレキシブルフィルムを用いた絶縁基板１の表面に、例えばＮｉ／Ｃｒ或いはＮｉ／Ｃｒ／Ａｌ／Ｓｉなどの抵抗材料をスパッタして形成した薄膜抵抗基材層２を介して例えば銅箔を用いた導電体層３が積層された積層体からなる配線基板基材を用意する。このような配線基板基材としては、例えば日鉱金属株式会社から市販されている種々の仕様で品揃えされたＴＣＲ（登録商標）を用いることができる。
【００１９】
次に、図１（ｂ）の工程では、前記抵抗長Ｌの両端にそれぞれ位置する前記第１、第２端子部を設けるために、前記導電体層３に第１パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分３ａ、３ｂを形成し、前記薄膜抵抗基材層２の表面を露出させる。
【００２０】
前記第１パターニング処理は、前記導電体層３の前記第１、第２端子部に対応する左右両側を例えばフォトリソグラフィ技術によりそれぞれエッチングレジスト膜（図示せず）でマスクし、前記導電体層３のうち前記マスクから露出する部分をその厚さ分だけ化学的にエッチングして行う。その結果、前記導電体層３が左右に分離された矩形状の第１、第２導電体層部分３ａ、３ｂが形成され、これら導電体層部分３ａ、３ｂの相互間において、前記薄膜抵抗基材層２の抵抗長Ｌに対応する上表面全体が露出される。
【００２１】
前記第１、第２導電体層部分３ａ、３ｂの抵抗長Ｌと交わる方向の長さ（幅）が、この段階で、その周囲に存在させる回路配線基板（図示せず）の配線層の幅との関係において、既に許容される寸法である場合は、図１（ｃ’）に示すように前記導電体層部分３ａ、３ｂがそのまま第１、第２端子部として用いられる。
【００２２】
従って、この場合は、前記薄膜抵抗基材層２のみに直接的に第２パターニング処理を施すことによって、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａを備えた薄膜抵抗素子が形成される。即ち、この第２パターニング処理は、前記薄膜抵抗基材層２の抵抗長Ｌ及び幅Ｗからなる露出面を例えばフォトリソグラフィ技術によりエッチングレジスト膜でマスクし、前記薄膜抵抗基材層２のうち前記マスクから露出する部分をその厚さ分だけ直接的に化学的にエッチングすることによって行われる。この場合、薄膜抵抗体層２ａの抵抗幅Ｗは前記第１、第２導電体層部分３ａ、３ｂの幅より小さい。
【００２３】
一方、図１（ｃ）の工程では、前記導電体層部分３ａ、３ｂにも第２パターニング処理を施して、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａ及び抵抗幅Ｗと同等の幅（抵抗長Ｌと交わる方向の長さ）の第１、第２端子部３ａ１、３ｂ１を形成する。このような図１（ｃ）の工程は、回路配線基板における配線層のファインパターン化が特に要求されている場合に適用するとよい。
【００２４】
そして、図１（ｃ）の工程における第２パターニング処理では、前記薄膜抵抗基材層２のうち抵抗長Ｌ及び幅Ｗに相当する露出面及び前記導電体層部分３ａ、３ｂのうち前記抵抗幅Ｗをもって左右両端に延長された上表面に亘ってフォトリソグラフィ技術によるエッチングレジスト膜がマスクとして被覆される。
【００２５】
次いで、薄膜抵抗基材層２及び導電体層部分３ａ、３ｂのうち前記マスクから露出する部分が化学的にエッチング除去されることによって、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａ並びに第１、第２端子部３ａ１、３ｂ１のパターンが形成される。なお、前記第１、第２端子部３ａ１、３ｂ１と薄膜抵抗基材層２との積層部分は、その厚さが周辺より厚くなっていて、パターニング時のサイドエッチがその周辺に比して大きくなる現象が起こり得るが、薄膜抵抗層２ａの抵抗長Ｌ／幅Ｗの構成の範囲外であるために問題はない。
【００２６】
前記各部材の化学的エッチング液としては、銅箔からなる導電体層３については例えば塩化第２銅溶液などを用い、薄膜抵抗基材層２については例えば一般的な塩化銅系或いは塩化水素とグリセリンの混液などを用いることができる。
【００２７】
ところで、例えば１０ｋΩにも及ぶ高抵抗の薄膜抵抗体層２ａを有する薄膜抵抗素子を形成する場合は、厚さ１５ｎｍの薄膜、シート抵抗１００Ω／□、抵抗長Ｌ ５ｍｍ、抵抗幅Ｗ ５０μｍの薄膜抵抗基材層２が用いられる。なお、絶縁基板１の厚さが１２．５〜５０μｍ、導電体層３の厚さが１２〜３５μｍとされ、薄膜抵抗素子が全厚の薄いフイルム状とされている。
【００２８】
本実施形態によれば、前記薄膜抵抗体層２ａは、前記薄膜抵抗基材層２の露出面に対して直接的にパターニングが施されるために、薄膜抵抗基材層２自体のサイドエッチングが無視できるほど小さく、導電体層部分３ａ、３ｂのサイドエッチングによる変形の影響を受けることもないから、高精細なパターニングが可能であり、設計値通りの高精度な抵抗幅Ｗが容易に得られる。また、そのために、高抵抗で高精度な薄膜抵抗素子が簡単なプロセスで形成され、その製造コストが低減される利点がある。
【００２９】
ところで、本実施形態において、前記薄膜抵抗体層２ａは、長矩形状のパターンで形成されているが、ジグザグ状、クランク状或いは蛇行状など種々の平面パターン形状にすることによって、抵抗長Ｌを大きくして、より大きな高抵抗値の薄膜抵抗素子を作製することができる。また、この種々のの平面パターン形状は、複雑な形状であったとしても、前記薄膜抵抗基材層２に対して直接的にパターニング処理できるために、高精細なパターニングが容易に得られ、より高抵抗値で高精度の薄膜抵抗素子が容易に得られる。
【００３０】
また、本実施形態の前記薄膜抵抗素子は、図１に示すように、個別素子の形態で説明したが、回路配線基板の一部に前記薄膜抵抗素子を組み込んだ形態（図示せず）の一例について説明する。
【００３１】
まず、図１（ａ）に示されるような絶縁基板１の表面に薄膜抵抗基材層２を介して導電体層３が積層された積層体からなる配線基板基材は、回路配線基板に要求された仕様の抵抗素子を含む回路（若しくはシステム）を組み込むことが可能な広さの面積を有するサイズのものが用意される。
【００３２】
そして、前記の積層された薄膜抵抗基材層２と導電体層３との２層構造に対して共通の回路パターンマスクをもってパターニング処理を行うことによって回路配線パターンを形成する。この段階では、前記導電体層３が前記回路（若しくはシステム）に対応してパターン化された回路配線層を形成すると同時に、その回路配線層の一部が前記抵抗素子の領域上にも残存するようにパターン化される。従って、前記２層構造のうち前記回路配線パターン以外の部分が絶縁基板１の上表面を露出させるように除去され、パターン化された回路配線層の下層には薄膜抵抗基材層２が前記回路配線層と合同パターンをもって残存する。
【００３３】
次に、前記抵抗素子の領域上に残存する回路配線層の部分のみを、例えばフォトリソグラフィ技術による化学的エッチンによって、図１（ｂ）に示すようにパターニング処理して抵抗長Ｌの間隔をもって分離或いは分断するように除去し、薄膜抵抗基材層２の表面を露出させる。前記回路配線層の分離された各端部は、図１に示された第１、第２導電体部分３ａ、３ｂに相当すると共に、第１、第２端子部３ａ１、３ａ２にも相当するものである。
【００３４】
そうして、露出された前記薄膜抵抗基材層２のみに、図１（ｃ’）の工程に関して前述した第２パターニング処理を直接的に施すことによって、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａを備えた薄膜抵抗素子を形成する。このとき、薄膜抵抗体層２ａの抵抗幅Ｗは前記第１、第２導電体層部分３ａ、３ｂ（第１、第２端子部３ａ１、３ａ２）の幅より小さく形成される。このようにして、前記回路配線層の第１、第２端子部に電気的に接続された薄膜抵抗体層２ａからなる薄膜抵抗素子を内蔵した回路配線基板が、簡単なプロセスで高精度の回路特性をもって容易に作製できる。
【符号の説明】
【００３５】
１ 絶縁基板
２ 薄膜抵抗基材層
２ａ 薄膜抵抗体層
３ 導電体層
３ａ、３ｂ 第１、第２導電体層部分
３ａ１、３ｂ１ 第１、第２端子部
Ｌ 抵抗長
Ｗ 抵抗幅
【技術分野】
【０００１】
本発明は、薄膜抵抗素子の製造方法、特に、容易に高精細なパターニングを行うのに好適な薄膜抵抗素子の製造方法に関する。
【背景技術】
【０００２】
近年、各種電子機器の小形化、薄形化及び多機能化の要求が高まるに伴い、その機器に組み込まれる回路配線基板にも、小形／薄形／多機能化に伴う配線の高密度化と共に回路機能向上のために種々の能動並びに受動電子部品を内蔵した回路配線基板の開発が進展してきている。そして、受動電子部品の一つとして内蔵される抵抗素子にも小形化はもとより高抵抗で高精度の電気的特性を有することが益々要求されるに至っている。
【０００３】
そこで、この種の抵抗素子の製造方法に関する従来技術の一例として特許文献１や特許文献２があるので、これらに関連する従来技術について、図２を参照して説明する。
【０００４】
まず、図２（ａ）に示すように、絶縁基板２１の片側の全面に、例えばめっき或いはスパッタによって抵抗材料層２２が被着形成される。次に、図２（ｂ）に示すように、例えばアディティブ法を適用して前記抵抗材料層２２にパターニングを施すことによって所定の抵抗長及び抵抗幅を有する長矩形状の抵抗層２３が形成される。そして、前記抵抗層２３の長手方向の両端にそれぞれ接続された２つの端子部２４が、例えばめっきにより形成された配線層或いは導電体層をパターニングすることによって絶縁基板２１表面上に形成される。
【０００５】
前記従来技術にあっては、抵抗層２３がめっきで形成される場合には、その膜厚の制御が極めて難しく、膜厚が抵抗層の抵抗値に直接関係しているため、抵抗値の制御が難しくなり、抵抗特性のばらつきが大きくなってしまう。また、スパツタで抵抗層２３を形成する場合には、回路配線基板の一般的な製造工程以外に真空工程を追加しなければならず、そのための製造設備を要するので、その設備費がかさむと共に工程の繁雑化を招き製造コストが高くなってしまう。更に、前記端子部２４をめっき等により形成するために工数が多くなるなどの問題点がある。
【０００６】
次に、近時、絶縁基板の片側の全面に薄膜からなる抵抗基材層を介して導電体層を積層した積層基材として提供されるようになってきているので、この積層基材を用いた抵抗素子の製造方法に関する従来技術について、図３を参照して説明する。
【０００７】
まず、図３（ａ）に示すように、絶縁基板３１の片側の全面に薄膜からなる抵抗基材層３２を介して銅箔３３を積層した積層基材を用意する。そこで、図３（ｂ）に示すように、前記銅箔３３表面に、所定の抵抗幅Ｗに相当する層幅を有する長矩形パターンとなるようなマスク（図示省略）を銅箔３３及び抵抗基材層３２に対する共通のマスクとして設ける。そして、前記銅箔３３及び抵抗基材層３２を例えば化学的にエッチングして、ほぼ合同形状で重なり合う長矩形状にパターン化された銅箔３３ａ及び抵抗層３２ａを形成する。
【０００８】
次に、図３（ｃ）に示すように、前記パターン化銅箔３３ａの長手方向の両端部に端子部形成用のマスク（図示省略）をそれぞれ設け、前記銅箔パターン３３ａの各マスクから露出する部分をその厚さ分だけ化学エッチングして、互いに分離された第１及び第２端子部３３ａ１、３３ａ２を形成する。このとき、前記抵抗層３２ａは、その表面が露出され、抵抗長Ｌ及び抵抗幅Ｗを有する抵抗パターンとされる。
【０００９】
このような従来技術によれば、抵抗幅Ｗを形成する際に共通マスクを用いて前記銅箔３３及び抵抗基材層３２を同時にパターニングするので、製造工程の簡略化は得られる。しかしながら、前記銅箔３３及び抵抗基材層３２からなる厚い２層構造に対するエッチングとなるために、前記銅箔３３のサイドエッチングが生じてパターン寸法及び形状が変化し、この変化に伴い抵抗層３２ａ自身のサイドエッチングやパターン寸法並びに形状の制御が難しく、高精細なパターニングを行うことが困難であり、高抵抗で高精度の抵抗層３２ａを得ることが難しいなどの問題点がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−８６２６８号公報
【特許文献２】特開２００７−６７０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、前記問題点を解決するものであり、高精度の薄膜抵抗を高精細なパターニングによって容易に形成できる薄膜抵抗素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に記載の本発明は、絶縁基板の表面に沿って設けられ相互に離間して配置された第１及び第２端子部と、前記第１、第２端子部間を結ぶ方向の抵抗長Ｌ及びこれに交差する抵抗幅Ｗを有して前記絶縁基板の表面に形成された薄膜抵抗体層とを有する薄膜抵抗素子の製造方法であって、（Ａ）絶縁基板の表面に薄膜抵抗基材層を介して導電体層が積層された積層体を用意する工程と、（Ｂ）前記抵抗長の両端にそれぞれ位置する前記第１、第２端子部を設けるために、前記導電体層に第１次パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分を形成し、前記薄膜抵抗基材層の表面を露出させる工程と、（Ｃ）次に、前記第１、第２導電体層部分間に露出された前記薄膜抵抗基材層に第２次パターニング処理を施して抵抗幅Ｗを有する薄膜抵抗体層を形成する工程とを備えていることを特徴とする。
【００１３】
請求項２に記載の本発明は、請求項１に記載の薄膜抵抗素子の製造方法において、前記絶縁基板を回路配線パターンを有する配線基板の絶縁基板の一部として構成し、前記第１、第２端子部を前記回路配線パターンに電気的に接続することを特徴とする。
【発明の効果】
【００１４】
本発明の薄膜抵抗素子の製造方法にあっては、高精度の薄膜抵抗を高精細なパターニングをもって容易に形成できるなどの効果を奏することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る薄膜抵抗素子の製造方法を説明するための概略図であり、（ａ）〜（ｃ）、（ｃ’）はその工程別斜視図である。
【図２】従来技術における抵抗素子の製造方法の一例を説明するための概略図であり、（ａ）〜（ｃ）はその工程別斜視図である。
【図３】従来技術における抵抗素子の製造方法の他の一例を説明するための概略図であり、（ａ）〜（ｃ）はその工程別斜視図である。
【発明を実施するための形態】
【００１６】
以下、本発明の薄膜抵抗素子の製造方法に係る一実施形態について、図１を参照して説明する。図１は本実施形態に係る薄膜抵抗素子の製造方法を説明するための概略図であり、図１（ａ）〜図１（ｃ）、図１（ｃ’）は工程別斜視図である。
【００１７】
絶縁基板１の表面に沿って設けられ相互に離間して配置された第１端子部３ａ１（３ａ）及び第２端子部３ｂ１（３ｂ）と、前記第１、第２端子部間を結ぶ方向の抵抗長Ｌ及びこれに交差する抵抗幅Ｗを有して前記絶縁基板１の表面に形成された薄膜抵抗体層２ａとを有する薄膜抵抗素子の製造方法について次の各工程に従って順次説明する。
【００１８】
まず、図１（ａ）の工程では、例えばポリイミド樹脂のようなフレキシブルフィルムを用いた絶縁基板１の表面に、例えばＮｉ／Ｃｒ或いはＮｉ／Ｃｒ／Ａｌ／Ｓｉなどの抵抗材料をスパッタして形成した薄膜抵抗基材層２を介して例えば銅箔を用いた導電体層３が積層された積層体からなる配線基板基材を用意する。このような配線基板基材としては、例えば日鉱金属株式会社から市販されている種々の仕様で品揃えされたＴＣＲ（登録商標）を用いることができる。
【００１９】
次に、図１（ｂ）の工程では、前記抵抗長Ｌの両端にそれぞれ位置する前記第１、第２端子部を設けるために、前記導電体層３に第１パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分３ａ、３ｂを形成し、前記薄膜抵抗基材層２の表面を露出させる。
【００２０】
前記第１パターニング処理は、前記導電体層３の前記第１、第２端子部に対応する左右両側を例えばフォトリソグラフィ技術によりそれぞれエッチングレジスト膜（図示せず）でマスクし、前記導電体層３のうち前記マスクから露出する部分をその厚さ分だけ化学的にエッチングして行う。その結果、前記導電体層３が左右に分離された矩形状の第１、第２導電体層部分３ａ、３ｂが形成され、これら導電体層部分３ａ、３ｂの相互間において、前記薄膜抵抗基材層２の抵抗長Ｌに対応する上表面全体が露出される。
【００２１】
前記第１、第２導電体層部分３ａ、３ｂの抵抗長Ｌと交わる方向の長さ（幅）が、この段階で、その周囲に存在させる回路配線基板（図示せず）の配線層の幅との関係において、既に許容される寸法である場合は、図１（ｃ’）に示すように前記導電体層部分３ａ、３ｂがそのまま第１、第２端子部として用いられる。
【００２２】
従って、この場合は、前記薄膜抵抗基材層２のみに直接的に第２パターニング処理を施すことによって、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａを備えた薄膜抵抗素子が形成される。即ち、この第２パターニング処理は、前記薄膜抵抗基材層２の抵抗長Ｌ及び幅Ｗからなる露出面を例えばフォトリソグラフィ技術によりエッチングレジスト膜でマスクし、前記薄膜抵抗基材層２のうち前記マスクから露出する部分をその厚さ分だけ直接的に化学的にエッチングすることによって行われる。この場合、薄膜抵抗体層２ａの抵抗幅Ｗは前記第１、第２導電体層部分３ａ、３ｂの幅より小さい。
【００２３】
一方、図１（ｃ）の工程では、前記導電体層部分３ａ、３ｂにも第２パターニング処理を施して、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａ及び抵抗幅Ｗと同等の幅（抵抗長Ｌと交わる方向の長さ）の第１、第２端子部３ａ１、３ｂ１を形成する。このような図１（ｃ）の工程は、回路配線基板における配線層のファインパターン化が特に要求されている場合に適用するとよい。
【００２４】
そして、図１（ｃ）の工程における第２パターニング処理では、前記薄膜抵抗基材層２のうち抵抗長Ｌ及び幅Ｗに相当する露出面及び前記導電体層部分３ａ、３ｂのうち前記抵抗幅Ｗをもって左右両端に延長された上表面に亘ってフォトリソグラフィ技術によるエッチングレジスト膜がマスクとして被覆される。
【００２５】
次いで、薄膜抵抗基材層２及び導電体層部分３ａ、３ｂのうち前記マスクから露出する部分が化学的にエッチング除去されることによって、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａ並びに第１、第２端子部３ａ１、３ｂ１のパターンが形成される。なお、前記第１、第２端子部３ａ１、３ｂ１と薄膜抵抗基材層２との積層部分は、その厚さが周辺より厚くなっていて、パターニング時のサイドエッチがその周辺に比して大きくなる現象が起こり得るが、薄膜抵抗層２ａの抵抗長Ｌ／幅Ｗの構成の範囲外であるために問題はない。
【００２６】
前記各部材の化学的エッチング液としては、銅箔からなる導電体層３については例えば塩化第２銅溶液などを用い、薄膜抵抗基材層２については例えば一般的な塩化銅系或いは塩化水素とグリセリンの混液などを用いることができる。
【００２７】
ところで、例えば１０ｋΩにも及ぶ高抵抗の薄膜抵抗体層２ａを有する薄膜抵抗素子を形成する場合は、厚さ１５ｎｍの薄膜、シート抵抗１００Ω／□、抵抗長Ｌ ５ｍｍ、抵抗幅Ｗ ５０μｍの薄膜抵抗基材層２が用いられる。なお、絶縁基板１の厚さが１２．５〜５０μｍ、導電体層３の厚さが１２〜３５μｍとされ、薄膜抵抗素子が全厚の薄いフイルム状とされている。
【００２８】
本実施形態によれば、前記薄膜抵抗体層２ａは、前記薄膜抵抗基材層２の露出面に対して直接的にパターニングが施されるために、薄膜抵抗基材層２自体のサイドエッチングが無視できるほど小さく、導電体層部分３ａ、３ｂのサイドエッチングによる変形の影響を受けることもないから、高精細なパターニングが可能であり、設計値通りの高精度な抵抗幅Ｗが容易に得られる。また、そのために、高抵抗で高精度な薄膜抵抗素子が簡単なプロセスで形成され、その製造コストが低減される利点がある。
【００２９】
ところで、本実施形態において、前記薄膜抵抗体層２ａは、長矩形状のパターンで形成されているが、ジグザグ状、クランク状或いは蛇行状など種々の平面パターン形状にすることによって、抵抗長Ｌを大きくして、より大きな高抵抗値の薄膜抵抗素子を作製することができる。また、この種々のの平面パターン形状は、複雑な形状であったとしても、前記薄膜抵抗基材層２に対して直接的にパターニング処理できるために、高精細なパターニングが容易に得られ、より高抵抗値で高精度の薄膜抵抗素子が容易に得られる。
【００３０】
また、本実施形態の前記薄膜抵抗素子は、図１に示すように、個別素子の形態で説明したが、回路配線基板の一部に前記薄膜抵抗素子を組み込んだ形態（図示せず）の一例について説明する。
【００３１】
まず、図１（ａ）に示されるような絶縁基板１の表面に薄膜抵抗基材層２を介して導電体層３が積層された積層体からなる配線基板基材は、回路配線基板に要求された仕様の抵抗素子を含む回路（若しくはシステム）を組み込むことが可能な広さの面積を有するサイズのものが用意される。
【００３２】
そして、前記の積層された薄膜抵抗基材層２と導電体層３との２層構造に対して共通の回路パターンマスクをもってパターニング処理を行うことによって回路配線パターンを形成する。この段階では、前記導電体層３が前記回路（若しくはシステム）に対応してパターン化された回路配線層を形成すると同時に、その回路配線層の一部が前記抵抗素子の領域上にも残存するようにパターン化される。従って、前記２層構造のうち前記回路配線パターン以外の部分が絶縁基板１の上表面を露出させるように除去され、パターン化された回路配線層の下層には薄膜抵抗基材層２が前記回路配線層と合同パターンをもって残存する。
【００３３】
次に、前記抵抗素子の領域上に残存する回路配線層の部分のみを、例えばフォトリソグラフィ技術による化学的エッチンによって、図１（ｂ）に示すようにパターニング処理して抵抗長Ｌの間隔をもって分離或いは分断するように除去し、薄膜抵抗基材層２の表面を露出させる。前記回路配線層の分離された各端部は、図１に示された第１、第２導電体部分３ａ、３ｂに相当すると共に、第１、第２端子部３ａ１、３ａ２にも相当するものである。
【００３４】
そうして、露出された前記薄膜抵抗基材層２のみに、図１（ｃ’）の工程に関して前述した第２パターニング処理を直接的に施すことによって、抵抗長Ｌ及び幅Ｗを有する長矩形状の薄膜抵抗体層２ａを備えた薄膜抵抗素子を形成する。このとき、薄膜抵抗体層２ａの抵抗幅Ｗは前記第１、第２導電体層部分３ａ、３ｂ（第１、第２端子部３ａ１、３ａ２）の幅より小さく形成される。このようにして、前記回路配線層の第１、第２端子部に電気的に接続された薄膜抵抗体層２ａからなる薄膜抵抗素子を内蔵した回路配線基板が、簡単なプロセスで高精度の回路特性をもって容易に作製できる。
【符号の説明】
【００３５】
１ 絶縁基板
２ 薄膜抵抗基材層
２ａ 薄膜抵抗体層
３ 導電体層
３ａ、３ｂ 第１、第２導電体層部分
３ａ１、３ｂ１ 第１、第２端子部
Ｌ 抵抗長
Ｗ 抵抗幅
【特許請求の範囲】
【請求項１】
絶縁基板の表面に沿って設けられ相互に離間して配置された第１及び第２端子部と、前記第１、第２端子部間を結ぶ方向の抵抗長Ｌ及びこれに交差する抵抗幅Ｗを有して前記絶縁基板の表面に形成された薄膜抵抗体層とを有する薄膜抵抗素子の製造方法であって、
（Ａ）絶縁基板の表面に薄膜抵抗基材層を介して導電体層が積層された積層体を用意する工程と、
（Ｂ）前記抵抗長Ｌの両端にそれぞれ位置する前記第１、第２端子部を設けるために、前記導電体層に第１次パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分を形成し、前記薄膜抵抗基材層の表面を露出させる工程と、
（Ｃ）次に、前記第１、第２導電体層部分間に露出された前記薄膜抵抗基材層に第２次パターニング処理を施して抵抗幅Ｗを有する薄膜抵抗体層を形成する工程と、
を備えていることを特徴とする薄膜抵抗素子の製造方法。
【請求項２】
前記絶縁基板を回路配線パターンを有する配線基板の絶縁基板の一部として構成し、前記第１、第２端子部を前記回路配線パターンに電気的に接続することを特徴とする請求項１に記載の薄膜抵抗素子の製造方法。
【請求項１】
絶縁基板の表面に沿って設けられ相互に離間して配置された第１及び第２端子部と、前記第１、第２端子部間を結ぶ方向の抵抗長Ｌ及びこれに交差する抵抗幅Ｗを有して前記絶縁基板の表面に形成された薄膜抵抗体層とを有する薄膜抵抗素子の製造方法であって、
（Ａ）絶縁基板の表面に薄膜抵抗基材層を介して導電体層が積層された積層体を用意する工程と、
（Ｂ）前記抵抗長Ｌの両端にそれぞれ位置する前記第１、第２端子部を設けるために、前記導電体層に第１次パターニング処理を施して抵抗長Ｌに対応した間隔で分離された第１、第２導電体層部分を形成し、前記薄膜抵抗基材層の表面を露出させる工程と、
（Ｃ）次に、前記第１、第２導電体層部分間に露出された前記薄膜抵抗基材層に第２次パターニング処理を施して抵抗幅Ｗを有する薄膜抵抗体層を形成する工程と、
を備えていることを特徴とする薄膜抵抗素子の製造方法。
【請求項２】
前記絶縁基板を回路配線パターンを有する配線基板の絶縁基板の一部として構成し、前記第１、第２端子部を前記回路配線パターンに電気的に接続することを特徴とする請求項１に記載の薄膜抵抗素子の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１０−１６５７８０（Ｐ２０１０−１６５７８０Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−５６８８（Ｐ２００９−５６８８）
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１４日（２００９．１．１４）
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
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