表示制御用半導体集積回路
【課題】 ＲＡＭを内蔵した液晶表示制御用半導体集積回路において、占有面積をそれほど増大させることなくＲＡＭに含まれる欠陥ビットを救済し、歩留まりを向上させることができるようにする。
【解決手段】 チップ内部に表示データを記憶するＲＡＭを内蔵し、該内蔵ＲＡＭの記憶容量が駆動する液晶パネルの表示画面の大きさに応じて決定されている液晶コントローラドライバにおいて、欠陥アドレスを設定するヒューズ回路（２３２）と、ヒューズ回路に設定された欠陥アドレスと入力アドレスとを比較する比較回路（２３１）とを設ける。そして、アドレスが一致した場合には、入力アドレスを前記予備メモリ領域を指示するアドレスに置き替えてアドレスデコーダに供給する冗長回路（２３０）を設けるようにしたものである。
【解決手段】 チップ内部に表示データを記憶するＲＡＭを内蔵し、該内蔵ＲＡＭの記憶容量が駆動する液晶パネルの表示画面の大きさに応じて決定されている液晶コントローラドライバにおいて、欠陥アドレスを設定するヒューズ回路（２３２）と、ヒューズ回路に設定された欠陥アドレスと入力アドレスとを比較する比較回路（２３１）とを設ける。そして、アドレスが一致した場合には、入力アドレスを前記予備メモリ領域を指示するアドレスに置き替えてアドレスデコーダに供給する冗長回路（２３０）を設けるようにしたものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データを記憶するＲＡＭ（ランダムアクセスメモリ）を内蔵し表示装置を駆動制御する表示駆動制御装置さらには半導体集積回路化された表示駆動制御装置に適用して有効な技術に関し、例えば液晶表示パネルを駆動する液晶表示制御用半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。機器内部には、この液晶パネルの表示制御を行なう半導体集積回路化された液晶表示制御装置（液晶コントローラ）や該制御装置の制御下で液晶パネルを駆動する液晶ドライバもしくは液晶コントローラと液晶ドライバを内蔵した液晶表示駆動制御装置（液晶コントローラドライバ）が搭載されている。
【０００３】
従来、液晶コントローラドライバ（液晶コントローラを含む）は、チップ内部に表示データを記憶するＲＡＭを内蔵しており、この内蔵ＲＡＭの記憶容量は一般に、駆動する液晶パネルの表示画面の大きさに応じて決定されており、汎用メモリに比べると小さくかつ欠陥ビットを救済するいわゆる冗長回路も備えていなかった。
【０００４】
内蔵ＲＡＭの記憶容量が液晶パネルの画面の大きさに規定されている理由は、液晶コントローラドライバは、内蔵ＲＡＭの容量を液晶パネルの一画面分の表示データを記憶する大きさに設定したとしても、チップ面積に占めるＲＡＭの割合が比較的大きいため、記憶容量を増大させることはチップコストを増加させることに直接繋がるからである。また、一画面分の表示データを記憶する容量を持つ内蔵ＲＡＭであれば、ＲＡＭの有する欠陥による歩留まり低下はそれほど問題にならないので冗長回路を設ける必要性が低く、かつ冗長回路を設けることによるチップサイズの増大も回避できるためである。
【０００５】
なお、液晶コントローラドライバにおいて、内蔵ＲＡＭの記憶容量が、液晶パネルの一画面分の表示データを記憶する大きさに設定されていることは、例えば特許文献１に記載されている。
【特許文献１】特開２０００−３４７６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、液晶コントローラドライバのチップサイズを低減しチップコストを下げるため、微細化プロセスを採用して内蔵ＲＡＭを高密度化することとした。しかしながら、内蔵ＲＡＭを高密度化すると、欠陥が発生し易くなってＲＡＭの欠陥による歩留まりの低下が問題になることが分かった。
【０００７】
そこで、汎用ＲＡＭで採用されている冗長回路によるメモリの欠陥救済技術を適用して歩留まりの向上を図ることを検討した。しかしながら、汎用ＲＡＭで採用されている冗長回路は、図１０に示すように、正規のメモリ行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備のメモリ行もしくは列（冗長メモリ）を選択する制御回路とが別個に設けられている。そのため、正規のメモリ行もしくは列をアクセスするときと、予備のメモリ行もしくは列をアクセスするときとで、読出し速度などの動作特性が異なるため、メモリの周辺回路のタイミング設計が難しいという課題がある。
【０００８】
また、汎用ＲＡＭで採用されているメモリ欠陥救済技術では、ヒューズなどのプログラム可能な素子を有し被救済メモリ行もしくは列のアドレスを記憶させる回路（以下、ヒューズ回路と称する）の他に、救済をするかしないかつまり予備のメモリ行もしくは列を使用するかしないかを記憶させるヒューズ回路が必要である。そして、このヒューズ回路の状態に基づいて、予備のメモリ行もしくは列を有効または無効にするための制御信号を生成して供給するようにしている（図１０の符号ＥＮが付されている信号）。
【０００９】
さらに、汎用ＲＡＭの冗長回路では、予備のメモリ行もしくは列が複数設けられている場合には、いずれのメモリ行もしくは列を使用するか指定する選択信号を供給する必要がある（図１０の符号ＳＳが付されている信号）。そのため、汎用ＲＡＭのメモリ欠陥救済技術をそのまま液晶コントローラドライバに適用したのでは、冗長回路および配線の占有面積が大きくなってチップサイズの低減の妨げの要因になるという課題がある。
【００１０】
この発明の目的は、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、占有面積をそれほど増大させることなくＲＡＭに含まれる欠陥ビットを救済し、歩留まりを向上させることができるようにすることにある。
【００１１】
この発明の他の目的は、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、正規の記憶領域をアクセスするときと、予備の記憶領域をアクセスするときとで、読出し速度などの動作特性が異ならないようにして、メモリの周辺回路のタイミング設計を容易に行なえるようにすることにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１４】
すなわち、チップ内部に表示データを記憶するＲＡＭを内蔵し、該内蔵ＲＡＭの記憶容量が駆動する液晶パネルの表示画面の大きさに応じて決定されている表示制御用半導体集積回路において、欠陥アドレスを設定するヒューズ回路と、ヒューズ回路に設定された欠陥アドレスと入力アドレスとを比較する比較回路とを設ける。そして、アドレスが一致した場合には、入力アドレスを前記予備メモリ領域を指示するアドレスに置き替えてアドレスデコーダに供給する冗長回路を設けるようにしたものである。
【００１５】
一般に、液晶コントローラドライバのような表示制御用半導体集積回路に内蔵されているＲＡＭの容量は、液晶パネルの一画面分の表示データを記憶する大きさに設定されており、液晶パネルの一画面の大きさは汎用メモリの大きさを規定するアドレスやデータのビット数とは異なる基準に従って決定されており、２のｎ乗（ｎは整数）になっていない。つまり、液晶コントローラドライバにおいては、内蔵ＲＡＭのアドレスのビット数で規定される有効アドレス空間よりも内蔵ＲＡＭの使用アドレス領域の方が小さい。
【００１６】
本発明は、このことに着目して、内蔵ＲＡＭのアドレスのビット数で規定される有効アドレス空間内の未活用アドレス領域に救済用の予備メモリ領域を割り当てるようにした。これとともに、ヒューズ回路のデフォルト値として、有効アドレス空間内の未活用アドレス領域であって救済用メモリ領域にも割り当てられていない領域を指示するアドレスを割り当てるようにした。
【００１７】
ここで、表示画面にウィンドウ表示を行なう領域を設定するためのアドレス設定用のレジスタを備える場合には、予備の記憶領域のアドレスは前記レジスタで設定可能なアドレス範囲の外側に設定する。ウィンドウ表示領域は、一般に、最大で表示画面全体まで設定可能にされるため、前記レジスタで設定可能なアドレス範囲の外側は有効アドレス空間内の未活用アドレス領域に相当するからである。仮に、液晶コントローラドライバが内蔵ＲＡＭの有効記憶領域を設定するレジスタを備える場合には、該レジスタで設定可能なアドレス範囲の外側を未活用アドレス領域として認識できることはいうまでもない。
【００１８】
上記した手段によれば、正規のメモリ行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備のメモリ行もしくは列を選択する制御回路とを別個の回路として構成する必要がなく、それによってメモリの周辺回路のタイミング設計が容易となる。
【００１９】
また、ヒューズ回路のデフォルト値が有効アドレス空間内であって予備メモリ領域にも割り当てられていない未活用アドレス領域を指示するアドレスであるため、予備メモリ行もしくは列を有効または無効にするための制御信号を生成する必要がない。
【００２０】
さらに、予備メモリ領域が有効アドレス空間内の未活用アドレス領域に割り当てられ、欠陥アドレスと入力アドレスとを比較して一致した場合には、入力アドレスを前記予備メモリ領域を指示するアドレスに置き替えてアドレスデコーダに供給される。そのため、予備のメモリ行もしくは列を複数設けた場合に、いずれのメモリ行もしくは列を使用するか指定する選択信号を別途生成して供給する必要がない。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明に従うと、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、占有面積をそれほど増大させることなくＲＡＭに含まれる欠陥ビットを救済し、歩留まりを向上させることができる。
【００２３】
また、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、正規の記憶領域をアクセスするときと、予備の記憶領域をアクセスするときとで、読出し速度などの動作特性が異ならないようにして、メモリの周辺回路のタイミング設計を容易に行なえるようになる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２５】
図１は、ＲＡＭおよび救済回路を内蔵した液晶コントローラドライバ２００の一実施例を示すブロック図である。この実施例の液晶コントローラドライバ２００は、ドットマトリックス型の液晶表示パネルにグラフィック表示されるデータを記憶するメモリとしてＲＡＭ（以下、表示メモリと称する）を内蔵し、その書込み回路や読出し回路および液晶表示パネルの駆動信号を出力するドライバとともに１個の半導体基板上に半導体集積回路として構成される。
【００２６】
この実施例の液晶コントローラドライバ２００は、外部のマイクロプロセッサもしくはマイクロコンピュータ（以下、マイコンと略す）等からの指令に基づいてチップ内部全体を制御する制御部２０１を備える。また、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０２、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるタイミング信号を発生するタイミング制御回路２０３を備える。
【００２７】
さらに、図示しないシステムバスを介してマイコン等との間で主としてインストラクションや静止表示データなどのデータの送受信を行なうシステム・インタフェース２０４、図示しない表示データバスを介して主としてアプリケーションプロセッサなどからの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２０５を備える。
【００２８】
さらに、液晶コントローラドライバ２００には、表示データをビットマップ方式で記憶する表示メモリ２０６、マイコンからのＲＧＢの書込みデータのビットの並び替えなどのビット処理を行なうビット変換回路２０７を備える。また、ビット変換回路２０７で変換された表示データまたは外部表示インタフェース２０５を介して入力された表示データを取り込んで保持するライトデータラッチ回路２０８、表示メモリ２０６から読み出された表示データを保持するリードデータラッチ回路２０９、上記表示メモリ２０６に対する選択アドレスを生成するアドレス生成回路２１０を備える。
【００２９】
表示メモリ２０６は、複数のメモリセルおよびワード線、ビット線（データ線）を含むメモリアレイと、アドレス生成回路２１０から供給されるアドレスをデコードしてメモリアレイ内のワード線やビット線を選択する信号を生成するアドレスデコーダを有する読出し書込み可能なＲＡＭにより構成されている。また、表示メモリ２０６は、メモリセルから読み出された信号を増幅するセンスアンプや書込みデータに応じてメモリアレイ内のビット線に所定の電圧を印加したりするライトドライバなどを有する。特に制限されるものでないが、この実施例では、メモリアレイは１７２８００バイトの記憶容量を有するように構成され、１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。
【００３０】
さらに、表示メモリ２０６から読み出された表示データを順次ラッチする第１および第２のラッチ回路２１１、２１２、ラッチされた表示データから液晶の劣化を防止する交流駆動のためのデータに変換する交流化回路２１３、該回路で変換されたデータを保持するラッチ回路２１４を備える。また、液晶パネルの駆動に必要な複数レベルの電圧を発生する液晶駆動レベル発生回路２１６、該液晶駆動レベル発生回路２１６で生成された電圧に基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２１７、液晶パネルのγ特性を補正するための階調電圧を設定するγ調整回路２１８を備える。
【００３１】
上記ラッチ回路２１４の後段には、上記階調電圧生成回路２１７から供給される階調電圧の中からラッチ回路２１４にラッチされている表示データに応じた電圧を選択して液晶パネルの信号線としてのソース線に印加される電圧（ソース線駆動信号）Ｓ１〜Ｓ７２０を出力するソース線駆動回路２１５が設けられている。一方、液晶パネルの選択線としてのゲート線（コモン線とも呼ばれる）に印加される電圧（ゲート線駆動信号）Ｇ１〜Ｇ３２０を出力するゲート線駆動回路２１９、液晶パネルのゲート線を１本ずつ順番に選択レベルに駆動するためのスキャンデータを生成するシフトレジスタなどからなるスキャンデータ発生回路２２０等が設けられている。
【００３２】
さらに、内部基準電圧を生成する内部基準電圧生成回路２２１、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｃを降圧して１．５Ｖのような内部ロジック回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２２が設けられている。なお、図１において、ＳＥＬ１，ＳＥＬ２はデータセレクタで、それぞれタイミング制御回路２０３から出力される切替え信号によって制御され、複数の入力信号のいずれかを選択的に通過させる。
【００３３】
制御部２０１には、液晶コントローラドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、該コントロールレジスタＣＴＲや前記表示メモリ２０６の参照のためのインデックス情報を記憶するインデックスＩＸＲなどのレジスタが設けられている。外部のマイコン等がインデックスレジスタＩＸＲに書込みを行なうことで実行するインストラクションを指定すると、制御部２０１が指定されたインストラクションに対応した制御信号を生成し出力する。
【００３４】
このように構成された制御部２０１による制御によって、液晶コントローラドライバ２００は、マイコン等からの指令およびデータに基づいて図外の液晶パネルに表示を行なう際に、表示データを表示メモリ２０６に順次書き込んで行く描画処理を行なう。また、表示メモリ２０６から周期的に表示データを読み出す読出し処理を行なって液晶パネルのソース線に印加する信号を生成して出力するとともに、ゲート線に順次印加する信号を生成して出力する。
【００３５】
システム・インタフェース２０４は、マイコン等のシステム制御装置との間で表示メモリ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行なう。この実施例では、ＩＭ３−１およびＩＭ０／ＩＤ端子の状態に応じて８０系インタフェースとして１８ビット、１６ビット、９ビット、８ビットのパラレル入出力またはシリアル入出力のいずれかが選択可能に構成されている。
【００３６】
この実施例の液晶コントローラドライバ２００においては、上記表示メモリ２０６に対応して、その内部の欠陥ビットを救済する救済回路２３０と、欠陥ビットを含む被救済メモリ行のアドレスを救済情報として保持する救済情報設定回路２４０とが設けられている。また、表示メモリ２０６には、表示データを記憶する正規のメモリ領域とは別個に設けられた救済用メモリ領域２０６ａが設けられている。
【００３７】
ここで、本実施例の液晶コントローラドライバ２００における表示メモリ２０６の記憶領域とアドレス空間との関係について、図２を用いて説明する。前述したように、本実施例では、表示メモリ２０６は１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。一方、本実施例の液晶コントローラドライバ２００が駆動対象としているのは、水平方向２４０×垂直方向３２０の画素を有するカラーＱＶＧＡ液晶パネルであり、１画素は赤、青、緑の３ドットで構成されている。
【００３８】
各ドットを６ビットのデータで６４階調表現すると、１画素当たり１８ビットのデータが必要であり、ＱＶＧＡ液晶パネルの１画面分の表示データは、２４０×３２０×１８＝３１１０４００ビット＝１７２８００バイトである。１８ビットのデータを１カラムとおくと、図２に示すように、ＱＶＧＡ液晶パネルの１画面分の表示データの記憶領域ＭＡＲの大きさは、３２０ワード×２４０カラムである。なお、本実施例において、１ワードとは１６ビットのことではなく、メモリアレイの１ワード線に接続されたメモリセル群（実施例では５４０バイト）を指す。
【００３９】
従って、３２０ワードをそれぞれ選択するのに必要なワードアドレスは９ビット、２４０カラムをそれぞれ選択するのに必要なカラムアドレスは８ビットである。一方、９ビットのワードアドレスと８ビットのカラムアドレスで表現できるアドレス空間ＡＤＳは、５１２ワード×２５６カラムである。そのため、表示メモリ２０６の記憶容量を、ＱＶＧＡ液晶パネルの１画面分の表示データを記憶する大きさに設定した場合、図２に示すように、未活用アドレス空間が存在することになる。
【００４０】
本実施例の液晶コントローラドライバ２００では、この未活用アドレス空間のうちワード方向の領域を、予備のメモリ行を有する救済用メモリ領域２０６ａとして利用するように、表示メモリ２０６と救済回路２３０が構成されている。さらに、本実施例では、救済情報設定回路（ヒューズ回路）のデフォルト値として、アドレス空間内の未活用アドレス領域であって予備メモリ領域にも割り当てられていない領域を指示するアドレスを割り当てるようにしている。
【００４１】
これにより、正規のメモリ行を選択する制御回路と、欠陥ビットと置き換えられる救済用メモリ領域２０６ａの予備のメモリ行（以下、冗長ワードと称する）を選択する制御回路とを別個の回路として構成する必要がなくなるとともに、冗長ワードを有効または無効にするための制御信号を生成する必要がなくなる。以下、その理由を、図４および図５を用いて説明する。
【００４２】
なお、以下の説明では、特に限定されるものでないが、救済用メモリ領域２０６ａに冗長ワードを４ワード備え、２ワード単位で正規のメモリ行との置き換えを可能にするものとする。２ワード単位で置き換えを行なうのは、異物の付着等によってメモリアレイ内に欠陥が発生する場合、２つのワードにまたがっている場合が多く、小規模の救済回路で効率よく置き換えが行なえるためである。
【００４３】
図４は、汎用ＲＡＭにおけるのと同様に、データ記憶領域をアドレス空間いっぱいにとって未活用アドレス空間がないようにしたメモリにおけるワード選択アドレスと救済情報との関係を示す。また、図５は、本実施例の液晶コントローラドライバの表示メモリにおけるワード選択アドレスと救済情報との関係を示す。
【００４４】
なお、図４および図５において、ワード選択アドレスの欄のＡＤ８〜ＡＤ０はワード選択アドレスの各ビットを表わしている。また、ワード選択アドレスの欄の「９'ｈ」は９ビットのバイナリコードの１６進表記であることを、救済アドレス（欠陥アドレス）の欄の「８'ｂ」は８ビットのバイナリコード表記であることを意味している。救済アドレスの方が１ビット少ないのは、前述したように、２ワード単位で置き換えを行なうためであり、１ワード単位で置き換えを行なう場合には９ビットとされる。図４の右から２番目の欄の「8'bXXXXXXXX」は任意のバイナリコードでよいことを意味している。
【００４５】
図４より、データ記憶領域をアドレス空間いっぱいにとったとすると、いずれかのワードに欠陥が含まれていたときに対応する救済アドレスをヒューズ回路に設定する必要があるため、救済アドレスにまったく空きがない。そのため、救済アドレスを設定するヒューズ回路の他に救済アドレスを有効にするか無効にするかを設定するヒューズ回路が必要となることが分かる。
【００４６】
一方、メモリに未活用アドレス空間がある場合には、図５のように、未活用アドレス空間に冗長ワードを割り当てることによって、正規のワードと同じ動作で選択できる。これとともに、救済を行なわない場合には、アドレス空間内の未活用アドレス領域であって予備メモリ領域にも割り当てられていない領域があるので、ここを指示するアドレスをヒューズ回路に設定する。
【００４７】
このアドレスはアドレス空間内にあるにもかかわらず対応するメモリがないので、このアドレスがメモリに入力されたとしてもメモリは動作することがない。そのため、これによって、冗長ワードを有効または無効にするかを設定するヒューズ回路や制御信号（イネーブル信号）が不要になることが分かる。しかも、救済を行なわない場合に設定するアドレスをヒューズ回路のデフォルト値とし、そのデフォルト値を例えば初期状態である「8'b11111111」にしておけば、救済を行なわない場合にはヒューズ回路への設定そのものが不要になるという利点がある。
【００４８】
図６には救済回路２３０の構成例が、図７にはその動作タイミングが示されている。
【００４９】
図１には示されていないが、アドレス生成回路２１０には、マイコンにより表示メモリ２０６への表示データのリード・ライトを行なう際のアドレスを発生するアドレスカウンタ２１０ａと、液晶パネルへの表示のために表示メモリ２０６から表示データを読み出す際のアドレスを発生するアドレスカウンタ２１０ｂとが設けられている。救済回路２３０には、上記２つのアドレスカウンタ２１０ａ，２１０ｂに対応して、２つの比較回路２３１ａ，２３１ｂが設けられ、各カウンタで発生されたアドレスＡＣ[16~8]P，ＣＧＡＤ[16~8]Pが入力されている。
【００５０】
また、救済回路２３０には、救済情報設定回路２４０に設定されている欠陥アドレスFRADA[16~9]N，FRADB[16~9]Nを取り込んで保持するラッチ回路２３２が設けられている。救済設定回路２４０は、ヒューズや不揮発性記憶素子など、製造後においてプログラム可能で一旦設定すると電源電圧を遮断しても設定状態を保持可能な素子で構成されており、この実施例では、９ビットのワード選択アドレスの上位８ビットを２つ設定可能にされている。上位８ビットを設定することで２ワード単位での置き換えが容易となる。
【００５１】
上記ラッチ回路２３２に取り込まれ反転された欠陥アドレスFRADA[16~9]P，FRADB[16~9]Pは上記比較回路２３１ａ，２３１ｂへ供給され、アドレスカウンタ２１０ａ，２１０ｂで発生されたアドレスＡＣ[16~8]P，ＣＧＡＤ[16~8]Pのうち上位８ビットＡＣ[16~9]P，ＣＧＡＤ[16~9]Pと比較される。
【００５２】
比較回路２３１ａ，２３１ｂの後段には、比較の結果が不一致の場合にはＡＣ[16~9]P，ＣＧＡＤ[16~9]Pをそのまま通過させ、比較の結果が一致した場合には、アドレスＡＣ[16~9]P，ＣＧＡＤ[16~9]Pの代わりに冗長ワードＹ３２０，Ｙ３２１又はＹ３２２，Ｙ３２３を選択する上位８ビットの冗長アドレスを出力する入替え回路２３３が設けられている。
【００５３】
入替え回路２３３より出力された８ビットのアドレスに、比較回路に入力されなかった１ビットＡＣ[8]PまたはＣＧＡＤ[8]Pが付加されて９ビットとなったアドレスが、ラッチ回路２３４ａまたは２３４ｂにラッチされる。そして、後段のセレクタ２３５によって、ラッチ回路２３４ａまたは２３４ｂいずれかにラッチされているアドレスが選択されて、ラッチ回路２３６にラッチされた後、表示メモリ２０６のデコーダドライバＤＥＣに供給されてデコードされる。その結果、表示メモリ２０６内のワード線Ｙ０〜Ｙ３２３のうち、デコードされたアドレスに対応した１本のワード線が選択される。
【００５４】
この実施例の液晶コントローラドライバ２００においては、プロセスの最終工程で行なわれるプローブ検査等で表示メモリ２０６内に欠陥ビットが発見されると、その欠陥ビットを含むメモリ行のアドレスが欠陥アドレスとして救済情報設定回路２４０に設定される。そして、システムに実装された後、電源が投入されると、救済情報設定回路２４０から欠陥アドレスが読み出され、救済回路２３０内のラッチ回路２３２に取り込まれ、電源が遮断されるまで保持される。救済情報設定回路２４０が電源投入中ずっと出力を出し続けるような形式の回路であれば、ラッチ回路２３２は省略することができる。
【００５５】
救済情報設定回路２４０は、欠陥アドレスが設定されていない状態が「00000000」であるため、ラッチ回路２３２で反転することで出力されるデフォルト値が「8'b11111111」となるようにされている。救済情報設定回路２４０の欠陥アドレスが設定されていない初期状態が「11111111」であれば、ラッチ回路２３２で反転せずにそのままデフォルト値「8'b11111111」として比較回路へ供給させることができる。この実施例の救済情報設定回路２４０には、救済を行なうか行なわないか示す情報は設定されない。従って、そのような情報に基づいて正規のワードや予備のワード（冗長ワード）を有効にするか無効にするかの制御信号も不要である。
【００５６】
図６と従来の冗長回路を示す図１０とを比較すると明らかなように、図１０では正規のメモリ行もしくは列を選択する制御回路およびデコーダと、欠陥ビットと置き換えられる予備のメモリ行もしくは列（冗長メモリ）を選択する制御回路およびデコーダとは別個である。そのため、正規のメモリ行もしくは列をアクセスするときと、予備のメモリ行もしくは列をアクセスするときとで、読出し速度などの動作特性が異なるため、メモリの周辺回路のタイミング設計が難しかった。一方、図６の冗長回路では、正規のワードを選択するデコーダドライバと冗長ワードを選択するデコーダドライバとが共通化されるため、いずれのワードを選択するときも読出し速度などの動作特性が同じになり、メモリの周辺回路のタイミング設計が容易となる。
【００５７】
図７には、救済回路２３０の動作タイミングが示されている。書込みアドレスを発生するアドレスカウンタ２１０ａからのアドレスによる救済回路２３０の動作と、読出しアドレスを発生するアドレスカウンタ２１０ｂからのアドレスによる救済回路２３０の動作は同じであるので、アドレスカウンタ２１０ａからのアドレスによる救済回路２３０の動作タイミングのみ示されている。
【００５８】
図７に示されているように、アドレスカウンタ２１０ａからのアドレスＡＣ[16~8]Pが救済情報設定回路２４０に設定されている２つの欠陥アドレスＡ，ＢのうちＡと一致すると、比較回路２３１ａの出力がハイレベルに変化する（タイミングｔ１）。これにより、入替え回路２３３から出力されるアドレスは冗長ワードＡを選択するものとなる（タイミングｔ２）。
【００５９】
そのため、この冗長ワードＡのアドレスが、ラッチタイミング信号ＡＣＬＡＴＰの立ち上がりに同期して後段のラッチ回路２３４にラッチされる（タイミングｔ３）。図７より、この実施例においては、入替え回路２３３で冗長ワードＡに切り替わるタイミングｔ２と、ラッチタイミング信号ＡＣＬＡＴＰの立ち上がりタイミングｔ３との間に所定のマージンを持たせるように、回路の設計を行なえば誤動作を防止することができるので、タイミング設計が容易になることが分かる。
【００６０】
また、図６には、救済回路２３０の動作と関連して書込み阻止の制御を行なう回路２５０が合わせて示されている。この書込み阻止の制御を行なう回路は、もともと液晶パネルの表示画面の一部に図３に示すようなウィンドウ表示を行なう場合に、ウィンドウ以外の領域へのデータ書込みを禁止するために設けられているものである。なお、図６に示されている書込み阻止制御回路２５０は、概念的に示したもので、このような構成に限定されるものではない。
【００６１】
２６１はウィンドウの開始アドレス（ＶＳＡ，ＨＳＡ）を設定するレジスタ、２６２はウィンドウの終了アドレス（ＶＥＡ，ＨＥＡ）を設定するレジスタであり、これらのレジスタは最大で表示画面全体すなわち表示メモリ２０６の記憶領域全体を指定可能に構成されている。ウィンドウ設定レジスタ２６１，２６２は、図１のコントロールレジスタＣＴＲの一部あるいは別個のレジスタとして制御部２０１内に設けられている。
【００６２】
書込み阻止制御回路２５０には、ウィンドウ設定レジスタ２６１，２６２に設定されているアドレスＶＳＡ，ＶＥＡとアドレスカウンタ２１０ａからのアドレスＡＣ[16~8]Pとを比較する比較回路２５１ａが設けられている。比較回路２５１ａは書込みアドレスがウィンドウ表示の領域の内にあるのか外にあるのかを判定するもので、書込みアドレスがウィンドウ表示領域内にあるときは出力がハイレベルになり、書込みアドレスがウィンドウ表示領域の外にあるときは出力がロウレベルになる。
【００６３】
また、書込み阻止制御回路２５０には、アドレスＡＣ[16~8]Pのうち最上位ビットＡＣ16と上位から３ビットＡＣ14が"１，１"になっているか検出する比較回路２５１ｂが設けられている。比較回路２５１ｂは書込みアドレスが未活用アドレス空間内にあるのか外にあるのかを判定する。図５を参照すると、この実施例の表示メモリでは、ＡＣ16とＡＣ14が"１，１"になっているアドレス領域は、未活用アドレス空間を意味していることが分かる。比較回路２５１ｂ、書込みアドレスが未活用アドレス空間の外にあるときは出力がハイレベルになり、書込みアドレスが未活用アドレス空間内にあるときは出力がロウレベルになる。
【００６４】
特に限定されないが、比較回路２５１ａと比較回路２５１ｂの出力はＯＲゲート２５２へ入力され、ＯＲゲート２５２の出力信号ＶＡＥ＿Ｐｔは、ＡＮＤゲート２５３、ラッチ回路２５４を介して表示メモリ２０６のライトドライバ（図示省略）に供給されており、ＶＡＥ＿Ｐがロウレベルに変化されると書込み動作を行なわないように構成されている。なお、ＡＮＤゲート２５３の他方の端子に入力されている信号ＨＡＥ＿Ｐは、カラム側に対応して設けられている同様な構成の書込み阻止制御回路（図示省略）からの信号である。
【００６５】
図８には入替え回路２３３の構成例が示されている。なお、入替え回路２３３は、アドレスカウンタ２１０ａと比較回路２３１ａに対応した回路と、アドレスカウンタ２１０ｂと比較回路２３１ｂに対応した回路とがあるが、これらは同一の構成であるので、一方のみ図示し、他方は省略する。
【００６６】
図８の入替え回路２３３は、セレクタＳＥＬ１〜ＳＥＬ８によって構成されている。各セレクタには、アドレスカウンタ２１０ａからのアドレスＡＣ[16~9]Pの各ビットと、２つの冗長アドレスＲＡ＿Ａ[16~9]，ＲＡ＿Ｂ[16~9]の各ビットが入力されている。そして、これらの入力のうち、比較回路２３１ａからのアドレス一致信号ACRWAE_P，ACRWBE_Pに応じていずれか１つがセレクタＳＥＬ１〜ＳＥＬ８によって選択されてACCP[16~9]として出力される。
【００６７】
具体的には、アドレス一致信号ACRWAE_Pが一致を示すハイレベルにされると、冗長アドレスＲＡ＿Ａ[16~9]が選択されて出力される。また、アドレス一致信号ACRWBE_Pが一致を示すハイレベルにされると、冗長アドレスＲＡ＿Ｂ[16~9]が選択されて出力される。ACRWAE_P，ACRWBE_Pが共に不一致を示すロウレベルにされると、アドレスカウンタ２１０ａからのアドレスＡＣ[16~9]Pが選択されて出力される。
【００６８】
冗長アドレスＲＡ＿Ａ[16~9]，ＲＡ＿Ｂ[16~9]の各ビットは、例えば入力が電源電圧Ｖｃｃにプルアップされたインバータまたは入力が接地点ＧＮＤにプルダウンされたインバータによって発生させることができる。あるいは、セレクタＳＥＬ１〜ＳＥＬ８の回路形式によって、入力端子を直接ＶｃｃまたはＧＮＤに接続しても良い。冗長アドレスは始めから固定されているので、救済情報設定回路２４０のようにプログラム可能な回路で構成する必要はない。
【００６９】
さらに、この実施例の入替え回路を使用した救済回路においては、救済情報設定回路２４０に欠陥アドレスが設定されていない場合には、アドレス一致信号ACRWAE_PとACRWBE_Pがハイレベルにされることがないため、アドレスの入れ替えが行なわれることはない。
【００７０】
図９には入替え回路２３３の他の構成例が示されている。なお、入替え回路２３３は、アドレスカウンタ２１０ａと比較回路２３１ａに対応した回路と、アドレスカウンタ２１０ｂと比較回路２３１ｂに対応した回路とがあるが、これらは同一の構成であるので、一方のみ図示し、他方は省略する。
【００７１】
図９の入替え回路２３３は、複数の論理ゲートからなる組合せ論理回路で構成したものである。図６に示されている救済回路では、比較回路２３１ａで比較されるアドレスが８ビットの場合が示されており、これに対応した組合せ論理回路からなる入替え回路２３３を図示すると複雑になるので、理解を容易にするため、図９にはアドレスが４ビットの場合の入替え回路２３３を図示して説明する。なお、図９を用いた以下の説明では、救済情報設定回路２４０に設定された欠陥アドレスFADA3〜FADA0，FADB3〜FADB0が"0001"，"1010"で、冗長アドレスは"1100"，"1101"であるとする。
【００７２】
アドレスカウンタ２１０ａより比較回路２３１ａへ入力されたアドレスADIN3〜ADIN0が欠陥アドレスFADA3〜FADA0と一致すると、欠陥アドレスＡ一致信号ACRWAE_Pが"１"にされ、ADIN3〜ADIN0がFADB3〜FADB0と一致すると、欠陥アドレスＢ一致信号ACRWBE_Pが"１"にされる。これらの信号ADIN3〜ADIN0，ACRWAE_P，ACRWBE_Pが、組合せ論理回路で構成された入替え回路２３３に入力されると、次の表１に示されているように、ACRWAE_P，ACRWBE_Pが共に"０"のときは、ADIN3〜ADIN0がそのままAD3〜AD0として出力される。
【００７３】
また、ACRWAE_Pが "１"のときは冗長アドレス"1100"がAD3〜AD0として出力され、ACRWBE_Pが "１"のときは、冗長アドレス"1101"がAD3〜AD0として出力される。つまり、表1の真理値表を満足するように、入替え回路２３３の論理ゲート回路ＬＧ１〜ＬＧ４の論理が構成されている。なお、図９に示されている論理ゲート回路ＬＧ１〜ＬＧ４は一例であって、同様な論理を有するものであればどのようなものであっても良い。
【表１】
【００７４】
表1より、欠陥アドレス一致信号ACRWAE_PまたはACRWBE_Pのいずれかが"１"のときは"１"を出力させたいビットには論理ゲート回路ＬＧ３（ＬＧ４）を使用し、欠陥アドレス一致信号ACRWAE_PまたはACRWBE_Pのいずれかが"１"のときは"０"を出力させたいビットには論理ゲート回路ＬＧ２を使用する。また、欠陥アドレス一致信号ACRWAE_Pが"１"でACRWBE_Pが"０"のときは"０"を出力させ、欠陥アドレス一致信号ACRWAE_Pが"０"でACRWBE_Pが"１"のときは"１"を出力させたいビットには、論理ゲート回路ＬＧ１を使用すればよいことが分かる。
【００７５】
なお、これとは逆に、欠陥アドレス一致信号ACRWAE_Pが"０"でACRWBE_Pが"１"のときは"０"を出力させ、欠陥アドレス一致信号ACRWAE_Pが"１"でACRWBE_Pが"０"のときは"１"を出力させたいビットには、図9の論理ゲート回路ＬＧ１内のインバータの入力をACRWBE_P ではなくACRWAE_Pとしたゲートを使用すればよい。図９のような組合せ論理回路で構成された入替え回路２３３を使用することにより、冗長アドレスＲＡ＿Ａ[16~9]，ＲＡ＿Ｂ[16~9]を発生する回路を設ける必要がなくなる。
【００７６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えば、上記実施例では、予備メモリ領域を冗長ワードとして設け、ワード救済を行なうようにしたものを説明したが、予備メモリ領域を冗長カラムとして設け、カラム救済を行なうように構成することも可能である。また、実施例では２ワード単位の置き換えで救済を行なうようにしたものを説明したが、１ワード単位あるいは３ワード以上の単位の置き換えで救済を行なうように構成することも可能である。
【００７８】
さらに、本発明は、２以上の液晶パネル用の駆動信号を生成して出力可能にする液晶コントローラドライバにおいて、表示メモリに２画面分の表示データを記憶させるようにしたもの、あるいは重ね合わせ表示のために１画面分の表示データの記憶領域よりも大きな記憶領域を有する表示メモリを内蔵したものにも適用することができる。
【産業上の利用可能性】
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＱＶＧＡ液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバに適用した場合を説明した。本発明は、これに限定されるものでなく、ＱＶＧＡ以外の液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバはもちろんのこと、有機ＥＬ表示パネルなど液晶以外の表示装置を駆動する表示制御用半導体集積回路にも利用することができる。
【図面の簡単な説明】
【００８０】
【図１】ＲＡＭおよび救済回路を内蔵した液晶コントローラドライバの一実施例を示すブロック図である。
【図２】実施例の液晶コントローラドライバにおける表示メモリの記憶領域とアドレス空間との関係を示す説明図である。
【図３】ウィンドウ表示を行なう場合の表示画面とウィンドウ領域との関係を示す説明図である。
【図４】汎用ＲＡＭにおけるのと同様に、データ記憶領域をアドレス空間いっぱいにとって未活用アドレス空間がないようにしたメモリにおけるワード選択アドレスと救済情報との関係を示す説明図である。
【図５】実施例の液晶コントローラドライバの表示メモリにおけるワード選択アドレスと救済情報との関係を示す説明図である。
【図６】実施例の液晶コントローラドライバにおける救済回路の構成例を示すブロック図である。
【図７】実施例の液晶コントローラドライバの救済回路における動作タイミングを示すタイムチャートである。
【図８】実施例の救済回路における入替え回路の構成例を示すブロック図である。
【図９】実施例の救済回路における入替え回路の他の構成例を示すブロック図である。
【図１０】汎用ＲＡＭで採用されている冗長回路の構成を示すブロック図である。
【符号の説明】
【００８１】
２００ 表示制御用半導体集積回路（液晶コントローラドライバ）
２０１ 制御部
２０２ クロック信号生成回路（パルスジェネレータ）
２０３ タイミング制御回路
２０６ 表示メモリ（内蔵ＲＡＭ）
２０７ ビット処理回路
２１０ アドレス生成回路
２３０ 救済回路
２３１ 比較回路
２３２ ラッチ回路
２３３ 入替え回路
２３４ ラッチ回路
２３５ セレクタ
２４０ 救済情報設定回路（ヒューズ回路）
２５０ 書込み阻止制御回路
２５１ 比較回路
２６１，２６２ ウィンドウ表示領域設定用レジスタ
【技術分野】
【０００１】
本発明は、表示データを記憶するＲＡＭ（ランダムアクセスメモリ）を内蔵し表示装置を駆動制御する表示駆動制御装置さらには半導体集積回路化された表示駆動制御装置に適用して有効な技術に関し、例えば液晶表示パネルを駆動する液晶表示制御用半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。機器内部には、この液晶パネルの表示制御を行なう半導体集積回路化された液晶表示制御装置（液晶コントローラ）や該制御装置の制御下で液晶パネルを駆動する液晶ドライバもしくは液晶コントローラと液晶ドライバを内蔵した液晶表示駆動制御装置（液晶コントローラドライバ）が搭載されている。
【０００３】
従来、液晶コントローラドライバ（液晶コントローラを含む）は、チップ内部に表示データを記憶するＲＡＭを内蔵しており、この内蔵ＲＡＭの記憶容量は一般に、駆動する液晶パネルの表示画面の大きさに応じて決定されており、汎用メモリに比べると小さくかつ欠陥ビットを救済するいわゆる冗長回路も備えていなかった。
【０００４】
内蔵ＲＡＭの記憶容量が液晶パネルの画面の大きさに規定されている理由は、液晶コントローラドライバは、内蔵ＲＡＭの容量を液晶パネルの一画面分の表示データを記憶する大きさに設定したとしても、チップ面積に占めるＲＡＭの割合が比較的大きいため、記憶容量を増大させることはチップコストを増加させることに直接繋がるからである。また、一画面分の表示データを記憶する容量を持つ内蔵ＲＡＭであれば、ＲＡＭの有する欠陥による歩留まり低下はそれほど問題にならないので冗長回路を設ける必要性が低く、かつ冗長回路を設けることによるチップサイズの増大も回避できるためである。
【０００５】
なお、液晶コントローラドライバにおいて、内蔵ＲＡＭの記憶容量が、液晶パネルの一画面分の表示データを記憶する大きさに設定されていることは、例えば特許文献１に記載されている。
【特許文献１】特開２０００−３４７６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、液晶コントローラドライバのチップサイズを低減しチップコストを下げるため、微細化プロセスを採用して内蔵ＲＡＭを高密度化することとした。しかしながら、内蔵ＲＡＭを高密度化すると、欠陥が発生し易くなってＲＡＭの欠陥による歩留まりの低下が問題になることが分かった。
【０００７】
そこで、汎用ＲＡＭで採用されている冗長回路によるメモリの欠陥救済技術を適用して歩留まりの向上を図ることを検討した。しかしながら、汎用ＲＡＭで採用されている冗長回路は、図１０に示すように、正規のメモリ行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備のメモリ行もしくは列（冗長メモリ）を選択する制御回路とが別個に設けられている。そのため、正規のメモリ行もしくは列をアクセスするときと、予備のメモリ行もしくは列をアクセスするときとで、読出し速度などの動作特性が異なるため、メモリの周辺回路のタイミング設計が難しいという課題がある。
【０００８】
また、汎用ＲＡＭで採用されているメモリ欠陥救済技術では、ヒューズなどのプログラム可能な素子を有し被救済メモリ行もしくは列のアドレスを記憶させる回路（以下、ヒューズ回路と称する）の他に、救済をするかしないかつまり予備のメモリ行もしくは列を使用するかしないかを記憶させるヒューズ回路が必要である。そして、このヒューズ回路の状態に基づいて、予備のメモリ行もしくは列を有効または無効にするための制御信号を生成して供給するようにしている（図１０の符号ＥＮが付されている信号）。
【０００９】
さらに、汎用ＲＡＭの冗長回路では、予備のメモリ行もしくは列が複数設けられている場合には、いずれのメモリ行もしくは列を使用するか指定する選択信号を供給する必要がある（図１０の符号ＳＳが付されている信号）。そのため、汎用ＲＡＭのメモリ欠陥救済技術をそのまま液晶コントローラドライバに適用したのでは、冗長回路および配線の占有面積が大きくなってチップサイズの低減の妨げの要因になるという課題がある。
【００１０】
この発明の目的は、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、占有面積をそれほど増大させることなくＲＡＭに含まれる欠陥ビットを救済し、歩留まりを向上させることができるようにすることにある。
【００１１】
この発明の他の目的は、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、正規の記憶領域をアクセスするときと、予備の記憶領域をアクセスするときとで、読出し速度などの動作特性が異ならないようにして、メモリの周辺回路のタイミング設計を容易に行なえるようにすることにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１４】
すなわち、チップ内部に表示データを記憶するＲＡＭを内蔵し、該内蔵ＲＡＭの記憶容量が駆動する液晶パネルの表示画面の大きさに応じて決定されている表示制御用半導体集積回路において、欠陥アドレスを設定するヒューズ回路と、ヒューズ回路に設定された欠陥アドレスと入力アドレスとを比較する比較回路とを設ける。そして、アドレスが一致した場合には、入力アドレスを前記予備メモリ領域を指示するアドレスに置き替えてアドレスデコーダに供給する冗長回路を設けるようにしたものである。
【００１５】
一般に、液晶コントローラドライバのような表示制御用半導体集積回路に内蔵されているＲＡＭの容量は、液晶パネルの一画面分の表示データを記憶する大きさに設定されており、液晶パネルの一画面の大きさは汎用メモリの大きさを規定するアドレスやデータのビット数とは異なる基準に従って決定されており、２のｎ乗（ｎは整数）になっていない。つまり、液晶コントローラドライバにおいては、内蔵ＲＡＭのアドレスのビット数で規定される有効アドレス空間よりも内蔵ＲＡＭの使用アドレス領域の方が小さい。
【００１６】
本発明は、このことに着目して、内蔵ＲＡＭのアドレスのビット数で規定される有効アドレス空間内の未活用アドレス領域に救済用の予備メモリ領域を割り当てるようにした。これとともに、ヒューズ回路のデフォルト値として、有効アドレス空間内の未活用アドレス領域であって救済用メモリ領域にも割り当てられていない領域を指示するアドレスを割り当てるようにした。
【００１７】
ここで、表示画面にウィンドウ表示を行なう領域を設定するためのアドレス設定用のレジスタを備える場合には、予備の記憶領域のアドレスは前記レジスタで設定可能なアドレス範囲の外側に設定する。ウィンドウ表示領域は、一般に、最大で表示画面全体まで設定可能にされるため、前記レジスタで設定可能なアドレス範囲の外側は有効アドレス空間内の未活用アドレス領域に相当するからである。仮に、液晶コントローラドライバが内蔵ＲＡＭの有効記憶領域を設定するレジスタを備える場合には、該レジスタで設定可能なアドレス範囲の外側を未活用アドレス領域として認識できることはいうまでもない。
【００１８】
上記した手段によれば、正規のメモリ行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備のメモリ行もしくは列を選択する制御回路とを別個の回路として構成する必要がなく、それによってメモリの周辺回路のタイミング設計が容易となる。
【００１９】
また、ヒューズ回路のデフォルト値が有効アドレス空間内であって予備メモリ領域にも割り当てられていない未活用アドレス領域を指示するアドレスであるため、予備メモリ行もしくは列を有効または無効にするための制御信号を生成する必要がない。
【００２０】
さらに、予備メモリ領域が有効アドレス空間内の未活用アドレス領域に割り当てられ、欠陥アドレスと入力アドレスとを比較して一致した場合には、入力アドレスを前記予備メモリ領域を指示するアドレスに置き替えてアドレスデコーダに供給される。そのため、予備のメモリ行もしくは列を複数設けた場合に、いずれのメモリ行もしくは列を使用するか指定する選択信号を別途生成して供給する必要がない。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明に従うと、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、占有面積をそれほど増大させることなくＲＡＭに含まれる欠陥ビットを救済し、歩留まりを向上させることができる。
【００２３】
また、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、正規の記憶領域をアクセスするときと、予備の記憶領域をアクセスするときとで、読出し速度などの動作特性が異ならないようにして、メモリの周辺回路のタイミング設計を容易に行なえるようになる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００２５】
図１は、ＲＡＭおよび救済回路を内蔵した液晶コントローラドライバ２００の一実施例を示すブロック図である。この実施例の液晶コントローラドライバ２００は、ドットマトリックス型の液晶表示パネルにグラフィック表示されるデータを記憶するメモリとしてＲＡＭ（以下、表示メモリと称する）を内蔵し、その書込み回路や読出し回路および液晶表示パネルの駆動信号を出力するドライバとともに１個の半導体基板上に半導体集積回路として構成される。
【００２６】
この実施例の液晶コントローラドライバ２００は、外部のマイクロプロセッサもしくはマイクロコンピュータ（以下、マイコンと略す）等からの指令に基づいてチップ内部全体を制御する制御部２０１を備える。また、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０２、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるタイミング信号を発生するタイミング制御回路２０３を備える。
【００２７】
さらに、図示しないシステムバスを介してマイコン等との間で主としてインストラクションや静止表示データなどのデータの送受信を行なうシステム・インタフェース２０４、図示しない表示データバスを介して主としてアプリケーションプロセッサなどからの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２０５を備える。
【００２８】
さらに、液晶コントローラドライバ２００には、表示データをビットマップ方式で記憶する表示メモリ２０６、マイコンからのＲＧＢの書込みデータのビットの並び替えなどのビット処理を行なうビット変換回路２０７を備える。また、ビット変換回路２０７で変換された表示データまたは外部表示インタフェース２０５を介して入力された表示データを取り込んで保持するライトデータラッチ回路２０８、表示メモリ２０６から読み出された表示データを保持するリードデータラッチ回路２０９、上記表示メモリ２０６に対する選択アドレスを生成するアドレス生成回路２１０を備える。
【００２９】
表示メモリ２０６は、複数のメモリセルおよびワード線、ビット線（データ線）を含むメモリアレイと、アドレス生成回路２１０から供給されるアドレスをデコードしてメモリアレイ内のワード線やビット線を選択する信号を生成するアドレスデコーダを有する読出し書込み可能なＲＡＭにより構成されている。また、表示メモリ２０６は、メモリセルから読み出された信号を増幅するセンスアンプや書込みデータに応じてメモリアレイ内のビット線に所定の電圧を印加したりするライトドライバなどを有する。特に制限されるものでないが、この実施例では、メモリアレイは１７２８００バイトの記憶容量を有するように構成され、１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。
【００３０】
さらに、表示メモリ２０６から読み出された表示データを順次ラッチする第１および第２のラッチ回路２１１、２１２、ラッチされた表示データから液晶の劣化を防止する交流駆動のためのデータに変換する交流化回路２１３、該回路で変換されたデータを保持するラッチ回路２１４を備える。また、液晶パネルの駆動に必要な複数レベルの電圧を発生する液晶駆動レベル発生回路２１６、該液晶駆動レベル発生回路２１６で生成された電圧に基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２１７、液晶パネルのγ特性を補正するための階調電圧を設定するγ調整回路２１８を備える。
【００３１】
上記ラッチ回路２１４の後段には、上記階調電圧生成回路２１７から供給される階調電圧の中からラッチ回路２１４にラッチされている表示データに応じた電圧を選択して液晶パネルの信号線としてのソース線に印加される電圧（ソース線駆動信号）Ｓ１〜Ｓ７２０を出力するソース線駆動回路２１５が設けられている。一方、液晶パネルの選択線としてのゲート線（コモン線とも呼ばれる）に印加される電圧（ゲート線駆動信号）Ｇ１〜Ｇ３２０を出力するゲート線駆動回路２１９、液晶パネルのゲート線を１本ずつ順番に選択レベルに駆動するためのスキャンデータを生成するシフトレジスタなどからなるスキャンデータ発生回路２２０等が設けられている。
【００３２】
さらに、内部基準電圧を生成する内部基準電圧生成回路２２１、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｃを降圧して１．５Ｖのような内部ロジック回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２２が設けられている。なお、図１において、ＳＥＬ１，ＳＥＬ２はデータセレクタで、それぞれタイミング制御回路２０３から出力される切替え信号によって制御され、複数の入力信号のいずれかを選択的に通過させる。
【００３３】
制御部２０１には、液晶コントローラドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、該コントロールレジスタＣＴＲや前記表示メモリ２０６の参照のためのインデックス情報を記憶するインデックスＩＸＲなどのレジスタが設けられている。外部のマイコン等がインデックスレジスタＩＸＲに書込みを行なうことで実行するインストラクションを指定すると、制御部２０１が指定されたインストラクションに対応した制御信号を生成し出力する。
【００３４】
このように構成された制御部２０１による制御によって、液晶コントローラドライバ２００は、マイコン等からの指令およびデータに基づいて図外の液晶パネルに表示を行なう際に、表示データを表示メモリ２０６に順次書き込んで行く描画処理を行なう。また、表示メモリ２０６から周期的に表示データを読み出す読出し処理を行なって液晶パネルのソース線に印加する信号を生成して出力するとともに、ゲート線に順次印加する信号を生成して出力する。
【００３５】
システム・インタフェース２０４は、マイコン等のシステム制御装置との間で表示メモリ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行なう。この実施例では、ＩＭ３−１およびＩＭ０／ＩＤ端子の状態に応じて８０系インタフェースとして１８ビット、１６ビット、９ビット、８ビットのパラレル入出力またはシリアル入出力のいずれかが選択可能に構成されている。
【００３６】
この実施例の液晶コントローラドライバ２００においては、上記表示メモリ２０６に対応して、その内部の欠陥ビットを救済する救済回路２３０と、欠陥ビットを含む被救済メモリ行のアドレスを救済情報として保持する救済情報設定回路２４０とが設けられている。また、表示メモリ２０６には、表示データを記憶する正規のメモリ領域とは別個に設けられた救済用メモリ領域２０６ａが設けられている。
【００３７】
ここで、本実施例の液晶コントローラドライバ２００における表示メモリ２０６の記憶領域とアドレス空間との関係について、図２を用いて説明する。前述したように、本実施例では、表示メモリ２０６は１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。一方、本実施例の液晶コントローラドライバ２００が駆動対象としているのは、水平方向２４０×垂直方向３２０の画素を有するカラーＱＶＧＡ液晶パネルであり、１画素は赤、青、緑の３ドットで構成されている。
【００３８】
各ドットを６ビットのデータで６４階調表現すると、１画素当たり１８ビットのデータが必要であり、ＱＶＧＡ液晶パネルの１画面分の表示データは、２４０×３２０×１８＝３１１０４００ビット＝１７２８００バイトである。１８ビットのデータを１カラムとおくと、図２に示すように、ＱＶＧＡ液晶パネルの１画面分の表示データの記憶領域ＭＡＲの大きさは、３２０ワード×２４０カラムである。なお、本実施例において、１ワードとは１６ビットのことではなく、メモリアレイの１ワード線に接続されたメモリセル群（実施例では５４０バイト）を指す。
【００３９】
従って、３２０ワードをそれぞれ選択するのに必要なワードアドレスは９ビット、２４０カラムをそれぞれ選択するのに必要なカラムアドレスは８ビットである。一方、９ビットのワードアドレスと８ビットのカラムアドレスで表現できるアドレス空間ＡＤＳは、５１２ワード×２５６カラムである。そのため、表示メモリ２０６の記憶容量を、ＱＶＧＡ液晶パネルの１画面分の表示データを記憶する大きさに設定した場合、図２に示すように、未活用アドレス空間が存在することになる。
【００４０】
本実施例の液晶コントローラドライバ２００では、この未活用アドレス空間のうちワード方向の領域を、予備のメモリ行を有する救済用メモリ領域２０６ａとして利用するように、表示メモリ２０６と救済回路２３０が構成されている。さらに、本実施例では、救済情報設定回路（ヒューズ回路）のデフォルト値として、アドレス空間内の未活用アドレス領域であって予備メモリ領域にも割り当てられていない領域を指示するアドレスを割り当てるようにしている。
【００４１】
これにより、正規のメモリ行を選択する制御回路と、欠陥ビットと置き換えられる救済用メモリ領域２０６ａの予備のメモリ行（以下、冗長ワードと称する）を選択する制御回路とを別個の回路として構成する必要がなくなるとともに、冗長ワードを有効または無効にするための制御信号を生成する必要がなくなる。以下、その理由を、図４および図５を用いて説明する。
【００４２】
なお、以下の説明では、特に限定されるものでないが、救済用メモリ領域２０６ａに冗長ワードを４ワード備え、２ワード単位で正規のメモリ行との置き換えを可能にするものとする。２ワード単位で置き換えを行なうのは、異物の付着等によってメモリアレイ内に欠陥が発生する場合、２つのワードにまたがっている場合が多く、小規模の救済回路で効率よく置き換えが行なえるためである。
【００４３】
図４は、汎用ＲＡＭにおけるのと同様に、データ記憶領域をアドレス空間いっぱいにとって未活用アドレス空間がないようにしたメモリにおけるワード選択アドレスと救済情報との関係を示す。また、図５は、本実施例の液晶コントローラドライバの表示メモリにおけるワード選択アドレスと救済情報との関係を示す。
【００４４】
なお、図４および図５において、ワード選択アドレスの欄のＡＤ８〜ＡＤ０はワード選択アドレスの各ビットを表わしている。また、ワード選択アドレスの欄の「９'ｈ」は９ビットのバイナリコードの１６進表記であることを、救済アドレス（欠陥アドレス）の欄の「８'ｂ」は８ビットのバイナリコード表記であることを意味している。救済アドレスの方が１ビット少ないのは、前述したように、２ワード単位で置き換えを行なうためであり、１ワード単位で置き換えを行なう場合には９ビットとされる。図４の右から２番目の欄の「8'bXXXXXXXX」は任意のバイナリコードでよいことを意味している。
【００４５】
図４より、データ記憶領域をアドレス空間いっぱいにとったとすると、いずれかのワードに欠陥が含まれていたときに対応する救済アドレスをヒューズ回路に設定する必要があるため、救済アドレスにまったく空きがない。そのため、救済アドレスを設定するヒューズ回路の他に救済アドレスを有効にするか無効にするかを設定するヒューズ回路が必要となることが分かる。
【００４６】
一方、メモリに未活用アドレス空間がある場合には、図５のように、未活用アドレス空間に冗長ワードを割り当てることによって、正規のワードと同じ動作で選択できる。これとともに、救済を行なわない場合には、アドレス空間内の未活用アドレス領域であって予備メモリ領域にも割り当てられていない領域があるので、ここを指示するアドレスをヒューズ回路に設定する。
【００４７】
このアドレスはアドレス空間内にあるにもかかわらず対応するメモリがないので、このアドレスがメモリに入力されたとしてもメモリは動作することがない。そのため、これによって、冗長ワードを有効または無効にするかを設定するヒューズ回路や制御信号（イネーブル信号）が不要になることが分かる。しかも、救済を行なわない場合に設定するアドレスをヒューズ回路のデフォルト値とし、そのデフォルト値を例えば初期状態である「8'b11111111」にしておけば、救済を行なわない場合にはヒューズ回路への設定そのものが不要になるという利点がある。
【００４８】
図６には救済回路２３０の構成例が、図７にはその動作タイミングが示されている。
【００４９】
図１には示されていないが、アドレス生成回路２１０には、マイコンにより表示メモリ２０６への表示データのリード・ライトを行なう際のアドレスを発生するアドレスカウンタ２１０ａと、液晶パネルへの表示のために表示メモリ２０６から表示データを読み出す際のアドレスを発生するアドレスカウンタ２１０ｂとが設けられている。救済回路２３０には、上記２つのアドレスカウンタ２１０ａ，２１０ｂに対応して、２つの比較回路２３１ａ，２３１ｂが設けられ、各カウンタで発生されたアドレスＡＣ[16~8]P，ＣＧＡＤ[16~8]Pが入力されている。
【００５０】
また、救済回路２３０には、救済情報設定回路２４０に設定されている欠陥アドレスFRADA[16~9]N，FRADB[16~9]Nを取り込んで保持するラッチ回路２３２が設けられている。救済設定回路２４０は、ヒューズや不揮発性記憶素子など、製造後においてプログラム可能で一旦設定すると電源電圧を遮断しても設定状態を保持可能な素子で構成されており、この実施例では、９ビットのワード選択アドレスの上位８ビットを２つ設定可能にされている。上位８ビットを設定することで２ワード単位での置き換えが容易となる。
【００５１】
上記ラッチ回路２３２に取り込まれ反転された欠陥アドレスFRADA[16~9]P，FRADB[16~9]Pは上記比較回路２３１ａ，２３１ｂへ供給され、アドレスカウンタ２１０ａ，２１０ｂで発生されたアドレスＡＣ[16~8]P，ＣＧＡＤ[16~8]Pのうち上位８ビットＡＣ[16~9]P，ＣＧＡＤ[16~9]Pと比較される。
【００５２】
比較回路２３１ａ，２３１ｂの後段には、比較の結果が不一致の場合にはＡＣ[16~9]P，ＣＧＡＤ[16~9]Pをそのまま通過させ、比較の結果が一致した場合には、アドレスＡＣ[16~9]P，ＣＧＡＤ[16~9]Pの代わりに冗長ワードＹ３２０，Ｙ３２１又はＹ３２２，Ｙ３２３を選択する上位８ビットの冗長アドレスを出力する入替え回路２３３が設けられている。
【００５３】
入替え回路２３３より出力された８ビットのアドレスに、比較回路に入力されなかった１ビットＡＣ[8]PまたはＣＧＡＤ[8]Pが付加されて９ビットとなったアドレスが、ラッチ回路２３４ａまたは２３４ｂにラッチされる。そして、後段のセレクタ２３５によって、ラッチ回路２３４ａまたは２３４ｂいずれかにラッチされているアドレスが選択されて、ラッチ回路２３６にラッチされた後、表示メモリ２０６のデコーダドライバＤＥＣに供給されてデコードされる。その結果、表示メモリ２０６内のワード線Ｙ０〜Ｙ３２３のうち、デコードされたアドレスに対応した１本のワード線が選択される。
【００５４】
この実施例の液晶コントローラドライバ２００においては、プロセスの最終工程で行なわれるプローブ検査等で表示メモリ２０６内に欠陥ビットが発見されると、その欠陥ビットを含むメモリ行のアドレスが欠陥アドレスとして救済情報設定回路２４０に設定される。そして、システムに実装された後、電源が投入されると、救済情報設定回路２４０から欠陥アドレスが読み出され、救済回路２３０内のラッチ回路２３２に取り込まれ、電源が遮断されるまで保持される。救済情報設定回路２４０が電源投入中ずっと出力を出し続けるような形式の回路であれば、ラッチ回路２３２は省略することができる。
【００５５】
救済情報設定回路２４０は、欠陥アドレスが設定されていない状態が「00000000」であるため、ラッチ回路２３２で反転することで出力されるデフォルト値が「8'b11111111」となるようにされている。救済情報設定回路２４０の欠陥アドレスが設定されていない初期状態が「11111111」であれば、ラッチ回路２３２で反転せずにそのままデフォルト値「8'b11111111」として比較回路へ供給させることができる。この実施例の救済情報設定回路２４０には、救済を行なうか行なわないか示す情報は設定されない。従って、そのような情報に基づいて正規のワードや予備のワード（冗長ワード）を有効にするか無効にするかの制御信号も不要である。
【００５６】
図６と従来の冗長回路を示す図１０とを比較すると明らかなように、図１０では正規のメモリ行もしくは列を選択する制御回路およびデコーダと、欠陥ビットと置き換えられる予備のメモリ行もしくは列（冗長メモリ）を選択する制御回路およびデコーダとは別個である。そのため、正規のメモリ行もしくは列をアクセスするときと、予備のメモリ行もしくは列をアクセスするときとで、読出し速度などの動作特性が異なるため、メモリの周辺回路のタイミング設計が難しかった。一方、図６の冗長回路では、正規のワードを選択するデコーダドライバと冗長ワードを選択するデコーダドライバとが共通化されるため、いずれのワードを選択するときも読出し速度などの動作特性が同じになり、メモリの周辺回路のタイミング設計が容易となる。
【００５７】
図７には、救済回路２３０の動作タイミングが示されている。書込みアドレスを発生するアドレスカウンタ２１０ａからのアドレスによる救済回路２３０の動作と、読出しアドレスを発生するアドレスカウンタ２１０ｂからのアドレスによる救済回路２３０の動作は同じであるので、アドレスカウンタ２１０ａからのアドレスによる救済回路２３０の動作タイミングのみ示されている。
【００５８】
図７に示されているように、アドレスカウンタ２１０ａからのアドレスＡＣ[16~8]Pが救済情報設定回路２４０に設定されている２つの欠陥アドレスＡ，ＢのうちＡと一致すると、比較回路２３１ａの出力がハイレベルに変化する（タイミングｔ１）。これにより、入替え回路２３３から出力されるアドレスは冗長ワードＡを選択するものとなる（タイミングｔ２）。
【００５９】
そのため、この冗長ワードＡのアドレスが、ラッチタイミング信号ＡＣＬＡＴＰの立ち上がりに同期して後段のラッチ回路２３４にラッチされる（タイミングｔ３）。図７より、この実施例においては、入替え回路２３３で冗長ワードＡに切り替わるタイミングｔ２と、ラッチタイミング信号ＡＣＬＡＴＰの立ち上がりタイミングｔ３との間に所定のマージンを持たせるように、回路の設計を行なえば誤動作を防止することができるので、タイミング設計が容易になることが分かる。
【００６０】
また、図６には、救済回路２３０の動作と関連して書込み阻止の制御を行なう回路２５０が合わせて示されている。この書込み阻止の制御を行なう回路は、もともと液晶パネルの表示画面の一部に図３に示すようなウィンドウ表示を行なう場合に、ウィンドウ以外の領域へのデータ書込みを禁止するために設けられているものである。なお、図６に示されている書込み阻止制御回路２５０は、概念的に示したもので、このような構成に限定されるものではない。
【００６１】
２６１はウィンドウの開始アドレス（ＶＳＡ，ＨＳＡ）を設定するレジスタ、２６２はウィンドウの終了アドレス（ＶＥＡ，ＨＥＡ）を設定するレジスタであり、これらのレジスタは最大で表示画面全体すなわち表示メモリ２０６の記憶領域全体を指定可能に構成されている。ウィンドウ設定レジスタ２６１，２６２は、図１のコントロールレジスタＣＴＲの一部あるいは別個のレジスタとして制御部２０１内に設けられている。
【００６２】
書込み阻止制御回路２５０には、ウィンドウ設定レジスタ２６１，２６２に設定されているアドレスＶＳＡ，ＶＥＡとアドレスカウンタ２１０ａからのアドレスＡＣ[16~8]Pとを比較する比較回路２５１ａが設けられている。比較回路２５１ａは書込みアドレスがウィンドウ表示の領域の内にあるのか外にあるのかを判定するもので、書込みアドレスがウィンドウ表示領域内にあるときは出力がハイレベルになり、書込みアドレスがウィンドウ表示領域の外にあるときは出力がロウレベルになる。
【００６３】
また、書込み阻止制御回路２５０には、アドレスＡＣ[16~8]Pのうち最上位ビットＡＣ16と上位から３ビットＡＣ14が"１，１"になっているか検出する比較回路２５１ｂが設けられている。比較回路２５１ｂは書込みアドレスが未活用アドレス空間内にあるのか外にあるのかを判定する。図５を参照すると、この実施例の表示メモリでは、ＡＣ16とＡＣ14が"１，１"になっているアドレス領域は、未活用アドレス空間を意味していることが分かる。比較回路２５１ｂ、書込みアドレスが未活用アドレス空間の外にあるときは出力がハイレベルになり、書込みアドレスが未活用アドレス空間内にあるときは出力がロウレベルになる。
【００６４】
特に限定されないが、比較回路２５１ａと比較回路２５１ｂの出力はＯＲゲート２５２へ入力され、ＯＲゲート２５２の出力信号ＶＡＥ＿Ｐｔは、ＡＮＤゲート２５３、ラッチ回路２５４を介して表示メモリ２０６のライトドライバ（図示省略）に供給されており、ＶＡＥ＿Ｐがロウレベルに変化されると書込み動作を行なわないように構成されている。なお、ＡＮＤゲート２５３の他方の端子に入力されている信号ＨＡＥ＿Ｐは、カラム側に対応して設けられている同様な構成の書込み阻止制御回路（図示省略）からの信号である。
【００６５】
図８には入替え回路２３３の構成例が示されている。なお、入替え回路２３３は、アドレスカウンタ２１０ａと比較回路２３１ａに対応した回路と、アドレスカウンタ２１０ｂと比較回路２３１ｂに対応した回路とがあるが、これらは同一の構成であるので、一方のみ図示し、他方は省略する。
【００６６】
図８の入替え回路２３３は、セレクタＳＥＬ１〜ＳＥＬ８によって構成されている。各セレクタには、アドレスカウンタ２１０ａからのアドレスＡＣ[16~9]Pの各ビットと、２つの冗長アドレスＲＡ＿Ａ[16~9]，ＲＡ＿Ｂ[16~9]の各ビットが入力されている。そして、これらの入力のうち、比較回路２３１ａからのアドレス一致信号ACRWAE_P，ACRWBE_Pに応じていずれか１つがセレクタＳＥＬ１〜ＳＥＬ８によって選択されてACCP[16~9]として出力される。
【００６７】
具体的には、アドレス一致信号ACRWAE_Pが一致を示すハイレベルにされると、冗長アドレスＲＡ＿Ａ[16~9]が選択されて出力される。また、アドレス一致信号ACRWBE_Pが一致を示すハイレベルにされると、冗長アドレスＲＡ＿Ｂ[16~9]が選択されて出力される。ACRWAE_P，ACRWBE_Pが共に不一致を示すロウレベルにされると、アドレスカウンタ２１０ａからのアドレスＡＣ[16~9]Pが選択されて出力される。
【００６８】
冗長アドレスＲＡ＿Ａ[16~9]，ＲＡ＿Ｂ[16~9]の各ビットは、例えば入力が電源電圧Ｖｃｃにプルアップされたインバータまたは入力が接地点ＧＮＤにプルダウンされたインバータによって発生させることができる。あるいは、セレクタＳＥＬ１〜ＳＥＬ８の回路形式によって、入力端子を直接ＶｃｃまたはＧＮＤに接続しても良い。冗長アドレスは始めから固定されているので、救済情報設定回路２４０のようにプログラム可能な回路で構成する必要はない。
【００６９】
さらに、この実施例の入替え回路を使用した救済回路においては、救済情報設定回路２４０に欠陥アドレスが設定されていない場合には、アドレス一致信号ACRWAE_PとACRWBE_Pがハイレベルにされることがないため、アドレスの入れ替えが行なわれることはない。
【００７０】
図９には入替え回路２３３の他の構成例が示されている。なお、入替え回路２３３は、アドレスカウンタ２１０ａと比較回路２３１ａに対応した回路と、アドレスカウンタ２１０ｂと比較回路２３１ｂに対応した回路とがあるが、これらは同一の構成であるので、一方のみ図示し、他方は省略する。
【００７１】
図９の入替え回路２３３は、複数の論理ゲートからなる組合せ論理回路で構成したものである。図６に示されている救済回路では、比較回路２３１ａで比較されるアドレスが８ビットの場合が示されており、これに対応した組合せ論理回路からなる入替え回路２３３を図示すると複雑になるので、理解を容易にするため、図９にはアドレスが４ビットの場合の入替え回路２３３を図示して説明する。なお、図９を用いた以下の説明では、救済情報設定回路２４０に設定された欠陥アドレスFADA3〜FADA0，FADB3〜FADB0が"0001"，"1010"で、冗長アドレスは"1100"，"1101"であるとする。
【００７２】
アドレスカウンタ２１０ａより比較回路２３１ａへ入力されたアドレスADIN3〜ADIN0が欠陥アドレスFADA3〜FADA0と一致すると、欠陥アドレスＡ一致信号ACRWAE_Pが"１"にされ、ADIN3〜ADIN0がFADB3〜FADB0と一致すると、欠陥アドレスＢ一致信号ACRWBE_Pが"１"にされる。これらの信号ADIN3〜ADIN0，ACRWAE_P，ACRWBE_Pが、組合せ論理回路で構成された入替え回路２３３に入力されると、次の表１に示されているように、ACRWAE_P，ACRWBE_Pが共に"０"のときは、ADIN3〜ADIN0がそのままAD3〜AD0として出力される。
【００７３】
また、ACRWAE_Pが "１"のときは冗長アドレス"1100"がAD3〜AD0として出力され、ACRWBE_Pが "１"のときは、冗長アドレス"1101"がAD3〜AD0として出力される。つまり、表1の真理値表を満足するように、入替え回路２３３の論理ゲート回路ＬＧ１〜ＬＧ４の論理が構成されている。なお、図９に示されている論理ゲート回路ＬＧ１〜ＬＧ４は一例であって、同様な論理を有するものであればどのようなものであっても良い。
【表１】
【００７４】
表1より、欠陥アドレス一致信号ACRWAE_PまたはACRWBE_Pのいずれかが"１"のときは"１"を出力させたいビットには論理ゲート回路ＬＧ３（ＬＧ４）を使用し、欠陥アドレス一致信号ACRWAE_PまたはACRWBE_Pのいずれかが"１"のときは"０"を出力させたいビットには論理ゲート回路ＬＧ２を使用する。また、欠陥アドレス一致信号ACRWAE_Pが"１"でACRWBE_Pが"０"のときは"０"を出力させ、欠陥アドレス一致信号ACRWAE_Pが"０"でACRWBE_Pが"１"のときは"１"を出力させたいビットには、論理ゲート回路ＬＧ１を使用すればよいことが分かる。
【００７５】
なお、これとは逆に、欠陥アドレス一致信号ACRWAE_Pが"０"でACRWBE_Pが"１"のときは"０"を出力させ、欠陥アドレス一致信号ACRWAE_Pが"１"でACRWBE_Pが"０"のときは"１"を出力させたいビットには、図9の論理ゲート回路ＬＧ１内のインバータの入力をACRWBE_P ではなくACRWAE_Pとしたゲートを使用すればよい。図９のような組合せ論理回路で構成された入替え回路２３３を使用することにより、冗長アドレスＲＡ＿Ａ[16~9]，ＲＡ＿Ｂ[16~9]を発生する回路を設ける必要がなくなる。
【００７６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えば、上記実施例では、予備メモリ領域を冗長ワードとして設け、ワード救済を行なうようにしたものを説明したが、予備メモリ領域を冗長カラムとして設け、カラム救済を行なうように構成することも可能である。また、実施例では２ワード単位の置き換えで救済を行なうようにしたものを説明したが、１ワード単位あるいは３ワード以上の単位の置き換えで救済を行なうように構成することも可能である。
【００７８】
さらに、本発明は、２以上の液晶パネル用の駆動信号を生成して出力可能にする液晶コントローラドライバにおいて、表示メモリに２画面分の表示データを記憶させるようにしたもの、あるいは重ね合わせ表示のために１画面分の表示データの記憶領域よりも大きな記憶領域を有する表示メモリを内蔵したものにも適用することができる。
【産業上の利用可能性】
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＱＶＧＡ液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバに適用した場合を説明した。本発明は、これに限定されるものでなく、ＱＶＧＡ以外の液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバはもちろんのこと、有機ＥＬ表示パネルなど液晶以外の表示装置を駆動する表示制御用半導体集積回路にも利用することができる。
【図面の簡単な説明】
【００８０】
【図１】ＲＡＭおよび救済回路を内蔵した液晶コントローラドライバの一実施例を示すブロック図である。
【図２】実施例の液晶コントローラドライバにおける表示メモリの記憶領域とアドレス空間との関係を示す説明図である。
【図３】ウィンドウ表示を行なう場合の表示画面とウィンドウ領域との関係を示す説明図である。
【図４】汎用ＲＡＭにおけるのと同様に、データ記憶領域をアドレス空間いっぱいにとって未活用アドレス空間がないようにしたメモリにおけるワード選択アドレスと救済情報との関係を示す説明図である。
【図５】実施例の液晶コントローラドライバの表示メモリにおけるワード選択アドレスと救済情報との関係を示す説明図である。
【図６】実施例の液晶コントローラドライバにおける救済回路の構成例を示すブロック図である。
【図７】実施例の液晶コントローラドライバの救済回路における動作タイミングを示すタイムチャートである。
【図８】実施例の救済回路における入替え回路の構成例を示すブロック図である。
【図９】実施例の救済回路における入替え回路の他の構成例を示すブロック図である。
【図１０】汎用ＲＡＭで採用されている冗長回路の構成を示すブロック図である。
【符号の説明】
【００８１】
２００ 表示制御用半導体集積回路（液晶コントローラドライバ）
２０１ 制御部
２０２ クロック信号生成回路（パルスジェネレータ）
２０３ タイミング制御回路
２０６ 表示メモリ（内蔵ＲＡＭ）
２０７ ビット処理回路
２１０ アドレス生成回路
２３０ 救済回路
２３１ 比較回路
２３２ ラッチ回路
２３３ 入替え回路
２３４ ラッチ回路
２３５ セレクタ
２４０ 救済情報設定回路（ヒューズ回路）
２５０ 書込み阻止制御回路
２５１ 比較回路
２６１，２６２ ウィンドウ表示領域設定用レジスタ
【特許請求の範囲】
【請求項１】
ｎビット（ｎは整数）のバイナリコードからなるアドレスにより表現可能な２のｎ乗のアドレス空間よりも小さな記憶領域を有し、該記憶領域に表示データを記憶する読出し書込み可能な表示メモリを内蔵した表示制御用半導体集積回路であって、
前記表示メモリは、表示データを記憶する正規の記憶領域以外に予備の記憶領域を有するように構成され、
前記表示メモリの欠陥を含む領域を前記予備の記憶領域に置き換えることで欠陥救済を行なう救済回路を備え、
前記予備の記憶領域のアドレスは、前記アドレス空間内であって前記正規の記憶領域のアドレス範囲の外側に設定されていることを特徴とする表示制御用半導体集積回路。
【請求項２】
表示画面にウィンドウ表示を行なう領域を設定するためのアドレス設定用のレジスタを備え、前記予備の記憶領域のアドレスは前記レジスタで設定可能なアドレス範囲の外側に設定されていることを特徴とする請求項１に記載の表示制御用半導体集積回路。
【請求項３】
前記表示メモリの欠陥を含む領域のアドレス情報を設定する救済情報設定手段を備え、
前記救済情報設定手段は、前記表示メモリの欠陥を含む領域のアドレス情報が設定されない場合には、前記アドレス空間内であって前記正規の記憶領域および前記予備の記憶領域のアドレス範囲以外のアドレスを示す状態にされることを特徴とする請求項１または２に記載の表示制御用半導体集積回路。
【請求項４】
前記救済情報設定手段は、前記表示メモリの欠陥を含む領域の前記予備の記憶領域への置き換えを行なうか行なわないかを示す情報を設定する手段を持たないことを特徴とする請求項３に記載の表示制御用半導体集積回路。
【請求項５】
前記救済情報設定手段に設定されているアドレスと前記表示メモリに供給される入力アドレスとを比較するアドレス比較回路と、
前記アドレス比較回路によりアドレスの一致が検出された場合に、前記表示メモリに供給される入力アドレスを前記予備の記憶領域を指定するアドレスに置き換えるアドレス入替え回路と、
を備えることを特徴とする請求項１ないし４のいずれかに記載の表示制御用半導体集積回路。
【請求項６】
前記表示メモリはアドレスデコーダを備え、前記アドレスデコーダは共通の入力アドレスに基づいて前記正規の記憶領域の選択および前記予備の記憶領域の選択を行なうように構成されていることを特徴とする請求項５に記載の表示制御用半導体集積回路。
【請求項７】
前記アドレス入替え回路は、複数の論理ゲート回路からなり、前記アドレス比較回路に入力されるアドレスと前記アドレス比較回路の出力とを入力とし論理動作で前記予備の記憶領域を指定するアドレスを出力可能な組合せ論理回路で構成されていることを特徴とする請求項５に記載の表示制御用半導体集積回路。
【請求項８】
前記救済回路による前記表示メモリの欠陥を含む領域の前記予備の記憶領域への置き換えは、表示装置の１表示ラインに対応した前記表示メモリの記憶領域であるワード単位で行なうように構成されていることを特徴とする請求項１に記載の表示制御用半導体集積回路。
【請求項９】
前記表示メモリへのデータの書き込みのためのアドレスを生成する第１アドレスカウンタと、
前記表示メモリからデータの読出しのためのアドレスを生成する第２アドレスカウンタと、を備え、
前記第１アドレスカウンタにより生成されたアドレスと前記救済情報設定手段に設定されているアドレスとを比較する第１アドレス比較回路と、
前記第２アドレスカウンタにより生成されたアドレスと前記救済情報設定手段に設定されているアドレスとを比較する第２アドレス比較回路と、を備え、
前記アドレス入替え回路は、前記第１または第２アドレス比較回路によりアドレスの一致が検出された場合にアドレスの入替えを行なうように構成されていることを特徴とする請求項６に記載の表示制御用半導体集積回路。
【請求項１０】
前記第１アドレスカウンタにより生成されたアドレスが前記正規の記憶領域のアドレス範囲内にあるか否かを検出する第３アドレス比較回路を備え、前記第３アドレス比較回路により前記第１アドレスカウンタにより生成されたアドレスが前記正規の記憶領域のアドレス範囲内にないと判定された場合に、前記表示メモリへのデータの書込み禁止を示す信号を生成して出力する書込み阻止制御回路を有することを特徴とする請求項９に記載の表示制御用半導体集積回路。
【請求項１】
ｎビット（ｎは整数）のバイナリコードからなるアドレスにより表現可能な２のｎ乗のアドレス空間よりも小さな記憶領域を有し、該記憶領域に表示データを記憶する読出し書込み可能な表示メモリを内蔵した表示制御用半導体集積回路であって、
前記表示メモリは、表示データを記憶する正規の記憶領域以外に予備の記憶領域を有するように構成され、
前記表示メモリの欠陥を含む領域を前記予備の記憶領域に置き換えることで欠陥救済を行なう救済回路を備え、
前記予備の記憶領域のアドレスは、前記アドレス空間内であって前記正規の記憶領域のアドレス範囲の外側に設定されていることを特徴とする表示制御用半導体集積回路。
【請求項２】
表示画面にウィンドウ表示を行なう領域を設定するためのアドレス設定用のレジスタを備え、前記予備の記憶領域のアドレスは前記レジスタで設定可能なアドレス範囲の外側に設定されていることを特徴とする請求項１に記載の表示制御用半導体集積回路。
【請求項３】
前記表示メモリの欠陥を含む領域のアドレス情報を設定する救済情報設定手段を備え、
前記救済情報設定手段は、前記表示メモリの欠陥を含む領域のアドレス情報が設定されない場合には、前記アドレス空間内であって前記正規の記憶領域および前記予備の記憶領域のアドレス範囲以外のアドレスを示す状態にされることを特徴とする請求項１または２に記載の表示制御用半導体集積回路。
【請求項４】
前記救済情報設定手段は、前記表示メモリの欠陥を含む領域の前記予備の記憶領域への置き換えを行なうか行なわないかを示す情報を設定する手段を持たないことを特徴とする請求項３に記載の表示制御用半導体集積回路。
【請求項５】
前記救済情報設定手段に設定されているアドレスと前記表示メモリに供給される入力アドレスとを比較するアドレス比較回路と、
前記アドレス比較回路によりアドレスの一致が検出された場合に、前記表示メモリに供給される入力アドレスを前記予備の記憶領域を指定するアドレスに置き換えるアドレス入替え回路と、
を備えることを特徴とする請求項１ないし４のいずれかに記載の表示制御用半導体集積回路。
【請求項６】
前記表示メモリはアドレスデコーダを備え、前記アドレスデコーダは共通の入力アドレスに基づいて前記正規の記憶領域の選択および前記予備の記憶領域の選択を行なうように構成されていることを特徴とする請求項５に記載の表示制御用半導体集積回路。
【請求項７】
前記アドレス入替え回路は、複数の論理ゲート回路からなり、前記アドレス比較回路に入力されるアドレスと前記アドレス比較回路の出力とを入力とし論理動作で前記予備の記憶領域を指定するアドレスを出力可能な組合せ論理回路で構成されていることを特徴とする請求項５に記載の表示制御用半導体集積回路。
【請求項８】
前記救済回路による前記表示メモリの欠陥を含む領域の前記予備の記憶領域への置き換えは、表示装置の１表示ラインに対応した前記表示メモリの記憶領域であるワード単位で行なうように構成されていることを特徴とする請求項１に記載の表示制御用半導体集積回路。
【請求項９】
前記表示メモリへのデータの書き込みのためのアドレスを生成する第１アドレスカウンタと、
前記表示メモリからデータの読出しのためのアドレスを生成する第２アドレスカウンタと、を備え、
前記第１アドレスカウンタにより生成されたアドレスと前記救済情報設定手段に設定されているアドレスとを比較する第１アドレス比較回路と、
前記第２アドレスカウンタにより生成されたアドレスと前記救済情報設定手段に設定されているアドレスとを比較する第２アドレス比較回路と、を備え、
前記アドレス入替え回路は、前記第１または第２アドレス比較回路によりアドレスの一致が検出された場合にアドレスの入替えを行なうように構成されていることを特徴とする請求項６に記載の表示制御用半導体集積回路。
【請求項１０】
前記第１アドレスカウンタにより生成されたアドレスが前記正規の記憶領域のアドレス範囲内にあるか否かを検出する第３アドレス比較回路を備え、前記第３アドレス比較回路により前記第１アドレスカウンタにより生成されたアドレスが前記正規の記憶領域のアドレス範囲内にないと判定された場合に、前記表示メモリへのデータの書込み禁止を示す信号を生成して出力する書込み阻止制御回路を有することを特徴とする請求項９に記載の表示制御用半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−２３３８８０（Ｐ２００７−２３３８８０Ａ）
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願番号】特願２００６−５７１０５（Ｐ２００６−５７１０５）
【出願日】平成１８年３月３日（２００６．３．３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願日】平成１８年３月３日（２００６．３．３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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