表示装置の駆動方法
【課題】前に表示した画像の残像を低減し、よりよい表示を行う表示装置を提供することを課題とする。また、表示装置の消費電力を低減することを課題とする。
【解決手段】表示装置の画素を初期化し、表示素子の前の階調に起因する残像を抑制する。具体的には、初期化のために、表示素子に印加する電圧及びその電圧を印加する時間を、表示素子の前の階調に応じて、変化させる。表示素子を初期化することにより、前に表示した画像の残像を防止することができる。
【解決手段】表示装置の画素を初期化し、表示素子の前の階調に起因する残像を抑制する。具体的には、初期化のために、表示素子に印加する電圧及びその電圧を印加する時間を、表示素子の前の階調に応じて、変化させる。表示素子を初期化することにより、前に表示した画像の残像を防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、表示装置、及びそれらの駆動方法に関する。特に、メモリ性を有する表示素子を有する表示装置、及びその駆動方法に関する。
【背景技術】
【０００２】
近年、電子書籍等の表示装置の開発が活発に進められている。特に、メモリ性を有する表示素子を用いて、画像を表示する技術は、消費電力の削減に大きく貢献するため、活発に開発が進められている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６７９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、全ての画素を同時にリセットしていた。そのため、前に表示した画像の残像が残っていた。または、階調を表示するために、同じ極性の電圧のみを表示素子に印加するため、細かな階調の制御が困難であった。
【０００５】
上記課題を鑑み、本発明の一態様は、表示装置において残像を低減し、よりよい表示を行うことを課題とする。また、本発明の一態様は、表示装置の消費電力を低減することを課題とする。
【課題を解決するための手段】
【０００６】
画素を初期化し、表示素子の前の階調に起因する残像を抑制する。具体的には、初期化のために、表示素子に印加する電圧及びその電圧を印加する時間を、表示素子の前の階調に応じて、変化させる。
【０００７】
本明細書で開示する発明の一態様は、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に配置された表示素子と、を有する表示装置の駆動方法であって、第１の期間と、第２の期間と、を有する。第１の期間において、第１の電極に第１の電位を与え、第２の電極に第３の電位を与える。第２の期間において、第１の電極に第１の電位を与えた後に第２の電位を与え、第２の電極に第３の電位を与えた後に第４の電位を与える。
【０００８】
上記駆動方法の構成において、第１の期間よりも前にある第３の期間を有していてもよい。第３の期間において、第１の電極に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第３の電位を与える。
【０００９】
また、上記駆動方法の構成において、第２の期間よりも後にある第４の期間を有していていもよい。第４の期間において、第１の電極に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第４の電位を与える。
【００１０】
上記駆動方法の構成において、第１の電位は、第３の電位と等しくてもよい。また、第２の電位は、第４の電位と等しくてもよい。第２の期間は、第１の期間よりも長くてもよい。
【００１１】
また、本明細書で開示する発明の一態様は、複数の画素を有し、複数の画素のそれぞれは、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に配置された表示素子と、第１の電極と配線との間に接続されたスイッチング素子と、を有する表示装置の駆動方法であって、第１の期間と、第２の期間と、を有する。第１の期間において、複数の画素がそれぞれ有するスイッチング素子が順にオンになり、配線に第１の電位を与え、第２の電極に第３の電位を与える。第２の期間において、複数の画素がそれぞれ有するスイッチング素子が同時にオンになり、配線に第１の電位を与えた後に第２の電位を与え、第２の電極に第３の電位を与えた後に第４の電位を与える。
【００１２】
上記駆動方法の構成において、第１の期間よりも前にある第３の期間を有していてもよい。第３の期間において、複数の画素がそれぞれ有するスイッチング素子が順にオンになり、配線に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第３の電位を与える。
【００１３】
上記駆動方法の構成において、第２の期間よりも後にある第４の期間を有していていもよい。第４の期間において、複数の画素がそれぞれ有するスイッチング素子が順にオンになり、配線に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第４の電位を与える。
【００１４】
上記駆動方法の構成において、第１の電位は、第３の電位と等しくてもよい。また、第２の電位は、第４の電位と等しくてもよい。第２の期間は、第１の期間よりも長くてもよい。
【発明の効果】
【００１５】
本発明の一態様は、表示装置において、よりよい表示を行うことができる。または、本発明の一態様は、表示装置の消費電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における画素の回路図の一例及びマイクロカプセル型電気泳動素子の断面図の一例。
【図２】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図３】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図４】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図５】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図６】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図７】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図８】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図９】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１０】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１１】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１２】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１３】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１４】実施の形態２における表示装置のブロック図の一例。
【図１５】実施の形態２における表示装置の動作を説明するためのタイミングチャートの一例。
【図１６】実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。
【図１７】実施の形態３における画素の回路図の一例。
【図１８】実施の形態４における画素の上面図の一例。
【図１９】実施の形態５における半導体装置の断面図の一例。
【図２０】実施の形態６における半導体装置の作製工程を示す図の一例。
【図２１】実施の形態７における電子機器を説明するための図の一例。
【図２２】実施の形態７における電子機器を説明するための図の一例。
【図２３】実施の形態５における半導体装置の断面図の一例。
【発明を実施するための形態】
【００１７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００１８】
（実施の形態１）
本実施の形態では、表示装置の一例及びその表示装置の駆動方法の一例について説明する。特に、表示装置が有する画素の一例及びその画素の駆動方法の一例について説明する。特に、メモリ性を有する表示素子を含む画素の一例及びその画素の駆動方法の一例について説明する。
【００１９】
まず、本実施の形態の画素の一例について説明する。
【００２０】
図１（Ａ）は、本実施の形態の画素の一例を示す。画素１００は、トランジスタ１０１、表示素子１０２及び容量素子１０３を有する。トランジスタ１０１の第１の端子（ソース及びドレインの一方）は、配線１１１と接続される。トランジスタ１０１の第２の端子（ソース及びドレインの他方）は、表示素子１０２の一方の電極及び容量素子１０３の一方の電極と接続される。トランジスタ１０１のゲートは、配線１１２と接続される。表示素子１０２の他方の電極は、電極１２１（コモン電極、共通電極、陰極、対向電極又はカソードともいう）と接続される。容量素子１０３の他方の電極は、配線１１３と接続される。
【００２１】
なお、表示素子１０２の一方の電極を電極１２２（画素電極ともいう）と示す。
【００２２】
なお、トランジスタ１０１は、Ｎチャネル型とする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きくなったときにオンになる。ただし、本実施の形態の一例は、これに限定されない。例えば、トランジスタ１０１は、Ｐチャネル型であることが可能である。Ｐチャネル型トランジスタは、ゲートとソースとの間の電位差が閾値電圧を下回ったときにオンになる。
【００２３】
なお、表示素子１０２としては、メモリ性を有する表示素子が用いられる。メモリ性を有する表示素子とは、電圧がゼロの状態で、所定の時間、表示情報を保持できる素子のことを言う。本実施の形態では、表示素子１０２として、図１（Ｂ）に示す素子を用いた場合について説明する。図１（Ｂ）は、マイクロカプセル型電気泳動素子の一例を示す。マイクロカプセル型電気泳動素子は、膜５０１、液体５０２、粒子５０３及び粒子５０４を有する。そして、膜５０１の中には、液体５０２と、粒子５０３と、粒子５０４とが封入されている。
【００２４】
なお、液体５０２、粒子５０３及び粒子５０４を、一対の基板間に形成される小さな空間に、封入してもよい（いわゆるマイクロカップ構造）。これにより、耐久性の向上を図ることができる。
【００２５】
なお、電気泳動を用いた素子を有する表示装置を、電気泳動表示装置と呼ぶことがある。
【００２６】
膜５０１は、透光性を有する材料（例えばアクリル樹脂（例えばポリメタクリル酸メチル、ポリメタクリル酸エチルなど）、ユリア樹脂又はアラビアゴムなどの高分子樹脂）により形成される。なお、マイクロカプセル型電気泳動素子の膜５０１は、ゼラチン状であることが好ましい。膜５０１がゼラチン状であることによって、柔軟性、曲げ強度及び機械的強度などの向上を図ることができるため、フレキシビリティの向上を図ることができる。または、マイクロカプセル型電気泳動素子を均一に、フィルムなどの基板に配置することができる。
【００２７】
液体５０２は、粒子５０３と粒子５０４とを分散させる機能を有する。つまり、液体５０２は、分散媒としての機能を有する。液体５０２としては、透光性を有する油性等の液体を用いることが好ましい。具体的には、液体５０２としては、アルコール系溶媒（例えばメタノール、エタノールなど）、エステル（例えば酢酸エチル又は酢酸ブチルなど）、脂肪族炭化水素（例えばアセトン、メチルエチルケトン等のケトン類、ぺンタン、ヘキサン又はオクタンなど）、脂環式炭化水素（例えばシクロへキサン又はメチルシクロへキサンなど）、長鎖アルキル基を有するベンゼン類等の芳香族炭化水素（例えばベンゼン、トルエン、キシレンなど）、ハロゲン化炭化水素（例えば塩化メチレン、クロロホルム、四塩化炭素又はジクロロエタンなど）、カルボン酸塩、水、若しくはその他の油類などがある。または、これらの材料のいずれか２以上の混合物がある。または、これらの材料又はこれらの材料のいずれか２以上の混合物に、界面活性剤などを配合したものなどがある。
【００２８】
なお、液体５０２を着色することが可能である。着色した液体５０２を用いて表示素子を構成することにより、カラー表示が可能な表示装置を得ることができる。
【００２９】
粒子５０３及び粒子５０４は、各々、顔料により構成される。そして、粒子５０３及び粒子５０４を構成する顔料は、互いに異なる色である。例えば、粒子５０３は、白色の顔料により構成され、粒子５０４は、黒色の顔料により構成される。白色の顔料としては、二酸化チタン、亜鉛華（酸化亜鉛）又は三酸化アンチモンなどがある。黒色の顔料としては、アニリンブラック又はカーボンブラックなどがある。なお、これらの顔料には、荷電制御剤（例えば電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス又はコンパウンドなど）、分散剤（例えばチタン系カップリング剤、又はシラン系カップリング剤など）、潤滑剤又は安定化剤などを添加することが可能である。
【００３０】
また、粒子５０３及び粒子５０４は、帯電されている。例えば、粒子５０３は、正と負との一方に帯電され、粒子５０４は、正と負との他方に帯電される。
【００３１】
なお、粒子５０３及び粒子５０４は、白色の顔料又は黒色の顔料の他にも、様々な色の顔料により構成されることが可能である。例えば、粒子５０３及び粒子５０４は、赤色の顔料、緑の顔料、青の顔料などにより構成されることが可能である。
【００３２】
なお、表示素子１０２としては、マイクロカプセル型電気泳動素子以外にも様々なものを用いることが可能である。表示素子１０２に用いられる素子又はその方式としては、水平移動型電気泳動素子、垂直移動型電気泳動素子、ツイストボール方式、粉体移動方式、電子粉流体方式、コレステリック液晶素子、カイラルネマチック液晶、反強誘電性液晶、高分子分散型液晶、帯電トナー、エレクトロウェッティング方式、エレクトロクロミズム方式、エレクトロデポジション方式などがある。
【００３３】
配線１１１には、信号が入力される。配線１１１に入力される信号としては、表示素子１０２の状態（例えば階調、又は帯電粒子の位置など）を制御するための信号（ビデオ信号）がある。よって、配線１１１は、信号線又はソース信号線（ビデオ信号線又はソース線ともいう）としての機能を有する。
【００３４】
なお、配線１１１に入力される信号は、ＨレベルとＬレベルという２種類の電位を有する。そして、配線１１１に入力される信号のＨレベルの電位をＶＨとし、配線１１１に入力される信号のＬレベルの電位をＶＬとする。つまり、配線１１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。よって、配線１１１にはデジタル信号を入力することができ、配線１１１に信号を出力する回路をデジタル回路とすることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、配線１１１には、所定の電圧が供給されることが可能である。別の例として、配線１１１には、３つ以上の電位が選択的に与えられることが可能である。別の例として、配線１１１をハイインピーダンス状態とすることが可能である。つまり、配線１１１への信号又は電圧等の供給を止め、浮遊状態とすることが可能である。こうすれば、消費電力の削減を図ることができる。
【００３５】
配線１１２には、信号が入力される。配線１１２に入力される信号としては、トランジスタ１０１の導通状態を制御するための信号（ゲート信号、選択信号又は走査信号ともいう）がある。よって、配線１１２は、信号線又はゲート信号線（ゲート線又は走査線ともいう）としての機能を有する。
【００３６】
なお、配線１１２に入力される信号は、ＨレベルとＬレベルという２種類の電位を有する。そして、配線１１２に入力される信号のＨレベルの電位は、電位ＶＨ以上の値とし、配線１１２に入力される信号のＬレベルの電位は、電位ＶＬ以下の値とする。つまり、配線１１２には、電位ＶＨ以上の電位と、電位ＶＬ以下の電位とが選択的に与えられる。ただし、本実施の形態の一例は、これに限定されない。例えば、配線１１２には、所定の電圧が供給されることが可能である。別の例として、配線１１２をハイインピーダンス状態とすることが可能である。つまり、配線１１２への信号又は電圧等の供給を止め、浮遊状態とすることが可能である。こうすれば、消費電力の削減を図ることができる。
【００３７】
配線１１３には、所定の電圧が供給される。よって、配線１１３は、電源線としての機能を有する。特に、容量素子１０３と接続されているので、配線１１３は、容量線としての機能を有する。ただし、本実施の形態の一例は、これに限定されない。例えば、配線１１３に入力される電圧を変化させることによって、電極１２２の電位を制御することができる。そのため、配線１１１に入力される信号の振幅電圧を小さくすることができ、消費電力の削減を図ることができる。
【００３８】
電極１２１には、電圧（コモン電圧ともいう）が供給される。電極１２１に供給される電圧は、ＶＨとＶＬという２種類の値を有する。つまり、電極１２１には、電位ＶＨと電位ＶＬとが選択的に与えられる。これにより、配線１１１に入力される信号の振幅を小さくすることができる。また、配線１１１に入力される信号の種類を減らすことができる。また、配線１１１に入力される信号と同じ値の２種類の電圧を有するため、表示装置全体として電圧の種類を減らすことができる。ただし、本実施の形態の一例は、これに限定されない。例えば、電極１２１には、所定の電圧が供給されることが可能である。電極１２１に所定の電圧が供給される場合、配線１１１には、電極１２１の電位よりも高い値の電位と、電極１２１の電位と等しい値の電位と、電極１２１の電位よりも低い値の電位とが選択的に与えられることが好ましい。別の例として、電極１２１には、電位ＶＨの代わりに、電位ＶＨよりも高い値の電位又は電位ＶＨよりも低い値の電位が与えられ、電位ＶＬの代わりに、電位ＶＬよりも高い値の電位又は電位ＶＬよりも低い値の電位が与えられることが可能である。別の例として、電極１２１をハイインピーダンス状態とすることが可能である。つまり、電極１２１への信号又は電圧等の供給を止め、浮遊状態とすることが可能である。こうすれば、消費電力の削減を図ることができる。
【００３９】
なお、電極１２１の電位がＶＬからＶＨになること及びＶＨからＶＬになることを、電極１２１の電位が反転すると呼ぶ。そして、電極１２１の電位が反転することを、コモン反転と呼ぶ。
【００４０】
次に、本実施の形態の画素の動作の一例について説明する。特に、電極１２１に、電位ＶＬ（第１の電位ともいう）が与えられ、その後、電位ＶＨ（第２の電位ともいう）が与えられる場合の動作の一例について説明する。
【００４１】
図２は、本実施の形態の画素の動作を説明するためのタイミングチャートの一例を示す。図２のタイミングチャートには、配線１１２の電位（Ｖ１１２と示す）、配線１１１の電位（Ｖ１１１と示す）、電極１２２の電位（Ｖ１２２と示す）、電極１２１の電位（Ｖ１２１と示す）及び表示素子１０２に印加される電圧（Ｖ１０２と示す）を示す。なお、電圧Ｖ１０２は、電極１２２の電位から、電極１２１の電位を引いた値（Ｖ１２２−Ｖ１２１）とする。
【００４２】
まず、時刻ｔ１において、配線１１２の電位はＨレベルになる。そのため、トランジスタ１０１はオンになるので、配線１１１と電極１２２とは導通状態になる。これにより、配線１１１の電位が電極１２２に供給される。このとき、電極１２１に電位ＶＬが与えられ、配線１１１にも、電位ＶＬが与えられる。そのため、電極１２２の電位は、電位ＶＬと等しくなる。こうして、表示素子１０２には、電圧ゼロ（電圧０Ｖ又は電位差０Ｖともいう）が印加される。その後、時刻ｔ２までは、この状態が維持される。
【００４３】
なお、配線１１１及び電極１２１に与えられる電位は、電位ＶＬに限定されず、配線１１１と電極１２１とに、同じ値の電位が与えられていればよい。この場合でも、表示素子１０２には、電圧ゼロを印加することができる。
【００４４】
なお、配線１１１の電位を電極１２２に供給することが可能になることを、画素が選択されるという。具体的には、トランジスタ１０１がオンになり、配線１１１と電極１２２とが導通状態になることを、画素が選択されるという。
【００４５】
なお、画素が選択され、配線１１１の電位が電極１２２に供給されることを、配線１１１の電位が画素に書き込まれるという。または、配線１１１に入力される信号（例えばビデオ信号）が画素に書き込まれるという。
【００４６】
なお、表示素子１０２に電圧ゼロが印加されるとは、電極１２１の電位と電極１２２の電位とが等しいことをいう。つまり、電極１２１と電極１２２との間の電位差が０Ｖと等しいことをいう。ただし、表示素子１０２に電圧ゼロが印加されると記載する場合でもあっても、表示素子１０２の階調が変化し始める電圧（表示素子１０２のしきい値電圧という）よりも小さい電圧であれば、表示素子１０２に印加されてもよい。
【００４７】
次に、時刻ｔ２になると、配線１１２の電位はＬレベルになる。そのため、トランジスタ１０１はオフになるので、配線１１１と電極１２２とは非導通状態になる。これにより、電極１２２は、浮遊状態になる。ただし、容量素子１０３は、配線１１３と電極１２１との間の電位差を保持しているため、電極１２２の電位は、電位ＶＬと等しいままとなる。そのため、表示素子１０２には、電圧ゼロが印加されるままとなる。その後、時刻ｔ３までは、この状態が維持される。
【００４８】
なお、期間（ｔ１−ｔ２）において、画素が選択され、配線１１１の電位が画素に書き込まれる。そのため、期間（ｔ１−ｔ２）は、選択期間又は書き込み期間としての機能を有する。
【００４９】
次に、時刻ｔ３になると、配線１１２の電位はＨレベルになる。そのため、トランジスタ１０１がオンになるので、配線１１１と電極１２２とは導通状態になる。これにより、配線１１１の電位は、電極１２２に供給される。このとき、電極１２１には電位ＶＬが与えられ、配線１１１には電位ＶＬが与えられる。そのため、電極１２２の電位は、電位ＶＬと等しいままとなる。こうして、表示素子１０２には、電圧ゼロが印加されるままとなる。その後、時刻ｔ４までは、この状態が維持される。
【００５０】
なお、期間（ｔ２−ｔ３）において、画素は選択されず、電極１２２の電位は、期間（ｔ１−ｔ２）において書き込まれる配線１１１の電位を維持する。そのため、期間（ｔ２−ｔ３）は、非選択期間又は保持期間としての機能を有する。
【００５１】
次に、時刻ｔ４になると、電極１２１には、電位ＶＨが与えられる。これと同じタイミングで、配線１１１に、電位ＶＨが与えられる。このとき、配線１１２の電位は、Ｈレベルのままである。そのため、トランジスタ１０１はオンのままなので、配線１１１と電極１２２とは導通状態のままとなる。これにより、配線１１１の電位は、電極１２２に供給されるままなので、電極１２２の電位は、電位ＶＨと等しくなる。こうして、表示素子１０２には、電圧ゼロが印加されるままとなる。その後、時刻ｔ５までは、この状態が維持される。
【００５２】
次に、時刻ｔ５になると、配線１１２の電位はＬレベルとなる。そのため、トランジスタ１０１はオフになるので、配線１１１と電極１２２とは非導通状態になる。これにより、電極１２２は、浮遊状態になる。ただし、容量素子１０３は、配線１１３と電極１２１との間の電位差を保持しているため、電極１２２の電位はおおむねＶＨに維持される。こうして、表示素子１０２には、電圧ゼロが印加されるままとなる。
【００５３】
なお、期間（ｔ３−ｔ５）において、画素は選択され、配線１１１の電位が画素に書き込まれる。そのため、期間（ｔ３−ｔ５）は、選択期間又は書き込み期間としての機能を有する。特に、期間（ｔ３−ｔ５）において、電極１２１の電位は反転する。そのため、期間（ｔ３−ｔ５）は、反転期間（コモン反転期間ともいう）としての機能を有する。
【００５４】
以上のように、電極１２１の電位が反転しても、表示素子１０２に、電圧ゼロを印加し続けることができる。つまり、電極１２１の電位と電極１２２の電位とを等しいままとすることができる。そのため、表示素子１０２に電界が生じ、表示素子１０２の状態が変わる（例えば帯電粒子の位置などによる階調が変わる）ことを防止することができる。これにより、電極１２１の電位が反転することによって生じる、表示ムラを防止することができる。そのため、表示品位の向上を図ることができる。
【００５５】
また、電極１２１の電位を反転することにより、配線１１１に入力される信号の振幅を小さくすることができる。これにより、消費電力を削減することができる。
【００５６】
また、配線１１１に入力される信号の振幅を小さくすることができるので、配線１１１に入力される信号を２値（デジタル信号）とすることができる。そのため、配線１１１に信号を出力する回路の構造を簡単にすることができる。
【００５７】
また、配線１１１に入力される信号の振幅を小さくすることができるので、トランジスタ１０１のバイアス電圧を小さくすることができる。これにより、トランジスタ１０１の劣化を抑制することができる。そのため、トランジスタ１０１の半導体層として、多結晶半導体よりも劣化しやすい半導体（例えば、非晶質半導体、微結晶半導体、又は有機半導体など）を用いることが容易になる。
【００５８】
なお、トランジスタ１０１がＰチャネル型である場合、配線１１２の電位のＨレベルとＬレベルとを反転するとよい。
【００５９】
なお、電位ＶＨという記載と、電位ＶＬという記載とを入れ替えることが可能である。つまり、電極１２１の電位を電位ＶＨと等しい値から、電位ＶＬと等しい値に反転させる場合でも、表示素子１０２に電圧ゼロを印加し続けることができる。
【００６０】
なお、期間（ｔ２−ｔ３）では、配線１１１には、任意の電位（例えば、電位ＶＨ又は電位ＶＬ）が与えられるとよい。特に、配線１１１には、期間（ｔ１−ｔ２）及び／又は期間（ｔ３−ｔ４）において、配線１１１に与えられる電位と等しい値の電位が、与えられるとよい。
【００６１】
なお、期間（ｔ３−ｔ５）は、期間（ｔ１−ｔ２）よりも長いことが好ましい。なぜなら、期間（ｔ１−ｔ２）では、電極１２２の電位を制御するのに対し、期間（ｔ３−ｔ５）では、電極１２１の電位と電極１２２の電位との両方の電位を制御するためである。
【００６２】
なお、期間（ｔ３−ｔ４）は、期間（ｔ４−ｔ５）よりも短いことが好ましい。なぜなら、期間（ｔ３−ｔ４）では、電極１２１の電位及び電極１２２の電位を維持するために、これらの電極に電位を与えるのに対し、期間（ｔ４−ｔ５）では、電極１２１の電位及び電極１２２の電位を反転するために、これらの電極に電位を与えるからである。
【００６３】
なお、期間（ｔ３−ｔ５）において、電極１２１の電位は、反転せずに、所定の電位が与えられることが可能である。
【００６４】
なお、期間（ｔ３−ｔ５）において、配線１１１の電位が反転するタイミングと、電極１２１の電位が反転するタイミングは、異なることが可能である。これにより、表示素子１０２には、電界が生じる。そのため、帯電粒子の周辺に集まるイオンを、帯電粒子から引き離すことができる。こうして、帯電粒子の移動速度を速くすることができるため、表示素子１０２の応答速度を速くすることができる。または、残像を少なくすることができる。このような場合、そのタイミングのずれは、期間（ｔ１−ｔ２）の長さの３倍以下であることが好ましい。より好ましくは、期間（ｔ１−ｔ２）の長さ以下である。
【００６５】
次に、図２とは異なるタイミングチャートの一例について説明する。
【００６６】
まず、図３に示すように、時刻ｔ３において、電極１２１の電位は反転することが可能である。これにより、期間（ｔ３−ｔ５）を短くすることができる。または、配線１１１の電位を反転する回数が少なくなるので、消費電力の削減を図ることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、時刻ｔ４は、時刻ｔ３以上、時刻ｔ５以下であればよい。
【００６７】
次に、図４に示すように、図２及び図３に示すタイミングチャートにおいて、画素は、時刻ｔ１の前に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＬが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。さらに、期間（ｔ１−ｔ５）においては、表示素子１０２には、電圧ゼロが印加され続けるので、表示素子１０２は、時刻ｔ１の前の状態を時刻ｔ５の後も保つことができる。
【００６８】
なお、電圧ＶＨ−ＶＬとは、電極１２２の電位が電位ＶＨと等しく、電極１２１の電位が電位ＶＬと等しいことをいう。
【００６９】
次に、図５に示すように、図２、図３及び図４に示すタイミングチャートにおいて、画素は、時刻ｔ５の後に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＨが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。
【００７０】
なお、電圧ＶＬ−ＶＨとは、電極１２２の電位が電位ＶＬと等しく、電極１２１の電位が電位ＶＨと等しいことをいう。
【００７１】
なお、図４に示すように、画素は、時刻ｔ１の前に、１回又は複数回、選択され、さらに図５に示すように、画素は、時刻ｔ５の後に、１回又は複数回、選択されることが可能である。
【００７２】
次に、図６に示すように、図２、図３、図４及び図５に示すタイミングチャートにおいて、電極１２１に、電位ＶＨが与えられる後に、電位ＶＬが与えられることが可能である。時刻ｔ６〜ｔ１０は、各々、時刻ｔ１〜ｔ５に相当する。そして、図２に示すタイミングチャートと比較して、配線１１１の電位のＶＨとＶＬとが逆になり、電極１２１の電位のＶＨとＶＬとが逆になり、表示素子１０２に印加される電圧のＶＨ−ＶＬとＶＬ−ＶＨとが逆になるところが異なる。
【００７３】
なお、図３と同様に、図６に示すタイミングチャートにおいて、時刻ｔ９は、時刻ｔ８以上、時刻ｔ１０以下であればよい。そのため、電極１２１の電位は、時刻ｔ８において、ＶＬとなることが可能である。そして、配線１１１の電位は、時刻ｔ８において、ＶＬとなることが可能である。
【００７４】
なお、図４と同様に、図６に示すタイミングチャートにおいて、画素は、時刻ｔ６の前に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＨが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。さらに、期間（ｔ６−ｔ１０）においては、表示素子１０２には、電圧ゼロが印加され続けるので、表示素子１０２は、時刻ｔ６の前の状態を時刻ｔ１０の後も保つことができる。
【００７５】
なお、図５と同様に、図６に示すタイミングチャートにおいて、画素は、時刻ｔ１０の後に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＬが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。
【００７６】
なお、図６に示すタイミングチャートにおいて、画素は、時刻ｔ６の前に、１回又は複数回、選択され、さらに画素は、時刻ｔ１０の後に、１回又は複数回、選択されることが可能である。
【００７７】
なお、図７に示すように、電極１２１の電位がＶＬからＶＨに変化する動作と、電極１２１の電位がＶＨからＶＬに変化する動作とを１回又は複数回繰り返すことが可能である。図７には、電極１２１の電位がＶＬからＶＨに変化した後に、電極１２１の電位がＶＨからＶＬに変化する場合のタイミングチャートの一例を示す。
【００７８】
次に、本実施の形態の画素の詳細な動作について説明する。
【００７９】
図８は、本実施の形態の画素の動作を説明するためのタイミングチャートの一例を示す。図８のタイミングチャートは、配線１１１の電位、電極１２２の電位、電極１２１の電位及び表示素子１０２に印加される電圧を示す。図８のタイミングチャートは、Ｎ（Ｎは自然数）個の期間ＴＡ（期間ＴＡ１〜期間ＴＡＮと示す）と、Ｎ−１個の期間ＴＢ（期間ＴＢ１〜期間ＴＢＮ―１と示す）と、期間ＴＣとを有する。そして、図８に示すタイミングチャートでは、期間ＴＡと期間ＴＢとは交互に配置され、それら以外に期間ＴＣが配置される。
【００８０】
まず、期間ＴＡでは、表示素子１０２に、電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加する。または、表示素子１０２に、電圧ゼロと電圧ＶＬ−ＶＨとを選択的に印加する。例えば、表示素子１０２に電圧ゼロが印加されると、表示素子１０２の状態は変化しない。一方で、表示素子１０２に、電圧ＶＨ−ＶＬ又は電圧ＶＬ−ＶＨが印加されると、表示素子１０２の状態が変化する。このように表示素子１０２に２種類の電圧を選択的に印加することによって、表示素子１０２の状態を制御することができる。そのため、表示素子１０２の階調を任意の階調にすることができる。または、表示素子１０２を初期化することにより、残像を防止することができる。
【００８１】
なお、表示素子１０２に、電圧ＶＨ−ＶＬが印加されると、表示素子１０２の階調が第１の階調（例えば黒と白との一方）に近づくものとする。そして、表示素子１０２に、電圧ＶＬ−ＶＨが印加されると、表示素子１０２の階調が第２の階調（例えば黒と白との他方）に近づくものとする。
【００８２】
なお、期間ＴＡは、図２〜図７に示す、時刻ｔ１の前の期間、時刻ｔ５の後の期間、時刻ｔ６の前の期間、時刻ｔ１０の後の期間、又は時刻ｔ５と時刻ｔ６との間の期間に対応する。
【００８３】
次に、期間ＴＢにおいて、電極１２１の電位を反転する。特に、表示素子１０２に、電圧ゼロを印加し続けながら、電極１２１の電位を反転する。つまり、期間ＴＢは、図２〜図７に示す、期間（ｔ１−ｔ５）又は期間（ｔ６−ｔ１０）に対応する。そのため、期間ＴＢにおける画素の動作の説明は省略する。
【００８４】
なお、期間ＴＡと期間ＴＢとを繰り返すことにより、表示素子１０２の状態を制御することができる。そのため、期間ＴＡと期間ＴＢとを合わせて、書き換え期間（アドレス期間ともいう）と呼ぶ。
【００８５】
なお、書き換え期間の最後に配置される期間ＴＡにおいて、画素が最後に選択されるとき、配線１１１には、電極１２１と同じ電位が与えられることが好ましい。つまり、画素には、電極１２１と同じ電位が書き込まれることが好ましい。これにより、表示素子１０２に電圧ゼロを印加したまま、書き換え期間を終了することができる。そのため、再び書き換え期間が開始されるまで、表示素子１０２の状態を維持することができる。ただし、本実施の形態の一例は、これに限定されない。例えば、書き換え期間の最後に、期間ＴＢを新たに配置することにより、表示素子１０２に電圧ゼロを印加したまま、書き換え期間を終了することができる。この場合は、期間ＴＡと期間ＴＢとの数は等しくなることが多い。そして、書き換え期間の最後に配置される期間ＴＡにおいて、画素が最後に選択されるとき、配線１１１には、電位ＶＨと電位ＶＬとが選択的に与えられることが可能である。よって、表示素子１０２の状態をさらに細かく制御することができる。
【００８６】
次に、期間ＴＣでは、表示素子１０２に、電圧ゼロを印加し続けることにより、表示素子１０２の状態を保持する。例えば、表示素子１０２に電圧ゼロを印加し続けるためには、表示素子１０２に電圧ゼロを印加したまま、書き換え期間を終了し、期間ＴＣでは、画素を選択しないようにする。よって、期間ＴＣでは、配線１１２の電位をＬレベルとする（ただし、トランジスタ１０１がＰチャネル型の場合はＨレベル）。
【００８７】
なお、期間ＴＣにおいて、配線１１１には、電極１２１と同じ電位が与えられることが好ましい。こうすれば、電極１２２の電位が漏れ電流などにより変動することを防止することができる。または、電極１２２の電位がフィードスルーなどの影響により変動しても、配線１１１の電位（電極１２１の電位）に戻すことができる。こうして、表示素子１０２に電界が生じることを抑制することができるため、表示素子１０２の状態を維持しやすくなる。つまり、表示素子１０２の経時劣化を抑制することができるので、表示品位の向上を図ることができる。
【００８８】
なお、期間ＴＣにおいて、配線１１２には、配線１１１と同じ電位を与えることが可能である。これにより、トランジスタ１０１のバイアス電圧をゼロとすることができるので、トランジスタ１０１の劣化を抑制することができる。特に、トランジスタ１０１の閾値電圧のシフトを抑制することができる。
【００８９】
なお、期間ＴＣにおいて、配線１１１、配線１１２及び／又は電極１２１には、電位を与えずに、浮遊状態にすることが可能である。すなわち、配線１１１、配線１１２及び／又は電極１２１への信号又は電圧等の供給を止めることが可能である。こうすれば、画素を駆動する駆動回路等の消費電力を削減することができる。
【００９０】
なお、期間ＴＣにおいて、配線１１１と配線１１２と電極１２１には、同じ電位を与えることが可能である。こうすれば、これらの配線の電位が変動することを抑えることができる。なお、配線１１１と配線１１２と電極１２１に与える電位は、特に限定されないが、グランドと等しい値であることが好ましい。
【００９１】
以上のように、書き換え期間において、期間ＴＡと期間ＴＢとを適宜組み合わせることにより、表示素子１０２を任意の状態に変化させることができる。そして、期間ＴＣにおいて、その状態を維持することができる。
【００９２】
ここで、図９（Ａ）及び図１０（Ａ）を参照して、期間ＴＡのタイミングチャートの具体例について説明する。図９（Ａ）及び図１０（Ａ）のタイミングチャートには、配線１１２の電位、配線１１１の電位、電極１２２の電位、電極１２１の電位及び表示素子１０２に印加される電圧を示す。
【００９３】
図９（Ａ）は、電極１２１に電位ＶＬが与えられる場合の期間ＴＡのタイミングチャートを示す。電極１２１には、電位ＶＬが与えられ、配線１１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。そして、画素は、１回又は複数回選択される。画素が選択されると、そのときの配線１１１の電位が画素に書き込まれる。配線１１１には電位ＶＨと電位ＶＬとが選択的に与えられ、電極１２１には電位ＶＬが与えられているので、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。その後、再び画素が選択されるまで、電極１２１の電位は、書き込まれた配線１１１の電位のままとなる。つまり、表示素子１０２には、電圧ゼロ又は電圧ＶＨ−ＶＬが印加され続ける。以上のように、選択される毎に、表示素子１０２に電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加することにより、表示素子１０２に印加する電圧を制御することができる。また、画素が複数回選択される場合には、電圧ゼロ又は電圧ＶＨ−ＶＬを表示素子１０２に印加する時間を制御することができる。これにより、表示素子１０２の状態を細かく制御することができる。よって、階調数を高くすることができる。または、残像を防止することができる。ただし、画素を選択する回数が多すぎると、表示素子１０２の階調を変化させる時間が長くなりすぎる。そのため、画素を選択する回数は、１回、又は２回以上、３０回以下であることが好ましい。より好ましくは、５回以上、２５回以下である。さらに好ましくは、１０回以上、２０回以下である。
【００９４】
なお、画素が複数回選択される場合、画素が選択されてから、再び画素が選択されるまでの時間を一定にすることによって、画素に信号を出力する回路（例えば信号線駆動回路又は走査線駆動回路などの駆動回路）の同期信号を一定の周期とすることができる。
【００９５】
なお、図１０（Ａ）は、図９（Ａ）と比較して、電極１２１に電位ＶＨが与えられ、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとが選択的に印加されるところが異なる。
【００９６】
なお、図９（Ｂ）及び図１０（Ｂ）に示すように、選択期間（例えば配線１１２の電位がＨレベルになる期間）の前半において、配線１１１には、電極１２１と同じ電位が与えられることが可能である。配線１１１に、電極１２１と同じ電位が与えられる期間を期間Ｔ１と示し、配線１１１に、電位ＶＨと電位ＶＬとが選択的に与えられる期間を期間Ｔ２と示す。これにより、画素に同じ電位が与えられ続けても、表示素子１０２に印加される電圧を変化することができる。そのため、残像を低減することができる。または、応答速度を速くすることができる。または、画素間の応答速度のばらつきを小さくすることができ、ムラ又は残像を防止することができる。ただし、期間Ｔ１が長すぎると、期間Ｔ２が短くなることがある。そのため、期間Ｔ２において、配線１１１の電位を画素に書き込むことができなくなることがある。したがって、期間Ｔ１は、期間Ｔ２よりも短いことが好ましい。特に、期間Ｔ１は、選択期間の１％以上、２０％以下であることが好ましい。より好ましくは、２％以上、１５％以下である。さらに好ましくは、３％以上、１０％以下である。
【００９７】
なお、図１１に示すように、画素が選択されてから、再び選択されるまでの時間は、各々、異なることが可能である。特に、画素が選択されてから、再び選択されるまでの時間は、重み付けされることが可能である。図１１では、電極１２１に電位ＶＬが与えられ、期間ＴＡにおいて、画素が４回選択される場合を例にして説明する。まず、画素が１回目に選択されてから、２回目に選択されるまでの時間を時間ｈと示す。この場合、画素が２回目に選択されてから、３回目に選択されまでの時間は、時間２ｈ（時間ｈの２倍）となる。そして、画素が３回目に選択されてから、４回目に選択されまでの時間は、時間４ｈ（時間ｈの４倍）となる。そして、画素が４回目に選択されてから、期間ＴＡの次の期間ＴＢにおいて選択されるまでの時間は、時間８ｈ（時間ｈの８倍）となる。以上のように、画素が選択されてから、再び選択されるまでの時間は、重み付け（例えば、１：２：４：８）される。これにより、画素を選択する回数を少なくすることができ、且つ表示素子１０２に電圧を印加する時間を細かく制御することができる。
【００９８】
なお、図１２に示すように、画素が選択されてから、再び選択されるまでの時間は、分割することが可能である。図１２では、一例として、画素が４回目に選択されてから、期間ＴＡの次の期間ＴＢにおいて選択されるまでの時間は、時間８ｈを２つに分割し、時間４ｈと時間４ｈにする。これにより、選択期間において、画素に書き込まれた配線１１１の電位を、容量素子が保持する時間を短くすることができる。そのため、容量素子を小さくすることができるので、画素の面積を小さくすることができる。
【００９９】
次に、図８に示すタイミングチャートの具体例について説明する。
【０１００】
まず、図１３を参照して、書き換え期間に、期間ＴＡ１と、期間ＴＢ１と、期間ＴＡ２と、期間ＴＢ２と、期間ＴＡ３と、が順に配置される場合を例にして説明する。図１３に示すタイミングチャートは、図８に示すタイミングチャートを具体化した場合の一例であり、これに限定されるものではないことを付記する。
【０１０１】
なお、図１３に示す書き換え期間を、本書き換え期間と呼ぶ。図１３に示す書き換え期間の前の書き換え期間を、前の書き換え期間と呼ぶ。
【０１０２】
なお、本書き換え期間により決定される表示素子１０２の階調を、表示素子１０２の「本階調」と呼ぶ。前の書き換え期間により決定される表示素子１０２の階調を、表示素子１０２の「前の階調」と呼ぶ。
【０１０３】
まず、期間ＴＡ１では、電極１２１には、電位ＶＬが与えられるとする。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。ここで、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数は、表示素子１０２の前の階調に依存する。例えば、前の書き換え期間において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が長い又は回数が多いほど、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間が短い又は回数が少ないほど、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間から電圧ＶＬ−ＶＨが印加される時間を引いた時間が長いほど、又は表示素子１０２に電圧ＶＨ−ＶＬが印加される回数から電圧ＶＬ−ＶＨが印加される回数を引いた値が大きいほど、本書き換え期間の期間ＴＡ１において、電圧ＶＨ−ＶＬが印加される時間が短く又は回数が少なくなるとよい。こうすれば、表示素子１０２の前の階調に起因する残像を抑制することができる。このように、期間ＴＡ１では、表示素子１０２を初期化することができるので、期間ＴＡ１を初期化期間と呼ぶ。
【０１０４】
次に、期間ＴＢ１では、表示素子１０２に電圧ゼロを印加したまま、電極１２１の電位が反転する。
【０１０５】
次に、期間ＴＡ２では、電極１２１には、電位ＶＨが与えられるとする。そのため、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとが選択的に印加される。ここで、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数は、表示素子１０２の前の階調に依存する。例えば、前の書き換え期間において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が短い又は回数が少ないほど、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間が長い又は回数が多いほど、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間から電圧ＶＬ−ＶＨが印加される時間を引いた時間が短いほど、又は表示素子１０２に電圧ＶＨ−ＶＬが印加される回数から電圧ＶＬ−ＶＨが印加される回数を引いた値が小さいほど、本書き換え期間の期間ＴＡ２において、電圧ＶＬ−ＶＨが印加される時間が短く又は回数が少なくなるとよい。こうすれば、表示素子１０２の前の階調に起因する残像を抑制することができる。このように、期間ＴＡ２では、表示素子１０２を初期化することができるので、期間ＴＡ２を初期化期間と呼ぶことができる。
【０１０６】
次に、期間ＴＢ２では、表示素子１０２に電圧ゼロを印加したまま、電極１２１の電位が反転する。
【０１０７】
次に、期間ＴＡ３では、電極１２１には、電位ＶＬが与えられるとする。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。そして、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数は、表示素子１０２の本階調に依存する。例えば、表示素子１０２の本階調が第１の階調に近いほど、電圧ＶＨ−ＶＬが印加される時間が長く又は回数が多くなるとよい。
【０１０８】
なお、図１３に示すタイミングチャートでは、書き換え期間の最後に、期間ＴＡ３が配置される。そのため、期間ＴＡ３において、画素を最後に選択するとき、配線１１１には、電極１２１と同じ電位（例えば電位ＶＬ）が与えられることが好ましい。
【０１０９】
以上のように、画素を初期化することができるので、表示素子１０２の前の階調に起因する残像を抑制することができる。特に、初期化のために、表示素子１０２に印加する電圧及びその電圧を印加する時間を、表示素子１０２の前の階調に応じて、変化させることにより、より残像を抑制することができる。
【０１１０】
なお、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数と、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数との差は、表示素子１０２の前の階調に依存することが可能である。特に、時間の差又は回数の差は、前の書き換え期間の期間ＴＡ３において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数に依存することが可能である。例えば、前の書き換え期間の期間ＴＡ３において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が長い又は回数が多いほど、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間から、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間を引いた時間は、短くなるとよい。別の例として、前の書き換え期間の期間ＴＡ３において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が長い又は回数が多いほど、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される回数から、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される回数を引いた値は、少なくなるとよい。
【０１１１】
なお、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数は、表示素子１０２の本階調に依存することが可能である。または、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数は、表示素子１０２の本階調に依存することが可能である。または、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数と、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数との差は、表示素子１０２の本階調に依存することが可能である。これにより、さらに表示素子１０２の階調数を増やすことができる。
【０１１２】
（実施の形態２）
本実施の形態では、表示装置の一例及びその表示装置の駆動方法の一例について説明する。特に、実施の形態１の画素を有する表示装置の一例及びその表示装置の駆動方法の一例について説明する。
【０１１３】
図１４は、本実施の形態の表示装置のブロック図の一例を示す。図１４に示す表示装置は、画素部２０１、駆動回路２０２及びコントローラ２０３を有する。画素部２０１は、複数の画素２０４を有する。駆動回路２０２は、信号線駆動回路２０５（ソースドライバ回路ともいう）及び走査線駆動回路２０６（ゲートドライバ回路ともいう）を有する。画素部２０１には、複数の配線２１１（配線２１１１〜２１１ｎと示す）が信号線駆動回路２０５から延伸して設けられる。そして、画素部２０１には、複数の配線２１２（配線２１２１〜２１２ｍと示す）が走査線駆動回路２０６から延伸して設けられる。複数の画素２０４は、各々、複数の配線２１１と複数の配線２１２との交差部に設けられる。例えば、画素２０４ｊｉ（ｊは１〜ｎのいずれか一、ｉは１〜ｍのいずれか一）は、配線２１１ｊと配線２１２ｉとの交差部に設けられているものとし、これらの配線と接続される。
【０１１４】
なお、画素部２０１には、配線２１１及び配線２１２の他にも様々な配線（例えば、容量線、電源線及び／又はゲート信号線など）が設けられることが可能である。
【０１１５】
画素２０４としては、実施の形態１の画素が用いられる。そのため、配線２１１及び配線２１２は、各々、実施の形態１の画素の配線１１１、配線１１２に対応し、同じ機能を有する。ただし、画素２０４としては、実施の形態１の画素に限定されず、他にも様々な画素を用いることが可能である。なお、図１４では、配線１１３に対応する配線、電極１２１に対応する電極などは、省略されている。
【０１１６】
信号線駆動回路２０５は、複数の配線２１１に信号（例えばビデオ信号）を出力する。この信号線駆動回路２０５によって、配線２１１には、電位ＶＨと電位ＶＬとを選択的に与える。
【０１１７】
なお、信号線駆動回路２０５は、配線２１１１〜２１１ｎに、同じタイミングで信号を出力する。こうすれば、各画素２０４に信号を書き込む時間を長くすることができる。そのため、各画素２０４が有する容量素子の値を大きくすることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、信号線駆動回路２０５は、配線２１１１〜２１１ｎに、１列ずつ又は複数列ずつ、順番に、信号を出力することが可能である。こうすれば、信号線駆動回路２０５の構成を簡単にすることができるため、信号線駆動回路２０５又はこの一部を画素部２０１と同じ基板に形成しやすくなる。
【０１１８】
走査線駆動回路２０６は、複数の配線２１２に信号（例えばゲート信号）を出力し、複数の配線２１２の電位を制御する。こうして、走査線駆動回路２０６は、画素２０４を選択するかしないかを決定する。なお、走査線駆動回路２０６は、１行目に属する画素２０４から、順番に選択する（走査するともいう）。そして、走査線駆動回路２０６は、全ての行に属する画素、つまり全ての画素を同時に選択する機能を有する。これにより、実施の形態１の駆動方法を実現することができる。ただし、本実施の形態の一例は、これに限定されない。例えば、走査線駆動回路２０６は、各行に属する画素２０４を、様々な順番で選択することが可能である。この場合、走査線駆動回路２０６は、デコーダ回路を有することが多い。別の例として、走査線駆動回路２０６は、ｉ行目に属する画素２０４を選択する期間の一部において、ｉ＋１行目に属する画素２０４及び／又はｉ−１行目に属する画素２０４を選択することが可能である。これにより、ｉ−１行目に属する画素２０４に書き込まれる配線２１１の電位をプリチャージ電圧としてｉ行目に属する画素２０４に入力することができる。別の例として、走査線駆動回路２０６は、一部の行に属する画素のみを順番に選択することが可能である。例えば、階調を書き換えたい画素が属する行のみを選択する。これにより、パーシャル駆動（部分駆動ともいう）を実現することができるため、消費電力の削減を図ることができる。
【０１１９】
コントローラ２０３は、信号線駆動回路２０５及び走査線駆動回路２０６などに信号を出力し、これらの駆動回路が動作するタイミングを制御する。
【０１２０】
次に、本実施の形態の表示装置の動作の一例について説明する。
【０１２１】
図１５は、本実施の形態の表示装置のタイミングチャートの一例を示す。図１５に示すタイミングチャートは、実施の形態１の期間ＴＢに相当する。さらに、図１５には、ｉ行目の配線２１２の電位（Ｖ２１２と示す）、配線２１１の電位（Ｖ２１１と示す）、ｉ行目に属する画素２０４の電極１２２の電位（Ｖ１２２と示す）、電極１２１の電位（Ｖ１２１と示す）、及び該画素２０４の表示素子１０２に印加される電圧（Ｖ１０２と示す）を示す。
【０１２２】
まず、１行目に属する画素２０４から、ｍ行目に属する画素２０４までが、１行ずつ順番に選択される（走査するともいう）。１行目に属する画素２０４の選択が開始される時刻を時刻ｔａと示し、ｍ行目に属する画素２０４の選択が終了する時刻を時刻ｔｂと示す。この時刻ｔａから時刻ｔｂまでの期間では、配線２１１には電極１２１と同じ電位が与えられる。ここでは、電極１２１には、電位ＶＬが与えられるものとする。そのため、配線２１１には、電位ＶＬが与えられる。よって、各画素２０４には、電位ＶＬが書き込まれるので、各画素２０４の表示素子１０２には、各々、電圧ゼロが印加される。その後、時刻ｔ３になると、全ての行に属する画素２０４が同時に選択される。このとき、電極１２１に、電位ＶＬが与えられるとすると、配線２１１にも、電位ＶＬが与えられる。そのため、各画素２０４の表示素子１０２には、各々、電圧ゼロが印加され続ける。その後、時刻ｔ４になると、電極１２１には、電位ＶＨが与えられる。同じタイミングで、配線２１１にも、電圧ＶＨが与えられる。そのため、各画素２０４の表示素子１０２には、各々、電圧ゼロが印加され続ける。その後、時刻ｔ５になると、全ての行に属する画素２０４の選択が終了する。
【０１２３】
ここで、ｉ行目に属する画素２０４に注目する。ｉ行目に属する画素２０４は、時刻ｔ１〜時刻ｔ２まで選択され、時刻ｔ３〜時刻ｔ５まで選択される。時刻ｔ１〜時刻ｔ２では、ｉ行目に属する画素２０４が選択され、配線２１１の電位が書き込まれる。このとき、配線２１１には、電位ＶＬが与えられているので、電極１２２の電位は、電位ＶＬと等しい値となる。さらに、電極１２１には、電位ＶＬが与えられているので、表示素子１０２には、電圧ゼロが印加される。時刻ｔ２〜時刻ｔ３までは、ｉ行目に属する画素２０４は非選択となる。このとき、電極１２２の電位は、電位ＶＬと等しい値に維持されるので、表示素子１０２には電圧ゼロが印加され続ける。時刻ｔ３〜ｔ５までは、ｉ行目に属する画素２０４は選択され、配線２１１の電位が書き込まれる。時刻ｔ４までは、配線２１１には電位ＶＬが与えられているので、電極１２１の電位は電位ＶＬと等しい値のままとなる。さらに、電極１２１には電位ＶＬが与えられるままなので、表示素子１０２には電圧ゼロが印加され続ける。時刻ｔ４になると、電極１２１には電位ＶＨが与えられる。これと同時に、配線２１１にも電位ＶＨが与えられるので、表示素子１０２には電圧ゼロが印加され続ける。
【０１２４】
以上のように、ｉ行目に属する画素２０４は、実施の形態１の画素と同様の動作を行うことができる。すなわち、１行目からｍ行目に属する全ての画素２０４が実施の形態１の画素と同様の動作を行うことができる。
【０１２５】
なお、ｍ行目に属する画素２０４の選択が終了するのと同じタイミングで、全ての行に属する画素２０４が同時に選択されることが可能である。
【０１２６】
次に、図１６は、本実施の形態の表示装置のタイミングチャートの一例を示す。図１６に示すタイミングチャートは、実施の形態１の期間ＴＡに相当する。さらに、図１６には、ｉ行目の配線２１２の電位、配線２１１の電位、ｉ行目に属する画素２０４の電極１２２の電位、電極１２１の電位、及び画素２０４の表示素子１０２に印加される電圧を示す。
【０１２７】
まず、１行目に属する画素２０４から、ｍ行目に属する画素２０４までが、１行ずつ順番に選択される（走査するともいう）。このとき、電極１２１には、電位ＶＬと電位ＶＨとの一方が与えられ、配線２１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。図１６では、電極１２１には、電位ＶＬが与えられるものとする。そのため、各画素２０４の表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。本実施の形態の表示装置は、このような画素２０４の表示素子１０２に電圧を印加する動作を１回行う。または、複数回行う。
【０１２８】
ここで、ｉ行目に属する画素２０４に注目する。ｉ行目に属する画素２０４が選択される。このとき、配線２１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。そのため、ｉ行目に属する画素２０４の表示素子１０２には、各々、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。
【０１２９】
以上のように、ｉ行目に属する画素２０４は、実施の形態１の画素と同様の動作を行うことができる。すなわち、１行目からｍ行目に属する全ての画素２０４が実施の形態１の画素と同様の動作を行うことができる。
【０１３０】
なお、走査が開始されてから、次に走査が開始されるまでの時間は、図１６に示すように、一定であることが可能であるし、異なることが可能である。
【０１３１】
（実施の形態３）
本実施の形態では、実施の形態１とは異なる画素の一例及びその画素の駆動方法の一例について説明する。
【０１３２】
図１７（Ａ）は、図１（Ａ）に示す画素に、トランジスタ３０１を新たに設ける場合の一例を示す。トランジスタ３０１の第１の端子は、配線３１２と接続され、トランジスタ３０１の第２の端子は、表示素子１０２の一方の電極と接続され、トランジスタ３０１のゲートは、配線３１１と接続される。トランジスタ３０１は、配線３１２と表示素子１０２の一方の電極との導通状態を制御する機能を有する。配線３１２には、電極１２１と同じ電位が与えられる。そのため、トランジスタ３０１がオンになると、表示素子１０２には、電圧ゼロが印加されることになる。これにより、表示素子１０２に電圧を印加する時間を短くすることができるので、表示素子１０２の階調を細かく制御することができる。または、表示素子１０２に電圧を印加する時間を短くするときに、画素を走査する時間を長くすることができる。つまり、駆動周波数を低くすることができるので、消費電力の削減を図ることができる。
【０１３３】
なお、画素が選択されてから、次に選択されるまでの時間に、重み付けされる場合に、画素としては、図１７（Ａ）に示す構成を用いることが好ましい。これにより、表示素子１０２に、電圧を印加する期間の最小の長さを短くすることができる。そのため、表示素子１０２の階調を細かく制御することができる。または、駆動周波数を低くすることができるので、消費電力の削減を図ることができる。
【０１３４】
なお、トランジスタ３０１の第１の端子は、配線３１２とは別の配線（例えば配線１１３）と接続されることが可能である。
【０１３５】
図１７（Ｂ）は、図１（Ａ）に示す画素において、容量素子１０３の代わりに、ＳＲＡＭ回路を用いた場合の一例を示す。ＳＲＡＭ回路は、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４及びトランジスタ３０５によって構成される。そして、トランジスタ３０２及びトランジスタ３０３によってインバータ回路が構成され、トランジスタ３０４及びトランジスタ３０５によってインバータ回路が構成される。トランジスタ３０２の第１の端子は、配線３１２と接続される。トランジスタ３０３の第１の端子は、配線３１３と接続され、トランジスタ３０３の第２の端子は、トランジスタ３０２の第２の端子と接続され、トランジスタ３０３のゲートは、トランジスタ３０２のゲートと接続される。トランジスタ３０４の第１の端子は、配線３１２と接続され、トランジスタ３０４の第２の端子は、トランジスタ３０２のゲートと接続され、トランジスタ３０４のゲートは、トランジスタ３０２の第２の端子と接続される。トランジスタ３０５の第１の端子は、配線３１３と接続され、トランジスタ３０５の第２の端子は、トランジスタ３０２のゲートと接続され、トランジスタ３０５のゲートは、トランジスタ３０２の第２の端子と接続される。そして、トランジスタ１０１の第２の端子は、トランジスタ３０２のゲートと接続され、表示素子１０２の一方の電極は、トランジスタ３０２の第２の端子と接続される。
【０１３６】
なお、配線３１２には、電位ＶＨが与えられ、配線３１３には、電位ＶＬが与えられる。そのため、配線３１２及び配線３１３は、電源線としての機能を有する。
【０１３７】
（実施の形態４）
本実施の形態では、半導体装置のレイアウト図について説明する。特に、実施の形態１の画素のレイアウト図について図１８を用いて説明する。
【０１３８】
トランジスタ、容量素子、又は配線などは、導電層４０１、半導体層４０２、導電層４０３、導電層４０４、及びコンタクトホール４０５などによって構成される。ただし、これらの層以外にも、絶縁層、別の導電層、又は別のコンタクトホールなどを形成することが可能である。
【０１３９】
導電層４０１は、トランジスタのゲート電極、容量素子の電極及び／又は配線としての機能を有する部分を含む。半導体層４０２は、トランジスタのチャネル領域、トランジスタのソース領域及び／又はトランジスタのドレイン領域としての機能を有する部分を含む。導電層４０３は、トランジスタのソース電極、トランジスタのドレイン電極、容量素子の電極及び／又は配線などとしての機能を有する部分を含む。導電層４０４は、画素電極としての機能を有する部分を含む。コンタクトホール４０５は、導電層４０１と導電層４０４とを接続する機能及び／又は導電層４０３と導電層４０４とを接続する機能を有する。
【０１４０】
導電層４０４は、配線１１１及び配線１１２と重なるように配置される。そのため、ある画素の画素電極（例えば導電層４０４の一部）と、該画素に隣接する画素の画素電極と、の間の隙間を小さくすることができる。こうして、光学開口率を高くすることができるため、表示品位を高くすることができる。光学開口率とは、１画素のうち、表示素子の状態を制御することができる面積の割合である。例えば、１画素のうち、画素電極が占める割合となる。
【０１４１】
なお、導電層４０４と配線１１１とが重なると、導電層４０４の電位が変動しやすくなる。このため、容量素子１０３の容量値を大きくすることによって、導電層４０４の電位の変動を少なくすることができる。そのため、容量素子１０３の面積は、導電層４０４のうち、画素電極としての機能を有する部分の面積の３０％以上９０％以下であることが好ましい。より好ましくは、４０％以上８０％以下である。さらに好ましくは、５０％以上７０％以下である。
【０１４２】
なお、容量素子１０３の面積とは、容量素子１０３の一方の電極としての機能を有する導電層４０１と、容量素子１０３の他方の電極としての機能を有する導電層４０３とが重なる面積とする。
【０１４３】
なお、導電層４０４は、配線１１１と配線１１２との一方のみと、重なるように配置されることが可能である。
【０１４４】
なお、導電層４０４は、１行前の配線１１２と重なるように配置されることが好ましい。これにより、配線１１２の電位の変化により、導電層４０４の電位が変化することを低減することができる。
【０１４５】
トランジスタ１０１としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。図１８では、トランジスタ１０１は、ゲート電極が２個のマルチゲート構造とする。マルチゲート構造にすることにより、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。こうして、トランジスタ１０１のオフ電流を小さくすることができる。駆動電圧が大きい、メモリ性を有する表示素子には、特に好ましい。
【０１４６】
（実施の形態５）
本実施の形態では、半導体装置の構造について説明する。特に、トランジスタの構造の一例について説明する。
【０１４７】
図１９は、トップゲート型のトランジスタの一例と、その上に形成される表示素子の一例とを示す図である。図１９に示すトランジスタは、基板５２６０と、絶縁層５２６１と、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、絶縁層５２６３と、導電層５２６４と、開口部を有する絶縁層５２６５と、導電層５２６６とを有する。絶縁層５２６１は、基板５２６０の上に形成される。半導体層５２６２は、絶縁層５２６１の上に形成される。絶縁層５２６３は、半導体層５２６２を覆うように形成される。導電層５２６４は、半導体層５２６２及び絶縁層５２６３の上に形成される。絶縁層５２６５は、絶縁層５２６３及び導電層５２６４の上に形成される。導電層５２６６は、絶縁層５２６５の上及び絶縁層５２６５の開口部に形成される。こうして、トップゲート型のトランジスタが形成される。
【０１４８】
図２３（Ａ）は、ボトムゲート型のトランジスタの一例と、その上に形成される表示素子の一例とを示す図である。図２３（Ａ）に示すトランジスタは、基板５３００と、導電層５３０１と、絶縁層５３０２と、半導体層５３０３ａと、半導体層５３０３ｂと、導電層５３０４と、開口部を有する絶縁層５３０５と、導電層５３０６とを有する。導電層５３０１は、基板５３００の上に形成される。絶縁層５３０２は、導電層５３０１を覆うように形成される。半導体層５３０３ａは、導電層５３０１及び絶縁層５３０２の上に形成される。半導体層５３０３ｂは、半導体層５３０３ａの上に形成される。導電層５３０４は、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される。絶縁層５３０５は、絶縁層５３０２の上及び導電層５３０４の上に形成される。導電層５３０６は、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される。こうして、ボトムゲート型のトランジスタが形成される。
【０１４９】
図２３（Ｂ）は、半導体基板に形成されるトランジスタの一例を示す。図２３（Ｂ）に示すトランジスタは、領域５３５３及び領域５３５５を有する半導体基板５３５２と、絶縁層５３５６と、絶縁層５３５４と、導電層５３５７と、開口部を有する絶縁層５３５８と、導電層５３５９とを有する。絶縁層５３５４は、半導体基板５３５２に形成される。絶縁層５３５６は、半導体基板５３５２の上に形成される。導電層５３５７は、絶縁層５３５６の上に形成される。絶縁層５３５８は、絶縁層５３５４、絶縁層５３５６及び導電層５３５７の上に形成される。導電層５３５９は、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される。こうして、領域５３５０と領域５３５１とに、各々、トランジスタが作製される。
【０１５０】
なお、図１９、図２３（Ａ）及び図２３（Ｂ）に示すトランジスタにおいて、図１９に示すように、トランジスタの上に、開口部を有する絶縁層５２６７と、導電層５２６８と、マイクロカプセル型電気泳動素子５２６９と、導電層５２７０とを形成することが可能である。
【０１５１】
なお、図１９、図２３（Ａ）及び図２３（Ｂ）に示すトランジスタにおいて、図２３（Ａ）に示すように、トランジスタの上に、液晶層５３０７と、導電層５３０８とを形成することが可能である。液晶層５３０７は、絶縁層５３０５の上及び導電層５３０６の上に配置される。導電層５３０８は、液晶層５３０７の上に形成される。
【０１５２】
なお、図１９、図２３（Ａ）及び図２３（Ｂ）に示す層の他にも、様々なものを形成することが可能である。例えば、絶縁層５３０５の上及び導電層５３０６の上には、配向膜としての機能を有する絶縁層及び／又は突起部としての機能を有する絶縁層などを形成することが可能である。別の例として、導電層５３０８の上には、突起部として機能する絶縁層、カラーフィルタ及び／又はブラックマトリクスなどを形成することが可能である。別の例として、導電層５３０８の下には、配向膜としての機能を有する絶縁層を形成することが可能である。
【０１５３】
なお、絶縁層５２６１は、下地膜としての機能を有する。絶縁層５３５４は、素子間分離層（例えばフィールド酸化膜）としての機能を有する。絶縁層５２６３、絶縁層５３０２及び絶縁層５３５６は、ゲート絶縁膜としての機能を有する。導電層５２６４、導電層５３０１及び導電層５３５７は、ゲート電極としての機能を有する。絶縁層５２６５、絶縁層５２６７、絶縁層５３０５及び絶縁層５３５８は、層間膜又は平坦化膜としての機能を有する。導電層５２６６、導電層５３０４及び導電層５３５９は、配線、トランジスタの電極又は容量素子の電極などとしての機能を有する。導電層５２６８及び導電層５３０６は、画素電極又は反射電極などとしての機能を有する。絶縁層５２６７は、隔壁としての機能を有する。導電層５２７０及び導電層５３０８は、対向電極又は共通電極などとしての機能を有する。
【０１５４】
なお、領域５２６２ｃ及び領域５２６２ｅは、不純物が添加される領域であり、ソース領域又はドレイン領域としての機能を有する。領域５２６２ｂ及び領域５２６２ｄは、領域５２６２ｃ又は領域５２６２ｅよりも低い濃度の不純物が添加される領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。領域５２６２ａは、不純物が添加されていない領域であり、チャネル領域としての機能を有する。ただし、本実施の形態の一例は、これに限定されない。例えば、領域５２６２ａに、不純物を添加することが可能である。こうして、トランジスタの特性をよくすること、閾値電圧の制御などを行うことなどができる。ただし、領域５２６２ａに添加される不純物の濃度は、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ又は領域５２６２ｅに添加される不純物の濃度よりも低いことが好ましい。別の例として、領域５２６２ｃ又は領域５２６２ｅを省略することが可能である。または、Ｎチャネル型トランジスタのみに、領域５２６２ｃ又は領域５２６２ｅを設けることが可能である。
【０１５５】
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層とし、ｎ型の導電型を有する。ただし、半導体層５３０３ａとして、酸化物半導体又は化合物半導体が用いられる場合、半導体層５３０３ｂを省略することが可能である。
【０１５６】
なお、半導体基板５３５２の一例としては、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板を用いることが可能である。そして、領域５３５３は、半導体基板５３５２に不純物が添加された領域であり、ウェルとしての機能を有する。例えば、半導体基板５３５２がｐ型の導電型を有する場合、領域５３５３はｎ型の導電型を有する。一方で、例えば、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導電型を有する。領域５３５５は、不純物が半導体基板５３５２に添加された領域であり、ソース又はドレインとしての機能を有する。なお、半導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
【０１５７】
次に、各層の材料の一例、構造の一例又は特徴などについて説明する。
【０１５８】
まず、基板（例えば基板５２６０又は基板５３００）の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。
【０１５９】
次に、絶縁層（例えば絶縁層５２６１、絶縁層５２６３、絶縁層５２６５、絶縁層５２６７、絶縁層５３０２、絶縁層５３０５、絶縁層５３５６及び絶縁層５３５８）の一例としては、酸素若しくは窒素を含む膜（例えば酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）等）、有機材料（例えばシロキサン樹脂、エポキシ若しくはアクリル等）などの単層構造又はこれらの積層構造などがある。ただし、本実施の形態の一例は、これに限定されない。
【０１６０】
次に、半導体層（例えば半導体層５２６２、半導体層５３０３ａ及び半導体層５３０３ｂなど）の一例としては、非単結晶半導体（例えば、非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコンなど）、単結晶半導体、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、酸化物半導体（例えば、ＺｎＯ、ＩｎＧａＺｎＯ、ＩＺＯ（インジウム亜鉛酸化物）、ＩＴＯ（インジウム錫酸化物）、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）など）、有機半導体、又はカーボンナノチューブなどがある。
【０１６１】
次に、導電層（例えば導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７０、導電層５３０１、導電層５３０４、導電層５３０６、及び導電層５３０８、導電層５３５７、及び導電層５３５９など）の一例としては、単体膜又はその積層構造などがある。単体膜の一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）によって構成される群から選ばれた一つの元素、この群から選ばれた一つ又は複数の元素を含む化合物などがある。
【０１６２】
（実施の形態６）
本実施の形態では、半導体装置の作製工程の一例について説明する。特に、トランジスタの構造の一例及び容量素子の構造の一例について説明する。特に、半導体層として、酸化物半導体を用いる場合の作製工程について説明する。酸化物半導体層としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される層を用いることが可能である。なお、Ｍとしては、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素などがある。例えば、Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。なお、酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。このような薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜と示すことが可能である。なお、酸化物半導体としては、ＺｎＯを用いることが可能である。
【０１６３】
また、酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０１６４】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０１６５】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１６６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１６７】
図２０（Ａ）〜（Ｃ）を参照して、トランジスタ、及び容量素子の作製工程の一例について説明する。図２０（Ａ）〜（Ｃ）は、トランジスタ５４４１、及び容量素子５４４２の作製工程の一例である。トランジスタ５４４１は、逆スタガ型トランジスタの一例であり、酸化物半導体層上にソース電極またはドレイン電極を介して配線が設けられているトランジスタの例である。
【０１６８】
まず、基板５４２０上に、スパッタリング法により第１導電層を全面に形成する。次に、第１フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、選択的に第１導電層のエッチングを行い、導電層５４２１、及び導電層５４２２を形成する。導電層５４２１は、ゲート電極として機能することが可能であり、導電層５４２２は、容量素子の一方の電極として機能することが可能である。ただし、これに限定されず、導電層５４２１、及び導電層５４２２は、配線、ゲート電極、又は容量素子の電極として機能する部分を有することが可能である。この後、レジストマスクを除去する。
【０１６９】
次に、絶縁層５４２３をプラズマＣＶＤ法またはスパッタリング法を用いて全面に形成する。絶縁層５４２３は、ゲート絶縁層として機能することが可能であり、導電層５４２１、及び導電層５４２２を覆うように形成される。なお、絶縁層５４２３の膜厚は、５０ｎｍ〜２５０ｎｍとする。
【０１７０】
なお、絶縁層５４２３として、酸化シリコン層が用いられる場合、有機シランガスを用いたＣＶＤ法により、酸化シリコン層を形成することが可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）等のシリコン含有化合物を用いることが可能である。
【０１７１】
次に、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層５４２３を選択的にエッチングして導電層５４２１に達するコンタクトホール５４２４を形成する。この後、レジストマスクを除去する。ただし、これに限定されず、コンタクトホール５４２４を省略することが可能である。または、酸化物半導体層の形成後に、コンタクトホール５４２４を形成することが可能である。ここまでの段階での断面図が図２０（Ａ）に相当する。
【０１７２】
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定されず、酸化物半導体層をスパッタリング法により形成し、さらにその上にバッファ層（例えばｎ＋層）を形成することが可能である。なお、酸化物半導体層の膜厚は、５ｎｍ〜２００ｎｍとする。
【０１７３】
次に、第３フォトマスクを用いて選択的に、酸化物半導体層のエッチングを行う。この後、レジストマスクを除去する。
【０１７４】
次に、スパッタリング法により第２導電層を全面に形成する。次に、第４フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電層のエッチングを行い、導電層５４２９、導電層５４３０、及び導電層５４３１を形成する。導電層５４２９は、コンタクトホール５４２４を介して導電層５４２１と接続される。導電層５４２９、及び導電層５４３０は、ソース電極又はドレイン電極として機能することが可能であり、導電層５４３１は、容量素子の他方の電極として機能することが可能である。ただし、これに限定されず、導電層５４２９、導電層５４３０、及び導電層５４３１は、配線、ソース若しくはドレイン電極、又は容量素子の電極として機能する部分を含むことが可能である。
【０１７５】
なお、この後、熱処理（例えば２００℃〜６００℃の）を行う場合、この熱処理に耐える耐熱性を第２導電層に持たせることが好ましい。よって、第２導電層としては、Ａｌと、耐熱性導電性材料（例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｚｒ、Ｃｅなどの元素、これらの元素を組み合わせた合金、又は、これらの元素を成分とする窒化物など）とを組み合わせた材料であることが好ましい。ただし、これに限定されず、第２導電層を積層構造にすることによって、第２導電層に耐熱性を持たせることができる。例えば、Ａｌの上下に、Ｔｉ、又はＭｏなどの耐熱性導電性材料を設けることが可能である。
【０１７６】
なお、第２導電層のエッチングの際に、さらに、酸化物半導体層の一部をエッチングして、酸化物半導体層５４２５を形成する。このエッチングによって、導電層５４２１と重なる部分の酸化物半導体層５４２５、又は、上方に第２導電層が形成されていない部分の酸化物半導体層５４２５は、削れられるので、薄くなる場合が多い。ただし、これに限定されず、酸化物半導体層は、エッチングされないことが可能である。ただし、酸化物半導体層の上にバッファ層（例えばｎ＋層）が形成される場合は、酸化物半導体はエッチングされる場合が多い。この後、レジストマスクを除去する。このエッチングが終了した段階でトランジスタ５４４１と容量素子５４４２とが完成する。ここまでの段階での断面図が図２０（Ｂ）に相当する。
【０１７７】
次に、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。この熱処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の原子レベルの再配列が行われる。このように、熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。なお、この加熱処理を行うタイミングは限定されず、酸化物半導体の形成後であれば、様々なタイミングで行うことが可能である。
【０１７８】
次に、絶縁層５４３２を全面に形成する。絶縁層５４３２としては、単層構造であることが可能であるし、積層構造であることが可能である。例えば、絶縁層５４３２として有機絶縁層を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行って、有機絶縁層を形成する。このように、酸化物半導体層に接する有機絶縁層を形成することにより、電気特性の信頼性の高いトランジスタを作製することができる。なお、絶縁層５４３２として有機絶縁層を用いる場合、有機絶縁層の下に、窒化珪素膜、又は酸化珪素膜を設けることが可能である。
【０１７９】
なお、図２０（Ｃ）においては、非感光性樹脂を用いて絶縁層５４３２を形成した形態を示すため、コンタクトホールが形成される領域の断面において、絶縁層５４３２の端部が角張っている。しかしながら、感光性樹脂を用いて絶縁層５４３２を形成すると、コンタクトホールが形成される領域の断面において、絶縁層５４３２の端部を湾曲させることが可能になる。この結果、後に形成される第３導電層又は画素電極の被覆率が向上する。
【０１８０】
なお、組成物を塗布する代わりに、その材料に応じて、ディップ法、スプレー塗布法、インクジェット法、印刷法、ドクターナイフ、ロールコーター、カーテンコーター、又はナイフコーター等を用いることが可能である。
【０１８１】
なお、酸化物半導体層を形成した後の加熱処理をせず、有機絶縁層の材料である組成物の加熱処理時に、酸化物半導体層の加熱処理を兼ねることが可能である。
【０１８２】
なお、絶縁層５４３２は、２００ｎｍ〜５μｍ、好ましくは３００ｎｍ〜１μｍで形成することが可能である。
【０１８３】
次に、第３導電層を全面に形成する。次に、第５フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、導電層５４３３、及び導電層５４３４を形成する。ここまでの段階での断面図が図２０（Ｃ）に相当する。導電層５４３３、及び導電層５４３４は、配線、画素電極、反射電極、透光性電極、又は容量素子の電極として機能することが可能である。特に、導電層５４３４は、導電層５４２２と接続されるので、容量素子５４４２の電極として機能することが可能である。ただし、これに限定されず、第１導電層と第２導電層とを接続する機能を有することが可能である。例えば、導電層５４３３と導電層５４３４とを接続することによって、導電層５４２２と導電層５４３０とを第３導電層（導電層５４３３及び導電層５４３４）を介して接続されることが可能になる。
【０１８４】
なお、容量素子５４４２は、導電層５４２２と導電層５４３４とによって、導電層５４３１が挟まれる構造になるので、容量素子５４４２の容量値を大きくすることができる。ただし、これに限定されず、導電層５４２２と導電層５４３４との一方を省略することが可能である。
【０１８５】
なお、レジストマスクをウェットエッチングで除去した後、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行うことが可能である。
【０１８６】
以上の工程により、トランジスタ５４４１と容量素子５４４２とを作製することができる。
【０１８７】
なお、図２０（Ｄ）に示すように、酸化物半導体層５４２５の上に絶縁層５４３５を形成することが可能である。絶縁層５４３５は、第２導電層がパターニングされる場合に、酸化物半導体層が削られることを防止する機能を有し、チャネルストップ膜として機能する。よって、酸化物半導体層の膜厚を薄くすることができるので、トランジスタの駆動電圧の低減、オフ電流の低減、オンオフ比の向上、又はＳ値の改善などを図ることができる。なお、絶縁層５４３５は、酸化物半導体層と絶縁層とを連続して全面に形成し、その後、フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に当該絶縁層をパターニングすることによって、形成されることができる。その後、第２導電層を全面に形成し、第２導電層と同時に酸化物半導体層をパターニングする。つまり、同じマスク（レチクル）を用いて、酸化物半導体層と第２導電層とをパターニングすることが可能になる。この場合、第２導電層の下には、酸化物半導体層が形成されることになる。こうして、工程数を増やすことなく、絶縁層５４３５を形成することができる。このような製造プロセスでは、第２導電層の下に酸化物半導体層が形成される場合が多い。ただし、これに限定されず、酸化物半導体層をパターニングした後に、絶縁層を全面に形成し、当該絶縁層をパターニングすることによって、絶縁層５４３５を形成することが可能である。
【０１８８】
なお、図２０（Ｄ）において、容量素子５４４２は、導電層５４２２と導電層５４３１とによって、絶縁層５４２３と酸化物半導体層５４３６とが挟まれる構造である。ただし、酸化物半導体層５４３６を省略することが可能である。そして、導電層５４３０と導電層５４３１とは、第３導電層をパターニングして形成される導電層５４３７を介して接続されている。このような構造は、一例として、液晶表示装置の画素に用いられることが可能である。例えば、トランジスタ５４４１はスイッチングトランジスタとして機能し、容量素子５４４２は保持容量として機能することが可能である。そして、導電層５４２１、導電層５４２２、導電層５４２９、導電層５４３７は、各々、ゲート線、容量線、ソース線、画素電極として機能することが可能である。ただし、これに限定されない。なお、図２０（Ｄ）と同様に、図２０（Ｃ）においても、導電層５４３０と導電層５４３１とを第３導電層を介して接続することが可能である。
【０１８９】
なお、図２０（Ｅ）に示すように、第２導電層をパターニングした後に、酸化物半導体層５４２５を形成することが可能である。こうすることによって、第２導電層がパターニングされる場合、酸化物半導体層は形成されていないので、酸化物半導体層が削られることがない。よって、酸化物半導体層の膜厚を薄くすることができるので、トランジスタの駆動電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はＳ値の改善などを図ることができる。なお、酸化物半導体層５４２５は、第２導電層がパターニングされる後に、酸化物半導体層が全面に形成され、その後フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に酸化物半導体層をパターニングすることによって形成されることができる。
【０１９０】
なお、図２０（Ｅ）において、容量素子は、導電層５４２２と、第３導電層をパターニングして形成される導電層５４３９とによって、絶縁層５４２３と絶縁層５４３２とが挟まれる構造である。そして、導電層５４２２と導電層５４３０とは、第３導電層をパターニングして形成される導電層５４３８を介して接続される。さらに、導電層５４３９は、第２導電層をパターニングして形成される導電層５４４０と接続される。なお、図２０（Ｅ）と同様に、図２０（Ｃ）及び（Ｄ）においても、導電層５４３０と導電層５４２２とは、導電層５４３８を介して接続されることが可能である。
【０１９１】
なお、酸化物半導体層の膜厚は、２０ｎｍ以下であることが好ましい。より好ましくは１０ｎｍ以下である。さらに好ましくは６ｎｍ以下である。
【０１９２】
なお、トランジスタの動作電圧の低減、オフ電流の低減、オンオフ比の向上、Ｓ値の改善などを図るために、酸化物半導体層の膜厚は、薄いことが好ましい。例えば、酸化物半導体層の膜厚は、絶縁層５４２３よりも薄いことが好ましい。より好ましくは、酸化物半導体層の膜厚は、絶縁層５４２３の１／２以下である。より好ましくは、１／５以下である。さらに好ましくは、１／１０以下であることが好ましい。ただし、これに限定されず、信頼性を向上させるために、酸化物半導体層の膜厚は、絶縁層５４２３よりも厚いことが可能である。特に、図２０（Ｃ）のように、酸化物半導体層が削られる場合には、酸化物半導体層の膜厚は厚いほうが好ましいので、酸化物半導体層の膜厚は、絶縁層５４２３よりも厚いことが可能である。
【０１９３】
なお、トランジスタの耐圧を高くするために、絶縁層５４２３の膜厚は、第１導電層の膜厚よりも厚いことが好ましい。より好ましくは、絶縁層５４２３の膜厚は、第１導電層の５／４以上である。さらに好ましくは、４／３以上である。ただし、これに限定されず、トランジスタの移動度を高くするために、絶縁層５４２３の膜厚は、第１導電層よりも薄いことが可能である。
【０１９４】
なお、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。例えば、室温に置けるオフ電流を１×１０−２０Ａ（１０ｚＡ（ゼプトアンペア））から、１×１０−１９Ａ（１００ｚＡ）程度にまで低減することも可能である。
【０１９５】
なお、本実施の形態の基板、絶縁層、導電層、及び半導体層としては、他の実施の形態に述べる材料、又は本明細書において述べる材料と同様なものを用いることが可能である。
【０１９６】
（実施の形態７）
本実施の形態においては、電子機器の例について説明する。
【０１９７】
図２１（Ａ）乃至図２１（Ｈ）、図２２（Ａ）乃至図２２（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０１９８】
図２１（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図２１（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２１（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図２１（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図２１（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２１（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２１（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図２１（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図２２（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図２２（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２２（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図２２（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
【０１９９】
図２１（Ａ）乃至図２１（Ｈ）、図２２（Ａ）乃至図２２（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図２１（Ａ）乃至図２１（Ｈ）、図２２（Ａ）乃至図２２（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０２００】
次に、半導体装置の応用例を説明する。
【０２０１】
図２２（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２２（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
【０２０２】
図２２（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
【０２０３】
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
【０２０４】
次に、半導体装置を、移動体と一体にして設けた例について示す。
【０２０５】
図２２（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
【０２０６】
図２２（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図２２（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
【０２０７】
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
【符号の説明】
【０２０８】
１００ 画素
１０１ トランジスタ
１０２ 表示素子
１０３ 容量素子
１１１ 配線
１１２ 配線
１１３ 配線
１２１ 電極
１２２ 電極
２０１ 画素部
２０２ 駆動回路
２０３ コントローラ
２０４ 画素
２０５ 信号線駆動回路
２０６ 走査線駆動回路
２１１ 配線
２１２ 配線
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３１１ 配線
３１２ 配線
３１３ 配線
４０１ 導電層
４０２ 半導体層
４０３ 導電層
４０４ 導電層
４０５ コンタクトホール
５０１ 膜
５０２ 液体
５０３ 粒子
５０４ 粒子
２１１１ 配線
２１１ｊ 配線
２１２ｉ 配線
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ マイクロカプセル型電気泳動素子
５２７０ 導電層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５４２０ 基板
５４２１ 導電層
５４２２ 導電層
５４２３ 絶縁層
５４２４ コンタクトホール
５４２５ 酸化物半導体層
５４２９ 導電層
５４３０ 導電層
５４３１ 導電層
５４３２ 絶縁層
５４３３ 導電層
５４３４ 導電層
５４３５ 絶縁層
５４３６ 酸化物半導体層
５４３７ 導電層
５４３８ 導電層
５４３９ 導電層
５４４０ 導電層
５４４１ トランジスタ
５４４２ 容量素子
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
ｔ１ 時刻
ｔ２ 時刻
ｔ３ 時刻
ｔ４ 時刻
ｔ５ 時刻
ｔ６ 時刻
ｔ７ 時刻
ｔ８ 時刻
ｔ９ 時刻
ｔ１０ 時刻
ｔａ 時刻
ｔｂ 時刻
ＶＬ 電位
ＶＨ 電位
【技術分野】
【０００１】
本発明は、半導体装置、表示装置、及びそれらの駆動方法に関する。特に、メモリ性を有する表示素子を有する表示装置、及びその駆動方法に関する。
【背景技術】
【０００２】
近年、電子書籍等の表示装置の開発が活発に進められている。特に、メモリ性を有する表示素子を用いて、画像を表示する技術は、消費電力の削減に大きく貢献するため、活発に開発が進められている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６７９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、全ての画素を同時にリセットしていた。そのため、前に表示した画像の残像が残っていた。または、階調を表示するために、同じ極性の電圧のみを表示素子に印加するため、細かな階調の制御が困難であった。
【０００５】
上記課題を鑑み、本発明の一態様は、表示装置において残像を低減し、よりよい表示を行うことを課題とする。また、本発明の一態様は、表示装置の消費電力を低減することを課題とする。
【課題を解決するための手段】
【０００６】
画素を初期化し、表示素子の前の階調に起因する残像を抑制する。具体的には、初期化のために、表示素子に印加する電圧及びその電圧を印加する時間を、表示素子の前の階調に応じて、変化させる。
【０００７】
本明細書で開示する発明の一態様は、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に配置された表示素子と、を有する表示装置の駆動方法であって、第１の期間と、第２の期間と、を有する。第１の期間において、第１の電極に第１の電位を与え、第２の電極に第３の電位を与える。第２の期間において、第１の電極に第１の電位を与えた後に第２の電位を与え、第２の電極に第３の電位を与えた後に第４の電位を与える。
【０００８】
上記駆動方法の構成において、第１の期間よりも前にある第３の期間を有していてもよい。第３の期間において、第１の電極に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第３の電位を与える。
【０００９】
また、上記駆動方法の構成において、第２の期間よりも後にある第４の期間を有していていもよい。第４の期間において、第１の電極に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第４の電位を与える。
【００１０】
上記駆動方法の構成において、第１の電位は、第３の電位と等しくてもよい。また、第２の電位は、第４の電位と等しくてもよい。第２の期間は、第１の期間よりも長くてもよい。
【００１１】
また、本明細書で開示する発明の一態様は、複数の画素を有し、複数の画素のそれぞれは、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に配置された表示素子と、第１の電極と配線との間に接続されたスイッチング素子と、を有する表示装置の駆動方法であって、第１の期間と、第２の期間と、を有する。第１の期間において、複数の画素がそれぞれ有するスイッチング素子が順にオンになり、配線に第１の電位を与え、第２の電極に第３の電位を与える。第２の期間において、複数の画素がそれぞれ有するスイッチング素子が同時にオンになり、配線に第１の電位を与えた後に第２の電位を与え、第２の電極に第３の電位を与えた後に第４の電位を与える。
【００１２】
上記駆動方法の構成において、第１の期間よりも前にある第３の期間を有していてもよい。第３の期間において、複数の画素がそれぞれ有するスイッチング素子が順にオンになり、配線に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第３の電位を与える。
【００１３】
上記駆動方法の構成において、第２の期間よりも後にある第４の期間を有していていもよい。第４の期間において、複数の画素がそれぞれ有するスイッチング素子が順にオンになり、配線に第１の電位及び第２の電位を選択的に与え、且つ第２の電極に第４の電位を与える。
【００１４】
上記駆動方法の構成において、第１の電位は、第３の電位と等しくてもよい。また、第２の電位は、第４の電位と等しくてもよい。第２の期間は、第１の期間よりも長くてもよい。
【発明の効果】
【００１５】
本発明の一態様は、表示装置において、よりよい表示を行うことができる。または、本発明の一態様は、表示装置の消費電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における画素の回路図の一例及びマイクロカプセル型電気泳動素子の断面図の一例。
【図２】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図３】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図４】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図５】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図６】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図７】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図８】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図９】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１０】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１１】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１２】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１３】実施の形態１における画素の動作を説明するためのタイミングチャートの一例。
【図１４】実施の形態２における表示装置のブロック図の一例。
【図１５】実施の形態２における表示装置の動作を説明するためのタイミングチャートの一例。
【図１６】実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。
【図１７】実施の形態３における画素の回路図の一例。
【図１８】実施の形態４における画素の上面図の一例。
【図１９】実施の形態５における半導体装置の断面図の一例。
【図２０】実施の形態６における半導体装置の作製工程を示す図の一例。
【図２１】実施の形態７における電子機器を説明するための図の一例。
【図２２】実施の形態７における電子機器を説明するための図の一例。
【図２３】実施の形態５における半導体装置の断面図の一例。
【発明を実施するための形態】
【００１７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【００１８】
（実施の形態１）
本実施の形態では、表示装置の一例及びその表示装置の駆動方法の一例について説明する。特に、表示装置が有する画素の一例及びその画素の駆動方法の一例について説明する。特に、メモリ性を有する表示素子を含む画素の一例及びその画素の駆動方法の一例について説明する。
【００１９】
まず、本実施の形態の画素の一例について説明する。
【００２０】
図１（Ａ）は、本実施の形態の画素の一例を示す。画素１００は、トランジスタ１０１、表示素子１０２及び容量素子１０３を有する。トランジスタ１０１の第１の端子（ソース及びドレインの一方）は、配線１１１と接続される。トランジスタ１０１の第２の端子（ソース及びドレインの他方）は、表示素子１０２の一方の電極及び容量素子１０３の一方の電極と接続される。トランジスタ１０１のゲートは、配線１１２と接続される。表示素子１０２の他方の電極は、電極１２１（コモン電極、共通電極、陰極、対向電極又はカソードともいう）と接続される。容量素子１０３の他方の電極は、配線１１３と接続される。
【００２１】
なお、表示素子１０２の一方の電極を電極１２２（画素電極ともいう）と示す。
【００２２】
なお、トランジスタ１０１は、Ｎチャネル型とする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差が閾値電圧よりも大きくなったときにオンになる。ただし、本実施の形態の一例は、これに限定されない。例えば、トランジスタ１０１は、Ｐチャネル型であることが可能である。Ｐチャネル型トランジスタは、ゲートとソースとの間の電位差が閾値電圧を下回ったときにオンになる。
【００２３】
なお、表示素子１０２としては、メモリ性を有する表示素子が用いられる。メモリ性を有する表示素子とは、電圧がゼロの状態で、所定の時間、表示情報を保持できる素子のことを言う。本実施の形態では、表示素子１０２として、図１（Ｂ）に示す素子を用いた場合について説明する。図１（Ｂ）は、マイクロカプセル型電気泳動素子の一例を示す。マイクロカプセル型電気泳動素子は、膜５０１、液体５０２、粒子５０３及び粒子５０４を有する。そして、膜５０１の中には、液体５０２と、粒子５０３と、粒子５０４とが封入されている。
【００２４】
なお、液体５０２、粒子５０３及び粒子５０４を、一対の基板間に形成される小さな空間に、封入してもよい（いわゆるマイクロカップ構造）。これにより、耐久性の向上を図ることができる。
【００２５】
なお、電気泳動を用いた素子を有する表示装置を、電気泳動表示装置と呼ぶことがある。
【００２６】
膜５０１は、透光性を有する材料（例えばアクリル樹脂（例えばポリメタクリル酸メチル、ポリメタクリル酸エチルなど）、ユリア樹脂又はアラビアゴムなどの高分子樹脂）により形成される。なお、マイクロカプセル型電気泳動素子の膜５０１は、ゼラチン状であることが好ましい。膜５０１がゼラチン状であることによって、柔軟性、曲げ強度及び機械的強度などの向上を図ることができるため、フレキシビリティの向上を図ることができる。または、マイクロカプセル型電気泳動素子を均一に、フィルムなどの基板に配置することができる。
【００２７】
液体５０２は、粒子５０３と粒子５０４とを分散させる機能を有する。つまり、液体５０２は、分散媒としての機能を有する。液体５０２としては、透光性を有する油性等の液体を用いることが好ましい。具体的には、液体５０２としては、アルコール系溶媒（例えばメタノール、エタノールなど）、エステル（例えば酢酸エチル又は酢酸ブチルなど）、脂肪族炭化水素（例えばアセトン、メチルエチルケトン等のケトン類、ぺンタン、ヘキサン又はオクタンなど）、脂環式炭化水素（例えばシクロへキサン又はメチルシクロへキサンなど）、長鎖アルキル基を有するベンゼン類等の芳香族炭化水素（例えばベンゼン、トルエン、キシレンなど）、ハロゲン化炭化水素（例えば塩化メチレン、クロロホルム、四塩化炭素又はジクロロエタンなど）、カルボン酸塩、水、若しくはその他の油類などがある。または、これらの材料のいずれか２以上の混合物がある。または、これらの材料又はこれらの材料のいずれか２以上の混合物に、界面活性剤などを配合したものなどがある。
【００２８】
なお、液体５０２を着色することが可能である。着色した液体５０２を用いて表示素子を構成することにより、カラー表示が可能な表示装置を得ることができる。
【００２９】
粒子５０３及び粒子５０４は、各々、顔料により構成される。そして、粒子５０３及び粒子５０４を構成する顔料は、互いに異なる色である。例えば、粒子５０３は、白色の顔料により構成され、粒子５０４は、黒色の顔料により構成される。白色の顔料としては、二酸化チタン、亜鉛華（酸化亜鉛）又は三酸化アンチモンなどがある。黒色の顔料としては、アニリンブラック又はカーボンブラックなどがある。なお、これらの顔料には、荷電制御剤（例えば電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス又はコンパウンドなど）、分散剤（例えばチタン系カップリング剤、又はシラン系カップリング剤など）、潤滑剤又は安定化剤などを添加することが可能である。
【００３０】
また、粒子５０３及び粒子５０４は、帯電されている。例えば、粒子５０３は、正と負との一方に帯電され、粒子５０４は、正と負との他方に帯電される。
【００３１】
なお、粒子５０３及び粒子５０４は、白色の顔料又は黒色の顔料の他にも、様々な色の顔料により構成されることが可能である。例えば、粒子５０３及び粒子５０４は、赤色の顔料、緑の顔料、青の顔料などにより構成されることが可能である。
【００３２】
なお、表示素子１０２としては、マイクロカプセル型電気泳動素子以外にも様々なものを用いることが可能である。表示素子１０２に用いられる素子又はその方式としては、水平移動型電気泳動素子、垂直移動型電気泳動素子、ツイストボール方式、粉体移動方式、電子粉流体方式、コレステリック液晶素子、カイラルネマチック液晶、反強誘電性液晶、高分子分散型液晶、帯電トナー、エレクトロウェッティング方式、エレクトロクロミズム方式、エレクトロデポジション方式などがある。
【００３３】
配線１１１には、信号が入力される。配線１１１に入力される信号としては、表示素子１０２の状態（例えば階調、又は帯電粒子の位置など）を制御するための信号（ビデオ信号）がある。よって、配線１１１は、信号線又はソース信号線（ビデオ信号線又はソース線ともいう）としての機能を有する。
【００３４】
なお、配線１１１に入力される信号は、ＨレベルとＬレベルという２種類の電位を有する。そして、配線１１１に入力される信号のＨレベルの電位をＶＨとし、配線１１１に入力される信号のＬレベルの電位をＶＬとする。つまり、配線１１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。よって、配線１１１にはデジタル信号を入力することができ、配線１１１に信号を出力する回路をデジタル回路とすることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、配線１１１には、所定の電圧が供給されることが可能である。別の例として、配線１１１には、３つ以上の電位が選択的に与えられることが可能である。別の例として、配線１１１をハイインピーダンス状態とすることが可能である。つまり、配線１１１への信号又は電圧等の供給を止め、浮遊状態とすることが可能である。こうすれば、消費電力の削減を図ることができる。
【００３５】
配線１１２には、信号が入力される。配線１１２に入力される信号としては、トランジスタ１０１の導通状態を制御するための信号（ゲート信号、選択信号又は走査信号ともいう）がある。よって、配線１１２は、信号線又はゲート信号線（ゲート線又は走査線ともいう）としての機能を有する。
【００３６】
なお、配線１１２に入力される信号は、ＨレベルとＬレベルという２種類の電位を有する。そして、配線１１２に入力される信号のＨレベルの電位は、電位ＶＨ以上の値とし、配線１１２に入力される信号のＬレベルの電位は、電位ＶＬ以下の値とする。つまり、配線１１２には、電位ＶＨ以上の電位と、電位ＶＬ以下の電位とが選択的に与えられる。ただし、本実施の形態の一例は、これに限定されない。例えば、配線１１２には、所定の電圧が供給されることが可能である。別の例として、配線１１２をハイインピーダンス状態とすることが可能である。つまり、配線１１２への信号又は電圧等の供給を止め、浮遊状態とすることが可能である。こうすれば、消費電力の削減を図ることができる。
【００３７】
配線１１３には、所定の電圧が供給される。よって、配線１１３は、電源線としての機能を有する。特に、容量素子１０３と接続されているので、配線１１３は、容量線としての機能を有する。ただし、本実施の形態の一例は、これに限定されない。例えば、配線１１３に入力される電圧を変化させることによって、電極１２２の電位を制御することができる。そのため、配線１１１に入力される信号の振幅電圧を小さくすることができ、消費電力の削減を図ることができる。
【００３８】
電極１２１には、電圧（コモン電圧ともいう）が供給される。電極１２１に供給される電圧は、ＶＨとＶＬという２種類の値を有する。つまり、電極１２１には、電位ＶＨと電位ＶＬとが選択的に与えられる。これにより、配線１１１に入力される信号の振幅を小さくすることができる。また、配線１１１に入力される信号の種類を減らすことができる。また、配線１１１に入力される信号と同じ値の２種類の電圧を有するため、表示装置全体として電圧の種類を減らすことができる。ただし、本実施の形態の一例は、これに限定されない。例えば、電極１２１には、所定の電圧が供給されることが可能である。電極１２１に所定の電圧が供給される場合、配線１１１には、電極１２１の電位よりも高い値の電位と、電極１２１の電位と等しい値の電位と、電極１２１の電位よりも低い値の電位とが選択的に与えられることが好ましい。別の例として、電極１２１には、電位ＶＨの代わりに、電位ＶＨよりも高い値の電位又は電位ＶＨよりも低い値の電位が与えられ、電位ＶＬの代わりに、電位ＶＬよりも高い値の電位又は電位ＶＬよりも低い値の電位が与えられることが可能である。別の例として、電極１２１をハイインピーダンス状態とすることが可能である。つまり、電極１２１への信号又は電圧等の供給を止め、浮遊状態とすることが可能である。こうすれば、消費電力の削減を図ることができる。
【００３９】
なお、電極１２１の電位がＶＬからＶＨになること及びＶＨからＶＬになることを、電極１２１の電位が反転すると呼ぶ。そして、電極１２１の電位が反転することを、コモン反転と呼ぶ。
【００４０】
次に、本実施の形態の画素の動作の一例について説明する。特に、電極１２１に、電位ＶＬ（第１の電位ともいう）が与えられ、その後、電位ＶＨ（第２の電位ともいう）が与えられる場合の動作の一例について説明する。
【００４１】
図２は、本実施の形態の画素の動作を説明するためのタイミングチャートの一例を示す。図２のタイミングチャートには、配線１１２の電位（Ｖ１１２と示す）、配線１１１の電位（Ｖ１１１と示す）、電極１２２の電位（Ｖ１２２と示す）、電極１２１の電位（Ｖ１２１と示す）及び表示素子１０２に印加される電圧（Ｖ１０２と示す）を示す。なお、電圧Ｖ１０２は、電極１２２の電位から、電極１２１の電位を引いた値（Ｖ１２２−Ｖ１２１）とする。
【００４２】
まず、時刻ｔ１において、配線１１２の電位はＨレベルになる。そのため、トランジスタ１０１はオンになるので、配線１１１と電極１２２とは導通状態になる。これにより、配線１１１の電位が電極１２２に供給される。このとき、電極１２１に電位ＶＬが与えられ、配線１１１にも、電位ＶＬが与えられる。そのため、電極１２２の電位は、電位ＶＬと等しくなる。こうして、表示素子１０２には、電圧ゼロ（電圧０Ｖ又は電位差０Ｖともいう）が印加される。その後、時刻ｔ２までは、この状態が維持される。
【００４３】
なお、配線１１１及び電極１２１に与えられる電位は、電位ＶＬに限定されず、配線１１１と電極１２１とに、同じ値の電位が与えられていればよい。この場合でも、表示素子１０２には、電圧ゼロを印加することができる。
【００４４】
なお、配線１１１の電位を電極１２２に供給することが可能になることを、画素が選択されるという。具体的には、トランジスタ１０１がオンになり、配線１１１と電極１２２とが導通状態になることを、画素が選択されるという。
【００４５】
なお、画素が選択され、配線１１１の電位が電極１２２に供給されることを、配線１１１の電位が画素に書き込まれるという。または、配線１１１に入力される信号（例えばビデオ信号）が画素に書き込まれるという。
【００４６】
なお、表示素子１０２に電圧ゼロが印加されるとは、電極１２１の電位と電極１２２の電位とが等しいことをいう。つまり、電極１２１と電極１２２との間の電位差が０Ｖと等しいことをいう。ただし、表示素子１０２に電圧ゼロが印加されると記載する場合でもあっても、表示素子１０２の階調が変化し始める電圧（表示素子１０２のしきい値電圧という）よりも小さい電圧であれば、表示素子１０２に印加されてもよい。
【００４７】
次に、時刻ｔ２になると、配線１１２の電位はＬレベルになる。そのため、トランジスタ１０１はオフになるので、配線１１１と電極１２２とは非導通状態になる。これにより、電極１２２は、浮遊状態になる。ただし、容量素子１０３は、配線１１３と電極１２１との間の電位差を保持しているため、電極１２２の電位は、電位ＶＬと等しいままとなる。そのため、表示素子１０２には、電圧ゼロが印加されるままとなる。その後、時刻ｔ３までは、この状態が維持される。
【００４８】
なお、期間（ｔ１−ｔ２）において、画素が選択され、配線１１１の電位が画素に書き込まれる。そのため、期間（ｔ１−ｔ２）は、選択期間又は書き込み期間としての機能を有する。
【００４９】
次に、時刻ｔ３になると、配線１１２の電位はＨレベルになる。そのため、トランジスタ１０１がオンになるので、配線１１１と電極１２２とは導通状態になる。これにより、配線１１１の電位は、電極１２２に供給される。このとき、電極１２１には電位ＶＬが与えられ、配線１１１には電位ＶＬが与えられる。そのため、電極１２２の電位は、電位ＶＬと等しいままとなる。こうして、表示素子１０２には、電圧ゼロが印加されるままとなる。その後、時刻ｔ４までは、この状態が維持される。
【００５０】
なお、期間（ｔ２−ｔ３）において、画素は選択されず、電極１２２の電位は、期間（ｔ１−ｔ２）において書き込まれる配線１１１の電位を維持する。そのため、期間（ｔ２−ｔ３）は、非選択期間又は保持期間としての機能を有する。
【００５１】
次に、時刻ｔ４になると、電極１２１には、電位ＶＨが与えられる。これと同じタイミングで、配線１１１に、電位ＶＨが与えられる。このとき、配線１１２の電位は、Ｈレベルのままである。そのため、トランジスタ１０１はオンのままなので、配線１１１と電極１２２とは導通状態のままとなる。これにより、配線１１１の電位は、電極１２２に供給されるままなので、電極１２２の電位は、電位ＶＨと等しくなる。こうして、表示素子１０２には、電圧ゼロが印加されるままとなる。その後、時刻ｔ５までは、この状態が維持される。
【００５２】
次に、時刻ｔ５になると、配線１１２の電位はＬレベルとなる。そのため、トランジスタ１０１はオフになるので、配線１１１と電極１２２とは非導通状態になる。これにより、電極１２２は、浮遊状態になる。ただし、容量素子１０３は、配線１１３と電極１２１との間の電位差を保持しているため、電極１２２の電位はおおむねＶＨに維持される。こうして、表示素子１０２には、電圧ゼロが印加されるままとなる。
【００５３】
なお、期間（ｔ３−ｔ５）において、画素は選択され、配線１１１の電位が画素に書き込まれる。そのため、期間（ｔ３−ｔ５）は、選択期間又は書き込み期間としての機能を有する。特に、期間（ｔ３−ｔ５）において、電極１２１の電位は反転する。そのため、期間（ｔ３−ｔ５）は、反転期間（コモン反転期間ともいう）としての機能を有する。
【００５４】
以上のように、電極１２１の電位が反転しても、表示素子１０２に、電圧ゼロを印加し続けることができる。つまり、電極１２１の電位と電極１２２の電位とを等しいままとすることができる。そのため、表示素子１０２に電界が生じ、表示素子１０２の状態が変わる（例えば帯電粒子の位置などによる階調が変わる）ことを防止することができる。これにより、電極１２１の電位が反転することによって生じる、表示ムラを防止することができる。そのため、表示品位の向上を図ることができる。
【００５５】
また、電極１２１の電位を反転することにより、配線１１１に入力される信号の振幅を小さくすることができる。これにより、消費電力を削減することができる。
【００５６】
また、配線１１１に入力される信号の振幅を小さくすることができるので、配線１１１に入力される信号を２値（デジタル信号）とすることができる。そのため、配線１１１に信号を出力する回路の構造を簡単にすることができる。
【００５７】
また、配線１１１に入力される信号の振幅を小さくすることができるので、トランジスタ１０１のバイアス電圧を小さくすることができる。これにより、トランジスタ１０１の劣化を抑制することができる。そのため、トランジスタ１０１の半導体層として、多結晶半導体よりも劣化しやすい半導体（例えば、非晶質半導体、微結晶半導体、又は有機半導体など）を用いることが容易になる。
【００５８】
なお、トランジスタ１０１がＰチャネル型である場合、配線１１２の電位のＨレベルとＬレベルとを反転するとよい。
【００５９】
なお、電位ＶＨという記載と、電位ＶＬという記載とを入れ替えることが可能である。つまり、電極１２１の電位を電位ＶＨと等しい値から、電位ＶＬと等しい値に反転させる場合でも、表示素子１０２に電圧ゼロを印加し続けることができる。
【００６０】
なお、期間（ｔ２−ｔ３）では、配線１１１には、任意の電位（例えば、電位ＶＨ又は電位ＶＬ）が与えられるとよい。特に、配線１１１には、期間（ｔ１−ｔ２）及び／又は期間（ｔ３−ｔ４）において、配線１１１に与えられる電位と等しい値の電位が、与えられるとよい。
【００６１】
なお、期間（ｔ３−ｔ５）は、期間（ｔ１−ｔ２）よりも長いことが好ましい。なぜなら、期間（ｔ１−ｔ２）では、電極１２２の電位を制御するのに対し、期間（ｔ３−ｔ５）では、電極１２１の電位と電極１２２の電位との両方の電位を制御するためである。
【００６２】
なお、期間（ｔ３−ｔ４）は、期間（ｔ４−ｔ５）よりも短いことが好ましい。なぜなら、期間（ｔ３−ｔ４）では、電極１２１の電位及び電極１２２の電位を維持するために、これらの電極に電位を与えるのに対し、期間（ｔ４−ｔ５）では、電極１２１の電位及び電極１２２の電位を反転するために、これらの電極に電位を与えるからである。
【００６３】
なお、期間（ｔ３−ｔ５）において、電極１２１の電位は、反転せずに、所定の電位が与えられることが可能である。
【００６４】
なお、期間（ｔ３−ｔ５）において、配線１１１の電位が反転するタイミングと、電極１２１の電位が反転するタイミングは、異なることが可能である。これにより、表示素子１０２には、電界が生じる。そのため、帯電粒子の周辺に集まるイオンを、帯電粒子から引き離すことができる。こうして、帯電粒子の移動速度を速くすることができるため、表示素子１０２の応答速度を速くすることができる。または、残像を少なくすることができる。このような場合、そのタイミングのずれは、期間（ｔ１−ｔ２）の長さの３倍以下であることが好ましい。より好ましくは、期間（ｔ１−ｔ２）の長さ以下である。
【００６５】
次に、図２とは異なるタイミングチャートの一例について説明する。
【００６６】
まず、図３に示すように、時刻ｔ３において、電極１２１の電位は反転することが可能である。これにより、期間（ｔ３−ｔ５）を短くすることができる。または、配線１１１の電位を反転する回数が少なくなるので、消費電力の削減を図ることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、時刻ｔ４は、時刻ｔ３以上、時刻ｔ５以下であればよい。
【００６７】
次に、図４に示すように、図２及び図３に示すタイミングチャートにおいて、画素は、時刻ｔ１の前に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＬが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。さらに、期間（ｔ１−ｔ５）においては、表示素子１０２には、電圧ゼロが印加され続けるので、表示素子１０２は、時刻ｔ１の前の状態を時刻ｔ５の後も保つことができる。
【００６８】
なお、電圧ＶＨ−ＶＬとは、電極１２２の電位が電位ＶＨと等しく、電極１２１の電位が電位ＶＬと等しいことをいう。
【００６９】
次に、図５に示すように、図２、図３及び図４に示すタイミングチャートにおいて、画素は、時刻ｔ５の後に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＨが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。
【００７０】
なお、電圧ＶＬ−ＶＨとは、電極１２２の電位が電位ＶＬと等しく、電極１２１の電位が電位ＶＨと等しいことをいう。
【００７１】
なお、図４に示すように、画素は、時刻ｔ１の前に、１回又は複数回、選択され、さらに図５に示すように、画素は、時刻ｔ５の後に、１回又は複数回、選択されることが可能である。
【００７２】
次に、図６に示すように、図２、図３、図４及び図５に示すタイミングチャートにおいて、電極１２１に、電位ＶＨが与えられる後に、電位ＶＬが与えられることが可能である。時刻ｔ６〜ｔ１０は、各々、時刻ｔ１〜ｔ５に相当する。そして、図２に示すタイミングチャートと比較して、配線１１１の電位のＶＨとＶＬとが逆になり、電極１２１の電位のＶＨとＶＬとが逆になり、表示素子１０２に印加される電圧のＶＨ−ＶＬとＶＬ−ＶＨとが逆になるところが異なる。
【００７３】
なお、図３と同様に、図６に示すタイミングチャートにおいて、時刻ｔ９は、時刻ｔ８以上、時刻ｔ１０以下であればよい。そのため、電極１２１の電位は、時刻ｔ８において、ＶＬとなることが可能である。そして、配線１１１の電位は、時刻ｔ８において、ＶＬとなることが可能である。
【００７４】
なお、図４と同様に、図６に示すタイミングチャートにおいて、画素は、時刻ｔ６の前に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＨが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。さらに、期間（ｔ６−ｔ１０）においては、表示素子１０２には、電圧ゼロが印加され続けるので、表示素子１０２は、時刻ｔ６の前の状態を時刻ｔ１０の後も保つことができる。
【００７５】
なお、図５と同様に、図６に示すタイミングチャートにおいて、画素は、時刻ｔ１０の後に、１回又は複数回、選択されることが可能である。このような場合、配線１１１には、電位ＶＬと電位ＶＨとが選択的に与えられ、電極１２１には電位ＶＬが与えられる。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加することができるので、表示素子１０２に電界を生じさせることができる。これにより、表示素子１０２の状態を変化させることができ、表示素子１０２の状態を制御することができる。
【００７６】
なお、図６に示すタイミングチャートにおいて、画素は、時刻ｔ６の前に、１回又は複数回、選択され、さらに画素は、時刻ｔ１０の後に、１回又は複数回、選択されることが可能である。
【００７７】
なお、図７に示すように、電極１２１の電位がＶＬからＶＨに変化する動作と、電極１２１の電位がＶＨからＶＬに変化する動作とを１回又は複数回繰り返すことが可能である。図７には、電極１２１の電位がＶＬからＶＨに変化した後に、電極１２１の電位がＶＨからＶＬに変化する場合のタイミングチャートの一例を示す。
【００７８】
次に、本実施の形態の画素の詳細な動作について説明する。
【００７９】
図８は、本実施の形態の画素の動作を説明するためのタイミングチャートの一例を示す。図８のタイミングチャートは、配線１１１の電位、電極１２２の電位、電極１２１の電位及び表示素子１０２に印加される電圧を示す。図８のタイミングチャートは、Ｎ（Ｎは自然数）個の期間ＴＡ（期間ＴＡ１〜期間ＴＡＮと示す）と、Ｎ−１個の期間ＴＢ（期間ＴＢ１〜期間ＴＢＮ―１と示す）と、期間ＴＣとを有する。そして、図８に示すタイミングチャートでは、期間ＴＡと期間ＴＢとは交互に配置され、それら以外に期間ＴＣが配置される。
【００８０】
まず、期間ＴＡでは、表示素子１０２に、電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加する。または、表示素子１０２に、電圧ゼロと電圧ＶＬ−ＶＨとを選択的に印加する。例えば、表示素子１０２に電圧ゼロが印加されると、表示素子１０２の状態は変化しない。一方で、表示素子１０２に、電圧ＶＨ−ＶＬ又は電圧ＶＬ−ＶＨが印加されると、表示素子１０２の状態が変化する。このように表示素子１０２に２種類の電圧を選択的に印加することによって、表示素子１０２の状態を制御することができる。そのため、表示素子１０２の階調を任意の階調にすることができる。または、表示素子１０２を初期化することにより、残像を防止することができる。
【００８１】
なお、表示素子１０２に、電圧ＶＨ−ＶＬが印加されると、表示素子１０２の階調が第１の階調（例えば黒と白との一方）に近づくものとする。そして、表示素子１０２に、電圧ＶＬ−ＶＨが印加されると、表示素子１０２の階調が第２の階調（例えば黒と白との他方）に近づくものとする。
【００８２】
なお、期間ＴＡは、図２〜図７に示す、時刻ｔ１の前の期間、時刻ｔ５の後の期間、時刻ｔ６の前の期間、時刻ｔ１０の後の期間、又は時刻ｔ５と時刻ｔ６との間の期間に対応する。
【００８３】
次に、期間ＴＢにおいて、電極１２１の電位を反転する。特に、表示素子１０２に、電圧ゼロを印加し続けながら、電極１２１の電位を反転する。つまり、期間ＴＢは、図２〜図７に示す、期間（ｔ１−ｔ５）又は期間（ｔ６−ｔ１０）に対応する。そのため、期間ＴＢにおける画素の動作の説明は省略する。
【００８４】
なお、期間ＴＡと期間ＴＢとを繰り返すことにより、表示素子１０２の状態を制御することができる。そのため、期間ＴＡと期間ＴＢとを合わせて、書き換え期間（アドレス期間ともいう）と呼ぶ。
【００８５】
なお、書き換え期間の最後に配置される期間ＴＡにおいて、画素が最後に選択されるとき、配線１１１には、電極１２１と同じ電位が与えられることが好ましい。つまり、画素には、電極１２１と同じ電位が書き込まれることが好ましい。これにより、表示素子１０２に電圧ゼロを印加したまま、書き換え期間を終了することができる。そのため、再び書き換え期間が開始されるまで、表示素子１０２の状態を維持することができる。ただし、本実施の形態の一例は、これに限定されない。例えば、書き換え期間の最後に、期間ＴＢを新たに配置することにより、表示素子１０２に電圧ゼロを印加したまま、書き換え期間を終了することができる。この場合は、期間ＴＡと期間ＴＢとの数は等しくなることが多い。そして、書き換え期間の最後に配置される期間ＴＡにおいて、画素が最後に選択されるとき、配線１１１には、電位ＶＨと電位ＶＬとが選択的に与えられることが可能である。よって、表示素子１０２の状態をさらに細かく制御することができる。
【００８６】
次に、期間ＴＣでは、表示素子１０２に、電圧ゼロを印加し続けることにより、表示素子１０２の状態を保持する。例えば、表示素子１０２に電圧ゼロを印加し続けるためには、表示素子１０２に電圧ゼロを印加したまま、書き換え期間を終了し、期間ＴＣでは、画素を選択しないようにする。よって、期間ＴＣでは、配線１１２の電位をＬレベルとする（ただし、トランジスタ１０１がＰチャネル型の場合はＨレベル）。
【００８７】
なお、期間ＴＣにおいて、配線１１１には、電極１２１と同じ電位が与えられることが好ましい。こうすれば、電極１２２の電位が漏れ電流などにより変動することを防止することができる。または、電極１２２の電位がフィードスルーなどの影響により変動しても、配線１１１の電位（電極１２１の電位）に戻すことができる。こうして、表示素子１０２に電界が生じることを抑制することができるため、表示素子１０２の状態を維持しやすくなる。つまり、表示素子１０２の経時劣化を抑制することができるので、表示品位の向上を図ることができる。
【００８８】
なお、期間ＴＣにおいて、配線１１２には、配線１１１と同じ電位を与えることが可能である。これにより、トランジスタ１０１のバイアス電圧をゼロとすることができるので、トランジスタ１０１の劣化を抑制することができる。特に、トランジスタ１０１の閾値電圧のシフトを抑制することができる。
【００８９】
なお、期間ＴＣにおいて、配線１１１、配線１１２及び／又は電極１２１には、電位を与えずに、浮遊状態にすることが可能である。すなわち、配線１１１、配線１１２及び／又は電極１２１への信号又は電圧等の供給を止めることが可能である。こうすれば、画素を駆動する駆動回路等の消費電力を削減することができる。
【００９０】
なお、期間ＴＣにおいて、配線１１１と配線１１２と電極１２１には、同じ電位を与えることが可能である。こうすれば、これらの配線の電位が変動することを抑えることができる。なお、配線１１１と配線１１２と電極１２１に与える電位は、特に限定されないが、グランドと等しい値であることが好ましい。
【００９１】
以上のように、書き換え期間において、期間ＴＡと期間ＴＢとを適宜組み合わせることにより、表示素子１０２を任意の状態に変化させることができる。そして、期間ＴＣにおいて、その状態を維持することができる。
【００９２】
ここで、図９（Ａ）及び図１０（Ａ）を参照して、期間ＴＡのタイミングチャートの具体例について説明する。図９（Ａ）及び図１０（Ａ）のタイミングチャートには、配線１１２の電位、配線１１１の電位、電極１２２の電位、電極１２１の電位及び表示素子１０２に印加される電圧を示す。
【００９３】
図９（Ａ）は、電極１２１に電位ＶＬが与えられる場合の期間ＴＡのタイミングチャートを示す。電極１２１には、電位ＶＬが与えられ、配線１１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。そして、画素は、１回又は複数回選択される。画素が選択されると、そのときの配線１１１の電位が画素に書き込まれる。配線１１１には電位ＶＨと電位ＶＬとが選択的に与えられ、電極１２１には電位ＶＬが与えられているので、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。その後、再び画素が選択されるまで、電極１２１の電位は、書き込まれた配線１１１の電位のままとなる。つまり、表示素子１０２には、電圧ゼロ又は電圧ＶＨ−ＶＬが印加され続ける。以上のように、選択される毎に、表示素子１０２に電圧ゼロと電圧ＶＨ−ＶＬとを選択的に印加することにより、表示素子１０２に印加する電圧を制御することができる。また、画素が複数回選択される場合には、電圧ゼロ又は電圧ＶＨ−ＶＬを表示素子１０２に印加する時間を制御することができる。これにより、表示素子１０２の状態を細かく制御することができる。よって、階調数を高くすることができる。または、残像を防止することができる。ただし、画素を選択する回数が多すぎると、表示素子１０２の階調を変化させる時間が長くなりすぎる。そのため、画素を選択する回数は、１回、又は２回以上、３０回以下であることが好ましい。より好ましくは、５回以上、２５回以下である。さらに好ましくは、１０回以上、２０回以下である。
【００９４】
なお、画素が複数回選択される場合、画素が選択されてから、再び画素が選択されるまでの時間を一定にすることによって、画素に信号を出力する回路（例えば信号線駆動回路又は走査線駆動回路などの駆動回路）の同期信号を一定の周期とすることができる。
【００９５】
なお、図１０（Ａ）は、図９（Ａ）と比較して、電極１２１に電位ＶＨが与えられ、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとが選択的に印加されるところが異なる。
【００９６】
なお、図９（Ｂ）及び図１０（Ｂ）に示すように、選択期間（例えば配線１１２の電位がＨレベルになる期間）の前半において、配線１１１には、電極１２１と同じ電位が与えられることが可能である。配線１１１に、電極１２１と同じ電位が与えられる期間を期間Ｔ１と示し、配線１１１に、電位ＶＨと電位ＶＬとが選択的に与えられる期間を期間Ｔ２と示す。これにより、画素に同じ電位が与えられ続けても、表示素子１０２に印加される電圧を変化することができる。そのため、残像を低減することができる。または、応答速度を速くすることができる。または、画素間の応答速度のばらつきを小さくすることができ、ムラ又は残像を防止することができる。ただし、期間Ｔ１が長すぎると、期間Ｔ２が短くなることがある。そのため、期間Ｔ２において、配線１１１の電位を画素に書き込むことができなくなることがある。したがって、期間Ｔ１は、期間Ｔ２よりも短いことが好ましい。特に、期間Ｔ１は、選択期間の１％以上、２０％以下であることが好ましい。より好ましくは、２％以上、１５％以下である。さらに好ましくは、３％以上、１０％以下である。
【００９７】
なお、図１１に示すように、画素が選択されてから、再び選択されるまでの時間は、各々、異なることが可能である。特に、画素が選択されてから、再び選択されるまでの時間は、重み付けされることが可能である。図１１では、電極１２１に電位ＶＬが与えられ、期間ＴＡにおいて、画素が４回選択される場合を例にして説明する。まず、画素が１回目に選択されてから、２回目に選択されるまでの時間を時間ｈと示す。この場合、画素が２回目に選択されてから、３回目に選択されまでの時間は、時間２ｈ（時間ｈの２倍）となる。そして、画素が３回目に選択されてから、４回目に選択されまでの時間は、時間４ｈ（時間ｈの４倍）となる。そして、画素が４回目に選択されてから、期間ＴＡの次の期間ＴＢにおいて選択されるまでの時間は、時間８ｈ（時間ｈの８倍）となる。以上のように、画素が選択されてから、再び選択されるまでの時間は、重み付け（例えば、１：２：４：８）される。これにより、画素を選択する回数を少なくすることができ、且つ表示素子１０２に電圧を印加する時間を細かく制御することができる。
【００９８】
なお、図１２に示すように、画素が選択されてから、再び選択されるまでの時間は、分割することが可能である。図１２では、一例として、画素が４回目に選択されてから、期間ＴＡの次の期間ＴＢにおいて選択されるまでの時間は、時間８ｈを２つに分割し、時間４ｈと時間４ｈにする。これにより、選択期間において、画素に書き込まれた配線１１１の電位を、容量素子が保持する時間を短くすることができる。そのため、容量素子を小さくすることができるので、画素の面積を小さくすることができる。
【００９９】
次に、図８に示すタイミングチャートの具体例について説明する。
【０１００】
まず、図１３を参照して、書き換え期間に、期間ＴＡ１と、期間ＴＢ１と、期間ＴＡ２と、期間ＴＢ２と、期間ＴＡ３と、が順に配置される場合を例にして説明する。図１３に示すタイミングチャートは、図８に示すタイミングチャートを具体化した場合の一例であり、これに限定されるものではないことを付記する。
【０１０１】
なお、図１３に示す書き換え期間を、本書き換え期間と呼ぶ。図１３に示す書き換え期間の前の書き換え期間を、前の書き換え期間と呼ぶ。
【０１０２】
なお、本書き換え期間により決定される表示素子１０２の階調を、表示素子１０２の「本階調」と呼ぶ。前の書き換え期間により決定される表示素子１０２の階調を、表示素子１０２の「前の階調」と呼ぶ。
【０１０３】
まず、期間ＴＡ１では、電極１２１には、電位ＶＬが与えられるとする。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。ここで、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数は、表示素子１０２の前の階調に依存する。例えば、前の書き換え期間において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が長い又は回数が多いほど、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間が短い又は回数が少ないほど、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間から電圧ＶＬ−ＶＨが印加される時間を引いた時間が長いほど、又は表示素子１０２に電圧ＶＨ−ＶＬが印加される回数から電圧ＶＬ−ＶＨが印加される回数を引いた値が大きいほど、本書き換え期間の期間ＴＡ１において、電圧ＶＨ−ＶＬが印加される時間が短く又は回数が少なくなるとよい。こうすれば、表示素子１０２の前の階調に起因する残像を抑制することができる。このように、期間ＴＡ１では、表示素子１０２を初期化することができるので、期間ＴＡ１を初期化期間と呼ぶ。
【０１０４】
次に、期間ＴＢ１では、表示素子１０２に電圧ゼロを印加したまま、電極１２１の電位が反転する。
【０１０５】
次に、期間ＴＡ２では、電極１２１には、電位ＶＨが与えられるとする。そのため、表示素子１０２には、電圧ゼロと電圧ＶＬ−ＶＨとが選択的に印加される。ここで、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数は、表示素子１０２の前の階調に依存する。例えば、前の書き換え期間において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が短い又は回数が少ないほど、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間が長い又は回数が多いほど、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間から電圧ＶＬ−ＶＨが印加される時間を引いた時間が短いほど、又は表示素子１０２に電圧ＶＨ−ＶＬが印加される回数から電圧ＶＬ−ＶＨが印加される回数を引いた値が小さいほど、本書き換え期間の期間ＴＡ２において、電圧ＶＬ−ＶＨが印加される時間が短く又は回数が少なくなるとよい。こうすれば、表示素子１０２の前の階調に起因する残像を抑制することができる。このように、期間ＴＡ２では、表示素子１０２を初期化することができるので、期間ＴＡ２を初期化期間と呼ぶことができる。
【０１０６】
次に、期間ＴＢ２では、表示素子１０２に電圧ゼロを印加したまま、電極１２１の電位が反転する。
【０１０７】
次に、期間ＴＡ３では、電極１２１には、電位ＶＬが与えられるとする。そのため、表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。そして、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数は、表示素子１０２の本階調に依存する。例えば、表示素子１０２の本階調が第１の階調に近いほど、電圧ＶＨ−ＶＬが印加される時間が長く又は回数が多くなるとよい。
【０１０８】
なお、図１３に示すタイミングチャートでは、書き換え期間の最後に、期間ＴＡ３が配置される。そのため、期間ＴＡ３において、画素を最後に選択するとき、配線１１１には、電極１２１と同じ電位（例えば電位ＶＬ）が与えられることが好ましい。
【０１０９】
以上のように、画素を初期化することができるので、表示素子１０２の前の階調に起因する残像を抑制することができる。特に、初期化のために、表示素子１０２に印加する電圧及びその電圧を印加する時間を、表示素子１０２の前の階調に応じて、変化させることにより、より残像を抑制することができる。
【０１１０】
なお、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数と、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数との差は、表示素子１０２の前の階調に依存することが可能である。特に、時間の差又は回数の差は、前の書き換え期間の期間ＴＡ３において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数に依存することが可能である。例えば、前の書き換え期間の期間ＴＡ３において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が長い又は回数が多いほど、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間から、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間を引いた時間は、短くなるとよい。別の例として、前の書き換え期間の期間ＴＡ３において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間が長い又は回数が多いほど、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される回数から、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される回数を引いた値は、少なくなるとよい。
【０１１１】
なお、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数は、表示素子１０２の本階調に依存することが可能である。または、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数は、表示素子１０２の本階調に依存することが可能である。または、期間ＴＡ１において、表示素子１０２に電圧ＶＨ−ＶＬが印加される時間又は回数と、期間ＴＡ２において、表示素子１０２に電圧ＶＬ−ＶＨが印加される時間又は回数との差は、表示素子１０２の本階調に依存することが可能である。これにより、さらに表示素子１０２の階調数を増やすことができる。
【０１１２】
（実施の形態２）
本実施の形態では、表示装置の一例及びその表示装置の駆動方法の一例について説明する。特に、実施の形態１の画素を有する表示装置の一例及びその表示装置の駆動方法の一例について説明する。
【０１１３】
図１４は、本実施の形態の表示装置のブロック図の一例を示す。図１４に示す表示装置は、画素部２０１、駆動回路２０２及びコントローラ２０３を有する。画素部２０１は、複数の画素２０４を有する。駆動回路２０２は、信号線駆動回路２０５（ソースドライバ回路ともいう）及び走査線駆動回路２０６（ゲートドライバ回路ともいう）を有する。画素部２０１には、複数の配線２１１（配線２１１１〜２１１ｎと示す）が信号線駆動回路２０５から延伸して設けられる。そして、画素部２０１には、複数の配線２１２（配線２１２１〜２１２ｍと示す）が走査線駆動回路２０６から延伸して設けられる。複数の画素２０４は、各々、複数の配線２１１と複数の配線２１２との交差部に設けられる。例えば、画素２０４ｊｉ（ｊは１〜ｎのいずれか一、ｉは１〜ｍのいずれか一）は、配線２１１ｊと配線２１２ｉとの交差部に設けられているものとし、これらの配線と接続される。
【０１１４】
なお、画素部２０１には、配線２１１及び配線２１２の他にも様々な配線（例えば、容量線、電源線及び／又はゲート信号線など）が設けられることが可能である。
【０１１５】
画素２０４としては、実施の形態１の画素が用いられる。そのため、配線２１１及び配線２１２は、各々、実施の形態１の画素の配線１１１、配線１１２に対応し、同じ機能を有する。ただし、画素２０４としては、実施の形態１の画素に限定されず、他にも様々な画素を用いることが可能である。なお、図１４では、配線１１３に対応する配線、電極１２１に対応する電極などは、省略されている。
【０１１６】
信号線駆動回路２０５は、複数の配線２１１に信号（例えばビデオ信号）を出力する。この信号線駆動回路２０５によって、配線２１１には、電位ＶＨと電位ＶＬとを選択的に与える。
【０１１７】
なお、信号線駆動回路２０５は、配線２１１１〜２１１ｎに、同じタイミングで信号を出力する。こうすれば、各画素２０４に信号を書き込む時間を長くすることができる。そのため、各画素２０４が有する容量素子の値を大きくすることができる。ただし、本実施の形態の一例は、これに限定されない。例えば、信号線駆動回路２０５は、配線２１１１〜２１１ｎに、１列ずつ又は複数列ずつ、順番に、信号を出力することが可能である。こうすれば、信号線駆動回路２０５の構成を簡単にすることができるため、信号線駆動回路２０５又はこの一部を画素部２０１と同じ基板に形成しやすくなる。
【０１１８】
走査線駆動回路２０６は、複数の配線２１２に信号（例えばゲート信号）を出力し、複数の配線２１２の電位を制御する。こうして、走査線駆動回路２０６は、画素２０４を選択するかしないかを決定する。なお、走査線駆動回路２０６は、１行目に属する画素２０４から、順番に選択する（走査するともいう）。そして、走査線駆動回路２０６は、全ての行に属する画素、つまり全ての画素を同時に選択する機能を有する。これにより、実施の形態１の駆動方法を実現することができる。ただし、本実施の形態の一例は、これに限定されない。例えば、走査線駆動回路２０６は、各行に属する画素２０４を、様々な順番で選択することが可能である。この場合、走査線駆動回路２０６は、デコーダ回路を有することが多い。別の例として、走査線駆動回路２０６は、ｉ行目に属する画素２０４を選択する期間の一部において、ｉ＋１行目に属する画素２０４及び／又はｉ−１行目に属する画素２０４を選択することが可能である。これにより、ｉ−１行目に属する画素２０４に書き込まれる配線２１１の電位をプリチャージ電圧としてｉ行目に属する画素２０４に入力することができる。別の例として、走査線駆動回路２０６は、一部の行に属する画素のみを順番に選択することが可能である。例えば、階調を書き換えたい画素が属する行のみを選択する。これにより、パーシャル駆動（部分駆動ともいう）を実現することができるため、消費電力の削減を図ることができる。
【０１１９】
コントローラ２０３は、信号線駆動回路２０５及び走査線駆動回路２０６などに信号を出力し、これらの駆動回路が動作するタイミングを制御する。
【０１２０】
次に、本実施の形態の表示装置の動作の一例について説明する。
【０１２１】
図１５は、本実施の形態の表示装置のタイミングチャートの一例を示す。図１５に示すタイミングチャートは、実施の形態１の期間ＴＢに相当する。さらに、図１５には、ｉ行目の配線２１２の電位（Ｖ２１２と示す）、配線２１１の電位（Ｖ２１１と示す）、ｉ行目に属する画素２０４の電極１２２の電位（Ｖ１２２と示す）、電極１２１の電位（Ｖ１２１と示す）、及び該画素２０４の表示素子１０２に印加される電圧（Ｖ１０２と示す）を示す。
【０１２２】
まず、１行目に属する画素２０４から、ｍ行目に属する画素２０４までが、１行ずつ順番に選択される（走査するともいう）。１行目に属する画素２０４の選択が開始される時刻を時刻ｔａと示し、ｍ行目に属する画素２０４の選択が終了する時刻を時刻ｔｂと示す。この時刻ｔａから時刻ｔｂまでの期間では、配線２１１には電極１２１と同じ電位が与えられる。ここでは、電極１２１には、電位ＶＬが与えられるものとする。そのため、配線２１１には、電位ＶＬが与えられる。よって、各画素２０４には、電位ＶＬが書き込まれるので、各画素２０４の表示素子１０２には、各々、電圧ゼロが印加される。その後、時刻ｔ３になると、全ての行に属する画素２０４が同時に選択される。このとき、電極１２１に、電位ＶＬが与えられるとすると、配線２１１にも、電位ＶＬが与えられる。そのため、各画素２０４の表示素子１０２には、各々、電圧ゼロが印加され続ける。その後、時刻ｔ４になると、電極１２１には、電位ＶＨが与えられる。同じタイミングで、配線２１１にも、電圧ＶＨが与えられる。そのため、各画素２０４の表示素子１０２には、各々、電圧ゼロが印加され続ける。その後、時刻ｔ５になると、全ての行に属する画素２０４の選択が終了する。
【０１２３】
ここで、ｉ行目に属する画素２０４に注目する。ｉ行目に属する画素２０４は、時刻ｔ１〜時刻ｔ２まで選択され、時刻ｔ３〜時刻ｔ５まで選択される。時刻ｔ１〜時刻ｔ２では、ｉ行目に属する画素２０４が選択され、配線２１１の電位が書き込まれる。このとき、配線２１１には、電位ＶＬが与えられているので、電極１２２の電位は、電位ＶＬと等しい値となる。さらに、電極１２１には、電位ＶＬが与えられているので、表示素子１０２には、電圧ゼロが印加される。時刻ｔ２〜時刻ｔ３までは、ｉ行目に属する画素２０４は非選択となる。このとき、電極１２２の電位は、電位ＶＬと等しい値に維持されるので、表示素子１０２には電圧ゼロが印加され続ける。時刻ｔ３〜ｔ５までは、ｉ行目に属する画素２０４は選択され、配線２１１の電位が書き込まれる。時刻ｔ４までは、配線２１１には電位ＶＬが与えられているので、電極１２１の電位は電位ＶＬと等しい値のままとなる。さらに、電極１２１には電位ＶＬが与えられるままなので、表示素子１０２には電圧ゼロが印加され続ける。時刻ｔ４になると、電極１２１には電位ＶＨが与えられる。これと同時に、配線２１１にも電位ＶＨが与えられるので、表示素子１０２には電圧ゼロが印加され続ける。
【０１２４】
以上のように、ｉ行目に属する画素２０４は、実施の形態１の画素と同様の動作を行うことができる。すなわち、１行目からｍ行目に属する全ての画素２０４が実施の形態１の画素と同様の動作を行うことができる。
【０１２５】
なお、ｍ行目に属する画素２０４の選択が終了するのと同じタイミングで、全ての行に属する画素２０４が同時に選択されることが可能である。
【０１２６】
次に、図１６は、本実施の形態の表示装置のタイミングチャートの一例を示す。図１６に示すタイミングチャートは、実施の形態１の期間ＴＡに相当する。さらに、図１６には、ｉ行目の配線２１２の電位、配線２１１の電位、ｉ行目に属する画素２０４の電極１２２の電位、電極１２１の電位、及び画素２０４の表示素子１０２に印加される電圧を示す。
【０１２７】
まず、１行目に属する画素２０４から、ｍ行目に属する画素２０４までが、１行ずつ順番に選択される（走査するともいう）。このとき、電極１２１には、電位ＶＬと電位ＶＨとの一方が与えられ、配線２１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。図１６では、電極１２１には、電位ＶＬが与えられるものとする。そのため、各画素２０４の表示素子１０２には、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。本実施の形態の表示装置は、このような画素２０４の表示素子１０２に電圧を印加する動作を１回行う。または、複数回行う。
【０１２８】
ここで、ｉ行目に属する画素２０４に注目する。ｉ行目に属する画素２０４が選択される。このとき、配線２１１には、電位ＶＨと電位ＶＬとが選択的に与えられる。そのため、ｉ行目に属する画素２０４の表示素子１０２には、各々、電圧ゼロと電圧ＶＨ−ＶＬとが選択的に印加される。
【０１２９】
以上のように、ｉ行目に属する画素２０４は、実施の形態１の画素と同様の動作を行うことができる。すなわち、１行目からｍ行目に属する全ての画素２０４が実施の形態１の画素と同様の動作を行うことができる。
【０１３０】
なお、走査が開始されてから、次に走査が開始されるまでの時間は、図１６に示すように、一定であることが可能であるし、異なることが可能である。
【０１３１】
（実施の形態３）
本実施の形態では、実施の形態１とは異なる画素の一例及びその画素の駆動方法の一例について説明する。
【０１３２】
図１７（Ａ）は、図１（Ａ）に示す画素に、トランジスタ３０１を新たに設ける場合の一例を示す。トランジスタ３０１の第１の端子は、配線３１２と接続され、トランジスタ３０１の第２の端子は、表示素子１０２の一方の電極と接続され、トランジスタ３０１のゲートは、配線３１１と接続される。トランジスタ３０１は、配線３１２と表示素子１０２の一方の電極との導通状態を制御する機能を有する。配線３１２には、電極１２１と同じ電位が与えられる。そのため、トランジスタ３０１がオンになると、表示素子１０２には、電圧ゼロが印加されることになる。これにより、表示素子１０２に電圧を印加する時間を短くすることができるので、表示素子１０２の階調を細かく制御することができる。または、表示素子１０２に電圧を印加する時間を短くするときに、画素を走査する時間を長くすることができる。つまり、駆動周波数を低くすることができるので、消費電力の削減を図ることができる。
【０１３３】
なお、画素が選択されてから、次に選択されるまでの時間に、重み付けされる場合に、画素としては、図１７（Ａ）に示す構成を用いることが好ましい。これにより、表示素子１０２に、電圧を印加する期間の最小の長さを短くすることができる。そのため、表示素子１０２の階調を細かく制御することができる。または、駆動周波数を低くすることができるので、消費電力の削減を図ることができる。
【０１３４】
なお、トランジスタ３０１の第１の端子は、配線３１２とは別の配線（例えば配線１１３）と接続されることが可能である。
【０１３５】
図１７（Ｂ）は、図１（Ａ）に示す画素において、容量素子１０３の代わりに、ＳＲＡＭ回路を用いた場合の一例を示す。ＳＲＡＭ回路は、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４及びトランジスタ３０５によって構成される。そして、トランジスタ３０２及びトランジスタ３０３によってインバータ回路が構成され、トランジスタ３０４及びトランジスタ３０５によってインバータ回路が構成される。トランジスタ３０２の第１の端子は、配線３１２と接続される。トランジスタ３０３の第１の端子は、配線３１３と接続され、トランジスタ３０３の第２の端子は、トランジスタ３０２の第２の端子と接続され、トランジスタ３０３のゲートは、トランジスタ３０２のゲートと接続される。トランジスタ３０４の第１の端子は、配線３１２と接続され、トランジスタ３０４の第２の端子は、トランジスタ３０２のゲートと接続され、トランジスタ３０４のゲートは、トランジスタ３０２の第２の端子と接続される。トランジスタ３０５の第１の端子は、配線３１３と接続され、トランジスタ３０５の第２の端子は、トランジスタ３０２のゲートと接続され、トランジスタ３０５のゲートは、トランジスタ３０２の第２の端子と接続される。そして、トランジスタ１０１の第２の端子は、トランジスタ３０２のゲートと接続され、表示素子１０２の一方の電極は、トランジスタ３０２の第２の端子と接続される。
【０１３６】
なお、配線３１２には、電位ＶＨが与えられ、配線３１３には、電位ＶＬが与えられる。そのため、配線３１２及び配線３１３は、電源線としての機能を有する。
【０１３７】
（実施の形態４）
本実施の形態では、半導体装置のレイアウト図について説明する。特に、実施の形態１の画素のレイアウト図について図１８を用いて説明する。
【０１３８】
トランジスタ、容量素子、又は配線などは、導電層４０１、半導体層４０２、導電層４０３、導電層４０４、及びコンタクトホール４０５などによって構成される。ただし、これらの層以外にも、絶縁層、別の導電層、又は別のコンタクトホールなどを形成することが可能である。
【０１３９】
導電層４０１は、トランジスタのゲート電極、容量素子の電極及び／又は配線としての機能を有する部分を含む。半導体層４０２は、トランジスタのチャネル領域、トランジスタのソース領域及び／又はトランジスタのドレイン領域としての機能を有する部分を含む。導電層４０３は、トランジスタのソース電極、トランジスタのドレイン電極、容量素子の電極及び／又は配線などとしての機能を有する部分を含む。導電層４０４は、画素電極としての機能を有する部分を含む。コンタクトホール４０５は、導電層４０１と導電層４０４とを接続する機能及び／又は導電層４０３と導電層４０４とを接続する機能を有する。
【０１４０】
導電層４０４は、配線１１１及び配線１１２と重なるように配置される。そのため、ある画素の画素電極（例えば導電層４０４の一部）と、該画素に隣接する画素の画素電極と、の間の隙間を小さくすることができる。こうして、光学開口率を高くすることができるため、表示品位を高くすることができる。光学開口率とは、１画素のうち、表示素子の状態を制御することができる面積の割合である。例えば、１画素のうち、画素電極が占める割合となる。
【０１４１】
なお、導電層４０４と配線１１１とが重なると、導電層４０４の電位が変動しやすくなる。このため、容量素子１０３の容量値を大きくすることによって、導電層４０４の電位の変動を少なくすることができる。そのため、容量素子１０３の面積は、導電層４０４のうち、画素電極としての機能を有する部分の面積の３０％以上９０％以下であることが好ましい。より好ましくは、４０％以上８０％以下である。さらに好ましくは、５０％以上７０％以下である。
【０１４２】
なお、容量素子１０３の面積とは、容量素子１０３の一方の電極としての機能を有する導電層４０１と、容量素子１０３の他方の電極としての機能を有する導電層４０３とが重なる面積とする。
【０１４３】
なお、導電層４０４は、配線１１１と配線１１２との一方のみと、重なるように配置されることが可能である。
【０１４４】
なお、導電層４０４は、１行前の配線１１２と重なるように配置されることが好ましい。これにより、配線１１２の電位の変化により、導電層４０４の電位が変化することを低減することができる。
【０１４５】
トランジスタ１０１としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。図１８では、トランジスタ１０１は、ゲート電極が２個のマルチゲート構造とする。マルチゲート構造にすることにより、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。こうして、トランジスタ１０１のオフ電流を小さくすることができる。駆動電圧が大きい、メモリ性を有する表示素子には、特に好ましい。
【０１４６】
（実施の形態５）
本実施の形態では、半導体装置の構造について説明する。特に、トランジスタの構造の一例について説明する。
【０１４７】
図１９は、トップゲート型のトランジスタの一例と、その上に形成される表示素子の一例とを示す図である。図１９に示すトランジスタは、基板５２６０と、絶縁層５２６１と、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、絶縁層５２６３と、導電層５２６４と、開口部を有する絶縁層５２６５と、導電層５２６６とを有する。絶縁層５２６１は、基板５２６０の上に形成される。半導体層５２６２は、絶縁層５２６１の上に形成される。絶縁層５２６３は、半導体層５２６２を覆うように形成される。導電層５２６４は、半導体層５２６２及び絶縁層５２６３の上に形成される。絶縁層５２６５は、絶縁層５２６３及び導電層５２６４の上に形成される。導電層５２６６は、絶縁層５２６５の上及び絶縁層５２６５の開口部に形成される。こうして、トップゲート型のトランジスタが形成される。
【０１４８】
図２３（Ａ）は、ボトムゲート型のトランジスタの一例と、その上に形成される表示素子の一例とを示す図である。図２３（Ａ）に示すトランジスタは、基板５３００と、導電層５３０１と、絶縁層５３０２と、半導体層５３０３ａと、半導体層５３０３ｂと、導電層５３０４と、開口部を有する絶縁層５３０５と、導電層５３０６とを有する。導電層５３０１は、基板５３００の上に形成される。絶縁層５３０２は、導電層５３０１を覆うように形成される。半導体層５３０３ａは、導電層５３０１及び絶縁層５３０２の上に形成される。半導体層５３０３ｂは、半導体層５３０３ａの上に形成される。導電層５３０４は、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される。絶縁層５３０５は、絶縁層５３０２の上及び導電層５３０４の上に形成される。導電層５３０６は、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される。こうして、ボトムゲート型のトランジスタが形成される。
【０１４９】
図２３（Ｂ）は、半導体基板に形成されるトランジスタの一例を示す。図２３（Ｂ）に示すトランジスタは、領域５３５３及び領域５３５５を有する半導体基板５３５２と、絶縁層５３５６と、絶縁層５３５４と、導電層５３５７と、開口部を有する絶縁層５３５８と、導電層５３５９とを有する。絶縁層５３５４は、半導体基板５３５２に形成される。絶縁層５３５６は、半導体基板５３５２の上に形成される。導電層５３５７は、絶縁層５３５６の上に形成される。絶縁層５３５８は、絶縁層５３５４、絶縁層５３５６及び導電層５３５７の上に形成される。導電層５３５９は、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される。こうして、領域５３５０と領域５３５１とに、各々、トランジスタが作製される。
【０１５０】
なお、図１９、図２３（Ａ）及び図２３（Ｂ）に示すトランジスタにおいて、図１９に示すように、トランジスタの上に、開口部を有する絶縁層５２６７と、導電層５２６８と、マイクロカプセル型電気泳動素子５２６９と、導電層５２７０とを形成することが可能である。
【０１５１】
なお、図１９、図２３（Ａ）及び図２３（Ｂ）に示すトランジスタにおいて、図２３（Ａ）に示すように、トランジスタの上に、液晶層５３０７と、導電層５３０８とを形成することが可能である。液晶層５３０７は、絶縁層５３０５の上及び導電層５３０６の上に配置される。導電層５３０８は、液晶層５３０７の上に形成される。
【０１５２】
なお、図１９、図２３（Ａ）及び図２３（Ｂ）に示す層の他にも、様々なものを形成することが可能である。例えば、絶縁層５３０５の上及び導電層５３０６の上には、配向膜としての機能を有する絶縁層及び／又は突起部としての機能を有する絶縁層などを形成することが可能である。別の例として、導電層５３０８の上には、突起部として機能する絶縁層、カラーフィルタ及び／又はブラックマトリクスなどを形成することが可能である。別の例として、導電層５３０８の下には、配向膜としての機能を有する絶縁層を形成することが可能である。
【０１５３】
なお、絶縁層５２６１は、下地膜としての機能を有する。絶縁層５３５４は、素子間分離層（例えばフィールド酸化膜）としての機能を有する。絶縁層５２６３、絶縁層５３０２及び絶縁層５３５６は、ゲート絶縁膜としての機能を有する。導電層５２６４、導電層５３０１及び導電層５３５７は、ゲート電極としての機能を有する。絶縁層５２６５、絶縁層５２６７、絶縁層５３０５及び絶縁層５３５８は、層間膜又は平坦化膜としての機能を有する。導電層５２６６、導電層５３０４及び導電層５３５９は、配線、トランジスタの電極又は容量素子の電極などとしての機能を有する。導電層５２６８及び導電層５３０６は、画素電極又は反射電極などとしての機能を有する。絶縁層５２６７は、隔壁としての機能を有する。導電層５２７０及び導電層５３０８は、対向電極又は共通電極などとしての機能を有する。
【０１５４】
なお、領域５２６２ｃ及び領域５２６２ｅは、不純物が添加される領域であり、ソース領域又はドレイン領域としての機能を有する。領域５２６２ｂ及び領域５２６２ｄは、領域５２６２ｃ又は領域５２６２ｅよりも低い濃度の不純物が添加される領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。領域５２６２ａは、不純物が添加されていない領域であり、チャネル領域としての機能を有する。ただし、本実施の形態の一例は、これに限定されない。例えば、領域５２６２ａに、不純物を添加することが可能である。こうして、トランジスタの特性をよくすること、閾値電圧の制御などを行うことなどができる。ただし、領域５２６２ａに添加される不純物の濃度は、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ又は領域５２６２ｅに添加される不純物の濃度よりも低いことが好ましい。別の例として、領域５２６２ｃ又は領域５２６２ｅを省略することが可能である。または、Ｎチャネル型トランジスタのみに、領域５２６２ｃ又は領域５２６２ｅを設けることが可能である。
【０１５５】
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層とし、ｎ型の導電型を有する。ただし、半導体層５３０３ａとして、酸化物半導体又は化合物半導体が用いられる場合、半導体層５３０３ｂを省略することが可能である。
【０１５６】
なお、半導体基板５３５２の一例としては、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板を用いることが可能である。そして、領域５３５３は、半導体基板５３５２に不純物が添加された領域であり、ウェルとしての機能を有する。例えば、半導体基板５３５２がｐ型の導電型を有する場合、領域５３５３はｎ型の導電型を有する。一方で、例えば、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導電型を有する。領域５３５５は、不純物が半導体基板５３５２に添加された領域であり、ソース又はドレインとしての機能を有する。なお、半導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
【０１５７】
次に、各層の材料の一例、構造の一例又は特徴などについて説明する。
【０１５８】
まず、基板（例えば基板５２６０又は基板５３００）の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。
【０１５９】
次に、絶縁層（例えば絶縁層５２６１、絶縁層５２６３、絶縁層５２６５、絶縁層５２６７、絶縁層５３０２、絶縁層５３０５、絶縁層５３５６及び絶縁層５３５８）の一例としては、酸素若しくは窒素を含む膜（例えば酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）等）、有機材料（例えばシロキサン樹脂、エポキシ若しくはアクリル等）などの単層構造又はこれらの積層構造などがある。ただし、本実施の形態の一例は、これに限定されない。
【０１６０】
次に、半導体層（例えば半導体層５２６２、半導体層５３０３ａ及び半導体層５３０３ｂなど）の一例としては、非単結晶半導体（例えば、非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコンなど）、単結晶半導体、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、酸化物半導体（例えば、ＺｎＯ、ＩｎＧａＺｎＯ、ＩＺＯ（インジウム亜鉛酸化物）、ＩＴＯ（インジウム錫酸化物）、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）など）、有機半導体、又はカーボンナノチューブなどがある。
【０１６１】
次に、導電層（例えば導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７０、導電層５３０１、導電層５３０４、導電層５３０６、及び導電層５３０８、導電層５３５７、及び導電層５３５９など）の一例としては、単体膜又はその積層構造などがある。単体膜の一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）によって構成される群から選ばれた一つの元素、この群から選ばれた一つ又は複数の元素を含む化合物などがある。
【０１６２】
（実施の形態６）
本実施の形態では、半導体装置の作製工程の一例について説明する。特に、トランジスタの構造の一例及び容量素子の構造の一例について説明する。特に、半導体層として、酸化物半導体を用いる場合の作製工程について説明する。酸化物半導体層としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される層を用いることが可能である。なお、Ｍとしては、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素などがある。例えば、Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。なお、酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。このような薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜と示すことが可能である。なお、酸化物半導体としては、ＺｎＯを用いることが可能である。
【０１６３】
また、酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０１６４】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０１６５】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１６６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１６７】
図２０（Ａ）〜（Ｃ）を参照して、トランジスタ、及び容量素子の作製工程の一例について説明する。図２０（Ａ）〜（Ｃ）は、トランジスタ５４４１、及び容量素子５４４２の作製工程の一例である。トランジスタ５４４１は、逆スタガ型トランジスタの一例であり、酸化物半導体層上にソース電極またはドレイン電極を介して配線が設けられているトランジスタの例である。
【０１６８】
まず、基板５４２０上に、スパッタリング法により第１導電層を全面に形成する。次に、第１フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、選択的に第１導電層のエッチングを行い、導電層５４２１、及び導電層５４２２を形成する。導電層５４２１は、ゲート電極として機能することが可能であり、導電層５４２２は、容量素子の一方の電極として機能することが可能である。ただし、これに限定されず、導電層５４２１、及び導電層５４２２は、配線、ゲート電極、又は容量素子の電極として機能する部分を有することが可能である。この後、レジストマスクを除去する。
【０１６９】
次に、絶縁層５４２３をプラズマＣＶＤ法またはスパッタリング法を用いて全面に形成する。絶縁層５４２３は、ゲート絶縁層として機能することが可能であり、導電層５４２１、及び導電層５４２２を覆うように形成される。なお、絶縁層５４２３の膜厚は、５０ｎｍ〜２５０ｎｍとする。
【０１７０】
なお、絶縁層５４２３として、酸化シリコン層が用いられる場合、有機シランガスを用いたＣＶＤ法により、酸化シリコン層を形成することが可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）等のシリコン含有化合物を用いることが可能である。
【０１７１】
次に、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層５４２３を選択的にエッチングして導電層５４２１に達するコンタクトホール５４２４を形成する。この後、レジストマスクを除去する。ただし、これに限定されず、コンタクトホール５４２４を省略することが可能である。または、酸化物半導体層の形成後に、コンタクトホール５４２４を形成することが可能である。ここまでの段階での断面図が図２０（Ａ）に相当する。
【０１７２】
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定されず、酸化物半導体層をスパッタリング法により形成し、さらにその上にバッファ層（例えばｎ＋層）を形成することが可能である。なお、酸化物半導体層の膜厚は、５ｎｍ〜２００ｎｍとする。
【０１７３】
次に、第３フォトマスクを用いて選択的に、酸化物半導体層のエッチングを行う。この後、レジストマスクを除去する。
【０１７４】
次に、スパッタリング法により第２導電層を全面に形成する。次に、第４フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電層のエッチングを行い、導電層５４２９、導電層５４３０、及び導電層５４３１を形成する。導電層５４２９は、コンタクトホール５４２４を介して導電層５４２１と接続される。導電層５４２９、及び導電層５４３０は、ソース電極又はドレイン電極として機能することが可能であり、導電層５４３１は、容量素子の他方の電極として機能することが可能である。ただし、これに限定されず、導電層５４２９、導電層５４３０、及び導電層５４３１は、配線、ソース若しくはドレイン電極、又は容量素子の電極として機能する部分を含むことが可能である。
【０１７５】
なお、この後、熱処理（例えば２００℃〜６００℃の）を行う場合、この熱処理に耐える耐熱性を第２導電層に持たせることが好ましい。よって、第２導電層としては、Ａｌと、耐熱性導電性材料（例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｚｒ、Ｃｅなどの元素、これらの元素を組み合わせた合金、又は、これらの元素を成分とする窒化物など）とを組み合わせた材料であることが好ましい。ただし、これに限定されず、第２導電層を積層構造にすることによって、第２導電層に耐熱性を持たせることができる。例えば、Ａｌの上下に、Ｔｉ、又はＭｏなどの耐熱性導電性材料を設けることが可能である。
【０１７６】
なお、第２導電層のエッチングの際に、さらに、酸化物半導体層の一部をエッチングして、酸化物半導体層５４２５を形成する。このエッチングによって、導電層５４２１と重なる部分の酸化物半導体層５４２５、又は、上方に第２導電層が形成されていない部分の酸化物半導体層５４２５は、削れられるので、薄くなる場合が多い。ただし、これに限定されず、酸化物半導体層は、エッチングされないことが可能である。ただし、酸化物半導体層の上にバッファ層（例えばｎ＋層）が形成される場合は、酸化物半導体はエッチングされる場合が多い。この後、レジストマスクを除去する。このエッチングが終了した段階でトランジスタ５４４１と容量素子５４４２とが完成する。ここまでの段階での断面図が図２０（Ｂ）に相当する。
【０１７７】
次に、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。この熱処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の原子レベルの再配列が行われる。このように、熱処理（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。なお、この加熱処理を行うタイミングは限定されず、酸化物半導体の形成後であれば、様々なタイミングで行うことが可能である。
【０１７８】
次に、絶縁層５４３２を全面に形成する。絶縁層５４３２としては、単層構造であることが可能であるし、積層構造であることが可能である。例えば、絶縁層５４３２として有機絶縁層を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行って、有機絶縁層を形成する。このように、酸化物半導体層に接する有機絶縁層を形成することにより、電気特性の信頼性の高いトランジスタを作製することができる。なお、絶縁層５４３２として有機絶縁層を用いる場合、有機絶縁層の下に、窒化珪素膜、又は酸化珪素膜を設けることが可能である。
【０１７９】
なお、図２０（Ｃ）においては、非感光性樹脂を用いて絶縁層５４３２を形成した形態を示すため、コンタクトホールが形成される領域の断面において、絶縁層５４３２の端部が角張っている。しかしながら、感光性樹脂を用いて絶縁層５４３２を形成すると、コンタクトホールが形成される領域の断面において、絶縁層５４３２の端部を湾曲させることが可能になる。この結果、後に形成される第３導電層又は画素電極の被覆率が向上する。
【０１８０】
なお、組成物を塗布する代わりに、その材料に応じて、ディップ法、スプレー塗布法、インクジェット法、印刷法、ドクターナイフ、ロールコーター、カーテンコーター、又はナイフコーター等を用いることが可能である。
【０１８１】
なお、酸化物半導体層を形成した後の加熱処理をせず、有機絶縁層の材料である組成物の加熱処理時に、酸化物半導体層の加熱処理を兼ねることが可能である。
【０１８２】
なお、絶縁層５４３２は、２００ｎｍ〜５μｍ、好ましくは３００ｎｍ〜１μｍで形成することが可能である。
【０１８３】
次に、第３導電層を全面に形成する。次に、第５フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、導電層５４３３、及び導電層５４３４を形成する。ここまでの段階での断面図が図２０（Ｃ）に相当する。導電層５４３３、及び導電層５４３４は、配線、画素電極、反射電極、透光性電極、又は容量素子の電極として機能することが可能である。特に、導電層５４３４は、導電層５４２２と接続されるので、容量素子５４４２の電極として機能することが可能である。ただし、これに限定されず、第１導電層と第２導電層とを接続する機能を有することが可能である。例えば、導電層５４３３と導電層５４３４とを接続することによって、導電層５４２２と導電層５４３０とを第３導電層（導電層５４３３及び導電層５４３４）を介して接続されることが可能になる。
【０１８４】
なお、容量素子５４４２は、導電層５４２２と導電層５４３４とによって、導電層５４３１が挟まれる構造になるので、容量素子５４４２の容量値を大きくすることができる。ただし、これに限定されず、導電層５４２２と導電層５４３４との一方を省略することが可能である。
【０１８５】
なお、レジストマスクをウェットエッチングで除去した後、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行うことが可能である。
【０１８６】
以上の工程により、トランジスタ５４４１と容量素子５４４２とを作製することができる。
【０１８７】
なお、図２０（Ｄ）に示すように、酸化物半導体層５４２５の上に絶縁層５４３５を形成することが可能である。絶縁層５４３５は、第２導電層がパターニングされる場合に、酸化物半導体層が削られることを防止する機能を有し、チャネルストップ膜として機能する。よって、酸化物半導体層の膜厚を薄くすることができるので、トランジスタの駆動電圧の低減、オフ電流の低減、オンオフ比の向上、又はＳ値の改善などを図ることができる。なお、絶縁層５４３５は、酸化物半導体層と絶縁層とを連続して全面に形成し、その後、フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に当該絶縁層をパターニングすることによって、形成されることができる。その後、第２導電層を全面に形成し、第２導電層と同時に酸化物半導体層をパターニングする。つまり、同じマスク（レチクル）を用いて、酸化物半導体層と第２導電層とをパターニングすることが可能になる。この場合、第２導電層の下には、酸化物半導体層が形成されることになる。こうして、工程数を増やすことなく、絶縁層５４３５を形成することができる。このような製造プロセスでは、第２導電層の下に酸化物半導体層が形成される場合が多い。ただし、これに限定されず、酸化物半導体層をパターニングした後に、絶縁層を全面に形成し、当該絶縁層をパターニングすることによって、絶縁層５４３５を形成することが可能である。
【０１８８】
なお、図２０（Ｄ）において、容量素子５４４２は、導電層５４２２と導電層５４３１とによって、絶縁層５４２３と酸化物半導体層５４３６とが挟まれる構造である。ただし、酸化物半導体層５４３６を省略することが可能である。そして、導電層５４３０と導電層５４３１とは、第３導電層をパターニングして形成される導電層５４３７を介して接続されている。このような構造は、一例として、液晶表示装置の画素に用いられることが可能である。例えば、トランジスタ５４４１はスイッチングトランジスタとして機能し、容量素子５４４２は保持容量として機能することが可能である。そして、導電層５４２１、導電層５４２２、導電層５４２９、導電層５４３７は、各々、ゲート線、容量線、ソース線、画素電極として機能することが可能である。ただし、これに限定されない。なお、図２０（Ｄ）と同様に、図２０（Ｃ）においても、導電層５４３０と導電層５４３１とを第３導電層を介して接続することが可能である。
【０１８９】
なお、図２０（Ｅ）に示すように、第２導電層をパターニングした後に、酸化物半導体層５４２５を形成することが可能である。こうすることによって、第２導電層がパターニングされる場合、酸化物半導体層は形成されていないので、酸化物半導体層が削られることがない。よって、酸化物半導体層の膜厚を薄くすることができるので、トランジスタの駆動電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はＳ値の改善などを図ることができる。なお、酸化物半導体層５４２５は、第２導電層がパターニングされる後に、酸化物半導体層が全面に形成され、その後フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に酸化物半導体層をパターニングすることによって形成されることができる。
【０１９０】
なお、図２０（Ｅ）において、容量素子は、導電層５４２２と、第３導電層をパターニングして形成される導電層５４３９とによって、絶縁層５４２３と絶縁層５４３２とが挟まれる構造である。そして、導電層５４２２と導電層５４３０とは、第３導電層をパターニングして形成される導電層５４３８を介して接続される。さらに、導電層５４３９は、第２導電層をパターニングして形成される導電層５４４０と接続される。なお、図２０（Ｅ）と同様に、図２０（Ｃ）及び（Ｄ）においても、導電層５４３０と導電層５４２２とは、導電層５４３８を介して接続されることが可能である。
【０１９１】
なお、酸化物半導体層の膜厚は、２０ｎｍ以下であることが好ましい。より好ましくは１０ｎｍ以下である。さらに好ましくは６ｎｍ以下である。
【０１９２】
なお、トランジスタの動作電圧の低減、オフ電流の低減、オンオフ比の向上、Ｓ値の改善などを図るために、酸化物半導体層の膜厚は、薄いことが好ましい。例えば、酸化物半導体層の膜厚は、絶縁層５４２３よりも薄いことが好ましい。より好ましくは、酸化物半導体層の膜厚は、絶縁層５４２３の１／２以下である。より好ましくは、１／５以下である。さらに好ましくは、１／１０以下であることが好ましい。ただし、これに限定されず、信頼性を向上させるために、酸化物半導体層の膜厚は、絶縁層５４２３よりも厚いことが可能である。特に、図２０（Ｃ）のように、酸化物半導体層が削られる場合には、酸化物半導体層の膜厚は厚いほうが好ましいので、酸化物半導体層の膜厚は、絶縁層５４２３よりも厚いことが可能である。
【０１９３】
なお、トランジスタの耐圧を高くするために、絶縁層５４２３の膜厚は、第１導電層の膜厚よりも厚いことが好ましい。より好ましくは、絶縁層５４２３の膜厚は、第１導電層の５／４以上である。さらに好ましくは、４／３以上である。ただし、これに限定されず、トランジスタの移動度を高くするために、絶縁層５４２３の膜厚は、第１導電層よりも薄いことが可能である。
【０１９４】
なお、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。例えば、室温に置けるオフ電流を１×１０−２０Ａ（１０ｚＡ（ゼプトアンペア））から、１×１０−１９Ａ（１００ｚＡ）程度にまで低減することも可能である。
【０１９５】
なお、本実施の形態の基板、絶縁層、導電層、及び半導体層としては、他の実施の形態に述べる材料、又は本明細書において述べる材料と同様なものを用いることが可能である。
【０１９６】
（実施の形態７）
本実施の形態においては、電子機器の例について説明する。
【０１９７】
図２１（Ａ）乃至図２１（Ｈ）、図２２（Ａ）乃至図２２（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０１９８】
図２１（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図２１（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２１（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図２１（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図２１（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２１（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図２１（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図２１（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。図２２（Ａ）はディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図２２（Ｂ）はカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図２２（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図２２（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
【０１９９】
図２１（Ａ）乃至図２１（Ｈ）、図２２（Ａ）乃至図２２（Ｄ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図２１（Ａ）乃至図２１（Ｈ）、図２２（Ａ）乃至図２２（Ｄ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０２００】
次に、半導体装置の応用例を説明する。
【０２０１】
図２２（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図２２（Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
【０２０２】
図２２（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者は表示パネル５０２６の視聴が可能になる。
【０２０３】
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
【０２０４】
次に、半導体装置を、移動体と一体にして設けた例について示す。
【０２０５】
図２２（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
【０２０６】
図２２（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図２２（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。
【０２０７】
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、様々なものに設置することができる。
【符号の説明】
【０２０８】
１００ 画素
１０１ トランジスタ
１０２ 表示素子
１０３ 容量素子
１１１ 配線
１１２ 配線
１１３ 配線
１２１ 電極
１２２ 電極
２０１ 画素部
２０２ 駆動回路
２０３ コントローラ
２０４ 画素
２０５ 信号線駆動回路
２０６ 走査線駆動回路
２１１ 配線
２１２ 配線
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３１１ 配線
３１２ 配線
３１３ 配線
４０１ 導電層
４０２ 半導体層
４０３ 導電層
４０４ 導電層
４０５ コンタクトホール
５０１ 膜
５０２ 液体
５０３ 粒子
５０４ 粒子
２１１１ 配線
２１１ｊ 配線
２１２ｉ 配線
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ マイクロカプセル型電気泳動素子
５２７０ 導電層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５４２０ 基板
５４２１ 導電層
５４２２ 導電層
５４２３ 絶縁層
５４２４ コンタクトホール
５４２５ 酸化物半導体層
５４２９ 導電層
５４３０ 導電層
５４３１ 導電層
５４３２ 絶縁層
５４３３ 導電層
５４３４ 導電層
５４３５ 絶縁層
５４３６ 酸化物半導体層
５４３７ 導電層
５４３８ 導電層
５４３９ 導電層
５４４０ 導電層
５４４１ トランジスタ
５４４２ 容量素子
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
ｔ１ 時刻
ｔ２ 時刻
ｔ３ 時刻
ｔ４ 時刻
ｔ５ 時刻
ｔ６ 時刻
ｔ７ 時刻
ｔ８ 時刻
ｔ９ 時刻
ｔ１０ 時刻
ｔａ 時刻
ｔｂ 時刻
ＶＬ 電位
ＶＨ 電位
【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配置された表示素子と、を有する表示装置の駆動方法であって、
第１の期間と、第２の期間と、を有し、
前記第１の期間において、前記第１の電極に第１の電位を与え、前記第２の電極に第３の電位を与え、
前記第２の期間において、前記第１の電極に前記第１の電位を与えた後に第２の電位を与え、前記第２の電極に前記第３の電位を与えた後に第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項２】
請求項１において、
前記第１の期間よりも前にある第３の期間を有し、
前記第３の期間において、前記第１の電極に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第３の電位を与えることを特徴とする表示装置の駆動方法。
【請求項３】
請求項１又は請求項２において、
前記第２の期間よりも後にある第４の期間を有し、
前記第４の期間において、前記第１の電極に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項４】
複数の画素を有し、
前記複数の画素のそれぞれは、第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配置された表示素子と、前記第１の電極と配線との間に接続されたスイッチング素子と、を有する表示装置の駆動方法であって、
第１の期間と、第２の期間と、を有し、
前記第１の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が順にオンになり、前記配線に第１の電位を与え、前記第２の電極に第３の電位を与え、
前記第２の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が同時にオンになり、前記配線に前記第１の電位を与えた後に第２の電位を与え、前記第２の電極に前記第３の電位を与えた後に第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項５】
請求項４において、
前記第１の期間よりも前にある第３の期間を有し、
前記第３の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が順にオンになり、前記配線に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第３の電位を与えることを特徴とする表示装置の駆動方法。
【請求項６】
請求項４又は請求項５において、
前記第２の期間よりも後にある第４の期間を有し、
前記第４の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が順にオンになり、前記配線に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の電位は、前記第３の電位と等しいことを特徴とする表示装置の駆動方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第２の電位は、前記第４の電位と等しいことを特徴とする表示装置の駆動方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第２の期間は、前記第１の期間よりも長いことを特徴とする表示装置の駆動方法。
【請求項１】
第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配置された表示素子と、を有する表示装置の駆動方法であって、
第１の期間と、第２の期間と、を有し、
前記第１の期間において、前記第１の電極に第１の電位を与え、前記第２の電極に第３の電位を与え、
前記第２の期間において、前記第１の電極に前記第１の電位を与えた後に第２の電位を与え、前記第２の電極に前記第３の電位を与えた後に第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項２】
請求項１において、
前記第１の期間よりも前にある第３の期間を有し、
前記第３の期間において、前記第１の電極に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第３の電位を与えることを特徴とする表示装置の駆動方法。
【請求項３】
請求項１又は請求項２において、
前記第２の期間よりも後にある第４の期間を有し、
前記第４の期間において、前記第１の電極に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項４】
複数の画素を有し、
前記複数の画素のそれぞれは、第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配置された表示素子と、前記第１の電極と配線との間に接続されたスイッチング素子と、を有する表示装置の駆動方法であって、
第１の期間と、第２の期間と、を有し、
前記第１の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が順にオンになり、前記配線に第１の電位を与え、前記第２の電極に第３の電位を与え、
前記第２の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が同時にオンになり、前記配線に前記第１の電位を与えた後に第２の電位を与え、前記第２の電極に前記第３の電位を与えた後に第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項５】
請求項４において、
前記第１の期間よりも前にある第３の期間を有し、
前記第３の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が順にオンになり、前記配線に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第３の電位を与えることを特徴とする表示装置の駆動方法。
【請求項６】
請求項４又は請求項５において、
前記第２の期間よりも後にある第４の期間を有し、
前記第４の期間において、前記複数の画素がそれぞれ有する前記スイッチング素子が順にオンになり、前記配線に前記第１の電位及び前記第２の電位を選択的に与え、且つ前記第２の電極に前記第４の電位を与えることを特徴とする表示装置の駆動方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の電位は、前記第３の電位と等しいことを特徴とする表示装置の駆動方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第２の電位は、前記第４の電位と等しいことを特徴とする表示装置の駆動方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第２の期間は、前記第１の期間よりも長いことを特徴とする表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１１−２４２７６４（Ｐ２０１１−２４２７６４Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１１−９３５７７（Ｐ２０１１−９３５７７）
【出願日】平成２３年４月２０日（２０１１．４．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２３年４月２０日（２０１１．４．２０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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