表示装置及びその駆動方法
【課題】高速書き込みが可能なアクティブマトリクス型の表示装置及びその駆動方法を提供する。
【解決手段】マトリクス状に配置された複数の画素を有する表示装置１００であって、画素２０９は、画素列ごとに配置されたデータ線２０１からのデータ電圧を保持する保持容量２０６と、導通状態となることによりデータ線２０１から保持容量２０６へのデータ電圧の書き込みを可能とするダイオード２０３と、ダイオード２０３の導通により書き込まれたデータ電圧に応じて発光する有機ＥＬ素子２０５とを備える。
【解決手段】マトリクス状に配置された複数の画素を有する表示装置１００であって、画素２０９は、画素列ごとに配置されたデータ線２０１からのデータ電圧を保持する保持容量２０６と、導通状態となることによりデータ線２０１から保持容量２０６へのデータ電圧の書き込みを可能とするダイオード２０３と、ダイオード２０３の導通により書き込まれたデータ電圧に応じて発光する有機ＥＬ素子２０５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、特に、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ等のアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
有機及び無機ＥＬ、又はＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等のような発光素子をアレイ状に組み合わせ、ドットマトリクスにより文字表示を行うディスプレイは、テレビ、携帯端末等に広く利用されている。特に、低温ポリシリコン等による薄膜トランジスタとこれらの発光素子とを組み合わせたアクティブマトリクス型と呼ばれるディスプレイは、単純マトリクス駆動のディスプレイと比較して、低消費電力、高輝度、高コントラスト、高精細等の優位性を持っており近年注目されている。アクティブマトリクス型のディスプレイは、各画素にメモリ機能を有する保持容量を有し、高精細化に有利なため、高精細フラットパネルディスプレイに広く利用されている。
【０００３】
アクティブマトリクス方式で駆動する従来の表示装置が特許文献１に開示されている。
【０００４】
図１３は、特許文献１に記載された従来のアクティブマトリクス型表示装置の画素回路図である。同図は、表示装置５００が有する、マトリクス状に配置された複数の画素のうち、１画素の画素回路を抜粋して示している。表示装置５００は、画素列ごとに配置されたデータ線５０１と、画素行ごとに配置された走査線５０２と、電源線５０３と、選択トランジスタ５０４と、駆動トランジスタ５０５と、表示素子５０６とを備える。なお、図示していないが、表示装置５００は、駆動トランジスタ５０５のゲート−ソース間またはゲート−ドレイン間に保持容量を有している。この画素回路によれば、選択トランジスタ５０４のゲート電極に接続された走査線５０２にＯＮ電圧が印加されると、選択トランジスタ５０４が導通状態となり、当該導通状態の間にデータ線５０１から保持容量にデータ電圧が書き込まれる。保持容量に書き込まれたデータ電圧により、駆動トランジスタが導通状態となり、このとき流れるドレイン電流、または、ソース電圧により表示素子５０６は表示動作を行う。
【０００５】
上述した表示装置５００は、例えば、コンピュータの端末、パソコンのモニタ、テレビ等に用いられるが、動画表示を行うためには、各画素の輝度が変化する階調表示が出来ることが必要不可欠である。表示装置５００を用いて階調表示する方法としては、大きくアナログ階調制御方式及びディジタル階調制御方式が挙げられる。
【０００６】
アナログ階調制御方式では、階調データを含む映像信号が、アナログ電圧値に変換され、データ線５０１に伝達される。そして、選択トランジスタ５０４のＯＮ期間に、当該アナログ電圧値は駆動トランジスタ５０５のゲートに印加される。これにより、表示素子５０６は、当該アナログ電圧値に応じた輝度で発光する。また選択トランジスタ５０４のＯＦＦ期間においても、保持容量により当該アナログ電圧値が保持されているので、駆動トランジスタ５０５のゲート電極には上記電圧が印加され続け、非選択期間においても表示素子５０６は、発光を持続する。
【０００７】
これに対し、駆動トランジスタ５０５の駆動損失を低減させることが可能な駆動方式としてディジタル階調制御方式が挙げられる。例えば、時分割駆動によるディジタル階調制御方式では、基本的にＯＮ電圧及びＯＦＦ電圧の２値のみを有するデータ電圧による駆動である。この２値のデータ電圧による書込み動作と表示動作との単位表示動作をサブフィールド期間において繰り返すことにより、表示階調が制御されるので、アナログ階調制御方式と比べてＤ／Ａコンバータが不要である。その分、時分割駆動によるディジタル階調制御方式は、制御が簡単で回路規模が小さいというメリットを有する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１４８８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したディジタル階調制御方式では、書込み動作及び表示動作の単位表示動作を繰り返すことにより、表示階調を制御するものである。このディジタル階調制御方式による表示パネルにおいて、単位フィールド期間において高輝度表示を維持するには、上記書込み動作を迅速に実行して書込み期間を短縮することが要求される。また、フラットパネルディスプレイにおいて、高精細化や高速表示化が要求されており、各画素の保持容量を高速に書き換える技術が必要となってきている。
【００１０】
しかしながら、特許文献１の表示装置は、画素回路において選択トランジスタ５０４のゲート容量及び走査線５０２の配線抵抗により、選択トランジスタ５０４のスイッチング動作に遅延が発生するため、各画素の保持容量の高速書き換えが制約されるという課題を有している。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、高速書き込みが可能なアクティブマトリクス型の表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の画素を有する表示装置であって、前記複数の画素のそれぞれは、画素列ごとに配置されたデータ線に接続され、導通状態となることにより、前記データ線から当該画素へのデータ電圧の書き込みを可能とする第１のダイオード素子と、前記第１のダイオード素子の導通により書き込まれた前記データ電圧に応じて階調表示する表示素子とを備えることを特徴とする。
【００１３】
従来は、画素選択用のスイッチングトランジスタを導通状態とすることにより画素へのデータ電圧の書き込んでいた為、当該スイッチングトランジスタのゲート容量Ｃ及び走査線の配線抵抗Ｒから構成されるＣＲ時定数によって書込み動作が遅延されていた。本発明に係る上記構成によれば、データ線に接続された第１のダイオード素子を導通状態とすることで、画素へのデータ電圧の書き込みを可能とする。よって、スイッチングトランジスタを画素選択用スイッチとして使用しないので、従来の表示装置が有していた遅延要因を排除することができ、各画素の保持電圧を高速に書き換えることが可能となる。このため、単位フィールドにおける発光期間を、書込み期間に対して長時間確保できることから、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することが可能となる。
【００１４】
また、前記複数の画素のそれぞれは、さらに、前記データ電圧を保持する容量素子を備え、前記表示素子は、前記第１のダイオード素子の導通により前記容量素子に保持された前記データ電圧に応じて階調表示することが好ましい。
【００１５】
これにより、高速に印加されたデータ電圧を、容量素子にて保持することが可能となる。よって、いったん保持されたデータ電圧は、第１のダイオード素子が非導通状態となっても、容量素子に維持され、階調表示動作を継続して実行することが可能となる。
【００１６】
また、前記複数の画素のそれぞれは、さらに、前記容量素子に接続され、導通状態となることにより、前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子を備えてもよい。
【００１７】
これにより、第２のダイオード素子を導通状態とすることで、容量素子の放電が可能となりデータ電圧の消去を可能とする。よって、スイッチングトランジスタを消去用スイッチとして使用しないので、容量素子に保持されていたデータ電圧の消去動作の遅延要因を排除することができ、各画素の保持電圧を高速にリセットすることが可能となる。このため、単位フィールドにおける発光期間を、消去期間に対して長時間確保できることから、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することが可能となる。
【００１８】
また、前記第２のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成されてもよい。
【００１９】
あるいは、前記第１のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成されてもよい。
【００２０】
一般に、アモルファスシリコン等を用いて形成された画素回路は、ｐ型もしくはｎ型のどちらか一方のチャネルにより構成されるため、ｐ型とｎ型の両方が必要なダイオードを、アモルファスシリコン上で容易に構成することができない。
【００２１】
これに対し、上記構成により、アモルファスシリコン上でｐ型及びｎ型のいずれか一方のチャネルのみによる薄膜トランジスタを用いてダイオードの機能を実現することが可能となる。
【００２２】
また、前記複数の画素のそれぞれは、さらに、前記第１のダイオード素子の導通により書き込まれた前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子を備え、前記表示素子は、前記駆動電流が流れることにより発光してもよい。
【００２３】
これにより、第１のダイオード素子を画素選択用スイッチとして用いた画素回路を電流駆動型の発光素子を有する画素に対して適用することが可能となる。
【００２４】
また、前記複数の画素のそれぞれは、さらに、前記データ電圧を保持する容量素子と、前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子と、前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子とを備え、前記第１のダイオード素子は、アノード端子が前記データ線に接続され、カソード端子が前記容量素子の一方の端子に接続され、前記容量素子は、前記一方の端子が前記駆動素子のゲート端子に接続され、他方の端子が前記駆動素子のソース端子及びドレイン端子の一方に接続され、前記第２のダイオード素子は、アノード端子が前記容量素子の前記一方の端子に接続され、カソード端子が消去線に接続され、前記表示素子は、駆動用電源線と前記駆動素子のソース端子及びドレイン端子の他方との間、または、前記駆動素子のソース端子及びドレイン端子の前記一方と接地端子との間に接続されてもよい。
【００２５】
これにより、選択用のダイオード、表示素子、容量素子、消去用のダイオード及び駆動素子により、保持電圧を高速に書き換えることが可能な画素回路を実現できる。
【００２６】
また、前記表示装置は、さらに、画素行ごとに配置され、前記容量素子の前記他方の端子に接続された走査線と、画素列ごとに配置された前記データ線と、画素行を選択するための選択電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加する走査線駆動回路と、前記走査線駆動回路から印加される前記選択電圧に同期して、前記第１のダイオード素子を導通状態にするための前記データ電圧を、前記データ線を介して前記第１のダイオード素子のアノード端子に印加するデータ線駆動回路とを備え、前記データ電圧から前記選択電圧を減じた値は、前記第１のダイオード素子の閾値電圧より大きくてもよい。
【００２７】
これにより、データ電圧を書き込む画素を選択するにあたり、第１のダイオード素子のアノード電圧がカソード電圧よりも閾値電圧の分以上に大きく設定されるので、第１のダイオード素子が導通状態となり、画素選択と同期して、データ電圧が容量素子に高速に書き込まれる。
【００２８】
また、前記走査線駆動回路は、前記第２のダイオード素子を導通状態にするための第１消去電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加し、前記第１消去電圧から前記第２のダイオード素子のカソード電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きくてもよい。
【００２９】
これにより、容量素子の保持電圧を消去するにあたり、走査線駆動回路が走査線に第１消去電圧を設定することにより、第２のダイオード素子のアノード電圧がカソード電圧よりも閾値電圧の分以上に大きく設定されるので、容量素子の保持電圧が高速に消去される。
【００３０】
また、前記表示装置は、さらに、画素行ごとに配置され、前記第２のダイオード素子のカソード端子に接続された消去線と、前記走査線駆動回路による前記第１消去電圧の印加と同期して、前記カソード電圧よりも小さい第２消去電圧を、前記消去線を介して前記第２のダイオード素子のカソード端子に印加する消去線駆動回路とを備え、前記第１消去電圧から前記第２消去電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きくてもよい。
【００３１】
これにより、容量素子の保持電圧を消去するにあたり、走査線駆動回路が走査線に第１消去電圧を印加するタイミングと同期して、消去線駆動回路が消去線に第２消去電圧を設定することにより、第２のダイオード素子のアノード電圧がカソード電圧よりも閾値電圧の分以上に大きく設定されるので、容量素子の保持電圧が高速に消去される。さらに、走査線に第１消去電圧のみを設定して保持電圧を消去する場合に比べて、第２のダイオード素子のアノード−カソード電位差を大きく確保できるので、消去期間に第１のダイオード素子及び第２のダイオード素子の寄生容量や漏れ電流により容量素子に不要な電荷が蓄積されて誤発光してしまうことを抑制することが可能となる。
【００３２】
また、前記表示素子は、有機ＥＬ素子であってもよい。
【００３３】
また、前記表示素子は、液晶素子であってもよい。
【００３４】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【発明の効果】
【００３５】
本発明の表示装置及びその駆動方法によれば、各画素の保持電圧を高速に書き換えることが可能となるため、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。
【図２】本発明の実施の形態１に係る表示部の電極配列図である。
【図３】本発明の実施の形態１に係る表示装置の画素回路及びその周辺回路を示す図である。
【図４】本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。
【図５】本発明の実施の形態２に係る表示装置の画素回路及びその周辺回路を示す図である。
【図６】本発明の実施の形態３に係る表示装置の電気的な構成を示すブロック図である。
【図７】本発明の実施の形態３に係る表示部の電極配列図である。
【図８】本発明の実施の形態３に係る表示装置の画素回路及びその周辺回路を示す図である。
【図９】本発明の実施の形態３に係る表示装置の駆動タイミングチャートである。
【図１０】本発明の実施の形態４に係る表示装置の画素回路及びその周辺回路を示す図である。
【図１１】本発明の実施の形態５に係る表示装置の画素回路及びその周辺回路を示す図である。
【図１２】本発明の実施の形態５に係る表示装置の駆動タイミングチャートである。
【図１３】特許文献１に記載された従来のアクティブマトリクス型表示装置の画素回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００３８】
（実施の形態１）
＜表示装置の構成＞
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１００は、制御回路１０１と、走査線駆動回路１０２と、データ線駆動回路１０３と、表示部１０４とを備える。
【００３９】
図２は、本発明の実施の形態１に係る表示部の電極配列図である。図２に示すように、本実施の形態１における表示部１０４には、走査線ＳＣ１〜ＳＣｎが画素行ごとに配置され、データ線Ｄ１〜Ｄｍが画素列ごとに配置されている。また、表示部１０４には、（ｎ×ｍ）個の画素がマトリクス状に配置されており、例えば、一の画素は、走査線ＳＣ１とデータ線Ｄ１とが交差した部分に形成されている。
【００４０】
図３は、本発明の実施の形態１に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２０９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード２０３及び２０７と、駆動トランジスタ２０４と、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子２０５と、保持容量２０６と、ＶＣＣ２電源線２０８とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３とを備える。
【００４１】
図１から図３に記載された構成要素について、以下、その機能を説明する。
【００４２】
制御回路１０１は、外部から入力された映像信号データに基づき、各画素を階調表示させるための制御信号を走査線駆動回路１０２及びデータ線駆動回路１０３へ出力する機能を有する。
【００４３】
走査線駆動回路１０２は、複数の画素２０９がマトリクス状に配置された表示部１０４に対し、行順次に所定の時間順序で、画素行ごとに配置された走査線ＳＣ１〜ＳＣｎを介して画素選択のための選択電圧を印加する。なお、図３に記載された走査線駆動回路１０２は、１画素行に対応した回路構成のみを有するものとして記載されているが、実際には、この回路構成を行数分有するものである。
【００４４】
図３に記載された走査線駆動回路１０２は、走査線２００に接続されている。走査線２００は、また、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子に接続されている。走査線駆動回路１０２は、トランジスタ１０２Ｈ及び１０２Ｌを有し、ＬＯＷ電位、ＨＩＧＨ電位、ＨＩＧＨ−Ｚ（ハイインピーダンス）電位の３値を走査線２００に印加する機能を有する。
【００４５】
例えば、トランジスタ１０２Ｌのゲート信号ＳＣ１ＬをＯＮにし、トランジスタ１０２Ｈのゲート信号ＳＣ１ＨをＯＦＦとすることにより、走査線２００をＬＯＷ電位にする。これにより、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子がＬＯＷ電位となることにより、画素２０９のダイオード２０３を導通状態とし、駆動トランジスタ２０４をＯＮ状態とすることが可能となる。このときのＬＯＷ電位に対応する電圧は、画素行を選択するための選択電圧に相当する。
【００４６】
また、ゲート信号ＳＣ１ＬをＯＦＦにし、ゲート信号ＳＣ１ＨをＯＮとすることにより、走査線２００をＨＩＧＨ電位にする。これにより、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子がＨＩＧＨ電位となることにより、画素２０９のダイオード２０７を導通状態とすることが可能となる。
【００４７】
また、ゲート信号ＳＣ１Ｌ及びＳＣ１Ｈを両方ともＯＦＦとすることにより、走査線２００をＨＩＧＨ−Ｚ電位にする。これにより、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子がＨＩＧＨ−Ｚ電位となることにより、画素２０９のダイオード２０３及び２０７の電流径路を遮断して非導通状態とし、駆動トランジスタ２０４の電流径路を遮断してＯＦＦ状態とすることが可能となる。なお、走査線駆動回路１０２にスイッチを追加し、ＨＩＧＨ−Ｚ電位の代わりに、ＨＩＧＨ電位とＬＯＷ電位の中間の電位を印加してもよい。
【００４８】
データ線駆動回路１０３は、表示部１０４に対し、画素列ごとに配置されたデータ線Ｄ１〜Ｄｍを介して、画素の輝度を決定するデータ電圧を印加する。なお、図３に記載されたデータ線駆動回路１０３は、１画素列に対応した回路構成のみを有するものとして記載されているが、実際には、この回路構成を列数分有するものである。
【００４９】
図３に記載されたデータ線駆動回路１０３は、データ線２０１に接続されている。データ線２０１は、また、ダイオード２０３のアノード端子に接続されている。データ線駆動回路１０３は、走査線駆動回路１０２から印加される上記選択電圧に同期して、ダイオード２０３のアノード端子にデータ電圧を印加してダイオード２０３を導通状態にする。この導通状態となったダイオード２０３を介し、データ電圧が駆動トランジスタ２０４のゲート端子に印加されることにより、駆動トランジスタ２０４はＯＮ状態となる。なお、データ電圧は駆動トランジスタ２０４の線形領域を使用する電圧でも、飽和領域を使用する電圧でもよい。
【００５０】
また、走査線駆動回路１０２と同様に、データ線駆動回路１０３も、トランジスタ１０３Ｈ及び１０３Ｌを有し、ＬＯＷ電位、ＨＩＧＨ電位、ＨＩＧＨ−Ｚ（ハイインピーダンス）電位の３値をデータ線２０１に印加することが可能である。
【００５１】
例えば、トランジスタ１０３Ｌのゲート信号Ｄ１ＬをＯＮにし、トランジスタ１０３Ｈのゲート信号Ｄ１ＨをＯＦＦとすることにより、データ線２０１をＬＯＷ電位にする。
【００５２】
また、ゲート信号Ｄ１ＬをＯＦＦにし、ゲート信号Ｄ１ＨをＯＮとすることにより、データ線２０１をＨＩＧＨ電位にする。このときのＨＩＧＨ電位に対応する電圧は、画素に書き込まれるデータ電圧に相当する。
【００５３】
ダイオード２０３は、アノード端子がデータ線２０１に接続され、カソード端子が保持容量２０６の一方の端子に接続された第１のダイオード素子であり、導通状態となることにより、データ線２０１から画素２０９へのデータ電圧の書き込みを可能とする機能を有する。なお、ダイオード２０３の導通または非導通となるタイミングは、走査線駆動回路１０２によって制御される。
【００５４】
有機ＥＬ素子２０５は、電流駆動型の発光素子であり、アノード端子が駆動用電源線であるＶＣＣ電源線２０２に接続され、カソード端子が駆動トランジスタ２０４のドレイン端子に接続された表示素子である。有機ＥＬ素子２０５は、ダイオード２０３の導通により保持容量２０６に保持されたデータ電圧に応じて発光することにより階調表示する。なお、有機ＥＬ素子２０５は、上述したＶＣＣ電源線２０２と駆動トランジスタ２０４のドレイン端子との間に接続されず、駆動トランジスタのソース端子と走査線２００との間に挿入されていてもよい。
【００５５】
駆動トランジスタ２０４は、例えば、ｎチャネルのＭＯＳＦＥＴであり、ゲート端子がダイオード２０３のカソード端子に接続され、ソース端子が走査線２００に接続された駆動素子である。駆動トランジスタ２０４は、ダイオード２０３の導通により保持容量２０６に保持されたデータ電圧に対応する駆動電流を有機ＥＬ素子２０５に供給する。
【００５６】
保持容量２０６は、一方の端子が駆動トランジスタ２０４のゲート端子及びダイオード２０３のカソード端子に接続され、他方の端子が走査線２００に接続された容量素子である。保持容量２０６は、例えば、ダイオード２０３が非導通状態となった後も、駆動トランジスタ２０４の直前のゲート−ソース電圧を保持し、継続して駆動トランジスタ２０４から有機ＥＬ素子２０５へ駆動電流を供給させる機能を有する。
【００５７】
ダイオード２０７は、アノード端子が保持容量２０６の一方の端子に接続され、カソード端子が消去線であるＶＣＣ２電源線２０８と接続された第２のダイオード素子である。これにより、ダイオード２０７は、走査線駆動回路１０２により走査線２００が第１消去電圧であるＨＩＧＨ電位に選択されることにより、保持容量２０６に保持されたデータ電圧を、ダイオード２０７を通じてＶＣＣ２電源線２０８に放電して消去する。つまり、ダイオード２０７は、導通状態となることにより、保持容量２０６に保持されたデータ電圧を消去可能とする機能を有する。
【００５８】
なお、図１から図３には記載されていないが、ＶＣＣ電源線２０２は、駆動トランジスタ２０４の駆動用ＶＣＣ電源に接続されている。また、ＶＣＣ２電源線２０８も、ダイオード２０７の導通及び非導通を切り換えるための消去用ＶＣＣ２電源に接続されている。
【００５９】
ここで、データ線駆動回路１０３から印加されるデータ電圧に対応するＨＩＧＨ電位から走査線駆動回路１０２から印加される選択電圧に対応するＬＯＷ電位を減じた値が、ダイオード２０３の閾値電圧よりも大きくなるよう、各電位が設定されている。これにより、画素行選択時には、ダイオード２０３が導通状態となり、選択された画素行の保持容量２０６にデータ電圧が保持される。
【００６０】
また、データ線駆動回路１０３から印加されるデータ電圧に対応するＨＩＧＨ電位からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧以下となるよう、各電位が設定されている。これにより、データ電圧書き込み時には、ダイオード２０７が非導通状態となり、保持容量に保持されたデータ電圧は、消去されない。
【００６１】
また、走査線駆動回路１０２から印加されるＨＩＧＨ電位からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧より大きくなるよう、各電位が設定されている。これにより、保持電圧消去時には、ダイオード２０７が導通状態となり、保持容量に保持されたデータ電圧が消去される。
【００６２】
＜表示装置の動作＞
次に、上述した表示装置１００の動作を、図４を用いて詳述する。
【００６３】
図４は、本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。同図に示されるように、表示装置１００は、書込み期間、発光期間、消去期間（以下、１サブフィールドと呼ぶ）を繰り返して画素選択及び発光を行う。階調表現方法としては、サブフィールド駆動のように１フィールド期間にサブフィールドを複数回繰り返し、発光時間の長さで階調制御してもよいし、アナログ駆動のように１フィールド期間におけるデータ電圧の大きさにより階調制御してもよい。
【００６４】
なお、図４のタイミングチャートでは、第１のサブフィールド（時刻ｔ０〜時刻ｔ７）では１行目の画素及びｎ行目の画素を発光させ、第２のサブフィールド（時刻ｔ１０〜時刻ｔ１２）では、２行目の画素及びｎ行目の画素を発光させる例を説明する。
【００６５】
［書込み期間］
書込み期間では、各画素２０９に備えられた駆動トランジスタ２０４のＯＮ／ＯＦＦ状態を制御するため、走査線ごとに選択電圧に対応するＬＯＷ電位、または非選択電圧に対応するＨＩＧＨ−Ｚ電位を印加する。説明を容易にする為、１ライン目〜ｎライン目までの行順次書込みを行うものとして説明する。
【００６６】
まず、時刻ｔ１において、走査線駆動回路１０２は、選択画素行である１ライン目の走査線２００にＬＯＷ電位を印加し、その他のラインをＨＩＧＨ−Ｚ電位にする。具体的には、走査線駆動回路１０２は、トランジスタ１０２Ｌのゲート信号電圧ＶＳＣ１ＬをＨＩＧＨレベルとし、トランジスタ１０２Ｈのゲート信号電圧ＶＳＣ１ＨをＬＯＷレベルとする。
【００６７】
一方、データ線駆動回路１０３は、時刻ｔ１において、１ライン目の画素を発光期間において発光させるべく、１列目のデータ線２０１にＨＩＧＨ電位を印加する。具体的には、データ線駆動回路１０３は、トランジスタ１０３Ｈのゲート信号電圧ＶＤ１ＨをＨＩＧＨレベルとし、トランジスタ１０３Ｌのゲート信号電圧ＶＤ１ＬをＬＯＷレベルとする。すると、ダイオード２０３が導通状態となり、データ線２０１→ダイオード２０３→保持容量２０６→走査線２００の順に電流が流れて保持容量２０６にデータ電圧が保持される。このとき、駆動トランジスタ２０４のゲート端子にデータ電圧が印加されるため、画素２０９は発光するが、後述する発光期間に比べて１ラインの書込み時間が短い為、当該書込み期間における発光は無視できる。また、選択画素行以外はＨＩＧＨ−Ｚ電位のため、ダイオード２０３の電流径路が遮断され、データ線２０１からの電圧によって上記書込みは行われない。以上により、１ライン目の書込み動作が完了する。
【００６８】
時刻ｔ１における走査線駆動回路１０２の上記動作は、入力された映像信号に基づき、画素行を選択するための選択電圧を、画素行ごとに配置された走査線２００を介して、保持容量２０６の他方の端子に印加する選択電圧印加ステップに相当する。
【００６９】
また、時刻ｔ１におけるデータ線駆動回路１０３の上記動作は、選択電圧の印加に同期して、ダイオード２０３を導通状態にするためのデータ電圧を、データ線２０１を介してダイオード２０３のアノード端子に印加することにより、データ電圧を保持容量２０６に保持させる電圧保持ステップに相当する。
【００７０】
次に、時刻ｔ２において、走査線駆動回路１０２は、選択画素行である２ライン目の走査線２００にＬＯＷ電位を印加し、その他のラインをＨＩＧＨ−Ｚ電位にする。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ２ＬをＨＩＧＨレベルとし、ゲート信号電圧ＶＳＣ２ＨをＬＯＷレベルとする。また、その他のラインに接続された走査線２００は、ＨＩＧＨ−Ｚ電位となっているので、駆動トランジスタ２０４のソース端子もＨＩＧＨ−Ｚ電位となり、時刻ｔ１において発光した１ライン目の画素は、時刻ｔ２において消灯する。
【００７１】
一方、データ線駆動回路１０３は、時刻ｔ２において、２ライン目の画素を発光させないので、データ線２０１にＬＯＷ電位を印加する。具体的には、データ線駆動回路１０３は、トランジスタ１０３Ｈのゲート信号電圧ＶＤ１ＨをＬＯＷレベルとし、トランジスタ１０３Ｌのゲート信号電圧ＶＤ１ＬをＨＩＧＨレベルとする。すると、ダイオード２０３は非導通状態となり、データ線２０１から２ライン目の画素に電流が流れず、保持容量２０６にはデータ電圧が保持されない。
【００７２】
そして、ｎライン目を選択する時刻において、走査線駆動回路１０２及びデータ線駆動回路１０３は、時刻ｔ１における書込み動作と同様の動作を実行することで、ｎ行目の画素２０９におけるダイオード２０３が導通状態となり、データ線２０１→ダイオード２０３→保持容量２０６→走査線２００の順に電流が流れて保持容量２０６にデータ電圧が保持される。
【００７３】
ここで、データ電圧から選択電圧を減じた値が、ダイオード２０３の閾値電圧よりも大きくなるよう、かつ、データ電圧からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧以下となるよう、データ電圧及び選択電圧が設定されている。
【００７４】
［発光期間］
時刻ｔ５において、走査線駆動回路１０２は、全画素行の走査線２００にＬＯＷ電位を印加する。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ１Ｌ〜ＶＳＣｎＬをＨＩＧＨレベルとし、ゲート信号電圧ＶＳＣ１Ｈ〜ＶＳＣｎＨをＬＯＷレベルとする。これにより、発光期間では保持容量２０６に書き込まれたデータ電圧に基づき、ＶＣＣ電源線２０２→有機ＥＬ素子２０５→駆動トランジスタ２０４→走査線２００の順に電源が流れて有機ＥＬ素子２０５が発光する。
【００７５】
時刻ｔ５における走査線駆動回路１０２の上記動作は、保持容量２０６に保持されたデータ電圧に応じて、有機ＥＬ素子２０５を階調表示させる表示ステップに相当する。
【００７６】
次に、時刻ｔ６において、走査線駆動回路１０２は、全画素行の走査線２００にＨＩＧＨ−Ｚ電位を印加する。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ１Ｈ〜ＶＳＣｎＨをＬＯＷレベルとし、ゲート信号電圧ＶＳＣ１Ｌ〜ＶＳＣｎＬをＬＯＷレベルとする。これにより、有機ＥＬ素子２０５の発光電流径路が絶たれ、有機ＥＬ素子２０５は消灯する。
【００７７】
上記動作のように、書込み期間では行順次書込みを行う必要があるが、発光期間では全画素行を一斉に発光させてもよいし、または、走査線駆動回路１０２が行順次に走査線２００にＬＯＷ電位を印加することにより行順次発光させてもよい。
【００７８】
なお、有機ＥＬ素子２０５の発光輝度は、この発光期間と有機ＥＬ素子２０５に流れる発光電流によって制御される。
【００７９】
［消去期間］
消去期間では、保持容量２０６を放電させてリセットし、次のサブフィールドにおける発光準備を行う。
【００８０】
時刻ｔ８において、走査線駆動回路１０２は、全画素行の走査線２００に第１消去電圧であるＨＩＧＨ電位を印加する。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ１Ｈ〜ＶＳＣｎＨをＨＩＧＨレベルとし、ゲート信号電圧ＶＳＣ１Ｌ〜ＶＳＣｎＬをＬＯＷレベルとする。これにより、ダイオード２０７が導通状態となり、走査線２００→保持容量２０６→ダイオード２０７→ＶＣＣ２電源線２０８の順に電流が流れ、保持容量２０６に保持されたデータ電圧がリセットされる。発光期間と同様に、消去期間も全ラインを一斉に行ってもよいし、また、行順次に消去してもよい。
【００８１】
時刻ｔ８における走査線駆動回路１０２の上記動作は、ダイオード２０７を導通状態にするための第１消去電圧を走査線２００に印加することにより、保持容量２０６に保持されたデータ電圧を消去する消去ステップに相当する。
【００８２】
このとき、走査線駆動回路１０２が出力するＨＩＧＨ電位からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧よりも大きくなるよう設定されている。
【００８３】
以上のように、第１のサブフィールドにおいて、書込み動作、発光動作及び消去動作が実行され、後続する第２のサブフィールドにおいても書込み動作、発光動作及び消去動作が繰り返されることにより、各画素が映像信号に応じた階調表示を行う。
【００８４】
本実施の形態によれば、データ線２０１に接続されたダイオード２０３の導通状態及び非導通状態を制御することにより、保持容量２０６を書き換える。これに対し、従来は、画素選択用のスイッチングトランジスタの導通状態及び非導通状態を制御することにより保持容量を書き換えていた為、当該スイッチングトランジスタのゲート容量Ｃ及び走査線の配線抵抗Ｒから構成されるＣＲ時定数によって書込み動作が遅延されていた。一方、本実施の形態に係る表示装置１００及びその駆動方法では、従来の表示装置が有していた遅延要因を排除することができ、各画素の保持電圧を高速に書き換えることが可能となる。このため、所定のフィールドにおける発光期間を書込み期間に対して長時間確保できることから、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することが可能となる。
【００８５】
（実施の形態２）
本実施の形態では、実施の形態１のダイオード２０３及び２０７を薄膜トランジスタ（以下、ＴＦＴと記す）のみで実現した構成について説明する。
【００８６】
図５は、本発明の実施の形態２に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２１９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード接続ＴＦＴ２０３ａ及び２０７ａと、駆動トランジスタ２０４と、有機ＥＬ素子２０５と、保持容量２０６と、ＶＣＣ２電源線２０８とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３とを備える。本実施の形態に係る表示装置１００Ａが、実施の形態１に係る表示装置１００と異なる点は、画素回路を構成するダイオードがＴＦＴで形成されている点のみである。以下、実施の形態１と異なる点のみ説明する。
【００８７】
一般に、アモルファスシリコン等を用いて形成された画素回路は、ｐ型もしくはｎ型のどちらか一方のチャネルにより構成されるため、ｐ型とｎ型の両方が必要なダイオードを、アモルファスシリコン上で容易に構成することができない。よって、本実施の形態では、ｐ型及びｎ型のいずれか一方のチャネルのみによるＴＦＴを用いてダイオードの機能を実現している。
【００８８】
本実施の形態では、図２のダイオード２０３及び２０７を、図５のダイオード接続ＴＦＴ２０３ａ及び２０７ａで実現している。具体的には、ダイオード２０３及び２０７は、ダイオード機能をトランジスタで実現する為、ゲート端子とドレイン端子とが短絡接続されたトランジスタにより構成されている。これにより、トランジスタのドレインに印加された電圧がゲートにも印加されることにより導通状態となり、ダイオードと同等の機能を実現することができる。また、トランジスタのゲート端子とドレイン端子とが短絡接続されているため、従来のＦＥＴのようなゲート容量は発生せず、高速書き込みが可能となる。
【００８９】
なお、本実施の形態では、ｎ型トランジスタを例示したためゲート端子とドレイン端子とを接続しているが、ダイオード接続ＴＦＴとしてｐ型トランジスタを用いてもよい。この場合には、ｐ型トランジスタのゲート端子とソース端子とを接続する。
【００９０】
また、本実施の形態ではトランジスタを使用してダイオードの機能を実現したが、金属と半導体によるショットキーダイオード等で実現してもよい。
【００９１】
（実施の形態３）
本実施の形態では、実施の形態１で固定電源として用いられたＶＣＣ２電源を、ＨＩＧＨ（ＶＣＣ２）電位とＬＯＷ電位の２段階に切り替えることで、駆動マージンを向上させる構成を説明する。
【００９２】
図６は、本発明の実施の形態３に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１１０は、制御回路１０１と、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５と、表示部１１４とを備える。
【００９３】
図７は、本発明の実施の形態３に係る表示部の電極配列図である。図７に示すように、本実施の形態３における表示部１１４には、走査線ＳＣ１〜ＳＣｎ、及び消去線ＥＲ１〜ＥＲｎが画素行ごとに配置され、データ線Ｄ１〜Ｄｍが画素列ごとに配置されている。また、表示部１１４には、（ｎ×ｍ）個の画素がマトリクス状に配置されており、例えば、一の画素は、走査線ＳＣ１とデータ線Ｄ１とが交差した部分に形成されている。
【００９４】
図８は、本発明の実施の形態３に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２２９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード２０３及び２０７と、駆動トランジスタ２０４と、有機ＥＬ素子２０５と、保持容量２０６と、消去線２１０とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５とを備える。
【００９５】
消去線２１０は、画素行ごとに配置され、ダイオード２０７のカソード端子に接続されている。
【００９６】
消去線駆動回路１０５は、走査線駆動回路１０２によるＨＩＧＨ電位の印加と同期して、消去線駆動回路１０５が出力するＶＣＣ２電位よりも低電位の第２消去電圧を、消去線２１０を介してダイオード２０７のカソード端子に印加する。
【００９７】
本実施の形態に係る表示装置１１０が、実施の形態１に係る表示装置１００と異なる点は、消去線駆動回路１０５及び消去線２１０を追加している点であり、その他の構成および動作は実施の形態１と同一である。以下、実施の形態１に係る表示装置１００と同じ点は説明を省略し、異なる点のみ説明する。
【００９８】
実施の形態１では、消去期間において、走査線２００をＨＩＧＨ電位にすることにより、保持容量２０６に保持されたデータ電圧をＶＣＣ２電源線２０８に流して消去している。ダイオード２０７の閾値電圧を加算したＶＣＣ２電源電圧が、データ電圧以上に設定されていなければならないという書き込み時の制約により、この場合、ＶＣＣ２電源電圧が常に印加されていると、保持容量２０６に保持されたデータ電圧を消去しても、ダイオード２０３及び２０７の寄生容量や漏れ電流により、保持容量２０６に不要な電荷が蓄積されて誤発光しやすくなる。
【００９９】
これに対し、本実施の形態３では、図８に示されるように、消去線２１０の電圧を画素行ごとにＶＣＣ２電位及びＶＣＣ２電位よりも低いＬＯＷ電位のいずれかに制御する消去線駆動回路１０５が付加されている。これにより、消去期間中では、消去線２１０の電圧をＶＣＣ２電位に設定せず、第２消去電圧であるＬＯＷ電位に設定している。
【０１００】
図９は、本発明の実施の形態３に係る表示装置の駆動タイミングチャートである。
【０１０１】
消去線駆動回路１０５が実行する動作としては、消去期間以外の期間では、ゲート信号ＥＲ１Ｈ〜ＥＲｎＨにより、トランジスタ１０５ＨをＯＮとし、ゲート信号ＥＲ１Ｌ〜ＥＲｎＬによりトランジスタ１０５ＬをＯＦＦとすることにより、消去線２１０をＶＣＣ２電位とする。一方、消去期間では、ゲート信号ＥＲ１Ｌ〜ＥＲｎＬにより、トランジスタ１０５ＬをＯＮとし、ゲート信号ＥＲ１Ｈ〜ＥＲｎＨによりトランジスタ１０５ＨをＯＦＦとすることにより、消去線２１０を第２消去電圧であるＬＯＷ電位にして、確実に保持容量２０６に保持されたデータ電圧を消去している。
【０１０２】
上記消去期間における消去線駆動回路１０５の動作は、走査線駆動回路１０２による第１消去電圧の印加に同期して、書込み期間及び発光期間におけるダイオード２０７のカソード電圧（ＶＣＣ２）よりも小さい第２消去電圧を、消去線２１０を介してダイオード２０７のカソード端子に印加することにより、保持容量２０６に保持されたデータ電圧を消去する消去ステップに相当する。
【０１０３】
このとき、走査線駆動回路１０２が消去期間中に出力するＨＩＧＨ電位から、消去線駆動回路１０５が消去期間中に出力するＬＯＷ電位を減じた値が、ダイオード２０７の閾値電圧よりも大きくなるよう設定されている。
【０１０４】
また、走査線駆動回路１０２及びデータ線駆動回路１０３の駆動タイミングは、実施の形態１における駆動タイミングと同じである。
【０１０５】
これにより、消去期間ではダイオード２０７が導通状態となり、走査線２００→保持容量２０６→ダイオード２０７→消去線２１０の順に電流が流れ、保持容量２０６に保持されたデータ電圧が確実にリセットされる。発光期間と同様に、消去期間も全ラインを一斉に行ってもよいし、また、行順次に消去してもよい。
【０１０６】
以上のように、本実施の形態においても、第１のサブフィールドにおいて、書込み動作、発光動作及び消去動作が実行され、後続する第２のサブフィールドにおいても書込み動作、発光動作及び消去動作が繰り返されることにより、各画素が映像信号に対応した階調表示を行う。
【０１０７】
本実施の形態によれば、実施の形態１による効果と同様の効果が奏されるのに加え、消去期間において、ダイオード２０３及び２０７の寄生容量や漏れ電流により保持容量２０６に不要な電荷が蓄積されて誤発光してしまうことが抑制される。
【０１０８】
なお、本実施の形態では、ｎ行ごとに配置された消去線ＥＲ１〜ＥＲｎは、同じ消去電圧が同じタイミングで印加されるので、全ての消去線が接続された共通線となっていてもよい。これにより、消去線駆動回路１０５の駆動負荷が低減される。
【０１０９】
（実施の形態４）
本実施の形態では、実施の形態３のダイオード２０３及び２０７を薄膜トランジスタ（以下、ＴＦＴと記す）のみで実現した構成について説明する。
【０１１０】
図１０は、本発明の実施の形態４に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２３９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード接続ＴＦＴ２０３ａ及び２０７ａと、駆動トランジスタ２０４と、有機ＥＬ素子２０５と、保持容量２０６と、消去線２１０とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５とを備える。本実施の形態に係る表示装置１１０Ａが、実施の形態３に係る表示装置１１０と異なる点は、画素回路を構成するダイオードがＴＦＴで形成されている点のみである。以下、実施の形態３と異なる点のみ説明する。
【０１１１】
一般に、アモルファスシリコン等を用いて形成された画素回路は、ｐ型もしくはｎ型のどちらか一方のチャネルにより構成されるため、ｐ型とｎ型の両方が必要なダイオードを、アモルファスシリコン上で容易に構成することができない。よって、本実施の形態では、ｐ型及びｎ型のいずれか一方のチャネルのみによるＴＦＴを用いてダイオードの機能を実現している。
【０１１２】
本実施の形態では、図９のダイオード２０３及び２０７を、図１０のダイオード接続ＴＦＴ２０３ａ及び２０７ａで実現している。具体的には、ダイオード機能をトランジスタで実現する為、トランジスタのゲート端子とドレイン端子とを短絡接続している。これにより、トランジスタのドレインに印加された電圧がゲートにも印加されることにより導通状態となり、ダイオードと同等の機能を実現することができる。また、トランジスタのゲート端子とドレイン端子とが短絡接続されているため、従来のＦＥＴのようなゲート容量は発生せず、高速書き込みが可能となる。
【０１１３】
なお、本実施の形態では、ｎ型トランジスタを例示したためゲート端子とドレイン端子とを接続しているが、ダイオード接続ＴＦＴとしてｐ型トランジスタを用いてもよい。この場合には、ｐ型トランジスタのゲート端子とソース端子とを接続する。
【０１１４】
また、本実施の形態ではトランジスタを使用してダイオードの機能を実現したが、金属と半導体によるショットキーダイオード等で実現してもよい。
【０１１５】
（実施の形態５）
実施の形態１〜４では、画素回路に駆動トランジスタがある場合の形態を説明したが、液晶のような電圧駆動型の素子を表示素子として用いる場合には、必ずしも駆動トランジスタを必要としない。そこで、本実施の形態では、駆動トランジスタがない場合の形態について説明する。
【０１１６】
本実施の形態の表示装置の機能ブロック構成（図１または図６と同等）、および、表示部の電極配列（図２または図７と同等）は、実施の形態１〜４と同様である。
【０１１７】
図１１は、本発明の実施の形態５に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２４９は、走査線２００と、データ線２０１と、ダイオード２０３及び２０７と、保持容量２０６と、消去線２１０と、液晶素子２１１とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５とを備える。本実施の形態に係る表示装置１２０が、実施の形態３に係る表示装置１１０と異なる点は、駆動トランジスタ及び有機ＥＬ素子がなく、保持容量２０６の両端子に液晶素子が並列接続されている点が構成として異なる。以下、実施の形態３と異なる点のみ説明する。
【０１１８】
液晶素子２１１は、保持容量２０６と並列接続され、一方の電極がダイオード２０３のカソード端子に接続され、他方の端子が走査線２００に接続された電圧駆動型の表示素子である。液晶素子２１１は、両端子に印加された電圧に応じて、バックライト等のような光源となる発光素子の光量を調整する機能を有する。
【０１１９】
図１２は、本発明の実施の形態５に係る表示装置の駆動タイミングチャートである。同図に示されるように、表示装置１２０は、書込み期間、発光期間、消去期間（以下、１サブフィールドと呼ぶ）を行順次に繰り返して画素選択及び発光を行う。階調表現方法としては、サブフィールド駆動のように１フィールド期間にサブフィールドを複数回繰り返し、発光時間の長さで階調制御してもよいし、アナログ駆動のように１フィールド期間におけるデータ電圧の大きさにより階調制御してもよい。なお、図１２の上部には、１行目の画素行の駆動タイミングに対応する期間（書込み＋発光期間、消去期間）が記載されている。
【０１２０】
なお、図１２のタイミングチャートは、第１のサブフィールドにおいて全画素行の画素を発光させ、第２のサブフィールドでも、全画素行の画素を発光させる例を表している。本実施の形態に係る表示装置の駆動タイミングが、実施の形態１〜４に係る表示装置の駆動タイミングと異なる点は、特定の画素行において書込み動作が実行された後、当該画素行の走査線２００の電圧状態を変化させても、保持容量２０６により保持されたデータ電圧は液晶素子２１１に継続して印加されるので、書込み動作に連続して表示動作が実行されることである。よって、実施の形態１〜４では、行順次書き込み→一斉発光→一斉消去を例示したが、本実施の形態では、行順次書き込み→行順次表示→行順次消去に限定される。
【０１２１】
なお、走査線駆動回路１０２が出力するＬＯＷ電位、ＨＩＧＨ電位及びＨＩＧＨ−Ｚ電位、データ線駆動回路１０３が出力するＬＯＷ電位及びＨＩＧＨ電位、ならびに、消去線駆動回路１０５が出力するＬＯＷ電位及びＨＩＧＨ電位の、各画素行における出力タイミングと、各電位の大小関係は、実施の形態３と同様である。
【０１２２】
上記構成及び動作タイミングにより、表示装置１２０は、ダイオード２０３を通じて保持容量２０６に高速にデータ電圧を書き込むことが可能となり、また、ダイオード２０７を通じて保持容量２０６に保持されたデータ電圧を高速に消去できる。そして、保持容量２０６と液晶素子２１１とが並列接続されているため、保持容量２０６に保持されたデータ電圧に応じて液晶分子が配向し、高輝度、高精細及び高速に階調表示することが可能となる。
【０１２３】
以上、本発明に係る表示装置及びその駆動方法について実施に形態１〜５に基づき説明したが、本発明に係る表示装置及びその駆動方法は、上述した実施の形態１〜５に限定されるものではない。実施の形態１〜５に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【０１２４】
なお、実施の形態１〜４では、表示素子として有機ＥＬ素子を用いているが、実施の形態１〜４における表示素子は電流駆動型の発光素子であればよく、例えば、無機ＥＬ素子であってもよい。
【０１２５】
なお、以上述べた実施の形態では、各駆動回路が有するトランジスタ及びダイオード接続されたトランジスタはｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成した表示装置も本発明の範囲であり、上述した各実施の形態と同様の効果を奏することが可能である。
【産業上の利用可能性】
【０１２６】
本発明の表示装置及びその駆動方法は、特に、高精細画質が要求される有機ＥＬディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ等のアクティブマトリクスディスプレイに有用である。
【符号の説明】
【０１２７】
１００、１００Ａ、１１０、１１０Ａ、１２０、５００ 表示装置
１０１ 制御回路
１０２ 走査線駆動回路
１０２Ｈ、１０２Ｌ、１０３Ｈ、１０３Ｌ、１０５Ｈ、１０５Ｌ トランジスタ
１０３ データ線駆動回路
１０４、１１４ 表示部
１０５ 消去線駆動回路
２００、５０２ 走査線
２０１、５０１ データ線
２０２ ＶＣＣ電源線
２０３、２０７ ダイオード
２０３ａ、２０７ａ ダイオード接続ＴＦＴ
２０４ 駆動トランジスタ
２０５ 有機ＥＬ素子
２０６ 保持容量
２０８ ＶＣＣ２電源線
２０９、２１９、２２９、２３９、２４９ 画素
２１０ 消去線
２１１ 液晶素子
５０３ 電源線
５０４ 選択トランジスタ
５０５ 駆動トランジスタ
５０６ 表示素子
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関し、特に、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ等のアクティブマトリクス型表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
有機及び無機ＥＬ、又はＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等のような発光素子をアレイ状に組み合わせ、ドットマトリクスにより文字表示を行うディスプレイは、テレビ、携帯端末等に広く利用されている。特に、低温ポリシリコン等による薄膜トランジスタとこれらの発光素子とを組み合わせたアクティブマトリクス型と呼ばれるディスプレイは、単純マトリクス駆動のディスプレイと比較して、低消費電力、高輝度、高コントラスト、高精細等の優位性を持っており近年注目されている。アクティブマトリクス型のディスプレイは、各画素にメモリ機能を有する保持容量を有し、高精細化に有利なため、高精細フラットパネルディスプレイに広く利用されている。
【０００３】
アクティブマトリクス方式で駆動する従来の表示装置が特許文献１に開示されている。
【０００４】
図１３は、特許文献１に記載された従来のアクティブマトリクス型表示装置の画素回路図である。同図は、表示装置５００が有する、マトリクス状に配置された複数の画素のうち、１画素の画素回路を抜粋して示している。表示装置５００は、画素列ごとに配置されたデータ線５０１と、画素行ごとに配置された走査線５０２と、電源線５０３と、選択トランジスタ５０４と、駆動トランジスタ５０５と、表示素子５０６とを備える。なお、図示していないが、表示装置５００は、駆動トランジスタ５０５のゲート−ソース間またはゲート−ドレイン間に保持容量を有している。この画素回路によれば、選択トランジスタ５０４のゲート電極に接続された走査線５０２にＯＮ電圧が印加されると、選択トランジスタ５０４が導通状態となり、当該導通状態の間にデータ線５０１から保持容量にデータ電圧が書き込まれる。保持容量に書き込まれたデータ電圧により、駆動トランジスタが導通状態となり、このとき流れるドレイン電流、または、ソース電圧により表示素子５０６は表示動作を行う。
【０００５】
上述した表示装置５００は、例えば、コンピュータの端末、パソコンのモニタ、テレビ等に用いられるが、動画表示を行うためには、各画素の輝度が変化する階調表示が出来ることが必要不可欠である。表示装置５００を用いて階調表示する方法としては、大きくアナログ階調制御方式及びディジタル階調制御方式が挙げられる。
【０００６】
アナログ階調制御方式では、階調データを含む映像信号が、アナログ電圧値に変換され、データ線５０１に伝達される。そして、選択トランジスタ５０４のＯＮ期間に、当該アナログ電圧値は駆動トランジスタ５０５のゲートに印加される。これにより、表示素子５０６は、当該アナログ電圧値に応じた輝度で発光する。また選択トランジスタ５０４のＯＦＦ期間においても、保持容量により当該アナログ電圧値が保持されているので、駆動トランジスタ５０５のゲート電極には上記電圧が印加され続け、非選択期間においても表示素子５０６は、発光を持続する。
【０００７】
これに対し、駆動トランジスタ５０５の駆動損失を低減させることが可能な駆動方式としてディジタル階調制御方式が挙げられる。例えば、時分割駆動によるディジタル階調制御方式では、基本的にＯＮ電圧及びＯＦＦ電圧の２値のみを有するデータ電圧による駆動である。この２値のデータ電圧による書込み動作と表示動作との単位表示動作をサブフィールド期間において繰り返すことにより、表示階調が制御されるので、アナログ階調制御方式と比べてＤ／Ａコンバータが不要である。その分、時分割駆動によるディジタル階調制御方式は、制御が簡単で回路規模が小さいというメリットを有する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１４８８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したディジタル階調制御方式では、書込み動作及び表示動作の単位表示動作を繰り返すことにより、表示階調を制御するものである。このディジタル階調制御方式による表示パネルにおいて、単位フィールド期間において高輝度表示を維持するには、上記書込み動作を迅速に実行して書込み期間を短縮することが要求される。また、フラットパネルディスプレイにおいて、高精細化や高速表示化が要求されており、各画素の保持容量を高速に書き換える技術が必要となってきている。
【００１０】
しかしながら、特許文献１の表示装置は、画素回路において選択トランジスタ５０４のゲート容量及び走査線５０２の配線抵抗により、選択トランジスタ５０４のスイッチング動作に遅延が発生するため、各画素の保持容量の高速書き換えが制約されるという課題を有している。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、高速書き込みが可能なアクティブマトリクス型の表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の一態様に係る表示装置は、マトリクス状に配置された複数の画素を有する表示装置であって、前記複数の画素のそれぞれは、画素列ごとに配置されたデータ線に接続され、導通状態となることにより、前記データ線から当該画素へのデータ電圧の書き込みを可能とする第１のダイオード素子と、前記第１のダイオード素子の導通により書き込まれた前記データ電圧に応じて階調表示する表示素子とを備えることを特徴とする。
【００１３】
従来は、画素選択用のスイッチングトランジスタを導通状態とすることにより画素へのデータ電圧の書き込んでいた為、当該スイッチングトランジスタのゲート容量Ｃ及び走査線の配線抵抗Ｒから構成されるＣＲ時定数によって書込み動作が遅延されていた。本発明に係る上記構成によれば、データ線に接続された第１のダイオード素子を導通状態とすることで、画素へのデータ電圧の書き込みを可能とする。よって、スイッチングトランジスタを画素選択用スイッチとして使用しないので、従来の表示装置が有していた遅延要因を排除することができ、各画素の保持電圧を高速に書き換えることが可能となる。このため、単位フィールドにおける発光期間を、書込み期間に対して長時間確保できることから、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することが可能となる。
【００１４】
また、前記複数の画素のそれぞれは、さらに、前記データ電圧を保持する容量素子を備え、前記表示素子は、前記第１のダイオード素子の導通により前記容量素子に保持された前記データ電圧に応じて階調表示することが好ましい。
【００１５】
これにより、高速に印加されたデータ電圧を、容量素子にて保持することが可能となる。よって、いったん保持されたデータ電圧は、第１のダイオード素子が非導通状態となっても、容量素子に維持され、階調表示動作を継続して実行することが可能となる。
【００１６】
また、前記複数の画素のそれぞれは、さらに、前記容量素子に接続され、導通状態となることにより、前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子を備えてもよい。
【００１７】
これにより、第２のダイオード素子を導通状態とすることで、容量素子の放電が可能となりデータ電圧の消去を可能とする。よって、スイッチングトランジスタを消去用スイッチとして使用しないので、容量素子に保持されていたデータ電圧の消去動作の遅延要因を排除することができ、各画素の保持電圧を高速にリセットすることが可能となる。このため、単位フィールドにおける発光期間を、消去期間に対して長時間確保できることから、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することが可能となる。
【００１８】
また、前記第２のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成されてもよい。
【００１９】
あるいは、前記第１のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成されてもよい。
【００２０】
一般に、アモルファスシリコン等を用いて形成された画素回路は、ｐ型もしくはｎ型のどちらか一方のチャネルにより構成されるため、ｐ型とｎ型の両方が必要なダイオードを、アモルファスシリコン上で容易に構成することができない。
【００２１】
これに対し、上記構成により、アモルファスシリコン上でｐ型及びｎ型のいずれか一方のチャネルのみによる薄膜トランジスタを用いてダイオードの機能を実現することが可能となる。
【００２２】
また、前記複数の画素のそれぞれは、さらに、前記第１のダイオード素子の導通により書き込まれた前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子を備え、前記表示素子は、前記駆動電流が流れることにより発光してもよい。
【００２３】
これにより、第１のダイオード素子を画素選択用スイッチとして用いた画素回路を電流駆動型の発光素子を有する画素に対して適用することが可能となる。
【００２４】
また、前記複数の画素のそれぞれは、さらに、前記データ電圧を保持する容量素子と、前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子と、前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子とを備え、前記第１のダイオード素子は、アノード端子が前記データ線に接続され、カソード端子が前記容量素子の一方の端子に接続され、前記容量素子は、前記一方の端子が前記駆動素子のゲート端子に接続され、他方の端子が前記駆動素子のソース端子及びドレイン端子の一方に接続され、前記第２のダイオード素子は、アノード端子が前記容量素子の前記一方の端子に接続され、カソード端子が消去線に接続され、前記表示素子は、駆動用電源線と前記駆動素子のソース端子及びドレイン端子の他方との間、または、前記駆動素子のソース端子及びドレイン端子の前記一方と接地端子との間に接続されてもよい。
【００２５】
これにより、選択用のダイオード、表示素子、容量素子、消去用のダイオード及び駆動素子により、保持電圧を高速に書き換えることが可能な画素回路を実現できる。
【００２６】
また、前記表示装置は、さらに、画素行ごとに配置され、前記容量素子の前記他方の端子に接続された走査線と、画素列ごとに配置された前記データ線と、画素行を選択するための選択電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加する走査線駆動回路と、前記走査線駆動回路から印加される前記選択電圧に同期して、前記第１のダイオード素子を導通状態にするための前記データ電圧を、前記データ線を介して前記第１のダイオード素子のアノード端子に印加するデータ線駆動回路とを備え、前記データ電圧から前記選択電圧を減じた値は、前記第１のダイオード素子の閾値電圧より大きくてもよい。
【００２７】
これにより、データ電圧を書き込む画素を選択するにあたり、第１のダイオード素子のアノード電圧がカソード電圧よりも閾値電圧の分以上に大きく設定されるので、第１のダイオード素子が導通状態となり、画素選択と同期して、データ電圧が容量素子に高速に書き込まれる。
【００２８】
また、前記走査線駆動回路は、前記第２のダイオード素子を導通状態にするための第１消去電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加し、前記第１消去電圧から前記第２のダイオード素子のカソード電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きくてもよい。
【００２９】
これにより、容量素子の保持電圧を消去するにあたり、走査線駆動回路が走査線に第１消去電圧を設定することにより、第２のダイオード素子のアノード電圧がカソード電圧よりも閾値電圧の分以上に大きく設定されるので、容量素子の保持電圧が高速に消去される。
【００３０】
また、前記表示装置は、さらに、画素行ごとに配置され、前記第２のダイオード素子のカソード端子に接続された消去線と、前記走査線駆動回路による前記第１消去電圧の印加と同期して、前記カソード電圧よりも小さい第２消去電圧を、前記消去線を介して前記第２のダイオード素子のカソード端子に印加する消去線駆動回路とを備え、前記第１消去電圧から前記第２消去電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きくてもよい。
【００３１】
これにより、容量素子の保持電圧を消去するにあたり、走査線駆動回路が走査線に第１消去電圧を印加するタイミングと同期して、消去線駆動回路が消去線に第２消去電圧を設定することにより、第２のダイオード素子のアノード電圧がカソード電圧よりも閾値電圧の分以上に大きく設定されるので、容量素子の保持電圧が高速に消去される。さらに、走査線に第１消去電圧のみを設定して保持電圧を消去する場合に比べて、第２のダイオード素子のアノード−カソード電位差を大きく確保できるので、消去期間に第１のダイオード素子及び第２のダイオード素子の寄生容量や漏れ電流により容量素子に不要な電荷が蓄積されて誤発光してしまうことを抑制することが可能となる。
【００３２】
また、前記表示素子は、有機ＥＬ素子であってもよい。
【００３３】
また、前記表示素子は、液晶素子であってもよい。
【００３４】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【発明の効果】
【００３５】
本発明の表示装置及びその駆動方法によれば、各画素の保持電圧を高速に書き換えることが可能となるため、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。
【図２】本発明の実施の形態１に係る表示部の電極配列図である。
【図３】本発明の実施の形態１に係る表示装置の画素回路及びその周辺回路を示す図である。
【図４】本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。
【図５】本発明の実施の形態２に係る表示装置の画素回路及びその周辺回路を示す図である。
【図６】本発明の実施の形態３に係る表示装置の電気的な構成を示すブロック図である。
【図７】本発明の実施の形態３に係る表示部の電極配列図である。
【図８】本発明の実施の形態３に係る表示装置の画素回路及びその周辺回路を示す図である。
【図９】本発明の実施の形態３に係る表示装置の駆動タイミングチャートである。
【図１０】本発明の実施の形態４に係る表示装置の画素回路及びその周辺回路を示す図である。
【図１１】本発明の実施の形態５に係る表示装置の画素回路及びその周辺回路を示す図である。
【図１２】本発明の実施の形態５に係る表示装置の駆動タイミングチャートである。
【図１３】特許文献１に記載された従来のアクティブマトリクス型表示装置の画素回路図である。
【発明を実施するための形態】
【００３７】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【００３８】
（実施の形態１）
＜表示装置の構成＞
図１は、本発明の実施の形態１に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１００は、制御回路１０１と、走査線駆動回路１０２と、データ線駆動回路１０３と、表示部１０４とを備える。
【００３９】
図２は、本発明の実施の形態１に係る表示部の電極配列図である。図２に示すように、本実施の形態１における表示部１０４には、走査線ＳＣ１〜ＳＣｎが画素行ごとに配置され、データ線Ｄ１〜Ｄｍが画素列ごとに配置されている。また、表示部１０４には、（ｎ×ｍ）個の画素がマトリクス状に配置されており、例えば、一の画素は、走査線ＳＣ１とデータ線Ｄ１とが交差した部分に形成されている。
【００４０】
図３は、本発明の実施の形態１に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２０９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード２０３及び２０７と、駆動トランジスタ２０４と、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子２０５と、保持容量２０６と、ＶＣＣ２電源線２０８とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３とを備える。
【００４１】
図１から図３に記載された構成要素について、以下、その機能を説明する。
【００４２】
制御回路１０１は、外部から入力された映像信号データに基づき、各画素を階調表示させるための制御信号を走査線駆動回路１０２及びデータ線駆動回路１０３へ出力する機能を有する。
【００４３】
走査線駆動回路１０２は、複数の画素２０９がマトリクス状に配置された表示部１０４に対し、行順次に所定の時間順序で、画素行ごとに配置された走査線ＳＣ１〜ＳＣｎを介して画素選択のための選択電圧を印加する。なお、図３に記載された走査線駆動回路１０２は、１画素行に対応した回路構成のみを有するものとして記載されているが、実際には、この回路構成を行数分有するものである。
【００４４】
図３に記載された走査線駆動回路１０２は、走査線２００に接続されている。走査線２００は、また、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子に接続されている。走査線駆動回路１０２は、トランジスタ１０２Ｈ及び１０２Ｌを有し、ＬＯＷ電位、ＨＩＧＨ電位、ＨＩＧＨ−Ｚ（ハイインピーダンス）電位の３値を走査線２００に印加する機能を有する。
【００４５】
例えば、トランジスタ１０２Ｌのゲート信号ＳＣ１ＬをＯＮにし、トランジスタ１０２Ｈのゲート信号ＳＣ１ＨをＯＦＦとすることにより、走査線２００をＬＯＷ電位にする。これにより、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子がＬＯＷ電位となることにより、画素２０９のダイオード２０３を導通状態とし、駆動トランジスタ２０４をＯＮ状態とすることが可能となる。このときのＬＯＷ電位に対応する電圧は、画素行を選択するための選択電圧に相当する。
【００４６】
また、ゲート信号ＳＣ１ＬをＯＦＦにし、ゲート信号ＳＣ１ＨをＯＮとすることにより、走査線２００をＨＩＧＨ電位にする。これにより、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子がＨＩＧＨ電位となることにより、画素２０９のダイオード２０７を導通状態とすることが可能となる。
【００４７】
また、ゲート信号ＳＣ１Ｌ及びＳＣ１Ｈを両方ともＯＦＦとすることにより、走査線２００をＨＩＧＨ−Ｚ電位にする。これにより、保持容量２０６の他方の端子及び駆動トランジスタ２０４のソース端子がＨＩＧＨ−Ｚ電位となることにより、画素２０９のダイオード２０３及び２０７の電流径路を遮断して非導通状態とし、駆動トランジスタ２０４の電流径路を遮断してＯＦＦ状態とすることが可能となる。なお、走査線駆動回路１０２にスイッチを追加し、ＨＩＧＨ−Ｚ電位の代わりに、ＨＩＧＨ電位とＬＯＷ電位の中間の電位を印加してもよい。
【００４８】
データ線駆動回路１０３は、表示部１０４に対し、画素列ごとに配置されたデータ線Ｄ１〜Ｄｍを介して、画素の輝度を決定するデータ電圧を印加する。なお、図３に記載されたデータ線駆動回路１０３は、１画素列に対応した回路構成のみを有するものとして記載されているが、実際には、この回路構成を列数分有するものである。
【００４９】
図３に記載されたデータ線駆動回路１０３は、データ線２０１に接続されている。データ線２０１は、また、ダイオード２０３のアノード端子に接続されている。データ線駆動回路１０３は、走査線駆動回路１０２から印加される上記選択電圧に同期して、ダイオード２０３のアノード端子にデータ電圧を印加してダイオード２０３を導通状態にする。この導通状態となったダイオード２０３を介し、データ電圧が駆動トランジスタ２０４のゲート端子に印加されることにより、駆動トランジスタ２０４はＯＮ状態となる。なお、データ電圧は駆動トランジスタ２０４の線形領域を使用する電圧でも、飽和領域を使用する電圧でもよい。
【００５０】
また、走査線駆動回路１０２と同様に、データ線駆動回路１０３も、トランジスタ１０３Ｈ及び１０３Ｌを有し、ＬＯＷ電位、ＨＩＧＨ電位、ＨＩＧＨ−Ｚ（ハイインピーダンス）電位の３値をデータ線２０１に印加することが可能である。
【００５１】
例えば、トランジスタ１０３Ｌのゲート信号Ｄ１ＬをＯＮにし、トランジスタ１０３Ｈのゲート信号Ｄ１ＨをＯＦＦとすることにより、データ線２０１をＬＯＷ電位にする。
【００５２】
また、ゲート信号Ｄ１ＬをＯＦＦにし、ゲート信号Ｄ１ＨをＯＮとすることにより、データ線２０１をＨＩＧＨ電位にする。このときのＨＩＧＨ電位に対応する電圧は、画素に書き込まれるデータ電圧に相当する。
【００５３】
ダイオード２０３は、アノード端子がデータ線２０１に接続され、カソード端子が保持容量２０６の一方の端子に接続された第１のダイオード素子であり、導通状態となることにより、データ線２０１から画素２０９へのデータ電圧の書き込みを可能とする機能を有する。なお、ダイオード２０３の導通または非導通となるタイミングは、走査線駆動回路１０２によって制御される。
【００５４】
有機ＥＬ素子２０５は、電流駆動型の発光素子であり、アノード端子が駆動用電源線であるＶＣＣ電源線２０２に接続され、カソード端子が駆動トランジスタ２０４のドレイン端子に接続された表示素子である。有機ＥＬ素子２０５は、ダイオード２０３の導通により保持容量２０６に保持されたデータ電圧に応じて発光することにより階調表示する。なお、有機ＥＬ素子２０５は、上述したＶＣＣ電源線２０２と駆動トランジスタ２０４のドレイン端子との間に接続されず、駆動トランジスタのソース端子と走査線２００との間に挿入されていてもよい。
【００５５】
駆動トランジスタ２０４は、例えば、ｎチャネルのＭＯＳＦＥＴであり、ゲート端子がダイオード２０３のカソード端子に接続され、ソース端子が走査線２００に接続された駆動素子である。駆動トランジスタ２０４は、ダイオード２０３の導通により保持容量２０６に保持されたデータ電圧に対応する駆動電流を有機ＥＬ素子２０５に供給する。
【００５６】
保持容量２０６は、一方の端子が駆動トランジスタ２０４のゲート端子及びダイオード２０３のカソード端子に接続され、他方の端子が走査線２００に接続された容量素子である。保持容量２０６は、例えば、ダイオード２０３が非導通状態となった後も、駆動トランジスタ２０４の直前のゲート−ソース電圧を保持し、継続して駆動トランジスタ２０４から有機ＥＬ素子２０５へ駆動電流を供給させる機能を有する。
【００５７】
ダイオード２０７は、アノード端子が保持容量２０６の一方の端子に接続され、カソード端子が消去線であるＶＣＣ２電源線２０８と接続された第２のダイオード素子である。これにより、ダイオード２０７は、走査線駆動回路１０２により走査線２００が第１消去電圧であるＨＩＧＨ電位に選択されることにより、保持容量２０６に保持されたデータ電圧を、ダイオード２０７を通じてＶＣＣ２電源線２０８に放電して消去する。つまり、ダイオード２０７は、導通状態となることにより、保持容量２０６に保持されたデータ電圧を消去可能とする機能を有する。
【００５８】
なお、図１から図３には記載されていないが、ＶＣＣ電源線２０２は、駆動トランジスタ２０４の駆動用ＶＣＣ電源に接続されている。また、ＶＣＣ２電源線２０８も、ダイオード２０７の導通及び非導通を切り換えるための消去用ＶＣＣ２電源に接続されている。
【００５９】
ここで、データ線駆動回路１０３から印加されるデータ電圧に対応するＨＩＧＨ電位から走査線駆動回路１０２から印加される選択電圧に対応するＬＯＷ電位を減じた値が、ダイオード２０３の閾値電圧よりも大きくなるよう、各電位が設定されている。これにより、画素行選択時には、ダイオード２０３が導通状態となり、選択された画素行の保持容量２０６にデータ電圧が保持される。
【００６０】
また、データ線駆動回路１０３から印加されるデータ電圧に対応するＨＩＧＨ電位からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧以下となるよう、各電位が設定されている。これにより、データ電圧書き込み時には、ダイオード２０７が非導通状態となり、保持容量に保持されたデータ電圧は、消去されない。
【００６１】
また、走査線駆動回路１０２から印加されるＨＩＧＨ電位からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧より大きくなるよう、各電位が設定されている。これにより、保持電圧消去時には、ダイオード２０７が導通状態となり、保持容量に保持されたデータ電圧が消去される。
【００６２】
＜表示装置の動作＞
次に、上述した表示装置１００の動作を、図４を用いて詳述する。
【００６３】
図４は、本発明の実施の形態１に係る表示装置の駆動タイミングチャートである。同図に示されるように、表示装置１００は、書込み期間、発光期間、消去期間（以下、１サブフィールドと呼ぶ）を繰り返して画素選択及び発光を行う。階調表現方法としては、サブフィールド駆動のように１フィールド期間にサブフィールドを複数回繰り返し、発光時間の長さで階調制御してもよいし、アナログ駆動のように１フィールド期間におけるデータ電圧の大きさにより階調制御してもよい。
【００６４】
なお、図４のタイミングチャートでは、第１のサブフィールド（時刻ｔ０〜時刻ｔ７）では１行目の画素及びｎ行目の画素を発光させ、第２のサブフィールド（時刻ｔ１０〜時刻ｔ１２）では、２行目の画素及びｎ行目の画素を発光させる例を説明する。
【００６５】
［書込み期間］
書込み期間では、各画素２０９に備えられた駆動トランジスタ２０４のＯＮ／ＯＦＦ状態を制御するため、走査線ごとに選択電圧に対応するＬＯＷ電位、または非選択電圧に対応するＨＩＧＨ−Ｚ電位を印加する。説明を容易にする為、１ライン目〜ｎライン目までの行順次書込みを行うものとして説明する。
【００６６】
まず、時刻ｔ１において、走査線駆動回路１０２は、選択画素行である１ライン目の走査線２００にＬＯＷ電位を印加し、その他のラインをＨＩＧＨ−Ｚ電位にする。具体的には、走査線駆動回路１０２は、トランジスタ１０２Ｌのゲート信号電圧ＶＳＣ１ＬをＨＩＧＨレベルとし、トランジスタ１０２Ｈのゲート信号電圧ＶＳＣ１ＨをＬＯＷレベルとする。
【００６７】
一方、データ線駆動回路１０３は、時刻ｔ１において、１ライン目の画素を発光期間において発光させるべく、１列目のデータ線２０１にＨＩＧＨ電位を印加する。具体的には、データ線駆動回路１０３は、トランジスタ１０３Ｈのゲート信号電圧ＶＤ１ＨをＨＩＧＨレベルとし、トランジスタ１０３Ｌのゲート信号電圧ＶＤ１ＬをＬＯＷレベルとする。すると、ダイオード２０３が導通状態となり、データ線２０１→ダイオード２０３→保持容量２０６→走査線２００の順に電流が流れて保持容量２０６にデータ電圧が保持される。このとき、駆動トランジスタ２０４のゲート端子にデータ電圧が印加されるため、画素２０９は発光するが、後述する発光期間に比べて１ラインの書込み時間が短い為、当該書込み期間における発光は無視できる。また、選択画素行以外はＨＩＧＨ−Ｚ電位のため、ダイオード２０３の電流径路が遮断され、データ線２０１からの電圧によって上記書込みは行われない。以上により、１ライン目の書込み動作が完了する。
【００６８】
時刻ｔ１における走査線駆動回路１０２の上記動作は、入力された映像信号に基づき、画素行を選択するための選択電圧を、画素行ごとに配置された走査線２００を介して、保持容量２０６の他方の端子に印加する選択電圧印加ステップに相当する。
【００６９】
また、時刻ｔ１におけるデータ線駆動回路１０３の上記動作は、選択電圧の印加に同期して、ダイオード２０３を導通状態にするためのデータ電圧を、データ線２０１を介してダイオード２０３のアノード端子に印加することにより、データ電圧を保持容量２０６に保持させる電圧保持ステップに相当する。
【００７０】
次に、時刻ｔ２において、走査線駆動回路１０２は、選択画素行である２ライン目の走査線２００にＬＯＷ電位を印加し、その他のラインをＨＩＧＨ−Ｚ電位にする。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ２ＬをＨＩＧＨレベルとし、ゲート信号電圧ＶＳＣ２ＨをＬＯＷレベルとする。また、その他のラインに接続された走査線２００は、ＨＩＧＨ−Ｚ電位となっているので、駆動トランジスタ２０４のソース端子もＨＩＧＨ−Ｚ電位となり、時刻ｔ１において発光した１ライン目の画素は、時刻ｔ２において消灯する。
【００７１】
一方、データ線駆動回路１０３は、時刻ｔ２において、２ライン目の画素を発光させないので、データ線２０１にＬＯＷ電位を印加する。具体的には、データ線駆動回路１０３は、トランジスタ１０３Ｈのゲート信号電圧ＶＤ１ＨをＬＯＷレベルとし、トランジスタ１０３Ｌのゲート信号電圧ＶＤ１ＬをＨＩＧＨレベルとする。すると、ダイオード２０３は非導通状態となり、データ線２０１から２ライン目の画素に電流が流れず、保持容量２０６にはデータ電圧が保持されない。
【００７２】
そして、ｎライン目を選択する時刻において、走査線駆動回路１０２及びデータ線駆動回路１０３は、時刻ｔ１における書込み動作と同様の動作を実行することで、ｎ行目の画素２０９におけるダイオード２０３が導通状態となり、データ線２０１→ダイオード２０３→保持容量２０６→走査線２００の順に電流が流れて保持容量２０６にデータ電圧が保持される。
【００７３】
ここで、データ電圧から選択電圧を減じた値が、ダイオード２０３の閾値電圧よりも大きくなるよう、かつ、データ電圧からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧以下となるよう、データ電圧及び選択電圧が設定されている。
【００７４】
［発光期間］
時刻ｔ５において、走査線駆動回路１０２は、全画素行の走査線２００にＬＯＷ電位を印加する。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ１Ｌ〜ＶＳＣｎＬをＨＩＧＨレベルとし、ゲート信号電圧ＶＳＣ１Ｈ〜ＶＳＣｎＨをＬＯＷレベルとする。これにより、発光期間では保持容量２０６に書き込まれたデータ電圧に基づき、ＶＣＣ電源線２０２→有機ＥＬ素子２０５→駆動トランジスタ２０４→走査線２００の順に電源が流れて有機ＥＬ素子２０５が発光する。
【００７５】
時刻ｔ５における走査線駆動回路１０２の上記動作は、保持容量２０６に保持されたデータ電圧に応じて、有機ＥＬ素子２０５を階調表示させる表示ステップに相当する。
【００７６】
次に、時刻ｔ６において、走査線駆動回路１０２は、全画素行の走査線２００にＨＩＧＨ−Ｚ電位を印加する。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ１Ｈ〜ＶＳＣｎＨをＬＯＷレベルとし、ゲート信号電圧ＶＳＣ１Ｌ〜ＶＳＣｎＬをＬＯＷレベルとする。これにより、有機ＥＬ素子２０５の発光電流径路が絶たれ、有機ＥＬ素子２０５は消灯する。
【００７７】
上記動作のように、書込み期間では行順次書込みを行う必要があるが、発光期間では全画素行を一斉に発光させてもよいし、または、走査線駆動回路１０２が行順次に走査線２００にＬＯＷ電位を印加することにより行順次発光させてもよい。
【００７８】
なお、有機ＥＬ素子２０５の発光輝度は、この発光期間と有機ＥＬ素子２０５に流れる発光電流によって制御される。
【００７９】
［消去期間］
消去期間では、保持容量２０６を放電させてリセットし、次のサブフィールドにおける発光準備を行う。
【００８０】
時刻ｔ８において、走査線駆動回路１０２は、全画素行の走査線２００に第１消去電圧であるＨＩＧＨ電位を印加する。具体的には、走査線駆動回路１０２は、ゲート信号電圧ＶＳＣ１Ｈ〜ＶＳＣｎＨをＨＩＧＨレベルとし、ゲート信号電圧ＶＳＣ１Ｌ〜ＶＳＣｎＬをＬＯＷレベルとする。これにより、ダイオード２０７が導通状態となり、走査線２００→保持容量２０６→ダイオード２０７→ＶＣＣ２電源線２０８の順に電流が流れ、保持容量２０６に保持されたデータ電圧がリセットされる。発光期間と同様に、消去期間も全ラインを一斉に行ってもよいし、また、行順次に消去してもよい。
【００８１】
時刻ｔ８における走査線駆動回路１０２の上記動作は、ダイオード２０７を導通状態にするための第１消去電圧を走査線２００に印加することにより、保持容量２０６に保持されたデータ電圧を消去する消去ステップに相当する。
【００８２】
このとき、走査線駆動回路１０２が出力するＨＩＧＨ電位からＶＣＣ２電源線２０８の電位を減じた値が、ダイオード２０７の閾値電圧よりも大きくなるよう設定されている。
【００８３】
以上のように、第１のサブフィールドにおいて、書込み動作、発光動作及び消去動作が実行され、後続する第２のサブフィールドにおいても書込み動作、発光動作及び消去動作が繰り返されることにより、各画素が映像信号に応じた階調表示を行う。
【００８４】
本実施の形態によれば、データ線２０１に接続されたダイオード２０３の導通状態及び非導通状態を制御することにより、保持容量２０６を書き換える。これに対し、従来は、画素選択用のスイッチングトランジスタの導通状態及び非導通状態を制御することにより保持容量を書き換えていた為、当該スイッチングトランジスタのゲート容量Ｃ及び走査線の配線抵抗Ｒから構成されるＣＲ時定数によって書込み動作が遅延されていた。一方、本実施の形態に係る表示装置１００及びその駆動方法では、従来の表示装置が有していた遅延要因を排除することができ、各画素の保持電圧を高速に書き換えることが可能となる。このため、所定のフィールドにおける発光期間を書込み期間に対して長時間確保できることから、高輝度、高精細及び高速表示が可能なアクティブマトリクスディスプレイを実現することが可能となる。
【００８５】
（実施の形態２）
本実施の形態では、実施の形態１のダイオード２０３及び２０７を薄膜トランジスタ（以下、ＴＦＴと記す）のみで実現した構成について説明する。
【００８６】
図５は、本発明の実施の形態２に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２１９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード接続ＴＦＴ２０３ａ及び２０７ａと、駆動トランジスタ２０４と、有機ＥＬ素子２０５と、保持容量２０６と、ＶＣＣ２電源線２０８とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３とを備える。本実施の形態に係る表示装置１００Ａが、実施の形態１に係る表示装置１００と異なる点は、画素回路を構成するダイオードがＴＦＴで形成されている点のみである。以下、実施の形態１と異なる点のみ説明する。
【００８７】
一般に、アモルファスシリコン等を用いて形成された画素回路は、ｐ型もしくはｎ型のどちらか一方のチャネルにより構成されるため、ｐ型とｎ型の両方が必要なダイオードを、アモルファスシリコン上で容易に構成することができない。よって、本実施の形態では、ｐ型及びｎ型のいずれか一方のチャネルのみによるＴＦＴを用いてダイオードの機能を実現している。
【００８８】
本実施の形態では、図２のダイオード２０３及び２０７を、図５のダイオード接続ＴＦＴ２０３ａ及び２０７ａで実現している。具体的には、ダイオード２０３及び２０７は、ダイオード機能をトランジスタで実現する為、ゲート端子とドレイン端子とが短絡接続されたトランジスタにより構成されている。これにより、トランジスタのドレインに印加された電圧がゲートにも印加されることにより導通状態となり、ダイオードと同等の機能を実現することができる。また、トランジスタのゲート端子とドレイン端子とが短絡接続されているため、従来のＦＥＴのようなゲート容量は発生せず、高速書き込みが可能となる。
【００８９】
なお、本実施の形態では、ｎ型トランジスタを例示したためゲート端子とドレイン端子とを接続しているが、ダイオード接続ＴＦＴとしてｐ型トランジスタを用いてもよい。この場合には、ｐ型トランジスタのゲート端子とソース端子とを接続する。
【００９０】
また、本実施の形態ではトランジスタを使用してダイオードの機能を実現したが、金属と半導体によるショットキーダイオード等で実現してもよい。
【００９１】
（実施の形態３）
本実施の形態では、実施の形態１で固定電源として用いられたＶＣＣ２電源を、ＨＩＧＨ（ＶＣＣ２）電位とＬＯＷ電位の２段階に切り替えることで、駆動マージンを向上させる構成を説明する。
【００９２】
図６は、本発明の実施の形態３に係る表示装置の電気的な構成を示すブロック図である。同図における表示装置１１０は、制御回路１０１と、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５と、表示部１１４とを備える。
【００９３】
図７は、本発明の実施の形態３に係る表示部の電極配列図である。図７に示すように、本実施の形態３における表示部１１４には、走査線ＳＣ１〜ＳＣｎ、及び消去線ＥＲ１〜ＥＲｎが画素行ごとに配置され、データ線Ｄ１〜Ｄｍが画素列ごとに配置されている。また、表示部１１４には、（ｎ×ｍ）個の画素がマトリクス状に配置されており、例えば、一の画素は、走査線ＳＣ１とデータ線Ｄ１とが交差した部分に形成されている。
【００９４】
図８は、本発明の実施の形態３に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２２９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード２０３及び２０７と、駆動トランジスタ２０４と、有機ＥＬ素子２０５と、保持容量２０６と、消去線２１０とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５とを備える。
【００９５】
消去線２１０は、画素行ごとに配置され、ダイオード２０７のカソード端子に接続されている。
【００９６】
消去線駆動回路１０５は、走査線駆動回路１０２によるＨＩＧＨ電位の印加と同期して、消去線駆動回路１０５が出力するＶＣＣ２電位よりも低電位の第２消去電圧を、消去線２１０を介してダイオード２０７のカソード端子に印加する。
【００９７】
本実施の形態に係る表示装置１１０が、実施の形態１に係る表示装置１００と異なる点は、消去線駆動回路１０５及び消去線２１０を追加している点であり、その他の構成および動作は実施の形態１と同一である。以下、実施の形態１に係る表示装置１００と同じ点は説明を省略し、異なる点のみ説明する。
【００９８】
実施の形態１では、消去期間において、走査線２００をＨＩＧＨ電位にすることにより、保持容量２０６に保持されたデータ電圧をＶＣＣ２電源線２０８に流して消去している。ダイオード２０７の閾値電圧を加算したＶＣＣ２電源電圧が、データ電圧以上に設定されていなければならないという書き込み時の制約により、この場合、ＶＣＣ２電源電圧が常に印加されていると、保持容量２０６に保持されたデータ電圧を消去しても、ダイオード２０３及び２０７の寄生容量や漏れ電流により、保持容量２０６に不要な電荷が蓄積されて誤発光しやすくなる。
【００９９】
これに対し、本実施の形態３では、図８に示されるように、消去線２１０の電圧を画素行ごとにＶＣＣ２電位及びＶＣＣ２電位よりも低いＬＯＷ電位のいずれかに制御する消去線駆動回路１０５が付加されている。これにより、消去期間中では、消去線２１０の電圧をＶＣＣ２電位に設定せず、第２消去電圧であるＬＯＷ電位に設定している。
【０１００】
図９は、本発明の実施の形態３に係る表示装置の駆動タイミングチャートである。
【０１０１】
消去線駆動回路１０５が実行する動作としては、消去期間以外の期間では、ゲート信号ＥＲ１Ｈ〜ＥＲｎＨにより、トランジスタ１０５ＨをＯＮとし、ゲート信号ＥＲ１Ｌ〜ＥＲｎＬによりトランジスタ１０５ＬをＯＦＦとすることにより、消去線２１０をＶＣＣ２電位とする。一方、消去期間では、ゲート信号ＥＲ１Ｌ〜ＥＲｎＬにより、トランジスタ１０５ＬをＯＮとし、ゲート信号ＥＲ１Ｈ〜ＥＲｎＨによりトランジスタ１０５ＨをＯＦＦとすることにより、消去線２１０を第２消去電圧であるＬＯＷ電位にして、確実に保持容量２０６に保持されたデータ電圧を消去している。
【０１０２】
上記消去期間における消去線駆動回路１０５の動作は、走査線駆動回路１０２による第１消去電圧の印加に同期して、書込み期間及び発光期間におけるダイオード２０７のカソード電圧（ＶＣＣ２）よりも小さい第２消去電圧を、消去線２１０を介してダイオード２０７のカソード端子に印加することにより、保持容量２０６に保持されたデータ電圧を消去する消去ステップに相当する。
【０１０３】
このとき、走査線駆動回路１０２が消去期間中に出力するＨＩＧＨ電位から、消去線駆動回路１０５が消去期間中に出力するＬＯＷ電位を減じた値が、ダイオード２０７の閾値電圧よりも大きくなるよう設定されている。
【０１０４】
また、走査線駆動回路１０２及びデータ線駆動回路１０３の駆動タイミングは、実施の形態１における駆動タイミングと同じである。
【０１０５】
これにより、消去期間ではダイオード２０７が導通状態となり、走査線２００→保持容量２０６→ダイオード２０７→消去線２１０の順に電流が流れ、保持容量２０６に保持されたデータ電圧が確実にリセットされる。発光期間と同様に、消去期間も全ラインを一斉に行ってもよいし、また、行順次に消去してもよい。
【０１０６】
以上のように、本実施の形態においても、第１のサブフィールドにおいて、書込み動作、発光動作及び消去動作が実行され、後続する第２のサブフィールドにおいても書込み動作、発光動作及び消去動作が繰り返されることにより、各画素が映像信号に対応した階調表示を行う。
【０１０７】
本実施の形態によれば、実施の形態１による効果と同様の効果が奏されるのに加え、消去期間において、ダイオード２０３及び２０７の寄生容量や漏れ電流により保持容量２０６に不要な電荷が蓄積されて誤発光してしまうことが抑制される。
【０１０８】
なお、本実施の形態では、ｎ行ごとに配置された消去線ＥＲ１〜ＥＲｎは、同じ消去電圧が同じタイミングで印加されるので、全ての消去線が接続された共通線となっていてもよい。これにより、消去線駆動回路１０５の駆動負荷が低減される。
【０１０９】
（実施の形態４）
本実施の形態では、実施の形態３のダイオード２０３及び２０７を薄膜トランジスタ（以下、ＴＦＴと記す）のみで実現した構成について説明する。
【０１１０】
図１０は、本発明の実施の形態４に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２３９は、走査線２００と、データ線２０１と、ＶＣＣ電源線２０２と、ダイオード接続ＴＦＴ２０３ａ及び２０７ａと、駆動トランジスタ２０４と、有機ＥＬ素子２０５と、保持容量２０６と、消去線２１０とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５とを備える。本実施の形態に係る表示装置１１０Ａが、実施の形態３に係る表示装置１１０と異なる点は、画素回路を構成するダイオードがＴＦＴで形成されている点のみである。以下、実施の形態３と異なる点のみ説明する。
【０１１１】
一般に、アモルファスシリコン等を用いて形成された画素回路は、ｐ型もしくはｎ型のどちらか一方のチャネルにより構成されるため、ｐ型とｎ型の両方が必要なダイオードを、アモルファスシリコン上で容易に構成することができない。よって、本実施の形態では、ｐ型及びｎ型のいずれか一方のチャネルのみによるＴＦＴを用いてダイオードの機能を実現している。
【０１１２】
本実施の形態では、図９のダイオード２０３及び２０７を、図１０のダイオード接続ＴＦＴ２０３ａ及び２０７ａで実現している。具体的には、ダイオード機能をトランジスタで実現する為、トランジスタのゲート端子とドレイン端子とを短絡接続している。これにより、トランジスタのドレインに印加された電圧がゲートにも印加されることにより導通状態となり、ダイオードと同等の機能を実現することができる。また、トランジスタのゲート端子とドレイン端子とが短絡接続されているため、従来のＦＥＴのようなゲート容量は発生せず、高速書き込みが可能となる。
【０１１３】
なお、本実施の形態では、ｎ型トランジスタを例示したためゲート端子とドレイン端子とを接続しているが、ダイオード接続ＴＦＴとしてｐ型トランジスタを用いてもよい。この場合には、ｐ型トランジスタのゲート端子とソース端子とを接続する。
【０１１４】
また、本実施の形態ではトランジスタを使用してダイオードの機能を実現したが、金属と半導体によるショットキーダイオード等で実現してもよい。
【０１１５】
（実施の形態５）
実施の形態１〜４では、画素回路に駆動トランジスタがある場合の形態を説明したが、液晶のような電圧駆動型の素子を表示素子として用いる場合には、必ずしも駆動トランジスタを必要としない。そこで、本実施の形態では、駆動トランジスタがない場合の形態について説明する。
【０１１６】
本実施の形態の表示装置の機能ブロック構成（図１または図６と同等）、および、表示部の電極配列（図２または図７と同等）は、実施の形態１〜４と同様である。
【０１１７】
図１１は、本発明の実施の形態５に係る表示装置の画素回路及びその周辺回路を示す図である。なお、同図には、走査線ＳＣ１とデータ線Ｄ１とが交差している一画素のみが記載されている。同図における画素２４９は、走査線２００と、データ線２０１と、ダイオード２０３及び２０７と、保持容量２０６と、消去線２１０と、液晶素子２１１とを備える。また、周辺回路は、走査線駆動回路１０２と、データ線駆動回路１０３と、消去線駆動回路１０５とを備える。本実施の形態に係る表示装置１２０が、実施の形態３に係る表示装置１１０と異なる点は、駆動トランジスタ及び有機ＥＬ素子がなく、保持容量２０６の両端子に液晶素子が並列接続されている点が構成として異なる。以下、実施の形態３と異なる点のみ説明する。
【０１１８】
液晶素子２１１は、保持容量２０６と並列接続され、一方の電極がダイオード２０３のカソード端子に接続され、他方の端子が走査線２００に接続された電圧駆動型の表示素子である。液晶素子２１１は、両端子に印加された電圧に応じて、バックライト等のような光源となる発光素子の光量を調整する機能を有する。
【０１１９】
図１２は、本発明の実施の形態５に係る表示装置の駆動タイミングチャートである。同図に示されるように、表示装置１２０は、書込み期間、発光期間、消去期間（以下、１サブフィールドと呼ぶ）を行順次に繰り返して画素選択及び発光を行う。階調表現方法としては、サブフィールド駆動のように１フィールド期間にサブフィールドを複数回繰り返し、発光時間の長さで階調制御してもよいし、アナログ駆動のように１フィールド期間におけるデータ電圧の大きさにより階調制御してもよい。なお、図１２の上部には、１行目の画素行の駆動タイミングに対応する期間（書込み＋発光期間、消去期間）が記載されている。
【０１２０】
なお、図１２のタイミングチャートは、第１のサブフィールドにおいて全画素行の画素を発光させ、第２のサブフィールドでも、全画素行の画素を発光させる例を表している。本実施の形態に係る表示装置の駆動タイミングが、実施の形態１〜４に係る表示装置の駆動タイミングと異なる点は、特定の画素行において書込み動作が実行された後、当該画素行の走査線２００の電圧状態を変化させても、保持容量２０６により保持されたデータ電圧は液晶素子２１１に継続して印加されるので、書込み動作に連続して表示動作が実行されることである。よって、実施の形態１〜４では、行順次書き込み→一斉発光→一斉消去を例示したが、本実施の形態では、行順次書き込み→行順次表示→行順次消去に限定される。
【０１２１】
なお、走査線駆動回路１０２が出力するＬＯＷ電位、ＨＩＧＨ電位及びＨＩＧＨ−Ｚ電位、データ線駆動回路１０３が出力するＬＯＷ電位及びＨＩＧＨ電位、ならびに、消去線駆動回路１０５が出力するＬＯＷ電位及びＨＩＧＨ電位の、各画素行における出力タイミングと、各電位の大小関係は、実施の形態３と同様である。
【０１２２】
上記構成及び動作タイミングにより、表示装置１２０は、ダイオード２０３を通じて保持容量２０６に高速にデータ電圧を書き込むことが可能となり、また、ダイオード２０７を通じて保持容量２０６に保持されたデータ電圧を高速に消去できる。そして、保持容量２０６と液晶素子２１１とが並列接続されているため、保持容量２０６に保持されたデータ電圧に応じて液晶分子が配向し、高輝度、高精細及び高速に階調表示することが可能となる。
【０１２３】
以上、本発明に係る表示装置及びその駆動方法について実施に形態１〜５に基づき説明したが、本発明に係る表示装置及びその駆動方法は、上述した実施の形態１〜５に限定されるものではない。実施の形態１〜５に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
【０１２４】
なお、実施の形態１〜４では、表示素子として有機ＥＬ素子を用いているが、実施の形態１〜４における表示素子は電流駆動型の発光素子であればよく、例えば、無機ＥＬ素子であってもよい。
【０１２５】
なお、以上述べた実施の形態では、各駆動回路が有するトランジスタ及びダイオード接続されたトランジスタはｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成した表示装置も本発明の範囲であり、上述した各実施の形態と同様の効果を奏することが可能である。
【産業上の利用可能性】
【０１２６】
本発明の表示装置及びその駆動方法は、特に、高精細画質が要求される有機ＥＬディスプレイ、無機ＥＬディスプレイ、液晶ディスプレイ等のアクティブマトリクスディスプレイに有用である。
【符号の説明】
【０１２７】
１００、１００Ａ、１１０、１１０Ａ、１２０、５００ 表示装置
１０１ 制御回路
１０２ 走査線駆動回路
１０２Ｈ、１０２Ｌ、１０３Ｈ、１０３Ｌ、１０５Ｈ、１０５Ｌ トランジスタ
１０３ データ線駆動回路
１０４、１１４ 表示部
１０５ 消去線駆動回路
２００、５０２ 走査線
２０１、５０１ データ線
２０２ ＶＣＣ電源線
２０３、２０７ ダイオード
２０３ａ、２０７ａ ダイオード接続ＴＦＴ
２０４ 駆動トランジスタ
２０５ 有機ＥＬ素子
２０６ 保持容量
２０８ ＶＣＣ２電源線
２０９、２１９、２２９、２３９、２４９ 画素
２１０ 消去線
２１１ 液晶素子
５０３ 電源線
５０４ 選択トランジスタ
５０５ 駆動トランジスタ
５０６ 表示素子
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素を有する表示装置であって、
前記複数の画素のそれぞれは、
画素列ごとに配置されたデータ線に接続され、導通状態となることにより、前記データ線から当該画素へのデータ電圧の書き込みを可能とする第１のダイオード素子と、
前記第１のダイオード素子の導通により書き込まれた前記データ電圧に応じて階調表示する表示素子とを備える
表示装置。
【請求項２】
前記複数の画素のそれぞれは、さらに、
前記データ電圧を保持する容量素子を備え、
前記表示素子は、前記第１のダイオード素子の導通により前記容量素子に保持された前記データ電圧に応じて階調表示する
請求項１に記載の表示装置。
【請求項３】
前記複数の画素のそれぞれは、さらに、
前記容量素子に接続され、導通状態となることにより、前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子を備える
請求項２に記載の表示装置。
【請求項４】
前記第２のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成される
請求項３に記載の表示装置。
【請求項５】
前記第１のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成される
請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
前記複数の画素のそれぞれは、さらに、
前記第１のダイオード素子の導通により書き込まれた前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子を備え、
前記表示素子は、前記駆動電流が流れることにより発光する
請求項１〜５のうちいずれか１項に記載の表示装置。
【請求項７】
前記複数の画素のそれぞれは、さらに、
前記データ電圧を保持する容量素子と、
前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子と、
前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子とを備え、
前記第１のダイオード素子は、アノード端子が前記データ線に接続され、カソード端子が前記容量素子の一方の端子に接続され、
前記容量素子は、前記一方の端子が前記駆動素子のゲート端子に接続され、他方の端子が前記駆動素子のソース端子及びドレイン端子の一方に接続され、
前記第２のダイオード素子は、アノード端子が前記容量素子の前記一方の端子に接続され、カソード端子が消去線に接続され、
前記表示素子は、駆動用電源線と前記駆動素子のソース端子及びドレイン端子の他方との間、または、前記駆動素子のソース端子及びドレイン端子の前記一方と接地端子との間に接続された
請求項１に記載の表示装置。
【請求項８】
前記表示装置は、さらに、
画素行ごとに配置され、前記容量素子の前記他方の端子に接続された走査線と、
画素列ごとに配置された前記データ線と、
画素行を選択するための選択電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加する走査線駆動回路と、
前記走査線駆動回路から印加される前記選択電圧に同期して、前記第１のダイオード素子を導通状態にするための前記データ電圧を、前記データ線を介して前記第１のダイオード素子のアノード端子に印加するデータ線駆動回路とを備え、
前記データ電圧から前記選択電圧を減じた値は、前記第１のダイオード素子の閾値電圧より大きい
請求項７に記載の表示装置。
【請求項９】
前記走査線駆動回路は、
前記第２のダイオード素子を導通状態にするための第１消去電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加し、
前記第１消去電圧から前記第２のダイオード素子のカソード電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きい
請求項８に記載の表示装置。
【請求項１０】
前記表示装置は、さらに、
画素行ごとに配置され、前記第２のダイオード素子のカソード端子に接続された消去線と、
前記走査線駆動回路による前記第１消去電圧の印加と同期して、前記カソード電圧よりも小さい第２消去電圧を、前記消去線を介して前記第２のダイオード素子のカソード端子に印加する消去線駆動回路とを備え、
前記第１消去電圧から前記第２消去電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きい
請求項９に記載の表示装置。
【請求項１１】
前記表示素子は、有機ＥＬ素子である
請求項１〜１０のうちいずれか１項に記載の表示装置。
【請求項１２】
前記表示素子は、液晶素子である
請求項１〜１０のうちいずれか１項に記載の表示装置。
【請求項１３】
複数の画素がマトリクス状に配置された表示装置の駆動方法であって、
入力された映像信号に基づき、画素行を選択するための選択電圧を、画素行ごとに配置された走査線を介して、前記複数の画素の各々が有する容量素子の他方の端子に印加する選択電圧印加ステップと、
前記選択電圧の印加に同期して、前記複数の画素の各々が有し、カソード端子が前記容量素子の一方の端子に接続された第１のダイオード素子を導通状態にするためのデータ電圧を、画素列ごとに配置されたデータ線を介して前記第１のダイオード素子のアノード端子に印加することにより、前記データ電圧を前記容量素子に保持させる電圧保持ステップと、
前記選択電圧印加ステップ及び前記電圧保持ステップにより前記容量素子に保持されたデータ電圧に応じて、前記複数の画素の各々が有する表示素子を階調表示させる表示ステップとを含み、
前記選択電圧印加ステップ及び前記電圧保持ステップでは、
前記データ電圧から前記選択電圧を減じた値が、前記第１のダイオード素子の閾値電圧よりも大きくなるよう、かつ、 前記データ電圧から前記電圧保持ステップにおける前記第２のダイオード素子のカソード電圧を減じた値が、前記第２のダイオードの閾値電圧以下となるよう、前記データ電圧及び前記選択電圧を印加する
表示装置の駆動方法。
【請求項１４】
さらに、
前記表示ステップの後、前記複数の画素の各々が有し、アノード端子が前記容量素子の前記一方の端子に接続された第２のダイオード素子を導通状態にするための第１消去電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加することにより、前記容量素子に保持されたデータ電圧を消去する消去ステップを含み、
前記消去ステップでは、
前記第１消去電圧から前記カソード電圧を減じた値が、前記第２のダイオード素子の閾値電圧より大きくなるよう、前記第１消去電圧を印加する
請求項１３に記載の表示装置の駆動方法。
【請求項１５】
前記消去ステップでは、
前記第１消去電圧の印加に同期して、前記カソード電圧よりも小さい第２消去電圧を、画素行ごとに配置された消去線を介して前記第２のダイオード素子のカソード端子に印加することにより、前記容量素子に保持されたデータ電圧を消去し、
前記第１消去電圧から前記第２消去電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きい
請求項１４に記載の表示装置の駆動方法。
【請求項１】
マトリクス状に配置された複数の画素を有する表示装置であって、
前記複数の画素のそれぞれは、
画素列ごとに配置されたデータ線に接続され、導通状態となることにより、前記データ線から当該画素へのデータ電圧の書き込みを可能とする第１のダイオード素子と、
前記第１のダイオード素子の導通により書き込まれた前記データ電圧に応じて階調表示する表示素子とを備える
表示装置。
【請求項２】
前記複数の画素のそれぞれは、さらに、
前記データ電圧を保持する容量素子を備え、
前記表示素子は、前記第１のダイオード素子の導通により前記容量素子に保持された前記データ電圧に応じて階調表示する
請求項１に記載の表示装置。
【請求項３】
前記複数の画素のそれぞれは、さらに、
前記容量素子に接続され、導通状態となることにより、前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子を備える
請求項２に記載の表示装置。
【請求項４】
前記第２のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成される
請求項３に記載の表示装置。
【請求項５】
前記第１のダイオード素子は、ゲート端子とソース端子及びドレイン端子の一方とが短絡接続されたトランジスタにより構成される
請求項１〜４のうちいずれか１項に記載の表示装置。
【請求項６】
前記複数の画素のそれぞれは、さらに、
前記第１のダイオード素子の導通により書き込まれた前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子を備え、
前記表示素子は、前記駆動電流が流れることにより発光する
請求項１〜５のうちいずれか１項に記載の表示装置。
【請求項７】
前記複数の画素のそれぞれは、さらに、
前記データ電圧を保持する容量素子と、
前記容量素子に保持された前記データ電圧を消去可能とする第２のダイオード素子と、
前記データ電圧に対応する駆動電流を前記表示素子に供給する駆動素子とを備え、
前記第１のダイオード素子は、アノード端子が前記データ線に接続され、カソード端子が前記容量素子の一方の端子に接続され、
前記容量素子は、前記一方の端子が前記駆動素子のゲート端子に接続され、他方の端子が前記駆動素子のソース端子及びドレイン端子の一方に接続され、
前記第２のダイオード素子は、アノード端子が前記容量素子の前記一方の端子に接続され、カソード端子が消去線に接続され、
前記表示素子は、駆動用電源線と前記駆動素子のソース端子及びドレイン端子の他方との間、または、前記駆動素子のソース端子及びドレイン端子の前記一方と接地端子との間に接続された
請求項１に記載の表示装置。
【請求項８】
前記表示装置は、さらに、
画素行ごとに配置され、前記容量素子の前記他方の端子に接続された走査線と、
画素列ごとに配置された前記データ線と、
画素行を選択するための選択電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加する走査線駆動回路と、
前記走査線駆動回路から印加される前記選択電圧に同期して、前記第１のダイオード素子を導通状態にするための前記データ電圧を、前記データ線を介して前記第１のダイオード素子のアノード端子に印加するデータ線駆動回路とを備え、
前記データ電圧から前記選択電圧を減じた値は、前記第１のダイオード素子の閾値電圧より大きい
請求項７に記載の表示装置。
【請求項９】
前記走査線駆動回路は、
前記第２のダイオード素子を導通状態にするための第１消去電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加し、
前記第１消去電圧から前記第２のダイオード素子のカソード電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きい
請求項８に記載の表示装置。
【請求項１０】
前記表示装置は、さらに、
画素行ごとに配置され、前記第２のダイオード素子のカソード端子に接続された消去線と、
前記走査線駆動回路による前記第１消去電圧の印加と同期して、前記カソード電圧よりも小さい第２消去電圧を、前記消去線を介して前記第２のダイオード素子のカソード端子に印加する消去線駆動回路とを備え、
前記第１消去電圧から前記第２消去電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きい
請求項９に記載の表示装置。
【請求項１１】
前記表示素子は、有機ＥＬ素子である
請求項１〜１０のうちいずれか１項に記載の表示装置。
【請求項１２】
前記表示素子は、液晶素子である
請求項１〜１０のうちいずれか１項に記載の表示装置。
【請求項１３】
複数の画素がマトリクス状に配置された表示装置の駆動方法であって、
入力された映像信号に基づき、画素行を選択するための選択電圧を、画素行ごとに配置された走査線を介して、前記複数の画素の各々が有する容量素子の他方の端子に印加する選択電圧印加ステップと、
前記選択電圧の印加に同期して、前記複数の画素の各々が有し、カソード端子が前記容量素子の一方の端子に接続された第１のダイオード素子を導通状態にするためのデータ電圧を、画素列ごとに配置されたデータ線を介して前記第１のダイオード素子のアノード端子に印加することにより、前記データ電圧を前記容量素子に保持させる電圧保持ステップと、
前記選択電圧印加ステップ及び前記電圧保持ステップにより前記容量素子に保持されたデータ電圧に応じて、前記複数の画素の各々が有する表示素子を階調表示させる表示ステップとを含み、
前記選択電圧印加ステップ及び前記電圧保持ステップでは、
前記データ電圧から前記選択電圧を減じた値が、前記第１のダイオード素子の閾値電圧よりも大きくなるよう、かつ、 前記データ電圧から前記電圧保持ステップにおける前記第２のダイオード素子のカソード電圧を減じた値が、前記第２のダイオードの閾値電圧以下となるよう、前記データ電圧及び前記選択電圧を印加する
表示装置の駆動方法。
【請求項１４】
さらに、
前記表示ステップの後、前記複数の画素の各々が有し、アノード端子が前記容量素子の前記一方の端子に接続された第２のダイオード素子を導通状態にするための第１消去電圧を、前記走査線を介して前記容量素子の前記他方の端子に印加することにより、前記容量素子に保持されたデータ電圧を消去する消去ステップを含み、
前記消去ステップでは、
前記第１消去電圧から前記カソード電圧を減じた値が、前記第２のダイオード素子の閾値電圧より大きくなるよう、前記第１消去電圧を印加する
請求項１３に記載の表示装置の駆動方法。
【請求項１５】
前記消去ステップでは、
前記第１消去電圧の印加に同期して、前記カソード電圧よりも小さい第２消去電圧を、画素行ごとに配置された消去線を介して前記第２のダイオード素子のカソード端子に印加することにより、前記容量素子に保持されたデータ電圧を消去し、
前記第１消去電圧から前記第２消去電圧を減じた値は、前記第２のダイオード素子の閾値電圧より大きい
請求項１４に記載の表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１６３７８７（Ｐ２０１２−１６３７８７Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２４４０２（Ｐ２０１１−２４４０２）
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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