表示装置
【課題】過大な電流が画素回路に流れることを自発的に防止する。
【解決手段】有機ＥＬ素子１３４は、カソード３４ｃと、アノード３４a―１及び３４ａ―２と、アノード３４a―１及び３４ａ―２のそれぞれとカソード３４ｃの間に形成され、アノード３４a―１及び３４ａ―２からそれぞれ流れる各駆動電流に応じて発光する発光部位３４ｂ−１及び３４ｂ−２とを含む。ＴＦＴ回路３０−１／３０−２は、アノード３４a―１／３４ａ―２に駆動電流を供給する。低融点金属ＴＭ−１／ＴＭ−２は、アノード３４a―１／３４ａ―２とＴＦＴ回路３０−１／３０−２とを接続しており、所定の電流値以上の電流が流れたときに、アノード３４a―１／３４ａ―２とＴＦＴ回路３０−１／３０−２との接続を遮断する。本発明は、例えば、表示装置に適用できる。
【解決手段】有機ＥＬ素子１３４は、カソード３４ｃと、アノード３４a―１及び３４ａ―２と、アノード３４a―１及び３４ａ―２のそれぞれとカソード３４ｃの間に形成され、アノード３４a―１及び３４ａ―２からそれぞれ流れる各駆動電流に応じて発光する発光部位３４ｂ−１及び３４ｂ−２とを含む。ＴＦＴ回路３０−１／３０−２は、アノード３４a―１／３４ａ―２に駆動電流を供給する。低融点金属ＴＭ−１／ＴＭ−２は、アノード３４a―１／３４ａ―２とＴＦＴ回路３０−１／３０−２とを接続しており、所定の電流値以上の電流が流れたときに、アノード３４a―１／３４ａ―２とＴＦＴ回路３０−１／３０−２との接続を遮断する。本発明は、例えば、表示装置に適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、画素回路に過大な電流が流れることを自発的に防止することができるようになった表示装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイ（ＦＰＤ（Flat Panel Display））のひとつとして、有機ＥＬ（Electro Luminescence）素子を用いた有機ＥＬ表示装置への関心が高まっている。また、有機ＥＬ表示装置の開発も盛んに行われている（例えば、特許文献１及び２参照）。
【０００３】
現状、液晶表示装置（ＬＣＤ（Liquid Crystal Display））が、フラットパネルディスプレイの主流を占めている。しかしながら、液晶表示装置は、自発光デバイスではないので、バックライトや偏光板等の照明部材が必要である。そのため、液晶表示装置は、デバイスの厚みがあるといった問題点や、輝度が不足しているといった問題点等を有している。これに対して、有機ＥＬ表示装置は、自発光デバイスなので、照明部材が原理的に不要である。そのため、有機ＥＬ表示装置は、デバイスの薄型化が可能であるといった点や、高輝度が得られるといった点等、液晶表示装置と比較して有利な特長を有している。
【０００４】
有機ＥＬ表示装置には、画素回路がマトリクス状に配置されている。この画素回路は、電流に応じて発光する有機ＥＬ素子と、有機ＥＬ素子に電流を供給することで、有機ＥＬ素子を駆動するＴＦＴ（Thin Film Transistor）回路で構成される。なお、この有機ＥＬ素子に供給される電流を、以下、駆動電流と称する。有機ＥＬ素子は、アノード、発光部位、及びカソードにより構成される。アノードには、駆動電流が供給され、アノードとカソードの間に発光部位を介して所定の駆動電流が流れると、有機ＥＬ素子は発光する。
【０００５】
発光部位は、１００ｎｍ程度の非常に薄い膜である。そのため、発光部位の形成中にダストが付着すると、アノードとカソードの間が電気的にショート（短絡）する場合が多々存在する。この場合、ショートした有機ＥＬ素子の画素は、いわゆる滅欠点、即ち、他の正常な画素に比べて輝度が低い点状欠陥、あるいは、全く発光しない点状欠陥となってしまう。
【０００６】
そこで、特許文献１においては、有機ＥＬ素子のアノードを分割している手法が、特許文献２においては、有機ＥＬ素子のアノードを分割しており、分割後のアノード毎に駆動トランジスタを設ける手法が、それぞれ提案されている。
【０００７】
特許文献１及び２の手法では、ある画素回路における分割後の１個のアノードとカソードの間が電気的にショートをしても、他の分割後のアノードに対応する発光部位が正常に発光する。その結果、ユーザは、その画素を滅欠点として視認し難くなる。また、アノードの分割数を多くすることで、画素回路に含まれる全ての分割後のアノードのうち、正常に発光している分割後のアノードの比率が高くなる。これにより、この画素回路の画素についての輝度の低下が少なくなり、その画素が滅欠点として殆ど視認されないようにすることも可能となる。
【特許文献１】特開２００７−１８７７５号公報
【特許文献２】特開２００４−２６４６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１及び２の手法では、依然、有機ＥＬ素子のショートした箇所を介して、過大な電流が流れてしまう。その結果、消費電力が増大したり、過大な電流による発熱で周りの有機ＥＬ素子の劣化が早まったりする可能性があった。
【０００９】
本発明は、このような状況に鑑みてなされたものであり、過大な電流が画素回路に流れることを自発的に防止することができるようにするものである。
【課題を解決するための手段】
【００１０】
本発明の一側面の表示装置は、マトリクス状に配列されている複数の画素回路毎に、カソードと、１以上のアノードと、１以上の前記アノードのそれぞれと前記カソードとの間に形成され、１以上の前記アノードからそれぞれ流れる各駆動電流に応じて発光する複数の発光部位とを含む発光素子と、１以上の前記アノードに駆動電流を供給する駆動回路と、１の前記アノードと前記駆動回路とを接続しており、所定の電流値以上の電流が流れたときに、１の前記アノードと前記駆動回路との接続を遮断する接続部とを備える。
【００１１】
前記接続部は、低融点金属であり、所定の電流値以上の電流が流れたときの発熱により溶断することで、１の前記アノードと前記駆動回路との接続を遮断することができる。
【００１２】
前記駆動回路は、１以上の前記アノード毎に設けられ、所定の１の前記アノードに駆動電流を供給し、１つの前記画素回路に含まれる全ての前記駆動回路には、前記画素回路の選択を制御する信号を供給する制御線と、前記画素回路の画像信号を供給する信号線とが共通接続されているようにすることができる。
【００１３】
本発明の一側面においては、マトリクス状に配列されている複数の画素回路毎に、カソードと、１以上のアノードと、１以上の前記アノードのそれぞれと前記カソードとの間に形成され、１以上の前記アノードからそれぞれ流れる各駆動電流に応じて発光する複数の発光部位とを含む発光素子と、１以上の前記アノードに駆動電流を供給する駆動回路と、１の前記アノードと前記駆動回路とを接続しており、所定の電流値以上の電流が流れたときに、１の前記アノードと前記駆動回路との接続を遮断する接続部とが設けられている。
【発明の効果】
【００１４】
本発明によれば、過大な電流が画素回路に流れることを自発的に防止することができる。
【発明を実施するための最良の形態】
【００１５】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、従来の有機ＥＬ表示装置の基本となる構成と、その構成における問題点について、図１乃至図５を参照して説明する。
【００１６】
図１は、従来の有機ＥＬ表示装置の構成を示すブロック図である。
【００１７】
図１の従来の有機ＥＬ表示装置１００は、Ｎ×Ｍ個の画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）がマトリクス状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、及び電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。
【００１８】
また、有機ＥＬ表示装置１００は、Ｍ本の走査線ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至ＤＳＬ１０−Ｍ、及びＮ本の信号線ＤＴＬ１０−１乃至ＤＴＬ１０−Ｎも有する。
【００１９】
なお、以下において、走査線ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ、信号線ＤＴＬ１０−１乃至ＤＴＬ１０−Ｎ、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至ＤＳＬ１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、信号線ＤＴＬ１０、画素回路１０１、または電源線ＤＳＬ１０と称する。
【００２０】
画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行の画素回路１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行の画素回路１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素回路１０１についても同様である。
【００２１】
また、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列の画素回路１０１−（１，１）乃至１０１−（１，Ｍ）は、信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列の画素回路１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素回路１０１についても同様である。
【００２２】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平期間（１Ｈ）で順次制御信号を供給して画素回路１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（Ｖｃｃ）または第２電位（Ｖｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間（１Ｈ）内で画像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の信号線ＤＴＬ１０−１乃至１０−Ｎに供給する。
【００２３】
図２は、図１に示した画素アレイ部１０２を構成するＮ×Ｍ個の画素回路１０１のうちの１つの画素回路１０１を拡大して示すことにより、画素回路１０１の詳細な構成を示したブロック図である。
【００２４】
なお、図２において画素回路１０１と接続されている走査線ＷＳＬ１０、信号線ＤＴＬ１０、及び電源線ＤＳＬ１０は、図１から明らかなように、画素回路１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−ｍ、信号線ＤＴＬ１０−ｎ、及び電源線ＤＳＬ１０−ｍとなる。
【００２５】
画素回路１０１は、ＴＦＴ回路３０及び有機ＥＬ素子３４から構成される。
【００２６】
ＴＦＴ回路３０は、有機ＥＬ素子３４に駆動電流を供給することにより、有機ＥＬ素子３４を駆動する駆動回路である。有機ＥＬ素子３４は、電流発光素子であり、ＴＦＴ回路３０から供給される駆動電流の値に応じた階調の発光を行う。
【００２７】
ＴＦＴ回路３０は、書き込みトランジスタ３１、駆動トランジスタ３２、及び蓄積容量３３から構成される。なお、ＴＦＴ回路３０の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。
【００２８】
書き込みトランジスタ３１のゲートは走査線ＷＳＬ１０と接続されている。書き込みトランジスタ３１のドレインは、信号線ＤＴＬ１０と接続されている。書き込みトランジスタ３１のソースは、駆動トランジスタ３２のゲートと接続されている。駆動トランジスタ３２のソースは有機ＥＬ素子３４のアノード３４aに接続され、駆動トランジスタ３２のドレインが電源線ＤＳＬ１０に接続されている。蓄積容量３３は、駆動トランジスタ３２のゲートと有機ＥＬ素子３４のアノード３４ａの間に接続されている。また、有機ＥＬ素子３４のカソード３４ｃは所定の電位Ｖcatに設定されている。
【００２９】
以上のように構成される画素回路１０１において、書き込みトランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された信号電位Ｖｓｉｇに応じて電荷を蓄積して保持する。駆動トランジスタ３２は、高電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された電荷に応じて、即ち、信号電位Ｖｓｉｇに応じて、駆動電流Ｉｄｓを有機ＥＬ素子３４に流す。有機ＥＬ素子３４に所定の駆動電流Ｉｄｓが流れると、有機ＥＬ素子３４は発光する。
【００３０】
即ち、ＴＦＴ回路３０は、駆動電流Ｉｄｓを有機ＥＬ素子３４に供給する。有機ＥＬ素子３４に所定の駆動電流Ｉｄｓが流れると、有機ＥＬ素子３４は発光する。
【００３１】
図３Ａ及び図３Ｂは、図２の画素回路１０１の平面レイアウトの一例を示している。図３Ｃは、画素回路１０１の断面レイアウトの一例を示している。
【００３２】
但し、図３Ａは、画素回路１０１のうちのＴＦＴ回路３０に関する部分のみの平面レイアウトを示している点に留意すべきである。図３Ｂは、画素回路１０１のうちの有機ＥＬ素子３４に関する部分のみの平面レイアウトを示している点に留意すべきである。
【００３３】
また、ユーザは、画素回路１０１の基板に対する垂直方向、即ち、図３Ａ及び図３Ｂにおける図に向かって手前から奥の方向、また、図３Ｃにおける図中上から下の方向に、画素回路１０１を視認するとする。さらに、以下の説明では、図３Ｃ中上側の面を上面と称し、同図中下側の面を下面と称する。図３Ｃの断面レイアウトは、図３Ａ及び図３ＢのＸ−Ｙ線に沿った断面レイアウトである。
【００３４】
図３Ａに示されるように、基板（後述する基板１２１）上には、少なくとも、下から順に、ゲートメタルＧＭ、半導体膜ＨＨ、第１無機保護膜ＭＨ、及びソースドレインメタルＳＤＭが積層されている。
【００３５】
書き込みトランジスタ３１のゲートは、ゲートメタルＧＭの一部として形成される。書き込みトランジスタ３１のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。書き込みトランジスタ３１のチャネル層は、半導体膜ＨＨの一部として形成される。駆動トランジスタ３２のゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のチャネル層は、半導体膜ＨＨの一部として形成される。蓄積容量３３の下部電極は、ゲートメタルＧＭの一部として形成される。蓄積容量３３の上部電極は、ソースドレインメタルＳＤＭの一部として形成される。
【００３６】
より詳細には、図３Ｃに示されるように、基板１２１上には、下から順に、ゲートメタルＧＭ、ゲート絶縁膜ＧＺ、半導体膜ＨＨ、第１無機保護膜ＭＨ、低抵抗半導体膜ＴＨ、ソースドレインメタルＳＤＭが積層される。
【００３７】
蓄積容量３３の下部電極は、ゲートメタルＧＭ及び低抵抗半導体膜ＴＨの一部として形成される。蓄積容量３３の絶縁膜は、ゲート絶縁膜ＧＺの一部として形成される。蓄積容量３３の上部電極は、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のチャネル層は、半導体膜ＨＨ及び低抵抗半導体膜ＴＨの一部として形成される。なお、駆動トランジスタ３２のチャネル層となる半導体膜ＨＨには、例えば、非晶質珪素あるいは微結晶珪素が用いられる。駆動トランジスタ３２の構造としては、いわゆる逆スタガード構造が採用されている。即ち、駆動トランジスタ３２のゲートは、基板１２１側に形成されている。書き込みトランジスタ３１は、図示していないが、駆動トランジスタ３２と同様に形成されている。
【００３８】
ソースドレインメタルＳＤＭの積層後、基板１２１上には、下から順に、第２無機保護膜ＭＭＨ、平坦化膜ＦＭが積層される。
【００３９】
第２無機保護膜ＭＭＨは、ＴＦＴ回路３０を不純物等から保護する保護膜である。平坦化膜ＦＭの上面は、平滑化されている。
【００４０】
図３Ｂに示されるように、平滑化膜ＦＭの形成後、基板１２１上には、下から順に、アノード３４ａ、画素分離膜ＢＭ、発光部位３４ｂ、及びカソード３４ｃが積層される。
【００４１】
アノード３４ａは、基板１２１上に図中の枠ＸＸＸで囲まれた長方形状で積層され形成される。画素分離膜ＢＭは、基板１２１上の図中の枠ＹＹＹで囲まれた領域から図中の枠ＺＺＺで囲まれた領域が取り除かれた「ロ」型状で形成される。即ち、画素分離膜ＢＭのうちの枠ＺＺＺで囲まれた部分には穴があいている。この画素分離膜ＢＭの穴を、以下、開口部と称する。発光部位３４ｂは、画素分離膜ＢＭの開口部に相当するアノード３４ａの部分の上に直接積層されて形成される。従って、発光部位３４ｂは、ほぼ枠ＺＺＺで囲まれた長方形状で積層され形成される。カソード３４ｃは、図中枠ＹＹＹで囲まれた長方形状で積層され形成される。
【００４２】
より詳細には、図３Ｃに示されるように、画素分離膜ＢＭの開口部は、下に行くほど狭くなっている。発光部位３４ｂは、画素分離膜ＢＭの開口部の最下部に相当するアノード３４ａの部分、即ち、アノード３４ａのうちの画素分離膜ＢＭの形成直後に露出している部分に積層されて形成される。カソード３４ｃは、画素分離膜ＢＭの形成後の上面全体に、その上面の形状に沿って積層されて形成される。
【００４３】
このような構成の画素回路１０１の製造工程のうち、図３に示される発光部位３４ｂの形成工程でダストが付着する場合がある。例えば、図４に示されるようなダストDUが付着する場合がある。
【００４４】
図４Ａ及び図４Ｂは、ダストDUが付着した場合の画素回路１０１のレイアウトの一例を示している。
【００４５】
ダストDUは、アノード３４ａの上面から、発光部位３４ｂを貫通し、カソード３４ｃまで達するように付着している。このようにダストDUが付着すると、カソード３４ｃがダストDUに回り込むことで、アノード３４ａとカソード３４ｃの間が電気的にショートをする。この場合、ダストDUが付着している発光部位３４ｂを介して駆動電流が流れなくなり、その有機ＥＬ素子３４は発光しなくなる。
【００４６】
図５Ａは、アノード３４ａとカソード３４ｃの間が電気的にショートをしていない通常状態の画素回路１０１の一例を示している。図５Ｂは、アノード３４ａとカソード３４ｃの間が電気的にショートをした時の画素回路１０１の等価回路の一例を示している。
【００４７】
図５Ａに示されるように、通常状態であれば、有機ＥＬ素子３４の発光時、アノード３４ａとカソード３４ｃの間には、1.0μＡ程度の駆動電流Ｉｄｓが流れる。また、アノード３４ａとカソード３４ｃの間の電位差は８Ｖ程度である。従って、ＴＦＴ回路３０とカソード３４ｃの間には、８ＭΩ程度の抵抗素子が等価的に接続されていることになる。
【００４８】
これに対して、図５Ｂに示されるように、アノード３４ａとカソード３４ｃの間が電気的にショートをすると、ＴＦＴ回路３０とカソード３４ｃの間には、等価的におおよそ数十Ωから数ｋΩ程度といった通常時に比べて極めて低い抵抗値の抵抗素子３４ｂが接続されることになる。このため、アノード３４ａの電位は、カソード３４ｃの電位Ｖcat（＝０Ｖ）とほぼ等しくなる。そのため、画素回路１０１には、過大な駆動電流Ｉｄｓが流れる。これにより、消費電力が増大したり、発熱によって周りの発光素子の劣化が早まったりする可能性がある。
【００４９】
そこで、本発明人は、過大な電流が画素回路に流れることを自発的に防止することができる手法として、次のような手法を発明した。
【００５０】
即ち、従来の有機ＥＬパネル１００では、アノードとカソードの間が電気的にショートをするという不良が発生しても、過大な電流が画素回路に流れることを自発的に防ぐことは困難であった。従って、従来の有機ＥＬパネル１００では、画素回路の形成後に、不良箇所を修復する何らかの工程が必要であった。
【００５１】
これに対して、本発明の有機ＥＬパネルでは、アノードとＴＦＴ回路とを接続する接続部を設け、その接続部に所定の電流値以上の電流が流れたときに、アノードとＴＦＴ回路との接続を遮断するようにした。これにより、過大な電流が画素回路に流れることを自発的に防止することができる、という技術的思想を本出願人はした。
【００５２】
そこで、本出願人は、接続部として低融点金属を用い、所定の電流値以上の電流が流れたときに低融点金属が発熱して溶断するという現象を用いて、アノードとＴＦＴ回路との接続を遮断する、という手法を発明した。以下、かかる手法を低融点金属接続手法と称する。
【００５３】
この低融点金属としては、例えば、Sn-Ag-Cu、Sn-Zn-Bi、Sn-Cu、SnAg、SnZn、SnAu等の合金を採用することが好ましい。また、所定の電流値以上の電流が流れたときに低融点金属が発熱して溶断するには、低融点金属の融点としては、例えば、１２０℃〜１８０℃程度とすることが好ましい。
【００５４】
具体的には、例えば、低融点金属接続手法を適用した場合の画素回路の平面レイアウトの一例が図６Ａ及び図６Ｂに示されている。なお、以下、低融点金属接続手法を適用した場合の画素回路を、本発明の画素回路２０１と称する。
【００５５】
但し、図６Ａは、画素回路２０１のうちのＴＦＴ回路に関する部分のみの平面レイアウトを示している点に留意すべきである。図６Ｂは、画素回路２０１のうちの有機ＥＬ素子に関する部分のみの平面レイアウトを示している点に留意すべきである。
【００５６】
ユーザは、画素回路２０１の基板に対する垂直方向、即ち、図６Ａ及び図６Ｂにおける図に向かって手前から奥の方向に、画素回路２０１を視認するとする。また、以下の説明では、図６Ａ及び図６Ｂ中の手前側の面を上面と称し、同図中の奥側の面を下面と称する。
【００５７】
図６の例では、有機ＥＬ素子（以下、有機ＥＬ素子１３４と称する）のアノードが２個に分割されている。これらの２個のアノードを、それぞれ、アノード３４ａ−１及び３４ａ−２と称する。また、アノード３４ａ−１及びアノード３４ａ−２のそれぞれに対して、各アノードとＴＦＴ回路とを接続する低融点金属ＴＭ−１及びＴＭ−２のそれぞれが設けられている。
【００５８】
この場合、等価回路的に、画素回路２０１には、アノード３４ａ―１を含む有機ＥＬ素子と、アノード３４ａ―２を含む有機ＥＬ素子とが存在すると把握することができる。そこで、以下、前者の有機ＥＬ素子を有機ＥＬ素子３４−１と称し、後者の有機ＥＬ素子を有機ＥＬ素子３４−２と称する。また、有機ＥＬ素子３４−１のアノード３４ａ―１以外の構成要素を、発光部位３４ｂ−１、カソード３４ｃ−１とそれぞれ称する。同様に、有機ＥＬ素子３４−２のアノード３４ａ―２以外の構成要素を、発光部位３４ｂ−２、カソード３４ｃ−２とそれぞれ称する。さらに、アノード３４ａ−１及び３４ａ−２のそれぞれに対応して、ＴＦＴ回路３０−１及び３０−２のそれぞれが設けられている。
【００５９】
即ち、画素回路２０１には、カソード３４ｃと、アノード３４ａ―１及び３４ａ―２と、アノード３４ａ―１及び３４ａ―２のそれぞれとカソード３４ｃとの間に形成され、アノード３４ａ―１及び３４ａ―２からそれぞれ流れる各駆動電流に応じて発光する発光部位３４ｂ−１及び３４ｂ−２とを含む発光素子と、アノード３４ａ―１及び３４ａ―２毎に設けられ、アノード３４ａ―１／３４ａ―２に駆動電流を供給するＴＦＴ回路３０−１／３０−２とが設けられている。
【００６０】
このように構成される画素回路２０１の基板上には、図６Ａに示されるように、少なくとも、下から順に、ゲートメタルＧＭ、半導体膜ＨＨ、第１無機保護膜ＭＨ、ソースドレインメタルＳＤＭが積層されている。
【００６１】
書き込みトランジスタ３１−１及び３１−２のそれぞれのゲートは、ゲートメタルＧＭの一部として形成される。書き込みトランジスタ３１−１及び３１−２のそれぞれのソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。書き込みトランジスタ３１−１及び３１−２のそれぞれのチャネル層は、半導体膜ＨＨの一部として形成される。駆動トランジスタ３２−１及び３２−２のそれぞれのゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２−１及び３２−２のそれぞれのソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２−１及び３２−２のそれぞれのチャネル層は、半導体膜ＨＨの一部として形成される。蓄積容量３３−１及び３３−２のそれぞれの下部電極は、ゲートメタルＧＭの一部として形成される。蓄積容量３３−１及び３３−２のそれぞれの上部電極は、ソースドレインメタルＳＤＭの一部として形成される。
【００６２】
ソースドレインメタルＳＤＭの積層後、基板上には、低融点金属ＴＭ−１及びＴＭ−２が積層される。
【００６３】
図６Ｂに示されるように、低融点金属ＴＭ−１は、右側が開いている逆コの字形状で形成されている。低融点金属ＴＭ−１の一端は、ＴＦＴ回路３０−１を構成するソースドレインメタルＳＤＭであって、蓄積容量３３−１と駆動トランジスタ３２−１のソースとを形成しているソースドレインメタルＳＤＭに接続されている。低融点金属ＴＭ−１の他端は、有機ＥＬ素子３４−１を構成するアノード３４ａ−１に接続されている。なお、低融点金属ＴＭ−１と有機ＥＬ素子３４−１との接続部分を、以下、コンタクトＧＣＡと称する。
【００６４】
低融点金属ＴＭ−２は、右側が開いている逆コの字形状で形成されている。低融点金属ＴＭ−２の一端は、ＴＦＴ回路３０−２を構成するソースドレインメタルＳＤＭであって、蓄積容量３３−２と駆動トランジスタ３２−２のソースとを形成しているソースドレインメタルＳＤＭに接続されている。また、低融点金属ＴＭ−２の他端は、有機ＥＬ素子３４−２を構成するアノード３４ａ−２に接続されている。この低融点金属ＴＭ−２と有機ＥＬ素子３４−２との接続部分を、以下、コンタクトＧＣＢと称する。
【００６５】
低融点金属ＴＭ−１及びＴＭ−２の形成後、下から順に、アノード３４ａ−１及び３４a−２、画素分離膜ＢＭ、発光部位３４ｂ−１及び３４ｂ−２、並びに３４ｃが積層される。
【００６６】
図６Ｂに示されるように、アノード３４ａ−１は、基板上に図中の枠ＸＸＸＡで囲まれた長方形状で形成される。アノード３４ａ−２は、基板上に図中の枠ＸＸＸＢで囲まれた長方形状で形成されている。画素分離膜ＢＭは、基板上に図中の枠ＰＰＰで囲まれた領域から図中の枠ＺＺＺＡで囲まれた領域と枠ＺＺＺＢで囲まれた領域とが取り除かれた「日」型状で形成される。なお、画素分離膜ＢＭのうちの枠ＺＺＺＡで囲まれた部分と枠ＺＺＺＢで囲まれた部分が開口部となっている。発光部位３４ｂ−１は、画素分離膜ＢＭの枠ＺＺＺＡの開口部に相当するアノード３４ａ―１の部分の上に積層され形成される。従って、発光部位３４ｂ−１は、ほぼ枠ＺＺＺＡで囲まれた長方形状で積層され形成される。発光部位３４ｂ−２は、画素分離膜ＢＭの枠ＺＺＺＢの開口部に相当するアノード３４ａ―２の部分の上に積層され形成される。従って、発光部位３４ｂ−２は、ほぼ枠ＺＺＺＢで囲まれた長方形状で積層され形成される。カソード３４ｃは、図中枠ＹＹＹで囲まれた長方形状で積層され形成される。発光部位３４ｂ−１及び３４ｂ−２の形成手法としては、発光部位が低分子有機材料の場合、蒸着法が主に用いられる。発光部位が高分子有機材料の場合、インクジェット法が主に用いられる。
【００６７】
以上に説明した本発明の画素回路２０１の構成を、等価回路として考え直してみる。従来の画素回路１０１は、図２に示されるように、１つの有機ＥＬ素子と１つのＴＦＴ回路から構成されている。これに対して、本発明の画素回路２０１は、図７に示されるように、２つの有機ＥＬ素子３４−１及び３４−２と、２つのＴＦＴ回路３０−１及び３０−２から構成されている。有機ＥＬ素子３４−１とＴＦＴ回路３０−１を、以下、副画素回路２０１−１と称する。有機ＥＬ素子３４−２とＴＦＴ回路３０−２を、以下、副画素回路２０１−２と称する。
【００６８】
図７の副画素回路２０１−１，２０１−２の単体自体の構成は、画素回路１０１と基本的に同様の構成となっている。
【００６９】
即ち、副画素回路２０１−１／２０１−２は、ＴＦＴ回路３０−１／３０−２と有機ＥＬ素子３４−１／３４−２とから構成される。
【００７０】
ＴＦＴ回路３０−１／３０−２は、有機ＥＬ素子３４−１／３４−２に駆動電流を供給することにより、有機ＥＬ素子３４−１／３４−２を駆動する駆動回路である。有機ＥＬ素子３４−１／３４−２は、電流発光素子であり、ＴＦＴ回路３０−１／３０−２から供給される駆動電流の値に応じた階調の発光を行う。
【００７１】
ＴＦＴ回路３０−１／３０−２は、書き込みトランジスタ３１−１／３１−２、駆動トランジスタ３２−１／３２−２、及び蓄積容量３３−１／３３−２から構成される。有機ＥＬ素子３４−１／３４−２は、アノード３４ａ−１／３４ａ−２、発光部位３４ｂ−１／３４ｂ−２、及びカソード３４ｃ−１／３４ｃ−２から構成されている。
【００７２】
書き込みトランジスタ３１−１，１３−２の各ゲートは、走査線ＷＳＬ１５と共通接続されている。書き込みトランジスタ３１−１，３１−２の各ドレインは信号線ＤＴＬ１５と共通接続されている。書き込みトランジスタ３１−１／３１−２のソースは、駆動トランジスタ３２−１／３２−２のゲートと接続されている。駆動トランジスタ３２−１／３２−２のソースは、有機ＥＬ素子３４−１／３４−２のアノード３４ａ−１／３４ａ−２に接続されている。駆動トランジスタ３２−１／３２−２のドレインは電源線ＤＳＬ１５に接続されている。蓄積容量３３−１／３３−２は、駆動トランジスタ３２−１／３２−２のゲートと有機ＥＬ素子３４−１／３４−２のアノード３４ａ−１／３４ａ−２との間に接続されている。有機ＥＬ素子３４−１／３４−２のカソード３４ｃ−１／３４ｃ−２は所定の電位Ｖｃａｔｈに設定されている。
【００７３】
低融点金属ＴＭ−１／ＴＭ−２は、アノード３４ａ−１／３４ａ−２とＴＦＴ回路３０−１／３０−２とを接続している。なお、低融点金属ＴＭ−１／ＴＭ−２は、所定の電流値以上の電流が流れたときに、アノード３４ａ−１／３４ａ−２とＴＦＴ回路３０−１／３０−２との接続を遮断する。
【００７４】
このように、図７の副画素回路２０１−１，２０１−２の単体はそれぞれ、アノード３４ａ−１／３４ａ−２とＴＦＴ回路３０−１／３０−２との間が低融点金属ＴＭ−１／ＴＭ−２で接続されている点を除けば、図２の画素回路１０１と同様に構成される。従って、副画素回路２０１−１，２０１−２の単体はそれぞれ、副画素回路１０１と同様の発光動作を行う。但し、副画素回路２０１−１，２０１−２はそれぞれ、走査線ＷＳＬ１５、電源線ＤＳＬ１５、信号線ＤＴＬ１５に共通接続されているので、同一タイミングで発光動作を行う。
【００７５】
このように、図７の例のＴＦＴ回路３０−１，３０−２は、図２のＴＦＴ回路３０と同様の構成、即ち、２Ｔｒ＋１Ｃと称される回路構成を有している。しかしながら、ＴＦＴ回路３０−１，３０−２は、図７の例の構成に限定されず、例えば、３個以上のトランジスタを含む構成を取るようにしてもよい。
【００７６】
また、書き込みトランジスタ３１−１，３１−２並びに駆動トランジスタ３２−１，３２−２は、いずれもＮチャネル型トランジスタとして構成されている。従って、書き込みトランジスタ３１−１，３１−２並びに駆動トランジスタ３２−１，３２−２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。そのため、製造コストをより安価にすることができる。
【００７７】
但し、駆動トランジスタ３２−１，３２−２は、Ｎチャネル型トランジスタで構成する必要は特になく、Ｐチャネル型トランジスタで構成してもよい。
【００７８】
以上、図６及び図７を参照して、本発明が適用される低融点金属接続手法が適用された有機ＥＬパネルについて説明してきた。
【００７９】
この有機ＥＬパネルにおいて、図８に示されるように、発光部位３４ｂ−１にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであり、それゆえ、有機ＥＬ素子の発光部位における占有面積も非常に小さい。よって、ダストDUは、アノード３４ａ−１,３４ａ−２のうちの一方のみに接触する。例えば図８の例では、ダストDUは、アノード３４ａ−１のみと接触し、アノード３４ａ−２とは接触していない。ダストDUが接触したアノード３４ａ―１とカソード３４ｃ−１との間は電気的にショートをする場合が多々存在する。このような場合、ダストDUが付着している発光部位３４ｂ−１を介して駆動電流が流れなくなり、その有機ＥＬ素子３４−１は発光しなくなる。
【００８０】
このとき、図９Ａに示されるように、低融点金属ＴＭ−１とカソード３４ｃ−１の間には、等価的におおよそ数十Ωから数ｋΩ程度といった通常時に比べて極めて低い抵抗値の抵抗素子３４−１が接続されていることになる。このため、アノード３４ａ−１の電位は、ほぼカソード３４ｃ−１の電位Ｖcat（＝０Ｖ）とほぼ等しくなる。そのため、副画素回路２０１−１には所定の電流値以上の過大な駆動電流Ｉｄｓが流れる。これにより、低融点金属ＴＭ−１にも過大な駆動電流Ｉｄｓが流れることとなる。そうなると、低融点金属ＴＭ−１は発熱し、自身の温度が所定温度以上になると、図９Ｂに示されるように溶断し、駆動電流Ｉｄｓが遮断される。このように、低融点金属ＴＭ−１は、いわばヒューズの役割を果している。このようにして、過大な電流が画素回路に流れることを自発的に防止することができる。その結果、消費電力の増大や周りの有機ＥＬ素子の劣化を抑制することができる。
【００８１】
このように、本発明の画素回路２０１は、２個の副画素回路２０１−１，２０１−２を有している。よって、Ｎ×Ｍ個の本発明の画素回路２０１がマトリクス状に配置されている画素アレイ部２０２は、例えば、図１０に示されるように構成される。即ち、図１０は、本発明の画素アレイ部２０２の構成例を示すブロック図である。
【００８２】
即ち、画素アレイ部２０２には、第ｍ行第ｎ列（ｍは、１乃至Ｍのうちの任意の整数値。ｎは、１乃至Ｎのうちの任意の整数値）の画素回路２０１−（ｎ，ｍ）が設けられている。
【００８３】
このように構成される画素アレイ部２０２を、図１の有機ＥＬ表示装置１００の画素アレイ部１０２の代わりに有している有機ＥＬ表示装置が、本発明の有機ＥＬ表示装置である。なお、本発明の有機ＥＬ表示装置を、以下、本発明の有機ＥＬ表示装置２００と称する。
【００８４】
従来の有機ＥＬ表示装置１００では、電気的なショートが発生した画素回路のアノードとＴＦＴ回路とを接続している金属をレーザにより切断して不良箇所を修復する、いわゆるレーザリペアの工程が必要であった。しかしながら、レーザリペア工程が追加されることで、生産タクトが低下し、コストが増大する懸念があった。
【００８５】
これに対して、本発明の有機ＥＬ表示装置２００では、過大な駆動電流が流れたときに低融点金属が溶断することにより、自発的に駆動電流が遮断される。このように、本発明の有機ＥＬ表示装置２００は、いわば不良箇所の修復を自発的に行っていることになる。従って、有機ＥＬ表示装置２００は、レーザリペア工程が不要になるという特長を有している。
【００８６】
また、有機ＥＬ表示装置２００では、画素回路に２個の副画素回路を設けることにより、冗長性を高めている。これにより、有機ＥＬ表示装置２００は、滅欠点が視認されにくくなる等の利点を有している。例えば、１つの画素回路を構成する２個の副画素回路のうちの１個の副画素回路にダストが接触しても、他の１個の副画素回路が正常に発光する。従って、その画素全体からすると、ダストDUが付着していない場合の輝度に対して半分の輝度にはなるが、発光することに変わりはない。そのため、その画素は滅欠点として視認され難くなる。さらに、有機ＥＬ表示装置２００では、各副画素回路にＴＦＴ回路が含まれているので、ある副画素回路にダストが接触しても、他の副画素回路には影響がない。
【００８７】
有機ＥＬ表示装置２００は、発光素子としての有機ＥＬ素子のオンオフのスイッチングを行う回路としてのＴＦＴ回路が設けられた表示装置であり、いわゆるアクティブマトリクス型の表示装置となっている。アクティブマトリクス型の表示装置では、各画素をホールド点灯させることで、消費電力を低く抑えることができる。このようなアクティブマトリクス型の有機ＥＬ表示装置は、大画面化及び高精細化が比較的容易に行えることから、次世代の主流のフラットパネルディスプレイとして期待されている。
【００８８】
図１１は、図１０の有機ＥＬ表示装置２００の基板のレイアウトの一例を示している。
【００８９】
図１１の基板１８１において、中央には、画素アレイ部２０２が配置されている。画素アレイ部２０２の図中左には、ライトスキャナ１０４の機能を有する走査信号供給ＴＡＢ（tape-automated bonding）１８４が配置されている。画素アレイ部２０２の図中下には、水平セレスタ１０３の機能を有する画像信号供給ＴＡＢ１８５が配置されている。画素アレイ部２０２の図中上には、電源スキャナ１０５の機能を有する電源供給ＴＣＰ（tape carrier package）１８３が配置されている。
【００９０】
基板１８１上の枠ＡＡで囲まれた領域には、発光部位３４ｂ−１及び発光部位３４ｂ−２が形成される。この枠ＡＡで囲まれた領域が、画素アレイ部２０２となる。枠ＡＡより上下左右に約１〜２ｍｍだけ大きい枠ＢＢで囲まれた基板１８１上の領域には、カソード３４ｃ−１及び３４ｃ−２が形成される。これらの発光部位３４ｂ−１及び発光部位３４ｂ−２、並びに、カソード３４ｃ−１及び３４ｃ−２の形成後、基板１８１上には、図示せぬ封止材が塗布され、対向ガラス１８２が装着される。
【００９１】
以上に説明した有機ＥＬ表示装置２００では、ＴＦＴ回路は分割後のアノード毎に設けられているが、ＴＦＴ回路は画素回路毎に設けられるようにしてもよい。即ち、１の画素回路毎に１のＴＦＴ回路を設け、その１のＴＦＴ回路に、その１の画素回路を構成する複数のアノードが接続されるようにしてもよい。
【００９２】
そのような有機ＥＬ表示装置では、画素回路のうちの１つの発光部位にダストが付着して、その発光部位に対応するアノードとカソードとの間が電気的にショートをしたとする。この場合、そのアノードとカソードの間には過大な駆動電流が流れる。これにより、そのアノードとＴＦＴ回路とを接続している低融点金属にも過大な駆動電流が流れる。そうなると、その低融点金属は発熱して溶断し、駆動電流が遮断される。そうすると、画素回路のうちのダストが付着していない残りの発光部位に流れ込む駆動電流は増加するので、画素回路全体としての輝度は最終的には維持されることとなる。このように、ＴＦＴ回路が画素回路毎に設けられた場合、この画素回路の画素についての輝度の低下がほぼ無くなり、その画素が滅欠点として視認されなくなるようにすることが可能となる。
【００９３】
また、有機ＥＬ表示装置２００の画素回路２０１では、有機ＥＬ素子が２個に分割されているが、そもそも、有機ＥＬ素子は分割しなくてもよい。
【００９４】
図１２は、分割しない場合の有機ＥＬ表示装置の構成の一例を示すブロック図である。
【００９５】
図１２の有機ＥＬ表示装置３００では、図２の有機ＥＬ表示装置（有機ＥＬ表示装置２００）の画素回路１０１に代えて、画素回路３０１が設けられている。なお、図１２において、図２における対応する部分には同じ符号を付してあり、その説明を、以下、適宜省略する。
【００９６】
画素回路１０１では、画素回路ＴＦＴ回路３０と有機ＥＬ素子３４の間を接続している金属が通常用いられる金属である。これに対して、画素回路３０１では、画素回路ＴＦＴ回路３０と有機ＥＬ素子３４の間を接続している金属として低融点金属ＴＭが用いられている。なお、低融点金属ＴＭを用いた場合でも、低融点金属ＴＭが溶断していない状態では、画素回路３０１の回路構成は、画素回路１０１の回路構成と同一である。従って、その状態では、画素回路３０１は、画素回路１０１と同様の発光動作を行う。
【００９７】
この有機ＥＬパネル３００において、画素回路３０１にダストが付着した場合、アノード３４ａとカソード３４ｃとの間は電気的にショートをする場合が多々存在する。このような場合、発光部位３４ｂを介して駆動電流が流れなくなり、その有機ＥＬ素子３４は発光しなくなる。
【００９８】
このとき、画素回路３０１には過大な駆動電流Ｉｄｓが流れる。これにより、低融点金属ＴＭにも過大な駆動電流Ｉｄｓが流れることとなる。そうなると、低融点金属ＴＭは発熱し、自身の温度が所定温度以上になると溶断し、駆動電流Ｉｄｓが遮断される。このようにして、過大な電流が画素回路に流れることを自発的に防止することができる。その結果、消費電力の増大や画素回路の劣化の進行を抑制することができる。
【００９９】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１００】
【図１】従来の有機ＥＬ表示装置の構成を示すブロック図である。
【図２】画素回路１０１の詳細な構成を示したブロック図である。
【図３】画素回路１０１の平面レイアウト及び断面レイアウトの一例を示す図である。
【図４】画素回路１０１にダストDUが付着している様子を示す図である。
【図５】画素回路１０１の等価回路を示す図である。
【図６】画素回路２０１の平面レイアウトの一例を示す図である。
【図７】画素回路２０１の詳細な構成を示したブロック図である。
【図８】画素回路２０１にダストDUが付着している様子を示す図である。
【図９】過大な駆動電流の遮断を説明するための図である。
【図１０】画素回路２０１からなる画素アレイ部２０２の構成の一例を示す図である。
【図１１】有機ＥＬ表示装置２００の基板のレイアウトの一例を示す図である。
【図１２】有機ＥＬ表示装置３００の構成の一例を示すブロック図である。
【符号の説明】
【０１０１】
ＤＳＬ１０−１乃至ＤＳＬ１０−Ｎ 電源線， ＤＴＬ１０−１乃至ＤＴＬ１０−Ｍ 信号線， ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ 走査線， ３１，３１−１，３１−２ 書き込みトランジスタ， ３２，３２−１，３２−２ 駆動トランジスタ， ３３，３３−１，３３−２ 蓄積容量， ３４，３４−１，３４−２ 有機ＥＬ素子， ３４ａ，３４ａ−１，３４ａ−２ アノード， ３４ｂ，３４ｂ−１，３４ｂ−２ 発光部位， ３４ｃ，３４ｃ−１，３４ｃ−２ カソード， １００ 有機ＥＬ表示装置， １０１−（１，１）乃至１０１−（Ｎ，Ｍ） 画素回路， １０２ 画素アレイ部， １０３ 水平セレクタ， １０４ ライトスキャナ， １０５ 電源スキャナ， ２００ 有機ＥＬ表示装置， ２０１−（１，１）乃至２０１−（Ｎ，Ｍ） 画素回路， ２０１−１，２０１−２ 副画素回路， ２０２ 画素アレイ部， ３００ 有機ＥＬ表示装置， ３０１ 画素回路
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、画素回路に過大な電流が流れることを自発的に防止することができるようになった表示装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイ（ＦＰＤ（Flat Panel Display））のひとつとして、有機ＥＬ（Electro Luminescence）素子を用いた有機ＥＬ表示装置への関心が高まっている。また、有機ＥＬ表示装置の開発も盛んに行われている（例えば、特許文献１及び２参照）。
【０００３】
現状、液晶表示装置（ＬＣＤ（Liquid Crystal Display））が、フラットパネルディスプレイの主流を占めている。しかしながら、液晶表示装置は、自発光デバイスではないので、バックライトや偏光板等の照明部材が必要である。そのため、液晶表示装置は、デバイスの厚みがあるといった問題点や、輝度が不足しているといった問題点等を有している。これに対して、有機ＥＬ表示装置は、自発光デバイスなので、照明部材が原理的に不要である。そのため、有機ＥＬ表示装置は、デバイスの薄型化が可能であるといった点や、高輝度が得られるといった点等、液晶表示装置と比較して有利な特長を有している。
【０００４】
有機ＥＬ表示装置には、画素回路がマトリクス状に配置されている。この画素回路は、電流に応じて発光する有機ＥＬ素子と、有機ＥＬ素子に電流を供給することで、有機ＥＬ素子を駆動するＴＦＴ（Thin Film Transistor）回路で構成される。なお、この有機ＥＬ素子に供給される電流を、以下、駆動電流と称する。有機ＥＬ素子は、アノード、発光部位、及びカソードにより構成される。アノードには、駆動電流が供給され、アノードとカソードの間に発光部位を介して所定の駆動電流が流れると、有機ＥＬ素子は発光する。
【０００５】
発光部位は、１００ｎｍ程度の非常に薄い膜である。そのため、発光部位の形成中にダストが付着すると、アノードとカソードの間が電気的にショート（短絡）する場合が多々存在する。この場合、ショートした有機ＥＬ素子の画素は、いわゆる滅欠点、即ち、他の正常な画素に比べて輝度が低い点状欠陥、あるいは、全く発光しない点状欠陥となってしまう。
【０００６】
そこで、特許文献１においては、有機ＥＬ素子のアノードを分割している手法が、特許文献２においては、有機ＥＬ素子のアノードを分割しており、分割後のアノード毎に駆動トランジスタを設ける手法が、それぞれ提案されている。
【０００７】
特許文献１及び２の手法では、ある画素回路における分割後の１個のアノードとカソードの間が電気的にショートをしても、他の分割後のアノードに対応する発光部位が正常に発光する。その結果、ユーザは、その画素を滅欠点として視認し難くなる。また、アノードの分割数を多くすることで、画素回路に含まれる全ての分割後のアノードのうち、正常に発光している分割後のアノードの比率が高くなる。これにより、この画素回路の画素についての輝度の低下が少なくなり、その画素が滅欠点として殆ど視認されないようにすることも可能となる。
【特許文献１】特開２００７−１８７７５号公報
【特許文献２】特開２００４−２６４６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１及び２の手法では、依然、有機ＥＬ素子のショートした箇所を介して、過大な電流が流れてしまう。その結果、消費電力が増大したり、過大な電流による発熱で周りの有機ＥＬ素子の劣化が早まったりする可能性があった。
【０００９】
本発明は、このような状況に鑑みてなされたものであり、過大な電流が画素回路に流れることを自発的に防止することができるようにするものである。
【課題を解決するための手段】
【００１０】
本発明の一側面の表示装置は、マトリクス状に配列されている複数の画素回路毎に、カソードと、１以上のアノードと、１以上の前記アノードのそれぞれと前記カソードとの間に形成され、１以上の前記アノードからそれぞれ流れる各駆動電流に応じて発光する複数の発光部位とを含む発光素子と、１以上の前記アノードに駆動電流を供給する駆動回路と、１の前記アノードと前記駆動回路とを接続しており、所定の電流値以上の電流が流れたときに、１の前記アノードと前記駆動回路との接続を遮断する接続部とを備える。
【００１１】
前記接続部は、低融点金属であり、所定の電流値以上の電流が流れたときの発熱により溶断することで、１の前記アノードと前記駆動回路との接続を遮断することができる。
【００１２】
前記駆動回路は、１以上の前記アノード毎に設けられ、所定の１の前記アノードに駆動電流を供給し、１つの前記画素回路に含まれる全ての前記駆動回路には、前記画素回路の選択を制御する信号を供給する制御線と、前記画素回路の画像信号を供給する信号線とが共通接続されているようにすることができる。
【００１３】
本発明の一側面においては、マトリクス状に配列されている複数の画素回路毎に、カソードと、１以上のアノードと、１以上の前記アノードのそれぞれと前記カソードとの間に形成され、１以上の前記アノードからそれぞれ流れる各駆動電流に応じて発光する複数の発光部位とを含む発光素子と、１以上の前記アノードに駆動電流を供給する駆動回路と、１の前記アノードと前記駆動回路とを接続しており、所定の電流値以上の電流が流れたときに、１の前記アノードと前記駆動回路との接続を遮断する接続部とが設けられている。
【発明の効果】
【００１４】
本発明によれば、過大な電流が画素回路に流れることを自発的に防止することができる。
【発明を実施するための最良の形態】
【００１５】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、従来の有機ＥＬ表示装置の基本となる構成と、その構成における問題点について、図１乃至図５を参照して説明する。
【００１６】
図１は、従来の有機ＥＬ表示装置の構成を示すブロック図である。
【００１７】
図１の従来の有機ＥＬ表示装置１００は、Ｎ×Ｍ個の画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）がマトリクス状に配置されている画素アレイ部１０２と、これを駆動する駆動部である水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、及び電源スキャナ（ＤＳＣＮ）１０５とにより構成されている。
【００１８】
また、有機ＥＬ表示装置１００は、Ｍ本の走査線ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ、Ｍ本の電源線ＤＳＬ１０−１乃至ＤＳＬ１０−Ｍ、及びＮ本の信号線ＤＴＬ１０−１乃至ＤＴＬ１０−Ｎも有する。
【００１９】
なお、以下において、走査線ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ、信号線ＤＴＬ１０−１乃至ＤＴＬ１０−Ｎ、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）、または電源線ＤＳＬ１０−１乃至ＤＳＬ１０−Ｍのそれぞれを特に区別する必要がない場合、単に、走査線ＷＳＬ１０、信号線ＤＴＬ１０、画素回路１０１、または電源線ＤＳＬ１０と称する。
【００２０】
画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１行の画素回路１０１−（１，１）乃至１０１−（Ｎ，１）は、走査線ＷＳＬ１０−１でライトスキャナ１０４と、電源線ＤＳＬ１０−１で電源スキャナ１０５とそれぞれ接続されている。また、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｍ行の画素回路１０１−（１，Ｍ）乃至１０１−（Ｎ，Ｍ）は、走査線ＷＳＬ１０−Ｍでライトスキャナ１０４と、電源線ＤＳＬ１０−Ｍで電源スキャナ１０５とそれぞれ接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の行方向に並ぶその他の画素回路１０１についても同様である。
【００２１】
また、画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第１列の画素回路１０１−（１，１）乃至１０１−（１，Ｍ）は、信号線ＤＴＬ１０−１で水平セレクタ１０３と接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）のうちの第Ｎ列の画素回路１０１−（Ｎ，１）乃至１０１−（Ｎ，Ｍ）は、信号線ＤＴＬ１０−Ｎで水平セレクタ１０３と接続されている。画素回路１０１−（１，１）乃至１０１−（Ｎ，Ｍ）の列方向に並ぶその他の画素回路１０１についても同様である。
【００２２】
ライトスキャナ１０４は、走査線ＷＳＬ１０−１乃至１０−Ｍに水平期間（１Ｈ）で順次制御信号を供給して画素回路１０１を行単位で線順次走査する。電源スキャナ１０５は、線順次走査に合わせて電源線ＤＳＬ１０−１乃至１０−Ｍに第１電位（Ｖｃｃ）または第２電位（Ｖｓｓ）の電源電圧を供給する。水平セレクタ１０３は、線順次走査に合わせて各水平期間（１Ｈ）内で画像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の信号線ＤＴＬ１０−１乃至１０−Ｎに供給する。
【００２３】
図２は、図１に示した画素アレイ部１０２を構成するＮ×Ｍ個の画素回路１０１のうちの１つの画素回路１０１を拡大して示すことにより、画素回路１０１の詳細な構成を示したブロック図である。
【００２４】
なお、図２において画素回路１０１と接続されている走査線ＷＳＬ１０、信号線ＤＴＬ１０、及び電源線ＤＳＬ１０は、図１から明らかなように、画素回路１０１−（ｎ，ｍ）（ｎ＝１，２，・・・，Ｎ，ｍ＝１，２，・・・，Ｍ）に対して、走査線ＷＳＬ１０−ｍ、信号線ＤＴＬ１０−ｎ、及び電源線ＤＳＬ１０−ｍとなる。
【００２５】
画素回路１０１は、ＴＦＴ回路３０及び有機ＥＬ素子３４から構成される。
【００２６】
ＴＦＴ回路３０は、有機ＥＬ素子３４に駆動電流を供給することにより、有機ＥＬ素子３４を駆動する駆動回路である。有機ＥＬ素子３４は、電流発光素子であり、ＴＦＴ回路３０から供給される駆動電流の値に応じた階調の発光を行う。
【００２７】
ＴＦＴ回路３０は、書き込みトランジスタ３１、駆動トランジスタ３２、及び蓄積容量３３から構成される。なお、ＴＦＴ回路３０の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。
【００２８】
書き込みトランジスタ３１のゲートは走査線ＷＳＬ１０と接続されている。書き込みトランジスタ３１のドレインは、信号線ＤＴＬ１０と接続されている。書き込みトランジスタ３１のソースは、駆動トランジスタ３２のゲートと接続されている。駆動トランジスタ３２のソースは有機ＥＬ素子３４のアノード３４aに接続され、駆動トランジスタ３２のドレインが電源線ＤＳＬ１０に接続されている。蓄積容量３３は、駆動トランジスタ３２のゲートと有機ＥＬ素子３４のアノード３４ａの間に接続されている。また、有機ＥＬ素子３４のカソード３４ｃは所定の電位Ｖcatに設定されている。
【００２９】
以上のように構成される画素回路１０１において、書き込みトランジスタ３１が、走査線ＷＳＬ１０から供給された制御信号に応じてオン（導通）すると、蓄積容量３３は、信号線ＤＴＬ１０を介して水平セレクタ１０３から供給された信号電位Ｖｓｉｇに応じて電荷を蓄積して保持する。駆動トランジスタ３２は、高電位Ｖｃｃにある電源線ＤＳＬ１０から電流の供給を受け、蓄積容量３３に保持された電荷に応じて、即ち、信号電位Ｖｓｉｇに応じて、駆動電流Ｉｄｓを有機ＥＬ素子３４に流す。有機ＥＬ素子３４に所定の駆動電流Ｉｄｓが流れると、有機ＥＬ素子３４は発光する。
【００３０】
即ち、ＴＦＴ回路３０は、駆動電流Ｉｄｓを有機ＥＬ素子３４に供給する。有機ＥＬ素子３４に所定の駆動電流Ｉｄｓが流れると、有機ＥＬ素子３４は発光する。
【００３１】
図３Ａ及び図３Ｂは、図２の画素回路１０１の平面レイアウトの一例を示している。図３Ｃは、画素回路１０１の断面レイアウトの一例を示している。
【００３２】
但し、図３Ａは、画素回路１０１のうちのＴＦＴ回路３０に関する部分のみの平面レイアウトを示している点に留意すべきである。図３Ｂは、画素回路１０１のうちの有機ＥＬ素子３４に関する部分のみの平面レイアウトを示している点に留意すべきである。
【００３３】
また、ユーザは、画素回路１０１の基板に対する垂直方向、即ち、図３Ａ及び図３Ｂにおける図に向かって手前から奥の方向、また、図３Ｃにおける図中上から下の方向に、画素回路１０１を視認するとする。さらに、以下の説明では、図３Ｃ中上側の面を上面と称し、同図中下側の面を下面と称する。図３Ｃの断面レイアウトは、図３Ａ及び図３ＢのＸ−Ｙ線に沿った断面レイアウトである。
【００３４】
図３Ａに示されるように、基板（後述する基板１２１）上には、少なくとも、下から順に、ゲートメタルＧＭ、半導体膜ＨＨ、第１無機保護膜ＭＨ、及びソースドレインメタルＳＤＭが積層されている。
【００３５】
書き込みトランジスタ３１のゲートは、ゲートメタルＧＭの一部として形成される。書き込みトランジスタ３１のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。書き込みトランジスタ３１のチャネル層は、半導体膜ＨＨの一部として形成される。駆動トランジスタ３２のゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のチャネル層は、半導体膜ＨＨの一部として形成される。蓄積容量３３の下部電極は、ゲートメタルＧＭの一部として形成される。蓄積容量３３の上部電極は、ソースドレインメタルＳＤＭの一部として形成される。
【００３６】
より詳細には、図３Ｃに示されるように、基板１２１上には、下から順に、ゲートメタルＧＭ、ゲート絶縁膜ＧＺ、半導体膜ＨＨ、第１無機保護膜ＭＨ、低抵抗半導体膜ＴＨ、ソースドレインメタルＳＤＭが積層される。
【００３７】
蓄積容量３３の下部電極は、ゲートメタルＧＭ及び低抵抗半導体膜ＴＨの一部として形成される。蓄積容量３３の絶縁膜は、ゲート絶縁膜ＧＺの一部として形成される。蓄積容量３３の上部電極は、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２のソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２のチャネル層は、半導体膜ＨＨ及び低抵抗半導体膜ＴＨの一部として形成される。なお、駆動トランジスタ３２のチャネル層となる半導体膜ＨＨには、例えば、非晶質珪素あるいは微結晶珪素が用いられる。駆動トランジスタ３２の構造としては、いわゆる逆スタガード構造が採用されている。即ち、駆動トランジスタ３２のゲートは、基板１２１側に形成されている。書き込みトランジスタ３１は、図示していないが、駆動トランジスタ３２と同様に形成されている。
【００３８】
ソースドレインメタルＳＤＭの積層後、基板１２１上には、下から順に、第２無機保護膜ＭＭＨ、平坦化膜ＦＭが積層される。
【００３９】
第２無機保護膜ＭＭＨは、ＴＦＴ回路３０を不純物等から保護する保護膜である。平坦化膜ＦＭの上面は、平滑化されている。
【００４０】
図３Ｂに示されるように、平滑化膜ＦＭの形成後、基板１２１上には、下から順に、アノード３４ａ、画素分離膜ＢＭ、発光部位３４ｂ、及びカソード３４ｃが積層される。
【００４１】
アノード３４ａは、基板１２１上に図中の枠ＸＸＸで囲まれた長方形状で積層され形成される。画素分離膜ＢＭは、基板１２１上の図中の枠ＹＹＹで囲まれた領域から図中の枠ＺＺＺで囲まれた領域が取り除かれた「ロ」型状で形成される。即ち、画素分離膜ＢＭのうちの枠ＺＺＺで囲まれた部分には穴があいている。この画素分離膜ＢＭの穴を、以下、開口部と称する。発光部位３４ｂは、画素分離膜ＢＭの開口部に相当するアノード３４ａの部分の上に直接積層されて形成される。従って、発光部位３４ｂは、ほぼ枠ＺＺＺで囲まれた長方形状で積層され形成される。カソード３４ｃは、図中枠ＹＹＹで囲まれた長方形状で積層され形成される。
【００４２】
より詳細には、図３Ｃに示されるように、画素分離膜ＢＭの開口部は、下に行くほど狭くなっている。発光部位３４ｂは、画素分離膜ＢＭの開口部の最下部に相当するアノード３４ａの部分、即ち、アノード３４ａのうちの画素分離膜ＢＭの形成直後に露出している部分に積層されて形成される。カソード３４ｃは、画素分離膜ＢＭの形成後の上面全体に、その上面の形状に沿って積層されて形成される。
【００４３】
このような構成の画素回路１０１の製造工程のうち、図３に示される発光部位３４ｂの形成工程でダストが付着する場合がある。例えば、図４に示されるようなダストDUが付着する場合がある。
【００４４】
図４Ａ及び図４Ｂは、ダストDUが付着した場合の画素回路１０１のレイアウトの一例を示している。
【００４５】
ダストDUは、アノード３４ａの上面から、発光部位３４ｂを貫通し、カソード３４ｃまで達するように付着している。このようにダストDUが付着すると、カソード３４ｃがダストDUに回り込むことで、アノード３４ａとカソード３４ｃの間が電気的にショートをする。この場合、ダストDUが付着している発光部位３４ｂを介して駆動電流が流れなくなり、その有機ＥＬ素子３４は発光しなくなる。
【００４６】
図５Ａは、アノード３４ａとカソード３４ｃの間が電気的にショートをしていない通常状態の画素回路１０１の一例を示している。図５Ｂは、アノード３４ａとカソード３４ｃの間が電気的にショートをした時の画素回路１０１の等価回路の一例を示している。
【００４７】
図５Ａに示されるように、通常状態であれば、有機ＥＬ素子３４の発光時、アノード３４ａとカソード３４ｃの間には、1.0μＡ程度の駆動電流Ｉｄｓが流れる。また、アノード３４ａとカソード３４ｃの間の電位差は８Ｖ程度である。従って、ＴＦＴ回路３０とカソード３４ｃの間には、８ＭΩ程度の抵抗素子が等価的に接続されていることになる。
【００４８】
これに対して、図５Ｂに示されるように、アノード３４ａとカソード３４ｃの間が電気的にショートをすると、ＴＦＴ回路３０とカソード３４ｃの間には、等価的におおよそ数十Ωから数ｋΩ程度といった通常時に比べて極めて低い抵抗値の抵抗素子３４ｂが接続されることになる。このため、アノード３４ａの電位は、カソード３４ｃの電位Ｖcat（＝０Ｖ）とほぼ等しくなる。そのため、画素回路１０１には、過大な駆動電流Ｉｄｓが流れる。これにより、消費電力が増大したり、発熱によって周りの発光素子の劣化が早まったりする可能性がある。
【００４９】
そこで、本発明人は、過大な電流が画素回路に流れることを自発的に防止することができる手法として、次のような手法を発明した。
【００５０】
即ち、従来の有機ＥＬパネル１００では、アノードとカソードの間が電気的にショートをするという不良が発生しても、過大な電流が画素回路に流れることを自発的に防ぐことは困難であった。従って、従来の有機ＥＬパネル１００では、画素回路の形成後に、不良箇所を修復する何らかの工程が必要であった。
【００５１】
これに対して、本発明の有機ＥＬパネルでは、アノードとＴＦＴ回路とを接続する接続部を設け、その接続部に所定の電流値以上の電流が流れたときに、アノードとＴＦＴ回路との接続を遮断するようにした。これにより、過大な電流が画素回路に流れることを自発的に防止することができる、という技術的思想を本出願人はした。
【００５２】
そこで、本出願人は、接続部として低融点金属を用い、所定の電流値以上の電流が流れたときに低融点金属が発熱して溶断するという現象を用いて、アノードとＴＦＴ回路との接続を遮断する、という手法を発明した。以下、かかる手法を低融点金属接続手法と称する。
【００５３】
この低融点金属としては、例えば、Sn-Ag-Cu、Sn-Zn-Bi、Sn-Cu、SnAg、SnZn、SnAu等の合金を採用することが好ましい。また、所定の電流値以上の電流が流れたときに低融点金属が発熱して溶断するには、低融点金属の融点としては、例えば、１２０℃〜１８０℃程度とすることが好ましい。
【００５４】
具体的には、例えば、低融点金属接続手法を適用した場合の画素回路の平面レイアウトの一例が図６Ａ及び図６Ｂに示されている。なお、以下、低融点金属接続手法を適用した場合の画素回路を、本発明の画素回路２０１と称する。
【００５５】
但し、図６Ａは、画素回路２０１のうちのＴＦＴ回路に関する部分のみの平面レイアウトを示している点に留意すべきである。図６Ｂは、画素回路２０１のうちの有機ＥＬ素子に関する部分のみの平面レイアウトを示している点に留意すべきである。
【００５６】
ユーザは、画素回路２０１の基板に対する垂直方向、即ち、図６Ａ及び図６Ｂにおける図に向かって手前から奥の方向に、画素回路２０１を視認するとする。また、以下の説明では、図６Ａ及び図６Ｂ中の手前側の面を上面と称し、同図中の奥側の面を下面と称する。
【００５７】
図６の例では、有機ＥＬ素子（以下、有機ＥＬ素子１３４と称する）のアノードが２個に分割されている。これらの２個のアノードを、それぞれ、アノード３４ａ−１及び３４ａ−２と称する。また、アノード３４ａ−１及びアノード３４ａ−２のそれぞれに対して、各アノードとＴＦＴ回路とを接続する低融点金属ＴＭ−１及びＴＭ−２のそれぞれが設けられている。
【００５８】
この場合、等価回路的に、画素回路２０１には、アノード３４ａ―１を含む有機ＥＬ素子と、アノード３４ａ―２を含む有機ＥＬ素子とが存在すると把握することができる。そこで、以下、前者の有機ＥＬ素子を有機ＥＬ素子３４−１と称し、後者の有機ＥＬ素子を有機ＥＬ素子３４−２と称する。また、有機ＥＬ素子３４−１のアノード３４ａ―１以外の構成要素を、発光部位３４ｂ−１、カソード３４ｃ−１とそれぞれ称する。同様に、有機ＥＬ素子３４−２のアノード３４ａ―２以外の構成要素を、発光部位３４ｂ−２、カソード３４ｃ−２とそれぞれ称する。さらに、アノード３４ａ−１及び３４ａ−２のそれぞれに対応して、ＴＦＴ回路３０−１及び３０−２のそれぞれが設けられている。
【００５９】
即ち、画素回路２０１には、カソード３４ｃと、アノード３４ａ―１及び３４ａ―２と、アノード３４ａ―１及び３４ａ―２のそれぞれとカソード３４ｃとの間に形成され、アノード３４ａ―１及び３４ａ―２からそれぞれ流れる各駆動電流に応じて発光する発光部位３４ｂ−１及び３４ｂ−２とを含む発光素子と、アノード３４ａ―１及び３４ａ―２毎に設けられ、アノード３４ａ―１／３４ａ―２に駆動電流を供給するＴＦＴ回路３０−１／３０−２とが設けられている。
【００６０】
このように構成される画素回路２０１の基板上には、図６Ａに示されるように、少なくとも、下から順に、ゲートメタルＧＭ、半導体膜ＨＨ、第１無機保護膜ＭＨ、ソースドレインメタルＳＤＭが積層されている。
【００６１】
書き込みトランジスタ３１−１及び３１−２のそれぞれのゲートは、ゲートメタルＧＭの一部として形成される。書き込みトランジスタ３１−１及び３１−２のそれぞれのソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。書き込みトランジスタ３１−１及び３１−２のそれぞれのチャネル層は、半導体膜ＨＨの一部として形成される。駆動トランジスタ３２−１及び３２−２のそれぞれのゲートは、ゲートメタルＧＭの一部として形成される。駆動トランジスタ３２−１及び３２−２のそれぞれのソース及びドレインは、ソースドレインメタルＳＤＭの一部として形成される。駆動トランジスタ３２−１及び３２−２のそれぞれのチャネル層は、半導体膜ＨＨの一部として形成される。蓄積容量３３−１及び３３−２のそれぞれの下部電極は、ゲートメタルＧＭの一部として形成される。蓄積容量３３−１及び３３−２のそれぞれの上部電極は、ソースドレインメタルＳＤＭの一部として形成される。
【００６２】
ソースドレインメタルＳＤＭの積層後、基板上には、低融点金属ＴＭ−１及びＴＭ−２が積層される。
【００６３】
図６Ｂに示されるように、低融点金属ＴＭ−１は、右側が開いている逆コの字形状で形成されている。低融点金属ＴＭ−１の一端は、ＴＦＴ回路３０−１を構成するソースドレインメタルＳＤＭであって、蓄積容量３３−１と駆動トランジスタ３２−１のソースとを形成しているソースドレインメタルＳＤＭに接続されている。低融点金属ＴＭ−１の他端は、有機ＥＬ素子３４−１を構成するアノード３４ａ−１に接続されている。なお、低融点金属ＴＭ−１と有機ＥＬ素子３４−１との接続部分を、以下、コンタクトＧＣＡと称する。
【００６４】
低融点金属ＴＭ−２は、右側が開いている逆コの字形状で形成されている。低融点金属ＴＭ−２の一端は、ＴＦＴ回路３０−２を構成するソースドレインメタルＳＤＭであって、蓄積容量３３−２と駆動トランジスタ３２−２のソースとを形成しているソースドレインメタルＳＤＭに接続されている。また、低融点金属ＴＭ−２の他端は、有機ＥＬ素子３４−２を構成するアノード３４ａ−２に接続されている。この低融点金属ＴＭ−２と有機ＥＬ素子３４−２との接続部分を、以下、コンタクトＧＣＢと称する。
【００６５】
低融点金属ＴＭ−１及びＴＭ−２の形成後、下から順に、アノード３４ａ−１及び３４a−２、画素分離膜ＢＭ、発光部位３４ｂ−１及び３４ｂ−２、並びに３４ｃが積層される。
【００６６】
図６Ｂに示されるように、アノード３４ａ−１は、基板上に図中の枠ＸＸＸＡで囲まれた長方形状で形成される。アノード３４ａ−２は、基板上に図中の枠ＸＸＸＢで囲まれた長方形状で形成されている。画素分離膜ＢＭは、基板上に図中の枠ＰＰＰで囲まれた領域から図中の枠ＺＺＺＡで囲まれた領域と枠ＺＺＺＢで囲まれた領域とが取り除かれた「日」型状で形成される。なお、画素分離膜ＢＭのうちの枠ＺＺＺＡで囲まれた部分と枠ＺＺＺＢで囲まれた部分が開口部となっている。発光部位３４ｂ−１は、画素分離膜ＢＭの枠ＺＺＺＡの開口部に相当するアノード３４ａ―１の部分の上に積層され形成される。従って、発光部位３４ｂ−１は、ほぼ枠ＺＺＺＡで囲まれた長方形状で積層され形成される。発光部位３４ｂ−２は、画素分離膜ＢＭの枠ＺＺＺＢの開口部に相当するアノード３４ａ―２の部分の上に積層され形成される。従って、発光部位３４ｂ−２は、ほぼ枠ＺＺＺＢで囲まれた長方形状で積層され形成される。カソード３４ｃは、図中枠ＹＹＹで囲まれた長方形状で積層され形成される。発光部位３４ｂ−１及び３４ｂ−２の形成手法としては、発光部位が低分子有機材料の場合、蒸着法が主に用いられる。発光部位が高分子有機材料の場合、インクジェット法が主に用いられる。
【００６７】
以上に説明した本発明の画素回路２０１の構成を、等価回路として考え直してみる。従来の画素回路１０１は、図２に示されるように、１つの有機ＥＬ素子と１つのＴＦＴ回路から構成されている。これに対して、本発明の画素回路２０１は、図７に示されるように、２つの有機ＥＬ素子３４−１及び３４−２と、２つのＴＦＴ回路３０−１及び３０−２から構成されている。有機ＥＬ素子３４−１とＴＦＴ回路３０−１を、以下、副画素回路２０１−１と称する。有機ＥＬ素子３４−２とＴＦＴ回路３０−２を、以下、副画素回路２０１−２と称する。
【００６８】
図７の副画素回路２０１−１，２０１−２の単体自体の構成は、画素回路１０１と基本的に同様の構成となっている。
【００６９】
即ち、副画素回路２０１−１／２０１−２は、ＴＦＴ回路３０−１／３０−２と有機ＥＬ素子３４−１／３４−２とから構成される。
【００７０】
ＴＦＴ回路３０−１／３０−２は、有機ＥＬ素子３４−１／３４−２に駆動電流を供給することにより、有機ＥＬ素子３４−１／３４−２を駆動する駆動回路である。有機ＥＬ素子３４−１／３４−２は、電流発光素子であり、ＴＦＴ回路３０−１／３０−２から供給される駆動電流の値に応じた階調の発光を行う。
【００７１】
ＴＦＴ回路３０−１／３０−２は、書き込みトランジスタ３１−１／３１−２、駆動トランジスタ３２−１／３２−２、及び蓄積容量３３−１／３３−２から構成される。有機ＥＬ素子３４−１／３４−２は、アノード３４ａ−１／３４ａ−２、発光部位３４ｂ−１／３４ｂ−２、及びカソード３４ｃ−１／３４ｃ−２から構成されている。
【００７２】
書き込みトランジスタ３１−１，１３−２の各ゲートは、走査線ＷＳＬ１５と共通接続されている。書き込みトランジスタ３１−１，３１−２の各ドレインは信号線ＤＴＬ１５と共通接続されている。書き込みトランジスタ３１−１／３１−２のソースは、駆動トランジスタ３２−１／３２−２のゲートと接続されている。駆動トランジスタ３２−１／３２−２のソースは、有機ＥＬ素子３４−１／３４−２のアノード３４ａ−１／３４ａ−２に接続されている。駆動トランジスタ３２−１／３２−２のドレインは電源線ＤＳＬ１５に接続されている。蓄積容量３３−１／３３−２は、駆動トランジスタ３２−１／３２−２のゲートと有機ＥＬ素子３４−１／３４−２のアノード３４ａ−１／３４ａ−２との間に接続されている。有機ＥＬ素子３４−１／３４−２のカソード３４ｃ−１／３４ｃ−２は所定の電位Ｖｃａｔｈに設定されている。
【００７３】
低融点金属ＴＭ−１／ＴＭ−２は、アノード３４ａ−１／３４ａ−２とＴＦＴ回路３０−１／３０−２とを接続している。なお、低融点金属ＴＭ−１／ＴＭ−２は、所定の電流値以上の電流が流れたときに、アノード３４ａ−１／３４ａ−２とＴＦＴ回路３０−１／３０−２との接続を遮断する。
【００７４】
このように、図７の副画素回路２０１−１，２０１−２の単体はそれぞれ、アノード３４ａ−１／３４ａ−２とＴＦＴ回路３０−１／３０−２との間が低融点金属ＴＭ−１／ＴＭ−２で接続されている点を除けば、図２の画素回路１０１と同様に構成される。従って、副画素回路２０１−１，２０１−２の単体はそれぞれ、副画素回路１０１と同様の発光動作を行う。但し、副画素回路２０１−１，２０１−２はそれぞれ、走査線ＷＳＬ１５、電源線ＤＳＬ１５、信号線ＤＴＬ１５に共通接続されているので、同一タイミングで発光動作を行う。
【００７５】
このように、図７の例のＴＦＴ回路３０−１，３０−２は、図２のＴＦＴ回路３０と同様の構成、即ち、２Ｔｒ＋１Ｃと称される回路構成を有している。しかしながら、ＴＦＴ回路３０−１，３０−２は、図７の例の構成に限定されず、例えば、３個以上のトランジスタを含む構成を取るようにしてもよい。
【００７６】
また、書き込みトランジスタ３１−１，３１−２並びに駆動トランジスタ３２−１，３２−２は、いずれもＮチャネル型トランジスタとして構成されている。従って、書き込みトランジスタ３１−１，３１−２並びに駆動トランジスタ３２−１，３２−２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。そのため、製造コストをより安価にすることができる。
【００７７】
但し、駆動トランジスタ３２−１，３２−２は、Ｎチャネル型トランジスタで構成する必要は特になく、Ｐチャネル型トランジスタで構成してもよい。
【００７８】
以上、図６及び図７を参照して、本発明が適用される低融点金属接続手法が適用された有機ＥＬパネルについて説明してきた。
【００７９】
この有機ＥＬパネルにおいて、図８に示されるように、発光部位３４ｂ−１にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであり、それゆえ、有機ＥＬ素子の発光部位における占有面積も非常に小さい。よって、ダストDUは、アノード３４ａ−１,３４ａ−２のうちの一方のみに接触する。例えば図８の例では、ダストDUは、アノード３４ａ−１のみと接触し、アノード３４ａ−２とは接触していない。ダストDUが接触したアノード３４ａ―１とカソード３４ｃ−１との間は電気的にショートをする場合が多々存在する。このような場合、ダストDUが付着している発光部位３４ｂ−１を介して駆動電流が流れなくなり、その有機ＥＬ素子３４−１は発光しなくなる。
【００８０】
このとき、図９Ａに示されるように、低融点金属ＴＭ−１とカソード３４ｃ−１の間には、等価的におおよそ数十Ωから数ｋΩ程度といった通常時に比べて極めて低い抵抗値の抵抗素子３４−１が接続されていることになる。このため、アノード３４ａ−１の電位は、ほぼカソード３４ｃ−１の電位Ｖcat（＝０Ｖ）とほぼ等しくなる。そのため、副画素回路２０１−１には所定の電流値以上の過大な駆動電流Ｉｄｓが流れる。これにより、低融点金属ＴＭ−１にも過大な駆動電流Ｉｄｓが流れることとなる。そうなると、低融点金属ＴＭ−１は発熱し、自身の温度が所定温度以上になると、図９Ｂに示されるように溶断し、駆動電流Ｉｄｓが遮断される。このように、低融点金属ＴＭ−１は、いわばヒューズの役割を果している。このようにして、過大な電流が画素回路に流れることを自発的に防止することができる。その結果、消費電力の増大や周りの有機ＥＬ素子の劣化を抑制することができる。
【００８１】
このように、本発明の画素回路２０１は、２個の副画素回路２０１−１，２０１−２を有している。よって、Ｎ×Ｍ個の本発明の画素回路２０１がマトリクス状に配置されている画素アレイ部２０２は、例えば、図１０に示されるように構成される。即ち、図１０は、本発明の画素アレイ部２０２の構成例を示すブロック図である。
【００８２】
即ち、画素アレイ部２０２には、第ｍ行第ｎ列（ｍは、１乃至Ｍのうちの任意の整数値。ｎは、１乃至Ｎのうちの任意の整数値）の画素回路２０１−（ｎ，ｍ）が設けられている。
【００８３】
このように構成される画素アレイ部２０２を、図１の有機ＥＬ表示装置１００の画素アレイ部１０２の代わりに有している有機ＥＬ表示装置が、本発明の有機ＥＬ表示装置である。なお、本発明の有機ＥＬ表示装置を、以下、本発明の有機ＥＬ表示装置２００と称する。
【００８４】
従来の有機ＥＬ表示装置１００では、電気的なショートが発生した画素回路のアノードとＴＦＴ回路とを接続している金属をレーザにより切断して不良箇所を修復する、いわゆるレーザリペアの工程が必要であった。しかしながら、レーザリペア工程が追加されることで、生産タクトが低下し、コストが増大する懸念があった。
【００８５】
これに対して、本発明の有機ＥＬ表示装置２００では、過大な駆動電流が流れたときに低融点金属が溶断することにより、自発的に駆動電流が遮断される。このように、本発明の有機ＥＬ表示装置２００は、いわば不良箇所の修復を自発的に行っていることになる。従って、有機ＥＬ表示装置２００は、レーザリペア工程が不要になるという特長を有している。
【００８６】
また、有機ＥＬ表示装置２００では、画素回路に２個の副画素回路を設けることにより、冗長性を高めている。これにより、有機ＥＬ表示装置２００は、滅欠点が視認されにくくなる等の利点を有している。例えば、１つの画素回路を構成する２個の副画素回路のうちの１個の副画素回路にダストが接触しても、他の１個の副画素回路が正常に発光する。従って、その画素全体からすると、ダストDUが付着していない場合の輝度に対して半分の輝度にはなるが、発光することに変わりはない。そのため、その画素は滅欠点として視認され難くなる。さらに、有機ＥＬ表示装置２００では、各副画素回路にＴＦＴ回路が含まれているので、ある副画素回路にダストが接触しても、他の副画素回路には影響がない。
【００８７】
有機ＥＬ表示装置２００は、発光素子としての有機ＥＬ素子のオンオフのスイッチングを行う回路としてのＴＦＴ回路が設けられた表示装置であり、いわゆるアクティブマトリクス型の表示装置となっている。アクティブマトリクス型の表示装置では、各画素をホールド点灯させることで、消費電力を低く抑えることができる。このようなアクティブマトリクス型の有機ＥＬ表示装置は、大画面化及び高精細化が比較的容易に行えることから、次世代の主流のフラットパネルディスプレイとして期待されている。
【００８８】
図１１は、図１０の有機ＥＬ表示装置２００の基板のレイアウトの一例を示している。
【００８９】
図１１の基板１８１において、中央には、画素アレイ部２０２が配置されている。画素アレイ部２０２の図中左には、ライトスキャナ１０４の機能を有する走査信号供給ＴＡＢ（tape-automated bonding）１８４が配置されている。画素アレイ部２０２の図中下には、水平セレスタ１０３の機能を有する画像信号供給ＴＡＢ１８５が配置されている。画素アレイ部２０２の図中上には、電源スキャナ１０５の機能を有する電源供給ＴＣＰ（tape carrier package）１８３が配置されている。
【００９０】
基板１８１上の枠ＡＡで囲まれた領域には、発光部位３４ｂ−１及び発光部位３４ｂ−２が形成される。この枠ＡＡで囲まれた領域が、画素アレイ部２０２となる。枠ＡＡより上下左右に約１〜２ｍｍだけ大きい枠ＢＢで囲まれた基板１８１上の領域には、カソード３４ｃ−１及び３４ｃ−２が形成される。これらの発光部位３４ｂ−１及び発光部位３４ｂ−２、並びに、カソード３４ｃ−１及び３４ｃ−２の形成後、基板１８１上には、図示せぬ封止材が塗布され、対向ガラス１８２が装着される。
【００９１】
以上に説明した有機ＥＬ表示装置２００では、ＴＦＴ回路は分割後のアノード毎に設けられているが、ＴＦＴ回路は画素回路毎に設けられるようにしてもよい。即ち、１の画素回路毎に１のＴＦＴ回路を設け、その１のＴＦＴ回路に、その１の画素回路を構成する複数のアノードが接続されるようにしてもよい。
【００９２】
そのような有機ＥＬ表示装置では、画素回路のうちの１つの発光部位にダストが付着して、その発光部位に対応するアノードとカソードとの間が電気的にショートをしたとする。この場合、そのアノードとカソードの間には過大な駆動電流が流れる。これにより、そのアノードとＴＦＴ回路とを接続している低融点金属にも過大な駆動電流が流れる。そうなると、その低融点金属は発熱して溶断し、駆動電流が遮断される。そうすると、画素回路のうちのダストが付着していない残りの発光部位に流れ込む駆動電流は増加するので、画素回路全体としての輝度は最終的には維持されることとなる。このように、ＴＦＴ回路が画素回路毎に設けられた場合、この画素回路の画素についての輝度の低下がほぼ無くなり、その画素が滅欠点として視認されなくなるようにすることが可能となる。
【００９３】
また、有機ＥＬ表示装置２００の画素回路２０１では、有機ＥＬ素子が２個に分割されているが、そもそも、有機ＥＬ素子は分割しなくてもよい。
【００９４】
図１２は、分割しない場合の有機ＥＬ表示装置の構成の一例を示すブロック図である。
【００９５】
図１２の有機ＥＬ表示装置３００では、図２の有機ＥＬ表示装置（有機ＥＬ表示装置２００）の画素回路１０１に代えて、画素回路３０１が設けられている。なお、図１２において、図２における対応する部分には同じ符号を付してあり、その説明を、以下、適宜省略する。
【００９６】
画素回路１０１では、画素回路ＴＦＴ回路３０と有機ＥＬ素子３４の間を接続している金属が通常用いられる金属である。これに対して、画素回路３０１では、画素回路ＴＦＴ回路３０と有機ＥＬ素子３４の間を接続している金属として低融点金属ＴＭが用いられている。なお、低融点金属ＴＭを用いた場合でも、低融点金属ＴＭが溶断していない状態では、画素回路３０１の回路構成は、画素回路１０１の回路構成と同一である。従って、その状態では、画素回路３０１は、画素回路１０１と同様の発光動作を行う。
【００９７】
この有機ＥＬパネル３００において、画素回路３０１にダストが付着した場合、アノード３４ａとカソード３４ｃとの間は電気的にショートをする場合が多々存在する。このような場合、発光部位３４ｂを介して駆動電流が流れなくなり、その有機ＥＬ素子３４は発光しなくなる。
【００９８】
このとき、画素回路３０１には過大な駆動電流Ｉｄｓが流れる。これにより、低融点金属ＴＭにも過大な駆動電流Ｉｄｓが流れることとなる。そうなると、低融点金属ＴＭは発熱し、自身の温度が所定温度以上になると溶断し、駆動電流Ｉｄｓが遮断される。このようにして、過大な電流が画素回路に流れることを自発的に防止することができる。その結果、消費電力の増大や画素回路の劣化の進行を抑制することができる。
【００９９】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１００】
【図１】従来の有機ＥＬ表示装置の構成を示すブロック図である。
【図２】画素回路１０１の詳細な構成を示したブロック図である。
【図３】画素回路１０１の平面レイアウト及び断面レイアウトの一例を示す図である。
【図４】画素回路１０１にダストDUが付着している様子を示す図である。
【図５】画素回路１０１の等価回路を示す図である。
【図６】画素回路２０１の平面レイアウトの一例を示す図である。
【図７】画素回路２０１の詳細な構成を示したブロック図である。
【図８】画素回路２０１にダストDUが付着している様子を示す図である。
【図９】過大な駆動電流の遮断を説明するための図である。
【図１０】画素回路２０１からなる画素アレイ部２０２の構成の一例を示す図である。
【図１１】有機ＥＬ表示装置２００の基板のレイアウトの一例を示す図である。
【図１２】有機ＥＬ表示装置３００の構成の一例を示すブロック図である。
【符号の説明】
【０１０１】
ＤＳＬ１０−１乃至ＤＳＬ１０−Ｎ 電源線， ＤＴＬ１０−１乃至ＤＴＬ１０−Ｍ 信号線， ＷＳＬ１０−１乃至ＷＳＬ１０−Ｍ 走査線， ３１，３１−１，３１−２ 書き込みトランジスタ， ３２，３２−１，３２−２ 駆動トランジスタ， ３３，３３−１，３３−２ 蓄積容量， ３４，３４−１，３４−２ 有機ＥＬ素子， ３４ａ，３４ａ−１，３４ａ−２ アノード， ３４ｂ，３４ｂ−１，３４ｂ−２ 発光部位， ３４ｃ，３４ｃ−１，３４ｃ−２ カソード， １００ 有機ＥＬ表示装置， １０１−（１，１）乃至１０１−（Ｎ，Ｍ） 画素回路， １０２ 画素アレイ部， １０３ 水平セレクタ， １０４ ライトスキャナ， １０５ 電源スキャナ， ２００ 有機ＥＬ表示装置， ２０１−（１，１）乃至２０１−（Ｎ，Ｍ） 画素回路， ２０１−１，２０１−２ 副画素回路， ２０２ 画素アレイ部， ３００ 有機ＥＬ表示装置， ３０１ 画素回路
【特許請求の範囲】
【請求項１】
マトリクス状に配列されている複数の画素回路毎に、
カソードと、１以上のアノードと、１以上の前記アノードのそれぞれと前記カソードとの間に形成され、１以上の前記アノードからそれぞれ流れる各駆動電流に応じて発光する複数の発光部位とを含む発光素子と、
１以上の前記アノードに駆動電流を供給する駆動回路と、
１の前記アノードと前記駆動回路とを接続しており、所定の電流値以上の電流が流れたときに、１の前記アノードと前記駆動回路との接続を遮断する接続部と
を備える表示装置。
【請求項２】
前記接続部は、低融点金属であり、所定の電流値以上の電流が流れたときの発熱により溶断することで、１の前記アノードと前記駆動回路との接続を遮断する
請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、１以上の前記アノード毎に設けられ、所定の１の前記アノードに駆動電流を供給し、
１つの前記画素回路に含まれる全ての前記駆動回路には、前記画素回路の選択を制御する信号を供給する制御線と、前記画素回路の画像信号を供給する信号線とが共通接続されている
請求項１に記載の表示装置。
【請求項１】
マトリクス状に配列されている複数の画素回路毎に、
カソードと、１以上のアノードと、１以上の前記アノードのそれぞれと前記カソードとの間に形成され、１以上の前記アノードからそれぞれ流れる各駆動電流に応じて発光する複数の発光部位とを含む発光素子と、
１以上の前記アノードに駆動電流を供給する駆動回路と、
１の前記アノードと前記駆動回路とを接続しており、所定の電流値以上の電流が流れたときに、１の前記アノードと前記駆動回路との接続を遮断する接続部と
を備える表示装置。
【請求項２】
前記接続部は、低融点金属であり、所定の電流値以上の電流が流れたときの発熱により溶断することで、１の前記アノードと前記駆動回路との接続を遮断する
請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、１以上の前記アノード毎に設けられ、所定の１の前記アノードに駆動電流を供給し、
１つの前記画素回路に含まれる全ての前記駆動回路には、前記画素回路の選択を制御する信号を供給する制御線と、前記画素回路の画像信号を供給する信号線とが共通接続されている
請求項１に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−３９３６３（Ｐ２０１０−３９３６３Ａ）
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願番号】特願２００８−２０４３６４（Ｐ２００８−２０４３６４）
【出願日】平成２０年８月７日（２００８．８．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年２月１８日（２０１０．２．１８）
【国際特許分類】
【出願日】平成２０年８月７日（２００８．８．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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