負荷駆動システム
【課題】制御回路ＩＣと駆動回路ＩＣとの間を接続する信号線に印加されるノイズの対策をより適切に行うことができる負荷駆動システムを提供する。
【解決手段】ＥＣＵ１１側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力回路１３を備える。また、ＥＤＵ１４側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力回路１７を備える。
【解決手段】ＥＣＵ１１側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力回路１３を備える。また、ＥＤＵ１４側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力回路１７を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の負荷に対応する複数の駆動回路が内蔵されている駆動回路ＩＣと、それらに対して異なるタイミングで駆動制御信号を出力する制御回路ＩＣとで構成される負荷駆動システムに関する。
【背景技術】
【０００２】
図７に示すように、例えば車両のエンジンの各気筒内に燃料を噴射するインジェクタＬ１〜Ｌ４（図中ではコイルのシンボルで示す）を負荷として駆動するシステムは、それら４つのインジェクタＬ１〜Ｌ４に対応する４つの駆動回路（図中では制御素子部１）を内蔵するＥＤＵ（Electronic Drive Unit，ドライバ）２と、そのＥＤＵ２に駆動制御信号を出力するＥＣＵ（Electronic Control Unit）３とで構成される。
【０００３】
ＥＣＵ（制御回路ＩＣ）３は、マイクロコンピュータ（マイコン）４を内蔵しており、マイコン４の出力端子には、例えば４つのＰＮＰトランジスタＴｒ１〜Ｔｒ４を備えてなる信号出力回路が構成されている。各ＰＮＰトランジスタＴｒ１〜Ｔｒ４のエミッタは、例えば５Ｖの制御用電源に接続されていると共に、抵抗素子を介して自身のベースに接続されている。各ＰＮＰトランジスタＴｒ１〜Ｔｒ４のコレクタは、それぞれ抵抗素子を介してＥＣＵ３の信号出力端子＃１〜＃４に接続されている。そして、マイコン４の各出力端子は、それぞれ抵抗素子を介してＰＮＰトランジスタＴｒ１〜Ｔｒ４のベースに接続されている。
【０００４】
ＥＣＵ３とＥＤＵ（駆動回路ＩＣ）２との間には、駆動制御信号を伝送するための複数の信号線Ｓ１〜Ｓ４が接続されているが、一般にそれらの信号線Ｓ１〜Ｓ４には、ＥＤＵ２側においてノイズを除去するためのコンデンサＣ１〜Ｃ４がグランドとの間に接続されている。また、抵抗素子Ｒ１〜Ｒ４はプルダウン抵抗である。すなわち、マイコン４が何れかの出力端子をハイレベルからローレベルに変化させると、制御素子部１の入力端子のレベルはローからハイに変化して、駆動制御信号がアクティブとなる。制御素子部１の内部は、インジェクタＬ１〜Ｌ４にそれぞれ対応して、電源側とグランド側とにトランジスタのような半導体スイッチング素子がそれぞれ接続されており、駆動制御信号がアクティブになると、双方の半導体スイッチング素子を同時にオンすることでインジェクタＬ１〜Ｌ４に通電し、燃料を噴射させるようになっている。
【０００５】
ここで、ＥＣＵ３とＥＤＵ２との間に接続される信号線Ｓ１〜Ｓ４に重畳されるノイズの発生パターンは様々であるため、ノイズ対策をより十分に行うには、接続するコンデンサの容量をより大きくしたり、或いは信号線Ｓ１〜Ｓ４にシールドを施すなどの処置が必要となる。例えば、特許文献１には、フリップフロップに入力するクロック信号等のノイズを除去するために、原信号と、原信号を遅延素子により遅延させた信号とのＡＮＤ信号を入力することで、原信号がアクティブとなっていない期間に発生するノイズの影響を除去する構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３０８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では、遅延素子が与える遅延時間内で原信号側にノイズが印加された場合には、そのノイズの影響を排除することができない。
本発明は上記事情に鑑みてなされたものであり、その目的は、制御回路ＩＣと駆動回路ＩＣとの間を接続する信号線に印加されるノイズの対策を、より適切に行うことができる負荷駆動システムを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の負荷駆動システムによれば、制御回路ＩＣ側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力手段を備える。また、駆動回路ＩＣ側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力手段を備える。
【０００９】
これにより、駆動回路ＩＣ側では、許可判別信号の電圧が対応する駆動回路のレベルになっていない期間に、駆動制御信号を送信する信号線にアクティブ側のレベルを呈するノイズが重畳されたとしても、駆動制御信号は駆動回路に出力されることが阻止される。そして、許可判別信号は原信号である駆動制御信号に同期して出力されるので、特許文献１のように、遅延時間内にノイズが印加された場合の問題が生じることが無い。また、制御回路ＩＣより出力されるのは、マルチレベルで電圧が変化する許可判別信号であるから、信号線を１本追加するだけでノイズ対策を行うことができ、負荷の誤動作を防止できる。
【００１０】
請求項２記載の負荷駆動システムによれば、許可判別信号出力手段を、電源とグランドとの間に接続され、駆動回路の数をｎとすると（ｎ＋１）個の抵抗素子からなる直列回路と、この直列回路の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンするｎ個のトランジスタとで構成する。そして、直列回路において最も電源に近い側に位置する共通接続点より許可判別信号を出力する。
これにより、各駆動制御信号がアクティブになることで対応するトランジスタがオンすると、（ｎ＋１）個の抵抗素子からなる直列回路の共通接続点の１つがグランドに短絡されて、電源電圧を分圧した電圧が変化する。従って、マルチレベルの電圧信号を許可判別信号として出力することができる。
【００１１】
請求項３記載の負荷駆動システムによれば、駆動制御信号出力手段を、許可判別信号の電圧が対応する駆動回路のレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力手段と、イネーブル信号と駆動制御信号との論理積をとる論理積ゲートとで構成する。従って、対応するイネーブル信号がアクティブとなっている期間に駆動制御信号を駆動回路に出力することができる。
【００１２】
請求項４記載の負荷駆動システムによれば、オフ回避手段は、駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても駆動制御信号を対応する駆動回路に出力する。このように構成すれば、駆動制御信号がアクティブになる期間に振幅がインアクティブ側に振れるノイズが重畳されたとしても、その影響を回避して駆動制御信号を駆動回路に出力し続けることができる。
【００１３】
請求項５記載の負荷駆動システムによれば、請求項３における論理積ゲートを第１論理積ゲートとすると、オフ回避手段を、各駆動制御信号について設けられる、第２及び第３論理積ゲートと論理和ゲートとで構成する。そして、第２論理積ゲートの入力端子には論理和ゲートの出力信号と駆動制御信号とを与え、第３論理積ゲートの入力端子には、論理和ゲートの出力信号とイネーブル信号とを与える。駆動制御信号とイネーブル信号とが双方ともアクティブになった場合は第２論理積ゲートを介して駆動制御信号が出力される。また、その状態から、駆動制御信号がインアクティブになると、第３論理積ゲートを介して駆動制御信号が出力され続け、その逆にイネーブル信号がインアクティブになると、第２論理積ゲートを介して駆動制御信号が出力され続ける。
【００１４】
請求項６記載の負荷駆動システムによれば、制御回路ＩＣが、１つ以上の駆動回路ＩＣに対して駆動制御信号を出力する構成の場合に、駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して駆動制御信号及び許可判別信号を個別に出力する。したがって、負荷の駆動タイミングが同時になるものが存在する場合でも、それらを異なるグループに分けて駆動することで許可判別信号によるノイズ対策が可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１実施例であり、負荷駆動システムの構成を示す図
【図２】デマルチプレクサの真理値表を示す図
【図３】タイミングチャート
【図４】第２実施例を示す図１の一部相当図
【図５】図３相当図
【図６】第３実施例を示す負荷駆動システムのブロック図
【図７】従来技術を示す図１相当図
【発明を実施するための形態】
【００１６】
（第１実施例）
以下、第１実施例について図１ないし図３を参照して説明する。尚、図７と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。負荷駆動システムの構成を示す図１において、ＥＣＵ１１（制御回路ＩＣ）の内部では、ベースが信号出力端子＃１〜＃４にそれぞれ接続され、エミッタがグランドに接続されるＮＰＮトランジスタＴｒ１１〜Ｔｒ１４が設けられている（ｎ＝４）。
【００１７】
また、電源ＶＣとグランドとの間には、抵抗素子Ｒ１５〜Ｒ１１からなる直列回路１２が接続されており、抵抗素子Ｒ１１及びＲ１２，抵抗素子Ｒ１２及びＲ１３，抵抗素子Ｒ１３及びＲ１４，抵抗素子Ｒ１４及びＲ１５の各共通接続点には、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４のコレクタがそれぞれ接続されている。そして、抵抗素子Ｒ１４及びＲ１５の共通接続点は、許可判別信号の出力端子に接続されている。尚、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４と、直列回路１２とが許可判別信号出力回路（許可判別信号出力手段）１３を構成している。
【００１８】
一方、ＥＤＵ１４（駆動回路ＩＣ）の内部では、４つの比較器ＣＭ１〜ＣＭ４と、デマルチプレクサ１５と、４つのアンドゲートＧ１〜Ｇ４とが設けられている。比較器ＣＭ１〜ＣＭ４の反転入力端子には、信号線Ｓ５を介して入力される許可判別信号が共通に与えられており、非反転入力端子には、それぞれ異なる比較用の基準電圧，例えば４．５Ｖ，３．５Ｖ，２．５Ｖ，１．５Ｖが与えられている。そして、比較器ＣＭ１〜ＣＭ４の各出力端子は、デマルチプレクサ１５の入力端子にそれぞれ接続されている。
【００１９】
デマルチプレクサ１５は、各比較器ＣＭ１〜ＣＭ４からの出力信号を論理合成してイネーブル信号＃１’〜＃４’をＡＮＤゲートＧ１〜Ｇ４の一方の入力端子にそれぞれ出力する。ＡＮＤゲートＧ１〜Ｇ４の他方の入力端子には、駆動制御信号＃１〜＃４がそれぞれ与えられており、ＡＮＤゲートＧ１〜Ｇ４の出力端子は、制御素子部１の入力端子に接続されている。
【００２０】
図２に示すように、許可判別信号の電圧が１．５Ｖ以下の場合は比較器ＣＭ１〜ＣＭ４の全てがハイレベルを出力し、上記電圧が１．５Ｖを超えて且つ２．５Ｖ以下の場合は比較器ＣＭ１〜ＣＭ３が、上記電圧が２．５Ｖを超えて且つ３．５Ｖ以下の場合は比較器ＣＭ１及びＣＭ２が、上記電圧が３．５Ｖを超えて且つ４．５Ｖ以下の場合は比較器ＣＭ１のみがハイレベルを出力する。これに合わせて、ＥＣＵ１１の直列回路１２の分圧比は、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４がそれぞれオンした場合は、例えば許可判別信号の電圧がそれぞれ０Ｖ，２．０Ｖ，３．０Ｖ，４．０Ｖとなるように設定されている。
【００２１】
そして、デマルチプレクサ１５は、比較器ＣＭ１〜ＣＭ４の各出力信号を論理合成し、比較器ＣＭ１のみがハイレベルを出力するとイネーブル信号＃１’をアクティブ（ハイ）にし、比較器ＣＭ１及びＣＭ２がハイレベルを出力するとイネーブル信号＃２’をアクティブにし、比較器ＣＭ１〜ＣＭ３がハイレベルを出力するとイネーブル信号＃３’をアクティブにし、比較器ＣＭ１〜ＣＭ４がハイレベルを出力するとイネーブル信号＃４’をアクティブにする。尚、比較器ＣＭ１〜ＣＭ４と、デマルチプレクサ１５とがイネーブル信号出力回路（イネーブル信号出力手段）１６を構成しており、イネーブル信号出力回路１６と、ＡＮＤゲートＧ１〜Ｇ４とが駆動制御信号出力回路（駆動制御信号出力手段）１７を構成している。
【００２２】
次に、本実施例の作用について図３を参照して説明する。図３（ａ）に示すように、ＥＣＵ１１は、インジェクタＬ１〜Ｌ４を順次通電するように駆動制御信号＃１〜＃４を順次タイミングをずらしてアクティブ（ハイ）にする。駆動制御信号＃１〜＃４がハイレベルになると、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４がそれぞれオンになる。ＮＰＮトランジスタＴｒ１１がオンすると、抵抗素子Ｒ１１が短絡されて許可判別信号の電位Ｖａは、
Ｖａ＝Ｖｃ・（Ｒ１２＋Ｒ１３＋Ｒ１４）／（Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）
となる。ただし、トランジスタのコレクタ−エミッタ間電圧は無視している。これにより、比較器ＣＭ１のみがハイレベルを出力するので、デマルチプレクサ１５は図２の真理値表に従いイネーブル信号＃１’をアクティブにする。すると、駆動制御信号＃１とイネーブル信号＃１’とが共にハイレベルとなるので、ＡＮＤゲートＧ１を介して制御素子部１に＃１の最終駆動信号が出力される（図３（ｄ）参照）。
【００２３】
ＮＰＮトランジスタＴｒ１２がオンすると、抵抗素子Ｒ１１及びＲ１２が短絡されて許可判別信号の電位Ｖａは、
Ｖａ＝Ｖｃ・（Ｒ１３＋Ｒ１４）／（Ｒ１３＋Ｒ１４＋Ｒ１５）
となり、比較器ＣＭ１及びＣＭ２がハイレベルを出力するので、デマルチプレクサ１５はイネーブル信号＃２’をアクティブにする。すると、ＡＮＤゲートＧ２を介して制御素子部１に＃２の最終駆動信号が出力される（＃２以降については、図３での図示を省略）。
【００２４】
ＮＰＮトランジスタＴｒ１３がオンすると、抵抗素子Ｒ１１〜Ｒ１３が短絡されて許可判別信号の電位Ｖａは、
Ｖａ＝Ｖｃ・Ｒ１４／（Ｒ１４＋Ｒ１５）
となり、比較器ＣＭ１〜ＣＭ３がハイレベルを出力するので、デマルチプレクサ１５はイネーブル信号＃３’をアクティブにする。すると、ＡＮＤゲートＧ３を介して制御素子部１に＃３の最終駆動信号が出力される。
【００２５】
ＮＰＮトランジスタＴｒ１４がオンすると、抵抗素子Ｒ１１〜Ｒ１４が短絡されて許可判別信号の電位Ｖａは、グランド電位；０Ｖになる（図３（ｂ）参照）。従って、比較器ＣＭ１〜ＣＭ４がハイレベルを出力するので、デマルチプレクサ１５はイネーブル信号＃４’をアクティブにする。すると、ＡＮＤゲートＧ４を介して制御素子部１に＃４の最終駆動信号が出力される。
【００２６】
以上のように動作することで、例えば図３（ａ）に示すように、駆動制御信号＃１が出力されるタイミングとは異なるタイミングで、信号線Ｓ１に電圧振幅がアクティブ側に変化するようなノイズが印加されたとしても、ＡＮＤゲートＧ１によって＃１の最終駆動信号の出力は阻止される。その他の駆動制御信号＃２〜＃４についても、ＡＮＤゲートＧ２〜Ｇ４が同様に作用する。
【００２７】
以上のように本実施例によれば、ＥＣＵ１１側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力回路１３を備える。また、ＥＤＵ１４側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力回路１７を備える。
【００２８】
これにより、ＥＣＵ１１側では、許可判別信号の電圧が対応する駆動回路のレベルになっていない期間に、駆動制御信号を送信する信号線Ｓ１〜Ｓ４にアクティブ側のレベルを呈するノイズが重畳されたとしても、駆動制御信号は制御素子部１に出力されることが阻止される。そして、許可判別信号は原信号である駆動制御信号に同期して出力されるので、特許文献１のように、遅延時間内にノイズが印加された場合の問題が生じることが無い。また、ＥＣＵ１１より出力されるのは、マルチレベルで電圧が変化する許可判別信号であるから、信号線Ｓ５を１本追加するだけでノイズ対策を行うことができ、負荷の誤動作を防止できる。
【００２９】
そして、許可判別信号出力回路１３を、電源ＶＣとグランドとの間に接続され、５個の抵抗素子Ｒ１１〜Ｒ１５からなる直列回路１２と、この直列回路１２の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンする４個のＮＰＮトランジスタＴｒ１１〜Ｔｒ１４とで構成し、直列回路１２において最も電源ＶＣに近い側に位置する抵抗素子Ｒ１４及びＲ１５の共通接続点より許可判別信号を出力するようにした。これにより、各駆動制御信号がアクティブになることで対応するＮＰＮトランジスタがオンすると、直列回路１２の共通接続点の１つがグランドに短絡されて、電源電圧ＶＣを分圧した電圧が変化する。従って、マルチレベルの電圧信号を許可判別信号として出力することができる。
【００３０】
また、駆動制御信号出力回路１７を、許可判別信号の電圧が対応する駆動回路のレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力回路１６と、イネーブル信号と駆動制御信号との論理積をとるＡＮＤゲートＧ１〜Ｇ４とで構成したので、対応するイネーブル信号＃１’〜＃４’がアクティブとなっている期間に駆動制御信号＃１〜＃４を駆動回路に出力することができる。
【００３１】
（第２実施例）
図４及び図５は第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例では、ＥＤＵ１４Ａ側における駆動制御信号出力回路（駆動制御信号出力手段）２１の構成が第１実施例と相違している。図４では、駆動制御信号＃１のみについて示すが、駆動制御信号＃１に対応する構成として、ＡＮＤゲートＧ１に替えて、３つのＡＮＤゲートＧ１１〜Ｇ１３（第２，第１，第３論理積ゲート）と、ＯＲゲート１４（論理和ゲート）とが配置されている。
【００３２】
ＡＮＤゲートＧ１１〜Ｇ１３の出力端子は、ＯＲゲート１４の入力端子にそれぞれ接続されており、ＡＮＤゲートＧ１２の入力端子には、駆動制御信号＃１とデマルチプレクサ１６が出力するイネーブル信号＃１’とが与えられている。すなわち、ＡＮＤゲートＧ１２は第１実施例のＡＮＤゲートＧ１に相当する。ＡＮＤゲートＧ１１の入力端子には、駆動制御信号＃１とＯＲゲートＧ１４の出力信号とが与えられ、ＡＮＤゲートＧ１３の入力端子には、イネーブル信号＃１’とＯＲゲートＧ１４の出力信号とが与えられている。そして、ＯＲゲートＧ１４の出力端子が制御素子部１の入力端子に接続されている。尚、ＡＮＤゲートＧ１１，Ｇ１３とＯＲゲートＧ１４とがオフ回避回路（オフ回避手段）２２を構成しており、イネーブル信号出力回路１６とオフ回避回路２２とが駆動制御信号出力回路２１を構成している。
【００３３】
次に、第２実施例の作用について図５を参照して説明する。図５（ａ）に示すように、駆動制御信号＃１が出力されている期間に、信号線Ｓ１に電圧振幅がインアクティブ側に変化するようなノイズが印加された場合を想定する。このとき、ＡＮＤゲートＧ１１及びＧ１２の出力信号は、上記ノイズによりローレベルに変化するタイミングでローレベルとなるが、ＡＮＤゲートＧ１３の出力信号はハイレベルのまま変化しないので、ＯＲゲートＧ１４を介して＃１の最終駆動信号はハイレベルを維持する（図５（ｄ）参照）。
【００３４】
また、図５には示さないが、駆動制御信号＃１が出力されている期間に、ＥＤＵ１４Ａの内部においてイネーブル信号＃１’側に同様のノイズが印加されると、ＡＮＤゲートＧ１２及びＧ１３の出力信号はローレベルとなるが、ＡＮＤゲートＧ１１の出力信号はハイレベルのまま変化しないので、やはり＃１の最終駆動信号はハイレベルを維持する。そして第１実施例と同様に、駆動制御信号＃１が出力されている期間にアクティブ側に変化するノイズが印加された場合は、ＡＮＤゲートＧ１２によって＃１の最終駆動信号はハイレベルを維持する。その他の駆動制御信号＃２〜４についても同様に作用する。従って、インアクティブ側に変化するようなノイズが印加された場合でも、その影響を排除することができる。
【００３５】
以上のように第２実施例によれば、オフ回避回路２２は、駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても駆動制御信号を対応する駆動回路に出力するので，駆動制御信号がアクティブになる期間に振幅がインアクティブ側に振れるノイズが重畳されたとしても、その影響を回避して駆動制御信号を駆動回路に出力し続けることができる。
そして、オフ回避回路２２を、各駆動制御信号について設けられる、ＡＮＤゲートＧ１１，Ｇ１３とＯＲゲート１４とで構成し、ＡＮＤゲートＧ１１の入力端子にはＯＲゲート１４の出力信号と駆動制御信号とを与え、ＡＮＤゲートＧ１３の入力端子には、ＯＲゲートＧ１４の出力信号とイネーブル信号とを与えるので、上記ノイズの影響を、ＡＮＤゲートＧ１１，Ｇ１３とＯＲゲート１４との作用により回避できる。
【００３６】
（第３実施例）
図６は第３実施例を示すものであり、第１実施例と異なる部分のみ説明する。第３実施例は、１つのＥＣＵ１１Ａが複数のＥＤＵ１４ａ，１４ｂに対して駆動制御信号を出力する場合の構成を示す。この場合、ＥＤＵ１４ａについては、例えば第１又は第２実施例と同様に駆動制御信号＃１〜＃４によって制御されるものとする。これに対してＥＤＵ１４ｂは駆動制御信号＃５〜＃８によって制御されるが、駆動制御信号＃５〜＃８による負荷，例えばインジェクタＬ５〜Ｌ８の駆動タイミングは、駆動制御信号＃１〜＃４によるインジェクタＬ１〜Ｌ４の駆動タイミングと少なくとも１つ以上同時になるものがある。
【００３７】
そこで、インジェクタＬの駆動タイミングが互いに重ならないものをグループ化して、それぞれＥＤＵ１４ａ，１４ｂにより駆動することとし、ＥＣＵ１１Ａは、それぞれに駆動制御信号＃１〜＃４，＃５〜＃８を独立に出力する。そして、許可判別信号についてもＥＤＵ１４ａ，１４ｂに対して個別に出力する。すなわち、複数のインジェクタＬの内、駆動タイミングが同時になるものが存在する場合でも、それらに対して独立の許可判別信号を出力することで第１，第２実施例と同様に制御することができる。
【００３８】
尚、ＥＤＵ１４ａ，１４ｂを一体化して、ＥＣＵ１１Ａが一体化したＥＤＵ１４に駆動制御信号＃１〜＃４，＃５〜＃８と、それらに付随する独立の許可判別信号を出力するようにしても良い。また、３つ以上のインジェクタＬが同時にアクティブとなる場合には、駆動制御信号及び許可判別信号を３つ以上のグループに分けて出力すれば良い。またその場合、ＥＤＵ１４自体は１つでも、或いは３つ以上に別れていても良い。
【００３９】
以上のように第３実施例によれば、ＥＣＵ１１Ａが１つ以上のＥＤＵ１４に対して駆動制御信号を出力する構成の場合に、駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して駆動制御信号＃１〜＃４，＃５〜＃８と許可判別信号とを個別に出力するので、インジェクタＬの駆動タイミングが同時になるものが存在する場合でも、それらを異なるグループに分けて駆動することで許可判別信号によるノイズ対策が可能となる。
【００４０】
本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
比較器ＣＭ１〜ＣＭ４をウインドウコンパレータとして構成する場合は、デマルチプレクサ１５は不要である。
インジェクタの数は、４未満や５以上であっても良い。
各信号のアクティブレベルはローであっても良い。
負荷はインジェクタに限ることはなく、モータやランプ等であっても良い。また、車両に搭載される負荷駆動システムに限ることはない。
【符号の説明】
【００４１】
図面中、１は制御素子部（駆動回路）、１１はＥＣＵ（制御回路ＩＣ）、１２は直列回路、１３は許可判別信号出力回路（許可判別信号出力手段）、１４はＥＤＵ（駆動回路ＩＣ）、１６はイネーブル信号出力回路（イネーブル信号出力手段）、１７，２１は駆動制御信号出力回路（駆動制御信号出力手段）、２２はオフ回避回路（オフ回避手段）、Ｔｒ１１〜Ｔｒ１４はＮＰＮトランジスタ、Ｒ１１〜Ｒ１５は抵抗素子、Ｇ１〜Ｇ４，Ｇ１１〜Ｇ１３はＡＮＤゲート（第２，第１，第３論理積ゲート）、１４はＯＲゲート（論理和ゲート）を示す。
【技術分野】
【０００１】
本発明は、複数の負荷に対応する複数の駆動回路が内蔵されている駆動回路ＩＣと、それらに対して異なるタイミングで駆動制御信号を出力する制御回路ＩＣとで構成される負荷駆動システムに関する。
【背景技術】
【０００２】
図７に示すように、例えば車両のエンジンの各気筒内に燃料を噴射するインジェクタＬ１〜Ｌ４（図中ではコイルのシンボルで示す）を負荷として駆動するシステムは、それら４つのインジェクタＬ１〜Ｌ４に対応する４つの駆動回路（図中では制御素子部１）を内蔵するＥＤＵ（Electronic Drive Unit，ドライバ）２と、そのＥＤＵ２に駆動制御信号を出力するＥＣＵ（Electronic Control Unit）３とで構成される。
【０００３】
ＥＣＵ（制御回路ＩＣ）３は、マイクロコンピュータ（マイコン）４を内蔵しており、マイコン４の出力端子には、例えば４つのＰＮＰトランジスタＴｒ１〜Ｔｒ４を備えてなる信号出力回路が構成されている。各ＰＮＰトランジスタＴｒ１〜Ｔｒ４のエミッタは、例えば５Ｖの制御用電源に接続されていると共に、抵抗素子を介して自身のベースに接続されている。各ＰＮＰトランジスタＴｒ１〜Ｔｒ４のコレクタは、それぞれ抵抗素子を介してＥＣＵ３の信号出力端子＃１〜＃４に接続されている。そして、マイコン４の各出力端子は、それぞれ抵抗素子を介してＰＮＰトランジスタＴｒ１〜Ｔｒ４のベースに接続されている。
【０００４】
ＥＣＵ３とＥＤＵ（駆動回路ＩＣ）２との間には、駆動制御信号を伝送するための複数の信号線Ｓ１〜Ｓ４が接続されているが、一般にそれらの信号線Ｓ１〜Ｓ４には、ＥＤＵ２側においてノイズを除去するためのコンデンサＣ１〜Ｃ４がグランドとの間に接続されている。また、抵抗素子Ｒ１〜Ｒ４はプルダウン抵抗である。すなわち、マイコン４が何れかの出力端子をハイレベルからローレベルに変化させると、制御素子部１の入力端子のレベルはローからハイに変化して、駆動制御信号がアクティブとなる。制御素子部１の内部は、インジェクタＬ１〜Ｌ４にそれぞれ対応して、電源側とグランド側とにトランジスタのような半導体スイッチング素子がそれぞれ接続されており、駆動制御信号がアクティブになると、双方の半導体スイッチング素子を同時にオンすることでインジェクタＬ１〜Ｌ４に通電し、燃料を噴射させるようになっている。
【０００５】
ここで、ＥＣＵ３とＥＤＵ２との間に接続される信号線Ｓ１〜Ｓ４に重畳されるノイズの発生パターンは様々であるため、ノイズ対策をより十分に行うには、接続するコンデンサの容量をより大きくしたり、或いは信号線Ｓ１〜Ｓ４にシールドを施すなどの処置が必要となる。例えば、特許文献１には、フリップフロップに入力するクロック信号等のノイズを除去するために、原信号と、原信号を遅延素子により遅延させた信号とのＡＮＤ信号を入力することで、原信号がアクティブとなっていない期間に発生するノイズの影響を除去する構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３０８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では、遅延素子が与える遅延時間内で原信号側にノイズが印加された場合には、そのノイズの影響を排除することができない。
本発明は上記事情に鑑みてなされたものであり、その目的は、制御回路ＩＣと駆動回路ＩＣとの間を接続する信号線に印加されるノイズの対策を、より適切に行うことができる負荷駆動システムを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載の負荷駆動システムによれば、制御回路ＩＣ側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力手段を備える。また、駆動回路ＩＣ側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力手段を備える。
【０００９】
これにより、駆動回路ＩＣ側では、許可判別信号の電圧が対応する駆動回路のレベルになっていない期間に、駆動制御信号を送信する信号線にアクティブ側のレベルを呈するノイズが重畳されたとしても、駆動制御信号は駆動回路に出力されることが阻止される。そして、許可判別信号は原信号である駆動制御信号に同期して出力されるので、特許文献１のように、遅延時間内にノイズが印加された場合の問題が生じることが無い。また、制御回路ＩＣより出力されるのは、マルチレベルで電圧が変化する許可判別信号であるから、信号線を１本追加するだけでノイズ対策を行うことができ、負荷の誤動作を防止できる。
【００１０】
請求項２記載の負荷駆動システムによれば、許可判別信号出力手段を、電源とグランドとの間に接続され、駆動回路の数をｎとすると（ｎ＋１）個の抵抗素子からなる直列回路と、この直列回路の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンするｎ個のトランジスタとで構成する。そして、直列回路において最も電源に近い側に位置する共通接続点より許可判別信号を出力する。
これにより、各駆動制御信号がアクティブになることで対応するトランジスタがオンすると、（ｎ＋１）個の抵抗素子からなる直列回路の共通接続点の１つがグランドに短絡されて、電源電圧を分圧した電圧が変化する。従って、マルチレベルの電圧信号を許可判別信号として出力することができる。
【００１１】
請求項３記載の負荷駆動システムによれば、駆動制御信号出力手段を、許可判別信号の電圧が対応する駆動回路のレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力手段と、イネーブル信号と駆動制御信号との論理積をとる論理積ゲートとで構成する。従って、対応するイネーブル信号がアクティブとなっている期間に駆動制御信号を駆動回路に出力することができる。
【００１２】
請求項４記載の負荷駆動システムによれば、オフ回避手段は、駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても駆動制御信号を対応する駆動回路に出力する。このように構成すれば、駆動制御信号がアクティブになる期間に振幅がインアクティブ側に振れるノイズが重畳されたとしても、その影響を回避して駆動制御信号を駆動回路に出力し続けることができる。
【００１３】
請求項５記載の負荷駆動システムによれば、請求項３における論理積ゲートを第１論理積ゲートとすると、オフ回避手段を、各駆動制御信号について設けられる、第２及び第３論理積ゲートと論理和ゲートとで構成する。そして、第２論理積ゲートの入力端子には論理和ゲートの出力信号と駆動制御信号とを与え、第３論理積ゲートの入力端子には、論理和ゲートの出力信号とイネーブル信号とを与える。駆動制御信号とイネーブル信号とが双方ともアクティブになった場合は第２論理積ゲートを介して駆動制御信号が出力される。また、その状態から、駆動制御信号がインアクティブになると、第３論理積ゲートを介して駆動制御信号が出力され続け、その逆にイネーブル信号がインアクティブになると、第２論理積ゲートを介して駆動制御信号が出力され続ける。
【００１４】
請求項６記載の負荷駆動システムによれば、制御回路ＩＣが、１つ以上の駆動回路ＩＣに対して駆動制御信号を出力する構成の場合に、駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して駆動制御信号及び許可判別信号を個別に出力する。したがって、負荷の駆動タイミングが同時になるものが存在する場合でも、それらを異なるグループに分けて駆動することで許可判別信号によるノイズ対策が可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１実施例であり、負荷駆動システムの構成を示す図
【図２】デマルチプレクサの真理値表を示す図
【図３】タイミングチャート
【図４】第２実施例を示す図１の一部相当図
【図５】図３相当図
【図６】第３実施例を示す負荷駆動システムのブロック図
【図７】従来技術を示す図１相当図
【発明を実施するための形態】
【００１６】
（第１実施例）
以下、第１実施例について図１ないし図３を参照して説明する。尚、図７と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。負荷駆動システムの構成を示す図１において、ＥＣＵ１１（制御回路ＩＣ）の内部では、ベースが信号出力端子＃１〜＃４にそれぞれ接続され、エミッタがグランドに接続されるＮＰＮトランジスタＴｒ１１〜Ｔｒ１４が設けられている（ｎ＝４）。
【００１７】
また、電源ＶＣとグランドとの間には、抵抗素子Ｒ１５〜Ｒ１１からなる直列回路１２が接続されており、抵抗素子Ｒ１１及びＲ１２，抵抗素子Ｒ１２及びＲ１３，抵抗素子Ｒ１３及びＲ１４，抵抗素子Ｒ１４及びＲ１５の各共通接続点には、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４のコレクタがそれぞれ接続されている。そして、抵抗素子Ｒ１４及びＲ１５の共通接続点は、許可判別信号の出力端子に接続されている。尚、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４と、直列回路１２とが許可判別信号出力回路（許可判別信号出力手段）１３を構成している。
【００１８】
一方、ＥＤＵ１４（駆動回路ＩＣ）の内部では、４つの比較器ＣＭ１〜ＣＭ４と、デマルチプレクサ１５と、４つのアンドゲートＧ１〜Ｇ４とが設けられている。比較器ＣＭ１〜ＣＭ４の反転入力端子には、信号線Ｓ５を介して入力される許可判別信号が共通に与えられており、非反転入力端子には、それぞれ異なる比較用の基準電圧，例えば４．５Ｖ，３．５Ｖ，２．５Ｖ，１．５Ｖが与えられている。そして、比較器ＣＭ１〜ＣＭ４の各出力端子は、デマルチプレクサ１５の入力端子にそれぞれ接続されている。
【００１９】
デマルチプレクサ１５は、各比較器ＣＭ１〜ＣＭ４からの出力信号を論理合成してイネーブル信号＃１’〜＃４’をＡＮＤゲートＧ１〜Ｇ４の一方の入力端子にそれぞれ出力する。ＡＮＤゲートＧ１〜Ｇ４の他方の入力端子には、駆動制御信号＃１〜＃４がそれぞれ与えられており、ＡＮＤゲートＧ１〜Ｇ４の出力端子は、制御素子部１の入力端子に接続されている。
【００２０】
図２に示すように、許可判別信号の電圧が１．５Ｖ以下の場合は比較器ＣＭ１〜ＣＭ４の全てがハイレベルを出力し、上記電圧が１．５Ｖを超えて且つ２．５Ｖ以下の場合は比較器ＣＭ１〜ＣＭ３が、上記電圧が２．５Ｖを超えて且つ３．５Ｖ以下の場合は比較器ＣＭ１及びＣＭ２が、上記電圧が３．５Ｖを超えて且つ４．５Ｖ以下の場合は比較器ＣＭ１のみがハイレベルを出力する。これに合わせて、ＥＣＵ１１の直列回路１２の分圧比は、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４がそれぞれオンした場合は、例えば許可判別信号の電圧がそれぞれ０Ｖ，２．０Ｖ，３．０Ｖ，４．０Ｖとなるように設定されている。
【００２１】
そして、デマルチプレクサ１５は、比較器ＣＭ１〜ＣＭ４の各出力信号を論理合成し、比較器ＣＭ１のみがハイレベルを出力するとイネーブル信号＃１’をアクティブ（ハイ）にし、比較器ＣＭ１及びＣＭ２がハイレベルを出力するとイネーブル信号＃２’をアクティブにし、比較器ＣＭ１〜ＣＭ３がハイレベルを出力するとイネーブル信号＃３’をアクティブにし、比較器ＣＭ１〜ＣＭ４がハイレベルを出力するとイネーブル信号＃４’をアクティブにする。尚、比較器ＣＭ１〜ＣＭ４と、デマルチプレクサ１５とがイネーブル信号出力回路（イネーブル信号出力手段）１６を構成しており、イネーブル信号出力回路１６と、ＡＮＤゲートＧ１〜Ｇ４とが駆動制御信号出力回路（駆動制御信号出力手段）１７を構成している。
【００２２】
次に、本実施例の作用について図３を参照して説明する。図３（ａ）に示すように、ＥＣＵ１１は、インジェクタＬ１〜Ｌ４を順次通電するように駆動制御信号＃１〜＃４を順次タイミングをずらしてアクティブ（ハイ）にする。駆動制御信号＃１〜＃４がハイレベルになると、ＮＰＮトランジスタＴｒ１１〜Ｔｒ１４がそれぞれオンになる。ＮＰＮトランジスタＴｒ１１がオンすると、抵抗素子Ｒ１１が短絡されて許可判別信号の電位Ｖａは、
Ｖａ＝Ｖｃ・（Ｒ１２＋Ｒ１３＋Ｒ１４）／（Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）
となる。ただし、トランジスタのコレクタ−エミッタ間電圧は無視している。これにより、比較器ＣＭ１のみがハイレベルを出力するので、デマルチプレクサ１５は図２の真理値表に従いイネーブル信号＃１’をアクティブにする。すると、駆動制御信号＃１とイネーブル信号＃１’とが共にハイレベルとなるので、ＡＮＤゲートＧ１を介して制御素子部１に＃１の最終駆動信号が出力される（図３（ｄ）参照）。
【００２３】
ＮＰＮトランジスタＴｒ１２がオンすると、抵抗素子Ｒ１１及びＲ１２が短絡されて許可判別信号の電位Ｖａは、
Ｖａ＝Ｖｃ・（Ｒ１３＋Ｒ１４）／（Ｒ１３＋Ｒ１４＋Ｒ１５）
となり、比較器ＣＭ１及びＣＭ２がハイレベルを出力するので、デマルチプレクサ１５はイネーブル信号＃２’をアクティブにする。すると、ＡＮＤゲートＧ２を介して制御素子部１に＃２の最終駆動信号が出力される（＃２以降については、図３での図示を省略）。
【００２４】
ＮＰＮトランジスタＴｒ１３がオンすると、抵抗素子Ｒ１１〜Ｒ１３が短絡されて許可判別信号の電位Ｖａは、
Ｖａ＝Ｖｃ・Ｒ１４／（Ｒ１４＋Ｒ１５）
となり、比較器ＣＭ１〜ＣＭ３がハイレベルを出力するので、デマルチプレクサ１５はイネーブル信号＃３’をアクティブにする。すると、ＡＮＤゲートＧ３を介して制御素子部１に＃３の最終駆動信号が出力される。
【００２５】
ＮＰＮトランジスタＴｒ１４がオンすると、抵抗素子Ｒ１１〜Ｒ１４が短絡されて許可判別信号の電位Ｖａは、グランド電位；０Ｖになる（図３（ｂ）参照）。従って、比較器ＣＭ１〜ＣＭ４がハイレベルを出力するので、デマルチプレクサ１５はイネーブル信号＃４’をアクティブにする。すると、ＡＮＤゲートＧ４を介して制御素子部１に＃４の最終駆動信号が出力される。
【００２６】
以上のように動作することで、例えば図３（ａ）に示すように、駆動制御信号＃１が出力されるタイミングとは異なるタイミングで、信号線Ｓ１に電圧振幅がアクティブ側に変化するようなノイズが印加されたとしても、ＡＮＤゲートＧ１によって＃１の最終駆動信号の出力は阻止される。その他の駆動制御信号＃２〜＃４についても、ＡＮＤゲートＧ２〜Ｇ４が同様に作用する。
【００２７】
以上のように本実施例によれば、ＥＣＵ１１側に、複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力回路１３を備える。また、ＥＤＵ１４側に、複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、許可判別信号の電圧が対応する駆動回路について定められているレベルになると、駆動制御信号を対応する駆動回路に出力する駆動制御信号出力回路１７を備える。
【００２８】
これにより、ＥＣＵ１１側では、許可判別信号の電圧が対応する駆動回路のレベルになっていない期間に、駆動制御信号を送信する信号線Ｓ１〜Ｓ４にアクティブ側のレベルを呈するノイズが重畳されたとしても、駆動制御信号は制御素子部１に出力されることが阻止される。そして、許可判別信号は原信号である駆動制御信号に同期して出力されるので、特許文献１のように、遅延時間内にノイズが印加された場合の問題が生じることが無い。また、ＥＣＵ１１より出力されるのは、マルチレベルで電圧が変化する許可判別信号であるから、信号線Ｓ５を１本追加するだけでノイズ対策を行うことができ、負荷の誤動作を防止できる。
【００２９】
そして、許可判別信号出力回路１３を、電源ＶＣとグランドとの間に接続され、５個の抵抗素子Ｒ１１〜Ｒ１５からなる直列回路１２と、この直列回路１２の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンする４個のＮＰＮトランジスタＴｒ１１〜Ｔｒ１４とで構成し、直列回路１２において最も電源ＶＣに近い側に位置する抵抗素子Ｒ１４及びＲ１５の共通接続点より許可判別信号を出力するようにした。これにより、各駆動制御信号がアクティブになることで対応するＮＰＮトランジスタがオンすると、直列回路１２の共通接続点の１つがグランドに短絡されて、電源電圧ＶＣを分圧した電圧が変化する。従って、マルチレベルの電圧信号を許可判別信号として出力することができる。
【００３０】
また、駆動制御信号出力回路１７を、許可判別信号の電圧が対応する駆動回路のレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力回路１６と、イネーブル信号と駆動制御信号との論理積をとるＡＮＤゲートＧ１〜Ｇ４とで構成したので、対応するイネーブル信号＃１’〜＃４’がアクティブとなっている期間に駆動制御信号＃１〜＃４を駆動回路に出力することができる。
【００３１】
（第２実施例）
図４及び図５は第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例では、ＥＤＵ１４Ａ側における駆動制御信号出力回路（駆動制御信号出力手段）２１の構成が第１実施例と相違している。図４では、駆動制御信号＃１のみについて示すが、駆動制御信号＃１に対応する構成として、ＡＮＤゲートＧ１に替えて、３つのＡＮＤゲートＧ１１〜Ｇ１３（第２，第１，第３論理積ゲート）と、ＯＲゲート１４（論理和ゲート）とが配置されている。
【００３２】
ＡＮＤゲートＧ１１〜Ｇ１３の出力端子は、ＯＲゲート１４の入力端子にそれぞれ接続されており、ＡＮＤゲートＧ１２の入力端子には、駆動制御信号＃１とデマルチプレクサ１６が出力するイネーブル信号＃１’とが与えられている。すなわち、ＡＮＤゲートＧ１２は第１実施例のＡＮＤゲートＧ１に相当する。ＡＮＤゲートＧ１１の入力端子には、駆動制御信号＃１とＯＲゲートＧ１４の出力信号とが与えられ、ＡＮＤゲートＧ１３の入力端子には、イネーブル信号＃１’とＯＲゲートＧ１４の出力信号とが与えられている。そして、ＯＲゲートＧ１４の出力端子が制御素子部１の入力端子に接続されている。尚、ＡＮＤゲートＧ１１，Ｇ１３とＯＲゲートＧ１４とがオフ回避回路（オフ回避手段）２２を構成しており、イネーブル信号出力回路１６とオフ回避回路２２とが駆動制御信号出力回路２１を構成している。
【００３３】
次に、第２実施例の作用について図５を参照して説明する。図５（ａ）に示すように、駆動制御信号＃１が出力されている期間に、信号線Ｓ１に電圧振幅がインアクティブ側に変化するようなノイズが印加された場合を想定する。このとき、ＡＮＤゲートＧ１１及びＧ１２の出力信号は、上記ノイズによりローレベルに変化するタイミングでローレベルとなるが、ＡＮＤゲートＧ１３の出力信号はハイレベルのまま変化しないので、ＯＲゲートＧ１４を介して＃１の最終駆動信号はハイレベルを維持する（図５（ｄ）参照）。
【００３４】
また、図５には示さないが、駆動制御信号＃１が出力されている期間に、ＥＤＵ１４Ａの内部においてイネーブル信号＃１’側に同様のノイズが印加されると、ＡＮＤゲートＧ１２及びＧ１３の出力信号はローレベルとなるが、ＡＮＤゲートＧ１１の出力信号はハイレベルのまま変化しないので、やはり＃１の最終駆動信号はハイレベルを維持する。そして第１実施例と同様に、駆動制御信号＃１が出力されている期間にアクティブ側に変化するノイズが印加された場合は、ＡＮＤゲートＧ１２によって＃１の最終駆動信号はハイレベルを維持する。その他の駆動制御信号＃２〜４についても同様に作用する。従って、インアクティブ側に変化するようなノイズが印加された場合でも、その影響を排除することができる。
【００３５】
以上のように第２実施例によれば、オフ回避回路２２は、駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても駆動制御信号を対応する駆動回路に出力するので，駆動制御信号がアクティブになる期間に振幅がインアクティブ側に振れるノイズが重畳されたとしても、その影響を回避して駆動制御信号を駆動回路に出力し続けることができる。
そして、オフ回避回路２２を、各駆動制御信号について設けられる、ＡＮＤゲートＧ１１，Ｇ１３とＯＲゲート１４とで構成し、ＡＮＤゲートＧ１１の入力端子にはＯＲゲート１４の出力信号と駆動制御信号とを与え、ＡＮＤゲートＧ１３の入力端子には、ＯＲゲートＧ１４の出力信号とイネーブル信号とを与えるので、上記ノイズの影響を、ＡＮＤゲートＧ１１，Ｇ１３とＯＲゲート１４との作用により回避できる。
【００３６】
（第３実施例）
図６は第３実施例を示すものであり、第１実施例と異なる部分のみ説明する。第３実施例は、１つのＥＣＵ１１Ａが複数のＥＤＵ１４ａ，１４ｂに対して駆動制御信号を出力する場合の構成を示す。この場合、ＥＤＵ１４ａについては、例えば第１又は第２実施例と同様に駆動制御信号＃１〜＃４によって制御されるものとする。これに対してＥＤＵ１４ｂは駆動制御信号＃５〜＃８によって制御されるが、駆動制御信号＃５〜＃８による負荷，例えばインジェクタＬ５〜Ｌ８の駆動タイミングは、駆動制御信号＃１〜＃４によるインジェクタＬ１〜Ｌ４の駆動タイミングと少なくとも１つ以上同時になるものがある。
【００３７】
そこで、インジェクタＬの駆動タイミングが互いに重ならないものをグループ化して、それぞれＥＤＵ１４ａ，１４ｂにより駆動することとし、ＥＣＵ１１Ａは、それぞれに駆動制御信号＃１〜＃４，＃５〜＃８を独立に出力する。そして、許可判別信号についてもＥＤＵ１４ａ，１４ｂに対して個別に出力する。すなわち、複数のインジェクタＬの内、駆動タイミングが同時になるものが存在する場合でも、それらに対して独立の許可判別信号を出力することで第１，第２実施例と同様に制御することができる。
【００３８】
尚、ＥＤＵ１４ａ，１４ｂを一体化して、ＥＣＵ１１Ａが一体化したＥＤＵ１４に駆動制御信号＃１〜＃４，＃５〜＃８と、それらに付随する独立の許可判別信号を出力するようにしても良い。また、３つ以上のインジェクタＬが同時にアクティブとなる場合には、駆動制御信号及び許可判別信号を３つ以上のグループに分けて出力すれば良い。またその場合、ＥＤＵ１４自体は１つでも、或いは３つ以上に別れていても良い。
【００３９】
以上のように第３実施例によれば、ＥＣＵ１１Ａが１つ以上のＥＤＵ１４に対して駆動制御信号を出力する構成の場合に、駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して駆動制御信号＃１〜＃４，＃５〜＃８と許可判別信号とを個別に出力するので、インジェクタＬの駆動タイミングが同時になるものが存在する場合でも、それらを異なるグループに分けて駆動することで許可判別信号によるノイズ対策が可能となる。
【００４０】
本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
比較器ＣＭ１〜ＣＭ４をウインドウコンパレータとして構成する場合は、デマルチプレクサ１５は不要である。
インジェクタの数は、４未満や５以上であっても良い。
各信号のアクティブレベルはローであっても良い。
負荷はインジェクタに限ることはなく、モータやランプ等であっても良い。また、車両に搭載される負荷駆動システムに限ることはない。
【符号の説明】
【００４１】
図面中、１は制御素子部（駆動回路）、１１はＥＣＵ（制御回路ＩＣ）、１２は直列回路、１３は許可判別信号出力回路（許可判別信号出力手段）、１４はＥＤＵ（駆動回路ＩＣ）、１６はイネーブル信号出力回路（イネーブル信号出力手段）、１７，２１は駆動制御信号出力回路（駆動制御信号出力手段）、２２はオフ回避回路（オフ回避手段）、Ｔｒ１１〜Ｔｒ１４はＮＰＮトランジスタ、Ｒ１１〜Ｒ１５は抵抗素子、Ｇ１〜Ｇ４，Ｇ１１〜Ｇ１３はＡＮＤゲート（第２，第１，第３論理積ゲート）、１４はＯＲゲート（論理和ゲート）を示す。
【特許請求の範囲】
【請求項１】
複数の負荷に対応する複数の駆動回路が内蔵されている駆動回路ＩＣと、前記複数の駆動回路に対して異なるタイミングで駆動制御信号を出力する制御回路ＩＣとで構成される負荷駆動システムにおいて、
前記制御回路ＩＣに、前記複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力手段を備え、
前記駆動回路ＩＣに、前記複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、前記許可判別信号の電圧が対応する駆動回路について定められているレベルになると、前記駆動制御信号を対応する駆動回路に出力する駆動制御信号出力手段を備えたことを特徴とする負荷駆動システム。
【請求項２】
前記許可判別信号出力手段は、電源とグランドとの間に接続され、前記駆動回路の数をｎとすると（ｎ＋１）個の抵抗素子からなる直列回路と、
この直列回路の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンするｎ個のトランジスタとで構成され、
前記直列回路において最も電源に近い側に位置する共通接続点より前記許可判別信号を出力することを特徴とする請求項１記載の負荷駆動システム。
【請求項３】
前記駆動制御信号出力手段は、前記許可判別信号の電圧が対応する駆動回路について定められているレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力手段と、
前記イネーブル信号と前記駆動制御信号との論理積をとる論理積ゲートとで構成されることを特徴とする請求項１又は２記載の負荷駆動システム。
【請求項４】
前記駆動制御信号出力手段は、前記駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても前記駆動制御信号を対応する駆動回路に出力するオフ回避手段を備えたことを特徴とする請求項３記載の負荷駆動システム。
【請求項５】
請求項３における論理積ゲートを第１論理積ゲートとすると、
前記オフ回避手段は、各駆動制御信号について設けられる、第２及び第３論理積ゲートと、前記第１〜第３論理積ゲートからの出力信号がそれぞれ入力される論理和ゲートとで構成され、
前記第１論理積ゲートの入力端子には、前記論理和ゲートの出力信号と、前記駆動制御信号とが与えられ、
前記第２論理積ゲートの入力端子には、前記論理和ゲートの出力信号と、前記イネーブル信号とが与えられていることを特徴とする請求項４記載の負荷駆動システム。
【請求項６】
前記制御回路ＩＣが、１つ以上の駆動回路ＩＣに対して駆動制御信号を出力する構成において、前記駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して、前記駆動制御信号及び前記許可判別信号を個別に出力することを特徴とする請求項１ないし５の何れかに記載の負荷駆動システム。
【請求項１】
複数の負荷に対応する複数の駆動回路が内蔵されている駆動回路ＩＣと、前記複数の駆動回路に対して異なるタイミングで駆動制御信号を出力する制御回路ＩＣとで構成される負荷駆動システムにおいて、
前記制御回路ＩＣに、前記複数の駆動回路に対してそれぞれ駆動制御信号を出力するタイミングに同期して、それぞれ異なるレベルの電圧を許可判別信号として出力する許可判別信号出力手段を備え、
前記駆動回路ＩＣに、前記複数の駆動回路に対して、対応する駆動制御信号がアクティブになると共に、前記許可判別信号の電圧が対応する駆動回路について定められているレベルになると、前記駆動制御信号を対応する駆動回路に出力する駆動制御信号出力手段を備えたことを特徴とする負荷駆動システム。
【請求項２】
前記許可判別信号出力手段は、電源とグランドとの間に接続され、前記駆動回路の数をｎとすると（ｎ＋１）個の抵抗素子からなる直列回路と、
この直列回路の共通接続点とグランドとの間にそれぞれ並列に接続され、対応する駆動制御信号がアクティブになるとオンするｎ個のトランジスタとで構成され、
前記直列回路において最も電源に近い側に位置する共通接続点より前記許可判別信号を出力することを特徴とする請求項１記載の負荷駆動システム。
【請求項３】
前記駆動制御信号出力手段は、前記許可判別信号の電圧が対応する駆動回路について定められているレベルになるとアクティブになる、駆動回路のイネーブル信号を出力するイネーブル信号出力手段と、
前記イネーブル信号と前記駆動制御信号との論理積をとる論理積ゲートとで構成されることを特徴とする請求項１又は２記載の負荷駆動システム。
【請求項４】
前記駆動制御信号出力手段は、前記駆動制御信号がアクティブになると共に対応するイネーブル信号がアクティブになると、何れか一方の信号だけがインアクティブになっても前記駆動制御信号を対応する駆動回路に出力するオフ回避手段を備えたことを特徴とする請求項３記載の負荷駆動システム。
【請求項５】
請求項３における論理積ゲートを第１論理積ゲートとすると、
前記オフ回避手段は、各駆動制御信号について設けられる、第２及び第３論理積ゲートと、前記第１〜第３論理積ゲートからの出力信号がそれぞれ入力される論理和ゲートとで構成され、
前記第１論理積ゲートの入力端子には、前記論理和ゲートの出力信号と、前記駆動制御信号とが与えられ、
前記第２論理積ゲートの入力端子には、前記論理和ゲートの出力信号と、前記イネーブル信号とが与えられていることを特徴とする請求項４記載の負荷駆動システム。
【請求項６】
前記制御回路ＩＣが、１つ以上の駆動回路ＩＣに対して駆動制御信号を出力する構成において、前記駆動制御信号がアクティブとなるタイミングが異なるものをグループ化して、前記駆動制御信号及び前記許可判別信号を個別に出力することを特徴とする請求項１ないし５の何れかに記載の負荷駆動システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１５６６８８（Ｐ２０１２−１５６６８８Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１２９０５（Ｐ２０１１−１２９０５）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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