送受信装置および送受信装置の試験方法
【課題】 送受信装置の信号伝送に関する試験を高価な試験装置を使用することなく簡易に実施する。
【解決手段】 送受信装置は、パラレル／シリアル変換回路、波形劣化回路および送信回路を送信部に備え、受信回路、シリアル／パラレル変換回路およびエラー検出回路を受信部に備える。パラレル／シリアル変換回路は、送信側パラレル信号を送信側シリアル信号に変換する。波形劣化回路は、送信側シリアル信号の信号波形を劣化させる。送信回路は、波形劣化された信号を受信部に送信する。受信回路は、送信回路から送信された信号を受信側シリアル信号として受信する。シリアル／パラレル変換回路は、受信側シリアル信号を受信側パラレル信号に変換する。エラー検出回路は、信号伝送に関する試験の際に受信側パラレル信号のビット誤り率を検出する。
【解決手段】 送受信装置は、パラレル／シリアル変換回路、波形劣化回路および送信回路を送信部に備え、受信回路、シリアル／パラレル変換回路およびエラー検出回路を受信部に備える。パラレル／シリアル変換回路は、送信側パラレル信号を送信側シリアル信号に変換する。波形劣化回路は、送信側シリアル信号の信号波形を劣化させる。送信回路は、波形劣化された信号を受信部に送信する。受信回路は、送信回路から送信された信号を受信側シリアル信号として受信する。シリアル／パラレル変換回路は、受信側シリアル信号を受信側パラレル信号に変換する。エラー検出回路は、信号伝送に関する試験の際に受信側パラレル信号のビット誤り率を検出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＥＲＤＥＳ（シリアライザ・デシリアライザ）等のように、パラレル信号をシリアル信号に変換して送信する送信部とシリアル信号を受信してパラレル信号に変換する受信部とを有する送受信装置およびその試験方法に関する。
【背景技術】
【０００２】
近時、通信分野では、通信容量の増加に伴って伝送信号のシリアル化および高速化が進んでいる。基幹通信装置においては、１０ギガビットイーサネット（ＩＥＥＥ８０２．３ａｅ）（イーサネット：登録商標）等のように、信号線１本あたり３．１２５Ｇｂｐｓのバックプレーン（ＢＰ）伝送が実現されている。また、次世代技術として、信号線１本あたり６．５Ｇｂｐｓや１０Ｇｂｐｓの超高速伝送技術が開発されつつある。
【０００３】
図２７は、バックプレーン伝送の概要を示している。ラインカード１０Ａ（１０Ｂ）において、低速パラレル信号は、ＳＥＲＤＥＳ２０Ａ（２０Ｂ）のシリアライザ３０Ａ（３０Ｂ）により高速シリアル信号に変換される。そして、高速シリアル信号は、コネクタ４０Ａ（４０Ｂ）を介してバックプレーン５０を伝送された後、コネクタ４０Ｂ（４０Ａ）を介してラインカード１０Ｂ（１０Ａ）に供給される。この後、ラインカード１０Ｂ（１０Ａ）において、コネクタ４０Ｂ（４０Ａ）を介して供給された高速シリアル信号は、ＳＥＲＤＥＳ２０Ｂ（２０Ａ）のデシリアライザ４０Ｂ（４０Ａ）により低速パラレル信号に変換される。
【０００４】
この高速シリアル信号のように周波数が高い信号がケーブルやバックプレーン等の伝送媒体を伝送される場合、周波数および伝送距離に比例して信号振幅の減衰が大きくなり、更に位相の変化量も増大する。信号振幅の減衰は受信端でのアイの垂直方向の開口幅を狭め、位相の変化は符号間干渉（ＩＳＩ：Inter Symbol Interference）を発生させる。符号間干渉が発生するとタイミングジッタが生じて受信端でのアイの水平方向の開口幅を狭める。この結果、図２７に示すように受信端での信号波形はアイ開口幅が狭くなり、受信が困難になる。このように、高速シリアル信号を伝送させる場合、周波数が高くなるのに伴って伝送距離が制限される。従って、通信装置の設計において、通信装置の品質向上を実現するためには、どの程度の距離を伝送可能であるかを把握してＳＥＲＤＥＳを選択／適用することが非常に重要である。
【０００５】
また、ＳＥＲＤＥＳの内部機能の一つとしてプリエンファシス機能がある。プリエンファシス機能とは、伝送媒体の周波数特性（損失特性）を予め把握し、その特性を補償するために伝送信号の高周波成分を強調することで、受信端でのアイ開口幅を広げる機能である。図２８は、プリエンファシス回路の構成例（４タッププリエンファシス回路）を示している。図２９は、図２８のプリエンファシス回路の動作例を示している。プリエンファシス回路１００では、制御回路１０１が遅延回路１０２および出力回路１０３を制御することで、以下のような動作が実施される。遅延回路１０２において、シリアル信号ＩＮが１ＵＩ（Unit Interval）分だけシフトした４本の信号Ｓ１〜Ｓ４に分けられる（図２９（ａ））。この後、出力回路１０３において、信号Ｓ１〜Ｓ４がＤＡＣや差動アンプ等によりそれぞれの出力振幅を調整されて足し合わされる。これにより、シリアル信号ＯＵＴにおける“０”から“１”への変化点および“１”から“０”への変化点にて高周波成分が強調される（図２９（ｂ））。また、非特許文献１には、５タッププリエンファシス回路が開示されている。
【０００６】
ＳＥＲＤＥＳの別の内部機能としてイコライズ機能がある。イコライズ機能とは、伝送媒体の周波数特性を予め把握し、その特性を補償するために伝送信号の高周波成分を強調することで、受信側でのアイ開口幅を広げる機能である。図３０は、イコライズ回路の構成例を示している。図３１は、図３０のイコライズ回路の要部における周波数特性の一例を示している。イコライズ回路２００は、メイン回路２０１および制御回路２０２を備えて構成されている。メイン回路２０１は、シリアル信号ＩＮＰの低周波成分（直流成分）を伝送するための経路Ｐ１１と、シリアル信号ＩＮＰの高周波成分を増幅するための経路Ｐ１２と、シリアル信号ＩＮＮの低周波成分を伝送するための経路Ｐ２１と、シリアル信号ＩＮＮの高周波成分を増幅するための経路Ｐ２２とを備えて構成されている。経路Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２は、フィルタや増幅器等で構成されている。制御回路２０２は、図３１に示す特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて、メイン回路２０１の経路Ｐ１２、Ｐ２２におけるフィルタの特性や増幅器のゲインを制御する。
【０００７】
なお、シリアル信号ＩＮＰの信号線と経路Ｐ１２との間には容量素子Ｃ１が接続されており、容量素子Ｃ１および経路Ｐ１２の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ１が接続されている。同様に、シリアル信号ＩＮＮの信号線と経路Ｐ２２との間には容量素子Ｃ２が接続されており、容量素子Ｃ２および経路Ｐ２２の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ２が接続されている。また、経路Ｐ１１、Ｐ１２を通過した信号は合成されてバッファＢ１に供給され、経路Ｐ２１、Ｐ２２を通過した信号は合成されてバッファＢ２に供給される。そして、コンパレータＣＭＰにより、バッファＢ１、Ｂ２の出力信号からシリアル信号ＯＵＴＰ、ＯＵＴＮが生成される。このような構成のイコライズ回路２００では、メイン回路２０１の経路Ｐ１２（Ｐ２２）の周波数特性が制御回路２０２により制御され、メイン回路２０１にて経路Ｐ１１、Ｐ１２（Ｐ２１、Ｐ２２）を通過した信号が合成されることで、信号伝送に起因してシリアル信号ＩＮＰ（ＩＮＮ）のアイ開口幅が狭くなった場合でも、アイ開口幅が広いシリアル信号ＯＵＴＰ（ＯＵＴＮ）が生成される。
【０００８】
図３２は、従来のＳＥＲＤＥＳのバックプレーン伝送マージン試験を示している。バックプレーン伝送マージン試験は、試験対象のＳＥＲＤＥＳ１および擬似バックプレーン５を用いて実施される。ＳＥＲＤＥＳ１は、トランスミッタ部２、レシーバ部３およびコントロール部４を備えて構成されている。トランスミッタ部２は、パターン発生器２ａ、セレクタ２ｂ、ＰＬＬ（Phase-Locked Loop）回路２ｃ、シリアライザ２ｄ、プリエンファシス回路２ｅおよびドライバ２ｆを備えて構成されている。
【０００９】
パターン発生器２ａは、コントロール部４の指示に応答して、ＰＲＢＳ（Pseudo Random Bit Stream）信号等の擬似ランダムパターンを発生させてセレクタ２ｂに出力する。セレクタ２ｂは、コントロール部４の指示に従って、外部端子Ｐ１を介して供給されるパラレル信号ＰＤＩまたはパターン発生器２ａから供給されるパラレル信号のいずれかを選択してシリアライザ２ｄに出力する。ＰＬＬ回路２ｃは、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲを基準とした逓倍クロックを発生させてシリアライザ２ｄに出力する。
【００１０】
シリアライザ２ｄは、セレクタ２ｂから供給されるパラレル信号を、ＰＬＬ回路２ｃから供給されるクロックに同期したシリアル信号に変換してプリエンファシス回路２ｅに出力する。プリエンファシス回路２ｅは、コントロール部４の指示に従って、シリアライザ２ｄから供給されるシリアル信号に対してプリエンファシス処理（高周波数成分を強調する処理）を施してドライバ２ｆに出力する。ドライバ２ｆは、プリエンファシス回路２ｅから供給されるシリアル信号に対応する差動シリアル信号ＳＤＯＰ、ＳＤＯＮを外部端子Ｐ３、Ｐ４を介して外部に出力する。
【００１１】
レシーバ部３は、レシーバ３ａ、ＣＤＲ（Clock and Data Recovery）回路３ｂ、デシリアライザ３ｃおよびエラー検出器３ｄを備えて構成されている。レシーバ３ａは、外部端子Ｐ６、Ｐ７を介して供給される差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号をＣＤＲ回路３ｂに出力する。ＣＤＲ回路３ｂは、レシーバ３ａから供給されるシリアル信号についてクロックおよびデータを復元してデシリアライザ３ｃに出力する。
【００１２】
デシリアライザ３ｃは、ＣＤＲ回路３ｂから供給されるシリアル信号をパラレル信号に変換し、パラレル信号ＰＤＯとして外部端子Ｐ８を介して外部に出力する。また、デシリアライザ３ｃは、パラレル信号ＰＤＯをエラー検出器３ｄにも出力する。エラー検出器３ｄは、コントロール部４の指示に応答して、デシリアライザ３ｃから供給されるパラレル信号のビット誤り率（ＢＥＲ：Bit Error Rate）を検出する。コントロール部４は、外部端子Ｐ５を介して供給される制御信号ＣＴＬに応じて、トランスミッタ部２の各回路およびレシーバ部３の各回路を制御する。
【００１３】
このような構成のＳＥＲＤＥＳ１のバックプレーン伝送マージン試験は、以下のようにして実施される。まず、パターン発生器２ａにより擬似ランダムパターンが発生され、擬似ランダムパターンが低速パラレル信号としてセレクタ２ｂを介してシリアライザ２ｄに供給される。次に、シリアライザ２ｄにより、セレクタ２ｂから供給される低速パラレル信号が、ＰＬＬ回路２ｃから供給される高速クロックに同期した高速シリアル信号に変換される。そして、シリアライザ２ｄから供給されるシリアル信号は、プリエンファシス回路２ｅによりプリエンファシス処理が施された後、ドライバ２ｆおよび外部端子Ｐ３、Ｐ４を介して外部（擬似バックプレーン５）に出力される。ＳＥＲＤＥＳ１の外部端子Ｐ３、Ｐ４から出力される差動シリアル信号ＳＤＯＰ、ＳＤＯＮは、擬似バックプレーン５を伝送された後、差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてＳＥＲＤＥＳ１の外部端子Ｐ６、Ｐ７に供給される。
【００１４】
レシーバ３ａから供給される高速シリアル信号（差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号）は、ＣＤＲ回路３ｂによりクロックおよびデータが復元された後、デシリアライザ３ｃにより低速パラレル信号に変換される。そして、エラー検出器３ｄにより、デシリアライザ３ｃから供給される低速パラレル信号のビット誤り率が検出される。この際、互いに伝送距離（伝送損失）が異なる複数の擬似バックプレーン５を使用し、エラー検出器３ｄにより検出されるビット誤り率が所定値（例えば、１０の−１２乗）以下で最大の伝送距離を測定する。
【００１５】
また、ジッタ耐力については、例えば、ＩＥＥＥ８０２．３ａｅで規定される１０ギガビットイーサネットにおけるＸＡＵＩ（10 Gigabit Attachment Unit Interface）規格において、伝送信号の出力遠端でのジッタ量（すなわち、伝送信号のＳＥＲＤＥＳへの入力時のジッタ量）が詳細に定義されており、ＸＡＵＩ規格に準拠したデバイスであるならば、ＴＪ（Total Jitter）＝０．６５ＵＩ以上のジッタが重畳されている伝送信号を受信できることが要求される。
【００１６】
図３３は、従来のＳＥＲＤＥＳのジッタ耐力試験を示している。ジッタ耐力試験は、試験対象のＳＥＲＤＥＳ１、ＢＥＲＴ（Bit Error Tester）６、正弦波発生器７および擬似バックプレーン８を用いて実施される。ＢＥＲＴ６は、エラー検出器６ａ、信号発生器６ｂおよびパターン発生器６ｃを備えて構成されている。
【００１７】
ジッタ耐力試験の際には、ＢＥＲＴ６のパターン発生器６ｃからＰＲＢＳパターン（シリアル信号）が出力される。このとき、正弦波発生器７を使用して、ＢＥＲＴ６の信号発生器６ｂのリファレンスクロックに１００ｋＨｚ〜８０ＭＨｚの正弦波信号を位相変調させて正弦波ジッタを印加する。これにより、ＢＥＲＴ６のパターン発生器６ｃからＳＪ（Sinusoidal Jitter）が重畳された高速シリアル信号が出力される。このジッタが重畳されたシリアル信号をＳＥＲＤＥＳ１の外部端子Ｐ６、Ｐ７に入力してエラー検出器３ｄによりビット誤り率を検出する。この際、高速シリアル信号におけるジッタ量を変化させ、ＳＥＲＤＥＳ１が受信可能な最大のジッタ量を測定する。この特性は、Sinusoidal Jitter Toleranceと称され、ＳＯＮＥＴ（Synchronous Optical Network）規格やＸＡＵＩ規格等の標準規格でマスクにて定義されている。また、ＸＡＵＩ規格では、ジッタ耐力に関してジッタ成分が詳細に定義されており、ＴＪ＝０．６５ＵＩ、ＤＪ＝０．３７ＵＩ、ＤＪ＋ＲＪ＝０．５５ＵＩが条件とされている。このため、ＢＥＲＴ６とＳＥＲＤＥＳ１との間に擬似バックプレーン８を設けることにより、ＳＥＲＤＥＳ１の外部端子Ｐ６、Ｐ７に入力される差動シリアル信号ＳＤＩＰ、ＳＤＩＮに符号間干渉によるＤＪ（Deterministic Jitter）を重畳させてジッタ耐力試験を実施する場合もある。このように、ＸＡＵＩ規格等に準拠するデバイスを試験するためには、ジッタ成分毎に重畳させるジッタ量を調整できるような仕組みが必要になっている。
【００１８】
また、ジッタ耐力試験の効率化を目的として、外部ユニットを介してＳＥＲＤＥＳのトランスミッタ部の出力信号をレシーバ部に入力し、その外部ユニットにおいて遅延を与えて任意の波形劣化を与えることでジッタ耐力試験を実施する技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００４−３４０９４０号公報
【非特許文献１】後藤公太郎他著,“超高速ＣＭＯＳインタフェース技術”，雑誌ＦＵＪＩＴＳＵ，２００４年１１月号．
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図３２に示したバックプレーン伝送マージン試験では、ＳＥＲＤＥＳ１から出力される差動シリアル信号ＳＤＯＰ、ＳＤＩＮのバックプレーン伝送による波形劣化（信号振幅の減衰や符号間干渉によるジッタの増加）を再現するために、配線長（伝送距離）が異なる複数の擬似バックプレーン５を使用する必要がある。しかしながら、配線長が異なる複数の擬似バックプレーン５を作成するために多大なコストが掛かってしまう。
【００２０】
また、図３３に示したジッタ耐力試験では、ＳＥＲＤＥＳ１に入力される差動シリアル信号ＳＤＩＰ、ＳＤＩＮに所望のジッタを重畳させるために、ＢＥＲＴ６等の非常に高価な試験装置を使用しなければならず、１０Ｇｂｐｓの信号伝送に対応した試験装置には数億円のコストが必要な場合もあり、ユーザが試験を実施するのはコスト的に困難であった。
【００２１】
本発明は、このような問題点に鑑みてなされたものであり、送受信装置（ＳＥＲＤＥＳ）のバックプレーン伝送マージン試験やジッタ耐力試験を高価な試験装置を使用することなく簡易に実施する技術を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の一形態では、送受信装置は、送信部および受信部を備えて構成される。送信部は、パラレル／シリアル変換回路、波形劣化回路および送信回路を備えて構成される。パラレル／シリアル変換回路は、送信側パラレル信号を送信側シリアル信号に変換する。波形劣化回路は、送信側シリアル信号の信号波形を劣化させる。送信回路は、波形劣化された信号を受信部に送信する。受信部は、受信回路、シリアル／パラレル変換回路およびエラー検出回路を備えて構成される。受信回路は、送信回路から送信された信号を受信側シリアル信号として受信する。シリアル／パラレル変換回路は、受信側シリアル信号を受信側パラレル信号に変換する。エラー検出回路は、信号伝送に関する試験の際に受信側パラレル信号のビット誤り率を検出する。
【００２３】
好ましくは、送受信装置は、可変フィルタを更に備えて構成される。可変フィルタは、信号伝送に関する試験の際に伝送媒体の損失特性に合わせて設定された周波数特性で送信側シリアル信号をフィルタリングする。好ましくは、送受信装置は、デューティサイクル歪み発生回路を備えて構成される。デューティサイクル歪み発生回路は、信号伝送に関する試験の際にデューティサイクル歪みを送信側シリアル信号に発生させる。
【００２４】
好ましくは、送受信装置は、クロック発生回路および正弦波ジッタ発生回路を更に備えて構成される。クロック発生回路は、パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させる。正弦波ジッタ発生回路は、信号伝送に関する試験の際に正弦波ジッタを基準クロックに発生させる。あるいは、送受信装置は、クロック発生回路およびホワイトノイズ発生回路を更に備えて構成される。ホワイトノイズ発生回路は、信号伝送に関する試験の際にホワイトノイズを基準クロックに発生させる。あるいは、送受信装置は、クロック発生回路およびジッタ発生回路を更に備えて構成される。ジッタ発生回路は、信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して基準クロックに発生させる。
【００２５】
好ましくは、送受信装置は、イコライズ回路を更に備えて構成される。イコライズ回路は、信号伝送に関する試験の際にイコライズ機能を利用して受信側シリアル信号の信号波形を劣化させる。好ましくは、送受信装置は、受信側シリアル信号を送信側シリアル信号として外部に出力するためのループバック経路を更に備えて構成される。
【００２６】
以上のような送受信装置では、信号伝送に関する試験（バックプレーン伝送マージン試験およびジッタ耐力試験）の際に、波形劣化回路により送信側シリアル信号の信号伝送による波形劣化を再現できる。また、イコライズ回路が設けられる場合には、信号伝送に関する試験の際に、イコライズ回路により受信側シリアル信号の信号伝送による波形劣化を再現できる。このため、送信側シリアル信号を受信側シリアル信号としてフィードバックさせるだけで、信号伝送に関する試験を高価な試験装置を使用することなく簡易に実施できる。
【発明の効果】
【００２７】
本発明によれば、送受信装置の信号伝送に関する試験（バックプレーン伝送マージン試験やジッタ耐力試験）を高価な試験装置を使用することなく簡易に実施できる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。図２は、図１のプリエンファシス回路の動作例を示している。以下、第１実施形態（図１）について説明するが、図３２で説明した要素と同一の要素については、図３２で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ａは、トランスミッタ部２Ａ、レシーバ部３Ａおよびコントロール部４Ａを備えて構成されている。トランスミッタ部２Ａは、トランスミッタ部２（図３２）においてプリエンファシス回路２ｅをプリエンファシス回路２ｚに置き換えて構成されている。
【００２９】
プリエンファシス回路２ｚは、コントロール部４Ａの指示に従って、シリアライザ２ｄから供給されるシリアル信号に対してプリエンファシス処理を施してドライバ２ｆに出力する。また、プリエンファシス回路２ｚは、コントロール部４Ａの指示に従って、シリアライザ２ｄから供給されるシリアル信号に対してプリエンファシス処理を応用して波形劣化（信号振幅の減衰）を発生させる波形劣化処理も実施可能である。例えば、プリエンファシス回路２ｚがプリエンファシス回路１００（図２８）と同様の回路構成であるものとすると、プリエンファシス回路２ｚでは、波形劣化処理の際、シリアライザ２ｄから供給されるシリアル信号が図２（ａ）のようにシフトさせた４本の信号Ｓ１〜Ｓ４に分けられることで、図２（ｂ）のように、ドライバ２ｆに供給されるシリアル信号ＯＵＴにおける“０”から“１”への変化点および“１”から“０”への変化点にてコントロール部４Ａの指示に対応した波形劣化が発生する。なお、コントロール部４Ａからプリエンファシス回路２ｚへの波形劣化処理に関する指示は、例えば、伝送距離や伝送損失により規定されている。
【００３０】
レシーバ部３Ａは、レシーバ部３（図３２）と同一であり、レシーバ３ａ、ＣＤＲ回路３ｂ、デシリアライザ３ｃおよびエラー検出器３ｄを備えて構成されている。コントロール部４Ａは、コントロール部４（図３２）と同一の動作を実施するのに加えて、プリエンファシス回路２ｚの波形劣化処理を制御するための動作も実施する。
【００３１】
ここで、ＳＥＲＤＥＳ１Ａの試験方法について説明する。ＳＥＲＤＥＳ１Ａのバックプレーン伝送マージン試験およびジッタ耐力試験は、ＳＥＲＤＥＳ１Ａの外部端子Ｐ３、Ｐ４が外部端子Ｐ６、Ｐ７にループバック接続された状態で、以下のようにして実施される。まず、パターン発生器２ａにより擬似ランダムパターンが発生され、擬似ランダムパターンが低速パラレル信号としてセレクタ２ｂを介してシリアライザ２ｄに供給される。次に、シリアライザ２ｄにより、セレクタ２ｂから供給される低速パラレル信号が、ＰＬＬ回路２ｃから供給される高速クロックに同期した高速シリアル信号に変換される。そして、シリアライザ２ｄから供給されるシリアル信号は、プリエンファシス回路２ｚにより波形劣化処理が施された後、ドライバ２ｆおよび外部端子Ｐ３、Ｐ４を介して外部に出力される。ＳＥＲＤＥＳ１Ａの外部端子Ｐ３、Ｐ４から出力される差動シリアル信号ＳＤＯＰ、ＳＤＯＮは、差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてＳＥＲＤＥＳ１Ａの外部端子Ｐ６、Ｐ７に供給される。
【００３２】
レシーバ３ａから供給される高速シリアル信号（差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号）は、ＣＤＲ回路３ｂによりクロックおよびデータが復元された後、デシリアライザ３ｃにより低速パラレル信号に変換される。そして、エラー検出器３ｄにより、デシリアライザ３ｃから供給される低速パラレル信号のビット誤り率が検出される。この際、バックプレーン伝送マージン試験の場合、プリエンファシス回路２ｚにおける波形劣化処理を伝送距離に対応して実施させ、エラー検出器３ｄにより検出されるビット誤り率が所定値（例えば、１０の−１２乗）以下で最大の伝送距離を測定する。また、ジッタ耐力試験の場合、例えば、プリエンファシス回路２ｚにおける波形劣化処理をＸＡＵＩ規格で規定されるアイマスク（アイ開口幅）に対応して実施させ、ＸＡＵＩ規格ジッタ耐力マージンを測定することも可能である。
【００３３】
以上のような第１実施形態では、ＳＥＲＤＥＳ１Ａのバックプレーン伝送マージン試験やジッタ耐力試験の際に、プリエンファシス回路２ｚにより差動シリアル信号ＳＤＯＰ、ＳＤＯＮの信号伝送による波形劣化を再現できる。このため、差動シリアル信号ＳＤＯＰ、ＳＤＯＮを差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてフィードバックさせるだけで、バックプレーン伝送マージン試験やジッタ耐力試験をＢＥＲＴ等の高価な試験装置を使用することなく簡易に実施できる。
【００３４】
図３は、本発明の第２実施形態を示している。以下、第２実施形態（図３）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｂは、トランスミッタ部２Ｂ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｂを備えて構成されている。トランスミッタ部２Ｂは、トランスミッタ部２Ａ（第１実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間に可変フィルタ２ｇを追加して構成されている。
【００３５】
可変フィルタ２ｇは、コントロール部４Ｂの指示に応じて設定された周波数特性（通過域）で、プリエンファシス回路２ｚから供給されるシリアル信号をフィルタリングしてドライバ２ｆに出力する。コントロール部４Ｂは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｂの可変フィルタ２ｇの制御動作も実施する。
【００３６】
以上のような第２実施形態では、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介して可変フィルタ２ｇの周波数特性を伝送媒体の損失特性に合わせて設定することで、差動シリアル信号ＳＤＯＰ、ＳＤＯＮの信号伝送による波形劣化をより高精度に再現できる。
【００３７】
図４は、本発明の第３実施形態を示している。以下、第３実施形態（図４）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｃは、トランスミッタ部２Ｃ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｃを備えて構成されている。トランスミッタ部２Ｃは、トランスミッタ部２Ａ（第１実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈを追加して構成されている。
【００３８】
正弦波ジッタ発生器２ｈは、コントロール部４Ｃの指示に従って、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲに対して正弦波ジッタ（周期的ジッタの一種）を重畳させてＰＬＬ回路２ｃに出力する。これにより、正弦波ジッタ発生器２ｈの動作時には、ＰＬＬ回路２ｃからシリアライザ２ｄに供給されるクロックにコントロール部４Ｃの指示に対応したジッタ量の正弦波ジッタが重畳され、その結果、差動シリアル信号ＳＤＯＰ、ＳＤＯＮに正弦波ジッタが発生する。コントロール部４Ｃは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｃの正弦波ジッタ発生器２ｈの制御動作も実施する。
【００３９】
以上のような第３実施形態では、外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介して正弦波ジッタ発生器２ｈを制御することで、差動シリアル信号ＳＤＯＰ、ＳＤＯＮに所望の周期的ジッタ成分を重畳させることができ、より高度な試験が実施可能になる。
【００４０】
図５は、本発明の第４実施形態を示している。以下、第４実施形態（図５）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｄは、トランスミッタ部２Ｄ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｄを備えて構成されている。トランスミッタ部２Ｄは、トランスミッタ部１Ａ（第１実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉを追加して構成されている。
【００４１】
ホワイトノイズ発生器２ｉは、コントロール部４Ｄの指示に従って、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲに対してホワイトノイズ（ランダムジッタの一種）を重畳させてＰＬＬ回路２ｃに出力する。これにより、ホワイトノイズ発生器２ｉの動作時には、ＰＬＬ回路２ｃからシリアライザ２ｄに供給されるクロックにコントロール部４Ｄの指示に対応したノイズ量のホワイトノイズが重畳され、その結果、差動シリアル信号ＳＤＯＰ、ＳＤＯＮにホワイトノイズが発生する。コントロール部４Ｄは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｄのホワイトノイズ発生器２ｉの制御動作も実施する。
【００４２】
以上のような第４実施形態では、外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してホワイトノイズ発生器２ｉを制御することで、差動シリアル信号ＳＤＯＰ、ＳＤＯＮに所望のランダムジッタ成分を重畳させることができ、より高度な試験が実施可能になる。
【００４３】
図６は、本発明の第５実施形態を示している。以下、第５実施形態（図６）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｅは、トランスミッタ部２Ｅ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｅを備えて構成されている。トランスミッタ部２Ｅは、トランスミッタ部２Ａ（第１実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ（Duty Cycle Distortion）発生器２ｊを追加して構成されている。
【００４４】
ＤＣＤ発生器２ｊは、コントロール部４Ｅの指示に従って、プリエンファシス回路２ｅから供給されるシリアル信号にデューティサイクル歪みを発生させてドライバ２ｆに出力する。これにより、ドライバ２ｆに供給されるシリアル信号にコントロール部４Ｅの指示に対応した歪み量のデューティサイクル歪みが重畳され、その結果、差動シリアル信号ＳＤＯＰ、ＳＤＯＮにデューティサイクル歪みが発生する。コントロール部４Ｅは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＥのＤＣＤ発生器２ｊの制御動作も実施する。
【００４５】
以上のような第５実施形態では、プリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ発生器２ｊが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してＤＣＤ発生器２ｊを制御することで、差動シリアル信号ＳＤＯＰ、ＳＤＮＰに所望のＤＣＤ成分を重畳させることができ、より高度な試験が実施可能になる。
【００４６】
図７は、本発明の第６実施形態を示している。以下、第６実施形態（図７）について説明するが、第１、第２および第３実施形態（図１、図３および図４）で説明した要素については、第１、第２および第３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｆは、トランスミッタ部２Ｆ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｆを備えて構成されている。トランスミッタ部２Ｆは、トランスミッタ部２Ｂ（第２実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）を追加して構成されている。コントロール部４Ｆは、コントロール部４Ｂ（第２実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｆの正弦波ジッタ発生器２ｈの制御動作も実施する。以上のような第６実施形態では、第１、第２および第３実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００４７】
図８は、本発明の第７実施形態を示している。以下、第７実施形態（図８）について説明するが、第１、第２および第４実施形態（図１、図３および図５）で説明した要素については、第１、第２および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｇは、トランスミッタ部２Ｇ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｇを備えて構成されている。トランスミッタ部２Ｇは、トランスミッタ部２Ｂ（第２実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉ（第４実施形態）を追加して構成されている。コントロール部４Ｇは、コントロール部４Ｂ（第２実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｇのホワイトノイズ発生器２ｉの制御動作も実施する。以上のような第７実施形態では、第１、第２および第４実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００４８】
図９は、本発明の第８実施形態を示している。以下、第８実施形態（図９）について説明するが、第１、第３および第５実施形態（図１、図４および図６）で説明した要素については、第１、第３および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｈは、トランスミッタ部２Ｈ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｈを備えて構成されている。トランスミッタ部２Ｈは、トランスミッタ部２Ｃ（第３実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ発生器２ｊ（第５実施形態）を追加して構成されている。コントロール部４Ｈは、コントロール部４Ｃ（第３実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＨのＤＣＤ発生器２ｊの制御動作も実施する。以上のような第８実施形態では、第１、第３および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００４９】
図１０は、本発明の第９実施形態を示している。以下、第９実施形態（図１０）について説明するが、第１、第４および第５実施形態（図１、図５および図６）で説明した要素については、第１、第４および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｉは、トランスミッタ部２Ｉ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｉを備えて構成されている。トランスミッタ部２Ｉは、トランスミッタ部２Ｄ（第４実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ発生器２ｊ（第５実施形態）を追加して構成されている。コントロール部４Ｉは、コントロール部４Ｄ（第４実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＩのＤＣＤ発生器２ｊの制御動作も実施する。以上のような第９実施形態では、第１、第４および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５０】
図１１は、本発明の第１０実施形態を示している。以下、第１０実施形態（図１１）について説明するが、第１、第２および第５実施形態（図１、図３および図６）で説明した要素については、第１、第２および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｊは、トランスミッタ部２Ｊ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｊを備えて構成されている。トランスミッタ部２Ｊは、トランスミッタ部２Ｂ（第２実施形態）において可変フィルタ２ｇとドライバ２ｆとの間にＤＣＤ発生器２ｊ（第５実施形態）を追加して構成されている。コントロール部４Ｊは、コントロール部４Ｂ（第２実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＪのＤＣＤ発生器２ｊの制御動作も実施する。以上のような第１０実施形態では、第１、第２および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５１】
図１２は、本発明の第１１実施形態を示している。以下、第１１実施形態（図１２）について説明するが、第１、第２、第３および第５実施形態（図１、図３、図４および図６）で説明した要素と同一の要素については、第１、第２、第３および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｋは、トランスミッタ部２Ｋ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｋを備えて構成されている。トランスミッタ部２Ｋは、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）を追加して構成されている。コントロール部４Ｋは、コントロール部４Ｊ（第１０実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｋの正弦波ジッタ発生器２ｈの制御動作も実施する。以上のような第１１実施形態では、第１、第２、第３および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５２】
図１３は、本発明の第１２実施形態を示している。以下、第１２実施形態（図１３）について説明するが、第１、第２、第４および第５実施形態（図１、図３、図５および図６）で説明した要素と同一の要素については、第１、第２、第４および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｌは、トランスミッタ部２Ｌ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｌを備えて構成されている。トランスミッタ部２Ｌは、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉ（第４実施形態）を追加して構成されている。コントロール部４Ｌは、コントロール部４Ｊ（第１０実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｌのホワイトノイズ発生器２ｉの制御動作も実施する。以上のような第１２実施形態では、第１、第２、第４および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５３】
図１４は、本発明の第１３実施形態を示している。以下、第１３実施形態（図１４）について説明するが、第１、第２、第３、第４および第５実施形態（図１、図３、図４、図５および図６）で説明した要素と同一の要素については、第１、第２、第３、第４および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｍは、トランスミッタ部２Ｍ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｍを備えて構成されている。
【００５４】
トランスミッタ部２Ｍは、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）、ホワイトノイズ発生器２ｉ（第４実施形態）およびセレクタ２ｋを追加して構成されている。セレクタ２ｋは、コントロール部４Ｍの指示に従って、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲ、正弦波ジッタ発生器２ｈから供給されるクロックまたはホワイトノイズ発生器２ｉから供給されるクロックのいずれかを選択してＰＬＬ回路２ｃに出力する。コントロール部４Ｍは、コントロール部４Ｊ（第１０実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｍの正弦波ジッタ発生器２ｈ、ホワイトノイズ発生器２ｉおよびセレクタ２ｋの制御動作も実施する。以上のような第１３実施形態では、第１、第２、第３、第４および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５５】
図１５は、本発明の第１４実施形態を示している。図１６は、図１５のイコライズ回路の要部における周波数特性の一例を示している。以下、第１４実施形態（図１５）について説明するが、図３２で説明した要素と同一の要素については、図３２で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｎは、トランスミッタ部２Ｎ、レシーバ部３Ｎおよびコントロール部４Ｎを備えて構成されている。トランスミッタ部２Ｎは、トランスミッタ部２（図３２）と同一であり、パターン発生器２ａ、セレクタ２ｂ、ＰＬＬ回路２ｃ、シリアライザ２ｄ、プリエンファシス回路２ｅおよびドライバ２ｆを備えて構成されている。
【００５６】
レシーバ部３Ｎは、レシーバ部３（図３２）においてレシーバ３ａとＣＤＲ回路３ｂとの間にイコライズ回路３ｅを追加して構成されている。イコライズ回路３ｅは、コントロール部４Ｎの指示に従って、レシーバ３ａから供給されるシリアル信号に対してイコライズ処理（高周波成分を強調する処理）を施してＣＤＲ回路３ｂに出力する。また、イコライズ回路３ｅは、コントロール部４Ｎの指示に従って、レシーバ３ａから供給されるシリアル信号に対してイコライズ処理を応用して波形劣化を発生させる波形劣化処理も実施可能である。例えば、イコライズ回路３ｅがイコライズ回路２００（図３０）と同様の構成であるものとすると、イコライズ回路３ｅでは、波形劣化処理の際、レシーバ３ａから供給されるシリアル信号の高周波成分を増幅するための経路における周波数特性が図１６に示す特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて制御されることで、ＣＤＲ回路３ｂに供給されるシリアル信号においてコントロール部４Ｎの指示に対応した波形劣化が発生する。なお、コントロール部４Ｎからイコライズ回路３ｅへの波形劣化処理に関する指示は、例えば、伝送距離や伝送損失により規定されている。コントロール部４Ｎは、コントロール部４（図３２）と同一の動作を実施するのに加えて、イコライズ回路３ｅのイコライズ処理および波形劣化処理を制御するための動作も実施する。
【００５７】
ここで、ＳＥＲＤＥＳ１Ｎの試験方法について説明する。ＳＥＲＤＥＳ１Ｎのバックプレーン伝送マージン試験およびジッタ耐力試験は、ＳＥＲＤＥＳ１Ｎの外部端子Ｐ３、Ｐ４が外部端子Ｐ６、Ｐ７にループバック接続された状態で、以下のようにして実施される。まず、パターン発生器２ａにより擬似ランダムパターンが発生され、擬似ランダムパターンが低速パラレル信号としてセレクタ２ｂを介してシリアライザ２ｄに供給される。次に、シリアライザ２ｄにより、セレクタ２ｂから供給される低速パラレル信号が、ＰＬＬ回路２ｃから供給される高速クロックに同期した高速シリアル信号に変換される。そして、シリアライザ２ｄから供給されるシリアル信号は、プリエンファシス回路２ｅによりプリエンファシス処理が施された後、ドライバ２ｆおよび外部端子Ｐ３、Ｐ４を介して外部に出力される。ＳＥＲＤＥＳ１Ｎの外部端子Ｐ３、Ｐ４から出力される差動シリアル信号ＳＤＯＰ、ＳＤＯＮは、差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてＳＥＲＤＥＳ１Ａの外部端子Ｐ６、Ｐ７に供給される。
【００５８】
レシーバ３ａから供給される高速シリアル信号（差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号）は、イコライズ回路３ｅにより波形劣化処理が施され、ＣＤＲ回路３ｂによりクロックおよびデータが復元された後、デシリアライザ３ｃにより低速パラレル信号に変換される。そして、エラー検出器３ｄにより、デシリアライザ３ｃから供給される低速パラレル信号のビット誤り率が検出される。この際、バックプレーン伝送マージン試験の場合、イコライズ回路３ｅにおける波形劣化処理を伝送距離に対応して実施させ、エラー検出器３ｄにより検出されるビット誤り率が所定値（例えば、１０の−１２乗）以下で最大の伝送距離を測定する。また、ジッタ耐力試験の場合、例えば、イコライズ回路３ｅにおける波形劣化処理をＸＡＵＩ規格で規定されるアイマスクに対応して実施させ、ＸＡＵＩ規格ジッタ耐力マージンを測定することも可能である。
【００５９】
以上のような第１４実施形態では、ＳＥＲＤＥＳ１Ｎのバックプレーン伝送マージン試験やジッタ耐力試験の際に、イコライズ回路３ｅにより差動シリアル信号ＳＤＩＰ、ＳＤＩＮの信号伝送による波形劣化を再現できる。このため、第１実施形態と同様に、差動シリアル信号ＳＤＯＰ、ＳＤＯＮを差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてフィードバックさせるだけで、バックプレーン伝送マージン試験やジッタ耐力試験をＢＥＲＴ等の高価な試験装置を使用することなく簡易に実施できる。
【００６０】
図１７は、本発明の第１５実施形態を示している。第１５実施形態におけるＳＥＲＤＥＳは、イコライズ回路が異なる点を除いて、ＳＥＲＤＥＳ１Ｎ（第１４実施形態）と同一である。第１５実施形態におけるイコライズ回路３ｅ’は、メイン回路３０１および制御回路３０２を備えて構成されている。メイン回路３０１は、シリアル信号ＩＮＰの低周波成分を伝送するための経路Ｐ１１と、シリアル信号ＩＮＰの高周波成分を増幅するための経路Ｐ１２ａと、シリアル信号ＩＮＰの高周波成分を減衰するための経路Ｐ１２ｂと、シリアル信号ＩＮＰを経路Ｐ１２ａ、Ｐ１２ｂのいずれかに供給するためのスイッチＳＷ１とを備えて構成されている。また、メイン回路３０１は、シリアル信号ＩＮＮの低周波成分を伝送するための経路Ｐ２１と、シリアル信号ＩＮＮの高周波成分を増幅するための経路Ｐ２２ａと、シリアル信号ＩＮＮの高周波成分を減衰するための経路Ｐ２２ｂと、シリアル信号ＩＮＮを経路Ｐ２２ａ、Ｐ２２ｂのいずれかに供給するためのスイッチＳＷ２とを備えて構成されている。経路Ｐ１１、Ｐ１２ａ、Ｐ１２ｂ、Ｐ２１、Ｐ２２ａ、Ｐ２２ｂは、フィルタや増幅器等で構成されている。
【００６１】
制御回路３０２は、イコライズ回路３ｅ’のイコライズ処理の際、メイン回路３０１における経路Ｐ１２ａ、Ｐ１２ｂ、Ｐ２２ａ、Ｐ２２ｂの中から経路Ｐ１２ａ、Ｐ２２ａを選択し、経路Ｐ１２ａ、Ｐ２２ａにシリアル信号ＩＮＰ、ＩＮＮが供給されるようにスイッチＳＷ１、ＳＷ２を制御する。制御回路３０２は、イコライズ回路３ｅ’の波形劣化処理の際、メイン回路３０１における経路Ｐ１２ａ、Ｐ１２ｂ、Ｐ２２ａ、Ｐ２２ｂの中から経路Ｐ１２ｂ、Ｐ２２ｂを選択し、経路Ｐ１２ｂ、Ｐ２２ｂにシリアル信号ＩＮＰ、ＩＮＮが供給されるようにスイッチＳＷ１、ＳＷ２を制御する。また、制御回路３０２は、図３１に示した特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて、メイン回路３０１の経路Ｐ１２ａ、Ｐ２２ａにおけるフィルタの特性や増幅器のゲインを制御する。制御回路３０２は、図１６に示した特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて、メイン回路３０１の経路Ｐ１２ｂ、Ｐ２２ｂにおけるフィルタの特性や増幅器のゲインを制御する。
【００６２】
なお、シリアル信号ＩＮＰの信号線とスイッチＳＷ１との間には容量素子Ｃ１が接続されており、容量素子Ｃ１およびスイッチＳＷ１の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ１が接続されている。同様に、シリアル信号ＩＮＮの信号線とスイッチＳＷ２との間には容量素子Ｃ２が接続されており、容量素子Ｃ２およびスイッチＳＷ２の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ２が接続されている。また、経路Ｐ１１を通過した信号と経路Ｐ１２ａ、Ｐ１２ｂの中で制御回路３０２により選択された方を通過した信号とは合成されてバッファＢ１に供給され、経路Ｐ２１を通過した信号と経路Ｐ２２ａ、Ｐ２２ｂの中で制御回路３０２により選択された方を通過した信号とは合成されてバッファＢ２に供給される。そして、コンパレータＣＭＰにより、バッファＢ１、Ｂ２の出力信号からシリアル信号ＯＵＴＰ、ＯＵＴＮが生成される。以上のような第１５実施形態でも、第１４実施形態と同様の効果が得られる。
【００６３】
図１８は、本発明の第１６実施形態を示している。以下、第１６実施形態（図１８）について説明するが、第１４実施形態（図１５）で説明した要素と同一の要素については、第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｏは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｏおよびコントロール部４Ｏを備えて構成されている。
【００６４】
レシーバ部３Ｏは、レシーバ部３Ｎ（第１４実施形態）において正弦波ジッタ発生器３ｆを追加して構成されている。正弦波ジッタ発生器３ｆは、コントロール部４Ｏの指示に従って、イコライズ回路３ｅの出力信号に対して正弦波ジッタを重畳させるための信号を出力する。これにより、正弦波ジッタ発生器３ｆの動作時には、イコライズ回路３ｅからＣＤＲ回路３ｂに供給されるシリアル信号にコントロール部４Ｏの指示に対応したジッタ量の正弦波ジッタが重畳される。コントロール部４Ｏは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｏの正弦波ジッタ発生器３ｆの制御動作も実施する。
【００６５】
以上のような第１６実施形態では、正弦波ジッタ発生器３ｆが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介して正弦波ジッタ発生器３ｆを制御することで、ＣＤＲ回路３ｂに供給されるシリアル信号に所望の周期的ジッタ成分を重畳させることができ、より高度な試験が実施可能になる。
【００６６】
図１９は、本発明の第１７実施形態を示している。以下、第１７実施形態（図１９）について説明するが、第１４実施形態（図１５）で説明した要素と同一の要素については、第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｐは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｐおよびコントロール部４Ｐを備えて構成されている。
【００６７】
レシーバ部３Ｐは、レシーバ部３Ｎ（第１４実施形態）においてホワイトノイズ発生器３ｇを追加して構成されている。ホワイトノイズ発生器３ｇは、コントロール部４Ｐの指示に従って、イコライズ回路３ｅの出力信号に対してホワイトノイズを重畳させるための信号を出力する。これにより、ホワイトノイズ発生器３ｇの動作時には、イコライズ回路３ｅからＣＤＲ回路３ｂに供給されるシリアル信号にコントロール部４Ｐの指示に対応したノイズ量のホワイトノイズが重畳される。コントロール部４Ｐは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｐのホワイトノイズ発生器３ｇの制御動作も実施する。
【００６８】
以上のような第１７実施形態では、ホワイトノイズ発生器３ｇが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してホワイトノイズ発生器３ｇを制御することで、ＣＤＲ回路３ｂに供給されるシリアル信号に所望のランダムジッタ成分を重畳させることができ、より高度な試験が可能になる。
【００６９】
図２０は、本発明の第１８実施形態を示している。以下、第１８実施形態（図２０）について説明するが、第１４実施形態（図１５）で説明した要素と同一の要素については、第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｑは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｑおよびコントロール部４Ｑを備えて構成されている。
【００７０】
レシーバ部３Ｑは、レシーバ部３Ｎ（第１４実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈを追加して構成されている。ＤＣＤ発生器３ｈは、コントロール部４Ｑの指示に従って、レシーバ３ａから供給されるシリアル信号にデューティサイクル歪みを発生させてイコライズ回路３ｅに出力する。これにより、イコライズ回路３ｅに供給されるシリアル信号にコントロール部４Ｑの指示に対応した歪み量のデューティサイクル歪みが重畳され、その結果、ＣＤＲ回路３ｂに供給されるシリアル信号にデューティサイクル歪みが発生する。コントロール部４Ｑは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＱのＤＣＤ発生器３ｈの制御動作も実施する。
【００７１】
以上のような第１８実施形態では、レシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してＤＣＤ発生器３ｈを制御することで、ＣＤＲ回路３ｂに供給されるシリアル信号に所望のＤＣＤ成分を重畳させることができ、より高度な試験が実施可能になる。
【００７２】
図２１は、本発明の第１９実施形態を示している。以下、第１９実施形態（図２１）について説明するが、第１４、第１６および第１７実施形態（図１５、図１８および図１９）で説明した要素と同一の要素については、第１４、第１６および第１７実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｒは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｒおよびコントロール部４Ｒを備えて構成されている。
【００７３】
レシーバ部３Ｒは、レシーバ部３Ｎ（第１４実施形態）において正弦波ジッタ発生器３ｆ（第１６実施形態）、ホワイトノイズ発生器３ｇ（第１７実施形態）およびセレクタ３ｉを追加して構成されている。セレクタ３ｉは、コントロール部４Ｒの指示に従って、正弦波ジッタ発生器３ｆから供給される信号またはホワイトノイズ発生器３ｇから供給される信号のいずれかを選択してイコライズ回路３ｅに出力する。コントロール部４Ｒは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｒの正弦波ジッタ発生器３ｆ、ホワイトノイズ発生器３ｇおよびセレクタ３ｉの制御動作も実施する。以上のような第１９実施形態では、第１４、第１６および第１７実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００７４】
図２２は、本発明の第２０実施形態を示している。以下、第２０実施形態（図２２）について説明するが、第１４、第１６および第１８実施形態（図１５、図１８および図２０）で説明した要素と同一の要素については、第１４、第１６および第１８実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｓは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｓおよびコントロール部４Ｓを備えて構成されている。
【００７５】
レシーバ部３Ｓは、レシーバ部３Ｏ（第１６実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈ（第１８実施形態）を追加して構成されている。コントロール部４Ｓは、コントロール部４Ｏ（第１６実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＳのＤＣＤ発生器３ｈの制御動作も実施する。以上のような第２０実施形態では、第１４、第１６および第１８実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００７６】
図２３は、本発明の第２１実施形態を示している。以下、第２１実施形態（図２３）について説明するが、第１４、第１７および第１８実施形態（図１５、図１９および図２０）で説明した要素と同一の要素については、第１４、第１７および第１８実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｔは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｔおよびコントロール部４Ｔを備えて構成されている。
【００７７】
レシーバ部３Ｔは、レシーバ部３Ｐ（第１７実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈ（第１８実施形態）を追加して構成されている。コントロール部４Ｔは、コントロール部４Ｐ（第１７実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＴのＤＣＤ発生器３ｈの制御動作も実施する。以上のような第２１実施形態では、第１４、第１７および第１８実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００７８】
図２４は、本発明の第２２実施形態を示している。以下、第２２実施形態（図２４）について説明するが、第１４、第１６、第１７、第１８および第１９実施形態（図１５、図１８、図１９、図２０および図２１）で説明した要素と同一の要素については、第１４、第１６、第１７、第１８および第１９実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｕは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｕおよびコントロール部４Ｕを備えて構成されている。
【００７９】
レシーバ部３Ｕは、レシーバ部３Ｒ（第１９実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈ（第１８実施形態）を追加して構成されている。コントロール部４Ｕは、コントロール部４Ｒ（第１９実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＵのＤＣＤ発生器３ｈの制御動作も実施する。以上のような第２１実施形態では、第１４、第１６、第１７および第１８実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００８０】
図２５は、本発明の第２３実施形態を示している。以下、第２３実施形態（図２５）について説明するが、第１、第２、第３、第４、第５、第１４および第１８実施形態（図１、図３、図４、図５、図６、図１５および図２０）で説明した要素と同一の要素については、第１、第２、第３、第４、第５および第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｖは、トランスミッタ部２Ｖ、レシーバ部３Ｖおよびコントロール部４Ｖを備えて構成されている。
【００８１】
トランスミッタ部２Ｖは、トランスミッタ部２Ｍ（第１３実施形態）においてセレクタ２ｋをセレクタ２ｋ’に置き換えて構成されている。セレクタ２ｋ’は、セレクタ２ｋ（第１３実施形態）と同一の動作を実施するのに加えて、コントロール部４Ｖの指示に従って、正弦波ジッタ発生器２ｈから供給されるクロックまたはホワイトノイズ発生器２ｉから供給されるクロックのいずれかを選択してレシーバ部３Ｖのイコライズ回路３ｅに出力する。レシーバ部３Ｖは、イコライズ回路３ｅの出力信号に対して正弦波ジッタまたはホワイトノイズを重畳させるための信号がイコライズ回路３ｅに供給される点を除いて、レシーバ部３Ｑ（第１８実施形態）と同一である。コントロール部４Ｖは、トランスミッタ部２Ｖの制御動作に関しては、コントロール部４Ｍ（第１３実施形態）と同一の動作を実施するのに加えて、セレクタ２ｋ’におけるイコライズ回路３ｅに対する出力信号の選択を制御するための動作も実施し、レシーバ部３Ｖの制御動作に関しては、コントロール部４Ｑ（第１８実施形態）と同一の動作を実施する。
【００８２】
以上のような第２３実施形態では、第１、第２、第３、第４および第５実施形態と同様の効果が得られるうえに、第１４、第１６、第１７および第１８実施形態と同様の効果も得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００８３】
図２６は、本発明の第２４実施形態を示している。以下、第２４実施形態（図２６）について説明するが、第１、第２、第３、第４、第５、第１４、第１８および第２３実施形態（図１、図３、図４、図５、図６、図１５、図２０および図２５）で説明した要素と同一の要素については、第１、第２、第３、第４、第５、第１４、第１８および第２３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｗは、トランスミッタ部２Ｗ、レシーバ部３Ｗおよびコントロール部４Ｗを備えて構成されている。
【００８４】
トランスミッタ部２Ｗは、レシーバ部３Ｗのイコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路が存在する点を除いて、トランスミッタ部２Ｖ（第２３実施形態）と同一である。レシーバ部３Ｗは、レシーバ部３Ｖ（第２３実施形態）においてスイッチ（ＳＷ）３ｊを追加して構成されている。スイッチ３ｊは、コントロール部４Ｗの指示に応答して、イコライズ回路３ｅの出力信号をトランスミッタ部２Ｗのドライバ２ｆの入力信号として供給するための経路を有効にする。コントロール部４Ｗは、コントロール部４Ｖ（第２３実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｗのスイッチ３ｊの制御動作も実施する。
【００８５】
以上のような第２４実施形態では、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路が有効になると、ＣＤＲ回路３ｂに供給されるシリアル信号に対応する差動シリアル信号ＳＤＯＰ、ＳＤＯＮが外部端子Ｐ３、Ｐ４から出力される。そこで、バックプレーン伝送マージン試験やジッタ耐力試験を実施する前に、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路を有効にした状態で、測定装置等により外部端子Ｐ６、Ｐ７に差動シリアル信号ＳＤＩＰ、ＳＤＩＮを供給するとともに、ジッタ解析機能付きオシロスコープ等により差動シリアル信号ＳＤＯＰ、ＳＤＯＮのジッタ成分を測定し、測定結果が所望のジッタ量になるように制御信号ＣＴＬを介してレシーバ部３Ｗにおける波形劣化やジッタ発生に関与する各回路を制御する。このときの各回路の設定情報を基準としてバックプレーン伝送マージン試験やジッタ耐力試験を実施することで、試験の精度を向上させることができる。なお、トランスミッタ部２Ｗにおける波形劣化やジッタ発生に関与する各回路に関しては、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路を無効にした状態で、ジッタ解析機能付きオシロスコープ等により差動シリアル信号ＳＤＯＰ、ＳＤＯＮのジッタ成分を測定し、測定結果が所望のジッタ量になるように制御信号ＣＴＬを介して各回路を制御すればよい。
【００８６】
なお、第１実施形態（第２〜第１３実施形態）では、ＳＥＲＤＥＳ１Ａ（１Ｂ〜１Ｍ）のチャネル数が１である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ＳＥＲＤＥＳのチャネル数が複数であり、あるチャネルがトランスミッタ部２Ａ（２Ｂ〜２Ｍ）、レシーバ部３Ａおよびコントロール部４Ａ（４Ｂ〜４Ｍ）で構成され、その他の各チャネルがトランスミッタ部２、レシーバ部３およびコントロール部４（図３２）で構成されるようにしてもよい。
【００８７】
また、第１３実施形態では、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）、ホワイトノイズ発生器２ｉ（第４実施形態）およびセレクタ２ｋを追加してトランスミッタ部を構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、トランスミッタ部２Ａ（第１実施形態）、トランスミッタ部２Ｂ（第２実施形態）あるいはトランスミッタ部２Ｅ（第５実施形態）のいずれかにおいて外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ、ホワイトノイズ発生器２ｉおよびセレクタ２ｋを追加してトランスミッタ部を構成してもよい。
【００８８】
第１４実施形態（第１６〜第２２実施形態）では、トランスミッタ部２（図３２）と同一のトランスミッタ部２Ｎとレシーバ部３Ｎ（３Ｏ〜３Ｕ）とを組み合わせてＳＥＲＤＥＳを構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、トランスミッタ部２Ａ〜２Ｍ（第１〜第１３実施形態）のいずれかとレシーバ部３Ｎ（３Ｏ〜３Ｕ）とを組み合わせてＳＥＲＤＥＳを構成してもよく、更に、そのＳＥＲＤＥＳにおいて、ＳＥＲＤＥＳ１Ｗ（第２４実施形態）と同様に、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路を設けてもよい。
【００８９】
また、第１〜第１３、第２３、第２４実施形態では、トランスミッタ部にてプリエンファシス機能を用いて波形劣化処理が実施される例について述べたが、本発明はかかる実施形態に限定されるものではなく、トランスミッタ部にて波形劣化処理を実施することが可能であれば別の手法を適用してもよいことは言うまでもない。同様に、第１４〜第２４実施形態では、レシーバ部にてイコライズ機能を用いて波形劣化処理が実施される例について述べたが、本発明はかかる実施形態に限定されるものではなく、レシーバ部にて波形劣化処理を実施することが可能であれば別の手法を適用してもよいことは言うまでもない。
【００９０】
以上の実施形態において説明した発明を整理し、付記として以下に開示する。
（付記１）
送信部および受信部を有する送受信装置であって、
前記送信部は、
送信側パラレル信号を送信側シリアル信号に変換するパラレル／シリアル変換回路と、
前記送信側シリアル信号の信号波形を劣化させる波形劣化回路と、
波形劣化された信号を前記受信部に送信する送信回路とを備え、
前記受信部は、
前記送信回路から送信された信号を受信側シリアル信号として受信する受信回路と、
前記受信側シリアル信号を受信側パラレル信号に変換するシリアル／パラレル変換回路と、
信号伝送に関する試験の際に前記受信側パラレル信号のビット誤り率を検出するエラー検出回路とを備えることを特徴とする送受信装置。
（付記２）
付記１に記載の送受信装置において、
信号伝送に関する試験の際に伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする可変フィルタを備えることを特徴とする送受信装置。
（付記３）
付記１または付記２に記載の送受信装置において、
信号伝送に関する試験の際にデューティサイクル歪みを前記送信側シリアル信号に発生させるデューティサイクル歪み発生回路を備えることを特徴とする送受信装置。
（付記４）
付記１〜付記３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタを前記基準クロックに発生させる正弦波ジッタ発生回路とを備えることを特徴とする送受信装置。
（付記５）
付記１〜付記３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際にホワイトノイズを前記基準クロックに発生させるホワイトノイズ発生回路とを備えることを特徴とする送受信装置。
（付記６）
付記１〜付記３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して前記基準クロックに発生させるジッタ発生回路を備えることを特徴とする送受信装置。
（付記７）
付記１〜付記６のいずれかに記載の送受信装置において、
信号伝送に関する試験の際にイコライズ機能を利用して前記受信側シリアル信号の信号波形を劣化させるイコライズ回路を備えることを特徴とする送受信装置。
（付記８）
付記７に記載の送受信装置において、
前記受信側シリアル信号を前記送信側シリアル信号として外部に出力するためのループバック経路を備えることを特徴とする送受信装置。
（付記９）
送信部および受信部を有する送受信装置であって、
前記送信部は、
送信側パラレル信号を送信側シリアル信号に変換するパラレル／シリアル変換回路と、
前記送信側シリアル信号を前記受信部に送信する送信回路とを備え、
前記受信部は、
前記送信回路から送信された信号を受信側シリアル信号として受信する受信回路と、
前記受信側シリアル信号の信号波形を劣化させる波形劣化回路と、
波形劣化された信号を受信側パラレル信号に変換するシリアル／パラレル変換回路と、
信号伝送に関する試験の際に前記受信側パラレル信号のビット誤り率を検出するエラー検出回路とを備えることを特徴とする送受信装置。
（付記１０）
付記９に記載の送受信装置において、
信号伝送に関する試験の際にデューティサイクル歪みを前記受信側シリアル信号に発生させるデューティサイクル歪み発生回路を備えることを特徴とする送受信装置。
（付記１１）
付記９または付記１０に記載の送受信装置において、
信号伝送に関する試験の際に正弦波ジッタを前記受信側シリアル信号に発生させる正弦波ジッタ発生回路を備えることを特徴とする送受信装置。
（付記１２）
付記９または付記１０に記載の送受信装置において、
信号伝送に関する試験の際にホワイトノイズを前記受信側シリアル信号に発生させるホワイトノイズ発生回路を備えることを特徴とする送受信装置。
（付記１３）
付記９または付記１０に記載の送受信装置において、
信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して前記受信側シリアル信号に発生させるジッタ発生回路を備えることを特徴とする送受信装置。
（付記１４）
送信部および受信部を有する送受信装置の試験方法であって、
前記送信部にて、
送信側パラレル信号を送信側シリアル信号に変換する工程と、
前記送信側シリアル信号の信号波形を劣化させる工程と、
波形劣化された信号を送信する工程とを実施し、
前記受信部にて、
前記波形劣化された信号を受信側シリアル信号として受信する工程と、
前記受信側シリアル信号を受信側パラレル信号に変換する工程と、
前記受信側パラレル信号のビット誤り率を検出して信号伝送に関するマージンを測定する工程とを実施することを特徴とする送受信装置の試験方法。
（付記１５）
付記１４に記載の送受信装置の試験方法において、
伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする工程を実施することを特徴とする送受信装置の試験方法。
（付記１６）
付記１４または付記１５に記載の送受信装置の試験方法において、
デューティサイクル歪みを前記送信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記１７）
付記１４〜付記１６のいずれかに記載の送受信装置の試験方法において、
前記送信側パラレル信号から前記送信側シリアル信号への変換に使用されるクロックを基準クロックに基づいて発生させる工程と、
正弦波ジッタを前記基準クロックに発生させる工程とを実施することを特徴とする送受信装置の試験方法。
（付記１８）
付記１４〜付記１６のいずれかに記載の送受信装置の試験方法において、
前記送信側パラレル信号から前記送信側シリアル信号への変換に使用されるクロックを基準クロックに基づいて発生させる工程と、
ホワイトノイズを前記基準クロックに発生させる工程とを実施することを特徴とする送受信装置の試験方法。
（付記１９）
付記１４〜付記１６のいずれかに記載の送受信装置の試験方法において、
前記送信側パラレル信号から前記送信側シリアル信号への変換に使用されるクロックを基準クロックに基づいて発生させる工程と、
正弦波ジッタまたはホワイトノイズのいずれかを選択して前記基準クロックに発生させる工程とを実施することを特徴とする送受信装置の試験方法。
（付記２０）
付記１４に記載の送受信装置の試験方法において、
前記送信側シリアル信号の信号波形を劣化させる工程で、前記送信側シリアル信号のアイ開口幅を所定規格で規定されるアイ開口幅に調整することを特徴とする送受信装置の試験方法。
（付記２１）
送信部および受信部を有する送受信装置の試験方法であって、
前記送信部にて、
送信側パラレル信号を送信側シリアル信号に変換する工程と、
前記送信側シリアル信号を送信する工程とを実施し、
前記受信部にて、
送信された信号を受信側シリアル信号として受信する工程と、
前記受信側シリアル信号の信号波形を劣化させる工程と、
波形劣化された信号を受信側パラレル信号に変換する工程と、
前記受信側パラレル信号のビット誤り率を検出して信号伝送に関するマージンを測定する工程とを実施することを特徴とする送受信装置の試験方法。
（付記２２）
付記２１に記載の送受信装置の試験方法において、
デューティサイクル歪みを前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２３）
付記２１または付記２２に記載の送受信装置の試験方法において、
正弦波ジッタを前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２４）
付記２１または付記２２に記載の送受信装置の試験方法において、
ホワイトノイズを前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２５）
付記２１または付記２２に記載の送受信装置の試験方法において、
正弦波ジッタまたはホワイトノイズのいずれかを選択して前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２６）
付記２１に記載の送受信装置の試験方法において、
前記受信側シリアル信号の信号波形を劣化させる工程で、前記受信側シリアル信号のアイ開口幅を所定規格で規定されるアイ開口幅に調整することを特徴とする送受信装置の試験方法。
【００９１】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態を示すブロック図である。
【図２】図１のプリエンファシス回路の動作例を示すタイミング図である。
【図３】本発明の第２実施形態を示すブロック図である。
【図４】本発明の第３実施形態を示すブロック図である。
【図５】本発明の第４実施形態を示すブロック図である。
【図６】本発明の第５実施形態を示すブロック図である。
【図７】本発明の第６実施形態を示すブロック図である。
【図８】本発明の第７実施形態を示すブロック図である。
【図９】本発明の第８実施形態を示すブロック図である。
【図１０】本発明の第９実施形態を示すブロック図である。
【図１１】本発明の第１０実施形態を示すブロック図である。
【図１２】本発明の第１１実施形態を示すブロック図である。
【図１３】本発明の第１２実施形態を示すブロック図である。
【図１４】本発明の第１３実施形態を示すブロック図である。
【図１５】本発明の第１４実施形態を示すブロック図である。
【図１６】図１５のイコライズ回路の要部における周波数特性の一例を示す説明図である。
【図１７】本発明の第１５実施形態を示すブロック図である。
【図１８】本発明の第１６実施形態を示すブロック図である。
【図１９】本発明の第１７実施形態を示すブロック図である。
【図２０】本発明の第１８実施形態を示すブロック図である。
【図２１】本発明の第１９実施形態を示すブロック図である。
【図２２】本発明の第２０実施形態を示すブロック図である。
【図２３】本発明の第２１実施形態を示すブロック図である。
【図２４】本発明の第２２実施形態を示すブロック図である。
【図２５】本発明の第２３実施形態を示すブロック図である。
【図２６】本発明の第２４実施形態を示すブロック図である。
【図２７】バックプレーン伝送の概要を示す説明図である。
【図２８】プリエンファシス回路の構成例を示すブロック図である。
【図２９】図２８のプリエンファシス回路の動作例を示すタイミング図である。
【図３０】イコライズ回路の構成例を示すブロック図である。
【図３１】図３０のイコライズ回路の要部における周波数特性の一例を示す説明図である。
【図３２】従来のＳＥＲＤＥＳのバックプレーン伝送マージン試験を示す説明図である。
【図３３】従来のＳＥＲＤＥＳのジッタ耐力試験を示す説明図である。
【符号の説明】
【００９３】
１Ａ〜１Ｗ‥ＳＥＲＤＥＳ；２Ａ〜２Ｎ、２Ｖ、２Ｗ‥トランスミッタ部；２ａ‥パターン発生器；２ｂ、２ｋ、２ｋ’‥セレクタ；２ｃ‥ＰＬＬ回路；２ｄ‥シリアライザ；２ｅ、２ｚ‥プリエンファシス回路；２ｆ‥ドライバ；２ｇ‥可変フィルタ；２ｈ‥正弦波ジッタ発生器；２ｉ‥ホワイトノイズ発生器；２ｊ‥ＤＣＤ発生器；３Ａ、３Ｎ〜３Ｗ‥レシーバ部；３ａ‥レシーバ；３ｂ‥ＣＤＲ回路；３ｃ‥デシリアライザ；３ｄ‥エラー検出器；３ｅ、３ｅ’‥イコライズ回路；３ｆ‥正弦波ジッタ発生器；３ｇ‥ホワイトノイズ発生器；３ｈ‥ＤＣＤ発生器；３ｉ‥セレクタ；３ｊ‥スイッチ；４Ａ〜４Ｗ‥コントロール部
【技術分野】
【０００１】
本発明は、ＳＥＲＤＥＳ（シリアライザ・デシリアライザ）等のように、パラレル信号をシリアル信号に変換して送信する送信部とシリアル信号を受信してパラレル信号に変換する受信部とを有する送受信装置およびその試験方法に関する。
【背景技術】
【０００２】
近時、通信分野では、通信容量の増加に伴って伝送信号のシリアル化および高速化が進んでいる。基幹通信装置においては、１０ギガビットイーサネット（ＩＥＥＥ８０２．３ａｅ）（イーサネット：登録商標）等のように、信号線１本あたり３．１２５Ｇｂｐｓのバックプレーン（ＢＰ）伝送が実現されている。また、次世代技術として、信号線１本あたり６．５Ｇｂｐｓや１０Ｇｂｐｓの超高速伝送技術が開発されつつある。
【０００３】
図２７は、バックプレーン伝送の概要を示している。ラインカード１０Ａ（１０Ｂ）において、低速パラレル信号は、ＳＥＲＤＥＳ２０Ａ（２０Ｂ）のシリアライザ３０Ａ（３０Ｂ）により高速シリアル信号に変換される。そして、高速シリアル信号は、コネクタ４０Ａ（４０Ｂ）を介してバックプレーン５０を伝送された後、コネクタ４０Ｂ（４０Ａ）を介してラインカード１０Ｂ（１０Ａ）に供給される。この後、ラインカード１０Ｂ（１０Ａ）において、コネクタ４０Ｂ（４０Ａ）を介して供給された高速シリアル信号は、ＳＥＲＤＥＳ２０Ｂ（２０Ａ）のデシリアライザ４０Ｂ（４０Ａ）により低速パラレル信号に変換される。
【０００４】
この高速シリアル信号のように周波数が高い信号がケーブルやバックプレーン等の伝送媒体を伝送される場合、周波数および伝送距離に比例して信号振幅の減衰が大きくなり、更に位相の変化量も増大する。信号振幅の減衰は受信端でのアイの垂直方向の開口幅を狭め、位相の変化は符号間干渉（ＩＳＩ：Inter Symbol Interference）を発生させる。符号間干渉が発生するとタイミングジッタが生じて受信端でのアイの水平方向の開口幅を狭める。この結果、図２７に示すように受信端での信号波形はアイ開口幅が狭くなり、受信が困難になる。このように、高速シリアル信号を伝送させる場合、周波数が高くなるのに伴って伝送距離が制限される。従って、通信装置の設計において、通信装置の品質向上を実現するためには、どの程度の距離を伝送可能であるかを把握してＳＥＲＤＥＳを選択／適用することが非常に重要である。
【０００５】
また、ＳＥＲＤＥＳの内部機能の一つとしてプリエンファシス機能がある。プリエンファシス機能とは、伝送媒体の周波数特性（損失特性）を予め把握し、その特性を補償するために伝送信号の高周波成分を強調することで、受信端でのアイ開口幅を広げる機能である。図２８は、プリエンファシス回路の構成例（４タッププリエンファシス回路）を示している。図２９は、図２８のプリエンファシス回路の動作例を示している。プリエンファシス回路１００では、制御回路１０１が遅延回路１０２および出力回路１０３を制御することで、以下のような動作が実施される。遅延回路１０２において、シリアル信号ＩＮが１ＵＩ（Unit Interval）分だけシフトした４本の信号Ｓ１〜Ｓ４に分けられる（図２９（ａ））。この後、出力回路１０３において、信号Ｓ１〜Ｓ４がＤＡＣや差動アンプ等によりそれぞれの出力振幅を調整されて足し合わされる。これにより、シリアル信号ＯＵＴにおける“０”から“１”への変化点および“１”から“０”への変化点にて高周波成分が強調される（図２９（ｂ））。また、非特許文献１には、５タッププリエンファシス回路が開示されている。
【０００６】
ＳＥＲＤＥＳの別の内部機能としてイコライズ機能がある。イコライズ機能とは、伝送媒体の周波数特性を予め把握し、その特性を補償するために伝送信号の高周波成分を強調することで、受信側でのアイ開口幅を広げる機能である。図３０は、イコライズ回路の構成例を示している。図３１は、図３０のイコライズ回路の要部における周波数特性の一例を示している。イコライズ回路２００は、メイン回路２０１および制御回路２０２を備えて構成されている。メイン回路２０１は、シリアル信号ＩＮＰの低周波成分（直流成分）を伝送するための経路Ｐ１１と、シリアル信号ＩＮＰの高周波成分を増幅するための経路Ｐ１２と、シリアル信号ＩＮＮの低周波成分を伝送するための経路Ｐ２１と、シリアル信号ＩＮＮの高周波成分を増幅するための経路Ｐ２２とを備えて構成されている。経路Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２は、フィルタや増幅器等で構成されている。制御回路２０２は、図３１に示す特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて、メイン回路２０１の経路Ｐ１２、Ｐ２２におけるフィルタの特性や増幅器のゲインを制御する。
【０００７】
なお、シリアル信号ＩＮＰの信号線と経路Ｐ１２との間には容量素子Ｃ１が接続されており、容量素子Ｃ１および経路Ｐ１２の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ１が接続されている。同様に、シリアル信号ＩＮＮの信号線と経路Ｐ２２との間には容量素子Ｃ２が接続されており、容量素子Ｃ２および経路Ｐ２２の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ２が接続されている。また、経路Ｐ１１、Ｐ１２を通過した信号は合成されてバッファＢ１に供給され、経路Ｐ２１、Ｐ２２を通過した信号は合成されてバッファＢ２に供給される。そして、コンパレータＣＭＰにより、バッファＢ１、Ｂ２の出力信号からシリアル信号ＯＵＴＰ、ＯＵＴＮが生成される。このような構成のイコライズ回路２００では、メイン回路２０１の経路Ｐ１２（Ｐ２２）の周波数特性が制御回路２０２により制御され、メイン回路２０１にて経路Ｐ１１、Ｐ１２（Ｐ２１、Ｐ２２）を通過した信号が合成されることで、信号伝送に起因してシリアル信号ＩＮＰ（ＩＮＮ）のアイ開口幅が狭くなった場合でも、アイ開口幅が広いシリアル信号ＯＵＴＰ（ＯＵＴＮ）が生成される。
【０００８】
図３２は、従来のＳＥＲＤＥＳのバックプレーン伝送マージン試験を示している。バックプレーン伝送マージン試験は、試験対象のＳＥＲＤＥＳ１および擬似バックプレーン５を用いて実施される。ＳＥＲＤＥＳ１は、トランスミッタ部２、レシーバ部３およびコントロール部４を備えて構成されている。トランスミッタ部２は、パターン発生器２ａ、セレクタ２ｂ、ＰＬＬ（Phase-Locked Loop）回路２ｃ、シリアライザ２ｄ、プリエンファシス回路２ｅおよびドライバ２ｆを備えて構成されている。
【０００９】
パターン発生器２ａは、コントロール部４の指示に応答して、ＰＲＢＳ（Pseudo Random Bit Stream）信号等の擬似ランダムパターンを発生させてセレクタ２ｂに出力する。セレクタ２ｂは、コントロール部４の指示に従って、外部端子Ｐ１を介して供給されるパラレル信号ＰＤＩまたはパターン発生器２ａから供給されるパラレル信号のいずれかを選択してシリアライザ２ｄに出力する。ＰＬＬ回路２ｃは、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲを基準とした逓倍クロックを発生させてシリアライザ２ｄに出力する。
【００１０】
シリアライザ２ｄは、セレクタ２ｂから供給されるパラレル信号を、ＰＬＬ回路２ｃから供給されるクロックに同期したシリアル信号に変換してプリエンファシス回路２ｅに出力する。プリエンファシス回路２ｅは、コントロール部４の指示に従って、シリアライザ２ｄから供給されるシリアル信号に対してプリエンファシス処理（高周波数成分を強調する処理）を施してドライバ２ｆに出力する。ドライバ２ｆは、プリエンファシス回路２ｅから供給されるシリアル信号に対応する差動シリアル信号ＳＤＯＰ、ＳＤＯＮを外部端子Ｐ３、Ｐ４を介して外部に出力する。
【００１１】
レシーバ部３は、レシーバ３ａ、ＣＤＲ（Clock and Data Recovery）回路３ｂ、デシリアライザ３ｃおよびエラー検出器３ｄを備えて構成されている。レシーバ３ａは、外部端子Ｐ６、Ｐ７を介して供給される差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号をＣＤＲ回路３ｂに出力する。ＣＤＲ回路３ｂは、レシーバ３ａから供給されるシリアル信号についてクロックおよびデータを復元してデシリアライザ３ｃに出力する。
【００１２】
デシリアライザ３ｃは、ＣＤＲ回路３ｂから供給されるシリアル信号をパラレル信号に変換し、パラレル信号ＰＤＯとして外部端子Ｐ８を介して外部に出力する。また、デシリアライザ３ｃは、パラレル信号ＰＤＯをエラー検出器３ｄにも出力する。エラー検出器３ｄは、コントロール部４の指示に応答して、デシリアライザ３ｃから供給されるパラレル信号のビット誤り率（ＢＥＲ：Bit Error Rate）を検出する。コントロール部４は、外部端子Ｐ５を介して供給される制御信号ＣＴＬに応じて、トランスミッタ部２の各回路およびレシーバ部３の各回路を制御する。
【００１３】
このような構成のＳＥＲＤＥＳ１のバックプレーン伝送マージン試験は、以下のようにして実施される。まず、パターン発生器２ａにより擬似ランダムパターンが発生され、擬似ランダムパターンが低速パラレル信号としてセレクタ２ｂを介してシリアライザ２ｄに供給される。次に、シリアライザ２ｄにより、セレクタ２ｂから供給される低速パラレル信号が、ＰＬＬ回路２ｃから供給される高速クロックに同期した高速シリアル信号に変換される。そして、シリアライザ２ｄから供給されるシリアル信号は、プリエンファシス回路２ｅによりプリエンファシス処理が施された後、ドライバ２ｆおよび外部端子Ｐ３、Ｐ４を介して外部（擬似バックプレーン５）に出力される。ＳＥＲＤＥＳ１の外部端子Ｐ３、Ｐ４から出力される差動シリアル信号ＳＤＯＰ、ＳＤＯＮは、擬似バックプレーン５を伝送された後、差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてＳＥＲＤＥＳ１の外部端子Ｐ６、Ｐ７に供給される。
【００１４】
レシーバ３ａから供給される高速シリアル信号（差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号）は、ＣＤＲ回路３ｂによりクロックおよびデータが復元された後、デシリアライザ３ｃにより低速パラレル信号に変換される。そして、エラー検出器３ｄにより、デシリアライザ３ｃから供給される低速パラレル信号のビット誤り率が検出される。この際、互いに伝送距離（伝送損失）が異なる複数の擬似バックプレーン５を使用し、エラー検出器３ｄにより検出されるビット誤り率が所定値（例えば、１０の−１２乗）以下で最大の伝送距離を測定する。
【００１５】
また、ジッタ耐力については、例えば、ＩＥＥＥ８０２．３ａｅで規定される１０ギガビットイーサネットにおけるＸＡＵＩ（10 Gigabit Attachment Unit Interface）規格において、伝送信号の出力遠端でのジッタ量（すなわち、伝送信号のＳＥＲＤＥＳへの入力時のジッタ量）が詳細に定義されており、ＸＡＵＩ規格に準拠したデバイスであるならば、ＴＪ（Total Jitter）＝０．６５ＵＩ以上のジッタが重畳されている伝送信号を受信できることが要求される。
【００１６】
図３３は、従来のＳＥＲＤＥＳのジッタ耐力試験を示している。ジッタ耐力試験は、試験対象のＳＥＲＤＥＳ１、ＢＥＲＴ（Bit Error Tester）６、正弦波発生器７および擬似バックプレーン８を用いて実施される。ＢＥＲＴ６は、エラー検出器６ａ、信号発生器６ｂおよびパターン発生器６ｃを備えて構成されている。
【００１７】
ジッタ耐力試験の際には、ＢＥＲＴ６のパターン発生器６ｃからＰＲＢＳパターン（シリアル信号）が出力される。このとき、正弦波発生器７を使用して、ＢＥＲＴ６の信号発生器６ｂのリファレンスクロックに１００ｋＨｚ〜８０ＭＨｚの正弦波信号を位相変調させて正弦波ジッタを印加する。これにより、ＢＥＲＴ６のパターン発生器６ｃからＳＪ（Sinusoidal Jitter）が重畳された高速シリアル信号が出力される。このジッタが重畳されたシリアル信号をＳＥＲＤＥＳ１の外部端子Ｐ６、Ｐ７に入力してエラー検出器３ｄによりビット誤り率を検出する。この際、高速シリアル信号におけるジッタ量を変化させ、ＳＥＲＤＥＳ１が受信可能な最大のジッタ量を測定する。この特性は、Sinusoidal Jitter Toleranceと称され、ＳＯＮＥＴ（Synchronous Optical Network）規格やＸＡＵＩ規格等の標準規格でマスクにて定義されている。また、ＸＡＵＩ規格では、ジッタ耐力に関してジッタ成分が詳細に定義されており、ＴＪ＝０．６５ＵＩ、ＤＪ＝０．３７ＵＩ、ＤＪ＋ＲＪ＝０．５５ＵＩが条件とされている。このため、ＢＥＲＴ６とＳＥＲＤＥＳ１との間に擬似バックプレーン８を設けることにより、ＳＥＲＤＥＳ１の外部端子Ｐ６、Ｐ７に入力される差動シリアル信号ＳＤＩＰ、ＳＤＩＮに符号間干渉によるＤＪ（Deterministic Jitter）を重畳させてジッタ耐力試験を実施する場合もある。このように、ＸＡＵＩ規格等に準拠するデバイスを試験するためには、ジッタ成分毎に重畳させるジッタ量を調整できるような仕組みが必要になっている。
【００１８】
また、ジッタ耐力試験の効率化を目的として、外部ユニットを介してＳＥＲＤＥＳのトランスミッタ部の出力信号をレシーバ部に入力し、その外部ユニットにおいて遅延を与えて任意の波形劣化を与えることでジッタ耐力試験を実施する技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００４−３４０９４０号公報
【非特許文献１】後藤公太郎他著,“超高速ＣＭＯＳインタフェース技術”，雑誌ＦＵＪＩＴＳＵ，２００４年１１月号．
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図３２に示したバックプレーン伝送マージン試験では、ＳＥＲＤＥＳ１から出力される差動シリアル信号ＳＤＯＰ、ＳＤＩＮのバックプレーン伝送による波形劣化（信号振幅の減衰や符号間干渉によるジッタの増加）を再現するために、配線長（伝送距離）が異なる複数の擬似バックプレーン５を使用する必要がある。しかしながら、配線長が異なる複数の擬似バックプレーン５を作成するために多大なコストが掛かってしまう。
【００２０】
また、図３３に示したジッタ耐力試験では、ＳＥＲＤＥＳ１に入力される差動シリアル信号ＳＤＩＰ、ＳＤＩＮに所望のジッタを重畳させるために、ＢＥＲＴ６等の非常に高価な試験装置を使用しなければならず、１０Ｇｂｐｓの信号伝送に対応した試験装置には数億円のコストが必要な場合もあり、ユーザが試験を実施するのはコスト的に困難であった。
【００２１】
本発明は、このような問題点に鑑みてなされたものであり、送受信装置（ＳＥＲＤＥＳ）のバックプレーン伝送マージン試験やジッタ耐力試験を高価な試験装置を使用することなく簡易に実施する技術を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の一形態では、送受信装置は、送信部および受信部を備えて構成される。送信部は、パラレル／シリアル変換回路、波形劣化回路および送信回路を備えて構成される。パラレル／シリアル変換回路は、送信側パラレル信号を送信側シリアル信号に変換する。波形劣化回路は、送信側シリアル信号の信号波形を劣化させる。送信回路は、波形劣化された信号を受信部に送信する。受信部は、受信回路、シリアル／パラレル変換回路およびエラー検出回路を備えて構成される。受信回路は、送信回路から送信された信号を受信側シリアル信号として受信する。シリアル／パラレル変換回路は、受信側シリアル信号を受信側パラレル信号に変換する。エラー検出回路は、信号伝送に関する試験の際に受信側パラレル信号のビット誤り率を検出する。
【００２３】
好ましくは、送受信装置は、可変フィルタを更に備えて構成される。可変フィルタは、信号伝送に関する試験の際に伝送媒体の損失特性に合わせて設定された周波数特性で送信側シリアル信号をフィルタリングする。好ましくは、送受信装置は、デューティサイクル歪み発生回路を備えて構成される。デューティサイクル歪み発生回路は、信号伝送に関する試験の際にデューティサイクル歪みを送信側シリアル信号に発生させる。
【００２４】
好ましくは、送受信装置は、クロック発生回路および正弦波ジッタ発生回路を更に備えて構成される。クロック発生回路は、パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させる。正弦波ジッタ発生回路は、信号伝送に関する試験の際に正弦波ジッタを基準クロックに発生させる。あるいは、送受信装置は、クロック発生回路およびホワイトノイズ発生回路を更に備えて構成される。ホワイトノイズ発生回路は、信号伝送に関する試験の際にホワイトノイズを基準クロックに発生させる。あるいは、送受信装置は、クロック発生回路およびジッタ発生回路を更に備えて構成される。ジッタ発生回路は、信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して基準クロックに発生させる。
【００２５】
好ましくは、送受信装置は、イコライズ回路を更に備えて構成される。イコライズ回路は、信号伝送に関する試験の際にイコライズ機能を利用して受信側シリアル信号の信号波形を劣化させる。好ましくは、送受信装置は、受信側シリアル信号を送信側シリアル信号として外部に出力するためのループバック経路を更に備えて構成される。
【００２６】
以上のような送受信装置では、信号伝送に関する試験（バックプレーン伝送マージン試験およびジッタ耐力試験）の際に、波形劣化回路により送信側シリアル信号の信号伝送による波形劣化を再現できる。また、イコライズ回路が設けられる場合には、信号伝送に関する試験の際に、イコライズ回路により受信側シリアル信号の信号伝送による波形劣化を再現できる。このため、送信側シリアル信号を受信側シリアル信号としてフィードバックさせるだけで、信号伝送に関する試験を高価な試験装置を使用することなく簡易に実施できる。
【発明の効果】
【００２７】
本発明によれば、送受信装置の信号伝送に関する試験（バックプレーン伝送マージン試験やジッタ耐力試験）を高価な試験装置を使用することなく簡易に実施できる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。図２は、図１のプリエンファシス回路の動作例を示している。以下、第１実施形態（図１）について説明するが、図３２で説明した要素と同一の要素については、図３２で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ａは、トランスミッタ部２Ａ、レシーバ部３Ａおよびコントロール部４Ａを備えて構成されている。トランスミッタ部２Ａは、トランスミッタ部２（図３２）においてプリエンファシス回路２ｅをプリエンファシス回路２ｚに置き換えて構成されている。
【００２９】
プリエンファシス回路２ｚは、コントロール部４Ａの指示に従って、シリアライザ２ｄから供給されるシリアル信号に対してプリエンファシス処理を施してドライバ２ｆに出力する。また、プリエンファシス回路２ｚは、コントロール部４Ａの指示に従って、シリアライザ２ｄから供給されるシリアル信号に対してプリエンファシス処理を応用して波形劣化（信号振幅の減衰）を発生させる波形劣化処理も実施可能である。例えば、プリエンファシス回路２ｚがプリエンファシス回路１００（図２８）と同様の回路構成であるものとすると、プリエンファシス回路２ｚでは、波形劣化処理の際、シリアライザ２ｄから供給されるシリアル信号が図２（ａ）のようにシフトさせた４本の信号Ｓ１〜Ｓ４に分けられることで、図２（ｂ）のように、ドライバ２ｆに供給されるシリアル信号ＯＵＴにおける“０”から“１”への変化点および“１”から“０”への変化点にてコントロール部４Ａの指示に対応した波形劣化が発生する。なお、コントロール部４Ａからプリエンファシス回路２ｚへの波形劣化処理に関する指示は、例えば、伝送距離や伝送損失により規定されている。
【００３０】
レシーバ部３Ａは、レシーバ部３（図３２）と同一であり、レシーバ３ａ、ＣＤＲ回路３ｂ、デシリアライザ３ｃおよびエラー検出器３ｄを備えて構成されている。コントロール部４Ａは、コントロール部４（図３２）と同一の動作を実施するのに加えて、プリエンファシス回路２ｚの波形劣化処理を制御するための動作も実施する。
【００３１】
ここで、ＳＥＲＤＥＳ１Ａの試験方法について説明する。ＳＥＲＤＥＳ１Ａのバックプレーン伝送マージン試験およびジッタ耐力試験は、ＳＥＲＤＥＳ１Ａの外部端子Ｐ３、Ｐ４が外部端子Ｐ６、Ｐ７にループバック接続された状態で、以下のようにして実施される。まず、パターン発生器２ａにより擬似ランダムパターンが発生され、擬似ランダムパターンが低速パラレル信号としてセレクタ２ｂを介してシリアライザ２ｄに供給される。次に、シリアライザ２ｄにより、セレクタ２ｂから供給される低速パラレル信号が、ＰＬＬ回路２ｃから供給される高速クロックに同期した高速シリアル信号に変換される。そして、シリアライザ２ｄから供給されるシリアル信号は、プリエンファシス回路２ｚにより波形劣化処理が施された後、ドライバ２ｆおよび外部端子Ｐ３、Ｐ４を介して外部に出力される。ＳＥＲＤＥＳ１Ａの外部端子Ｐ３、Ｐ４から出力される差動シリアル信号ＳＤＯＰ、ＳＤＯＮは、差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてＳＥＲＤＥＳ１Ａの外部端子Ｐ６、Ｐ７に供給される。
【００３２】
レシーバ３ａから供給される高速シリアル信号（差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号）は、ＣＤＲ回路３ｂによりクロックおよびデータが復元された後、デシリアライザ３ｃにより低速パラレル信号に変換される。そして、エラー検出器３ｄにより、デシリアライザ３ｃから供給される低速パラレル信号のビット誤り率が検出される。この際、バックプレーン伝送マージン試験の場合、プリエンファシス回路２ｚにおける波形劣化処理を伝送距離に対応して実施させ、エラー検出器３ｄにより検出されるビット誤り率が所定値（例えば、１０の−１２乗）以下で最大の伝送距離を測定する。また、ジッタ耐力試験の場合、例えば、プリエンファシス回路２ｚにおける波形劣化処理をＸＡＵＩ規格で規定されるアイマスク（アイ開口幅）に対応して実施させ、ＸＡＵＩ規格ジッタ耐力マージンを測定することも可能である。
【００３３】
以上のような第１実施形態では、ＳＥＲＤＥＳ１Ａのバックプレーン伝送マージン試験やジッタ耐力試験の際に、プリエンファシス回路２ｚにより差動シリアル信号ＳＤＯＰ、ＳＤＯＮの信号伝送による波形劣化を再現できる。このため、差動シリアル信号ＳＤＯＰ、ＳＤＯＮを差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてフィードバックさせるだけで、バックプレーン伝送マージン試験やジッタ耐力試験をＢＥＲＴ等の高価な試験装置を使用することなく簡易に実施できる。
【００３４】
図３は、本発明の第２実施形態を示している。以下、第２実施形態（図３）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｂは、トランスミッタ部２Ｂ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｂを備えて構成されている。トランスミッタ部２Ｂは、トランスミッタ部２Ａ（第１実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間に可変フィルタ２ｇを追加して構成されている。
【００３５】
可変フィルタ２ｇは、コントロール部４Ｂの指示に応じて設定された周波数特性（通過域）で、プリエンファシス回路２ｚから供給されるシリアル信号をフィルタリングしてドライバ２ｆに出力する。コントロール部４Ｂは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｂの可変フィルタ２ｇの制御動作も実施する。
【００３６】
以上のような第２実施形態では、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介して可変フィルタ２ｇの周波数特性を伝送媒体の損失特性に合わせて設定することで、差動シリアル信号ＳＤＯＰ、ＳＤＯＮの信号伝送による波形劣化をより高精度に再現できる。
【００３７】
図４は、本発明の第３実施形態を示している。以下、第３実施形態（図４）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｃは、トランスミッタ部２Ｃ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｃを備えて構成されている。トランスミッタ部２Ｃは、トランスミッタ部２Ａ（第１実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈを追加して構成されている。
【００３８】
正弦波ジッタ発生器２ｈは、コントロール部４Ｃの指示に従って、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲに対して正弦波ジッタ（周期的ジッタの一種）を重畳させてＰＬＬ回路２ｃに出力する。これにより、正弦波ジッタ発生器２ｈの動作時には、ＰＬＬ回路２ｃからシリアライザ２ｄに供給されるクロックにコントロール部４Ｃの指示に対応したジッタ量の正弦波ジッタが重畳され、その結果、差動シリアル信号ＳＤＯＰ、ＳＤＯＮに正弦波ジッタが発生する。コントロール部４Ｃは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｃの正弦波ジッタ発生器２ｈの制御動作も実施する。
【００３９】
以上のような第３実施形態では、外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介して正弦波ジッタ発生器２ｈを制御することで、差動シリアル信号ＳＤＯＰ、ＳＤＯＮに所望の周期的ジッタ成分を重畳させることができ、より高度な試験が実施可能になる。
【００４０】
図５は、本発明の第４実施形態を示している。以下、第４実施形態（図５）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｄは、トランスミッタ部２Ｄ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｄを備えて構成されている。トランスミッタ部２Ｄは、トランスミッタ部１Ａ（第１実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉを追加して構成されている。
【００４１】
ホワイトノイズ発生器２ｉは、コントロール部４Ｄの指示に従って、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲに対してホワイトノイズ（ランダムジッタの一種）を重畳させてＰＬＬ回路２ｃに出力する。これにより、ホワイトノイズ発生器２ｉの動作時には、ＰＬＬ回路２ｃからシリアライザ２ｄに供給されるクロックにコントロール部４Ｄの指示に対応したノイズ量のホワイトノイズが重畳され、その結果、差動シリアル信号ＳＤＯＰ、ＳＤＯＮにホワイトノイズが発生する。コントロール部４Ｄは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｄのホワイトノイズ発生器２ｉの制御動作も実施する。
【００４２】
以上のような第４実施形態では、外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してホワイトノイズ発生器２ｉを制御することで、差動シリアル信号ＳＤＯＰ、ＳＤＯＮに所望のランダムジッタ成分を重畳させることができ、より高度な試験が実施可能になる。
【００４３】
図６は、本発明の第５実施形態を示している。以下、第５実施形態（図６）について説明するが、第１実施形態（図１）で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｅは、トランスミッタ部２Ｅ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｅを備えて構成されている。トランスミッタ部２Ｅは、トランスミッタ部２Ａ（第１実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ（Duty Cycle Distortion）発生器２ｊを追加して構成されている。
【００４４】
ＤＣＤ発生器２ｊは、コントロール部４Ｅの指示に従って、プリエンファシス回路２ｅから供給されるシリアル信号にデューティサイクル歪みを発生させてドライバ２ｆに出力する。これにより、ドライバ２ｆに供給されるシリアル信号にコントロール部４Ｅの指示に対応した歪み量のデューティサイクル歪みが重畳され、その結果、差動シリアル信号ＳＤＯＰ、ＳＤＯＮにデューティサイクル歪みが発生する。コントロール部４Ｅは、コントロール部４Ａ（第１実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＥのＤＣＤ発生器２ｊの制御動作も実施する。
【００４５】
以上のような第５実施形態では、プリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ発生器２ｊが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してＤＣＤ発生器２ｊを制御することで、差動シリアル信号ＳＤＯＰ、ＳＤＮＰに所望のＤＣＤ成分を重畳させることができ、より高度な試験が実施可能になる。
【００４６】
図７は、本発明の第６実施形態を示している。以下、第６実施形態（図７）について説明するが、第１、第２および第３実施形態（図１、図３および図４）で説明した要素については、第１、第２および第３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｆは、トランスミッタ部２Ｆ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｆを備えて構成されている。トランスミッタ部２Ｆは、トランスミッタ部２Ｂ（第２実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）を追加して構成されている。コントロール部４Ｆは、コントロール部４Ｂ（第２実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｆの正弦波ジッタ発生器２ｈの制御動作も実施する。以上のような第６実施形態では、第１、第２および第３実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００４７】
図８は、本発明の第７実施形態を示している。以下、第７実施形態（図８）について説明するが、第１、第２および第４実施形態（図１、図３および図５）で説明した要素については、第１、第２および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｇは、トランスミッタ部２Ｇ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｇを備えて構成されている。トランスミッタ部２Ｇは、トランスミッタ部２Ｂ（第２実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉ（第４実施形態）を追加して構成されている。コントロール部４Ｇは、コントロール部４Ｂ（第２実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｇのホワイトノイズ発生器２ｉの制御動作も実施する。以上のような第７実施形態では、第１、第２および第４実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００４８】
図９は、本発明の第８実施形態を示している。以下、第８実施形態（図９）について説明するが、第１、第３および第５実施形態（図１、図４および図６）で説明した要素については、第１、第３および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｈは、トランスミッタ部２Ｈ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｈを備えて構成されている。トランスミッタ部２Ｈは、トランスミッタ部２Ｃ（第３実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ発生器２ｊ（第５実施形態）を追加して構成されている。コントロール部４Ｈは、コントロール部４Ｃ（第３実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＨのＤＣＤ発生器２ｊの制御動作も実施する。以上のような第８実施形態では、第１、第３および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００４９】
図１０は、本発明の第９実施形態を示している。以下、第９実施形態（図１０）について説明するが、第１、第４および第５実施形態（図１、図５および図６）で説明した要素については、第１、第４および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｉは、トランスミッタ部２Ｉ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｉを備えて構成されている。トランスミッタ部２Ｉは、トランスミッタ部２Ｄ（第４実施形態）においてプリエンファシス回路２ｚとドライバ２ｆとの間にＤＣＤ発生器２ｊ（第５実施形態）を追加して構成されている。コントロール部４Ｉは、コントロール部４Ｄ（第４実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＩのＤＣＤ発生器２ｊの制御動作も実施する。以上のような第９実施形態では、第１、第４および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５０】
図１１は、本発明の第１０実施形態を示している。以下、第１０実施形態（図１１）について説明するが、第１、第２および第５実施形態（図１、図３および図６）で説明した要素については、第１、第２および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｊは、トランスミッタ部２Ｊ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｊを備えて構成されている。トランスミッタ部２Ｊは、トランスミッタ部２Ｂ（第２実施形態）において可変フィルタ２ｇとドライバ２ｆとの間にＤＣＤ発生器２ｊ（第５実施形態）を追加して構成されている。コントロール部４Ｊは、コントロール部４Ｂ（第２実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２ＪのＤＣＤ発生器２ｊの制御動作も実施する。以上のような第１０実施形態では、第１、第２および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５１】
図１２は、本発明の第１１実施形態を示している。以下、第１１実施形態（図１２）について説明するが、第１、第２、第３および第５実施形態（図１、図３、図４および図６）で説明した要素と同一の要素については、第１、第２、第３および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｋは、トランスミッタ部２Ｋ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｋを備えて構成されている。トランスミッタ部２Ｋは、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）を追加して構成されている。コントロール部４Ｋは、コントロール部４Ｊ（第１０実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｋの正弦波ジッタ発生器２ｈの制御動作も実施する。以上のような第１１実施形態では、第１、第２、第３および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５２】
図１３は、本発明の第１２実施形態を示している。以下、第１２実施形態（図１３）について説明するが、第１、第２、第４および第５実施形態（図１、図３、図５および図６）で説明した要素と同一の要素については、第１、第２、第４および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｌは、トランスミッタ部２Ｌ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｌを備えて構成されている。トランスミッタ部２Ｌは、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間にホワイトノイズ発生器２ｉ（第４実施形態）を追加して構成されている。コントロール部４Ｌは、コントロール部４Ｊ（第１０実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｌのホワイトノイズ発生器２ｉの制御動作も実施する。以上のような第１２実施形態では、第１、第２、第４および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５３】
図１４は、本発明の第１３実施形態を示している。以下、第１３実施形態（図１４）について説明するが、第１、第２、第３、第４および第５実施形態（図１、図３、図４、図５および図６）で説明した要素と同一の要素については、第１、第２、第３、第４および第５実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｍは、トランスミッタ部２Ｍ、レシーバ部３Ａ（第１実施形態）およびコントロール部４Ｍを備えて構成されている。
【００５４】
トランスミッタ部２Ｍは、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）、ホワイトノイズ発生器２ｉ（第４実施形態）およびセレクタ２ｋを追加して構成されている。セレクタ２ｋは、コントロール部４Ｍの指示に従って、外部端子Ｐ２を介して供給されるリファレンスクロックＣＫＲ、正弦波ジッタ発生器２ｈから供給されるクロックまたはホワイトノイズ発生器２ｉから供給されるクロックのいずれかを選択してＰＬＬ回路２ｃに出力する。コントロール部４Ｍは、コントロール部４Ｊ（第１０実施形態）と同一の動作を実施するのに加えて、トランスミッタ部２Ｍの正弦波ジッタ発生器２ｈ、ホワイトノイズ発生器２ｉおよびセレクタ２ｋの制御動作も実施する。以上のような第１３実施形態では、第１、第２、第３、第４および第５実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００５５】
図１５は、本発明の第１４実施形態を示している。図１６は、図１５のイコライズ回路の要部における周波数特性の一例を示している。以下、第１４実施形態（図１５）について説明するが、図３２で説明した要素と同一の要素については、図３２で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｎは、トランスミッタ部２Ｎ、レシーバ部３Ｎおよびコントロール部４Ｎを備えて構成されている。トランスミッタ部２Ｎは、トランスミッタ部２（図３２）と同一であり、パターン発生器２ａ、セレクタ２ｂ、ＰＬＬ回路２ｃ、シリアライザ２ｄ、プリエンファシス回路２ｅおよびドライバ２ｆを備えて構成されている。
【００５６】
レシーバ部３Ｎは、レシーバ部３（図３２）においてレシーバ３ａとＣＤＲ回路３ｂとの間にイコライズ回路３ｅを追加して構成されている。イコライズ回路３ｅは、コントロール部４Ｎの指示に従って、レシーバ３ａから供給されるシリアル信号に対してイコライズ処理（高周波成分を強調する処理）を施してＣＤＲ回路３ｂに出力する。また、イコライズ回路３ｅは、コントロール部４Ｎの指示に従って、レシーバ３ａから供給されるシリアル信号に対してイコライズ処理を応用して波形劣化を発生させる波形劣化処理も実施可能である。例えば、イコライズ回路３ｅがイコライズ回路２００（図３０）と同様の構成であるものとすると、イコライズ回路３ｅでは、波形劣化処理の際、レシーバ３ａから供給されるシリアル信号の高周波成分を増幅するための経路における周波数特性が図１６に示す特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて制御されることで、ＣＤＲ回路３ｂに供給されるシリアル信号においてコントロール部４Ｎの指示に対応した波形劣化が発生する。なお、コントロール部４Ｎからイコライズ回路３ｅへの波形劣化処理に関する指示は、例えば、伝送距離や伝送損失により規定されている。コントロール部４Ｎは、コントロール部４（図３２）と同一の動作を実施するのに加えて、イコライズ回路３ｅのイコライズ処理および波形劣化処理を制御するための動作も実施する。
【００５７】
ここで、ＳＥＲＤＥＳ１Ｎの試験方法について説明する。ＳＥＲＤＥＳ１Ｎのバックプレーン伝送マージン試験およびジッタ耐力試験は、ＳＥＲＤＥＳ１Ｎの外部端子Ｐ３、Ｐ４が外部端子Ｐ６、Ｐ７にループバック接続された状態で、以下のようにして実施される。まず、パターン発生器２ａにより擬似ランダムパターンが発生され、擬似ランダムパターンが低速パラレル信号としてセレクタ２ｂを介してシリアライザ２ｄに供給される。次に、シリアライザ２ｄにより、セレクタ２ｂから供給される低速パラレル信号が、ＰＬＬ回路２ｃから供給される高速クロックに同期した高速シリアル信号に変換される。そして、シリアライザ２ｄから供給されるシリアル信号は、プリエンファシス回路２ｅによりプリエンファシス処理が施された後、ドライバ２ｆおよび外部端子Ｐ３、Ｐ４を介して外部に出力される。ＳＥＲＤＥＳ１Ｎの外部端子Ｐ３、Ｐ４から出力される差動シリアル信号ＳＤＯＰ、ＳＤＯＮは、差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてＳＥＲＤＥＳ１Ａの外部端子Ｐ６、Ｐ７に供給される。
【００５８】
レシーバ３ａから供給される高速シリアル信号（差動シリアル信号ＳＤＩＰ、ＳＤＩＮに対応するシリアル信号）は、イコライズ回路３ｅにより波形劣化処理が施され、ＣＤＲ回路３ｂによりクロックおよびデータが復元された後、デシリアライザ３ｃにより低速パラレル信号に変換される。そして、エラー検出器３ｄにより、デシリアライザ３ｃから供給される低速パラレル信号のビット誤り率が検出される。この際、バックプレーン伝送マージン試験の場合、イコライズ回路３ｅにおける波形劣化処理を伝送距離に対応して実施させ、エラー検出器３ｄにより検出されるビット誤り率が所定値（例えば、１０の−１２乗）以下で最大の伝送距離を測定する。また、ジッタ耐力試験の場合、例えば、イコライズ回路３ｅにおける波形劣化処理をＸＡＵＩ規格で規定されるアイマスクに対応して実施させ、ＸＡＵＩ規格ジッタ耐力マージンを測定することも可能である。
【００５９】
以上のような第１４実施形態では、ＳＥＲＤＥＳ１Ｎのバックプレーン伝送マージン試験やジッタ耐力試験の際に、イコライズ回路３ｅにより差動シリアル信号ＳＤＩＰ、ＳＤＩＮの信号伝送による波形劣化を再現できる。このため、第１実施形態と同様に、差動シリアル信号ＳＤＯＰ、ＳＤＯＮを差動シリアル信号ＳＤＩＰ、ＳＤＩＮとしてフィードバックさせるだけで、バックプレーン伝送マージン試験やジッタ耐力試験をＢＥＲＴ等の高価な試験装置を使用することなく簡易に実施できる。
【００６０】
図１７は、本発明の第１５実施形態を示している。第１５実施形態におけるＳＥＲＤＥＳは、イコライズ回路が異なる点を除いて、ＳＥＲＤＥＳ１Ｎ（第１４実施形態）と同一である。第１５実施形態におけるイコライズ回路３ｅ’は、メイン回路３０１および制御回路３０２を備えて構成されている。メイン回路３０１は、シリアル信号ＩＮＰの低周波成分を伝送するための経路Ｐ１１と、シリアル信号ＩＮＰの高周波成分を増幅するための経路Ｐ１２ａと、シリアル信号ＩＮＰの高周波成分を減衰するための経路Ｐ１２ｂと、シリアル信号ＩＮＰを経路Ｐ１２ａ、Ｐ１２ｂのいずれかに供給するためのスイッチＳＷ１とを備えて構成されている。また、メイン回路３０１は、シリアル信号ＩＮＮの低周波成分を伝送するための経路Ｐ２１と、シリアル信号ＩＮＮの高周波成分を増幅するための経路Ｐ２２ａと、シリアル信号ＩＮＮの高周波成分を減衰するための経路Ｐ２２ｂと、シリアル信号ＩＮＮを経路Ｐ２２ａ、Ｐ２２ｂのいずれかに供給するためのスイッチＳＷ２とを備えて構成されている。経路Ｐ１１、Ｐ１２ａ、Ｐ１２ｂ、Ｐ２１、Ｐ２２ａ、Ｐ２２ｂは、フィルタや増幅器等で構成されている。
【００６１】
制御回路３０２は、イコライズ回路３ｅ’のイコライズ処理の際、メイン回路３０１における経路Ｐ１２ａ、Ｐ１２ｂ、Ｐ２２ａ、Ｐ２２ｂの中から経路Ｐ１２ａ、Ｐ２２ａを選択し、経路Ｐ１２ａ、Ｐ２２ａにシリアル信号ＩＮＰ、ＩＮＮが供給されるようにスイッチＳＷ１、ＳＷ２を制御する。制御回路３０２は、イコライズ回路３ｅ’の波形劣化処理の際、メイン回路３０１における経路Ｐ１２ａ、Ｐ１２ｂ、Ｐ２２ａ、Ｐ２２ｂの中から経路Ｐ１２ｂ、Ｐ２２ｂを選択し、経路Ｐ１２ｂ、Ｐ２２ｂにシリアル信号ＩＮＰ、ＩＮＮが供給されるようにスイッチＳＷ１、ＳＷ２を制御する。また、制御回路３０２は、図３１に示した特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて、メイン回路３０１の経路Ｐ１２ａ、Ｐ２２ａにおけるフィルタの特性や増幅器のゲインを制御する。制御回路３０２は、図１６に示した特性曲線ＣＶａ、ＣＶｂのような周波数特性に合わせて、メイン回路３０１の経路Ｐ１２ｂ、Ｐ２２ｂにおけるフィルタの特性や増幅器のゲインを制御する。
【００６２】
なお、シリアル信号ＩＮＰの信号線とスイッチＳＷ１との間には容量素子Ｃ１が接続されており、容量素子Ｃ１およびスイッチＳＷ１の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ１が接続されている。同様に、シリアル信号ＩＮＮの信号線とスイッチＳＷ２との間には容量素子Ｃ２が接続されており、容量素子Ｃ２およびスイッチＳＷ２の接続ノードと電圧ＶＴＴの電圧線との間には抵抗素子Ｒ２が接続されている。また、経路Ｐ１１を通過した信号と経路Ｐ１２ａ、Ｐ１２ｂの中で制御回路３０２により選択された方を通過した信号とは合成されてバッファＢ１に供給され、経路Ｐ２１を通過した信号と経路Ｐ２２ａ、Ｐ２２ｂの中で制御回路３０２により選択された方を通過した信号とは合成されてバッファＢ２に供給される。そして、コンパレータＣＭＰにより、バッファＢ１、Ｂ２の出力信号からシリアル信号ＯＵＴＰ、ＯＵＴＮが生成される。以上のような第１５実施形態でも、第１４実施形態と同様の効果が得られる。
【００６３】
図１８は、本発明の第１６実施形態を示している。以下、第１６実施形態（図１８）について説明するが、第１４実施形態（図１５）で説明した要素と同一の要素については、第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｏは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｏおよびコントロール部４Ｏを備えて構成されている。
【００６４】
レシーバ部３Ｏは、レシーバ部３Ｎ（第１４実施形態）において正弦波ジッタ発生器３ｆを追加して構成されている。正弦波ジッタ発生器３ｆは、コントロール部４Ｏの指示に従って、イコライズ回路３ｅの出力信号に対して正弦波ジッタを重畳させるための信号を出力する。これにより、正弦波ジッタ発生器３ｆの動作時には、イコライズ回路３ｅからＣＤＲ回路３ｂに供給されるシリアル信号にコントロール部４Ｏの指示に対応したジッタ量の正弦波ジッタが重畳される。コントロール部４Ｏは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｏの正弦波ジッタ発生器３ｆの制御動作も実施する。
【００６５】
以上のような第１６実施形態では、正弦波ジッタ発生器３ｆが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介して正弦波ジッタ発生器３ｆを制御することで、ＣＤＲ回路３ｂに供給されるシリアル信号に所望の周期的ジッタ成分を重畳させることができ、より高度な試験が実施可能になる。
【００６６】
図１９は、本発明の第１７実施形態を示している。以下、第１７実施形態（図１９）について説明するが、第１４実施形態（図１５）で説明した要素と同一の要素については、第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｐは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｐおよびコントロール部４Ｐを備えて構成されている。
【００６７】
レシーバ部３Ｐは、レシーバ部３Ｎ（第１４実施形態）においてホワイトノイズ発生器３ｇを追加して構成されている。ホワイトノイズ発生器３ｇは、コントロール部４Ｐの指示に従って、イコライズ回路３ｅの出力信号に対してホワイトノイズを重畳させるための信号を出力する。これにより、ホワイトノイズ発生器３ｇの動作時には、イコライズ回路３ｅからＣＤＲ回路３ｂに供給されるシリアル信号にコントロール部４Ｐの指示に対応したノイズ量のホワイトノイズが重畳される。コントロール部４Ｐは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｐのホワイトノイズ発生器３ｇの制御動作も実施する。
【００６８】
以上のような第１７実施形態では、ホワイトノイズ発生器３ｇが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してホワイトノイズ発生器３ｇを制御することで、ＣＤＲ回路３ｂに供給されるシリアル信号に所望のランダムジッタ成分を重畳させることができ、より高度な試験が可能になる。
【００６９】
図２０は、本発明の第１８実施形態を示している。以下、第１８実施形態（図２０）について説明するが、第１４実施形態（図１５）で説明した要素と同一の要素については、第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｑは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｑおよびコントロール部４Ｑを備えて構成されている。
【００７０】
レシーバ部３Ｑは、レシーバ部３Ｎ（第１４実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈを追加して構成されている。ＤＣＤ発生器３ｈは、コントロール部４Ｑの指示に従って、レシーバ３ａから供給されるシリアル信号にデューティサイクル歪みを発生させてイコライズ回路３ｅに出力する。これにより、イコライズ回路３ｅに供給されるシリアル信号にコントロール部４Ｑの指示に対応した歪み量のデューティサイクル歪みが重畳され、その結果、ＣＤＲ回路３ｂに供給されるシリアル信号にデューティサイクル歪みが発生する。コントロール部４Ｑは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＱのＤＣＤ発生器３ｈの制御動作も実施する。
【００７１】
以上のような第１８実施形態では、レシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈが設けられているため、バックプレーン伝送マージン試験やジッタ耐力試験の際に、制御信号ＣＴＬを介してＤＣＤ発生器３ｈを制御することで、ＣＤＲ回路３ｂに供給されるシリアル信号に所望のＤＣＤ成分を重畳させることができ、より高度な試験が実施可能になる。
【００７２】
図２１は、本発明の第１９実施形態を示している。以下、第１９実施形態（図２１）について説明するが、第１４、第１６および第１７実施形態（図１５、図１８および図１９）で説明した要素と同一の要素については、第１４、第１６および第１７実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｒは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｒおよびコントロール部４Ｒを備えて構成されている。
【００７３】
レシーバ部３Ｒは、レシーバ部３Ｎ（第１４実施形態）において正弦波ジッタ発生器３ｆ（第１６実施形態）、ホワイトノイズ発生器３ｇ（第１７実施形態）およびセレクタ３ｉを追加して構成されている。セレクタ３ｉは、コントロール部４Ｒの指示に従って、正弦波ジッタ発生器３ｆから供給される信号またはホワイトノイズ発生器３ｇから供給される信号のいずれかを選択してイコライズ回路３ｅに出力する。コントロール部４Ｒは、コントロール部４Ｎ（第１４実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｒの正弦波ジッタ発生器３ｆ、ホワイトノイズ発生器３ｇおよびセレクタ３ｉの制御動作も実施する。以上のような第１９実施形態では、第１４、第１６および第１７実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００７４】
図２２は、本発明の第２０実施形態を示している。以下、第２０実施形態（図２２）について説明するが、第１４、第１６および第１８実施形態（図１５、図１８および図２０）で説明した要素と同一の要素については、第１４、第１６および第１８実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｓは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｓおよびコントロール部４Ｓを備えて構成されている。
【００７５】
レシーバ部３Ｓは、レシーバ部３Ｏ（第１６実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈ（第１８実施形態）を追加して構成されている。コントロール部４Ｓは、コントロール部４Ｏ（第１６実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＳのＤＣＤ発生器３ｈの制御動作も実施する。以上のような第２０実施形態では、第１４、第１６および第１８実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００７６】
図２３は、本発明の第２１実施形態を示している。以下、第２１実施形態（図２３）について説明するが、第１４、第１７および第１８実施形態（図１５、図１９および図２０）で説明した要素と同一の要素については、第１４、第１７および第１８実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｔは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｔおよびコントロール部４Ｔを備えて構成されている。
【００７７】
レシーバ部３Ｔは、レシーバ部３Ｐ（第１７実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈ（第１８実施形態）を追加して構成されている。コントロール部４Ｔは、コントロール部４Ｐ（第１７実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＴのＤＣＤ発生器３ｈの制御動作も実施する。以上のような第２１実施形態では、第１４、第１７および第１８実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００７８】
図２４は、本発明の第２２実施形態を示している。以下、第２２実施形態（図２４）について説明するが、第１４、第１６、第１７、第１８および第１９実施形態（図１５、図１８、図１９、図２０および図２１）で説明した要素と同一の要素については、第１４、第１６、第１７、第１８および第１９実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｕは、トランスミッタ部２Ｎ（第１４実施形態）、レシーバ部３Ｕおよびコントロール部４Ｕを備えて構成されている。
【００７９】
レシーバ部３Ｕは、レシーバ部３Ｒ（第１９実施形態）においてレシーバ３ａとイコライズ回路３ｅとの間にＤＣＤ発生器３ｈ（第１８実施形態）を追加して構成されている。コントロール部４Ｕは、コントロール部４Ｒ（第１９実施形態）と同一の動作を実施するのに加えて、レシーバ部３ＵのＤＣＤ発生器３ｈの制御動作も実施する。以上のような第２１実施形態では、第１４、第１６、第１７および第１８実施形態と同様の効果が得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００８０】
図２５は、本発明の第２３実施形態を示している。以下、第２３実施形態（図２５）について説明するが、第１、第２、第３、第４、第５、第１４および第１８実施形態（図１、図３、図４、図５、図６、図１５および図２０）で説明した要素と同一の要素については、第１、第２、第３、第４、第５および第１４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｖは、トランスミッタ部２Ｖ、レシーバ部３Ｖおよびコントロール部４Ｖを備えて構成されている。
【００８１】
トランスミッタ部２Ｖは、トランスミッタ部２Ｍ（第１３実施形態）においてセレクタ２ｋをセレクタ２ｋ’に置き換えて構成されている。セレクタ２ｋ’は、セレクタ２ｋ（第１３実施形態）と同一の動作を実施するのに加えて、コントロール部４Ｖの指示に従って、正弦波ジッタ発生器２ｈから供給されるクロックまたはホワイトノイズ発生器２ｉから供給されるクロックのいずれかを選択してレシーバ部３Ｖのイコライズ回路３ｅに出力する。レシーバ部３Ｖは、イコライズ回路３ｅの出力信号に対して正弦波ジッタまたはホワイトノイズを重畳させるための信号がイコライズ回路３ｅに供給される点を除いて、レシーバ部３Ｑ（第１８実施形態）と同一である。コントロール部４Ｖは、トランスミッタ部２Ｖの制御動作に関しては、コントロール部４Ｍ（第１３実施形態）と同一の動作を実施するのに加えて、セレクタ２ｋ’におけるイコライズ回路３ｅに対する出力信号の選択を制御するための動作も実施し、レシーバ部３Ｖの制御動作に関しては、コントロール部４Ｑ（第１８実施形態）と同一の動作を実施する。
【００８２】
以上のような第２３実施形態では、第１、第２、第３、第４および第５実施形態と同様の効果が得られるうえに、第１４、第１６、第１７および第１８実施形態と同様の効果も得られ、バックプレーン伝送マージン試験やジッタ耐力試験の際に、更に高度な試験が実施可能になる。
【００８３】
図２６は、本発明の第２４実施形態を示している。以下、第２４実施形態（図２６）について説明するが、第１、第２、第３、第４、第５、第１４、第１８および第２３実施形態（図１、図３、図４、図５、図６、図１５、図２０および図２５）で説明した要素と同一の要素については、第１、第２、第３、第４、第５、第１４、第１８および第２３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。ＳＥＲＤＥＳ１Ｗは、トランスミッタ部２Ｗ、レシーバ部３Ｗおよびコントロール部４Ｗを備えて構成されている。
【００８４】
トランスミッタ部２Ｗは、レシーバ部３Ｗのイコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路が存在する点を除いて、トランスミッタ部２Ｖ（第２３実施形態）と同一である。レシーバ部３Ｗは、レシーバ部３Ｖ（第２３実施形態）においてスイッチ（ＳＷ）３ｊを追加して構成されている。スイッチ３ｊは、コントロール部４Ｗの指示に応答して、イコライズ回路３ｅの出力信号をトランスミッタ部２Ｗのドライバ２ｆの入力信号として供給するための経路を有効にする。コントロール部４Ｗは、コントロール部４Ｖ（第２３実施形態）と同一の動作を実施するのに加えて、レシーバ部３Ｗのスイッチ３ｊの制御動作も実施する。
【００８５】
以上のような第２４実施形態では、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路が有効になると、ＣＤＲ回路３ｂに供給されるシリアル信号に対応する差動シリアル信号ＳＤＯＰ、ＳＤＯＮが外部端子Ｐ３、Ｐ４から出力される。そこで、バックプレーン伝送マージン試験やジッタ耐力試験を実施する前に、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路を有効にした状態で、測定装置等により外部端子Ｐ６、Ｐ７に差動シリアル信号ＳＤＩＰ、ＳＤＩＮを供給するとともに、ジッタ解析機能付きオシロスコープ等により差動シリアル信号ＳＤＯＰ、ＳＤＯＮのジッタ成分を測定し、測定結果が所望のジッタ量になるように制御信号ＣＴＬを介してレシーバ部３Ｗにおける波形劣化やジッタ発生に関与する各回路を制御する。このときの各回路の設定情報を基準としてバックプレーン伝送マージン試験やジッタ耐力試験を実施することで、試験の精度を向上させることができる。なお、トランスミッタ部２Ｗにおける波形劣化やジッタ発生に関与する各回路に関しては、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路を無効にした状態で、ジッタ解析機能付きオシロスコープ等により差動シリアル信号ＳＤＯＰ、ＳＤＯＮのジッタ成分を測定し、測定結果が所望のジッタ量になるように制御信号ＣＴＬを介して各回路を制御すればよい。
【００８６】
なお、第１実施形態（第２〜第１３実施形態）では、ＳＥＲＤＥＳ１Ａ（１Ｂ〜１Ｍ）のチャネル数が１である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、ＳＥＲＤＥＳのチャネル数が複数であり、あるチャネルがトランスミッタ部２Ａ（２Ｂ〜２Ｍ）、レシーバ部３Ａおよびコントロール部４Ａ（４Ｂ〜４Ｍ）で構成され、その他の各チャネルがトランスミッタ部２、レシーバ部３およびコントロール部４（図３２）で構成されるようにしてもよい。
【００８７】
また、第１３実施形態では、トランスミッタ部２Ｊ（第１０実施形態）において外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ（第３実施形態）、ホワイトノイズ発生器２ｉ（第４実施形態）およびセレクタ２ｋを追加してトランスミッタ部を構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、トランスミッタ部２Ａ（第１実施形態）、トランスミッタ部２Ｂ（第２実施形態）あるいはトランスミッタ部２Ｅ（第５実施形態）のいずれかにおいて外部端子Ｐ２とＰＬＬ回路２ｃとの間に正弦波ジッタ発生器２ｈ、ホワイトノイズ発生器２ｉおよびセレクタ２ｋを追加してトランスミッタ部を構成してもよい。
【００８８】
第１４実施形態（第１６〜第２２実施形態）では、トランスミッタ部２（図３２）と同一のトランスミッタ部２Ｎとレシーバ部３Ｎ（３Ｏ〜３Ｕ）とを組み合わせてＳＥＲＤＥＳを構成した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、トランスミッタ部２Ａ〜２Ｍ（第１〜第１３実施形態）のいずれかとレシーバ部３Ｎ（３Ｏ〜３Ｕ）とを組み合わせてＳＥＲＤＥＳを構成してもよく、更に、そのＳＥＲＤＥＳにおいて、ＳＥＲＤＥＳ１Ｗ（第２４実施形態）と同様に、イコライズ回路３ｅの出力信号をドライバ２ｆの入力信号として供給するための経路を設けてもよい。
【００８９】
また、第１〜第１３、第２３、第２４実施形態では、トランスミッタ部にてプリエンファシス機能を用いて波形劣化処理が実施される例について述べたが、本発明はかかる実施形態に限定されるものではなく、トランスミッタ部にて波形劣化処理を実施することが可能であれば別の手法を適用してもよいことは言うまでもない。同様に、第１４〜第２４実施形態では、レシーバ部にてイコライズ機能を用いて波形劣化処理が実施される例について述べたが、本発明はかかる実施形態に限定されるものではなく、レシーバ部にて波形劣化処理を実施することが可能であれば別の手法を適用してもよいことは言うまでもない。
【００９０】
以上の実施形態において説明した発明を整理し、付記として以下に開示する。
（付記１）
送信部および受信部を有する送受信装置であって、
前記送信部は、
送信側パラレル信号を送信側シリアル信号に変換するパラレル／シリアル変換回路と、
前記送信側シリアル信号の信号波形を劣化させる波形劣化回路と、
波形劣化された信号を前記受信部に送信する送信回路とを備え、
前記受信部は、
前記送信回路から送信された信号を受信側シリアル信号として受信する受信回路と、
前記受信側シリアル信号を受信側パラレル信号に変換するシリアル／パラレル変換回路と、
信号伝送に関する試験の際に前記受信側パラレル信号のビット誤り率を検出するエラー検出回路とを備えることを特徴とする送受信装置。
（付記２）
付記１に記載の送受信装置において、
信号伝送に関する試験の際に伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする可変フィルタを備えることを特徴とする送受信装置。
（付記３）
付記１または付記２に記載の送受信装置において、
信号伝送に関する試験の際にデューティサイクル歪みを前記送信側シリアル信号に発生させるデューティサイクル歪み発生回路を備えることを特徴とする送受信装置。
（付記４）
付記１〜付記３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタを前記基準クロックに発生させる正弦波ジッタ発生回路とを備えることを特徴とする送受信装置。
（付記５）
付記１〜付記３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際にホワイトノイズを前記基準クロックに発生させるホワイトノイズ発生回路とを備えることを特徴とする送受信装置。
（付記６）
付記１〜付記３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して前記基準クロックに発生させるジッタ発生回路を備えることを特徴とする送受信装置。
（付記７）
付記１〜付記６のいずれかに記載の送受信装置において、
信号伝送に関する試験の際にイコライズ機能を利用して前記受信側シリアル信号の信号波形を劣化させるイコライズ回路を備えることを特徴とする送受信装置。
（付記８）
付記７に記載の送受信装置において、
前記受信側シリアル信号を前記送信側シリアル信号として外部に出力するためのループバック経路を備えることを特徴とする送受信装置。
（付記９）
送信部および受信部を有する送受信装置であって、
前記送信部は、
送信側パラレル信号を送信側シリアル信号に変換するパラレル／シリアル変換回路と、
前記送信側シリアル信号を前記受信部に送信する送信回路とを備え、
前記受信部は、
前記送信回路から送信された信号を受信側シリアル信号として受信する受信回路と、
前記受信側シリアル信号の信号波形を劣化させる波形劣化回路と、
波形劣化された信号を受信側パラレル信号に変換するシリアル／パラレル変換回路と、
信号伝送に関する試験の際に前記受信側パラレル信号のビット誤り率を検出するエラー検出回路とを備えることを特徴とする送受信装置。
（付記１０）
付記９に記載の送受信装置において、
信号伝送に関する試験の際にデューティサイクル歪みを前記受信側シリアル信号に発生させるデューティサイクル歪み発生回路を備えることを特徴とする送受信装置。
（付記１１）
付記９または付記１０に記載の送受信装置において、
信号伝送に関する試験の際に正弦波ジッタを前記受信側シリアル信号に発生させる正弦波ジッタ発生回路を備えることを特徴とする送受信装置。
（付記１２）
付記９または付記１０に記載の送受信装置において、
信号伝送に関する試験の際にホワイトノイズを前記受信側シリアル信号に発生させるホワイトノイズ発生回路を備えることを特徴とする送受信装置。
（付記１３）
付記９または付記１０に記載の送受信装置において、
信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して前記受信側シリアル信号に発生させるジッタ発生回路を備えることを特徴とする送受信装置。
（付記１４）
送信部および受信部を有する送受信装置の試験方法であって、
前記送信部にて、
送信側パラレル信号を送信側シリアル信号に変換する工程と、
前記送信側シリアル信号の信号波形を劣化させる工程と、
波形劣化された信号を送信する工程とを実施し、
前記受信部にて、
前記波形劣化された信号を受信側シリアル信号として受信する工程と、
前記受信側シリアル信号を受信側パラレル信号に変換する工程と、
前記受信側パラレル信号のビット誤り率を検出して信号伝送に関するマージンを測定する工程とを実施することを特徴とする送受信装置の試験方法。
（付記１５）
付記１４に記載の送受信装置の試験方法において、
伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする工程を実施することを特徴とする送受信装置の試験方法。
（付記１６）
付記１４または付記１５に記載の送受信装置の試験方法において、
デューティサイクル歪みを前記送信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記１７）
付記１４〜付記１６のいずれかに記載の送受信装置の試験方法において、
前記送信側パラレル信号から前記送信側シリアル信号への変換に使用されるクロックを基準クロックに基づいて発生させる工程と、
正弦波ジッタを前記基準クロックに発生させる工程とを実施することを特徴とする送受信装置の試験方法。
（付記１８）
付記１４〜付記１６のいずれかに記載の送受信装置の試験方法において、
前記送信側パラレル信号から前記送信側シリアル信号への変換に使用されるクロックを基準クロックに基づいて発生させる工程と、
ホワイトノイズを前記基準クロックに発生させる工程とを実施することを特徴とする送受信装置の試験方法。
（付記１９）
付記１４〜付記１６のいずれかに記載の送受信装置の試験方法において、
前記送信側パラレル信号から前記送信側シリアル信号への変換に使用されるクロックを基準クロックに基づいて発生させる工程と、
正弦波ジッタまたはホワイトノイズのいずれかを選択して前記基準クロックに発生させる工程とを実施することを特徴とする送受信装置の試験方法。
（付記２０）
付記１４に記載の送受信装置の試験方法において、
前記送信側シリアル信号の信号波形を劣化させる工程で、前記送信側シリアル信号のアイ開口幅を所定規格で規定されるアイ開口幅に調整することを特徴とする送受信装置の試験方法。
（付記２１）
送信部および受信部を有する送受信装置の試験方法であって、
前記送信部にて、
送信側パラレル信号を送信側シリアル信号に変換する工程と、
前記送信側シリアル信号を送信する工程とを実施し、
前記受信部にて、
送信された信号を受信側シリアル信号として受信する工程と、
前記受信側シリアル信号の信号波形を劣化させる工程と、
波形劣化された信号を受信側パラレル信号に変換する工程と、
前記受信側パラレル信号のビット誤り率を検出して信号伝送に関するマージンを測定する工程とを実施することを特徴とする送受信装置の試験方法。
（付記２２）
付記２１に記載の送受信装置の試験方法において、
デューティサイクル歪みを前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２３）
付記２１または付記２２に記載の送受信装置の試験方法において、
正弦波ジッタを前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２４）
付記２１または付記２２に記載の送受信装置の試験方法において、
ホワイトノイズを前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２５）
付記２１または付記２２に記載の送受信装置の試験方法において、
正弦波ジッタまたはホワイトノイズのいずれかを選択して前記受信側シリアル信号に発生させる工程を実施することを特徴とする送受信装置の試験方法。
（付記２６）
付記２１に記載の送受信装置の試験方法において、
前記受信側シリアル信号の信号波形を劣化させる工程で、前記受信側シリアル信号のアイ開口幅を所定規格で規定されるアイ開口幅に調整することを特徴とする送受信装置の試験方法。
【００９１】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態を示すブロック図である。
【図２】図１のプリエンファシス回路の動作例を示すタイミング図である。
【図３】本発明の第２実施形態を示すブロック図である。
【図４】本発明の第３実施形態を示すブロック図である。
【図５】本発明の第４実施形態を示すブロック図である。
【図６】本発明の第５実施形態を示すブロック図である。
【図７】本発明の第６実施形態を示すブロック図である。
【図８】本発明の第７実施形態を示すブロック図である。
【図９】本発明の第８実施形態を示すブロック図である。
【図１０】本発明の第９実施形態を示すブロック図である。
【図１１】本発明の第１０実施形態を示すブロック図である。
【図１２】本発明の第１１実施形態を示すブロック図である。
【図１３】本発明の第１２実施形態を示すブロック図である。
【図１４】本発明の第１３実施形態を示すブロック図である。
【図１５】本発明の第１４実施形態を示すブロック図である。
【図１６】図１５のイコライズ回路の要部における周波数特性の一例を示す説明図である。
【図１７】本発明の第１５実施形態を示すブロック図である。
【図１８】本発明の第１６実施形態を示すブロック図である。
【図１９】本発明の第１７実施形態を示すブロック図である。
【図２０】本発明の第１８実施形態を示すブロック図である。
【図２１】本発明の第１９実施形態を示すブロック図である。
【図２２】本発明の第２０実施形態を示すブロック図である。
【図２３】本発明の第２１実施形態を示すブロック図である。
【図２４】本発明の第２２実施形態を示すブロック図である。
【図２５】本発明の第２３実施形態を示すブロック図である。
【図２６】本発明の第２４実施形態を示すブロック図である。
【図２７】バックプレーン伝送の概要を示す説明図である。
【図２８】プリエンファシス回路の構成例を示すブロック図である。
【図２９】図２８のプリエンファシス回路の動作例を示すタイミング図である。
【図３０】イコライズ回路の構成例を示すブロック図である。
【図３１】図３０のイコライズ回路の要部における周波数特性の一例を示す説明図である。
【図３２】従来のＳＥＲＤＥＳのバックプレーン伝送マージン試験を示す説明図である。
【図３３】従来のＳＥＲＤＥＳのジッタ耐力試験を示す説明図である。
【符号の説明】
【００９３】
１Ａ〜１Ｗ‥ＳＥＲＤＥＳ；２Ａ〜２Ｎ、２Ｖ、２Ｗ‥トランスミッタ部；２ａ‥パターン発生器；２ｂ、２ｋ、２ｋ’‥セレクタ；２ｃ‥ＰＬＬ回路；２ｄ‥シリアライザ；２ｅ、２ｚ‥プリエンファシス回路；２ｆ‥ドライバ；２ｇ‥可変フィルタ；２ｈ‥正弦波ジッタ発生器；２ｉ‥ホワイトノイズ発生器；２ｊ‥ＤＣＤ発生器；３Ａ、３Ｎ〜３Ｗ‥レシーバ部；３ａ‥レシーバ；３ｂ‥ＣＤＲ回路；３ｃ‥デシリアライザ；３ｄ‥エラー検出器；３ｅ、３ｅ’‥イコライズ回路；３ｆ‥正弦波ジッタ発生器；３ｇ‥ホワイトノイズ発生器；３ｈ‥ＤＣＤ発生器；３ｉ‥セレクタ；３ｊ‥スイッチ；４Ａ〜４Ｗ‥コントロール部
【特許請求の範囲】
【請求項１】
送信部および受信部を有する送受信装置であって、
前記送信部は、
送信側パラレル信号を送信側シリアル信号に変換するパラレル／シリアル変換回路と、
前記送信側シリアル信号の信号波形を劣化させる波形劣化回路と、
波形劣化された信号を前記受信部に送信する送信回路とを備え、
前記受信部は、
前記送信回路から送信された信号を受信側シリアル信号として受信する受信回路と、
前記受信側シリアル信号を受信側パラレル信号に変換するシリアル／パラレル変換回路と、
信号伝送に関する試験の際に前記受信側パラレル信号のビット誤り率を検出するエラー検出回路とを備えることを特徴とする送受信装置。
【請求項２】
請求項１に記載の送受信装置において、
信号伝送に関する試験の際に伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする可変フィルタを備えることを特徴とする送受信装置。
【請求項３】
請求項１または請求項２に記載の送受信装置において、
信号伝送に関する試験の際にデューティサイクル歪みを前記送信側シリアル信号に発生させるデューティサイクル歪み発生回路を備えることを特徴とする送受信装置。
【請求項４】
請求項１〜請求項３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタを前記基準クロックに発生させる正弦波ジッタ発生回路とを備えることを特徴とする送受信装置。
【請求項５】
請求項１〜請求項３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際にホワイトノイズを前記基準クロックに発生させるホワイトノイズ発生回路とを備えることを特徴とする送受信装置。
【請求項６】
請求項１〜請求項３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して前記基準クロックに発生させるジッタ発生回路を備えることを特徴とする送受信装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の送受信装置において、
信号伝送に関する試験の際にイコライズ機能を利用して前記受信側シリアル信号の信号波形を劣化させるイコライズ回路を備えることを特徴とする送受信装置。
【請求項８】
請求項７に記載の送受信装置において、
前記受信側シリアル信号を前記送信側シリアル信号として外部に出力するためのループバック経路を備えることを特徴とする送受信装置。
【請求項９】
送信部および受信部を有する送受信装置の試験方法であって、
前記送信部にて、
送信側パラレル信号を送信側シリアル信号に変換する工程と、
前記送信側シリアル信号の信号波形を劣化させる工程と、
波形劣化された信号を送信する工程とを実施し、
前記受信部にて、
前記波形劣化された信号を受信側シリアル信号として受信する工程と、
前記受信側シリアル信号を受信側パラレル信号に変換する工程と、
前記受信側パラレル信号のビット誤り率を検出して信号伝送に関するマージンを測定する工程とを実施することを特徴とする送受信装置の試験方法。
【請求項１０】
請求項９に記載の送受信装置の試験方法において、
伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする工程を実施することを特徴とする送受信装置の試験方法。
【請求項１】
送信部および受信部を有する送受信装置であって、
前記送信部は、
送信側パラレル信号を送信側シリアル信号に変換するパラレル／シリアル変換回路と、
前記送信側シリアル信号の信号波形を劣化させる波形劣化回路と、
波形劣化された信号を前記受信部に送信する送信回路とを備え、
前記受信部は、
前記送信回路から送信された信号を受信側シリアル信号として受信する受信回路と、
前記受信側シリアル信号を受信側パラレル信号に変換するシリアル／パラレル変換回路と、
信号伝送に関する試験の際に前記受信側パラレル信号のビット誤り率を検出するエラー検出回路とを備えることを特徴とする送受信装置。
【請求項２】
請求項１に記載の送受信装置において、
信号伝送に関する試験の際に伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする可変フィルタを備えることを特徴とする送受信装置。
【請求項３】
請求項１または請求項２に記載の送受信装置において、
信号伝送に関する試験の際にデューティサイクル歪みを前記送信側シリアル信号に発生させるデューティサイクル歪み発生回路を備えることを特徴とする送受信装置。
【請求項４】
請求項１〜請求項３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタを前記基準クロックに発生させる正弦波ジッタ発生回路とを備えることを特徴とする送受信装置。
【請求項５】
請求項１〜請求項３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際にホワイトノイズを前記基準クロックに発生させるホワイトノイズ発生回路とを備えることを特徴とする送受信装置。
【請求項６】
請求項１〜請求項３のいずれかに記載の送受信装置において、
前記パラレル／シリアル変換回路の変換動作に使用されるクロックを基準クロックに基づいて発生させるクロック発生回路と、
信号伝送に関する試験の際に正弦波ジッタまたはホワイトノイズのいずれかを選択して前記基準クロックに発生させるジッタ発生回路を備えることを特徴とする送受信装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の送受信装置において、
信号伝送に関する試験の際にイコライズ機能を利用して前記受信側シリアル信号の信号波形を劣化させるイコライズ回路を備えることを特徴とする送受信装置。
【請求項８】
請求項７に記載の送受信装置において、
前記受信側シリアル信号を前記送信側シリアル信号として外部に出力するためのループバック経路を備えることを特徴とする送受信装置。
【請求項９】
送信部および受信部を有する送受信装置の試験方法であって、
前記送信部にて、
送信側パラレル信号を送信側シリアル信号に変換する工程と、
前記送信側シリアル信号の信号波形を劣化させる工程と、
波形劣化された信号を送信する工程とを実施し、
前記受信部にて、
前記波形劣化された信号を受信側シリアル信号として受信する工程と、
前記受信側シリアル信号を受信側パラレル信号に変換する工程と、
前記受信側パラレル信号のビット誤り率を検出して信号伝送に関するマージンを測定する工程とを実施することを特徴とする送受信装置の試験方法。
【請求項１０】
請求項９に記載の送受信装置の試験方法において、
伝送媒体の損失特性に合わせて設定された周波数特性で前記送信側シリアル信号をフィルタリングする工程を実施することを特徴とする送受信装置の試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２００８−１０９６３４（Ｐ２００８−１０９６３４Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００７−２０９４６７（Ｐ２００７−２０９４６７）
【出願日】平成１９年８月１０日（２００７．８．１０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１９年８月１０日（２００７．８．１０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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