配線基板
【課題】半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供すること。
【解決手段】第2のビア群における隣接する複数個ずつが第2のパッド7GのピッチP1より狭いピッチP2で寄り集まった複数のビアグループ6Bを形成しているとともに、隣接するビアグループ6Bに接続されたビアランド3L同士の間に第1の電源プレーン3Pが介在し、ビアランド3L同士の間の第1の電源プレーン3Pを通して第1のパッド7P群の各列から第1のスルーホール5Pへの導電路が形成されている特徴とする配線基板である。半導体素子接続パッド7への電源供給路が多数確保され半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。
【解決手段】第2のビア群における隣接する複数個ずつが第2のパッド7GのピッチP1より狭いピッチP2で寄り集まった複数のビアグループ6Bを形成しているとともに、隣接するビアグループ6Bに接続されたビアランド3L同士の間に第1の電源プレーン3Pが介在し、ビアランド3L同士の間の第1の電源プレーン3Pを通して第1のパッド7P群の各列から第1のスルーホール5Pへの導電路が形成されている特徴とする配線基板である。半導体素子接続パッド7への電源供給路が多数確保され半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路素子を搭載するための配線基板に関するものである。
【背景技術】
【0002】
従来、半導体集積回路素子を搭載するための配線基板として、ビルドアップ法により形成された配線基板が知られている。図11はビルドアップ法により形成された従来の配線基板の一例を示す概略断面図であり、図12は図11示した配線基板における要部概略上面図である。なお、図11においては、ハッチングを省略してある。
【0003】
図11に示すように、従来の配線基板30は、コア基板21の上下面にビルドアップ絶縁層22およびビルドアップ配線層23が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部30aを有している。
【0004】
コア基板21の上下面には銅箔や銅めっき層から成るコア導体層24が被着されている。また、コア基板21の上面から下面にかけてコア導体層24の一部として機能する銅めっき層が被着された多数のスルーホール25が形成されている。
【0005】
ビルドアップ絶縁層22には、それぞれに複数のビアホール26が形成されており、ビアホール26を含む各ビルドアップ絶縁層22の表面には銅めっき層から成るビルドアップ配線層23が被着形成されている。そしてビルドアップ配線層23は、ビアホール26を介して上下のものが互い接続されているとともにスルーホール25に電気的に接続している。さらに、このビルドアップ配線層23のうち、上面側における最外層のビルドアップ絶縁層22上に被着された一部は、搭載部30aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド27を形成しており、これらの半導体素子接続パッド27は図12に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。また、下面側における最外層のビルドアップ絶縁層22上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド28であり、この外部接続パッド28は格子状の並びに複数並んで形成されている。
【0006】
さらに、最外層のビルドアップ絶縁層22およびその上のビルドアップ配線層23上には、半導体素子接続パッド27および外部接続パッド28を露出させるソルダーレジスト層29が被着されている。そして、半導体素子接続パッド27の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド28の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【0007】
ところで、半導体集積回路素子Sは、配線基板30からの十分な電源供給を確保するためにその下面の中央部に接地用と電源用との電極端子Tを交互に多数設けるとともに下面の外周部に信号用の電極端子を多数設けた端子配置を採用する場合が増えている。このような半導体集積回路素子Sを搭載する場合、配線基板30における半導体素子接続パッド27の配置も半導体集積回路素子Sの電端子Tに対応して搭載部30aの中央部に接地用および電源用の半導体素子接続パッド27が多数配置され、搭載部30aの外周部に信号用の半導体素子接続パッド27が多数配置されることとなる。
【0008】
図13に、搭載部30aの中央部における接地用と電源用の半導体素子接続パッド27のみを抜き出して示す。図13においてGと記した半導体素子接続パッド27は接地用の半導体素子接続パッド27Gであり、Pと記した半導体素子接続パッド27は電源用の半導体素子接続パッド27Pである。図13に示すように、接地用の半導体素子接続パッド27Gと電源用の半導体素子接続パッド27Pとは1個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド27同士が1列ずつ帯状の一体のパターンとして統合されている。
【0009】
そして、これらの接地用および電源用の半導体素子接続パッド27は、図14に示すように、下層のビルドアップ配線層23を介してスルーホール25に電気的に接続されている。なお、図14は、図13における一部の半導体素子接続パッド27およびそれに対応する下層のビルドアップ配線層23およびコア導体層24を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア26の位置を示し、×印が上層からのビア26が接続される位置を示している。
【0010】
半導体素子接続パッド27が接続される次層のビルドアップ配線層23は、主として接地プレーン23Gであり、その中に電源用の半導体素子接続パッド27Pに接続されるビアランド23Lがクリアランス23Cを介して配設されている。ビアランド23Lは各列の電源用の半導体素子接続パッド27Pに対応した位置に列をなすように1対1で並んでおり、ビアランド23Lの各列のクリアランス23Cはひとつに繋がっている。そのため接地プレーン23Gは、ひとつに繋がったクリアランス23Cにより接地用の半導体素子接続パッド27Gの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド27Gは接地プレーン23Gのクリアランス23Cで挟まれた帯状の部分に接地用の各半導体素子接続パッド27Gからのビア26を介して接続され、電源用の半導体素子接続パッド27Pは1対1で対応するビアランド23Lにビア26を介して接続されている。
【0011】
その下層のビルドアップ配線層23は、主として電源プレーン23Pであり、その中に上層の接地プレーン23Gに接続されるビアランド23Lがクリアランス23Cを介して配設されている。ビアランド23Lは各列の接地用の半導体素子接続パッド27Gに対応した位置に列をなすように1対1で並んでおり、上層のビルドアップ配線層23の場合と同様にビアランド23Lの各列のクリアランス23Cはひとつに繋がっている。そのため電源プレーン23Pは、ひとつに繋がったクリアランス23Cにより電源用の半導体素子接続パッド27の各列に対応するように帯状に隔てられた状態となっている。そして、上層の接地プレーン23Gは接地用の半導体素子接続パッド27Gに対して1対1で対応するビアランド23Lにビア26を介して接続され、電源用の半導体素子接続パッド27Pに接続された上層のビアランド23Lは電源プレーン23Pのクリアランス23Cで挟まれた帯状の部分に上層のビアランド23Lからのビア26を介して接続されている。
【0012】
その下層のコア導体層24は、主として接地プレーン24Gであり、接地プレーン24Gは接地用のスルーホール25Gに接続されているとともに、その中に電源用のスルーホール25Pに接続されたスルーホールランド24Lがクリアランス24Cを介して配設されている。そして、接地プレーン23Gに接続された上層のビアランド23Lがビア26を介して接地プレーン24Gに接続され、上層の電源プレーン23Pがビア26を介してスルーホールランド34Lに接続されている。その結果、接地用の半導体素子接続パッド27Gが接地用のスルーホール25Gに電気的に接続されるとともに電源用の半導体素子接続パッド27Pが電源用のスルーホール25Pに電気的に接続されることとなる。
【0013】
ところが、一般には半導体素子接続パッド27のピッチよりもスルーホール25のピッチの方が大きいことから、例えば図14中にAで示した電源用の半導体素子接続パッド27Pの列を例にとると、この列の半導体素子接続パッド27Pに接続された電源プレーン23Pの帯状の部分の下方には電源用のスルーホール25Pが位置しないことになる。その結果、この部分では電源用のスルーホール25Pまでの電流経路が電源プレーン23Pのクリアランス23Cを大きく迂回することになる。そして、この部分には列Aの電源用の半導体素子接続パッド27Pに接続するためのビア26が多数接続されているので、この大きく迂回する電流経路に大きな電流が集中して流れることとなる。その結果、この電流経路を通しての列Aの電源用の半導体素子接続パッド27Pへ十分な電源供給ができずに半導体集積回路素子Sの良好な作動が損なわれてしまう。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2003−332377号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
本発明が解決しようとする課題は、コア基板におけるスルーホールからの半導体素子接続パッドへの電源供給路を多数確保して半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【0016】
本発明の配線基板は、第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板の上面に、少なくとも第1の絶縁層間を有する複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に格子状の配列で一個ずつまたは複数個ずつが交互に列をなすように配設されており、前記第1のスルーホールに電気的に接続された第1のパッド群および前記第2のスルーホールに電気的に接続された第2のパッド群と、前記第1の絶縁層間に配設されており、前記第1のパッド群の各列に対応する位置に接続された第1のビア群を介して前記第1のパッド群に電気的に接続された第1の電源プレーンおよび前記第2のパッド群の各列に対応する位置に接続された第2のビア群を介して前記第2のパッド群に電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれたビアランド群とを有する配線基板であって、前記第2のビア群における隣接する複数個ずつが前記第2のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の各列から前記第1のスルーホールへの導電路が形成されている特徴とするものである。
【発明の効果】
【0017】
本発明の配線基板によれば、上記構成において、前記第2のビア群における隣接する複数個ずつが前記第2のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の格列から前記第1のスルーホールへの導電路が形成されていることから、第1のスルーホールからの第1のパッドへの電源供給路を多数確保して半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。
【図面の簡単な説明】
【0018】
【図1】図1は、本発明の配線基板の実施形態における一例を示す概略断面図である。
【図2】図2は、図1に示す配線基板の要部概略上面図である。
【図3】図3は、図2の要部拡大図である。
【図4】図4は、図1および図2に示す配線基板の要部分解斜視図である。
【図5】図5は、図3における要部拡大図である。
【図6】図6は、本発明の配線基板の実施形態における別の例を示す概略断面図である。
【図7】図7は、図6に示す配線基板の要部概略上面図である。
【図8】図8は、図7の要部拡大図である。
【図9】図9は、図6および図7に示す配線基板の要部分解斜視図である。
【図10】図10は、図7の要部拡大図である。
【図11】図11は、従来の配線基板を示す概略断面図である。
【図12】図12は、図11に示す配線基板の要部概略上面図である。
【図13】図13は、図12の要部拡大図である。
【図14】図14は、図11および図12に示す配線基板の要部分解斜視図である。
【発明を実施するための形態】
【0019】
次に本発明の配線基板における実施形態の一例を添付の図1〜図4を基にして説明する。図1はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図2は図1示した配線基板における要部概略上面図である。また図3は、図2における要部拡大図であり、図4は、図1および図2に示す配線基板における要部分解斜視図である。さらに図5は、図3の要部拡大図である。なお、図1においては、ハッチングを省略してある。
【0020】
図1に示すように、本例の配線基板10は、コア基板1の上下面にビルドアップ絶縁層2およびビルドアップ配線層3が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部10aを有している。
【0021】
コア基板1は、厚みが50〜800μm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板1の上下面に銅箔や銅めっき層から成るコア導体層4が被着されているとともに絶縁基板1の上面から下面にかけてコア導体層4の一部として機能する銅めっき層が被着された多数のスルーホール5が形成されている。なお、スルーホール5の直径は100〜300μm程度であり、その内部は樹脂により充填されている。
【0022】
ビルドアップ絶縁層2は、エポキシ樹脂等の熱硬化性樹脂を含む絶縁材料から成り、それぞれに複数のビアホール6が形成されており、ビアホール6を含む各ビルドアップ絶縁層2の表面には銅めっき層から成るビルドアップ配線層3が被着形成されている。そしてビルドアップ配線層3は、ビアホール6を介して上下のものが互い接続されているとともにスルーホール5に電気的に接続している。さらに、このビルドアップ配線層3のうち、上面側における最外層のビルドアップ絶縁層2上に被着された一部は、搭載部10aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド7を形成しており、これらの半導体素子接続パッド7は図2に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。なお、半導体素子接続パッド7は搭載部10aの中央部に接地用および電源用の半導体素子接続パッド7が多数配置され、搭載部10aの外周部に信号用の半導体素子接続パッド7が多数配置されている。また、下面側における最外層のビルドアップ絶縁層2上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド8であり、この外部接続パッド8は格子状の並びに複数並んで形成されている。
【0023】
さらに、最外層のビルドアップ絶縁層2およびその上のビルドアップ配線層3上には、半導体素子接続パッド7および外部接続パッド8を露出させるソルダーレジスト層9が被着されている。そして、半導体素子接続パッド9の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド8の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【0024】
図3に、搭載部10aの中央部における接地用と電源用の半導体素子接続パッド7のみを抜き出して示す。図3においてGと記した半導体素子接続パッド7は接地用の半導体素子接続パッド7Gであり、Pと記した半導体素子接続パッド7は電源用の半導体素子接続パッド7Pである。図3に示すように、接地用の半導体素子接続パッド7Gと電源用の半導体素子接続パッド7Pとは1個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド7同士が1列ずつ帯状の一体のパターンとして統合されている。
【0025】
そして、これらの接地用の半導体素子接続パッド7Gおよび電源用の半導体素子接続パッド7Pは、図4に示すように、下層のビルドアップ配線層3を介してスルーホール5に電気的に接続されている。なお、図4は、図3における一部の半導体素子接続パッド7およびそれに対応する下層のビルドアップ配線層3およびコア導体層4を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア6の位置を示し、×印が上層からのビア6が接続される位置を示している。ところで、本例においては、図5に要部平面図で示すように、各半導体素子接続パッド7に接続されるビア6は、半導体素子接続パッド7の各列において2個ずつが半導体素子接続パッド7のピッチP1よりも狭いピッチP2で寄り集まって複数のビアグループ6Aを形成している。そのため各ビアグループ6A同士の間は半導体素子接続パッド7のピッチP1よりも広い間隔となっている。
【0026】
半導体素子接続パッド7が接続される次層のビルドアップ配線層3は、主として接地プレーン3Gであり、その中に電源用の半導体素子接続パッド7Pにビアグループ6Aを介して接続されるビアランド3Lがクリアランス3Cを介して配設されている。ビアランド3Lは各列の電源用の半導体素子接続パッド7Pに接続されたビアグループ6Aに対応した位置に列をなすように並んでおり、各列のクリアランス3Cはビアランド3L毎にそれぞれの間に接地プレーン3Gが介在するように独立している。そのため接地プレーン3Gは、ビアランド3Lを取り囲むクリアランス3Cの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ6A内のビア6のピッチP2を半導体素子接続パッド7のピッチP1よりも狭いものとしてビアグループ6A同士の間隔を半導体素子接続パッド7のピッチP1よりも広いものとすることで、各ビアグループ6Aに接続されるビアランド3L同士の間に接地用プレーン3Gを介在させるための十分な領域を確保することにより実現される。他方、接地用の半導体素子接続パッド7Gは、各列の半導体素子接続パッド7Gに接続されたビアグループ6Aを介して電源プレーン3Gに接続されている。また、このビルドアップ配線層3におけるビアランド3Lおよび接地プレーン3Gからは、ビアグループ6Aから若干ずれた位置にビアグループ6Aと同じピッチで配設されたビアグループ6Bがその下層のビルドアップ配線層3に接続するように形成されている。
【0027】
その下層のビルドアップ配線層3は、主として電源プレーン3Pであり、その中に上層の接地プレーン3Gにビアグループ6Bを介して接続されるビアランド3Lがクリアランス3Cを介して配設されている。ビアランド3Lは各列の接地用の半導体素子接続パッド7Gに接続されたビアグループ6Bに対応した位置に列をなすように並んでおり、各列のクリアランス3Cはビアランド3L毎にそれぞれの間に電源プレーン3Pが介在するように独立している。そのため電源プレーン3Pは、ビアランド3Lを取り囲むクリアランス3Cの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ6B内のビア6のピッチP2を半導体素子接続パッド7のピッチP1よりも狭いものとしてビアグループ6B同士の間隔を半導体素子接続パッド7のピッチP1よりも広いものとすることで、各ビアグループ6Bに接続されるビアランド3L同士の間に電源プレーン3Gを介在させるための十分な領域を確保することにより実現される。他方、電源プレーン3Pは、上層のビアランド3Lにビアグループ6Bを介して接続されている。
【0028】
その下層のコア導体層4は、主として接地プレーン4Gであり、接地プレーン4Gは接地用のスルーホール5Gに接続されているとともに、その中に電源用のスルーホール5Pに接続されたスルーホールランド4Lがクリアランス4Cを介して配設されている。そして、接地プレーン3Gに接続された上層のビアランド3Lがビア6を介して接地プレーン4Gに接続され、上層の電源プレーン3Pがビア6を介してスルーホールランド4Lに接続されている。その結果、接地用の半導体素子接続パッド7Gが接地用のスルーホール5Gに電気的に接続されるとともに電源用の半導体素子接続パッド7Pが電源用のスルーホール5Pに電気的に接続されることとなる。
【0029】
本例の配線基板においては、上述したように、電源プレーン3Pの中に設けられた接地用のビアランド3Lに、上層の接地プレーン3Gから接続されるビアグループ6B内のビア6のピッチP2を半導体素子接続パッド7のピッチP1よりも狭いものとしてビアグループ6B同士の間隔を半導体素子接続パッド7のピッチP1よりも広いものとすることで、隣接するビアグループ6Bに接続されたビアランド3L同士の間に電源プレーン3Pが介在することが重要である。このような構成により、ビアランド3L同士の間の電源プレーン3Pを通して電源用の半導体素子接続パッド7Pのパッド群の格列から電源用のスルーホール5Pへの導電路が形成されるので、コア基板1における電源用のスルーホール5Pからの電源用の半導体素子接続パッド7Pへの電源供給路を多数確保して半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。なお、本発明者が直流電流密度シミュレータを用いて行なったシミュレーションによると、半導体集積回路素子Sに対する電源供給において過渡電流が流れた際の電圧降下は大幅に改善される結果が確認できた。
【0030】
次に本発明の配線基板における実施形態の別の例を添付の図6〜図9を基にして説明する。図6はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図7は図6示した配線基板における要部概略上面図である。また図8は、図7における要部拡大図であり、図9は、図6および図7に示す配線基板における要部分解斜視図である。さらに図10は、図8の要部拡大図である。なお、図6においては、ハッチングを省略してある。
【0031】
図6に示すように、本例の配線基板20は、コア基板11の上下面にビルドアップ絶縁層12およびビルドアップ配線層13が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部20aを有している。
【0032】
コア基板11はその上下面に銅箔や銅めっき層から成るコア導体層14が被着されているとともに絶縁基板11の上面から下面にかけてコア導体層14の一部として機能する銅めっき層が被着された多数のスルーホール15が形成されている。
【0033】
ビルドアップ絶縁層12は、それぞれに複数のビアホール16が形成されており、ビアホール16を含む各ビルドアップ絶縁層12の表面には銅めっき層から成るビルドアップ配線層13が被着形成されている。そしてビルドアップ配線層13は、ビアホール16を介して上下のものが互い接続されているとともにスルーホール15に電気的に接続している。さらに、このビルドアップ配線層13のうち、上面側における最外層のビルドアップ絶縁層12上に被着された一部は、搭載部20aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド17を形成しており、これらの半導体素子接続パッド17は図7に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。なお、半導体素子接続パッド17は搭載部20aの中央部に接地用および電源用の半導体素子接続パッド17が多数配置され、搭載部20aの外周部に信号用の半導体素子接続パッド17が多数配置されている。また、下面側における最外層のビルドアップ絶縁層12上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド18であり、この外部接続パッド18は格子状の並びに複数並んで形成されている。
【0034】
さらに、最外層のビルドアップ絶縁層12およびその上のビルドアップ配線層13上には、半導体素子接続パッド17および外部接続パッド18を露出させるソルダーレジスト層19が被着されている。そして、半導体素子接続パッド17の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド18の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【0035】
図8に、搭載部20aの中央部における接地用と電源用の半導体素子接続パッド17のみを抜き出して示す。図8においてGと記した半導体素子接続パッド17は接地用の半導体素子接続パッド17Gであり、Pと記した半導体素子接続パッド17は電源用の半導体素子接続パッド17Pである。図8に示すように、接地用の半導体素子接続パッド17Gと電源用の半導体素子接続パッド17Pとは4個ずつが一組となって格子状の配列で列をなすようにして交互に配設されているとともに、各組の接地用の半導体素子接続パッド17G同士が網目状の一体のパターンとして統合されているとともに各組の電源用の半導体素子接続パッド17P同士が4個ずつ一体のパターンとして統合されている。
【0036】
そして、これらの接地用の半導体素子接続パッド17Gおよび電源用の半導体素子接続パッド17Pは、図9に示すように、下層のビルドアップ配線層13を介してスルーホール15に電気的に接続されている。なお、図9は、図8における一部の半導体素子接続パッド17およびそれに対応する下層のビルドアップ配線層13およびコア導体層14を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア16の位置を示し、×印が上層からのビア16が接続される位置を示している。ところで、本例においては、図10に要部平面図で示すように、接地用の各半導体素子接続パッド17Gに接続されるビア16は、接地用の半導体素子接続パッド17Gの各列において4個ずつが半導体素子接続パッド17のピッチP1よりも狭いピッチP2で寄り集まって複数のビアグループ16Aを形成している。そのため各ビアグループ16A同士の間は半導体素子接続パッド17のピッチP1よりも広い間隔となっている。なお、電源用の半導体素子接続パッド17Pに接続されるビア16は、この例では電源用の半導体素子接続パッド17PのピッチP1と同じピッチで形成されている。
【0037】
半導体素子接続パッド17が接続される次層のビルドアップ配線層13は、主として接地プレーン13Gであり、その中に電源用の半導体素子接続パッド17Pにビア16を介して接続されるビアランド13Lがクリアランス13Cを介して配設されている。ビアランド13Lは各列の電源用の半導体素子接続パッド17Pに対応した位置に列をなすように並んでおり、各列のクリアランス13Cはひとつに繋がっている。そのため接地プレーン13Gは、ひとつに繋がったクリアランス13Cにより接地用の半導体素子接続パッド17Gの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド17Gは接地プレーン13Gのクリアランス13Cで挟まれた帯状の部分に接地用の各半導体素子接続パッド17Gからのビアグループ16Aを介して接続されている。また、このビルドアップ配線層13におけるビアランド13Lからは半導体素子接続パッド17のピッチP1と同じピッチで配設されたビア16が、また接地プレーン3Gからはビアグループ6Aから若干ずれた位置にビアグループ6Aと同じピッチで配設されたビアグループ16Bがその下層のビルドアップ配線層3に接続するように形成されている。
【0038】
その下層のビルドアップ配線層13は、主として電源プレーン13Pであり、その中に上層の接地プレーン13Gにビアグループ16Bを介して接続されるビアランド13Lがクリアランス13Cを介して配設されている。ビアランド13Lは各列の接地用の半導体素子接続パッド17Gに接続されたビアグループ16Bに対応した位置に列をなすように並んでおり、各列のクリアランス13Cはビアランド13L毎にそれぞれの間に電源プレーン13Pが介在するように独立している。そのため電源プレーン13Pは、ビアランド13Lを取り囲むクリアランス13Cの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ16B内のビア6のピッチP2を半導体素子接続パッド17のピッチP1よりも狭いものとしてビアグループ16B同士の間隔を半導体素子接続パッド17のピッチP1よりも広いものとすることで、各ビアグループ16Bに接続されるビアランド3L同士の間に電源プレーン13Gを介在させるための十分な領域を確保することにより実現される。他方、電源プレーン13Pは、上層のビアランド13Lにビア16を介して接続されている。
【0039】
その下層のコア導体層14は、主として接地プレーン14Gであり、接地プレーン14Gは接地用のスルーホール15Gに接続されているとともに、その中に電源用のスルーホール15Pに接続されたスルーホールランド14Lがクリアランス14Cを介して配設されている。そして、そして接地プレーン13Gに接続された上層のビアランド13Lがビア16を介して接地プレーン14Gに接続され、上層の電源プレーン13Pがビア16を介してスルーホールランド14Lに接続されている。その結果、接地用の半導体素子接続パッド17Gが接地用のスルーホール15Gに電気的に接続されるとともに電源用の半導体素子接続パッド17Pが電源用のスルーホール15Pに電気的に接続されることとなる。
【0040】
本例の配線基板においては、上述したように、電源プレーン13Pの中に設けられた接地用のビアランド13Lに、上層の接地プレーン13Gから接続されるビアグループ16B内のビア16のピッチP2を接地用の半導体素子接続パッド17GのピッチP1よりも狭いものとしてビアグループ16B同士の間隔を半導体素子接続パッド17Gのピッチよりも広いものとすることで、隣接するビアグループ16Bに接続されたビアランド13L同士の間に電源プレーン13Pが介在することが重要である。このような構成により、ビアランド13L同士の間の電源プレーン13Pを通して電源用の半導体素子接続パッド17Pのパッド群の格列から電源用のスルーホール15Pへの導電路が形成されるので、コア基板11における電源用のスルーホール15Pからの電源用の半導体素子接続パッド17Pへの電源供給路を多数確保して半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。なお本発明は、接地用の電位と電源用の電位とを入れ替えた場合にも適用されることはいうまでもない。
【符号の説明】
【0041】
1,11 コア基板
2,12 ビルドアップ絶縁層
3,13 ビルドアップ配線層
3C,13C クリアランス
3G,3P,13G,13P 電源プレーン
3L,13L ビアランド
5,15 スルーホール
6,16 ビア
6A,6B,16A,16B ビアグループ
7,17 半導体素子接続パッド
【技術分野】
【0001】
本発明は、半導体集積回路素子を搭載するための配線基板に関するものである。
【背景技術】
【0002】
従来、半導体集積回路素子を搭載するための配線基板として、ビルドアップ法により形成された配線基板が知られている。図11はビルドアップ法により形成された従来の配線基板の一例を示す概略断面図であり、図12は図11示した配線基板における要部概略上面図である。なお、図11においては、ハッチングを省略してある。
【0003】
図11に示すように、従来の配線基板30は、コア基板21の上下面にビルドアップ絶縁層22およびビルドアップ配線層23が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部30aを有している。
【0004】
コア基板21の上下面には銅箔や銅めっき層から成るコア導体層24が被着されている。また、コア基板21の上面から下面にかけてコア導体層24の一部として機能する銅めっき層が被着された多数のスルーホール25が形成されている。
【0005】
ビルドアップ絶縁層22には、それぞれに複数のビアホール26が形成されており、ビアホール26を含む各ビルドアップ絶縁層22の表面には銅めっき層から成るビルドアップ配線層23が被着形成されている。そしてビルドアップ配線層23は、ビアホール26を介して上下のものが互い接続されているとともにスルーホール25に電気的に接続している。さらに、このビルドアップ配線層23のうち、上面側における最外層のビルドアップ絶縁層22上に被着された一部は、搭載部30aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド27を形成しており、これらの半導体素子接続パッド27は図12に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。また、下面側における最外層のビルドアップ絶縁層22上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド28であり、この外部接続パッド28は格子状の並びに複数並んで形成されている。
【0006】
さらに、最外層のビルドアップ絶縁層22およびその上のビルドアップ配線層23上には、半導体素子接続パッド27および外部接続パッド28を露出させるソルダーレジスト層29が被着されている。そして、半導体素子接続パッド27の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド28の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【0007】
ところで、半導体集積回路素子Sは、配線基板30からの十分な電源供給を確保するためにその下面の中央部に接地用と電源用との電極端子Tを交互に多数設けるとともに下面の外周部に信号用の電極端子を多数設けた端子配置を採用する場合が増えている。このような半導体集積回路素子Sを搭載する場合、配線基板30における半導体素子接続パッド27の配置も半導体集積回路素子Sの電端子Tに対応して搭載部30aの中央部に接地用および電源用の半導体素子接続パッド27が多数配置され、搭載部30aの外周部に信号用の半導体素子接続パッド27が多数配置されることとなる。
【0008】
図13に、搭載部30aの中央部における接地用と電源用の半導体素子接続パッド27のみを抜き出して示す。図13においてGと記した半導体素子接続パッド27は接地用の半導体素子接続パッド27Gであり、Pと記した半導体素子接続パッド27は電源用の半導体素子接続パッド27Pである。図13に示すように、接地用の半導体素子接続パッド27Gと電源用の半導体素子接続パッド27Pとは1個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド27同士が1列ずつ帯状の一体のパターンとして統合されている。
【0009】
そして、これらの接地用および電源用の半導体素子接続パッド27は、図14に示すように、下層のビルドアップ配線層23を介してスルーホール25に電気的に接続されている。なお、図14は、図13における一部の半導体素子接続パッド27およびそれに対応する下層のビルドアップ配線層23およびコア導体層24を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア26の位置を示し、×印が上層からのビア26が接続される位置を示している。
【0010】
半導体素子接続パッド27が接続される次層のビルドアップ配線層23は、主として接地プレーン23Gであり、その中に電源用の半導体素子接続パッド27Pに接続されるビアランド23Lがクリアランス23Cを介して配設されている。ビアランド23Lは各列の電源用の半導体素子接続パッド27Pに対応した位置に列をなすように1対1で並んでおり、ビアランド23Lの各列のクリアランス23Cはひとつに繋がっている。そのため接地プレーン23Gは、ひとつに繋がったクリアランス23Cにより接地用の半導体素子接続パッド27Gの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド27Gは接地プレーン23Gのクリアランス23Cで挟まれた帯状の部分に接地用の各半導体素子接続パッド27Gからのビア26を介して接続され、電源用の半導体素子接続パッド27Pは1対1で対応するビアランド23Lにビア26を介して接続されている。
【0011】
その下層のビルドアップ配線層23は、主として電源プレーン23Pであり、その中に上層の接地プレーン23Gに接続されるビアランド23Lがクリアランス23Cを介して配設されている。ビアランド23Lは各列の接地用の半導体素子接続パッド27Gに対応した位置に列をなすように1対1で並んでおり、上層のビルドアップ配線層23の場合と同様にビアランド23Lの各列のクリアランス23Cはひとつに繋がっている。そのため電源プレーン23Pは、ひとつに繋がったクリアランス23Cにより電源用の半導体素子接続パッド27の各列に対応するように帯状に隔てられた状態となっている。そして、上層の接地プレーン23Gは接地用の半導体素子接続パッド27Gに対して1対1で対応するビアランド23Lにビア26を介して接続され、電源用の半導体素子接続パッド27Pに接続された上層のビアランド23Lは電源プレーン23Pのクリアランス23Cで挟まれた帯状の部分に上層のビアランド23Lからのビア26を介して接続されている。
【0012】
その下層のコア導体層24は、主として接地プレーン24Gであり、接地プレーン24Gは接地用のスルーホール25Gに接続されているとともに、その中に電源用のスルーホール25Pに接続されたスルーホールランド24Lがクリアランス24Cを介して配設されている。そして、接地プレーン23Gに接続された上層のビアランド23Lがビア26を介して接地プレーン24Gに接続され、上層の電源プレーン23Pがビア26を介してスルーホールランド34Lに接続されている。その結果、接地用の半導体素子接続パッド27Gが接地用のスルーホール25Gに電気的に接続されるとともに電源用の半導体素子接続パッド27Pが電源用のスルーホール25Pに電気的に接続されることとなる。
【0013】
ところが、一般には半導体素子接続パッド27のピッチよりもスルーホール25のピッチの方が大きいことから、例えば図14中にAで示した電源用の半導体素子接続パッド27Pの列を例にとると、この列の半導体素子接続パッド27Pに接続された電源プレーン23Pの帯状の部分の下方には電源用のスルーホール25Pが位置しないことになる。その結果、この部分では電源用のスルーホール25Pまでの電流経路が電源プレーン23Pのクリアランス23Cを大きく迂回することになる。そして、この部分には列Aの電源用の半導体素子接続パッド27Pに接続するためのビア26が多数接続されているので、この大きく迂回する電流経路に大きな電流が集中して流れることとなる。その結果、この電流経路を通しての列Aの電源用の半導体素子接続パッド27Pへ十分な電源供給ができずに半導体集積回路素子Sの良好な作動が損なわれてしまう。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2003−332377号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
本発明が解決しようとする課題は、コア基板におけるスルーホールからの半導体素子接続パッドへの電源供給路を多数確保して半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供することにある。
【課題を解決するための手段】
【0016】
本発明の配線基板は、第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板の上面に、少なくとも第1の絶縁層間を有する複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に格子状の配列で一個ずつまたは複数個ずつが交互に列をなすように配設されており、前記第1のスルーホールに電気的に接続された第1のパッド群および前記第2のスルーホールに電気的に接続された第2のパッド群と、前記第1の絶縁層間に配設されており、前記第1のパッド群の各列に対応する位置に接続された第1のビア群を介して前記第1のパッド群に電気的に接続された第1の電源プレーンおよび前記第2のパッド群の各列に対応する位置に接続された第2のビア群を介して前記第2のパッド群に電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれたビアランド群とを有する配線基板であって、前記第2のビア群における隣接する複数個ずつが前記第2のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の各列から前記第1のスルーホールへの導電路が形成されている特徴とするものである。
【発明の効果】
【0017】
本発明の配線基板によれば、上記構成において、前記第2のビア群における隣接する複数個ずつが前記第2のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の格列から前記第1のスルーホールへの導電路が形成されていることから、第1のスルーホールからの第1のパッドへの電源供給路を多数確保して半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることができる。
【図面の簡単な説明】
【0018】
【図1】図1は、本発明の配線基板の実施形態における一例を示す概略断面図である。
【図2】図2は、図1に示す配線基板の要部概略上面図である。
【図3】図3は、図2の要部拡大図である。
【図4】図4は、図1および図2に示す配線基板の要部分解斜視図である。
【図5】図5は、図3における要部拡大図である。
【図6】図6は、本発明の配線基板の実施形態における別の例を示す概略断面図である。
【図7】図7は、図6に示す配線基板の要部概略上面図である。
【図8】図8は、図7の要部拡大図である。
【図9】図9は、図6および図7に示す配線基板の要部分解斜視図である。
【図10】図10は、図7の要部拡大図である。
【図11】図11は、従来の配線基板を示す概略断面図である。
【図12】図12は、図11に示す配線基板の要部概略上面図である。
【図13】図13は、図12の要部拡大図である。
【図14】図14は、図11および図12に示す配線基板の要部分解斜視図である。
【発明を実施するための形態】
【0019】
次に本発明の配線基板における実施形態の一例を添付の図1〜図4を基にして説明する。図1はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図2は図1示した配線基板における要部概略上面図である。また図3は、図2における要部拡大図であり、図4は、図1および図2に示す配線基板における要部分解斜視図である。さらに図5は、図3の要部拡大図である。なお、図1においては、ハッチングを省略してある。
【0020】
図1に示すように、本例の配線基板10は、コア基板1の上下面にビルドアップ絶縁層2およびビルドアップ配線層3が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部10aを有している。
【0021】
コア基板1は、厚みが50〜800μm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板1の上下面に銅箔や銅めっき層から成るコア導体層4が被着されているとともに絶縁基板1の上面から下面にかけてコア導体層4の一部として機能する銅めっき層が被着された多数のスルーホール5が形成されている。なお、スルーホール5の直径は100〜300μm程度であり、その内部は樹脂により充填されている。
【0022】
ビルドアップ絶縁層2は、エポキシ樹脂等の熱硬化性樹脂を含む絶縁材料から成り、それぞれに複数のビアホール6が形成されており、ビアホール6を含む各ビルドアップ絶縁層2の表面には銅めっき層から成るビルドアップ配線層3が被着形成されている。そしてビルドアップ配線層3は、ビアホール6を介して上下のものが互い接続されているとともにスルーホール5に電気的に接続している。さらに、このビルドアップ配線層3のうち、上面側における最外層のビルドアップ絶縁層2上に被着された一部は、搭載部10aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド7を形成しており、これらの半導体素子接続パッド7は図2に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。なお、半導体素子接続パッド7は搭載部10aの中央部に接地用および電源用の半導体素子接続パッド7が多数配置され、搭載部10aの外周部に信号用の半導体素子接続パッド7が多数配置されている。また、下面側における最外層のビルドアップ絶縁層2上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド8であり、この外部接続パッド8は格子状の並びに複数並んで形成されている。
【0023】
さらに、最外層のビルドアップ絶縁層2およびその上のビルドアップ配線層3上には、半導体素子接続パッド7および外部接続パッド8を露出させるソルダーレジスト層9が被着されている。そして、半導体素子接続パッド9の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド8の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【0024】
図3に、搭載部10aの中央部における接地用と電源用の半導体素子接続パッド7のみを抜き出して示す。図3においてGと記した半導体素子接続パッド7は接地用の半導体素子接続パッド7Gであり、Pと記した半導体素子接続パッド7は電源用の半導体素子接続パッド7Pである。図3に示すように、接地用の半導体素子接続パッド7Gと電源用の半導体素子接続パッド7Pとは1個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド7同士が1列ずつ帯状の一体のパターンとして統合されている。
【0025】
そして、これらの接地用の半導体素子接続パッド7Gおよび電源用の半導体素子接続パッド7Pは、図4に示すように、下層のビルドアップ配線層3を介してスルーホール5に電気的に接続されている。なお、図4は、図3における一部の半導体素子接続パッド7およびそれに対応する下層のビルドアップ配線層3およびコア導体層4を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア6の位置を示し、×印が上層からのビア6が接続される位置を示している。ところで、本例においては、図5に要部平面図で示すように、各半導体素子接続パッド7に接続されるビア6は、半導体素子接続パッド7の各列において2個ずつが半導体素子接続パッド7のピッチP1よりも狭いピッチP2で寄り集まって複数のビアグループ6Aを形成している。そのため各ビアグループ6A同士の間は半導体素子接続パッド7のピッチP1よりも広い間隔となっている。
【0026】
半導体素子接続パッド7が接続される次層のビルドアップ配線層3は、主として接地プレーン3Gであり、その中に電源用の半導体素子接続パッド7Pにビアグループ6Aを介して接続されるビアランド3Lがクリアランス3Cを介して配設されている。ビアランド3Lは各列の電源用の半導体素子接続パッド7Pに接続されたビアグループ6Aに対応した位置に列をなすように並んでおり、各列のクリアランス3Cはビアランド3L毎にそれぞれの間に接地プレーン3Gが介在するように独立している。そのため接地プレーン3Gは、ビアランド3Lを取り囲むクリアランス3Cの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ6A内のビア6のピッチP2を半導体素子接続パッド7のピッチP1よりも狭いものとしてビアグループ6A同士の間隔を半導体素子接続パッド7のピッチP1よりも広いものとすることで、各ビアグループ6Aに接続されるビアランド3L同士の間に接地用プレーン3Gを介在させるための十分な領域を確保することにより実現される。他方、接地用の半導体素子接続パッド7Gは、各列の半導体素子接続パッド7Gに接続されたビアグループ6Aを介して電源プレーン3Gに接続されている。また、このビルドアップ配線層3におけるビアランド3Lおよび接地プレーン3Gからは、ビアグループ6Aから若干ずれた位置にビアグループ6Aと同じピッチで配設されたビアグループ6Bがその下層のビルドアップ配線層3に接続するように形成されている。
【0027】
その下層のビルドアップ配線層3は、主として電源プレーン3Pであり、その中に上層の接地プレーン3Gにビアグループ6Bを介して接続されるビアランド3Lがクリアランス3Cを介して配設されている。ビアランド3Lは各列の接地用の半導体素子接続パッド7Gに接続されたビアグループ6Bに対応した位置に列をなすように並んでおり、各列のクリアランス3Cはビアランド3L毎にそれぞれの間に電源プレーン3Pが介在するように独立している。そのため電源プレーン3Pは、ビアランド3Lを取り囲むクリアランス3Cの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ6B内のビア6のピッチP2を半導体素子接続パッド7のピッチP1よりも狭いものとしてビアグループ6B同士の間隔を半導体素子接続パッド7のピッチP1よりも広いものとすることで、各ビアグループ6Bに接続されるビアランド3L同士の間に電源プレーン3Gを介在させるための十分な領域を確保することにより実現される。他方、電源プレーン3Pは、上層のビアランド3Lにビアグループ6Bを介して接続されている。
【0028】
その下層のコア導体層4は、主として接地プレーン4Gであり、接地プレーン4Gは接地用のスルーホール5Gに接続されているとともに、その中に電源用のスルーホール5Pに接続されたスルーホールランド4Lがクリアランス4Cを介して配設されている。そして、接地プレーン3Gに接続された上層のビアランド3Lがビア6を介して接地プレーン4Gに接続され、上層の電源プレーン3Pがビア6を介してスルーホールランド4Lに接続されている。その結果、接地用の半導体素子接続パッド7Gが接地用のスルーホール5Gに電気的に接続されるとともに電源用の半導体素子接続パッド7Pが電源用のスルーホール5Pに電気的に接続されることとなる。
【0029】
本例の配線基板においては、上述したように、電源プレーン3Pの中に設けられた接地用のビアランド3Lに、上層の接地プレーン3Gから接続されるビアグループ6B内のビア6のピッチP2を半導体素子接続パッド7のピッチP1よりも狭いものとしてビアグループ6B同士の間隔を半導体素子接続パッド7のピッチP1よりも広いものとすることで、隣接するビアグループ6Bに接続されたビアランド3L同士の間に電源プレーン3Pが介在することが重要である。このような構成により、ビアランド3L同士の間の電源プレーン3Pを通して電源用の半導体素子接続パッド7Pのパッド群の格列から電源用のスルーホール5Pへの導電路が形成されるので、コア基板1における電源用のスルーホール5Pからの電源用の半導体素子接続パッド7Pへの電源供給路を多数確保して半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。なお、本発明者が直流電流密度シミュレータを用いて行なったシミュレーションによると、半導体集積回路素子Sに対する電源供給において過渡電流が流れた際の電圧降下は大幅に改善される結果が確認できた。
【0030】
次に本発明の配線基板における実施形態の別の例を添付の図6〜図9を基にして説明する。図6はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図7は図6示した配線基板における要部概略上面図である。また図8は、図7における要部拡大図であり、図9は、図6および図7に示す配線基板における要部分解斜視図である。さらに図10は、図8の要部拡大図である。なお、図6においては、ハッチングを省略してある。
【0031】
図6に示すように、本例の配線基板20は、コア基板11の上下面にビルドアップ絶縁層12およびビルドアップ配線層13が交互に積層されており、その上面中央部に半導体集積回路素子Sを搭載するための搭載部20aを有している。
【0032】
コア基板11はその上下面に銅箔や銅めっき層から成るコア導体層14が被着されているとともに絶縁基板11の上面から下面にかけてコア導体層14の一部として機能する銅めっき層が被着された多数のスルーホール15が形成されている。
【0033】
ビルドアップ絶縁層12は、それぞれに複数のビアホール16が形成されており、ビアホール16を含む各ビルドアップ絶縁層12の表面には銅めっき層から成るビルドアップ配線層13が被着形成されている。そしてビルドアップ配線層13は、ビアホール16を介して上下のものが互い接続されているとともにスルーホール15に電気的に接続している。さらに、このビルドアップ配線層13のうち、上面側における最外層のビルドアップ絶縁層12上に被着された一部は、搭載部20aにおいて半導体集積回路素子Sの電極端子Tに電気的に接続される円形の半導体素子接続パッド17を形成しており、これらの半導体素子接続パッド17は図7に示すように、半導体集積回路素子Sの電極端子Tに対応した格子状の並びに形成されている。なお、半導体素子接続パッド17は搭載部20aの中央部に接地用および電源用の半導体素子接続パッド17が多数配置され、搭載部20aの外周部に信号用の半導体素子接続パッド17が多数配置されている。また、下面側における最外層のビルドアップ絶縁層12上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド18であり、この外部接続パッド18は格子状の並びに複数並んで形成されている。
【0034】
さらに、最外層のビルドアップ絶縁層12およびその上のビルドアップ配線層13上には、半導体素子接続パッド17および外部接続パッド18を露出させるソルダーレジスト層19が被着されている。そして、半導体素子接続パッド17の露出部に半導体集積回路素子Sの電極端子Tが電気的に接続されるとともに外部接続パッド18の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。
【0035】
図8に、搭載部20aの中央部における接地用と電源用の半導体素子接続パッド17のみを抜き出して示す。図8においてGと記した半導体素子接続パッド17は接地用の半導体素子接続パッド17Gであり、Pと記した半導体素子接続パッド17は電源用の半導体素子接続パッド17Pである。図8に示すように、接地用の半導体素子接続パッド17Gと電源用の半導体素子接続パッド17Pとは4個ずつが一組となって格子状の配列で列をなすようにして交互に配設されているとともに、各組の接地用の半導体素子接続パッド17G同士が網目状の一体のパターンとして統合されているとともに各組の電源用の半導体素子接続パッド17P同士が4個ずつ一体のパターンとして統合されている。
【0036】
そして、これらの接地用の半導体素子接続パッド17Gおよび電源用の半導体素子接続パッド17Pは、図9に示すように、下層のビルドアップ配線層13を介してスルーホール15に電気的に接続されている。なお、図9は、図8における一部の半導体素子接続パッド17およびそれに対応する下層のビルドアップ配線層13およびコア導体層14を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア16の位置を示し、×印が上層からのビア16が接続される位置を示している。ところで、本例においては、図10に要部平面図で示すように、接地用の各半導体素子接続パッド17Gに接続されるビア16は、接地用の半導体素子接続パッド17Gの各列において4個ずつが半導体素子接続パッド17のピッチP1よりも狭いピッチP2で寄り集まって複数のビアグループ16Aを形成している。そのため各ビアグループ16A同士の間は半導体素子接続パッド17のピッチP1よりも広い間隔となっている。なお、電源用の半導体素子接続パッド17Pに接続されるビア16は、この例では電源用の半導体素子接続パッド17PのピッチP1と同じピッチで形成されている。
【0037】
半導体素子接続パッド17が接続される次層のビルドアップ配線層13は、主として接地プレーン13Gであり、その中に電源用の半導体素子接続パッド17Pにビア16を介して接続されるビアランド13Lがクリアランス13Cを介して配設されている。ビアランド13Lは各列の電源用の半導体素子接続パッド17Pに対応した位置に列をなすように並んでおり、各列のクリアランス13Cはひとつに繋がっている。そのため接地プレーン13Gは、ひとつに繋がったクリアランス13Cにより接地用の半導体素子接続パッド17Gの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド17Gは接地プレーン13Gのクリアランス13Cで挟まれた帯状の部分に接地用の各半導体素子接続パッド17Gからのビアグループ16Aを介して接続されている。また、このビルドアップ配線層13におけるビアランド13Lからは半導体素子接続パッド17のピッチP1と同じピッチで配設されたビア16が、また接地プレーン3Gからはビアグループ6Aから若干ずれた位置にビアグループ6Aと同じピッチで配設されたビアグループ16Bがその下層のビルドアップ配線層3に接続するように形成されている。
【0038】
その下層のビルドアップ配線層13は、主として電源プレーン13Pであり、その中に上層の接地プレーン13Gにビアグループ16Bを介して接続されるビアランド13Lがクリアランス13Cを介して配設されている。ビアランド13Lは各列の接地用の半導体素子接続パッド17Gに接続されたビアグループ16Bに対応した位置に列をなすように並んでおり、各列のクリアランス13Cはビアランド13L毎にそれぞれの間に電源プレーン13Pが介在するように独立している。そのため電源プレーン13Pは、ビアランド13Lを取り囲むクリアランス13Cの間を通るようにしてひとつに繋がった状態となっている。このような構成は、ビアグループ16B内のビア6のピッチP2を半導体素子接続パッド17のピッチP1よりも狭いものとしてビアグループ16B同士の間隔を半導体素子接続パッド17のピッチP1よりも広いものとすることで、各ビアグループ16Bに接続されるビアランド3L同士の間に電源プレーン13Gを介在させるための十分な領域を確保することにより実現される。他方、電源プレーン13Pは、上層のビアランド13Lにビア16を介して接続されている。
【0039】
その下層のコア導体層14は、主として接地プレーン14Gであり、接地プレーン14Gは接地用のスルーホール15Gに接続されているとともに、その中に電源用のスルーホール15Pに接続されたスルーホールランド14Lがクリアランス14Cを介して配設されている。そして、そして接地プレーン13Gに接続された上層のビアランド13Lがビア16を介して接地プレーン14Gに接続され、上層の電源プレーン13Pがビア16を介してスルーホールランド14Lに接続されている。その結果、接地用の半導体素子接続パッド17Gが接地用のスルーホール15Gに電気的に接続されるとともに電源用の半導体素子接続パッド17Pが電源用のスルーホール15Pに電気的に接続されることとなる。
【0040】
本例の配線基板においては、上述したように、電源プレーン13Pの中に設けられた接地用のビアランド13Lに、上層の接地プレーン13Gから接続されるビアグループ16B内のビア16のピッチP2を接地用の半導体素子接続パッド17GのピッチP1よりも狭いものとしてビアグループ16B同士の間隔を半導体素子接続パッド17Gのピッチよりも広いものとすることで、隣接するビアグループ16Bに接続されたビアランド13L同士の間に電源プレーン13Pが介在することが重要である。このような構成により、ビアランド13L同士の間の電源プレーン13Pを通して電源用の半導体素子接続パッド17Pのパッド群の格列から電源用のスルーホール15Pへの導電路が形成されるので、コア基板11における電源用のスルーホール15Pからの電源用の半導体素子接続パッド17Pへの電源供給路を多数確保して半導体集積回路素子Sに対して十分な電源供給を行なって半導体集積回路素子Sを良好に作動させることができる。なお本発明は、接地用の電位と電源用の電位とを入れ替えた場合にも適用されることはいうまでもない。
【符号の説明】
【0041】
1,11 コア基板
2,12 ビルドアップ絶縁層
3,13 ビルドアップ配線層
3C,13C クリアランス
3G,3P,13G,13P 電源プレーン
3L,13L ビアランド
5,15 スルーホール
6,16 ビア
6A,6B,16A,16B ビアグループ
7,17 半導体素子接続パッド
【特許請求の範囲】
【請求項1】
第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板の上面に、少なくとも第1の絶縁層間を有する複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に格子状の配列で一個ずつまたは複数個ずつが交互に列をなすように配設されており、前記第1のスルーホールに電気的に接続された第1のパッド群および前記第2のスルーホールに電気的に接続された第2のパッド群と、前記第1の絶縁層間に配設されており、前記第1のパッド群の各列に対応する位置に接続された第1のビア群を介して前記第1のパッド群に電気的に接続された第1の電源プレーンおよび前記第2のパッド群の各列に対応する位置に接続された第2のビア群を介して前記第2のパッド群に電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれたビアランド群とを有する配線基板であって、前記第2のビア群における隣接する複数個ずつが前記第2のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の各列から前記第1のスルーホールへの導電路が形成されている特徴とする配線基板。
【請求項1】
第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板の上面に、少なくとも第1の絶縁層間を有する複数の絶縁層が積層されて成る絶縁基板と、前記絶縁基板の上面に格子状の配列で一個ずつまたは複数個ずつが交互に列をなすように配設されており、前記第1のスルーホールに電気的に接続された第1のパッド群および前記第2のスルーホールに電気的に接続された第2のパッド群と、前記第1の絶縁層間に配設されており、前記第1のパッド群の各列に対応する位置に接続された第1のビア群を介して前記第1のパッド群に電気的に接続された第1の電源プレーンおよび前記第2のパッド群の各列に対応する位置に接続された第2のビア群を介して前記第2のパッド群に電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれたビアランド群とを有する配線基板であって、前記第2のビア群における隣接する複数個ずつが前記第2のパッドのピッチより狭いピッチで寄り集まった複数のビアグループを形成しているとともに、隣接する前記ビアグループに接続されたビアランド同士の間に前記第1の電源プレーンが介在し、該ビアランド同士の間の前記第1の電源プレーンを通して前記第1のパッド群の各列から前記第1のスルーホールへの導電路が形成されている特徴とする配線基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−79875(P2012−79875A)
【公開日】平成24年4月19日(2012.4.19)
【国際特許分類】
【出願番号】特願2010−222898(P2010−222898)
【出願日】平成22年9月30日(2010.9.30)
【出願人】(304024898)京セラSLCテクノロジー株式会社 (213)
【Fターム(参考)】
【公開日】平成24年4月19日(2012.4.19)
【国際特許分類】
【出願日】平成22年9月30日(2010.9.30)
【出願人】(304024898)京セラSLCテクノロジー株式会社 (213)
【Fターム(参考)】
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