電力用半導体素子のゲート駆動方式
【課題】スイッチング特性の異なる２種類の素子を並列接続する構成においても、ターンオン損失のみならずターンオフ損失も低減し、大幅な低損失化を図る。
【解決手段】ターンオフ時には、ターンオフ特性の遅い方の素子８をまずターンオフさせた後、その動作に起因して素子８に流れる電流が設定値以下になったことが、コンパレータ回路１０などにより検出されたら、ターンオフ特性の速い方の素子９をターンオフさせることで、ターンオフ損失の低減化を図る。
【解決手段】ターンオフ時には、ターンオフ特性の遅い方の素子８をまずターンオフさせた後、その動作に起因して素子８に流れる電流が設定値以下になったことが、コンパレータ回路１０などにより検出されたら、ターンオフ特性の速い方の素子９をターンオフさせることで、ターンオフ損失の低減化を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流から交流に変換するインバータ等の電力変換装置に適用して好適な、電力用半導体スイッチ素子のゲート駆動方式に関する。
【背景技術】
【０００２】
図６に電力用半導体スイッチ素子を用いたインバータの主回路図を示す。１は直流電源（交流入力のインバータの場合は整流器＋電解コンデンサの構成となる）、２は直流から交流に変換するスイッチ素子とダイオードとの逆並列回路からなるインバータ回路、3a，3b
は上記スイッチ素子のゲート駆動回路（各素子対応に設けられる）、４はIGBT（絶縁ゲート型バイポーラトランジスタ）等のスイッチ素子、５はこれに逆並列に接続されるダイオード、６はモータ（Ｍ）などの負荷である。また、CTa,CTb(V*)がスイッチ素子をオン・オフさせる制御信号であり、制御回路７により作製されゲート駆動回路3a，3bに与えられる。
【０００３】
ここで、スイッチ素子４は、スイッチング特性が異なる２種類の半導体素子を並列接続して構成され、図8にその具体例を示す。
ここでは、シリコンを素材とするスイッチング特性の遅いIGBT8と、スイッチング特性が速いワイドバンドギャップ半導体素子（例えばSiC（炭化珪素），GaN（窒化ガリウム），ダイアモンドなどを素材とするスイッチ素子）9とによる並列構成とした例を示している（実際は、IGBTとワイドバンドギャップ型MOSFETとの並列構成例）。
【０００４】
以上のような組み合わせとし、シリコン素材のIGBT側のチップ面積を十分に大きくすることで、定常的な導通状態ではIGBT側に電流が流れる。一方、ターンオン時には高速スイッチングが可能なワイドバンドギャップ素子側が先にターンオンするため、電流はワイドバンドギャップ素子側を流れ、ターンオン損失の低減が図れる。その結果、シリコン素材のIGBTのみによる構成と比べてターンオン損失が低減される分、装置の高効率化が可能となる利点を有している。
【０００５】
図7に、ゲート駆動回路の詳細例を示す。３２が回路駆動用の電源（正側電源のみ、または正負の両電源にて構成）、３４，３５がメインのスイッチ素子４をターンオン，ターンオフさせるためのトランジスタなどのスイッチ素子で、図７ではターンオン側３４がNPNトランジスタ、ターンオフ側３５がPNPトランジスタからなり、制御回路からのゲート制御信号CTa(V*)に対し、フォトカプラ（PC）などの絶縁器３１を経た信号GDにより相補的に動作する。
【０００６】
図７の回路では、信号GDがハイ（Ｈ）になるとトランジスタ３４がオンし、その結果、メインのスイッチ素子４のゲートに電流が流れ込み、メインのスイッチ素子４がオンする。一方、信号GDがロー（Ｌ）の場合は、トランジスタ３５がオンすることで、メインのスイッチ素子４に蓄積しているゲート電荷が放電する方向に電流が流れ、メインのスイッチ素子４がオフする。なお、３６はゲート電流制限用のゲート抵抗、３３はトランジスタ３４，３５のベース抵抗を示す。
【０００７】
なお、図７のようなゲート駆動回路例は例えば特許文献１に、また、図８のようなスイッチング特性の異なる半導体スイッチ素子を２並列接続する構成例と、スイッチング方法については例えば特許文献２に、それぞれ開示されている。
【特許文献１】特開２００５−２８７１８２号公報
【特許文献２】特開２００６−０２０４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般に、SiCなどを素材とするワイドバンドギャップ電力用半導体素子は、従来のIGBTなどのシリコン素材素子と比較して高速スイッチングが可能，高温動作が可能といった特性的なメリットを有しているが、現在製造上のプロセス技術などに問題があり、大電流容量のチップ作製にはコストアップの問題点を含め、技術的にも難点がある。そのため、ワイドバンドギャップ素子単体で大容量の変換装置を構成することは経済的ではない。
【０００９】
その対策として、図８または特許文献１に開示されているように、大容量のシリコン素材素子とワイドバンドギャップ素子とを並列接続する方式が挙げられるが、ゲート駆動回路によって両素子同時にゲート信号を与えると、両者のスイッチング特性の相違により、ターンオン時には、高速なスイッチングが行なわれるワイドバンドギャップ素子が速くターンオンし、シリコン素子は遅れてターンオンする。その結果、ターンオン損失の大部分はワイドバンドギャップ素子で発生するため、従来から一般的に用いられているシリコン素子のみで構成される変換装置と比較して、低損失化を図ることができる。
【００１０】
一方、ターンオフ時には、ワイドバンドギャップ素子が速くターンオフし、シリコン素子は遅れてターンオフする。図９にターンオフ時の波形例を示す。iSicが通流するワイドバンドギャップ素子が先にオフし、その後にシリコン素子（IGBT）に全電流iSiが流れてターンオフする。その結果、ターンオフ損失（EOFF）の大部分はシリコン素子で発生するため、ターンオフ損失としてはシリコン素子のみで構成した装置と同等になる。
【００１１】
トータル的には、シリコン素子とワイドバンドギャップ素子とを並列接続した変換装置は、シリコン素子のみで構成した装置に比べて低損失化が図れるが、概略ターンオン損失の低減分のみで、ワイドバンドギャップ素子を適用したことによるコストアップ分を考慮すると、必ずしも大きなメリットとは言えない。
【００１２】
したがって、この発明の課題は、シリコン素材素子とワイドバンドギャップ素子とを並列接続する方式においても、ターンオン損失のみならずターンオフ損失も低減し大幅な低損失化を図ることにある。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、請求項１の発明では、電力変換装置の各アームにスイッチング特性の異なる２種類以上の電力用半導体素子を少なくとも２並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第１半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第１半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第２半導体素子のゲートに対し、第１半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする。
【００１４】
上記請求項１における前記物理現象の検出値は、前記第１半導体素子のコレクタ電流値であることができ（請求項２の発明）、または、前記第１半導体素子のコレクタ電流変化率値であることができ（請求項３の発明）、もしくは、前記第１半導体素子のゲート電位値であることができ（請求項４の発明）、あるいは、前記第１半導体素子のゲート電流値のいずれかであることができる（請求項５の発明）。
【発明の効果】
【００１５】
この発明によれば、ターンオフ時のターンオフ損失も低減できるため、装置の小型，低コスト化や、装置の変換効率の向上などが可能となる。
【発明を実施するための最良の形態】
【００１６】
図１はこの発明の実施の形態を示す回路図である。
同図からも明らかなように、図７の従来例に対しIGBT８と直列に、電流検出用の抵抗１５を接続した点が特徴である。ここで、IGBT８のオン・オフは図７と全く同様で、信号GDの論理レベルによってトランジスタ34a，35aがオンし、抵抗36aを介して行なわれる。一方、ワイドバンドギャップ素子９のオフ動作は、トランジスタ35bのオン動作によって行なわれる。トランジスタ35bをオンさせる動作について、以下に説明する。
【００１７】
抵抗１５の検出電圧（IGBT８のコレクタ電流相当）をコンパレータ回路１０に入力し、予め設定した設定値SEと比較する。回路１０は、抵抗１６の検出電圧が設定値SEより低くなったとき（IGBT８のターンオフ動作に伴うコレクタ電流の減少により、ゼロに近付いたことを検出する）、Ｌレベルを出力する。その出力信号はワンショット回路１１に入力され、さらにその出力信号であるワンショット信号は、RSフリップフロップ回路（SRFF）１２に入力される。
【００１８】
回路１２がセットされるとＬレベルの信号が出力され、論理回路（ナンド回路）１４で信号GDとのNAND条件が成立すると、トランジスタ35bがオンし、素子９がターンオフする。すなわち、一連の動作により、素子８のターンオフ動作に伴うコレクタ電流の下降現象が検出されると、素子９のターンオフ動作が行なわれる。
【００１９】
図５に、この発明によるターンオフ波形例を示す。ここでは、素子８が先にターンオフし、その後素子９に全電流が流れてターンオフする。スイッチングの時間が従来例と比較して短くなっているため（ｔ２＜ｔ１）、ターンオフ損失Eoffも、その分低減することになる。
【００２０】
また、ターンオン時は、信号GDの入力に伴い回路１２が反転回路１３を介してリセットされるため、ほぼ同時にトランジスタ34a，34bがオン（35a，35bがオフ）する。その結果、素子８と素子９にはほぼ同時にゲート電圧が印加されるが、素子９の方がスイッチング時間が短いため、従来と同様、素子９の方が速くターンオン動作することになる。
【００２１】
図２に、この発明の他の実施の形態を示す。
図１に対し、IGBT８と直列にインダクタンス（Ｌ）１６を接続したものである。このインダクタンスとしては、配線のインダクタンス（Ｌ）分で代用することができる。
この回路で、IGBT８がターンオフする際、インダクタンス１６にはコレクタ電流の変化率（di/dt）に伴い、図２の矢印の向きに電圧（Ldi/dt）が発生する。
【００２２】
この電圧Vlを回路１０に入力し、設定値SEと比較する。回路１０は、発生電圧Vlが設定値SEより高くなった場合（IGBT８のターンオフ動作に伴うコレクタ電流の減少により、発生電圧Ldi/dtが高くなる）に、Ｌレベルを出力する。その後の動作は図１の場合と
全く同様なので、説明は省略する。
【００２３】
図３に、この発明のさらに他の実施の形態を示す。
これは、IGBT８のゲート電位Vgを検出し、これを回路１０に入力し、設定値SEと比較する例である。
この回路で、IGBT８がターンオフする際、IGBT８のゲート電位Vgは、エミッタ電位または負電位に向け下降する。そこで、回路１０で設定値SEと比較し、Vgが設定値SEより低くなった場合にＬレベルを出力する。
【００２４】
図４に、この発明の別の実施の形態を示す。
これは、IGBT８のゲート抵抗36aの両端の電圧Vi（ゲート電流相当）を検出し、これを回路１０に入力し、設定値SEと比較する例である。
この回路で、IGBT８がターンオフする際、IGBT８のゲートに流れる電流（抵抗36aに流れる電流）は、トランジスタ35aに向けて流れ、抵抗36aにはその電流に比例する電圧Viが発生する。この電圧Viを差動増幅器(OP)１６を介してコンパレータ回路１０に入力し、設定値SEと比較する。回路１０は、電圧Viが設定値SEより高くなった場合にＬレベルを出力する。
【００２５】
以上では、スイッチング速度が異なる素子例としてシリコン素材のIGBTと、ワイドバンドギャップ素子との並列構成としたが、シリコン素材どうし例えば図８と同様に、IGBTとシリコン型MOSFETの並列構成でも良く、２以上の並列構成とすることもできる。また、ターンオフ動作に起因する物理現象の検出値として、上記回路による検出値の他にゲート電位の変化率（dv/dt）やゲート電流の変化率（di/dt）を用いるようにしても良い。
【図面の簡単な説明】
【００２６】
【図１】この発明の実施の形態を示す回路図
【図２】この発明の他の実施の形態を示す回路図
【図３】この発明のさらに他の実施の形態を示す回路図
【図４】この発明の別の実施の形態を示す回路図
【図５】この発明によるターンオフ波形例を示す波形図
【図６】一般的なインバータ主回路例を示す構成図
【図７】ゲート駆動回路の従来例を示す回路図
【図８】スイッチング特性の異なる２種類の素子を並列接続した素子構成図
【図９】図８の動作を説明する電流，電圧波形図
【符号の説明】
【００２７】
１…直流電源、２…インバータ回路、3a，3b…ゲート駆動回路、４…スイッチング素子、５…ダイオード、６…負荷（モータ：Ｍ）、７…制御回路、８…IGBT（絶縁ゲート型バイポーラトランジスタ）、９…MOSFET（金属酸化物電界効果トランジスタ）、１０…コンパレータ回路（CMP）、１１…ワンショット回路、１２…セット・リセットフリップフロップ回路（SRFF）、１３…反転回路、１４…論理（ナンド）回路、１５…電流検出用抵抗、１６…インダクタンス成分、１７…差動増幅器（OP）３１…絶縁器（PC）、３２…駆動用電源、33a，33b…電流制限用ゲート抵抗、３４，３５…トランジスタ、36a，36b…ベース抵抗。
【技術分野】
【０００１】
この発明は、直流から交流に変換するインバータ等の電力変換装置に適用して好適な、電力用半導体スイッチ素子のゲート駆動方式に関する。
【背景技術】
【０００２】
図６に電力用半導体スイッチ素子を用いたインバータの主回路図を示す。１は直流電源（交流入力のインバータの場合は整流器＋電解コンデンサの構成となる）、２は直流から交流に変換するスイッチ素子とダイオードとの逆並列回路からなるインバータ回路、3a，3b
は上記スイッチ素子のゲート駆動回路（各素子対応に設けられる）、４はIGBT（絶縁ゲート型バイポーラトランジスタ）等のスイッチ素子、５はこれに逆並列に接続されるダイオード、６はモータ（Ｍ）などの負荷である。また、CTa,CTb(V*)がスイッチ素子をオン・オフさせる制御信号であり、制御回路７により作製されゲート駆動回路3a，3bに与えられる。
【０００３】
ここで、スイッチ素子４は、スイッチング特性が異なる２種類の半導体素子を並列接続して構成され、図8にその具体例を示す。
ここでは、シリコンを素材とするスイッチング特性の遅いIGBT8と、スイッチング特性が速いワイドバンドギャップ半導体素子（例えばSiC（炭化珪素），GaN（窒化ガリウム），ダイアモンドなどを素材とするスイッチ素子）9とによる並列構成とした例を示している（実際は、IGBTとワイドバンドギャップ型MOSFETとの並列構成例）。
【０００４】
以上のような組み合わせとし、シリコン素材のIGBT側のチップ面積を十分に大きくすることで、定常的な導通状態ではIGBT側に電流が流れる。一方、ターンオン時には高速スイッチングが可能なワイドバンドギャップ素子側が先にターンオンするため、電流はワイドバンドギャップ素子側を流れ、ターンオン損失の低減が図れる。その結果、シリコン素材のIGBTのみによる構成と比べてターンオン損失が低減される分、装置の高効率化が可能となる利点を有している。
【０００５】
図7に、ゲート駆動回路の詳細例を示す。３２が回路駆動用の電源（正側電源のみ、または正負の両電源にて構成）、３４，３５がメインのスイッチ素子４をターンオン，ターンオフさせるためのトランジスタなどのスイッチ素子で、図７ではターンオン側３４がNPNトランジスタ、ターンオフ側３５がPNPトランジスタからなり、制御回路からのゲート制御信号CTa(V*)に対し、フォトカプラ（PC）などの絶縁器３１を経た信号GDにより相補的に動作する。
【０００６】
図７の回路では、信号GDがハイ（Ｈ）になるとトランジスタ３４がオンし、その結果、メインのスイッチ素子４のゲートに電流が流れ込み、メインのスイッチ素子４がオンする。一方、信号GDがロー（Ｌ）の場合は、トランジスタ３５がオンすることで、メインのスイッチ素子４に蓄積しているゲート電荷が放電する方向に電流が流れ、メインのスイッチ素子４がオフする。なお、３６はゲート電流制限用のゲート抵抗、３３はトランジスタ３４，３５のベース抵抗を示す。
【０００７】
なお、図７のようなゲート駆動回路例は例えば特許文献１に、また、図８のようなスイッチング特性の異なる半導体スイッチ素子を２並列接続する構成例と、スイッチング方法については例えば特許文献２に、それぞれ開示されている。
【特許文献１】特開２００５−２８７１８２号公報
【特許文献２】特開２００６−０２０４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般に、SiCなどを素材とするワイドバンドギャップ電力用半導体素子は、従来のIGBTなどのシリコン素材素子と比較して高速スイッチングが可能，高温動作が可能といった特性的なメリットを有しているが、現在製造上のプロセス技術などに問題があり、大電流容量のチップ作製にはコストアップの問題点を含め、技術的にも難点がある。そのため、ワイドバンドギャップ素子単体で大容量の変換装置を構成することは経済的ではない。
【０００９】
その対策として、図８または特許文献１に開示されているように、大容量のシリコン素材素子とワイドバンドギャップ素子とを並列接続する方式が挙げられるが、ゲート駆動回路によって両素子同時にゲート信号を与えると、両者のスイッチング特性の相違により、ターンオン時には、高速なスイッチングが行なわれるワイドバンドギャップ素子が速くターンオンし、シリコン素子は遅れてターンオンする。その結果、ターンオン損失の大部分はワイドバンドギャップ素子で発生するため、従来から一般的に用いられているシリコン素子のみで構成される変換装置と比較して、低損失化を図ることができる。
【００１０】
一方、ターンオフ時には、ワイドバンドギャップ素子が速くターンオフし、シリコン素子は遅れてターンオフする。図９にターンオフ時の波形例を示す。iSicが通流するワイドバンドギャップ素子が先にオフし、その後にシリコン素子（IGBT）に全電流iSiが流れてターンオフする。その結果、ターンオフ損失（EOFF）の大部分はシリコン素子で発生するため、ターンオフ損失としてはシリコン素子のみで構成した装置と同等になる。
【００１１】
トータル的には、シリコン素子とワイドバンドギャップ素子とを並列接続した変換装置は、シリコン素子のみで構成した装置に比べて低損失化が図れるが、概略ターンオン損失の低減分のみで、ワイドバンドギャップ素子を適用したことによるコストアップ分を考慮すると、必ずしも大きなメリットとは言えない。
【００１２】
したがって、この発明の課題は、シリコン素材素子とワイドバンドギャップ素子とを並列接続する方式においても、ターンオン損失のみならずターンオフ損失も低減し大幅な低損失化を図ることにある。
【課題を解決するための手段】
【００１３】
このような課題を解決するため、請求項１の発明では、電力変換装置の各アームにスイッチング特性の異なる２種類以上の電力用半導体素子を少なくとも２並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第１半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第１半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第２半導体素子のゲートに対し、第１半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする。
【００１４】
上記請求項１における前記物理現象の検出値は、前記第１半導体素子のコレクタ電流値であることができ（請求項２の発明）、または、前記第１半導体素子のコレクタ電流変化率値であることができ（請求項３の発明）、もしくは、前記第１半導体素子のゲート電位値であることができ（請求項４の発明）、あるいは、前記第１半導体素子のゲート電流値のいずれかであることができる（請求項５の発明）。
【発明の効果】
【００１５】
この発明によれば、ターンオフ時のターンオフ損失も低減できるため、装置の小型，低コスト化や、装置の変換効率の向上などが可能となる。
【発明を実施するための最良の形態】
【００１６】
図１はこの発明の実施の形態を示す回路図である。
同図からも明らかなように、図７の従来例に対しIGBT８と直列に、電流検出用の抵抗１５を接続した点が特徴である。ここで、IGBT８のオン・オフは図７と全く同様で、信号GDの論理レベルによってトランジスタ34a，35aがオンし、抵抗36aを介して行なわれる。一方、ワイドバンドギャップ素子９のオフ動作は、トランジスタ35bのオン動作によって行なわれる。トランジスタ35bをオンさせる動作について、以下に説明する。
【００１７】
抵抗１５の検出電圧（IGBT８のコレクタ電流相当）をコンパレータ回路１０に入力し、予め設定した設定値SEと比較する。回路１０は、抵抗１６の検出電圧が設定値SEより低くなったとき（IGBT８のターンオフ動作に伴うコレクタ電流の減少により、ゼロに近付いたことを検出する）、Ｌレベルを出力する。その出力信号はワンショット回路１１に入力され、さらにその出力信号であるワンショット信号は、RSフリップフロップ回路（SRFF）１２に入力される。
【００１８】
回路１２がセットされるとＬレベルの信号が出力され、論理回路（ナンド回路）１４で信号GDとのNAND条件が成立すると、トランジスタ35bがオンし、素子９がターンオフする。すなわち、一連の動作により、素子８のターンオフ動作に伴うコレクタ電流の下降現象が検出されると、素子９のターンオフ動作が行なわれる。
【００１９】
図５に、この発明によるターンオフ波形例を示す。ここでは、素子８が先にターンオフし、その後素子９に全電流が流れてターンオフする。スイッチングの時間が従来例と比較して短くなっているため（ｔ２＜ｔ１）、ターンオフ損失Eoffも、その分低減することになる。
【００２０】
また、ターンオン時は、信号GDの入力に伴い回路１２が反転回路１３を介してリセットされるため、ほぼ同時にトランジスタ34a，34bがオン（35a，35bがオフ）する。その結果、素子８と素子９にはほぼ同時にゲート電圧が印加されるが、素子９の方がスイッチング時間が短いため、従来と同様、素子９の方が速くターンオン動作することになる。
【００２１】
図２に、この発明の他の実施の形態を示す。
図１に対し、IGBT８と直列にインダクタンス（Ｌ）１６を接続したものである。このインダクタンスとしては、配線のインダクタンス（Ｌ）分で代用することができる。
この回路で、IGBT８がターンオフする際、インダクタンス１６にはコレクタ電流の変化率（di/dt）に伴い、図２の矢印の向きに電圧（Ldi/dt）が発生する。
【００２２】
この電圧Vlを回路１０に入力し、設定値SEと比較する。回路１０は、発生電圧Vlが設定値SEより高くなった場合（IGBT８のターンオフ動作に伴うコレクタ電流の減少により、発生電圧Ldi/dtが高くなる）に、Ｌレベルを出力する。その後の動作は図１の場合と
全く同様なので、説明は省略する。
【００２３】
図３に、この発明のさらに他の実施の形態を示す。
これは、IGBT８のゲート電位Vgを検出し、これを回路１０に入力し、設定値SEと比較する例である。
この回路で、IGBT８がターンオフする際、IGBT８のゲート電位Vgは、エミッタ電位または負電位に向け下降する。そこで、回路１０で設定値SEと比較し、Vgが設定値SEより低くなった場合にＬレベルを出力する。
【００２４】
図４に、この発明の別の実施の形態を示す。
これは、IGBT８のゲート抵抗36aの両端の電圧Vi（ゲート電流相当）を検出し、これを回路１０に入力し、設定値SEと比較する例である。
この回路で、IGBT８がターンオフする際、IGBT８のゲートに流れる電流（抵抗36aに流れる電流）は、トランジスタ35aに向けて流れ、抵抗36aにはその電流に比例する電圧Viが発生する。この電圧Viを差動増幅器(OP)１６を介してコンパレータ回路１０に入力し、設定値SEと比較する。回路１０は、電圧Viが設定値SEより高くなった場合にＬレベルを出力する。
【００２５】
以上では、スイッチング速度が異なる素子例としてシリコン素材のIGBTと、ワイドバンドギャップ素子との並列構成としたが、シリコン素材どうし例えば図８と同様に、IGBTとシリコン型MOSFETの並列構成でも良く、２以上の並列構成とすることもできる。また、ターンオフ動作に起因する物理現象の検出値として、上記回路による検出値の他にゲート電位の変化率（dv/dt）やゲート電流の変化率（di/dt）を用いるようにしても良い。
【図面の簡単な説明】
【００２６】
【図１】この発明の実施の形態を示す回路図
【図２】この発明の他の実施の形態を示す回路図
【図３】この発明のさらに他の実施の形態を示す回路図
【図４】この発明の別の実施の形態を示す回路図
【図５】この発明によるターンオフ波形例を示す波形図
【図６】一般的なインバータ主回路例を示す構成図
【図７】ゲート駆動回路の従来例を示す回路図
【図８】スイッチング特性の異なる２種類の素子を並列接続した素子構成図
【図９】図８の動作を説明する電流，電圧波形図
【符号の説明】
【００２７】
１…直流電源、２…インバータ回路、3a，3b…ゲート駆動回路、４…スイッチング素子、５…ダイオード、６…負荷（モータ：Ｍ）、７…制御回路、８…IGBT（絶縁ゲート型バイポーラトランジスタ）、９…MOSFET（金属酸化物電界効果トランジスタ）、１０…コンパレータ回路（CMP）、１１…ワンショット回路、１２…セット・リセットフリップフロップ回路（SRFF）、１３…反転回路、１４…論理（ナンド）回路、１５…電流検出用抵抗、１６…インダクタンス成分、１７…差動増幅器（OP）３１…絶縁器（PC）、３２…駆動用電源、33a，33b…電流制限用ゲート抵抗、３４，３５…トランジスタ、36a，36b…ベース抵抗。
【特許請求の範囲】
【請求項１】
電力変換装置の各アームにスイッチング特性の異なる２種類以上の電力用半導体素子を少なくとも２並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第１半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第１半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第２半導体素子のゲートに対し、第１半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする電力用半導体素子のゲート駆動方式。
【請求項２】
前記物理現象の検出値は、前記第１半導体素子のコレクタ電流値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項３】
前記物理現象の検出値は、前記第１半導体素子のコレクタ電流変化率値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項４】
前記物理現象の検出値は、前記第１半導体素子のゲート電位値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項５】
前記物理現象の検出値は、前記第１半導体素子のゲート電流値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項１】
電力変換装置の各アームにスイッチング特性の異なる２種類以上の電力用半導体素子を少なくとも２並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第１半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第１半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第２半導体素子のゲートに対し、第１半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする電力用半導体素子のゲート駆動方式。
【請求項２】
前記物理現象の検出値は、前記第１半導体素子のコレクタ電流値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項３】
前記物理現象の検出値は、前記第１半導体素子のコレクタ電流変化率値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項４】
前記物理現象の検出値は、前記第１半導体素子のゲート電位値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【請求項５】
前記物理現象の検出値は、前記第１半導体素子のゲート電流値であることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動方式。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１４２０７０（Ｐ２００９−１４２０７０Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００７−３１５９１４（Ｐ２００７−３１５９１４）
【出願日】平成１９年１２月６日（２００７．１２．６）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成１９年１２月６日（２００７．１２．６）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【Ｆターム（参考）】
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