電子装置及び電子機器
【課題】画素部の高精細化に伴い、新規の構成を有する画素を用いることでソース信号線側駆動回路の段数を水平方向画素数の１／２とし、余裕を持たせた配置とすることが出来、かつ高開口率化にも貢献出来る電気光学装置を提供することを課題とする。
【解決方法】１水平期間を前半、後半の期間に分割し、１本のソース信号線には隣接した２画素分の信号を順次入力し、隣接した２画素の間に配置した画素選択部によって１水平期間の前半もしくは後半で、それぞれ一方の画素を選択して信号の書き込みを行う。１本のソース信号線を隣接した２画素で共有出来るため、開口率の面でも有利となる。
【解決方法】１水平期間を前半、後半の期間に分割し、１本のソース信号線には隣接した２画素分の信号を順次入力し、隣接した２画素の間に配置した画素選択部によって１水平期間の前半もしくは後半で、それぞれ一方の画素を選択して信号の書き込みを行う。１本のソース信号線を隣接した２画素で共有出来るため、開口率の面でも有利となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁体上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置およびアクティブマトリクス型電子装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、ＥＬ（エレクトロルミネッセンス）ディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００４】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００５】
図２１は、デジタル駆動によるアクティブマトリクス型電子装置の構成例である。中央に画素部２１０１が配置されている。画素部２１０１の周囲には、ソース信号線を制御するための、ソース信号線側駆動回路２１０２および、ゲート信号線を制御するための、ゲート信号線側駆動回路２１０６が配置されている。図２１においては、ゲート信号線側駆動回路２１０６は、画素部２１０１の片側にのみ配置されているが、画素部２１０１を挟むようにして、ゲート信号線の両側に配置するのが、実際の駆動においては、動作の信頼性、効率の面でより望ましい。また、ＥＬ素子に電流を供給するための電源部（Ｓｕｐｐｌｙ）が、画素部２１０１の各電流供給線に接続されている。
【０００６】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００７】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００８】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００９】
ソース信号線側駆動回路２１０２は、シフトレジスタ２１０３、第１のラッチ回路２１０４、第２のラッチ回路２１０５を有する。シフトレジスタ２１０３には、ソース側クロック信号（Ｓ−ＣＬＫ）、ソース側スタートパルス（Ｓ−ＳＰ）が入力され、第１のラッチ回路２１０４には、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）が入力され、第２のラッチ回路２１０５には、ラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力される。
【００１０】
ゲート信号線側駆動回路２１０６は、シフトレジスタ（図示せず）を有する。
シフトレジスタには、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。
【００１１】
回路の駆動について説明する。説明には、図２１に付した番号を用いる。
【００１２】
ソース信号線側駆動回路２１０２において、シフトレジスタ２１０３に、ソース側クロック信号（Ｓ−ＣＬＫ）、ソース側スタートパルス（Ｓ−ＳＰ）が入力される。シフトレジスタ２１０３は、これら入力信号に基づいて、順次パルスを出力する。シフトレジスタより順次出力されるパルスは、バッファ等（図示せず）を経由して第１のラッチ回路２１０４に入力され、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）を各段で順次保持（ラッチ）する。第１のラッチ回路２１０４の最終段においてデータの保持が終了すると、第２のラッチ回路２１０５に、ラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路２１０４に保持されていたデータはバッファ等（図示せず）を経由して一斉に第２のラッチ回路２１０５に転送される。
【００１３】
ゲート信号線側駆動回路２１０６において、シフトレジスタ（図示せず）に、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。シフトレジスタは、これら入力信号に基づいて、順次パルスを出力し、バッファ等（図示せず）を経由して、ゲート信号線選択パルスとして出力され、順次ゲート信号線を選択していく。
【００１４】
ソース信号線側駆動回路２１０２の第２のラッチ回路２１０５に転送されたデータは、ゲート信号線選択パルスによって選択されている行の画素に書き込まれる。この動作が繰り返されることにより、画像の表示がなされる。
【００１５】
続いて、画素部の駆動について説明する。図２２に、図２１の画素部２１０１の一部を示す。図２２（Ａ）は、３×３画素のマトリクスを示している。点線枠２２００にて囲まれた部分が１画素であり、図２２（Ｂ）にその拡大図を示す。
図２２（Ｂ）において、２２０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。このスイッチング用ＴＦＴ２２０１にはＮチャネル型もしくはＰチャネル型のいずれの極性を用いても良い。２２０２はＥＬ素子２２０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用ＴＦＴ２２０２にＰチャネル型を用いる場合には、ＥＬ素子２２０３の陽極２２０９と電流供給線２２０７との間に配置する。別の構成方法として、ＥＬ駆動用ＴＦＴ２２０２にＮチャネル型を用いて、ＥＬ素子２２０３の陰極２２１０と陰極電極２２０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子２２０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ２２０２にはＰチャネル型を用い、ＥＬ素子２２０３の陽極２２０９と電流供給線２２０７との間にＥＬ駆動用ＴＦＴ２２０２を配置する方式が一般的であり、多く採用されている。２２０４は、ソース信号線２２０６から入力される信号（電圧）を保持するための保持容量である。図２２（Ｂ）での保持容量２２０４の一方の端子は、電流供給線２２０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ２２０１のゲート電極は、ゲート信号線２２０５に、ソース領域は、ソース信号線２２０６に接続されている。
【００１６】
次に、同図２２を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線２２０５が選択されると、スイッチング用ＴＦＴ２２０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ２２０１が導通状態になる。すると、ソース信号線２２０６の信号（電圧）が保持容量２２０４に蓄積される。保持容量２２０４の電圧は、ＥＬ駆動用ＴＦＴ２２０２のゲート・ソース間電圧ＶGSとなるため、保持容量２２０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１３０２とＥＬ素子２２０３に流れる。その結果、ＥＬ素子２２０３が点灯する。
【００１７】
ＥＬ素子２２０３の輝度、つまりＥＬ素子２２０３を流れる電流量は、ＥＬ駆動用ＴＦＴ２２０２のＶGSによって制御出来る。ＶGSは、保持容量２２０４の電圧であり、それはソース信号線２２０６に入力される信号（電圧）である。つまり、ソース信号線２２０６に入力される信号（電圧）を制御することによって、ＥＬ素子２２０３の輝度を制御する。最後に、ゲート信号線２２０５を非選択状態にして、スイッチング用ＴＦＴ２２０１のゲートを閉じ、スイッチング用ＴＦＴ２２０１を非導通状態にする。その時、保持容量２２０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ２２０２のＶGSは、そのまま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ２２０２を経由してＥＬ素子２２０３に流れ続ける。
【００１８】
ＥＬ素子の駆動等に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
近年、ＥＬディスプレイは、その大画面化と並び、さらなる高精細化が求められている。しかし、画素部分を高精細にすべく画素ピッチを縮小することによって、駆動回路の配置スペースを圧迫するという問題点がある。つまり、例えば同サイズのパネルにおいて、ＶＧＡからＸＧＡとする場合、水平方向の画素数は６４０画素から１０２４画素に増加する。このとき１画素の幅は６２．５[％]となり、ソース信号線側駆動回路の１段分の配置幅も６２．５[％]まで縮小することになる。
【００２０】
上記の問題を解決するには、駆動回路のさらなる縮小が必要となってくるが、デザインルール、回路動作の信頼性、歩留まりの点等を考慮すると、容易な解決策とは言い難い。
【００２１】
よって本発明においては、新規の構造を有する画素を用いて、前述した駆動回路の配置スペースの問題を回避しつつ、さらなる高精細化の可能な電子装置を提供することを課題とする。
【課題を解決するための手段】
【００２２】
上述した課題を解決するために、本発明においては以下のような手段を講じた。
【００２３】
通常の画素は、図２２（Ｂ）に示したように、１画素あたり１本のソース信号線２２０６と、１本のゲート信号線２２０５と、１本の電流供給線２２０７を有していた。本発明の電子装置における画素は、図１に示すように、隣接した２画素の間に１本のソース信号線１１０を有し、画素Ａと画素Ｂとで共有する。しかし、そのままでは画素Ａと画素Ｂとには常に同じ画像信号しか書き込むことが出来ない。よって、画素選択部１１３を設け、ソース信号線１１０に入力される画像信号を、画素Ａのスイッチング用ＴＦＴ１０１もしくは画素Ｂのスイッチング用ＴＦＴ１０２のいずれか一方にのみ通すようにする。駆動方法について簡潔に説明すると、１水平期間を前半と後半との期間に分割し、前半の期間で画素Ａへの書き込みを完了する。その後、後半の期間では画素Ｂへの書き込みを完了するという手順をとる。
【００２４】
このような構造とすることで、ソース信号線側駆動回路の段数を、水平方向の画素数の１／２の段数（駆動回路の構成により、ダミー段を有する場合はこの限りではない）とすることが出来るため、高精細化によって画素ピッチが縮小した場合にも、容易に駆動回路の配置が可能となる。
【００２５】
以下に、本発明の電子装置の構成について記載する。
【００２６】
請求項１に記載の本発明の電子装置は、 ソース信号線側駆動回路と、ゲート信号線側駆動回路と、画素選択信号線側駆動回路と、画素部とを有し、 前記画素部は、ｍ本のソース信号線と、ｋ本のゲート信号線と、２ｋｍ個の画素を有し、 前記ｍ本のソース信号線はそれぞれ、ｋ個の画素選択部を有し、 前記ｍ本のソース信号線の各々は、画素選択部を介して２ｋ個の画素と電気的に接続され、 前記２ｋｍ個の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域は、一方はソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域は、一方は電流供給線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２７】
請求項２に記載の本発明の電子装置は、 ソース信号線側駆動回路と、ゲート信号線側駆動回路と、画素選択信号線側駆動回路と、画素部とを有し、 前記画素部は、ｍ本のソース信号線と、ｋ本のゲート信号線と、２ｋｍ個の画素を有し、 前記２ｋｍ個の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域は、一方は画素選択部を介してソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域は、一方は電流供給線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２８】
請求項３に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 前記ソース信号線側駆動回路は、１水平期間に２回の映像信号の書き込み動作を、ｍ本のソース信号線それぞれに対して行うことを特徴としている。
【００２９】
請求項４に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 １個の前記画素選択部には、第１の画素と第２の画素とが電気的に接続され、 前記画素選択部は、１水平期間の前半の期間においては第１の画素を選択し、１水平期間の後半の期間においては第２の画素を選択し、 ソース信号線から入力される映像信号は、前記画素選択部によって選択されている側の画素にのみ書き込まれることを特徴としている。
【００３０】
請求項５に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 前記画素選択部は、Ｎチャネル型トランジスタと、Ｐチャネル型トランジスタとを有することを特徴としている。
【００３１】
請求項６に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 前記画素選択部は、アナログスイッチを有することを特徴としている。
【００３２】
請求項７に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記サブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnとサステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 ＥＬ素子の発光時間を制御することによってｎビットの階調表示を行う電子装置の駆動方法において、 前記電子装置の水平方向の画素数が２ｍ個であるとき、 １水平期間を２つの期間に分割し、一方の期間においては１、３、・・・、２ｍ−３、２ｍ−１番目の画素への映像信号の書き込みが行われ、残る一方の期間においては２、４、・・・、２ｍ−２、２ｍ番目の画素への映像信号の書き込みが行われることを特徴としている。
【００３３】
請求項８に記載の本発明の電子装置の駆動方法は、 請求項７において、 １、３、・・・、２ｍ−３、２ｍ−１番目の画素への映像信号の書き込みが行われる期間は、１水平期間の前半であり、２、４、・・・、２ｍ−２、２ｍ番目の画素への映像信号の書き込みが行われる期間は、１水平期間の後半であることを特徴としている。
【００３４】
請求項９に記載の本発明の電子装置の駆動方法は、 請求項７において、 １、３、・・・、２ｍ−３、２ｍ−１番目の画素への映像信号の書き込みが行われる期間は、１水平期間の後半であり、２、４、・・・、２ｍ−２、２ｍ番目の画素への映像信号の書き込みが行われる期間は、１水平期間の前半であることを特徴としている。
【発明の効果】
【００３５】
通常、水平方向にｍ個の画素を有する場合は、ソース信号線側駆動回路はｍ段を有していたが、本発明の構成を用いることにより、ｍ／２段にすることが出来る。また、動作周波数を引き上げる必要等も無いため、信頼性の面でも問題はない。よって、画面の高精細化による画素ピッチが狭くなることによって、駆動回路の配置スペースを圧迫されることによる設計上の問題を回避することが出来、電子装置の高精細化に大いに貢献出来る。
【００３６】
また、画素部でソース信号線を共用することで全体の配線数を減らすことも可能であり、開口率の面においても通常の構造の画素部よりも有利となる点もあるといえる。
【図面の簡単な説明】
【００３７】
【図１】本発明の電子装置の画素の構成を示す図。
【図２】従来の電子装置と本発明の電子装置との間の、駆動回路の段数の違いを示す図。
【図３】時間階調方式によるタイミングチャートを示す図。
【図４】本発明の電子装置における、時間階調方式によるタイミングチャートを示す図。
【図５】実施例１に示した、本発明の電子装置の回路構成例を示す図。
【図６】実施例１に示した、本発明の電子装置の画素部の回路構成例を示す図。
【図７】実施例１に示した、本発明の電子装置の駆動方法のタイミングチャートを示す図。
【図８】実施例２に示した、本発明の電子装置の駆動方法のタイミングチャートを示す図。
【図９】実施例２に示した、本発明の電子装置の駆動方法のタイミングチャートを示す図。
【図１０】実施例３に示した、本発明の電子装置の画素部の回路構成例を示す図。
【図１１】実施例４に示した、非表示期間を設ける駆動方法に関するタイミングチャートを示す図。
【図１２】ＥＬ駆動用トランジスタのソース・ドレイン間電圧とＥＬ素子の点灯の関係を説明する図。
【図１３】実施例４に示した、非表示期間を設ける駆動方法に関するタイミングチャートを示す図。
【図１４】実施例５に示した、本発明の電子装置の作成工程例を示す図。
【図１５】実施例５に示した、本発明の電子装置の作成工程例を示す図。
【図１６】実施例５に示した、本発明の電子装置の作成工程例を示す図。
【図１７】実施例６に示した、電子装置の上面および断面を示す図。
【図１８】実施例７に示した、電子装置の断面図。
【図１９】実施例８に示した、電子装置の断面図。
【図２０】実施例９に示した、電子装置の断面図。
【図２１】電子装置の回路構成例を示す図。
【図２２】通常の電子装置における画素部の構成を示す図。
【図２３】実施例１１に示した、本発明の電子装置を適用した電子機器の例を示す図。
【図２４】実施例１１に示した、本発明の電子装置を適用した電子機器の例を示す図。
【発明を実施するための形態】
【００３８】
以下に、本発明の実施形態について述べる。
【００３９】
本発明の主な構成を図１に示す。図１（Ａ）中、点線枠で示される部分を図１（Ｂ）に拡大して示す。
【００４０】
本発明の電子装置の有する画素においては、１本のソース信号線１１０に、２つの画素が接続されている点に特徴がある。２つの画素をそれぞれ、第１のスイッチング用ＴＦＴ１０１、第１のＥＬ駆動用ＴＦＴ１０３、第１のＥＬ素子１０５、第１の保持容量１０７を有する画素Ａと、第２のスイッチング用ＴＦＴ１０２、第２のＥＬ駆動用ＴＦＴ１０４、第２のＥＬ素子１０６、第２の保持容量１０８を有する画素Ｂと表記する。画素選択部１１３は、ソース信号線から入力される画像信号を、画素Ａの第１のスイッチング用ＴＦＴ１０１もしくは、画素Ｂの第２のスイッチング用ＴＦＴ１０２にのみ出力する機能を有する。第１のスイッチング用ＴＦＴ１０１、第２のスイッチング用ＴＦＴ１０２は、前述のようにその極性はＮチャネル型でもＰチャネル型でも構わない。また、第１のＥＬ駆動用ＴＦＴ１０３および第２のＥＬ駆動用ＴＦＴ１０４の極性は、前述のようにＥＬ素子の構造に合わせてその極性を決定すればよい。
【００４１】
ここで、ｍ×ｋ画素を有する電子装置は、ｍ／２本のソース信号線と、ｋ本のゲート信号線とを有し、ソース信号線を挟んで隣接する２画素が、画素選択部を介してソース信号線と電気的に接続される。ゲート信号線はｋ本であるから、ソース信号線１本あたりと接続される画素の数は、２×（ゲート信号線の本数分）
＝２ｋ個である。
【００４２】
横方向に並んだ画素選択部１１３は全て一様に動作をする。つまり、図１（Ａ）において、あるゲート信号線選択期間では、まず前半で画素選択部１１３に信号が入力されると、画素Ａへのみ書き込みが行われ、後半になると、画素選択部に再び信号が入力され、画素Ｂへのみ書き込みが行われる。よって、ソース信号線側駆動回路は、１水平期間内に、画素Ａへの書き込み、画素Ｂへの書き込みと、２回の書き込み動作を行う。
【００４３】
図２（Ａ）は、通常の電子装置のソース信号線側駆動回路と画素部の１行とを示している。ソース信号線側駆動回路２００は、１本のソース信号線の制御を行うためのシフトレジスタ、第１のラッチ回路、第２のラッチ回路を有する部分を１単位とし、それが複数段繰り返される構造を有する。つまり、水平方向の画素数がｍ画素である場合、ソース信号線側駆動回路の段数は画素数に等しく、ｍ段を有する。図２（Ａ）において、ソース信号線側駆動回路の１段分の回路を配置出来る幅は、Ｄ１で示された幅である。よって、パネルサイズの変更を伴わずに画素数を増やすことによって画素ピッチは狭くなり、必然的にＤ１も小さくなるため、駆動回路の配置が困難となる。
【００４４】
図２（Ｂ）は、本発明の電子装置のソース信号線側駆動回路と画素部の１行とを示している。ソース信号線側駆動回路２１０は、１本のソース信号線の制御を行うためのシフトレジスタ、第１のラッチ回路、第２のラッチ回路を有する部分を１単位とし、それが複数段繰り返される構造を有する。水平方向の画素数がｎ画素である場合、本発明の構造を有する画素は、１本のソース信号線を共有しているので、図２（Ｂ）の回路は、ソース信号線をｍ／２本有している。よって、画素数は図２（Ａ）と等しいが、駆動回路の段数はｍ／２段とすることが出来る。このとき、図２（Ｂ）において、ソース信号線側駆動回路の１段分の回路を配置出来る幅は、Ｄ２で示された幅である。画素ピッチが図２（Ａ）、（Ｂ）の両者において等しければ、Ｄ２はＤ１のおよそ２倍であるから、高精細化により画素ピッチが狭くなった場合にも、駆動回路の配置は容易である。
【００４５】
タイミングチャートを用いて、実際の駆動について述べる。駆動方法としては、デジタル階調方式と時間階調方式とを組み合わせた方法で階調表現を行う場合を例にとって説明する。まず、従来の構成の画素を用いた電子装置における駆動方法について述べる。
【００４６】
図３は、水平ｍ×垂直ｎの画素数を有する電子装置において、４ビット（２4＝１６）階調、フレーム周波数６０[Hz]で映像の表示を行う場合のタイミングチャートである。順を追って説明する。この場合、１秒間に６０回、画面の描画を行う。１画面を１回描画する期間が１フレーム期間である。（図３（Ａ））
【００４７】
１フレーム期間は、複数のサブフレーム期間に分割される。これは、ＥＬ素子の点灯時間の和を利用して階調表現を行うためであり、ｋビットの階調表現を行うためには、ｋ個のサブフレーム期間を要する。ここでは、４ビット階調であるので、ＳＦ1〜ＳＦ4の４つのサブフレーム期間に分割される。各サブフレーム期間は、アドレス（書き込み）期間とサステイン（点灯）期間とを有する。アドレス（書き込み）期間は、１画面分の信号の書き込みを行う期間であるから、全てのアドレス（書き込み）期間Ｔａ1〜Ｔａ4の長さは等しい。サステイン（点灯）
期間については、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１とし、どのサステイン（点灯）期間にＥＬ素子を点灯させるかによって階調を表現する。なお、このサブフレーム期間の順番は、順番は関係なく、ランダムにしても構わない。（図３（Ｂ））
【００４８】
アドレス（書き込み）期間においては、１行目から順にゲート信号線が選択され、順次ソース信号線から入力されるデジタル映像信号を画素に書き込む。ゲート信号線１行あたりの選択期間を１水平期間と表記する。最終行までの選択が終了した後、サステイン（点灯）期間に移行し、ＥＬ素子が点灯する。（図３（Ｃ））
【００４９】
１水平期間においては、前述したように、ソース信号線側駆動回路が動作し、デジタル映像信号の保持を行う。ドットデータサンプリング期間においては、シフトレジスタからのパルスを受けた第１のラッチ回路において、デジタル映像信号の保持がされ、水平方向１列分のラッチが終了すると、ラインデータラッチ期間において、第１のラッチ回路から第２のラッチ回路へと、デジタル映像信号が転送される。（図３（Ｄ））
【００５０】
以上が、デジタル階調方式と時間階調方式とを組み合わせた方法による駆動方法である。続いて、本発明の電子装置において同様の方法により駆動する場合について説明する。
【００５１】
図４は、図３と同様、水平ｍ×垂直ｎの画素数を有する電子装置において、４ビット（２4＝１６）階調、フレーム周波数６０[Hz]で画像の表示を行う場合のタイミングチャートである。順を追って説明する。この場合、１秒間に６０回、画面の描画を行う。１画面を１回描画する期間が１フレーム期間である。（図４（Ａ））
【００５２】
１フレーム期間は、複数のサブフレーム期間に分割される。ここでは、４ビット階調であるので、ＳＦ1〜ＳＦ4の４つのサブフレーム期間に分割される。各サブフレーム期間は、アドレス（書き込み）期間とサステイン（点灯）期間とを有する。アドレス（書き込み）期間は、１画面分の信号の書き込みを行う期間であるから、全てのアドレス（書き込み）期間Ｔａ1〜Ｔａ4の長さは等しい。サステイン（点灯）期間については、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１とし、どのサステイン（点灯）期間にＥＬ素子を点灯させるかによって階調を表現する。なお、このサブフレーム期間の順番は、順番は関係なく、ランダムにしても構わない。（図４（Ｂ））
【００５３】
アドレス（書き込み）期間においては、１行目から順にゲート信号線が選択され、順次ソース信号線から入力されるデジタル映像信号を画素に書き込む。ゲート信号線１行あたりの選択期間を１水平期間と表記する。最終行までの選択が終了した後、サステイン（点灯）期間に移行し、ＥＬ素子が点灯する。ここまでの駆動方法、タイミングに関しては、通常と同様である。（図４（Ｃ））
【００５４】
本発明の電子装置は、１水平期間の前半と後半とで、１本のソース信号線に接続された、異なる２つの画素に信号の書き込みを行う。１水平期間の前半では、画素選択部によって選択された、１、３、５、・・・、ｍ−３、ｍ−１番目の画素（図１に示した画素Ａに該当する）について、ドットデータサンプリング期間において、シフトレジスタからのパルスを受けた第１のラッチ回路において、デジタル映像信号の保持がされ、画素Ａについて水平方向１行分のラッチが終了すると、ラインデータラッチ期間において、第１のラッチ回路から第２のラッチ回路へのデータの転送がされる。１水平期間の後半では、画素選択部によって選択された、２、４、６、・・・、ｍ−２、ｍ番目の画素（図１に示した画素Ｂに該当する）について、ドットデータサンプリング期間において、シフトレジスタからのパルスを受けた第１のラッチ回路において、デジタル映像信号の保持がされ、画素Ｂについて水平方向１行分のラッチが終了すると、ラインデータラッチ期間において、第１のラッチ回路から第２のラッチ回路へと、デジタル映像信号が転送される。（図４（Ｄ））
【００５５】
通常、水平方向にｍ個の画素を有する場合は、ソース信号線側駆動回路はｍ段を有していたが、本発明の構成を用いることにより、ｍ／２段にすることが出来る。また、動作周波数を引き上げる必要等も無いため、信頼性の面でも問題はない。よって、画面の高精細化による画素ピッチの狭幅化によって、駆動回路の配置スペースの圧迫などといった、回路設計上の問題を回避することが出来る。
【００５６】
以下に本発明の実施例について記述する。
【実施例１】
【００５７】
図５は、本発明の電子装置の回路構成例を示している。中央に画素部５０１が配置されている。画素部５０１の周囲には、ソース信号線を制御するための、ソース信号線側駆動回路５０２、ゲート信号線を制御するための、ゲート信号線側駆動回路５０６および、画素選択部を制御するための画素選択信号線側駆動回路５０７が配置されている。また、ＥＬ素子に電流を供給するための電源部（Ｓｕｐｐｌｙ）が、画素部５０１の各電流供給線に接続されている。
【００５８】
図５における画素部５０１の一部分を拡大したものを図６（Ａ）に示す。図６（Ａ）は、６×３画素のマトリクスを示している。点線枠６００で囲まれた部分が１単位であり、２画素が含まれる。その拡大図を図６（Ｂ）に示す。
【００５９】
ソース信号線６１０の左右両側には、第１のスイッチング用ＴＦＴ６０１、第１のＥＬ駆動用ＴＦＴ６０３、第１のＥＬ素子６０５、第１の保持容量６０７を有する画素Ａと、第２のスイッチング用ＴＦＴ６０２、第２のＥＬ駆動用ＴＦＴ６０４、第２のＥＬ素子６０６、第２の保持容量６０８を有する画素Ｂとが配置されている。本実施例においては、スイッチング用ＴＦＴ６０１、６０２にはＮチャネル型ＴＦＴを用い、ＥＬ駆動用ＴＦＴ６０３、６０４にはＰチャネル型ＴＦＴを用いた例を示している。画素選択部６１３は、本実施例ではＮチャネル型ＴＦＴ６１５と、Ｐチャネル型ＴＦＴ６１６と、画素選択信号線６１４とを用いて構成されており、画素選択信号線にＨｉ信号もしくはＬＯ信号を入力することによって、Ｎチャネル型ＴＦＴ６１５もしくはＰチャネル型ＴＦＴ６１６が導通し、ソース信号線６１０からの信号が画素Ａもしくは画素Ｂに書き込まれる。
【００６０】
図６と、図７に示すタイミングチャートとを参照して、実際の駆動について説明する。図７（Ａ）では、４ビットの階調表現のため、１フレーム期間を４個のサブフレーム期間に分割している。図７（Ｂ）は、図７（Ａ）の中のある１個のサブフレーム期間について、ゲート信号線６０９と画素選択信号線６１４の電位を示したものである。
【００６１】
まず、１行目のゲート信号線が選択される（７０１）。この１水平期間の前半では、画素選択信号線６１４にはＨｉ信号が入力され（７０２）、Ｎチャネル型ＴＦＴ６１５が導通する。よってこの間は画素Ａの側にのみ信号の書き込みが行われる（７０５）。その後、１水平期間の後半で、画素選択信号線６１４にＬＯ信号が入力されることで、先程導通していたＮチャネル型ＴＦＴ６１５は非導通状態となり、代わってＰチャネル型ＴＦＴ６１６が導通する。よってこの間は画素Ｂの側にのみ信号の書き込みが行われる（７０６）。
【００６２】
やがて最終行のゲート信号線が選択され（７０３）、最終行での信号の書き込みが完了すると、そのサブフレーム期間のアドレス（書き込み）期間が終了し、サステイン（点灯）期間において、ＥＬ素子６０５、６０６の点灯が始まる。サステイン（点灯）期間は、次のアドレス（書き込み）期間で、再び１行目のゲート信号線が選択される（７１０）まで続く。以上の動作を全てのサブフレーム期間で行うことにより、画像の表示を行う。
【００６３】
図６（Ａ）に示した構造によると、Ｒ、Ｇ、Ｂ３色に対応した画素を有するカラー表示用の電子装置にも容易に適用出来る。各画素は、ＥＬ素子の横に付したＲ、Ｇ、Ｂに対応しているとする。ＥＬ素子は、Ｒ、Ｇ、Ｂの各色において、その電圧−輝度特性が異なるため、同一の輝度を得るには、各電流供給線６３０、６４０、６５０、６６０、６７０、６８０には異なる電位を与える必要がある。
具体的には、電流供給線６３０、６６０にはＲに対応した電位を、電流供給線６４０、６７０にはＧに対応した電位を、電流供給線６５０、６８０にはＢに対応した電位を与える。ソース信号線６３５にはＲとＧの信号を入力し、ソース信号線６４５にはＢとＲの信号を入力し、ソース信号線６５５にはＧとＢの信号を入力してやれば良い。
【００６４】
また、本実施例においては、画素Ａと画素Ｂとの選択を行う際に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを用いて行っているが、配置に余裕があるならば、アナログスイッチ等を用いて同様の操作を行う構成をとっても良いし、ゲート信号線を２本並行に配置して、画素Ａ側のスイッチング用ＴＦＴは第１のゲート信号線の選択時に導通し、画素Ｂ側のスイッチング用ＴＦＴは第２のゲート信号線の選択時に導通するようにしても良い。
【実施例２】
【００６５】
時間階調方式では、図８（Ａ）に示すように、各サブフレーム期間で、１画面分の書き込みが終了した後にサステイン（点灯）期間が始まる。つまり、アドレス（書き込み）期間とサステイン（点灯）期間とは、完全に分離している。
【００６６】
この方式のメリットは、アドレス（書き込み）期間の長さに関係なく、サステイン（点灯）期間の長さを決めることが出来る点にある。時間階調方式では、サステイン（点灯）期間の長さを、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ＝２(n-1)：２(n-2)：・・・：１として、点灯時間の長さを制御することで階調表現を行う。つまり、１フレーム期間の長さを固定したままで多階調化を図るには、最小単位のサステイン（点灯）期間をより短くする必要がある。このような場合にも、容易にサステイン（点灯）期間の長さを決めることが出来る。
【００６７】
反面、デメリットとして、アドレス（書き込み）期間においては、画面内のいずれの画素も点灯しないため、デューティー比（１フレーム期間の長さに対する、全てのサステイン（点灯）期間の合計長さの比）が低下する点がある。前述のように、サステイン（点灯）期間の長さを自由に決めることが出来る反面、多階調化によってアドレス（書き込み）期間の数が増加すると、さらにデューティー比を低下させることになり、これを解決するには駆動回路の動作周波数を引き上げてアドレス（書き込み）期間自体を短くする以外に無く、実際にはこの方式で多階調化を図るには限界がある。また、ある行でゲート信号線が選択されている間、他の行（８０１で示す領域）では書き込みも点灯も行われていないことになることから、フレーム期間内に無駄が多くなる点も挙げられる。
【００６８】
そこで、図８（Ｂ）に示すように、アドレス（書き込み）期間とサステイン（点灯）期間とが一部重複するような駆動方式を挙げる。この方式によると、例えばｋ行目のゲート信号線が選択され、画素への信号の書き込みが終了すると、直ちにｋ行目のＥＬ素子はサステイン（点灯）期間に入る。そして次にｋ行目のゲート信号線が選択されるまでの間、サステイン（点灯）期間が継続する。つまり、ｋ行目のゲート信号線が選択されている期間においては、ｋ行目を除く全ての行のＥＬ素子はサステイン（点灯）期間にあるということである。よって、デューティー比を高くすることが出来るため、多階調化を図る際にも有効な方式である。
【００６９】
ただし、異なるサブフレームのアドレス（書き込み）期間同士が重複すると、同時に異なる複数のゲート信号線が選択されることになるため、正常に映像信号の書き込みが行えない。よって、図８（Ｂ）のような方式では、サステイン（点灯）期間の長さの最小単位は少なくとも、１行目のゲート信号線の選択が終了してから、最終行のゲート信号線の選択が終了するまでの期間（８０２）よりも長くする必要がある。
【００７０】
図６と、図９に示すタイミングチャートとを参照して、図８（Ｂ）にて示した方式による実際の駆動について説明する。図９（Ａ）では、４ビットの階調表現のため、１フレーム期間を４個のサブフレーム期間に分割している。図９（Ｂ）
は、図９（Ａ）の中のある１個のサブフレーム期間について、ゲート信号線６０９と画素選択信号線６１４の電位を示したものである。
【００７１】
まず、１行目のゲート信号線が選択される（９０１）。この１水平期間の前半では、画素選択信号線６１４にはＨｉ信号が入力され（９０２）、Ｎチャネル型ＴＦＴ６１５が導通する。よってこの間は画素Ａの側にのみ信号の書き込みが行われる（９０５）。その後、１水平期間の後半で、画素選択信号線６１４にＬＯ信号が入力されることで、先程導通していたＮチャネル型ＴＦＴ６１５は非導通状態となり、代わってＰチャネル型ＴＦＴ６１６が導通する。よってこの間は画素Ｂの側にのみ信号の書き込みが行われる（９０７）。ここで、画素Ｂに信号の書き込みが行われている時には、画素Ａは既にサステイン（点灯）期間に入っている（９０６）。画素Ｂも、信号の書き込みが終了したらただちにサステイン（点灯）期間に入る（９０８）。
【００７２】
以上の動作が各行のゲート信号線の選択ごとに繰り返され、最終行において、１水平期間の前半と後半に、それぞれ画素Ａ、画素Ｂへの書き込みが行われて（９０９，９１１）、アドレス（書き込み）期間は終了する。たとえば、ｋ行目の画素Ａにおけるサステイン（点灯）期間は、次のアドレス（書き込み）期間で、再びｋ行目のゲート信号線が選択され、その前半で画素Ａへの信号の書き込みが始まる（９１５）直前まで続く。以上の動作を全てのサブフレーム期間で行うことにより、画像の表示を行う。
【００７３】
ここまでの説明で明らかになったように、ｋ行目のゲート信号線が選択されている期間においては、ｋ行目を除くゲート信号線によって制御されている画素は、すべてサステイン（点灯）期間に入っている。さらにその時、ｋ行目において、１水平期間の前半で画素Ａに信号の書き込みが行われている時には、画素Ｂはまだサステイン（点灯）期間にあり、１水平期間の後半で画素Ｂに信号の書き込みが行われる時には、画素Ａはサステイン（点灯）期間に入っている。よって、実施例１にて説明したタイミングに比べて、デューティー比を大幅に高くすることが出来る。
【００７４】
図６（Ａ）に示した構造によると、Ｒ、Ｇ、Ｂ３色に対応した画素を有するカラー表示用の電子装置にも容易に適用出来る。各画素は、ＥＬ素子の横に付したＲ、Ｇ、Ｂに対応しているとする。ＥＬ素子は、Ｒ、Ｇ、Ｂの各色において、その電圧−輝度特性が異なるため、同一の輝度を得るには、各電流供給線６３０、６４０、６５０、６６０、６７０、６８０には異なる電位を与える必要がある。
具体的には、電流供給線６３０、６６０にはＲに対応した電位を、電流供給線６４０、６７０にはＧに対応した電位を、電流供給線６５０、６８０にはＢに対応した電位を与える。ソース信号線６３５にはＲとＧの信号を入力し、ソース信号線６４５にはＢとＲの信号を入力し、ソース信号線６５５にはＧとＢの信号を入力してやれば良い。
【実施例３】
【００７５】
モノクロ階調表示用の電子装置の場合には、カラー表示用の電子装置と異なり、ＥＬ素子の発光色ごとの電圧−輝度特性が関係しないため、図１０（Ａ）（Ｂ）に示すように、電流供給線１０３０、１０４０、１０５０、１０６０を隣接した画素同士で共有することが容易に出来る。本発明の電子装置は、特に高精細化によって画素ピッチが狭くなる点を課題の出発点としているが、画素ピッチが狭くなると、当然開口率の低下を招くことは明らかであり、本実施例にて示したように、電流供給線を共有して配線本数を減少させることは大変有効かつ容易な手段であるといえる。
【実施例４】
【００７６】
実施例２で、アドレス（書き込み）期間とサステイン（点灯）期間とを完全に分離しないタイミングについては、サステイン（点灯）期間の最小単位長さに制限があることとその理由を説明した。本実施例では、その解決方法と実際の駆動について説明する。
【００７７】
図１１（Ａ）は、図８（Ｂ）と同じ、４ビットの階調表示を行う場合のタイミングチャートであるが、Ｔｓ4の長さが、前述した最小単位長さよりも短いため、アドレス（書き込み）期間Ｔａ4と、次のフレーム期間のＳＦ１におけるアドレス（書き込み）期間Ｔａ1'とが、１１０１で示す期間で重複している。この期間では、異なる複数のゲート信号線が同時に選択されることになり、同一の信号が画素に書き込まれるため、正常な画像の表示が行われなくなる。
【００７８】
そこで、図１１（Ｂ）に示すように、アドレス（書き込み）期間の重複が起こる部分で、サステイン（点灯）期間の終了後、強制的に非表示期間１１０２を設ける。この非表示期間１１０２においては、画素に書き込まれた信号には関係なく、ＥＬ素子は消灯する。このようにすることで、複数のアドレス（書き込み）
期間が重複することを回避することが出来る。
【００７９】
続いて、図１１（Ｂ）にて示した非表示期間を設ける方法について説明する。
まず、非表示期間を設ける方法について説明する。ここで説明する方法により非表示期間を設ける場合には、特別な回路は必要としない。したがって、図６、図１０に示したような本発明を適用した画素であっても、図２２に示したような通常の画素であっても実施が可能である。ここでは、図１２（Ａ）（Ｂ）を用いて説明する。
【００８０】
図１２（Ａ）はＥＬ駆動用ＴＦＴ周辺の回路図である。ＥＬ素子１２０５の発光は、ＥＬ素子１２０５に電流が流れることでなされる。この電流は、ＥＬ駆動用ＴＦＴ１２０２のソース領域とドレイン領域間に電位差（今後、この電位差を、ソース・ドレイン間電圧と表記する）があること、つまり、電流供給線１２０１と陰極配線１２０６との間に電位差があることで流れる。よって、通常のサステイン（点灯）期間においては、電流供給線１２０１の電位に対し、陰極配線１２０６の電位は低くなっている。そこで、非表示期間において、この陰極配線１２０６の電位を、電流供給線１２０１の電位と同電位まで引き上げる。この操作により、ＥＬ駆動用ＴＦＴ１２０２のソース・ドレイン間電圧は０となり、ＥＬ素子１２０５には電流が流れなくなって消灯する。（図１２（Ｂ））この非表示期間中は、画素に書き込まれる信号に関係なく、強制的にＥＬ素子１２０５を消灯させておくことが出来る。
【００８１】
図１３は、４ビット階調表示を、図１１（Ｂ）に示したようなタイミングで行う場合の、ゲート信号線、画素選択信号線および陰極配線の電位を示している。
最下位ビット分のサブフレームであるＳＦ4のサステイン（点灯）期間Ｔｓ4がＴａ4よりも短いため、非表示期間（今後、クリア期間と表記する）を設けてアドレス（書き込み）期間の重複を回避する。図１３中、実線で示されているサステイン（点灯）期間は、１水平期間の前半に書き込みの行われる画素Ａについてのものであり、破線で示されているサステイン（点灯）期間は、１水平期間の後半に書き込みの行われる画素Ｂについてのものである。
【００８２】
ＳＦ1〜ＳＦ3は、前述したとおりの方法によって正常に駆動することが出来るので、ここでは説明を省略する。ＳＦ4において、１水平期間の前半で画素Ａへの書き込みがなされ、直ちにサステイン（点灯）期間Ｔｓ4に入る。その後、１水平期間の後半で画素Ｂへの書き込みがなされ、直ちにサステイン（点灯）期間Ｔｓ４に入る。Ｔｓ4が終了するタイミングで、クリア期間Ｔｃ4を設ける。陰極配線の電位を上げ、電流供給線の電位と同電位とすることにより、ＥＬ駆動用ＴＦＴのソース・ドレイン間電圧が０となり、ＥＬ素子が消灯する。その後、ＳＦ4におけるアドレス（書き込み）期間が完全に終了するまで、このクリア期間は継続される。
【００８３】
以上のような駆動方法によって、前述したような、サステイン（点灯）期間が短いために、通常の駆動方法ではアドレス（書き込み）期間が重複するようなタイミングであっても、正常な画像の表示が可能となる。これにより、さらなる多階調化を実現することが出来る。
【００８４】
また、図１３に示したタイミングでは、画素Ａおよび画素Ｂにおけるクリア期間Ｔｃ4の開始のタイミングが同時であるため、わずかながら画素Ｂのサステイン（点灯）期間が短くなっていることがわかる。これを回避するには、陰極配線を２系統とし、陰極配線の電位を上げるタイミングを画素Ａと画素Ｂとでずらしてやれば容易に回避が可能である。
【００８５】
また、ＥＬ駆動用ＴＦＴのソース・ドレイン間電圧を０とするには、陰極配線の１２０６の電位は固定とし、電流供給線１２０１の電位を変化させる方法を用いても良い。具体的には、通常のサステイン（点灯）期間においては、陰極配線１２０６の電位よりも電流供給線１２０１の電位は高く（低く）なっており、ＥＬ素子に電流が流れる。非表示期間において、電流供給線１２０１の電位を低く（高く）し、陰極配線の電位と同電位とする。これによって、前述の方法と同様、ＥＬ素子には電流が流れなくなって消灯する。
【実施例５】
【００８６】
本実施例では、本発明の電子装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本構成回路であるＣＭＯＳ回路を図示することとする。
【００８７】
まず、図１４（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８８】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８９】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００９０】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００９１】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００９２】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００９３】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００９４】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【００９５】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９６】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１４（Ａ））
【００９７】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図１４（Ｂ））
【００９８】
次に、図１４（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００９９】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１００】
そして、図１５（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１４（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１０１】
図１５（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１０２】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１０３】
そして、図１５（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１０４】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２はソース信号線として機能する。
【０１０５】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。
熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０６】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０７】
次いで、図１６（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１０８】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１０９】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３またはＰ型の不純物領域５０４３〜５０５４に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１１０】
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１１１】
また、本実施例では、画素電極５０６３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６３がＥＬ素子の陽極となる。（図１６（Ａ））
【０１１２】
次に、図１６（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１１３】
次に、ＥＬ層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１１４】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１１５】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１１６】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１１７】
なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１１８】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。
【０１１９】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１２０】
こうして図１６（Ｂ）に示すような構造のＥＬディスプレイが完成する。なお、本実施例におけるＥＬディスプレイの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１２１】
ところで、本実施例のＥＬディスプレイは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１２２】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１２３】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１２４】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２５】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１２６】
なお、実際には図１６（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２７】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このように出荷出来る状態にまでした状態を本明細書中では電子装置という。
【０１２８】
また、本実施例で示す工程に従えば、電子装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【実施例６】
【０１２９】
本実施例においては、本発明の電子装置を作製した例について説明する。
【０１３０】
図１７（Ａ）は本発明を用いた電子装置の上面図であり、図１７（Ａ）をＸ−Ｘ'面で切断した断面図を図１７（Ｂ）に示す。図１７（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１３１】
このとき、画素部４００２においては、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図９（Ｂ）に図示）が設けられている。
【０１３２】
また、図１７（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１３３】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１３４】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３５】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１３６】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３７】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１３８】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１３９】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１４０】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１４１】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１４２】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４３】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４４】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［nm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４５】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１４６】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４７】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例７】
【０１４８】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１８に示す。
【０１４９】
図１８において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＮチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１５０】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＮチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１５１】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１５２】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１５３】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１５４】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１５５】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、発光層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５６】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５７】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５８】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５９】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１６０】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１６１】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１６２】
以上のように本実施例において説明してきた電子装置は図１８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１６３】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例８】
【０１６４】
本実施例においては、実施例７の図１８に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１９を用いる。なお、図１８の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１６５】
図１９において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたＮチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。
【０１６６】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６７】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６８】
その後、実施例７と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６９】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例９】
【０１７０】
実施例７、実施例８において示した電子装置は、駆動回路を構成するＴＦＴに逆スタガ型ＴＦＴを用いても、容易に作成することが出来る。図２０を参照して説明する。なお、実施例７、実施例８と共通する部位に関しては、図１８、図１９と同様の番号を付す。
【０１７１】
図２０において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＮチャネル型ＴＦＴを用いる。本実施例ではシングルゲート構造としているが、ダブルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
また、スイッチング用ＴＦＴ４５０２は、ソース領域とドレイン領域との両側に、ゲート電極と重複する部分と重複しない部分とに渡ってＬＤＤ領域が設けられているが、特にＬＤＤ領域を設けないＴＦＴを用いても良い。
【０１７２】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５３３は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４に電気的に接続されている。
【０１７３】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１７４】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のソース配線４５３５と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４にかかる電圧を保持する機能を有する。
【０１７５】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５３６が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５３７が形成される。
【０１７６】
その後、実施例７、実施例８と同様に、画素電極（陽極）４５３８、発光層４５３９、電子注入層４５４０、陰極４５４１、パッシベーション膜４５４２が形成され、ＥＬ素子４５３１が形成される。
【０１７７】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５３９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例１０】
【０１７８】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０１７９】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０１８０】
【化１】
【０１８１】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０１８２】
【化２】
【０１８３】
（M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０１８４】
【化３】
【０１８５】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例１１】
【０１８６】
本発明の電子装置およびその駆動方法を応用したＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部において本発明の電子装置およびその駆動方法を用いると良い。
【０１８７】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部に本発明の電子装置およびその駆動方法を用いることが出来る。
【０１８８】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２３および図２４に示す。
【０１８９】
図２３（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置およびその駆動方法は表示部３３０３にて用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０１９０】
図２３（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置およびその駆動方法は表示部３３１２にて用いることが出来る。
【０１９１】
図２３（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置およびその駆動方法は表示装置３３２６にて用いることが出来る。
【０１９２】
図２３（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置およびその駆動方法はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１９３】
図２３（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置およびその駆動方法は表示部３３４２にて用いることが出来る。
【０１９４】
図２３（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置およびその駆動方法は表示部３３５３にて用いることが出来る。
【０１９５】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０１９６】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０１９７】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０１９８】
図２４（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置およびその駆動方法は表示部３４０４にて用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０１９９】
図２４（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置およびその駆動方法は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２００】
図２４（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の電子装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５にて用いることが出来る。また、表示部（Ｂ）３５０５を、主に操作用パネルとして用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えることが出来る。
【０２０１】
また、本実施例にて示した携帯型電子機器においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。
【０２０２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１０に示したいずれの構成を適用しても良い。
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁体上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置およびアクティブマトリクス型電子装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、ＥＬ（エレクトロルミネッセンス）ディスプレイが注目を集めており、活発な研究が行われている。
【０００３】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−ＬＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤなどに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つがアクティブマトリクス型である。
【０００４】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させている。一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素内で信号を保持出来るようになっている。
【０００５】
図２１は、デジタル駆動によるアクティブマトリクス型電子装置の構成例である。中央に画素部２１０１が配置されている。画素部２１０１の周囲には、ソース信号線を制御するための、ソース信号線側駆動回路２１０２および、ゲート信号線を制御するための、ゲート信号線側駆動回路２１０６が配置されている。図２１においては、ゲート信号線側駆動回路２１０６は、画素部２１０１の片側にのみ配置されているが、画素部２１０１を挟むようにして、ゲート信号線の両側に配置するのが、実際の駆動においては、動作の信頼性、効率の面でより望ましい。また、ＥＬ素子に電流を供給するための電源部（Ｓｕｐｐｌｙ）が、画素部２１０１の各電流供給線に接続されている。
【０００６】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた電子装置にも適用可能である。
【０００７】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００８】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００９】
ソース信号線側駆動回路２１０２は、シフトレジスタ２１０３、第１のラッチ回路２１０４、第２のラッチ回路２１０５を有する。シフトレジスタ２１０３には、ソース側クロック信号（Ｓ−ＣＬＫ）、ソース側スタートパルス（Ｓ−ＳＰ）が入力され、第１のラッチ回路２１０４には、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）が入力され、第２のラッチ回路２１０５には、ラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力される。
【００１０】
ゲート信号線側駆動回路２１０６は、シフトレジスタ（図示せず）を有する。
シフトレジスタには、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。
【００１１】
回路の駆動について説明する。説明には、図２１に付した番号を用いる。
【００１２】
ソース信号線側駆動回路２１０２において、シフトレジスタ２１０３に、ソース側クロック信号（Ｓ−ＣＬＫ）、ソース側スタートパルス（Ｓ−ＳＰ）が入力される。シフトレジスタ２１０３は、これら入力信号に基づいて、順次パルスを出力する。シフトレジスタより順次出力されるパルスは、バッファ等（図示せず）を経由して第１のラッチ回路２１０４に入力され、デジタル映像信号（Ｄｉｇｉｔａｌ Ｄａｔａ）を各段で順次保持（ラッチ）する。第１のラッチ回路２１０４の最終段においてデータの保持が終了すると、第２のラッチ回路２１０５に、ラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１のラッチ回路２１０４に保持されていたデータはバッファ等（図示せず）を経由して一斉に第２のラッチ回路２１０５に転送される。
【００１３】
ゲート信号線側駆動回路２１０６において、シフトレジスタ（図示せず）に、ゲート側クロック信号（Ｇ−ＣＬＫ）、ゲート側スタートパルス（Ｇ−ＳＰ）が入力される。シフトレジスタは、これら入力信号に基づいて、順次パルスを出力し、バッファ等（図示せず）を経由して、ゲート信号線選択パルスとして出力され、順次ゲート信号線を選択していく。
【００１４】
ソース信号線側駆動回路２１０２の第２のラッチ回路２１０５に転送されたデータは、ゲート信号線選択パルスによって選択されている行の画素に書き込まれる。この動作が繰り返されることにより、画像の表示がなされる。
【００１５】
続いて、画素部の駆動について説明する。図２２に、図２１の画素部２１０１の一部を示す。図２２（Ａ）は、３×３画素のマトリクスを示している。点線枠２２００にて囲まれた部分が１画素であり、図２２（Ｂ）にその拡大図を示す。
図２２（Ｂ）において、２２０１は、画素に信号を書き込む時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。このスイッチング用ＴＦＴ２２０１にはＮチャネル型もしくはＰチャネル型のいずれの極性を用いても良い。２２０２はＥＬ素子２２０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用ＴＦＴ２２０２にＰチャネル型を用いる場合には、ＥＬ素子２２０３の陽極２２０９と電流供給線２２０７との間に配置する。別の構成方法として、ＥＬ駆動用ＴＦＴ２２０２にＮチャネル型を用いて、ＥＬ素子２２０３の陰極２２１０と陰極電極２２０８との間に配置したりすることも可能である。しかし、ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子２２０３の製造上の制約などから、ＥＬ駆動用ＴＦＴ２２０２にはＰチャネル型を用い、ＥＬ素子２２０３の陽極２２０９と電流供給線２２０７との間にＥＬ駆動用ＴＦＴ２２０２を配置する方式が一般的であり、多く採用されている。２２０４は、ソース信号線２２０６から入力される信号（電圧）を保持するための保持容量である。図２２（Ｂ）での保持容量２２０４の一方の端子は、電流供給線２２０７に接続されているが、専用の配線を用いることもある。スイッチング用ＴＦＴ２２０１のゲート電極は、ゲート信号線２２０５に、ソース領域は、ソース信号線２２０６に接続されている。
【００１６】
次に、同図２２を参照して、アクティブマトリクス型電子装置の回路の動作について説明する。まず、ゲート信号線２２０５が選択されると、スイッチング用ＴＦＴ２２０１のゲート電極に電圧が印加され、スイッチング用ＴＦＴ２２０１が導通状態になる。すると、ソース信号線２２０６の信号（電圧）が保持容量２２０４に蓄積される。保持容量２２０４の電圧は、ＥＬ駆動用ＴＦＴ２２０２のゲート・ソース間電圧ＶGSとなるため、保持容量２２０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１３０２とＥＬ素子２２０３に流れる。その結果、ＥＬ素子２２０３が点灯する。
【００１７】
ＥＬ素子２２０３の輝度、つまりＥＬ素子２２０３を流れる電流量は、ＥＬ駆動用ＴＦＴ２２０２のＶGSによって制御出来る。ＶGSは、保持容量２２０４の電圧であり、それはソース信号線２２０６に入力される信号（電圧）である。つまり、ソース信号線２２０６に入力される信号（電圧）を制御することによって、ＥＬ素子２２０３の輝度を制御する。最後に、ゲート信号線２２０５を非選択状態にして、スイッチング用ＴＦＴ２２０１のゲートを閉じ、スイッチング用ＴＦＴ２２０１を非導通状態にする。その時、保持容量２２０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ２２０２のＶGSは、そのまま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ２２０２を経由してＥＬ素子２２０３に流れ続ける。
【００１８】
ＥＬ素子の駆動等に関しては、SID99 Digest : P372 :“Current Status and future of Light-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“High Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilicon Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 :“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
近年、ＥＬディスプレイは、その大画面化と並び、さらなる高精細化が求められている。しかし、画素部分を高精細にすべく画素ピッチを縮小することによって、駆動回路の配置スペースを圧迫するという問題点がある。つまり、例えば同サイズのパネルにおいて、ＶＧＡからＸＧＡとする場合、水平方向の画素数は６４０画素から１０２４画素に増加する。このとき１画素の幅は６２．５[％]となり、ソース信号線側駆動回路の１段分の配置幅も６２．５[％]まで縮小することになる。
【００２０】
上記の問題を解決するには、駆動回路のさらなる縮小が必要となってくるが、デザインルール、回路動作の信頼性、歩留まりの点等を考慮すると、容易な解決策とは言い難い。
【００２１】
よって本発明においては、新規の構造を有する画素を用いて、前述した駆動回路の配置スペースの問題を回避しつつ、さらなる高精細化の可能な電子装置を提供することを課題とする。
【課題を解決するための手段】
【００２２】
上述した課題を解決するために、本発明においては以下のような手段を講じた。
【００２３】
通常の画素は、図２２（Ｂ）に示したように、１画素あたり１本のソース信号線２２０６と、１本のゲート信号線２２０５と、１本の電流供給線２２０７を有していた。本発明の電子装置における画素は、図１に示すように、隣接した２画素の間に１本のソース信号線１１０を有し、画素Ａと画素Ｂとで共有する。しかし、そのままでは画素Ａと画素Ｂとには常に同じ画像信号しか書き込むことが出来ない。よって、画素選択部１１３を設け、ソース信号線１１０に入力される画像信号を、画素Ａのスイッチング用ＴＦＴ１０１もしくは画素Ｂのスイッチング用ＴＦＴ１０２のいずれか一方にのみ通すようにする。駆動方法について簡潔に説明すると、１水平期間を前半と後半との期間に分割し、前半の期間で画素Ａへの書き込みを完了する。その後、後半の期間では画素Ｂへの書き込みを完了するという手順をとる。
【００２４】
このような構造とすることで、ソース信号線側駆動回路の段数を、水平方向の画素数の１／２の段数（駆動回路の構成により、ダミー段を有する場合はこの限りではない）とすることが出来るため、高精細化によって画素ピッチが縮小した場合にも、容易に駆動回路の配置が可能となる。
【００２５】
以下に、本発明の電子装置の構成について記載する。
【００２６】
請求項１に記載の本発明の電子装置は、 ソース信号線側駆動回路と、ゲート信号線側駆動回路と、画素選択信号線側駆動回路と、画素部とを有し、 前記画素部は、ｍ本のソース信号線と、ｋ本のゲート信号線と、２ｋｍ個の画素を有し、 前記ｍ本のソース信号線はそれぞれ、ｋ個の画素選択部を有し、 前記ｍ本のソース信号線の各々は、画素選択部を介して２ｋ個の画素と電気的に接続され、 前記２ｋｍ個の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域は、一方はソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域は、一方は電流供給線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２７】
請求項２に記載の本発明の電子装置は、 ソース信号線側駆動回路と、ゲート信号線側駆動回路と、画素選択信号線側駆動回路と、画素部とを有し、 前記画素部は、ｍ本のソース信号線と、ｋ本のゲート信号線と、２ｋｍ個の画素を有し、 前記２ｋｍ個の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタと、ＥＬ素子とを有し、 前記スイッチング用トランジスタのゲート電極は、前記ゲート信号線と電気的に接続され、 前記スイッチング用トランジスタの不純物領域は、一方は画素選択部を介してソース信号線と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、 前記ＥＬ駆動用トランジスタの不純物領域は、一方は電流供給線と電気的に接続され、残る一方はＥＬ素子の一方の電極と電気的に接続されていることを特徴としている。
【００２８】
請求項３に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 前記ソース信号線側駆動回路は、１水平期間に２回の映像信号の書き込み動作を、ｍ本のソース信号線それぞれに対して行うことを特徴としている。
【００２９】
請求項４に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 １個の前記画素選択部には、第１の画素と第２の画素とが電気的に接続され、 前記画素選択部は、１水平期間の前半の期間においては第１の画素を選択し、１水平期間の後半の期間においては第２の画素を選択し、 ソース信号線から入力される映像信号は、前記画素選択部によって選択されている側の画素にのみ書き込まれることを特徴としている。
【００３０】
請求項５に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 前記画素選択部は、Ｎチャネル型トランジスタと、Ｐチャネル型トランジスタとを有することを特徴としている。
【００３１】
請求項６に記載の本発明の電子装置は、 請求項１もしくは請求項２において、 前記画素選択部は、アナログスイッチを有することを特徴としている。
【００３２】
請求項７に記載の本発明の電子装置の駆動方法は、 １フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、 前記サブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnとサステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、 ＥＬ素子の発光時間を制御することによってｎビットの階調表示を行う電子装置の駆動方法において、 前記電子装置の水平方向の画素数が２ｍ個であるとき、 １水平期間を２つの期間に分割し、一方の期間においては１、３、・・・、２ｍ−３、２ｍ−１番目の画素への映像信号の書き込みが行われ、残る一方の期間においては２、４、・・・、２ｍ−２、２ｍ番目の画素への映像信号の書き込みが行われることを特徴としている。
【００３３】
請求項８に記載の本発明の電子装置の駆動方法は、 請求項７において、 １、３、・・・、２ｍ−３、２ｍ−１番目の画素への映像信号の書き込みが行われる期間は、１水平期間の前半であり、２、４、・・・、２ｍ−２、２ｍ番目の画素への映像信号の書き込みが行われる期間は、１水平期間の後半であることを特徴としている。
【００３４】
請求項９に記載の本発明の電子装置の駆動方法は、 請求項７において、 １、３、・・・、２ｍ−３、２ｍ−１番目の画素への映像信号の書き込みが行われる期間は、１水平期間の後半であり、２、４、・・・、２ｍ−２、２ｍ番目の画素への映像信号の書き込みが行われる期間は、１水平期間の前半であることを特徴としている。
【発明の効果】
【００３５】
通常、水平方向にｍ個の画素を有する場合は、ソース信号線側駆動回路はｍ段を有していたが、本発明の構成を用いることにより、ｍ／２段にすることが出来る。また、動作周波数を引き上げる必要等も無いため、信頼性の面でも問題はない。よって、画面の高精細化による画素ピッチが狭くなることによって、駆動回路の配置スペースを圧迫されることによる設計上の問題を回避することが出来、電子装置の高精細化に大いに貢献出来る。
【００３６】
また、画素部でソース信号線を共用することで全体の配線数を減らすことも可能であり、開口率の面においても通常の構造の画素部よりも有利となる点もあるといえる。
【図面の簡単な説明】
【００３７】
【図１】本発明の電子装置の画素の構成を示す図。
【図２】従来の電子装置と本発明の電子装置との間の、駆動回路の段数の違いを示す図。
【図３】時間階調方式によるタイミングチャートを示す図。
【図４】本発明の電子装置における、時間階調方式によるタイミングチャートを示す図。
【図５】実施例１に示した、本発明の電子装置の回路構成例を示す図。
【図６】実施例１に示した、本発明の電子装置の画素部の回路構成例を示す図。
【図７】実施例１に示した、本発明の電子装置の駆動方法のタイミングチャートを示す図。
【図８】実施例２に示した、本発明の電子装置の駆動方法のタイミングチャートを示す図。
【図９】実施例２に示した、本発明の電子装置の駆動方法のタイミングチャートを示す図。
【図１０】実施例３に示した、本発明の電子装置の画素部の回路構成例を示す図。
【図１１】実施例４に示した、非表示期間を設ける駆動方法に関するタイミングチャートを示す図。
【図１２】ＥＬ駆動用トランジスタのソース・ドレイン間電圧とＥＬ素子の点灯の関係を説明する図。
【図１３】実施例４に示した、非表示期間を設ける駆動方法に関するタイミングチャートを示す図。
【図１４】実施例５に示した、本発明の電子装置の作成工程例を示す図。
【図１５】実施例５に示した、本発明の電子装置の作成工程例を示す図。
【図１６】実施例５に示した、本発明の電子装置の作成工程例を示す図。
【図１７】実施例６に示した、電子装置の上面および断面を示す図。
【図１８】実施例７に示した、電子装置の断面図。
【図１９】実施例８に示した、電子装置の断面図。
【図２０】実施例９に示した、電子装置の断面図。
【図２１】電子装置の回路構成例を示す図。
【図２２】通常の電子装置における画素部の構成を示す図。
【図２３】実施例１１に示した、本発明の電子装置を適用した電子機器の例を示す図。
【図２４】実施例１１に示した、本発明の電子装置を適用した電子機器の例を示す図。
【発明を実施するための形態】
【００３８】
以下に、本発明の実施形態について述べる。
【００３９】
本発明の主な構成を図１に示す。図１（Ａ）中、点線枠で示される部分を図１（Ｂ）に拡大して示す。
【００４０】
本発明の電子装置の有する画素においては、１本のソース信号線１１０に、２つの画素が接続されている点に特徴がある。２つの画素をそれぞれ、第１のスイッチング用ＴＦＴ１０１、第１のＥＬ駆動用ＴＦＴ１０３、第１のＥＬ素子１０５、第１の保持容量１０７を有する画素Ａと、第２のスイッチング用ＴＦＴ１０２、第２のＥＬ駆動用ＴＦＴ１０４、第２のＥＬ素子１０６、第２の保持容量１０８を有する画素Ｂと表記する。画素選択部１１３は、ソース信号線から入力される画像信号を、画素Ａの第１のスイッチング用ＴＦＴ１０１もしくは、画素Ｂの第２のスイッチング用ＴＦＴ１０２にのみ出力する機能を有する。第１のスイッチング用ＴＦＴ１０１、第２のスイッチング用ＴＦＴ１０２は、前述のようにその極性はＮチャネル型でもＰチャネル型でも構わない。また、第１のＥＬ駆動用ＴＦＴ１０３および第２のＥＬ駆動用ＴＦＴ１０４の極性は、前述のようにＥＬ素子の構造に合わせてその極性を決定すればよい。
【００４１】
ここで、ｍ×ｋ画素を有する電子装置は、ｍ／２本のソース信号線と、ｋ本のゲート信号線とを有し、ソース信号線を挟んで隣接する２画素が、画素選択部を介してソース信号線と電気的に接続される。ゲート信号線はｋ本であるから、ソース信号線１本あたりと接続される画素の数は、２×（ゲート信号線の本数分）
＝２ｋ個である。
【００４２】
横方向に並んだ画素選択部１１３は全て一様に動作をする。つまり、図１（Ａ）において、あるゲート信号線選択期間では、まず前半で画素選択部１１３に信号が入力されると、画素Ａへのみ書き込みが行われ、後半になると、画素選択部に再び信号が入力され、画素Ｂへのみ書き込みが行われる。よって、ソース信号線側駆動回路は、１水平期間内に、画素Ａへの書き込み、画素Ｂへの書き込みと、２回の書き込み動作を行う。
【００４３】
図２（Ａ）は、通常の電子装置のソース信号線側駆動回路と画素部の１行とを示している。ソース信号線側駆動回路２００は、１本のソース信号線の制御を行うためのシフトレジスタ、第１のラッチ回路、第２のラッチ回路を有する部分を１単位とし、それが複数段繰り返される構造を有する。つまり、水平方向の画素数がｍ画素である場合、ソース信号線側駆動回路の段数は画素数に等しく、ｍ段を有する。図２（Ａ）において、ソース信号線側駆動回路の１段分の回路を配置出来る幅は、Ｄ１で示された幅である。よって、パネルサイズの変更を伴わずに画素数を増やすことによって画素ピッチは狭くなり、必然的にＤ１も小さくなるため、駆動回路の配置が困難となる。
【００４４】
図２（Ｂ）は、本発明の電子装置のソース信号線側駆動回路と画素部の１行とを示している。ソース信号線側駆動回路２１０は、１本のソース信号線の制御を行うためのシフトレジスタ、第１のラッチ回路、第２のラッチ回路を有する部分を１単位とし、それが複数段繰り返される構造を有する。水平方向の画素数がｎ画素である場合、本発明の構造を有する画素は、１本のソース信号線を共有しているので、図２（Ｂ）の回路は、ソース信号線をｍ／２本有している。よって、画素数は図２（Ａ）と等しいが、駆動回路の段数はｍ／２段とすることが出来る。このとき、図２（Ｂ）において、ソース信号線側駆動回路の１段分の回路を配置出来る幅は、Ｄ２で示された幅である。画素ピッチが図２（Ａ）、（Ｂ）の両者において等しければ、Ｄ２はＤ１のおよそ２倍であるから、高精細化により画素ピッチが狭くなった場合にも、駆動回路の配置は容易である。
【００４５】
タイミングチャートを用いて、実際の駆動について述べる。駆動方法としては、デジタル階調方式と時間階調方式とを組み合わせた方法で階調表現を行う場合を例にとって説明する。まず、従来の構成の画素を用いた電子装置における駆動方法について述べる。
【００４６】
図３は、水平ｍ×垂直ｎの画素数を有する電子装置において、４ビット（２4＝１６）階調、フレーム周波数６０[Hz]で映像の表示を行う場合のタイミングチャートである。順を追って説明する。この場合、１秒間に６０回、画面の描画を行う。１画面を１回描画する期間が１フレーム期間である。（図３（Ａ））
【００４７】
１フレーム期間は、複数のサブフレーム期間に分割される。これは、ＥＬ素子の点灯時間の和を利用して階調表現を行うためであり、ｋビットの階調表現を行うためには、ｋ個のサブフレーム期間を要する。ここでは、４ビット階調であるので、ＳＦ1〜ＳＦ4の４つのサブフレーム期間に分割される。各サブフレーム期間は、アドレス（書き込み）期間とサステイン（点灯）期間とを有する。アドレス（書き込み）期間は、１画面分の信号の書き込みを行う期間であるから、全てのアドレス（書き込み）期間Ｔａ1〜Ｔａ4の長さは等しい。サステイン（点灯）
期間については、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１とし、どのサステイン（点灯）期間にＥＬ素子を点灯させるかによって階調を表現する。なお、このサブフレーム期間の順番は、順番は関係なく、ランダムにしても構わない。（図３（Ｂ））
【００４８】
アドレス（書き込み）期間においては、１行目から順にゲート信号線が選択され、順次ソース信号線から入力されるデジタル映像信号を画素に書き込む。ゲート信号線１行あたりの選択期間を１水平期間と表記する。最終行までの選択が終了した後、サステイン（点灯）期間に移行し、ＥＬ素子が点灯する。（図３（Ｃ））
【００４９】
１水平期間においては、前述したように、ソース信号線側駆動回路が動作し、デジタル映像信号の保持を行う。ドットデータサンプリング期間においては、シフトレジスタからのパルスを受けた第１のラッチ回路において、デジタル映像信号の保持がされ、水平方向１列分のラッチが終了すると、ラインデータラッチ期間において、第１のラッチ回路から第２のラッチ回路へと、デジタル映像信号が転送される。（図３（Ｄ））
【００５０】
以上が、デジタル階調方式と時間階調方式とを組み合わせた方法による駆動方法である。続いて、本発明の電子装置において同様の方法により駆動する場合について説明する。
【００５１】
図４は、図３と同様、水平ｍ×垂直ｎの画素数を有する電子装置において、４ビット（２4＝１６）階調、フレーム周波数６０[Hz]で画像の表示を行う場合のタイミングチャートである。順を追って説明する。この場合、１秒間に６０回、画面の描画を行う。１画面を１回描画する期間が１フレーム期間である。（図４（Ａ））
【００５２】
１フレーム期間は、複数のサブフレーム期間に分割される。ここでは、４ビット階調であるので、ＳＦ1〜ＳＦ4の４つのサブフレーム期間に分割される。各サブフレーム期間は、アドレス（書き込み）期間とサステイン（点灯）期間とを有する。アドレス（書き込み）期間は、１画面分の信号の書き込みを行う期間であるから、全てのアドレス（書き込み）期間Ｔａ1〜Ｔａ4の長さは等しい。サステイン（点灯）期間については、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0＝８：４：２：１とし、どのサステイン（点灯）期間にＥＬ素子を点灯させるかによって階調を表現する。なお、このサブフレーム期間の順番は、順番は関係なく、ランダムにしても構わない。（図４（Ｂ））
【００５３】
アドレス（書き込み）期間においては、１行目から順にゲート信号線が選択され、順次ソース信号線から入力されるデジタル映像信号を画素に書き込む。ゲート信号線１行あたりの選択期間を１水平期間と表記する。最終行までの選択が終了した後、サステイン（点灯）期間に移行し、ＥＬ素子が点灯する。ここまでの駆動方法、タイミングに関しては、通常と同様である。（図４（Ｃ））
【００５４】
本発明の電子装置は、１水平期間の前半と後半とで、１本のソース信号線に接続された、異なる２つの画素に信号の書き込みを行う。１水平期間の前半では、画素選択部によって選択された、１、３、５、・・・、ｍ−３、ｍ−１番目の画素（図１に示した画素Ａに該当する）について、ドットデータサンプリング期間において、シフトレジスタからのパルスを受けた第１のラッチ回路において、デジタル映像信号の保持がされ、画素Ａについて水平方向１行分のラッチが終了すると、ラインデータラッチ期間において、第１のラッチ回路から第２のラッチ回路へのデータの転送がされる。１水平期間の後半では、画素選択部によって選択された、２、４、６、・・・、ｍ−２、ｍ番目の画素（図１に示した画素Ｂに該当する）について、ドットデータサンプリング期間において、シフトレジスタからのパルスを受けた第１のラッチ回路において、デジタル映像信号の保持がされ、画素Ｂについて水平方向１行分のラッチが終了すると、ラインデータラッチ期間において、第１のラッチ回路から第２のラッチ回路へと、デジタル映像信号が転送される。（図４（Ｄ））
【００５５】
通常、水平方向にｍ個の画素を有する場合は、ソース信号線側駆動回路はｍ段を有していたが、本発明の構成を用いることにより、ｍ／２段にすることが出来る。また、動作周波数を引き上げる必要等も無いため、信頼性の面でも問題はない。よって、画面の高精細化による画素ピッチの狭幅化によって、駆動回路の配置スペースの圧迫などといった、回路設計上の問題を回避することが出来る。
【００５６】
以下に本発明の実施例について記述する。
【実施例１】
【００５７】
図５は、本発明の電子装置の回路構成例を示している。中央に画素部５０１が配置されている。画素部５０１の周囲には、ソース信号線を制御するための、ソース信号線側駆動回路５０２、ゲート信号線を制御するための、ゲート信号線側駆動回路５０６および、画素選択部を制御するための画素選択信号線側駆動回路５０７が配置されている。また、ＥＬ素子に電流を供給するための電源部（Ｓｕｐｐｌｙ）が、画素部５０１の各電流供給線に接続されている。
【００５８】
図５における画素部５０１の一部分を拡大したものを図６（Ａ）に示す。図６（Ａ）は、６×３画素のマトリクスを示している。点線枠６００で囲まれた部分が１単位であり、２画素が含まれる。その拡大図を図６（Ｂ）に示す。
【００５９】
ソース信号線６１０の左右両側には、第１のスイッチング用ＴＦＴ６０１、第１のＥＬ駆動用ＴＦＴ６０３、第１のＥＬ素子６０５、第１の保持容量６０７を有する画素Ａと、第２のスイッチング用ＴＦＴ６０２、第２のＥＬ駆動用ＴＦＴ６０４、第２のＥＬ素子６０６、第２の保持容量６０８を有する画素Ｂとが配置されている。本実施例においては、スイッチング用ＴＦＴ６０１、６０２にはＮチャネル型ＴＦＴを用い、ＥＬ駆動用ＴＦＴ６０３、６０４にはＰチャネル型ＴＦＴを用いた例を示している。画素選択部６１３は、本実施例ではＮチャネル型ＴＦＴ６１５と、Ｐチャネル型ＴＦＴ６１６と、画素選択信号線６１４とを用いて構成されており、画素選択信号線にＨｉ信号もしくはＬＯ信号を入力することによって、Ｎチャネル型ＴＦＴ６１５もしくはＰチャネル型ＴＦＴ６１６が導通し、ソース信号線６１０からの信号が画素Ａもしくは画素Ｂに書き込まれる。
【００６０】
図６と、図７に示すタイミングチャートとを参照して、実際の駆動について説明する。図７（Ａ）では、４ビットの階調表現のため、１フレーム期間を４個のサブフレーム期間に分割している。図７（Ｂ）は、図７（Ａ）の中のある１個のサブフレーム期間について、ゲート信号線６０９と画素選択信号線６１４の電位を示したものである。
【００６１】
まず、１行目のゲート信号線が選択される（７０１）。この１水平期間の前半では、画素選択信号線６１４にはＨｉ信号が入力され（７０２）、Ｎチャネル型ＴＦＴ６１５が導通する。よってこの間は画素Ａの側にのみ信号の書き込みが行われる（７０５）。その後、１水平期間の後半で、画素選択信号線６１４にＬＯ信号が入力されることで、先程導通していたＮチャネル型ＴＦＴ６１５は非導通状態となり、代わってＰチャネル型ＴＦＴ６１６が導通する。よってこの間は画素Ｂの側にのみ信号の書き込みが行われる（７０６）。
【００６２】
やがて最終行のゲート信号線が選択され（７０３）、最終行での信号の書き込みが完了すると、そのサブフレーム期間のアドレス（書き込み）期間が終了し、サステイン（点灯）期間において、ＥＬ素子６０５、６０６の点灯が始まる。サステイン（点灯）期間は、次のアドレス（書き込み）期間で、再び１行目のゲート信号線が選択される（７１０）まで続く。以上の動作を全てのサブフレーム期間で行うことにより、画像の表示を行う。
【００６３】
図６（Ａ）に示した構造によると、Ｒ、Ｇ、Ｂ３色に対応した画素を有するカラー表示用の電子装置にも容易に適用出来る。各画素は、ＥＬ素子の横に付したＲ、Ｇ、Ｂに対応しているとする。ＥＬ素子は、Ｒ、Ｇ、Ｂの各色において、その電圧−輝度特性が異なるため、同一の輝度を得るには、各電流供給線６３０、６４０、６５０、６６０、６７０、６８０には異なる電位を与える必要がある。
具体的には、電流供給線６３０、６６０にはＲに対応した電位を、電流供給線６４０、６７０にはＧに対応した電位を、電流供給線６５０、６８０にはＢに対応した電位を与える。ソース信号線６３５にはＲとＧの信号を入力し、ソース信号線６４５にはＢとＲの信号を入力し、ソース信号線６５５にはＧとＢの信号を入力してやれば良い。
【００６４】
また、本実施例においては、画素Ａと画素Ｂとの選択を行う際に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを用いて行っているが、配置に余裕があるならば、アナログスイッチ等を用いて同様の操作を行う構成をとっても良いし、ゲート信号線を２本並行に配置して、画素Ａ側のスイッチング用ＴＦＴは第１のゲート信号線の選択時に導通し、画素Ｂ側のスイッチング用ＴＦＴは第２のゲート信号線の選択時に導通するようにしても良い。
【実施例２】
【００６５】
時間階調方式では、図８（Ａ）に示すように、各サブフレーム期間で、１画面分の書き込みが終了した後にサステイン（点灯）期間が始まる。つまり、アドレス（書き込み）期間とサステイン（点灯）期間とは、完全に分離している。
【００６６】
この方式のメリットは、アドレス（書き込み）期間の長さに関係なく、サステイン（点灯）期間の長さを決めることが出来る点にある。時間階調方式では、サステイン（点灯）期間の長さを、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ＝２(n-1)：２(n-2)：・・・：１として、点灯時間の長さを制御することで階調表現を行う。つまり、１フレーム期間の長さを固定したままで多階調化を図るには、最小単位のサステイン（点灯）期間をより短くする必要がある。このような場合にも、容易にサステイン（点灯）期間の長さを決めることが出来る。
【００６７】
反面、デメリットとして、アドレス（書き込み）期間においては、画面内のいずれの画素も点灯しないため、デューティー比（１フレーム期間の長さに対する、全てのサステイン（点灯）期間の合計長さの比）が低下する点がある。前述のように、サステイン（点灯）期間の長さを自由に決めることが出来る反面、多階調化によってアドレス（書き込み）期間の数が増加すると、さらにデューティー比を低下させることになり、これを解決するには駆動回路の動作周波数を引き上げてアドレス（書き込み）期間自体を短くする以外に無く、実際にはこの方式で多階調化を図るには限界がある。また、ある行でゲート信号線が選択されている間、他の行（８０１で示す領域）では書き込みも点灯も行われていないことになることから、フレーム期間内に無駄が多くなる点も挙げられる。
【００６８】
そこで、図８（Ｂ）に示すように、アドレス（書き込み）期間とサステイン（点灯）期間とが一部重複するような駆動方式を挙げる。この方式によると、例えばｋ行目のゲート信号線が選択され、画素への信号の書き込みが終了すると、直ちにｋ行目のＥＬ素子はサステイン（点灯）期間に入る。そして次にｋ行目のゲート信号線が選択されるまでの間、サステイン（点灯）期間が継続する。つまり、ｋ行目のゲート信号線が選択されている期間においては、ｋ行目を除く全ての行のＥＬ素子はサステイン（点灯）期間にあるということである。よって、デューティー比を高くすることが出来るため、多階調化を図る際にも有効な方式である。
【００６９】
ただし、異なるサブフレームのアドレス（書き込み）期間同士が重複すると、同時に異なる複数のゲート信号線が選択されることになるため、正常に映像信号の書き込みが行えない。よって、図８（Ｂ）のような方式では、サステイン（点灯）期間の長さの最小単位は少なくとも、１行目のゲート信号線の選択が終了してから、最終行のゲート信号線の選択が終了するまでの期間（８０２）よりも長くする必要がある。
【００７０】
図６と、図９に示すタイミングチャートとを参照して、図８（Ｂ）にて示した方式による実際の駆動について説明する。図９（Ａ）では、４ビットの階調表現のため、１フレーム期間を４個のサブフレーム期間に分割している。図９（Ｂ）
は、図９（Ａ）の中のある１個のサブフレーム期間について、ゲート信号線６０９と画素選択信号線６１４の電位を示したものである。
【００７１】
まず、１行目のゲート信号線が選択される（９０１）。この１水平期間の前半では、画素選択信号線６１４にはＨｉ信号が入力され（９０２）、Ｎチャネル型ＴＦＴ６１５が導通する。よってこの間は画素Ａの側にのみ信号の書き込みが行われる（９０５）。その後、１水平期間の後半で、画素選択信号線６１４にＬＯ信号が入力されることで、先程導通していたＮチャネル型ＴＦＴ６１５は非導通状態となり、代わってＰチャネル型ＴＦＴ６１６が導通する。よってこの間は画素Ｂの側にのみ信号の書き込みが行われる（９０７）。ここで、画素Ｂに信号の書き込みが行われている時には、画素Ａは既にサステイン（点灯）期間に入っている（９０６）。画素Ｂも、信号の書き込みが終了したらただちにサステイン（点灯）期間に入る（９０８）。
【００７２】
以上の動作が各行のゲート信号線の選択ごとに繰り返され、最終行において、１水平期間の前半と後半に、それぞれ画素Ａ、画素Ｂへの書き込みが行われて（９０９，９１１）、アドレス（書き込み）期間は終了する。たとえば、ｋ行目の画素Ａにおけるサステイン（点灯）期間は、次のアドレス（書き込み）期間で、再びｋ行目のゲート信号線が選択され、その前半で画素Ａへの信号の書き込みが始まる（９１５）直前まで続く。以上の動作を全てのサブフレーム期間で行うことにより、画像の表示を行う。
【００７３】
ここまでの説明で明らかになったように、ｋ行目のゲート信号線が選択されている期間においては、ｋ行目を除くゲート信号線によって制御されている画素は、すべてサステイン（点灯）期間に入っている。さらにその時、ｋ行目において、１水平期間の前半で画素Ａに信号の書き込みが行われている時には、画素Ｂはまだサステイン（点灯）期間にあり、１水平期間の後半で画素Ｂに信号の書き込みが行われる時には、画素Ａはサステイン（点灯）期間に入っている。よって、実施例１にて説明したタイミングに比べて、デューティー比を大幅に高くすることが出来る。
【００７４】
図６（Ａ）に示した構造によると、Ｒ、Ｇ、Ｂ３色に対応した画素を有するカラー表示用の電子装置にも容易に適用出来る。各画素は、ＥＬ素子の横に付したＲ、Ｇ、Ｂに対応しているとする。ＥＬ素子は、Ｒ、Ｇ、Ｂの各色において、その電圧−輝度特性が異なるため、同一の輝度を得るには、各電流供給線６３０、６４０、６５０、６６０、６７０、６８０には異なる電位を与える必要がある。
具体的には、電流供給線６３０、６６０にはＲに対応した電位を、電流供給線６４０、６７０にはＧに対応した電位を、電流供給線６５０、６８０にはＢに対応した電位を与える。ソース信号線６３５にはＲとＧの信号を入力し、ソース信号線６４５にはＢとＲの信号を入力し、ソース信号線６５５にはＧとＢの信号を入力してやれば良い。
【実施例３】
【００７５】
モノクロ階調表示用の電子装置の場合には、カラー表示用の電子装置と異なり、ＥＬ素子の発光色ごとの電圧−輝度特性が関係しないため、図１０（Ａ）（Ｂ）に示すように、電流供給線１０３０、１０４０、１０５０、１０６０を隣接した画素同士で共有することが容易に出来る。本発明の電子装置は、特に高精細化によって画素ピッチが狭くなる点を課題の出発点としているが、画素ピッチが狭くなると、当然開口率の低下を招くことは明らかであり、本実施例にて示したように、電流供給線を共有して配線本数を減少させることは大変有効かつ容易な手段であるといえる。
【実施例４】
【００７６】
実施例２で、アドレス（書き込み）期間とサステイン（点灯）期間とを完全に分離しないタイミングについては、サステイン（点灯）期間の最小単位長さに制限があることとその理由を説明した。本実施例では、その解決方法と実際の駆動について説明する。
【００７７】
図１１（Ａ）は、図８（Ｂ）と同じ、４ビットの階調表示を行う場合のタイミングチャートであるが、Ｔｓ4の長さが、前述した最小単位長さよりも短いため、アドレス（書き込み）期間Ｔａ4と、次のフレーム期間のＳＦ１におけるアドレス（書き込み）期間Ｔａ1'とが、１１０１で示す期間で重複している。この期間では、異なる複数のゲート信号線が同時に選択されることになり、同一の信号が画素に書き込まれるため、正常な画像の表示が行われなくなる。
【００７８】
そこで、図１１（Ｂ）に示すように、アドレス（書き込み）期間の重複が起こる部分で、サステイン（点灯）期間の終了後、強制的に非表示期間１１０２を設ける。この非表示期間１１０２においては、画素に書き込まれた信号には関係なく、ＥＬ素子は消灯する。このようにすることで、複数のアドレス（書き込み）
期間が重複することを回避することが出来る。
【００７９】
続いて、図１１（Ｂ）にて示した非表示期間を設ける方法について説明する。
まず、非表示期間を設ける方法について説明する。ここで説明する方法により非表示期間を設ける場合には、特別な回路は必要としない。したがって、図６、図１０に示したような本発明を適用した画素であっても、図２２に示したような通常の画素であっても実施が可能である。ここでは、図１２（Ａ）（Ｂ）を用いて説明する。
【００８０】
図１２（Ａ）はＥＬ駆動用ＴＦＴ周辺の回路図である。ＥＬ素子１２０５の発光は、ＥＬ素子１２０５に電流が流れることでなされる。この電流は、ＥＬ駆動用ＴＦＴ１２０２のソース領域とドレイン領域間に電位差（今後、この電位差を、ソース・ドレイン間電圧と表記する）があること、つまり、電流供給線１２０１と陰極配線１２０６との間に電位差があることで流れる。よって、通常のサステイン（点灯）期間においては、電流供給線１２０１の電位に対し、陰極配線１２０６の電位は低くなっている。そこで、非表示期間において、この陰極配線１２０６の電位を、電流供給線１２０１の電位と同電位まで引き上げる。この操作により、ＥＬ駆動用ＴＦＴ１２０２のソース・ドレイン間電圧は０となり、ＥＬ素子１２０５には電流が流れなくなって消灯する。（図１２（Ｂ））この非表示期間中は、画素に書き込まれる信号に関係なく、強制的にＥＬ素子１２０５を消灯させておくことが出来る。
【００８１】
図１３は、４ビット階調表示を、図１１（Ｂ）に示したようなタイミングで行う場合の、ゲート信号線、画素選択信号線および陰極配線の電位を示している。
最下位ビット分のサブフレームであるＳＦ4のサステイン（点灯）期間Ｔｓ4がＴａ4よりも短いため、非表示期間（今後、クリア期間と表記する）を設けてアドレス（書き込み）期間の重複を回避する。図１３中、実線で示されているサステイン（点灯）期間は、１水平期間の前半に書き込みの行われる画素Ａについてのものであり、破線で示されているサステイン（点灯）期間は、１水平期間の後半に書き込みの行われる画素Ｂについてのものである。
【００８２】
ＳＦ1〜ＳＦ3は、前述したとおりの方法によって正常に駆動することが出来るので、ここでは説明を省略する。ＳＦ4において、１水平期間の前半で画素Ａへの書き込みがなされ、直ちにサステイン（点灯）期間Ｔｓ4に入る。その後、１水平期間の後半で画素Ｂへの書き込みがなされ、直ちにサステイン（点灯）期間Ｔｓ４に入る。Ｔｓ4が終了するタイミングで、クリア期間Ｔｃ4を設ける。陰極配線の電位を上げ、電流供給線の電位と同電位とすることにより、ＥＬ駆動用ＴＦＴのソース・ドレイン間電圧が０となり、ＥＬ素子が消灯する。その後、ＳＦ4におけるアドレス（書き込み）期間が完全に終了するまで、このクリア期間は継続される。
【００８３】
以上のような駆動方法によって、前述したような、サステイン（点灯）期間が短いために、通常の駆動方法ではアドレス（書き込み）期間が重複するようなタイミングであっても、正常な画像の表示が可能となる。これにより、さらなる多階調化を実現することが出来る。
【００８４】
また、図１３に示したタイミングでは、画素Ａおよび画素Ｂにおけるクリア期間Ｔｃ4の開始のタイミングが同時であるため、わずかながら画素Ｂのサステイン（点灯）期間が短くなっていることがわかる。これを回避するには、陰極配線を２系統とし、陰極配線の電位を上げるタイミングを画素Ａと画素Ｂとでずらしてやれば容易に回避が可能である。
【００８５】
また、ＥＬ駆動用ＴＦＴのソース・ドレイン間電圧を０とするには、陰極配線の１２０６の電位は固定とし、電流供給線１２０１の電位を変化させる方法を用いても良い。具体的には、通常のサステイン（点灯）期間においては、陰極配線１２０６の電位よりも電流供給線１２０１の電位は高く（低く）なっており、ＥＬ素子に電流が流れる。非表示期間において、電流供給線１２０１の電位を低く（高く）し、陰極配線の電位と同電位とする。これによって、前述の方法と同様、ＥＬ素子には電流が流れなくなって消灯する。
【実施例５】
【００８６】
本実施例では、本発明の電子装置の画素部とその周辺に設けられる駆動回路部（ソース信号線側駆動回路、ゲート信号線側駆動回路、画素選択信号線側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本構成回路であるＣＭＯＳ回路を図示することとする。
【００８７】
まず、図１４（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８８】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８９】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００９０】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００９１】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００９２】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００９３】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００９４】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【００９５】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９６】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１４（Ａ））
【００９７】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図１４（Ｂ））
【００９８】
次に、図１４（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００９９】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１００】
そして、図１５（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１４（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１０１】
図１５（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０１０２】
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
【０１０３】
そして、図１５（Ｃ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導体層５００３、５００５および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１０４】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２はソース信号線として機能する。
【０１０５】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。
熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０６】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０７】
次いで、図１６（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０１０８】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０１０９】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３またはＰ型の不純物領域５０４３〜５０５４に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１１０】
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１１１】
また、本実施例では、画素電極５０６３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６３がＥＬ素子の陽極となる。（図１６（Ａ））
【０１１２】
次に、図１６（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１１３】
次に、ＥＬ層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０１１４】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０１１５】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１１６】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１１７】
なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０１１８】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。
【０１１９】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０１２０】
こうして図１６（Ｂ）に示すような構造のＥＬディスプレイが完成する。なお、本実施例におけるＥＬディスプレイの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１２１】
ところで、本実施例のＥＬディスプレイは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０１２２】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１２３】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０１２４】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１２５】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１２６】
なお、実際には図１６（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０１２７】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このように出荷出来る状態にまでした状態を本明細書中では電子装置という。
【０１２８】
また、本実施例で示す工程に従えば、電子装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【実施例６】
【０１２９】
本実施例においては、本発明の電子装置を作製した例について説明する。
【０１３０】
図１７（Ａ）は本発明を用いた電子装置の上面図であり、図１７（Ａ）をＸ−Ｘ'面で切断した断面図を図１７（Ｂ）に示す。図１７（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１３１】
このとき、画素部４００２においては、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図９（Ｂ）に図示）が設けられている。
【０１３２】
また、図１７（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造）を用いれば良い。
【０１３３】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４のドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成したら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１３４】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１３５】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる。
【０１３６】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３７】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ４００８に接続される。
【０１３８】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するために、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１３９】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０１４０】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０１４１】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１４２】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４３】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４４】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［nm］のアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４５】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光性を有する必要がある。
【０１４６】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１４７】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例７】
【０１４８】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図１８に示す。
【０１４９】
図１８において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＮチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造および作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０１５０】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＮチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。
【０１５１】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１５２】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６にかかる電圧を保持する機能を有する。
【０１５３】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成される。
【０１５４】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１５５】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部分をパターニングした後、発光層４５１９が形成される。なおここでは図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１５６】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１５７】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１５８】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１５９】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１６０】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥＬ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５２２および陽極４５２３で形成された保持容量とを指す。
【０１６１】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより電子装置の信頼性が高められる。
【０１６２】
以上のように本実施例において説明してきた電子装置は図１８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な電子装置が得られる。
【０１６３】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例８】
【０１６４】
本実施例においては、実施例７の図１８に示した画素部において、ＥＬ素子４５１０の構造を反転させた構造について説明する。説明には図１９を用いる。なお、図１８の構造と異なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとする。
【０１６５】
図１９において、スイッチング用ＴＦＴ４５０２は公知の方法で形成されたＮチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。
【０１６６】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１６７】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１６８】
その後、実施例７と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１６９】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例９】
【０１７０】
実施例７、実施例８において示した電子装置は、駆動回路を構成するＴＦＴに逆スタガ型ＴＦＴを用いても、容易に作成することが出来る。図２０を参照して説明する。なお、実施例７、実施例８と共通する部位に関しては、図１８、図１９と同様の番号を付す。
【０１７１】
図２０において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例では公知の方法で形成されたＮチャネル型ＴＦＴを用いる。本実施例ではシングルゲート構造としているが、ダブルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
また、スイッチング用ＴＦＴ４５０２は、ソース領域とドレイン領域との両側に、ゲート電極と重複する部分と重複しない部分とに渡ってＬＤＤ領域が設けられているが、特にＬＤＤ領域を設けないＴＦＴを用いても良い。
【０１７２】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたＰチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のドレイン配線４５３３は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４に電気的に接続されている。
【０１７３】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１７４】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４を含む配線（図示せず）は、ＥＬ駆動用ＴＦＴ４５０３のソース配線４５３５と絶縁膜を介して一部で重なり、その領域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５３４にかかる電圧を保持する機能を有する。
【０１７５】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶縁膜４５３６が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５３７が形成される。
【０１７６】
その後、実施例７、実施例８と同様に、画素電極（陽極）４５３８、発光層４５３９、電子注入層４５４０、陰極４５４１、パッシベーション膜４５４２が形成され、ＥＬ素子４５３１が形成される。
【０１７７】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５３９で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例１０】
【０１７８】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０１７９】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０１８０】
【化１】
【０１８１】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０１８２】
【化２】
【０１８３】
（M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75（1999）p.4.）
（T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０１８４】
【化３】
【０１８５】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例１１】
【０１８６】
本発明の電子装置およびその駆動方法を応用したＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部において本発明の電子装置およびその駆動方法を用いると良い。
【０１８７】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部に本発明の電子装置およびその駆動方法を用いることが出来る。
【０１８８】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２３および図２４に示す。
【０１８９】
図２３（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の電子装置およびその駆動方法は表示部３３０３にて用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０１９０】
図２３（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の電子装置およびその駆動方法は表示部３３１２にて用いることが出来る。
【０１９１】
図２３（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５、表示装置３３２６等を含む。本発明の電子装置およびその駆動方法は表示装置３３２６にて用いることが出来る。
【０１９２】
図２３（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置およびその駆動方法はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１９３】
図２３（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置およびその駆動方法は表示部３３４２にて用いることが出来る。
【０１９４】
図２３（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の電子装置およびその駆動方法は表示部３３５３にて用いることが出来る。
【０１９５】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０１９６】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０１９７】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０１９８】
図２４（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子装置およびその駆動方法は表示部３４０４にて用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０１９９】
図２４（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置およびその駆動方法は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２００】
図２４（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の電子装置は、表示部（Ａ）３５０２、表示部（Ｂ）３５０５にて用いることが出来る。また、表示部（Ｂ）３５０５を、主に操作用パネルとして用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えることが出来る。
【０２０１】
また、本実施例にて示した携帯型電子機器においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。
【０２０２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１０に示したいずれの構成を適用しても良い。
【特許請求の範囲】
【請求項１】
第１の配線、第２の配線、第３の配線と、
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタと、を有し、
前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
前記第１のトランジスタ又は前記第２のトランジスタの一方はｐチャネル型トランジスタであり、他方はｎチャネル型トランジスタであることを特徴とする電子装置。
【請求項２】
第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタと、
第１の保持容量、第２の保持容量と、
第１の画素電極、第２の画素電極と、を有し、
前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲート及び前記第１の保持容量の一方の電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲート及び前記第２の保持容量の一方の電極と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第４の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１の画素電極と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２の画素電極と電気的に接続され、
前記第１の保持容量の他方の電極は、前記第４の配線と電気的に接続され、
前記第２の保持容量の他方の電極は、前記第５の配線と電気的に接続され、
前記第１のトランジスタ又は前記第２のトランジスタの一方はｐチャネル型トランジスタであり、他方はｎチャネル型トランジスタであることを特徴とする電子装置。
【請求項３】
請求項１又は２に記載の電子装置を表示部に用いることを特徴とする電子機器。
【請求項４】
請求項３において記載された電子機器とは、ＥＬディスプレイ、携帯電話、カーオーディオ、又はデジタルカメラであることを特徴とする電子機器。
【請求項１】
第１の配線、第２の配線、第３の配線と、
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタと、を有し、
前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
前記第１のトランジスタ又は前記第２のトランジスタの一方はｐチャネル型トランジスタであり、他方はｎチャネル型トランジスタであることを特徴とする電子装置。
【請求項２】
第１の配線、第２の配線、第３の配線、第４の配線、第５の配線と、
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタと、
第１の保持容量、第２の保持容量と、
第１の画素電極、第２の画素電極と、を有し、
前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲート及び前記第１の保持容量の一方の電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲート及び前記第２の保持容量の一方の電極と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第４の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１の画素電極と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２の画素電極と電気的に接続され、
前記第１の保持容量の他方の電極は、前記第４の配線と電気的に接続され、
前記第２の保持容量の他方の電極は、前記第５の配線と電気的に接続され、
前記第１のトランジスタ又は前記第２のトランジスタの一方はｐチャネル型トランジスタであり、他方はｎチャネル型トランジスタであることを特徴とする電子装置。
【請求項３】
請求項１又は２に記載の電子装置を表示部に用いることを特徴とする電子機器。
【請求項４】
請求項３において記載された電子機器とは、ＥＬディスプレイ、携帯電話、カーオーディオ、又はデジタルカメラであることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−８３７７９（Ｐ２０１２−８３７７９Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１１−２６９７１８（Ｐ２０１１−２６９７１８）
【出願日】平成２３年１２月９日（２０１１．１２．９）
【分割の表示】特願２００１−１４２８２７（Ｐ２００１−１４２８２７）の分割
【原出願日】平成１３年５月１４日（２００１．５．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２３年１２月９日（２０１１．１２．９）
【分割の表示】特願２００１−１４２８２７（Ｐ２００１−１４２８２７）の分割
【原出願日】平成１３年５月１４日（２００１．５．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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