電子部品内蔵配線板
【課題】熱変化や外力等に起因した応力による性能劣化を抑制する。
【解決手段】配線板１０が、基板を貫通する開口部Ｒ１００に配置され、複数の第１パッド２００ａを有する電子部品２００と、基板上及び電子部品２００上に形成される積層部と、積層部上に形成される複数の第１外部接続端子３２１ｂ及び複数の第２外部接続端子３２２ｂと、を有する。第１外部接続端子３２１ｂは、第１パッド２００ａの直上を避けつつ電子部品２００の直上に形成され、且つ、第２外部接続端子３２２ｂは、基板の直上に形成され、１つの主面に投影した場合において、第１外部接続端子３２１ｂは、第１パッド２００ａに囲まれるように配置され、第１パッド２００ａ及び第１外部接続端子３２１ｂは、第２外部接続端子３２２ｂに囲まれるように配置され、積層部における基板に最も近い絶縁層を構成する材料が、開口部Ｒ１００における基板と電子部品２００との隙間に充填される。
【解決手段】配線板１０が、基板を貫通する開口部Ｒ１００に配置され、複数の第１パッド２００ａを有する電子部品２００と、基板上及び電子部品２００上に形成される積層部と、積層部上に形成される複数の第１外部接続端子３２１ｂ及び複数の第２外部接続端子３２２ｂと、を有する。第１外部接続端子３２１ｂは、第１パッド２００ａの直上を避けつつ電子部品２００の直上に形成され、且つ、第２外部接続端子３２２ｂは、基板の直上に形成され、１つの主面に投影した場合において、第１外部接続端子３２１ｂは、第１パッド２００ａに囲まれるように配置され、第１パッド２００ａ及び第１外部接続端子３２１ｂは、第２外部接続端子３２２ｂに囲まれるように配置され、積層部における基板に最も近い絶縁層を構成する材料が、開口部Ｒ１００における基板と電子部品２００との隙間に充填される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば抵抗やキャパシタ等の電子部品を内蔵する電子部品内蔵配線板に関する。
【背景技術】
【０００２】
特許文献１に、電子部品を内蔵した配線板（電子部品内蔵配線板）が開示されている。この配線板では、外層に複数の外部接続端子が形成され、電子部品（半導体素子）のパッドとその外部接続端子とが電気的に接続される。外部接続端子の中には、電子部品のパッドの直上に形成されるものも含まれる。
【０００３】
また、特許文献２にも、外層に複数の外部接続端子を有する電子部品内蔵配線板が開示されている。この配線板では、外部接続端子が、電子部品全体の直上を避けて形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−００９４４８号公報
【特許文献２】特開２００３−０４６０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の配線板では、半導体素子の熱膨張係数と、半導体素子と外部接続端子との間にある樹脂層の熱膨張係数との差に起因する熱ストレスが、外部接続端子の周囲に集中し易くなると考えられる。
【０００６】
一方、特許文献２に記載の配線板では、配線をファイン化することや、Ｉ／Ｏ（Input/Output）数の多い半導体素子を内蔵することが、困難であると考えられる。そのため、半導体素子を収容する凹部の外側に拡張される基板のサイズが大きくなる問題や、配線長が長くなることによる信号遅延の問題が、顕著になると予想される。
【０００７】
本発明は、熱変化や外力等に起因した応力による性能劣化を抑制することのできる電子部品内蔵配線板を提供することを目的とする。また、配線板の大型化やそれに伴う接続信頼性の低下等を抑制しつつ配線密度の高い電子部品の実装を可能にすることを他の目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る電子部品内蔵配線板は、第１面と、該第１面とは反対側の第２面と、前記第１面と前記第２面とを貫通する開口部と、を有する基板と、前記開口部に配置され、前記第２面側の面に複数の第１パッドを有する電子部品と、前記基板の前記第２面上及び前記電子部品上に形成される第１積層部と、前記第１積層部上に形成される複数の第１外部接続端子及び複数の第２外部接続端子と、を有する電子部品内蔵配線板であって、前記第１外部接続端子は、前記第１パッドの直上を避けつつ前記電子部品の直上に形成され、且つ、前記第２外部接続端子は、前記基板の直上に形成され、前記複数の第１パッド、前記複数の第１外部接続端子、及び前記複数の第２外部接続端子を前記基板の前記第２面に投影した場合において、前記第１外部接続端子は、前記複数の第１パッドに囲まれるように配置され、前記第１パッド及び前記第１外部接続端子は、前記複数の第２外部接続端子に囲まれるように配置され、前記第１積層部における前記基板に最も近い絶縁層を構成する材料が、前記開口部における前記基板と前記電子部品との隙間に充填される。
【０００９】
また、「直上」は、積層方向（配線板の主面の法線方向）を意味する。
【発明の効果】
【００１０】
本発明によれば、熱変化や外力等に起因した応力による性能劣化を抑制することのできる電子部品内蔵配線板を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る配線板の構成要素を同一平面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【図２Ａ】部分的に電子部品のパッドが省略された配線板の一例を示す平面図である。
【図２Ｂ】部分的に第２外部接続端子が省略された配線板の一例を示す平面図である。
【図３】図１のＡ−Ａ断面図である。
【図４Ａ】マザーボードに実装された配線板の第１例を示す図である。
【図４Ｂ】マザーボードに実装された配線板の第２例を示す図である。
【図５Ａ】図４Ａ又は図４Ｂの一部拡大図である。
【図５Ｂ】比較例に係る配線板に加わる応力の様子を示す図である。
【図６】実施形態１に係る配線板の製造方法の手順を示すフローチャートである。
【図７Ａ】電子部品をキャリア上に配置する第１工程を説明するための図である。
【図７Ｂ】電子部品をキャリア上に配置する第２工程を説明するための図である。
【図７Ｃ】電子部品をキャリア上に配置する第３工程を説明するための図である。
【図７Ｄ】電子部品をキャリア上に配置する第４工程を説明するための図である。
【図８Ａ】積層部を形成する第１工程を説明するための図である。
【図８Ｂ】積層部を形成する第２工程を説明するための図である。
【図８Ｃ】積層部を形成する第３工程を説明するための図である。
【図８Ｄ】積層部を形成する第４工程を説明するための図である。
【図９】第１外部接続端子及び第２外部接続端子を形成する工程を説明するための図である。
【図１０】本発明の実施形態２に係る配線板の断面図である。
【図１１Ａ】第１のシミュレーションに係る第１の試料の断面図である。
【図１１Ｂ】第１のシミュレーションに係る第２の試料の断面図である。
【図１１Ｃ】第１のシミュレーションに係る第３の試料の断面図である。
【図１１Ｄ】第１のシミュレーションに係る第４の試料の断面図である。
【図１２】第１〜第４の試料の応力に関する第１のシミュレーション結果を示すグラフである。
【図１３】第２のシミュレーションに用いる試料の断面構造とその試料の接続部の平面形状とを示す図である。
【図１４Ａ】第２のシミュレーションに係る第１のオフセット態様を示す図である。
【図１４Ｂ】第１のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１５Ａ】第２のシミュレーションに係る第２のオフセット態様を示す図である。
【図１５Ｂ】第２のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１６Ａ】第２のシミュレーションに係る第３のオフセット態様を示す図である。
【図１６Ｂ】第３のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１７Ａ】第２のシミュレーションに係る第４のオフセット態様を示す図である。
【図１７Ｂ】第４のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１８Ａ】第２のシミュレーションに係る第５のオフセット態様を示す図である。
【図１８Ｂ】第５のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１９】各オフセット態様と応力分布とに関する第２のシミュレーション結果を示すグラフである。
【図２０】両面にパッドを有する電子部品を内蔵する配線板の一例を示す図である。
【図２１】図２０に示す配線板の構成要素を同一平面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【図２２】複数の電子部品を内蔵する配線板の一例を示す図である。
【図２３】フィルドバイアを有する配線板の一例を示す図である。
【図２４】基板と電子部品との隙間の直上に第２外部接続端子を配置した配線板の一例を示す図である。
【図２５】第１外部接続端子の配列形態の第１の別例を示す図である。
【図２６】第１外部接続端子の配列形態の第２の別例を示す図である。
【図２７】第１外部接続端子の配列形態の第３の別例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向（又はコア基板の厚み方向）に相当する配線板の積層方向を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（配線板の主面に平行な方向）を指す。配線板の主面は、Ｘ−Ｙ平面となる。以下、配線板の２つの主面を第１面（矢印Ｚ１側の面）、第２面（矢印Ｚ２側の面）という。また、積層方向において、コア（基板１０１）に近い側を下層（又は内層側）、コアから遠い側を上層（又は外層側）という。また、外層とは、最も上層の層をいい、内層とは、外層よりも下層の層をいう。
【００１３】
（実施形態１）
図１は、本実施形態の配線板１０の構成要素、すなわちパッド２００ａ（第１パッド）、外部接続端子３２１ｂ（第１外部接続端子）、及び外部接続端子３２２ｂ（第２外部接続端子）を、基板１０１の第２面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【００１４】
本実施形態の配線板１０は、図１に示すように、電子部品２００を内蔵する。電子部品２００は、基板１０１の内部に配置される。電子部品２００は、矩形板状の外形を有する。また、電子部品２００は、再配線層（パッド２００ａと電気的に接続される引き出し配線２００ｂ）を有する。基板１０１は、電子部品２００の外形に対応した形状のスペース（開口部）Ｒ１００を有する。電子部品２００は、スペースＲ１００に配置される。基板１０１と電子部品２００との間には、隙間Ｒ１２が形成される。
【００１５】
電子部品２００は、外周付近にパッド領域Ｒ１１を有する。パッド領域Ｒ１１には、複数のパッド２００ａが所定の間隔をおいて（例えば等間隔で）格子状に配列される。パッド２００ａは、パッド領域Ｒ１１の略全域にわたって配置される。電子部品２００の内側には、内部領域Ｒ１（第１領域）が配置される。内部領域Ｒ１は、パッド領域Ｒ１１により囲まれる。内部領域Ｒ１には、外部接続端子３２１ｂが、例えば格子状に配列される。したがって、外部接続端子３２１ｂは、パッド２００ａにより囲まれる。パッド２００ａは、内部領域Ｒ１の少なくとも四方に配置される。外部接続端子３２１ｂは、矢印Ｘ１、Ｘ２の方向及び矢印Ｙ１、Ｙ２の方向の各々に、例えば等間隔で列をなす。
【００１６】
パッド領域Ｒ１１の外層には、外部接続端子３２１ｂ及び３２２ｂのいずれも形成されない。すなわち、パッド２００ａの直上（配線板１０の主面の法線方向）には外部接続端子３２１ｂ及び３２２ｂのいずれも形成されていない。なお、本実施形態では、パッド領域Ｒ１１の概ね全域にパッド２００ａが配置されるが、例えば図２Ａに示すように、所々、パッド２００ａの配置されない部分Ｒ１０１があってもよい。例えば配線の引き回し経路等の事情により、部分的にパッド２００ａを省いてもよい。
【００１７】
矢印Ｘ１、Ｘ２の方向の配列に関して、外部接続端子３２１ｂ（第１外部接続端子）同士の最小ピッチｄ１１は、電子部品２００のパッド２００ａ同士の最小ピッチｄ２１の２倍以上である。また、矢印Ｙ１、Ｙ２の方向の配列に関して、外部接続端子３２１ｂ（第１外部接続端子）同士の最小ピッチｄ１２は、電子部品２００のパッド２００ａ（第１パッド）同士の最小ピッチｄ２２の２倍以上である。具体的には、最小ピッチｄ１１、ｄ１２が１００μｍであり、最小ピッチｄ２１、ｄ２２が５０μｍである。このように外部接続端子３２１ｂのピッチを広くすることで、好適にファンアウトされ、例えばピッチの粗いマザーボード等の他の配線板に配線板１０を実装する場合に、整合をとり易くなる。なお、外部接続端子３２１ｂ又はパッド２００ａの配列が所定の方向について等間隔でない場合には、各列の中で最も狭いピッチが、最小ピッチｄ１１、ｄ１２、ｄ２１、ｄ２２に相当する。
【００１８】
基板１０１は、スペースＲ１００の縁付近に外部領域Ｒ２０を有する。外部領域Ｒ２０には、複数の外部接続端子３２２ｂが所定の間隔をおいて（例えば等間隔で）配列される。外部接続端子３２２ｂは、外部領域Ｒ２０の略全域にわたって配置される。すなわち、本実施形態では、スペースＲ１００が、外部接続端子３２２ｂ（第２外部接続端子）に囲まれる第２領域Ｒ２と略一致する。第２領域Ｒ２は、外部領域Ｒ２０（外部接続端子３２２ｂ）により囲まれる。外部接続端子３２２ｂは、第２領域Ｒ２の少なくとも四方に配置され、パッド２００ａ及び外部接続端子３２１ｂを囲んでいる。第２領域Ｒ２の内層にはパッド２００ａが配置され、外層には外部接続端子３２１ｂが配置される。
【００１９】
なお、本実施形態では、外部領域Ｒ２０の概ね全域に外部接続端子３２２ｂが配置されるが、例えば図２Ｂに示すように、所々、外部接続端子３２２ｂの配置されない部分Ｒ１０２があってもよい。例えば配線の引き回し経路等の事情により、部分的に外部接続端子３２２ｂを省いてもよい。
【００２０】
パッド領域Ｒ１１及び隙間Ｒ１２のいずれにも、外部接続端子３２１ｂ及び３２２ｂのいずれも形成されない。もっといえば、パッド領域Ｒ１１の内側境界から隙間Ｒ１２の外側境界までの連続する領域Ｒ１０（図３参照）にも、外部接続端子３２１ｂ及び３２２ｂのいずれも形成されていない。
【００２１】
配線板１０では、その内側から外側に向けて、内部領域Ｒ１（外層に外部接続端子３２１ｂが形成される領域）と、パッド領域Ｒ１１（内層に電子部品２００のパッド２００ａが形成され、且つ、外層に外部接続端子３２１ｂ及び外部接続端子３２２ｂのいずれも形成されない領域）と、外部領域Ｒ２０（外層に外部接続端子３２２ｂが形成される領域）と、が順に配置される。
【００２２】
配線板１０は、図３（図１のＡ−Ａ断面図）に示すように、配線板１００と、電子部品２００と、積層部１１及び１２と、外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂと、を備える。積層部１１は、基板１０１の第１面側に、絶縁層２１０と、導体パターンとしての配線層１１０と、が順に積層されて構成される。積層部１２は、基板１０１の第２面側に、絶縁層２２０と、導体パターンとしての配線層１２０と、が順に積層されて構成される。配線板１０のパッケージとしては、例えばフルグリッドのＢＧＡ（Ball Grid Array）が用いられる。ただし、これに限定されず、配線板１０のパッケージは任意である。
【００２３】
配線板１００は、基板１０１と、スルーホール１０１ａと、導体膜１０１ｂと、配線層１０２ａ及び１０２ｂと、から構成される。
【００２４】
基板１０１は、例えばエポキシ樹脂からなる。エポキシ樹脂は、例えば樹脂含浸処理により、ガラス繊維やアラミド繊維等の補強材を含んでいることが好ましい。補強材は、主材料（エポキシ樹脂）よりも熱膨張率の小さい材料である。基板１０１の厚さは、例えば０．１ｍｍである。なお、基板１０１の形状や、厚さ、材料等は、用途等に応じて変更可能である。
【００２５】
基板１０１は、スルーホール１０１ａを有する。スルーホール１０１ａの内壁には、導体膜１０１ｂが形成される。さらに、基板１０１は、電子部品２００の外形に対応した形状のスペースＲ１００を有する。
【００２６】
電子部品２００は、スペースＲ１００に配置される。電子部品２００は、例えば所定の回路が集積されたＩＣチップである。電子部品２００は、第２面に複数のパッド２００ａを有し、第１面にはパッドを有さない。パッド２００ａの各々は、例えばアルミニウムからなる。電子部品２００は、パッド２００ａと電気的に接続される引き出し配線２００ｂも有する。引き出し配線２００ｂの表面は、粗面になっている。なお、ここでいうＩＣチップは、ウエハの状態で、保護膜や端子等の形成、さらには再配線などを行い、その後個片化した、いわゆるウエハ・レベルＣＳＰも含む。また、電子部品２００は、例えば両面（第１面及び第２面）にそれぞれパッド２００ａを有するものであってもよい。
【００２７】
基板１０１の両面（第１面、第２面）には、それぞれ配線層１０２ａ、１０２ｂが形成される。配線層１０２ａと配線層１０２ｂとは、スルーホール１０１ａの内壁に形成された導体膜１０１ｂを介して、互いに電気的に接続される。
【００２８】
基板１０１及び電子部品２００の第１面には、絶縁層２１０、配線層１１０が順に積層される。絶縁層２１０は、電子部品２００の第１面及び配線層１０２ａの表面を覆うように形成される。ただし、所定の箇所に、配線層１０２ａに接続されるテーパ状（例えば円錐状）のバイアホール２１２ａが形成される。バイアホール２１２ａの側面及び底面には、導体２１２ｂが形成される。バイアホール２１２ａと導体２１２ｂとは、コンフォーマルバイアを構成する。そして、このコンフォーマルバイアにより、配線層１０２ａと配線層１１０とが互いに電気的に接続される。
【００２９】
一方、基板１０１及び電子部品２００の第２面には、絶縁層２２０、配線層１２０が順に積層される。絶縁層２２０は、電子部品２００の第２面、配線層１０２ｂの表面、及び引き出し配線２００ｂの表面を覆うように形成される。ただし、電子部品２００の第２面側（矢印Ｚ２側）においては、絶縁層２２０が部分的に除去され、引き出し配線２００ｂに接続されるテーパ状（例えば円錐状）のバイアホール２２１ａが形成される。さらに、絶縁層２２０が部分的に除去され、配線層１０２ｂに接続されるテーパ状（例えば円錐状）のバイアホール２２２ａも形成される。バイアホール２２１ａ、２２２ａの側面及び底面には、導体２２１ｂ、２２２ｂが形成される。バイアホール２２１ａ、２２２ａと導体２２１ｂ、２２２ｂとは、コンフォーマルバイアを構成する。そして、こうしたコンフォーマルバイアを介して、配線層１０２ｂと配線層１２０とが電気的に接続され、また、引き出し配線２００ｂと配線層１２０とが電気的に接続される。
【００３０】
電子部品２００は、絶縁層２１０及び２２０により周りを完全に覆われている。電子部品２００と基板１０１との境界部（隙間Ｒ１２）には、絶縁層２２０を構成する樹脂が充填される。これにより、電子部品２００が、絶縁層２１０及び２２０で保護されるとともに、所定の位置に固定される。
【００３１】
配線層１２０及び導体２２１ｂ、２２２ｂの各々は、例えば銅のめっき皮膜からなる。このため、電子部品２００と配線層１２０との接続部分の信頼性は高い。
【００３２】
絶縁層２１０及び２２０は、例えば硬化したプリプレグからなる。このプリプレグとしては、例えばガラス繊維又はアラミド繊維等の基材に、エポキシ樹脂、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ−ＰＰＥ樹脂）等の樹脂を含浸させたものを用いる。ただし、これら配線層１１０及び１２０、並びに絶縁層２１０及び２２０の形状や材料等は、用途等に応じて変更可能である。例えば配線層１１０及び１２０の材料として、銅以外の金属を用いてもよい。また、絶縁層２１０及び２２０の材料としては、プリプレグに代えて、液状又はフィルム状の熱硬化性樹脂や熱可塑性樹脂、さらにはＲＣＦ（Resin Coated copper Foil）を用いることもできる。ここで、熱硬化性樹脂としては、例えばエポキシ樹脂、イミド樹脂（ポリイミド）、ＢＴ樹脂、アリル化フェニレンエーテル樹脂、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えば液晶ポリマー（ＬＣＰ）、ＰＥＥＫ樹脂、ＰＴＦＥ樹脂（フッ素樹脂）などを用いることができる。これらの材料は、例えば絶縁性、誘電特性、耐熱性、機械的特性等の観点から、必要性に応じて選ぶことが望ましい。また、上記樹脂には、添加剤として、硬化剤、安定剤、フィラーなどを含有させることもできる。
【００３３】
絶縁層２１０の第１面には、開口部３１１ａ及び３１２ａを有するソルダーレジスト層３１０が形成される。また、絶縁層２２０の第２面には、開口部３２１ａ及び３２２ａを有するソルダーレジスト層３２０が形成される。なお、ソルダーレジスト層３１０及び３２０の各々は、例えばアクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、又は紫外線硬化型の樹脂等からなる。
【００３４】
開口部３１１ａ、３２１ａは、それぞれ電子部品２００の第１面側、第２面側に配置される。特に、このうちパッド２００ａ側の開口部３２１ａは、内部領域Ｒ１に配置される。一方、開口部３１２ａ、３２２ａは、それぞれ基板１０１の第１面側、第２面側に配置される。これら開口部３１２ａ及び３２２ａのいずれもが、外部領域Ｒ２０に配置される。開口部３１１ａ及び３１２ａ、開口部３２１ａ及び３２２ａには、それぞれ配線層１１０、１２０が露出する。
【００３５】
開口部３１１ａ、３１２ａ、３２１ａ、３２２ａには、それぞれ例えば半田からなる外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂが形成される。外部接続端子３１１ｂ及び３１２ｂ、外部接続端子３２１ｂ及び３２２ｂは、それぞれ配線層１１０、１２０と電気的に接続される。
【００３６】
外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂは、例えば他の配線板や電子部品等との電気的な接続に用いられる。配線板１０は、少なくとも片面において他の配線板に実装されることで、携帯電話等の回路基板として使用することができる。例えば図４Ａに示すように、配線板１０は、第２面側（パッド２００ａ側）の外部接続端子３２１ｂ及び３２２ｂを介して、他の配線板１０００上の電極１０００ａに実装される。他の配線板１０００は、例えばマザーボードである。あるいは、例えば図４Ｂに示すように、配線板１０は、第２面側において他の配線板１０００に実装され、その反対側において、第１面側の外部接続端子３１１ｂ及び３１２ｂが、他の配線板２０００上の電極２０００ａと電気的に接続される。これにより、スタック構造が形成される。他の配線板１０００は、例えばマザーボードであり、他の配線板２０００は、例えばメモリーチップを実装したパッケージ基板である。
【００３７】
配線板１０と他の配線板１０００又は２０００とを接続することにより、両者の特性の相違等に起因した応力が発生する。この応力は、接続界面で他の配線板１０００又は２０００と外部接続端子３２１ｂ、３２２ｂ、又は３１１ｂ、３１２ｂとを引き剥がす方向（矢印Ｘ１又はＸ２の方向）に作用し、高温になるほど大きくなる。しかも、配線板１０やそのパッケージが薄型化（層数の低減）されるほど、電子部品２００へ伝わり易くなる。そして、電子部品２００に大きな応力が加わった場合には、電子部品２００の性能劣化等が懸念される。この点、本実施形態の配線板１０では、外部接続端子３２１ｂ、３２２ｂが、電子部品２００のパッド２００ａの直上（配線板１０の主面の法線方向）には形成されない。そのため、他の配線板１０００からパッド２００ａへの応力の伝搬経路Ｆ１（図５Ａ）は、外部接続端子３２１ｂ、３２２ｂがパッド２００ａの直上に形成される場合の伝搬経路Ｆ２（図５Ｂ）に比べて複雑になり、応力が電子部品２００に伝わりにくくなる。したがって、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。
【００３８】
配線板１０のこうした構造は、例えば強度の乏しい低誘電率（Low-k）材料を含む電子部品２００等を内蔵する場合などに採用することが特に有効である。
【００３９】
配線板１０は、任意の他の配線板に実装することができる。また、配線板に実装しないで使用してもよい。
【００４０】
配線板１０を製造する場合には、例えば作業者が、図６に示す一連の処理を実行する。
【００４１】
作業者は、まず、ステップＳ１１で、外部接続端子３２１ｂ、３２２ｂ等の配置を決定する。外部接続端子３２１ｂ、３２２ｂは、電子部品２００のパッド２００ａの直上（矢印Ｚ１、Ｚ２方向）から所定の距離（オフセット値）だけＸ１、Ｘ２方向にずらして（オフセットして）配置する。これにより、パッド２００ａに加わる応力を効果的に低減することができる。なお、オフセット値（外部接続端子３２１ｂ、３２２ｂと電子部品２００のパッド２００ａとの距離）は、任意に設定することができる。ただし、矢印Ｚ１、Ｚ２方向からみて、外部接続端子３２１ｂ、３２２ｂの接続部（開口部３２１ａ、３２２ａ）が、電子部品２００のパッド２００ａ（例えばアルミニウムパッド）に重ならないようにする（詳しくは、後述の図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ参照）。
【００４２】
続けて、作業者は、ステップＳ１２で、例えば図７Ａ〜図８Ｄに示す工程等を経て、積層部１１及び１２を形成する。
【００４３】
例えば作業者が、図７Ａに示すように、配線板１００を用意する。配線板１００は、基板１０１と、スルーホール１０１ａと、導体膜１０１ｂと、配線層１０２ａ及び１０２ｂと、から構成される。配線板１００は、配線板１０のコア基板に相当する。
【００４４】
続けて、作業者は、例えば図７Ｂに示すように、例えばレーザ等により中抜き加工して、基板１０１に、スペースＲ１００を形成する。
【００４５】
続けて、作業者は、例えば図７Ｃに示すように、例えばＰＥＴ（ポリ・エチレン・テレフタレート）からなるキャリア１００１を、基板１０１の片面（例えば第１面）に設ける。キャリア１００１は、例えばラミネートにより、基板１０１と接着される。
【００４６】
続けて、作業者は、図７Ｄに示すように、例えば常温で、電子部品２００のパッド２００ａを第２面側（キャリア１００１とは反対側）に向けて、電子部品２００をキャリア１００１上（詳しくはスペースＲ１００）に載置する。電子部品２００は、第２面に、パッド２００ａと、パッド２００ａと電気的に接続される引き出し配線２００ｂと、を備える。パッド２００ａの引き出し配線２００ｂの表面は、粗面になっている。なお、引き出し配線２００ｂの粗面は、通常、引き出し配線２００ｂの形成時に形成される。ただし、必要に応じて、引き出し配線２００ｂを形成した後にその表面を、例えば化学薬品等で粗化してもよい。
【００４７】
続けて、作業者は、図８Ａに示すように、例えば真空ラミネートにより、電子部品２００及び基板１０１の主面を覆うように、絶縁層２２０を形成する。これにより、パッド２００ａが、絶縁層２２０で覆われる。さらに、絶縁層２２０は加熱により溶けて、スペースＲ１００に充填される。すなわち、電子部品２００と基板１０１との隙間Ｒ１２には、絶縁層２２０を構成する樹脂が充填される。これにより、電子部品２００が、所定の位置に固定される。
【００４８】
続けて、作業者は、基板１０１の第１面（絶縁層２２０とは反対側の面）からキャリア１００１を引きはがし、除去する。そして、例えば図８Ｂに示すように、その基板１０１の第１面に、絶縁層２１０を形成する。これにより、電子部品２００が基板１０１に埋め込まれる。
【００４９】
続けて、作業者は、図８Ｃに示すように、絶縁層２１０、２２０に、例えばレーザ等により、テーパ状（例えば円錐状）のバイアホール２１２ａ、２２１ａ、２２２ａを形成する。
【００５０】
続けて、作業者は、例えばセミアディティブ法により、導体パターンを形成する。詳しくは、例えばそれら各面（第１面、第２面）をパターニングされためっきレジストで被覆して、そのレジストのない部分に選択的に電解めっきする。これにより、図８Ｄに示すように、絶縁層２１０の第１面に配線層１１０及び導体２１２ｂが形成され、絶縁層２２０の第２面に配線層１２０及び導体２２１ｂ、２２２ｂが形成される。配線層１１０、１２０は、パッド２００ａの直上（配線板１０の主面の法線方向）から外れるまで引き出される。なお、セミアディティブ法に代えて、サブトラクティブ法（エッチングによりパターニングする手法）により、配線層１１０、１２０及び導体２１２ｂ、２２１ｂ、２２２ｂを形成してもよい。そして、絶縁層２１０と配線層１１０とが積層部１１となる。また、絶縁層２２０と配線層１２０とが積層部１２となる。
【００５１】
続けて、図６のステップＳ１３で、作業者は、例えば図９に示す工程等を経て、外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂを形成する。具体的には、まず、作業者は、例えばスクリーン印刷、スプレーコーティング、ロールコーティング等により、所定のパターンのソルダーレジスト層３１０及び３２０を形成する。ソルダーレジスト層３１０には、図９に示すように、開口部３１１ａ及び３１２ａが形成される。また、ソルダーレジスト層３２０には、開口部３２１ａ及び３２２ａが形成される。開口部３１１ａ及び３１２ａ、開口部３２１ａ及び３２２ａには、それぞれ配線層１１０、１２０が露出する。
【００５２】
続けて、作業者は、開口部３１１ａ、３１２ａ、３２１ａ、３２２ａに、それぞれ外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂを形成する。これら外部接続端子３１１ｂ等は、例えば開口部３１１ａ等に露出した配線層１１０、１２０上にそれぞれ半田ペーストを塗布した後、それらをリフロー等の熱処理により硬化することで、形成することができる。外部接続端子３１１ｂ及び３１２ｂ、外部接続端子３２１ｂ及び３２２ｂは、それぞれ配線層１１０、１２０と電気的に接続される。
【００５３】
上記工程により、先の図１に示した配線板１０が得られる。
【００５４】
本実施形態の配線板１０によれば、熱変化や外力等に起因した応力による電子部品２００等の性能劣化を抑制することができる。また、配線板１０の大型化やそれに伴う接続信頼性の低下等を招くことなく、配線密度の高い電子部品２００の実装が可能になる。
【００５５】
具体的には、電子部品２００のパッド２００ａの直上（配線板１０の主面の法線方向）は通常、発熱し易い。したがって、例えば前述の特許文献１に記載の配線板のように、外部接続端子３２１ｂ又は３２２ｂがパッド２００ａの直上に形成されると、電子部品２００の熱膨張係数と積層部１２の熱膨張係数との差に起因する熱応力が外部接続端子３２１ｂ又は３２２ｂの周囲に集中し易くなる。このため、接続信頼性の低下が懸念される。一方、特許文献２に記載の配線板のように、電子部品全体の直上を避けて形成されると、電子部品２００のパッド２００ａのピッチが狭い場合や、電子部品２００のＩ／Ｏ（Input/Output）の数が多い場合に、電子部品２００の実装が困難になる。また、仮に実装できたとしても、電子部品２００を収容するためのスペースＲ１００が外側に拡張されることで配線板１０のサイズが大きくなったり、あるいは配線長が長くなることによって信号遅延が生じたりすることなどが懸念される。
【００５６】
この点、本実施形態の配線板１０では、先の図１に示したように、外部接続端子３２１ｂ、３２２ｂ（第１外部接続端子、第２外部接続端子）が、発熱し易いパッド２００ａ（第１パッド）の直上を避けて形成される。しかも、電子部品２００全体の直上を避けて形成されるわけではなく、パッド２００ａの直上は避けつつ、電子部品２００の内側には、外部接続端子３２１ｂ（第１外部接続端子）を形成するためのスペースが確保される。また、電子部品２００の外側には、外部接続端子３２２ｂ（第２外部接続端子）が形成される。このため、配線板１０の大型化やそれに伴う接続信頼性の低下等を招くことなく、ファインピッチの電子部品２００やＩ／Ｏの数が多い電子部品２００等を実装することができる。
【００５７】
また、電子部品２００と基板１０１との隙間Ｒ１２に絶縁層２２０を構成する樹脂が充填されるため、隙間Ｒ１２の直上（配線板１０の主面の法線方向）における配線板１０の第２面の平坦性の確保は難しい。この点、配線板１０では、外部接続端子３２１ｂ及び３２２ｂが、電子部品２００のパッド２００ａの直上に加え、スペースＲ１００における基板１０１と電子部品２００との隙間Ｒ１２の直上も避けて形成される。このため、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。
【００５８】
図５Ａ及び図５Ｂに示したように、配線板１０を他の配線板１０００、２０００に実装した場合にも、応力が低減される。
【００５９】
（実施形態２）
本発明の実施形態２に係る配線板及びその製造方法について、上記実施形態１との相違点を中心に説明する。なおここでは、上記図３等に示した要素と同一の要素には各々同一の符号を付し、既に説明した共通の部分、すなわち説明が重複する部分については、便宜上、その説明を割愛することとする。
【００６０】
図１０（図３に対応する断面図）に示すように、本実施形態の配線板２０では、積層部１１及び積層部１２が、複数の層間絶縁層及び複数の導体層を含む。詳しくは、積層部１１は、基板１０１の第１面側に、絶縁層２１０と、配線層１１０と、絶縁層２３０と、配線層１３０と、が順に積層されて構成される。一方、積層部１２は、基板１０１の第２面側に、絶縁層２２０と、配線層１２０と、絶縁層２４０と、配線層１４０と、が順に積層されて構成される。ここで、絶縁層２１０、２２０、２３０、２４０は層間絶縁層に相当し、配線層１１０、１２０、１３０、１４０は導体層に相当する。
【００６１】
絶縁層２１０、２２０、２３０、２４０には、テーパ状（例えば円錐状）のバイアホール２１２ａ、２２１ａ、２２２ａ、２３２ａ、２４１ａ、２４２ａが形成される。そして、バイアホール２１２ａ、２２１ａ、２２２ａ、２３２ａ、２４１ａ、２４２ａの内側には、それぞれ導体２１２ｂ、２２１ｂ、２２２ｂ、２３２ｂ、２４１ｂ、２４２ｂが充填され、その各々がフィルドバイアを構成する。
【００６２】
パッド２００ａ（例えばアルミニウムパッド）は、バイアホール２２１ａ、２２２ａ、２４１ａ、２４２ａ及びその内側の導体２２１ｂ、２２２ｂ、２４１ｂ、２４２ｂ、並びに配線層１２０、１４０を介して、外部接続端子３２１ｂ又は３２２ｂと電気的に接続される。外部接続端子３２１ｂ又は３２２ｂのうち、例えば図１０中の外部接続端子２２は、引き出し配線２００ｂ及び配線層１２０、１４０により、パッド２００ａから外層側（矢印Ｚ２側）へ向かって端子位置が内側から外側へシフトされることで、パッド２００ａの直上から外れた位置に配置される。また、図１０中の外部接続端子２１は、その内側からさらに内側へシフトされることで、パッド２００ａの直上から外れた位置に配置される。すなわち、外部接続端子２１又は２２は、パッド２００ａの直上からオフセットされる。特に配線層１２０、１４０により、２層の層間絶縁層（絶縁層２２０、２４０）にわたって端子位置が段階的に（２段階で）オフセットされる。しかも、端子位置のオフセット量は、内層側（下層）の配線層１２０よりも外層側（上層）の配線層１４０の方が大きい。
【００６３】
バイアホール２４１ａは、バイアホール２４１ａが形成される絶縁層２４０（層間絶縁層）の下層に隣接する絶縁層２２０（他の層間絶縁層）に形成された他のバイアホール２２１ａの直上には配置されない。また、外部接続端子２１、２２は、それら外部接続端子２１、２２が設けられる絶縁層２４０（層間絶縁層）に形成されたバイアホール２４１ａの直上には配置されない。
【００６４】
こうした構造により、本実施形態の配線板２０では、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。以下、このことに関するシミュレーション結果について、図１１Ａ〜図１９を参照して説明する。
【００６５】
測定者は、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄにそれぞれ示す試料Ｌｅｇ１、Ｌｅｇ２、Ｌｅｇ３、Ｌｅｇ４についてシミュレーションを実行した。これら試料Ｌｅｇ１〜Ｌｅｇ４の各々は、電子部品３０の表面に、第１絶縁層３３と、第１導体層３４と、第２絶縁層３５と、第２導体層３６と、ソルダーレジスト層３７と、が順に積層されて構成される。外層のソルダーレジスト層３７の開口部３７ａには、半田からなる外部接続端子３８が形成される。
【００６６】
電子部品３０は、表層部に低誘電率（Low-k）材料からなる絶縁層３０ａを有し、表面にアルミニウムからなるパッド３２を有する。第１絶縁層３３は、ＳｉＮからなる絶縁層３１ａと、ポリイミドからなる絶縁層３１ｂと、から構成される。
【００６７】
第１絶縁層３３にはテーパ状（円錐状）のバイアホール３３ａが形成され、第２絶縁層３５にはテーパ状（円錐状）のバイアホール３５ａが形成される。そして、バイアホール３３ａには導体３３ｂが充填され、バイアホール３５ａには導体３５ｂが充填され、その各々がフィルドバイアを構成する。また、ソルダーレジスト層３７の開口部３７ａには、外部接続端子３８を構成する半田３７ｂが充填される。外部接続端子３８は半田ボールからなる。
【００６８】
試料Ｌｅｇ１では、電子部品３０のパッド３２の直上（矢印Ｚ２方向）に、バイアホール３３ａ、３５ａ及び外部接続端子３８が配置される。これに対し、試料Ｌｅｇ２〜Ｌｅｇ４では、電子部品３０のパッド３２（基準位置）に対して、バイアホール３３ａ、３５ａ及び外部接続端子３８の位置、特に主面（Ｘ−Ｙ平面）上の２次元位置のうち、矢印Ｘ１、Ｘ２方向の位置（Ｘ座標）がオフセットされる。
【００６９】
試料Ｌｅｇ１では、図１１Ａに示すように、第１絶縁層３３における端子位置Ｌ１と、第２絶縁層３５における端子位置Ｌ２と、外部接続端子３８の端子位置Ｌ３と、が一致する。なお、端子位置Ｌ３は、外部接続端子３８と第２導体層３６とが接続される位置に相当する。端子位置Ｌ２は、第２導体層３６と第１導体層３４とが接続される位置に相当する。また、端子位置Ｌ１は、第１導体層３４と電子部品３０のパッド３２とが接続される位置に相当する。
【００７０】
試料Ｌｅｇ２では、図１１Ｂに示すように、端子位置Ｌ２と端子位置Ｌ３とが一致し、端子位置Ｌ２、Ｌ３は、端子位置Ｌ１から矢印Ｘ２側へオフセットされる。すなわち、バイアホール３３ａは、パッド３２の直上に配置されるが、バイアホール３５ａ及び外部接続端子３８は、パッド３２の直上に配置されない。ただし、外部接続端子３８は、バイアホール３５ａの直上に配置される。
【００７１】
試料Ｌｅｇ３では、図１１Ｃに示すように、端子位置Ｌ１と端子位置Ｌ２とが一致し、端子位置Ｌ３は、端子位置Ｌ１、Ｌ２から矢印Ｘ２側へオフセットされる。すなわち、バイアホール３３ａ、３５ａは、パッド３２の直上に配置されるが、外部接続端子３８は、パッド３２及びバイアホール３５ａのいずれの直上にも配置されない。
【００７２】
試料Ｌｅｇ４では、図１１Ｄに示すように、端子位置Ｌ１〜Ｌ３はいずれも一致せず、端子位置Ｌ２、Ｌ３の各々が、端子位置Ｌ１から矢印Ｘ２側へオフセットされる。すなわち、バイアホール３３ａは、パッド３２の直上に配置されるが、バイアホール３５ａ及び外部接続端子３８は、パッド３２の直上に配置されない。また、外部接続端子３８は、バイアホール３５ａの直上にも配置されない。
【００７３】
シミュレーションの測定者は、温度が１８０ｄｅｇＣから−４０ｄｅｇＣになるまで上記試料Ｌｅｇ１〜Ｌｅｇ４の各々を冷却したときの応力を測定した。この際、サブモデリング手法により、パッケージ全体の解析と詳細部（図１１Ａ〜図１１Ｄ参照）との各々について、応力の計算を行った。なお、サブモデリング手法とは、大まかなモデル（フルモデル）で解析した結果を、細部まで作り込んだモデル（サブモデル）に与えることで、詳細なモデルについて全体の挙動を考慮した解析を行う手法をいう。
【００７４】
試料Ｌｅｇ１〜Ｌｅｇ４についてのシミュレーション結果を、図１２に示す。測定者は、バイアホール３３ａ、３５ａの径を３０μｍ、５０μｍ、７０μｍにした場合の各々について、試料Ｌｅｇ１〜Ｌｅｇ４の応力を測定した。図１２のグラフに示されるように、各試料の応力は、いずれの径においても、試料Ｌｅｇ４（図１１Ｄ）で最も小さくなり、その他の試料Ｌｅｇ１〜Ｌｅｇ３の応力は、試料Ｌｅｇ３（図１１Ｃ）、試料Ｌｅｇ２（図１１Ｂ）、試料Ｌｅｇ１（図１１Ａ）の順で大きくなった。
【００７５】
オフセットしない試料Ｌｅｇ１の応力は、オフセットする他の試料Ｌｅｇ２〜Ｌｅｇ４の応力よりも大きい。このことから、配線板の応力を低減する上では、端子位置Ｌ３をパッド２００ａの直上からオフセットすることが好ましいと推察できる。
【００７６】
試料Ｌｅｇ２の応力は、試料Ｌｅｇ３の応力よりも大きい。このことから、配線板の応力を低減する上では、内層側の第１導体層３４によるオフセット量（第１オフセット量）よりも外層側の第２導体層３６によるオフセット量（第２オフセット量）の方が大きいことが好ましいと推察できる。また、最も外層側の第２導体層３６で最もオフセット量が大きいことが好ましいとも推察できる。また、最も内層側の第１導体層３４で最もオフセット量が小さいことが好ましいとも推察できる。
【００７７】
試料Ｌｅｇ４の応力が最も小さい。このことから、端子位置が、複数の層で段階的にオフセットされることが好ましいと推察できる。この場合、全オフセット量は、各層におけるオフセット量（第１オフセット量及び第２オフセット量）の合計に相当する。
【００７８】
さらに測定者は、図１３に示す試料Ｌｅｇ４について、端子位置Ｌ１、Ｌ２、Ｌ３に関するシミュレーションを実行した。試料Ｌｅｇ４において、バイアホール３３ａには導体３３ｂが充填され、バイアホール３５ａには導体３５ｂが充填され、開口部３７ａには半田３７ｂが充填される。そしてそれらは、第１導体層３４と電子部品３０のパッド３２との第１接続部４１、第２導体層３６と第１導体層３４との第２接続部４２、外部接続端子３８と第２導体層３６との第３接続部４３をそれぞれ構成する。第１接続部４１、第２接続部４２、第３接続部４３の位置は、それぞれ端子位置Ｌ１、Ｌ２、Ｌ３に相当する。ここで、第１接続部４１、第２接続部４２の径ｄ１１１は７０μｍであり、第１接続部４１、第２接続部４２上のパッド径ｄ１１２は１５０μｍである。また、第３接続部４３の径ｄ１１３は２００μｍであり、第３接続部４３上のパッド径ｄ１１４は２８０μｍである。
【００７９】
以下、端子位置Ｌ１、Ｌ２、Ｌ３と応力分布との関係について検討する。
【００８０】
端子位置Ｌ２と端子位置Ｌ３とを一致させ、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を５００μｍに設定したとき（図１４Ａ参照）のシミュレーション結果を、図１４Ｂに示す。この場合、第３接続部４３（外部接続端子３８）は、第２接続部４２（バイアホール３５ａ）の直上に配置される。図１４Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ１、Ｌ２で、応力の最大値は、約２４５ＭＰａであった。
【００８１】
端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を６５μｍに設定し、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を４３５μｍに設定したとき（図１５Ａ参照）のシミュレーション結果を、図１５Ｂに示す。この場合、第３接続部４３（外部接続端子３８）は、第２接続部４２（バイアホール３５ａ）の直上に配置される。第３接続部４３（外部接続端子３８）の矢印Ｘ１側（図１３）の境界と第２接続部４２（バイアホール３５ａ）の矢印Ｘ１側（図１３）の境界とは矢印Ｚ１、Ｚ２方向（図１３）に重なる。図１５Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ２で、応力の最大値は、約１９０ＭＰａであった。
【００８２】
端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を１３５μｍに設定し、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を３６５μｍに設定したとき（図１６Ａ参照）のシミュレーション結果を、図１６Ｂに示す。この場合、第３接続部４３（外部接続端子３８）の矢印Ｘ１側（図１３）の境界と第２接続部４２（バイアホール３５ａ）の矢印Ｘ２側（図１３）の境界とが矢印Ｚ１、Ｚ２方向（図１３）に重なり、第３接続部４３は第２接続部４２の直上から外れる。すなわち、第３接続部４３が第２接続部４２の直上に配置されず、且つ、第２接続部４２が第１接続部４１の直上に配置されない範囲において、距離ｄ１０２（第２オフセット量）が最小となる。図１６Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ２で、応力の最大値は、約１００ＭＰａであった。
【００８３】
端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を４３０μｍに設定し、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を７０μｍに設定したとき（図１７Ａ参照）のシミュレーション結果を、図１７Ｂに示す。この場合、第２接続部４２（バイアホール３５ａ）の矢印Ｘ１側（図１３）の境界と第１接続部４１（バイアホール３３ａ）の矢印Ｘ２側（図１３）の境界とが矢印Ｚ１、Ｚ２方向（図１３）に重なる。すなわち、第３接続部４３が第２接続部４２の直上に配置されず、且つ、第２接続部４２が第１接続部４１の直上に配置されない範囲において、距離ｄ１０２（第２オフセット量）が最大となる。図１７Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ２で、応力の最大値は、約８５ＭＰａであった。
【００８４】
端子位置Ｌ１と端子位置Ｌ２とを一致させ、端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を５００μｍに設定したとき（図１８Ａ参照）のシミュレーション結果を、図１８Ｂに示す。この場合、第２接続部４２（バイアホール３５ａ）は、第１接続部４１（バイアホール３３ａ）の直上に配置される。第１接続部４１（バイアホール３３ａ）と第２接続部４２（バイアホール３５ａ）とは矢印Ｚ１、Ｚ２方向（図１３）に重なる。図１８Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ１、Ｌ２で、応力の最大値は、約１２０ＭＰａであった。
【００８５】
図１９に、端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）と応力分布との関係を示す。このグラフに示されるように、距離ｄ１０２（第２オフセット量）が１３５μｍ（図１６Ａ）から４３０μｍ（図１７Ａ）までの範囲にある場合において、小さな応力が得られる。このことから、バイアホール３５ａが形成される第２絶縁層３５（層間絶縁層）の下層に隣接する第１絶縁層３３（他の層間絶縁層）に形成された他のバイアホール３３ａの直上にバイアホール３５ａが配置されない構造によって、電子部品３０へ伝達される応力が緩和されると推察できる。また、外部接続端子３８が設けられる第２絶縁層３５（層間絶縁層）に形成されたバイアホール３５ａの直上に外部接続端子３８が配置されない構造によっても、電子部品３０へ伝達される応力が緩和されると推察できる。さらに、配線板の応力を低減する上では、内層側の第１導体層３４によるオフセット量（第１オフセット量）よりも外層側の第２導体層３６によるオフセット量（第２オフセット量）の方が大きいことが好ましいと推察できる。
【００８６】
また、３層以上の層間絶縁層及び導体層を積層した場合にも、同様の傾向が得られると考えられる。
【００８７】
以上説明したように、本実施形態の配線板２０では、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。こうした配線板２０は、先の図７Ａ〜図８Ｄに示した工程の後、さらに絶縁層２３０、２４０及び配線層１３０、１４０を積層することにより、製造することができる。ただし、フィルドバイアを形成するため、バイアホール２１２ａ、２２１ａ、２２２ａ、２３２ａ、２４１ａ、２４２ａの内側に、それぞれ導体２１２ｂ、２２１ｂ、２２２ｂ、２３２ｂ、２４１ｂ、２４２ｂを充填する。
【００８８】
以上、本発明の実施形態に係る配線板及びその製造方法について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
【００８９】
実施形態１、２の配線板は、第２面だけでなく第１面にもパッドを有する電子部品を内蔵してもよい。例えば実施形態１の配線板が、第２面だけでなく第１面にもパッド２００ｃ及びその引き出し配線２００ｄを有する電子部品２００を内蔵する場合には、図２０に示すように、外部接続端子３１１ｂ及び３１２ｂ（第３外部接続端子及び第４外部接続端子）を、電子部品２００の複数のパッド２００ｃ（第２パッド）の直上を避けて形成することで、第２面のパッド２００ａだけでなく、第１面のパッド２００ｃに関しても上述のように応力が低減される。この図２０の例では、外部接続端子３１１ｂ及び３１２ｂの各々が、パッド領域Ｒ３１の内側境界から隙間Ｒ１２の外側境界までの連続する領域Ｒ３０を避けて配置される。外部接続端子３１１ｂ及び３１２ｂとパッド２００ｃとは、バイアホール２１１ａ及び導体２１１ｂからなるコンフォーマルバイア、又はバイアホール２１２ａ及び導体２１２ｂからなるコンフォーマルバイアを介して、互いに電気的に接続される。
【００９０】
図２１は、パッド２００ｃ（第２パッド）、外部接続端子３１１ｂ（第３外部接続端子）、及び外部接続端子３１２ｂ（第４外部接続端子）を、基板１０１の第１面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【００９１】
図２１に示す配線板１０では、パッド２００ｃ、外部接続端子３１１ｂ及び外部接続端子３１２ｂを基板１０１の第１面に投影した場合において、外部接続端子３１１ｂは、パッド２００ｃに囲まれるように配置され、パッド２００ｃ及び外部接続端子３１１ｂは、外部接続端子３１２ｂに囲まれるように配置される。すなわち、第１面側においては、外部接続端子３１２ｂ（第４外部接続端子）に囲まれる第４領域Ｒ４の内層にはパッド２００ｃが配置され、外層には外部接続端子３１１ｂ（第３外部接続端子）が配置される。そして、外部接続端子３１１ｂは、パッド２００ｃに囲まれる内部領域Ｒ３（第３領域）の外層に配置される。一方、第２面側においては、先の図１に示したように、外部接続端子３２２ｂ（第２外部接続端子）に囲まれる第２領域Ｒ２の内層にはパッド２００ａが配置され、外層には外部接続端子３２１ｂ（第１外部接続端子）が配置される。そして、外部接続端子３２１ｂは、パッド２００ａに囲まれる内部領域Ｒ１（第１領域）の外層に配置される。
【００９２】
こうした構造によれば、電子部品２００の内側（内部領域Ｒ１、Ｒ３）に外部接続端子３２１ｂ、外部接続端子３１１ｂ（第１外部接続端子、第３外部接続端子）を配置することが可能になる。また、電子部品２００の外側（外部領域Ｒ２０、Ｒ４０）には、外部接続端子３２２ｂ、３１２ｂ（第２外部接続端子、第４外部接続端子）を配置することができる。したがって、配線板１０の大型化やそれに伴う接続信頼性の低下等を招くことなく、第２面だけでなく第１面の配線密度も高い電子部品２００の実装が可能になる。
【００９３】
実施形態１、２の配線板は、複数の電子部品を内蔵してもよい。例えば実施形態１の配線板が、電子部品２００及び４００を内蔵する場合も、例えば図２２に示すように、第１面側の外部接続端子３１１ｂ及び３１２ｂ等及び第２面側の外部接続端子３２１ｂ及び３２２ｂ等を先の図２０、図２１に示した配置と同様に配置することで、上述の効果が得られる。この場合は、外部接続端子３１１ｂ、３１２ｂが、それぞれ第１外部接続端子、第２外部接続端子に相当する。また、パッド２００ａ及び２００ｃの各々が第１パッドに相当する。なお、電子部品２００におけるパッド２００ａのレイアウト又は隙間Ｒ１２等と電子部品４００におけるパッド２００ｃのレイアウト又は隙間Ｒ３２等とは、同一であっても異なっていてもよい。
【００９４】
実施形態１、２の配線板１０、２０におけるバイアホールは、コンフォーマルバイアを構成するものであっても、フィルドバイアを構成するものであってもよい。例えば実施形態１において、バイアホール２１２ａ、２２１ａ、２２２ａを、例えば図２３に示すように、導体２１２ｂ、２２１ｂ、２２２ｂの充填されたフィルドバイアを構成するものとしてもよい。
【００９５】
実施形態１、２において、形成面の平坦性を確保することができる場合などには、隙間Ｒ１２の直上に外部接続端子を配置してもよい。例えば実施形態１において、図２４に示すように、発熱し易いパッド２００ａの直上を避けつつ、隙間Ｒ１２の直上（配線板１０の主面の法線方向）に開口部３２３ａ及び外部接続端子３２３ｂを配置してもよい。
【００９６】
上記実施形態では、外部接続端子３２１ｂ（第１外部接続端子）を格子状に配列したが、外部接続端子３２１ｂの配列形態は任意である。例えば図２５に示すように、外部接続端子３２１ｂを千鳥格子状に配列してもよい。また、外部接続端子３２１ｂをリング状に配列してもよい。特に図２６に示すように、四角形の輪郭をなす２列以上のドット配列が好ましい。あるいは、特に図２７に示すように、四角形の輪郭をなす１列のドット配列が好ましい。外部接続端子３２１ｂの数は、複数に限られず、１つでもよい。
【００９７】
外部接続端子３２１ｂのピッチは、上述のピッチ（最小ピッチｄ１１、ｄ１２）に限定されず、用途等に応じて変更可能である。
【００９８】
その他、外部接続端子３２２ｂ（第２外部接続端子）の外部領域Ｒ２０における配列形態、又はパッド２００ａのパッド領域Ｒ１１における配列形態も任意である。また、外部接続端子３２２ｂ及びパッド２００ａのピッチ又は数等も任意である。
【００９９】
電子部品２００又は４００の種類は、任意である。例えばＩＣ回路等の能動部品のほか、コンデンサ、抵抗、コイル等の受動部品など、任意の電子部品を採用することができる。
【０１００】
上記実施形態において、各層の材質、サイズ、層数等は、任意に変更可能である。
【０１０１】
例えば製造コストの削減等には、先の図３に示したような簡素な構造の配線板１０が有利である。一方、例えば高機能化等を図るべく、図８Ｄに示した構造が完成した後、さらに積層を続けて、片面３層以上の配線板としてもよい。
【０１０２】
上記実施形態の工程は、本発明の趣旨を逸脱しない範囲において任意に順序を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
【０１０３】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【産業上の利用可能性】
【０１０４】
本発明に係る電子部品内蔵配線板は、電子機器の回路基板に適している。
【符号の説明】
【０１０５】
１０、２０ 配線板
１１ 積層部（第２積層部）
１２ 積層部（第１積層部）
２１、２２ 外部接続端子
４１〜４３ 第１〜第３接続部
１００ 配線板
１０１ 基板
１０２ａ、１０２ｂ 配線層
１１０、１２０、１３０、１４０ 配線層（導体層）
２００ 電子部品
２００ａ パッド（第１パッド）
２００ｂ 引き出し配線
２００ｃ パッド（第２パッド、第１パッド）
２００ｄ 引き出し配線
２１０、２２０ 絶縁層（層間絶縁層）
２１１ａ、２１２ａ、２２１ａ、２２２ａ バイアホール
２１１ｂ、２１２ｂ、２２１ｂ、２２２ｂ 導体
２３０、２４０ 絶縁層（層間絶縁層）
２３２ａ、２４１ａ、２４２ａ バイアホール
２３２ｂ、２４１ｂ、２４２ｂ 導体
３１０ ソルダーレジスト層
３１１ａ 開口部
３１１ｂ 外部接続端子（第３外部接続端子、第１外部接続端子）
３１２ａ 開口部
３１２ｂ 外部接続端子（第４外部接続端子、第２外部接続端子）
３２０ ソルダーレジスト層
３２１ａ 開口部
３２１ｂ 外部接続端子（第１外部接続端子）
３２２ａ 開口部
３２２ｂ 外部接続端子（第２外部接続端子）
３２３ａ 開口部
３２３ｂ 外部接続端子
４００ 電子部品
１０００ 他の配線板（他の第１配線板）
２０００ 他の配線板（他の第２配線板）
ｄ１１、ｄ１２ 第１外部接続端子同士の最小ピッチ
ｄ２１、ｄ２２ 第１パッド同士の最小ピッチ
Ｒ１ 内部領域（第１領域）
Ｒ２ 第２領域
Ｒ３ 内部領域（第３領域）
Ｒ４ 第４領域
Ｒ１０、Ｒ３０ パッド領域の内側境界から隙間の外側境界までの連続する領域
Ｒ１１、Ｒ３１ パッド領域
Ｒ１２、Ｒ３２ 隙間
Ｒ２０、Ｒ４０ 外部領域
Ｒ１００ スペース（開口部）
【技術分野】
【０００１】
本発明は、例えば抵抗やキャパシタ等の電子部品を内蔵する電子部品内蔵配線板に関する。
【背景技術】
【０００２】
特許文献１に、電子部品を内蔵した配線板（電子部品内蔵配線板）が開示されている。この配線板では、外層に複数の外部接続端子が形成され、電子部品（半導体素子）のパッドとその外部接続端子とが電気的に接続される。外部接続端子の中には、電子部品のパッドの直上に形成されるものも含まれる。
【０００３】
また、特許文献２にも、外層に複数の外部接続端子を有する電子部品内蔵配線板が開示されている。この配線板では、外部接続端子が、電子部品全体の直上を避けて形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−００９４４８号公報
【特許文献２】特開２００３−０４６０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の配線板では、半導体素子の熱膨張係数と、半導体素子と外部接続端子との間にある樹脂層の熱膨張係数との差に起因する熱ストレスが、外部接続端子の周囲に集中し易くなると考えられる。
【０００６】
一方、特許文献２に記載の配線板では、配線をファイン化することや、Ｉ／Ｏ（Input/Output）数の多い半導体素子を内蔵することが、困難であると考えられる。そのため、半導体素子を収容する凹部の外側に拡張される基板のサイズが大きくなる問題や、配線長が長くなることによる信号遅延の問題が、顕著になると予想される。
【０００７】
本発明は、熱変化や外力等に起因した応力による性能劣化を抑制することのできる電子部品内蔵配線板を提供することを目的とする。また、配線板の大型化やそれに伴う接続信頼性の低下等を抑制しつつ配線密度の高い電子部品の実装を可能にすることを他の目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る電子部品内蔵配線板は、第１面と、該第１面とは反対側の第２面と、前記第１面と前記第２面とを貫通する開口部と、を有する基板と、前記開口部に配置され、前記第２面側の面に複数の第１パッドを有する電子部品と、前記基板の前記第２面上及び前記電子部品上に形成される第１積層部と、前記第１積層部上に形成される複数の第１外部接続端子及び複数の第２外部接続端子と、を有する電子部品内蔵配線板であって、前記第１外部接続端子は、前記第１パッドの直上を避けつつ前記電子部品の直上に形成され、且つ、前記第２外部接続端子は、前記基板の直上に形成され、前記複数の第１パッド、前記複数の第１外部接続端子、及び前記複数の第２外部接続端子を前記基板の前記第２面に投影した場合において、前記第１外部接続端子は、前記複数の第１パッドに囲まれるように配置され、前記第１パッド及び前記第１外部接続端子は、前記複数の第２外部接続端子に囲まれるように配置され、前記第１積層部における前記基板に最も近い絶縁層を構成する材料が、前記開口部における前記基板と前記電子部品との隙間に充填される。
【０００９】
また、「直上」は、積層方向（配線板の主面の法線方向）を意味する。
【発明の効果】
【００１０】
本発明によれば、熱変化や外力等に起因した応力による性能劣化を抑制することのできる電子部品内蔵配線板を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る配線板の構成要素を同一平面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【図２Ａ】部分的に電子部品のパッドが省略された配線板の一例を示す平面図である。
【図２Ｂ】部分的に第２外部接続端子が省略された配線板の一例を示す平面図である。
【図３】図１のＡ−Ａ断面図である。
【図４Ａ】マザーボードに実装された配線板の第１例を示す図である。
【図４Ｂ】マザーボードに実装された配線板の第２例を示す図である。
【図５Ａ】図４Ａ又は図４Ｂの一部拡大図である。
【図５Ｂ】比較例に係る配線板に加わる応力の様子を示す図である。
【図６】実施形態１に係る配線板の製造方法の手順を示すフローチャートである。
【図７Ａ】電子部品をキャリア上に配置する第１工程を説明するための図である。
【図７Ｂ】電子部品をキャリア上に配置する第２工程を説明するための図である。
【図７Ｃ】電子部品をキャリア上に配置する第３工程を説明するための図である。
【図７Ｄ】電子部品をキャリア上に配置する第４工程を説明するための図である。
【図８Ａ】積層部を形成する第１工程を説明するための図である。
【図８Ｂ】積層部を形成する第２工程を説明するための図である。
【図８Ｃ】積層部を形成する第３工程を説明するための図である。
【図８Ｄ】積層部を形成する第４工程を説明するための図である。
【図９】第１外部接続端子及び第２外部接続端子を形成する工程を説明するための図である。
【図１０】本発明の実施形態２に係る配線板の断面図である。
【図１１Ａ】第１のシミュレーションに係る第１の試料の断面図である。
【図１１Ｂ】第１のシミュレーションに係る第２の試料の断面図である。
【図１１Ｃ】第１のシミュレーションに係る第３の試料の断面図である。
【図１１Ｄ】第１のシミュレーションに係る第４の試料の断面図である。
【図１２】第１〜第４の試料の応力に関する第１のシミュレーション結果を示すグラフである。
【図１３】第２のシミュレーションに用いる試料の断面構造とその試料の接続部の平面形状とを示す図である。
【図１４Ａ】第２のシミュレーションに係る第１のオフセット態様を示す図である。
【図１４Ｂ】第１のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１５Ａ】第２のシミュレーションに係る第２のオフセット態様を示す図である。
【図１５Ｂ】第２のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１６Ａ】第２のシミュレーションに係る第３のオフセット態様を示す図である。
【図１６Ｂ】第３のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１７Ａ】第２のシミュレーションに係る第４のオフセット態様を示す図である。
【図１７Ｂ】第４のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１８Ａ】第２のシミュレーションに係る第５のオフセット態様を示す図である。
【図１８Ｂ】第５のオフセット態様についての第２のシミュレーション結果を示す図である。
【図１９】各オフセット態様と応力分布とに関する第２のシミュレーション結果を示すグラフである。
【図２０】両面にパッドを有する電子部品を内蔵する配線板の一例を示す図である。
【図２１】図２０に示す配線板の構成要素を同一平面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【図２２】複数の電子部品を内蔵する配線板の一例を示す図である。
【図２３】フィルドバイアを有する配線板の一例を示す図である。
【図２４】基板と電子部品との隙間の直上に第２外部接続端子を配置した配線板の一例を示す図である。
【図２５】第１外部接続端子の配列形態の第１の別例を示す図である。
【図２６】第１外部接続端子の配列形態の第２の別例を示す図である。
【図２７】第１外部接続端子の配列形態の第３の別例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向（又はコア基板の厚み方向）に相当する配線板の積層方向を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（配線板の主面に平行な方向）を指す。配線板の主面は、Ｘ−Ｙ平面となる。以下、配線板の２つの主面を第１面（矢印Ｚ１側の面）、第２面（矢印Ｚ２側の面）という。また、積層方向において、コア（基板１０１）に近い側を下層（又は内層側）、コアから遠い側を上層（又は外層側）という。また、外層とは、最も上層の層をいい、内層とは、外層よりも下層の層をいう。
【００１３】
（実施形態１）
図１は、本実施形態の配線板１０の構成要素、すなわちパッド２００ａ（第１パッド）、外部接続端子３２１ｂ（第１外部接続端子）、及び外部接続端子３２２ｂ（第２外部接続端子）を、基板１０１の第２面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【００１４】
本実施形態の配線板１０は、図１に示すように、電子部品２００を内蔵する。電子部品２００は、基板１０１の内部に配置される。電子部品２００は、矩形板状の外形を有する。また、電子部品２００は、再配線層（パッド２００ａと電気的に接続される引き出し配線２００ｂ）を有する。基板１０１は、電子部品２００の外形に対応した形状のスペース（開口部）Ｒ１００を有する。電子部品２００は、スペースＲ１００に配置される。基板１０１と電子部品２００との間には、隙間Ｒ１２が形成される。
【００１５】
電子部品２００は、外周付近にパッド領域Ｒ１１を有する。パッド領域Ｒ１１には、複数のパッド２００ａが所定の間隔をおいて（例えば等間隔で）格子状に配列される。パッド２００ａは、パッド領域Ｒ１１の略全域にわたって配置される。電子部品２００の内側には、内部領域Ｒ１（第１領域）が配置される。内部領域Ｒ１は、パッド領域Ｒ１１により囲まれる。内部領域Ｒ１には、外部接続端子３２１ｂが、例えば格子状に配列される。したがって、外部接続端子３２１ｂは、パッド２００ａにより囲まれる。パッド２００ａは、内部領域Ｒ１の少なくとも四方に配置される。外部接続端子３２１ｂは、矢印Ｘ１、Ｘ２の方向及び矢印Ｙ１、Ｙ２の方向の各々に、例えば等間隔で列をなす。
【００１６】
パッド領域Ｒ１１の外層には、外部接続端子３２１ｂ及び３２２ｂのいずれも形成されない。すなわち、パッド２００ａの直上（配線板１０の主面の法線方向）には外部接続端子３２１ｂ及び３２２ｂのいずれも形成されていない。なお、本実施形態では、パッド領域Ｒ１１の概ね全域にパッド２００ａが配置されるが、例えば図２Ａに示すように、所々、パッド２００ａの配置されない部分Ｒ１０１があってもよい。例えば配線の引き回し経路等の事情により、部分的にパッド２００ａを省いてもよい。
【００１７】
矢印Ｘ１、Ｘ２の方向の配列に関して、外部接続端子３２１ｂ（第１外部接続端子）同士の最小ピッチｄ１１は、電子部品２００のパッド２００ａ同士の最小ピッチｄ２１の２倍以上である。また、矢印Ｙ１、Ｙ２の方向の配列に関して、外部接続端子３２１ｂ（第１外部接続端子）同士の最小ピッチｄ１２は、電子部品２００のパッド２００ａ（第１パッド）同士の最小ピッチｄ２２の２倍以上である。具体的には、最小ピッチｄ１１、ｄ１２が１００μｍであり、最小ピッチｄ２１、ｄ２２が５０μｍである。このように外部接続端子３２１ｂのピッチを広くすることで、好適にファンアウトされ、例えばピッチの粗いマザーボード等の他の配線板に配線板１０を実装する場合に、整合をとり易くなる。なお、外部接続端子３２１ｂ又はパッド２００ａの配列が所定の方向について等間隔でない場合には、各列の中で最も狭いピッチが、最小ピッチｄ１１、ｄ１２、ｄ２１、ｄ２２に相当する。
【００１８】
基板１０１は、スペースＲ１００の縁付近に外部領域Ｒ２０を有する。外部領域Ｒ２０には、複数の外部接続端子３２２ｂが所定の間隔をおいて（例えば等間隔で）配列される。外部接続端子３２２ｂは、外部領域Ｒ２０の略全域にわたって配置される。すなわち、本実施形態では、スペースＲ１００が、外部接続端子３２２ｂ（第２外部接続端子）に囲まれる第２領域Ｒ２と略一致する。第２領域Ｒ２は、外部領域Ｒ２０（外部接続端子３２２ｂ）により囲まれる。外部接続端子３２２ｂは、第２領域Ｒ２の少なくとも四方に配置され、パッド２００ａ及び外部接続端子３２１ｂを囲んでいる。第２領域Ｒ２の内層にはパッド２００ａが配置され、外層には外部接続端子３２１ｂが配置される。
【００１９】
なお、本実施形態では、外部領域Ｒ２０の概ね全域に外部接続端子３２２ｂが配置されるが、例えば図２Ｂに示すように、所々、外部接続端子３２２ｂの配置されない部分Ｒ１０２があってもよい。例えば配線の引き回し経路等の事情により、部分的に外部接続端子３２２ｂを省いてもよい。
【００２０】
パッド領域Ｒ１１及び隙間Ｒ１２のいずれにも、外部接続端子３２１ｂ及び３２２ｂのいずれも形成されない。もっといえば、パッド領域Ｒ１１の内側境界から隙間Ｒ１２の外側境界までの連続する領域Ｒ１０（図３参照）にも、外部接続端子３２１ｂ及び３２２ｂのいずれも形成されていない。
【００２１】
配線板１０では、その内側から外側に向けて、内部領域Ｒ１（外層に外部接続端子３２１ｂが形成される領域）と、パッド領域Ｒ１１（内層に電子部品２００のパッド２００ａが形成され、且つ、外層に外部接続端子３２１ｂ及び外部接続端子３２２ｂのいずれも形成されない領域）と、外部領域Ｒ２０（外層に外部接続端子３２２ｂが形成される領域）と、が順に配置される。
【００２２】
配線板１０は、図３（図１のＡ−Ａ断面図）に示すように、配線板１００と、電子部品２００と、積層部１１及び１２と、外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂと、を備える。積層部１１は、基板１０１の第１面側に、絶縁層２１０と、導体パターンとしての配線層１１０と、が順に積層されて構成される。積層部１２は、基板１０１の第２面側に、絶縁層２２０と、導体パターンとしての配線層１２０と、が順に積層されて構成される。配線板１０のパッケージとしては、例えばフルグリッドのＢＧＡ（Ball Grid Array）が用いられる。ただし、これに限定されず、配線板１０のパッケージは任意である。
【００２３】
配線板１００は、基板１０１と、スルーホール１０１ａと、導体膜１０１ｂと、配線層１０２ａ及び１０２ｂと、から構成される。
【００２４】
基板１０１は、例えばエポキシ樹脂からなる。エポキシ樹脂は、例えば樹脂含浸処理により、ガラス繊維やアラミド繊維等の補強材を含んでいることが好ましい。補強材は、主材料（エポキシ樹脂）よりも熱膨張率の小さい材料である。基板１０１の厚さは、例えば０．１ｍｍである。なお、基板１０１の形状や、厚さ、材料等は、用途等に応じて変更可能である。
【００２５】
基板１０１は、スルーホール１０１ａを有する。スルーホール１０１ａの内壁には、導体膜１０１ｂが形成される。さらに、基板１０１は、電子部品２００の外形に対応した形状のスペースＲ１００を有する。
【００２６】
電子部品２００は、スペースＲ１００に配置される。電子部品２００は、例えば所定の回路が集積されたＩＣチップである。電子部品２００は、第２面に複数のパッド２００ａを有し、第１面にはパッドを有さない。パッド２００ａの各々は、例えばアルミニウムからなる。電子部品２００は、パッド２００ａと電気的に接続される引き出し配線２００ｂも有する。引き出し配線２００ｂの表面は、粗面になっている。なお、ここでいうＩＣチップは、ウエハの状態で、保護膜や端子等の形成、さらには再配線などを行い、その後個片化した、いわゆるウエハ・レベルＣＳＰも含む。また、電子部品２００は、例えば両面（第１面及び第２面）にそれぞれパッド２００ａを有するものであってもよい。
【００２７】
基板１０１の両面（第１面、第２面）には、それぞれ配線層１０２ａ、１０２ｂが形成される。配線層１０２ａと配線層１０２ｂとは、スルーホール１０１ａの内壁に形成された導体膜１０１ｂを介して、互いに電気的に接続される。
【００２８】
基板１０１及び電子部品２００の第１面には、絶縁層２１０、配線層１１０が順に積層される。絶縁層２１０は、電子部品２００の第１面及び配線層１０２ａの表面を覆うように形成される。ただし、所定の箇所に、配線層１０２ａに接続されるテーパ状（例えば円錐状）のバイアホール２１２ａが形成される。バイアホール２１２ａの側面及び底面には、導体２１２ｂが形成される。バイアホール２１２ａと導体２１２ｂとは、コンフォーマルバイアを構成する。そして、このコンフォーマルバイアにより、配線層１０２ａと配線層１１０とが互いに電気的に接続される。
【００２９】
一方、基板１０１及び電子部品２００の第２面には、絶縁層２２０、配線層１２０が順に積層される。絶縁層２２０は、電子部品２００の第２面、配線層１０２ｂの表面、及び引き出し配線２００ｂの表面を覆うように形成される。ただし、電子部品２００の第２面側（矢印Ｚ２側）においては、絶縁層２２０が部分的に除去され、引き出し配線２００ｂに接続されるテーパ状（例えば円錐状）のバイアホール２２１ａが形成される。さらに、絶縁層２２０が部分的に除去され、配線層１０２ｂに接続されるテーパ状（例えば円錐状）のバイアホール２２２ａも形成される。バイアホール２２１ａ、２２２ａの側面及び底面には、導体２２１ｂ、２２２ｂが形成される。バイアホール２２１ａ、２２２ａと導体２２１ｂ、２２２ｂとは、コンフォーマルバイアを構成する。そして、こうしたコンフォーマルバイアを介して、配線層１０２ｂと配線層１２０とが電気的に接続され、また、引き出し配線２００ｂと配線層１２０とが電気的に接続される。
【００３０】
電子部品２００は、絶縁層２１０及び２２０により周りを完全に覆われている。電子部品２００と基板１０１との境界部（隙間Ｒ１２）には、絶縁層２２０を構成する樹脂が充填される。これにより、電子部品２００が、絶縁層２１０及び２２０で保護されるとともに、所定の位置に固定される。
【００３１】
配線層１２０及び導体２２１ｂ、２２２ｂの各々は、例えば銅のめっき皮膜からなる。このため、電子部品２００と配線層１２０との接続部分の信頼性は高い。
【００３２】
絶縁層２１０及び２２０は、例えば硬化したプリプレグからなる。このプリプレグとしては、例えばガラス繊維又はアラミド繊維等の基材に、エポキシ樹脂、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ−ＰＰＥ樹脂）等の樹脂を含浸させたものを用いる。ただし、これら配線層１１０及び１２０、並びに絶縁層２１０及び２２０の形状や材料等は、用途等に応じて変更可能である。例えば配線層１１０及び１２０の材料として、銅以外の金属を用いてもよい。また、絶縁層２１０及び２２０の材料としては、プリプレグに代えて、液状又はフィルム状の熱硬化性樹脂や熱可塑性樹脂、さらにはＲＣＦ（Resin Coated copper Foil）を用いることもできる。ここで、熱硬化性樹脂としては、例えばエポキシ樹脂、イミド樹脂（ポリイミド）、ＢＴ樹脂、アリル化フェニレンエーテル樹脂、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えば液晶ポリマー（ＬＣＰ）、ＰＥＥＫ樹脂、ＰＴＦＥ樹脂（フッ素樹脂）などを用いることができる。これらの材料は、例えば絶縁性、誘電特性、耐熱性、機械的特性等の観点から、必要性に応じて選ぶことが望ましい。また、上記樹脂には、添加剤として、硬化剤、安定剤、フィラーなどを含有させることもできる。
【００３３】
絶縁層２１０の第１面には、開口部３１１ａ及び３１２ａを有するソルダーレジスト層３１０が形成される。また、絶縁層２２０の第２面には、開口部３２１ａ及び３２２ａを有するソルダーレジスト層３２０が形成される。なお、ソルダーレジスト層３１０及び３２０の各々は、例えばアクリル−エポキシ系樹脂を用いた感光性樹脂、エポキシ樹脂を主体とした熱硬化性樹脂、又は紫外線硬化型の樹脂等からなる。
【００３４】
開口部３１１ａ、３２１ａは、それぞれ電子部品２００の第１面側、第２面側に配置される。特に、このうちパッド２００ａ側の開口部３２１ａは、内部領域Ｒ１に配置される。一方、開口部３１２ａ、３２２ａは、それぞれ基板１０１の第１面側、第２面側に配置される。これら開口部３１２ａ及び３２２ａのいずれもが、外部領域Ｒ２０に配置される。開口部３１１ａ及び３１２ａ、開口部３２１ａ及び３２２ａには、それぞれ配線層１１０、１２０が露出する。
【００３５】
開口部３１１ａ、３１２ａ、３２１ａ、３２２ａには、それぞれ例えば半田からなる外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂが形成される。外部接続端子３１１ｂ及び３１２ｂ、外部接続端子３２１ｂ及び３２２ｂは、それぞれ配線層１１０、１２０と電気的に接続される。
【００３６】
外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂは、例えば他の配線板や電子部品等との電気的な接続に用いられる。配線板１０は、少なくとも片面において他の配線板に実装されることで、携帯電話等の回路基板として使用することができる。例えば図４Ａに示すように、配線板１０は、第２面側（パッド２００ａ側）の外部接続端子３２１ｂ及び３２２ｂを介して、他の配線板１０００上の電極１０００ａに実装される。他の配線板１０００は、例えばマザーボードである。あるいは、例えば図４Ｂに示すように、配線板１０は、第２面側において他の配線板１０００に実装され、その反対側において、第１面側の外部接続端子３１１ｂ及び３１２ｂが、他の配線板２０００上の電極２０００ａと電気的に接続される。これにより、スタック構造が形成される。他の配線板１０００は、例えばマザーボードであり、他の配線板２０００は、例えばメモリーチップを実装したパッケージ基板である。
【００３７】
配線板１０と他の配線板１０００又は２０００とを接続することにより、両者の特性の相違等に起因した応力が発生する。この応力は、接続界面で他の配線板１０００又は２０００と外部接続端子３２１ｂ、３２２ｂ、又は３１１ｂ、３１２ｂとを引き剥がす方向（矢印Ｘ１又はＸ２の方向）に作用し、高温になるほど大きくなる。しかも、配線板１０やそのパッケージが薄型化（層数の低減）されるほど、電子部品２００へ伝わり易くなる。そして、電子部品２００に大きな応力が加わった場合には、電子部品２００の性能劣化等が懸念される。この点、本実施形態の配線板１０では、外部接続端子３２１ｂ、３２２ｂが、電子部品２００のパッド２００ａの直上（配線板１０の主面の法線方向）には形成されない。そのため、他の配線板１０００からパッド２００ａへの応力の伝搬経路Ｆ１（図５Ａ）は、外部接続端子３２１ｂ、３２２ｂがパッド２００ａの直上に形成される場合の伝搬経路Ｆ２（図５Ｂ）に比べて複雑になり、応力が電子部品２００に伝わりにくくなる。したがって、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。
【００３８】
配線板１０のこうした構造は、例えば強度の乏しい低誘電率（Low-k）材料を含む電子部品２００等を内蔵する場合などに採用することが特に有効である。
【００３９】
配線板１０は、任意の他の配線板に実装することができる。また、配線板に実装しないで使用してもよい。
【００４０】
配線板１０を製造する場合には、例えば作業者が、図６に示す一連の処理を実行する。
【００４１】
作業者は、まず、ステップＳ１１で、外部接続端子３２１ｂ、３２２ｂ等の配置を決定する。外部接続端子３２１ｂ、３２２ｂは、電子部品２００のパッド２００ａの直上（矢印Ｚ１、Ｚ２方向）から所定の距離（オフセット値）だけＸ１、Ｘ２方向にずらして（オフセットして）配置する。これにより、パッド２００ａに加わる応力を効果的に低減することができる。なお、オフセット値（外部接続端子３２１ｂ、３２２ｂと電子部品２００のパッド２００ａとの距離）は、任意に設定することができる。ただし、矢印Ｚ１、Ｚ２方向からみて、外部接続端子３２１ｂ、３２２ｂの接続部（開口部３２１ａ、３２２ａ）が、電子部品２００のパッド２００ａ（例えばアルミニウムパッド）に重ならないようにする（詳しくは、後述の図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ参照）。
【００４２】
続けて、作業者は、ステップＳ１２で、例えば図７Ａ〜図８Ｄに示す工程等を経て、積層部１１及び１２を形成する。
【００４３】
例えば作業者が、図７Ａに示すように、配線板１００を用意する。配線板１００は、基板１０１と、スルーホール１０１ａと、導体膜１０１ｂと、配線層１０２ａ及び１０２ｂと、から構成される。配線板１００は、配線板１０のコア基板に相当する。
【００４４】
続けて、作業者は、例えば図７Ｂに示すように、例えばレーザ等により中抜き加工して、基板１０１に、スペースＲ１００を形成する。
【００４５】
続けて、作業者は、例えば図７Ｃに示すように、例えばＰＥＴ（ポリ・エチレン・テレフタレート）からなるキャリア１００１を、基板１０１の片面（例えば第１面）に設ける。キャリア１００１は、例えばラミネートにより、基板１０１と接着される。
【００４６】
続けて、作業者は、図７Ｄに示すように、例えば常温で、電子部品２００のパッド２００ａを第２面側（キャリア１００１とは反対側）に向けて、電子部品２００をキャリア１００１上（詳しくはスペースＲ１００）に載置する。電子部品２００は、第２面に、パッド２００ａと、パッド２００ａと電気的に接続される引き出し配線２００ｂと、を備える。パッド２００ａの引き出し配線２００ｂの表面は、粗面になっている。なお、引き出し配線２００ｂの粗面は、通常、引き出し配線２００ｂの形成時に形成される。ただし、必要に応じて、引き出し配線２００ｂを形成した後にその表面を、例えば化学薬品等で粗化してもよい。
【００４７】
続けて、作業者は、図８Ａに示すように、例えば真空ラミネートにより、電子部品２００及び基板１０１の主面を覆うように、絶縁層２２０を形成する。これにより、パッド２００ａが、絶縁層２２０で覆われる。さらに、絶縁層２２０は加熱により溶けて、スペースＲ１００に充填される。すなわち、電子部品２００と基板１０１との隙間Ｒ１２には、絶縁層２２０を構成する樹脂が充填される。これにより、電子部品２００が、所定の位置に固定される。
【００４８】
続けて、作業者は、基板１０１の第１面（絶縁層２２０とは反対側の面）からキャリア１００１を引きはがし、除去する。そして、例えば図８Ｂに示すように、その基板１０１の第１面に、絶縁層２１０を形成する。これにより、電子部品２００が基板１０１に埋め込まれる。
【００４９】
続けて、作業者は、図８Ｃに示すように、絶縁層２１０、２２０に、例えばレーザ等により、テーパ状（例えば円錐状）のバイアホール２１２ａ、２２１ａ、２２２ａを形成する。
【００５０】
続けて、作業者は、例えばセミアディティブ法により、導体パターンを形成する。詳しくは、例えばそれら各面（第１面、第２面）をパターニングされためっきレジストで被覆して、そのレジストのない部分に選択的に電解めっきする。これにより、図８Ｄに示すように、絶縁層２１０の第１面に配線層１１０及び導体２１２ｂが形成され、絶縁層２２０の第２面に配線層１２０及び導体２２１ｂ、２２２ｂが形成される。配線層１１０、１２０は、パッド２００ａの直上（配線板１０の主面の法線方向）から外れるまで引き出される。なお、セミアディティブ法に代えて、サブトラクティブ法（エッチングによりパターニングする手法）により、配線層１１０、１２０及び導体２１２ｂ、２２１ｂ、２２２ｂを形成してもよい。そして、絶縁層２１０と配線層１１０とが積層部１１となる。また、絶縁層２２０と配線層１２０とが積層部１２となる。
【００５１】
続けて、図６のステップＳ１３で、作業者は、例えば図９に示す工程等を経て、外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂを形成する。具体的には、まず、作業者は、例えばスクリーン印刷、スプレーコーティング、ロールコーティング等により、所定のパターンのソルダーレジスト層３１０及び３２０を形成する。ソルダーレジスト層３１０には、図９に示すように、開口部３１１ａ及び３１２ａが形成される。また、ソルダーレジスト層３２０には、開口部３２１ａ及び３２２ａが形成される。開口部３１１ａ及び３１２ａ、開口部３２１ａ及び３２２ａには、それぞれ配線層１１０、１２０が露出する。
【００５２】
続けて、作業者は、開口部３１１ａ、３１２ａ、３２１ａ、３２２ａに、それぞれ外部接続端子３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂを形成する。これら外部接続端子３１１ｂ等は、例えば開口部３１１ａ等に露出した配線層１１０、１２０上にそれぞれ半田ペーストを塗布した後、それらをリフロー等の熱処理により硬化することで、形成することができる。外部接続端子３１１ｂ及び３１２ｂ、外部接続端子３２１ｂ及び３２２ｂは、それぞれ配線層１１０、１２０と電気的に接続される。
【００５３】
上記工程により、先の図１に示した配線板１０が得られる。
【００５４】
本実施形態の配線板１０によれば、熱変化や外力等に起因した応力による電子部品２００等の性能劣化を抑制することができる。また、配線板１０の大型化やそれに伴う接続信頼性の低下等を招くことなく、配線密度の高い電子部品２００の実装が可能になる。
【００５５】
具体的には、電子部品２００のパッド２００ａの直上（配線板１０の主面の法線方向）は通常、発熱し易い。したがって、例えば前述の特許文献１に記載の配線板のように、外部接続端子３２１ｂ又は３２２ｂがパッド２００ａの直上に形成されると、電子部品２００の熱膨張係数と積層部１２の熱膨張係数との差に起因する熱応力が外部接続端子３２１ｂ又は３２２ｂの周囲に集中し易くなる。このため、接続信頼性の低下が懸念される。一方、特許文献２に記載の配線板のように、電子部品全体の直上を避けて形成されると、電子部品２００のパッド２００ａのピッチが狭い場合や、電子部品２００のＩ／Ｏ（Input/Output）の数が多い場合に、電子部品２００の実装が困難になる。また、仮に実装できたとしても、電子部品２００を収容するためのスペースＲ１００が外側に拡張されることで配線板１０のサイズが大きくなったり、あるいは配線長が長くなることによって信号遅延が生じたりすることなどが懸念される。
【００５６】
この点、本実施形態の配線板１０では、先の図１に示したように、外部接続端子３２１ｂ、３２２ｂ（第１外部接続端子、第２外部接続端子）が、発熱し易いパッド２００ａ（第１パッド）の直上を避けて形成される。しかも、電子部品２００全体の直上を避けて形成されるわけではなく、パッド２００ａの直上は避けつつ、電子部品２００の内側には、外部接続端子３２１ｂ（第１外部接続端子）を形成するためのスペースが確保される。また、電子部品２００の外側には、外部接続端子３２２ｂ（第２外部接続端子）が形成される。このため、配線板１０の大型化やそれに伴う接続信頼性の低下等を招くことなく、ファインピッチの電子部品２００やＩ／Ｏの数が多い電子部品２００等を実装することができる。
【００５７】
また、電子部品２００と基板１０１との隙間Ｒ１２に絶縁層２２０を構成する樹脂が充填されるため、隙間Ｒ１２の直上（配線板１０の主面の法線方向）における配線板１０の第２面の平坦性の確保は難しい。この点、配線板１０では、外部接続端子３２１ｂ及び３２２ｂが、電子部品２００のパッド２００ａの直上に加え、スペースＲ１００における基板１０１と電子部品２００との隙間Ｒ１２の直上も避けて形成される。このため、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。
【００５８】
図５Ａ及び図５Ｂに示したように、配線板１０を他の配線板１０００、２０００に実装した場合にも、応力が低減される。
【００５９】
（実施形態２）
本発明の実施形態２に係る配線板及びその製造方法について、上記実施形態１との相違点を中心に説明する。なおここでは、上記図３等に示した要素と同一の要素には各々同一の符号を付し、既に説明した共通の部分、すなわち説明が重複する部分については、便宜上、その説明を割愛することとする。
【００６０】
図１０（図３に対応する断面図）に示すように、本実施形態の配線板２０では、積層部１１及び積層部１２が、複数の層間絶縁層及び複数の導体層を含む。詳しくは、積層部１１は、基板１０１の第１面側に、絶縁層２１０と、配線層１１０と、絶縁層２３０と、配線層１３０と、が順に積層されて構成される。一方、積層部１２は、基板１０１の第２面側に、絶縁層２２０と、配線層１２０と、絶縁層２４０と、配線層１４０と、が順に積層されて構成される。ここで、絶縁層２１０、２２０、２３０、２４０は層間絶縁層に相当し、配線層１１０、１２０、１３０、１４０は導体層に相当する。
【００６１】
絶縁層２１０、２２０、２３０、２４０には、テーパ状（例えば円錐状）のバイアホール２１２ａ、２２１ａ、２２２ａ、２３２ａ、２４１ａ、２４２ａが形成される。そして、バイアホール２１２ａ、２２１ａ、２２２ａ、２３２ａ、２４１ａ、２４２ａの内側には、それぞれ導体２１２ｂ、２２１ｂ、２２２ｂ、２３２ｂ、２４１ｂ、２４２ｂが充填され、その各々がフィルドバイアを構成する。
【００６２】
パッド２００ａ（例えばアルミニウムパッド）は、バイアホール２２１ａ、２２２ａ、２４１ａ、２４２ａ及びその内側の導体２２１ｂ、２２２ｂ、２４１ｂ、２４２ｂ、並びに配線層１２０、１４０を介して、外部接続端子３２１ｂ又は３２２ｂと電気的に接続される。外部接続端子３２１ｂ又は３２２ｂのうち、例えば図１０中の外部接続端子２２は、引き出し配線２００ｂ及び配線層１２０、１４０により、パッド２００ａから外層側（矢印Ｚ２側）へ向かって端子位置が内側から外側へシフトされることで、パッド２００ａの直上から外れた位置に配置される。また、図１０中の外部接続端子２１は、その内側からさらに内側へシフトされることで、パッド２００ａの直上から外れた位置に配置される。すなわち、外部接続端子２１又は２２は、パッド２００ａの直上からオフセットされる。特に配線層１２０、１４０により、２層の層間絶縁層（絶縁層２２０、２４０）にわたって端子位置が段階的に（２段階で）オフセットされる。しかも、端子位置のオフセット量は、内層側（下層）の配線層１２０よりも外層側（上層）の配線層１４０の方が大きい。
【００６３】
バイアホール２４１ａは、バイアホール２４１ａが形成される絶縁層２４０（層間絶縁層）の下層に隣接する絶縁層２２０（他の層間絶縁層）に形成された他のバイアホール２２１ａの直上には配置されない。また、外部接続端子２１、２２は、それら外部接続端子２１、２２が設けられる絶縁層２４０（層間絶縁層）に形成されたバイアホール２４１ａの直上には配置されない。
【００６４】
こうした構造により、本実施形態の配線板２０では、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。以下、このことに関するシミュレーション結果について、図１１Ａ〜図１９を参照して説明する。
【００６５】
測定者は、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄにそれぞれ示す試料Ｌｅｇ１、Ｌｅｇ２、Ｌｅｇ３、Ｌｅｇ４についてシミュレーションを実行した。これら試料Ｌｅｇ１〜Ｌｅｇ４の各々は、電子部品３０の表面に、第１絶縁層３３と、第１導体層３４と、第２絶縁層３５と、第２導体層３６と、ソルダーレジスト層３７と、が順に積層されて構成される。外層のソルダーレジスト層３７の開口部３７ａには、半田からなる外部接続端子３８が形成される。
【００６６】
電子部品３０は、表層部に低誘電率（Low-k）材料からなる絶縁層３０ａを有し、表面にアルミニウムからなるパッド３２を有する。第１絶縁層３３は、ＳｉＮからなる絶縁層３１ａと、ポリイミドからなる絶縁層３１ｂと、から構成される。
【００６７】
第１絶縁層３３にはテーパ状（円錐状）のバイアホール３３ａが形成され、第２絶縁層３５にはテーパ状（円錐状）のバイアホール３５ａが形成される。そして、バイアホール３３ａには導体３３ｂが充填され、バイアホール３５ａには導体３５ｂが充填され、その各々がフィルドバイアを構成する。また、ソルダーレジスト層３７の開口部３７ａには、外部接続端子３８を構成する半田３７ｂが充填される。外部接続端子３８は半田ボールからなる。
【００６８】
試料Ｌｅｇ１では、電子部品３０のパッド３２の直上（矢印Ｚ２方向）に、バイアホール３３ａ、３５ａ及び外部接続端子３８が配置される。これに対し、試料Ｌｅｇ２〜Ｌｅｇ４では、電子部品３０のパッド３２（基準位置）に対して、バイアホール３３ａ、３５ａ及び外部接続端子３８の位置、特に主面（Ｘ−Ｙ平面）上の２次元位置のうち、矢印Ｘ１、Ｘ２方向の位置（Ｘ座標）がオフセットされる。
【００６９】
試料Ｌｅｇ１では、図１１Ａに示すように、第１絶縁層３３における端子位置Ｌ１と、第２絶縁層３５における端子位置Ｌ２と、外部接続端子３８の端子位置Ｌ３と、が一致する。なお、端子位置Ｌ３は、外部接続端子３８と第２導体層３６とが接続される位置に相当する。端子位置Ｌ２は、第２導体層３６と第１導体層３４とが接続される位置に相当する。また、端子位置Ｌ１は、第１導体層３４と電子部品３０のパッド３２とが接続される位置に相当する。
【００７０】
試料Ｌｅｇ２では、図１１Ｂに示すように、端子位置Ｌ２と端子位置Ｌ３とが一致し、端子位置Ｌ２、Ｌ３は、端子位置Ｌ１から矢印Ｘ２側へオフセットされる。すなわち、バイアホール３３ａは、パッド３２の直上に配置されるが、バイアホール３５ａ及び外部接続端子３８は、パッド３２の直上に配置されない。ただし、外部接続端子３８は、バイアホール３５ａの直上に配置される。
【００７１】
試料Ｌｅｇ３では、図１１Ｃに示すように、端子位置Ｌ１と端子位置Ｌ２とが一致し、端子位置Ｌ３は、端子位置Ｌ１、Ｌ２から矢印Ｘ２側へオフセットされる。すなわち、バイアホール３３ａ、３５ａは、パッド３２の直上に配置されるが、外部接続端子３８は、パッド３２及びバイアホール３５ａのいずれの直上にも配置されない。
【００７２】
試料Ｌｅｇ４では、図１１Ｄに示すように、端子位置Ｌ１〜Ｌ３はいずれも一致せず、端子位置Ｌ２、Ｌ３の各々が、端子位置Ｌ１から矢印Ｘ２側へオフセットされる。すなわち、バイアホール３３ａは、パッド３２の直上に配置されるが、バイアホール３５ａ及び外部接続端子３８は、パッド３２の直上に配置されない。また、外部接続端子３８は、バイアホール３５ａの直上にも配置されない。
【００７３】
シミュレーションの測定者は、温度が１８０ｄｅｇＣから−４０ｄｅｇＣになるまで上記試料Ｌｅｇ１〜Ｌｅｇ４の各々を冷却したときの応力を測定した。この際、サブモデリング手法により、パッケージ全体の解析と詳細部（図１１Ａ〜図１１Ｄ参照）との各々について、応力の計算を行った。なお、サブモデリング手法とは、大まかなモデル（フルモデル）で解析した結果を、細部まで作り込んだモデル（サブモデル）に与えることで、詳細なモデルについて全体の挙動を考慮した解析を行う手法をいう。
【００７４】
試料Ｌｅｇ１〜Ｌｅｇ４についてのシミュレーション結果を、図１２に示す。測定者は、バイアホール３３ａ、３５ａの径を３０μｍ、５０μｍ、７０μｍにした場合の各々について、試料Ｌｅｇ１〜Ｌｅｇ４の応力を測定した。図１２のグラフに示されるように、各試料の応力は、いずれの径においても、試料Ｌｅｇ４（図１１Ｄ）で最も小さくなり、その他の試料Ｌｅｇ１〜Ｌｅｇ３の応力は、試料Ｌｅｇ３（図１１Ｃ）、試料Ｌｅｇ２（図１１Ｂ）、試料Ｌｅｇ１（図１１Ａ）の順で大きくなった。
【００７５】
オフセットしない試料Ｌｅｇ１の応力は、オフセットする他の試料Ｌｅｇ２〜Ｌｅｇ４の応力よりも大きい。このことから、配線板の応力を低減する上では、端子位置Ｌ３をパッド２００ａの直上からオフセットすることが好ましいと推察できる。
【００７６】
試料Ｌｅｇ２の応力は、試料Ｌｅｇ３の応力よりも大きい。このことから、配線板の応力を低減する上では、内層側の第１導体層３４によるオフセット量（第１オフセット量）よりも外層側の第２導体層３６によるオフセット量（第２オフセット量）の方が大きいことが好ましいと推察できる。また、最も外層側の第２導体層３６で最もオフセット量が大きいことが好ましいとも推察できる。また、最も内層側の第１導体層３４で最もオフセット量が小さいことが好ましいとも推察できる。
【００７７】
試料Ｌｅｇ４の応力が最も小さい。このことから、端子位置が、複数の層で段階的にオフセットされることが好ましいと推察できる。この場合、全オフセット量は、各層におけるオフセット量（第１オフセット量及び第２オフセット量）の合計に相当する。
【００７８】
さらに測定者は、図１３に示す試料Ｌｅｇ４について、端子位置Ｌ１、Ｌ２、Ｌ３に関するシミュレーションを実行した。試料Ｌｅｇ４において、バイアホール３３ａには導体３３ｂが充填され、バイアホール３５ａには導体３５ｂが充填され、開口部３７ａには半田３７ｂが充填される。そしてそれらは、第１導体層３４と電子部品３０のパッド３２との第１接続部４１、第２導体層３６と第１導体層３４との第２接続部４２、外部接続端子３８と第２導体層３６との第３接続部４３をそれぞれ構成する。第１接続部４１、第２接続部４２、第３接続部４３の位置は、それぞれ端子位置Ｌ１、Ｌ２、Ｌ３に相当する。ここで、第１接続部４１、第２接続部４２の径ｄ１１１は７０μｍであり、第１接続部４１、第２接続部４２上のパッド径ｄ１１２は１５０μｍである。また、第３接続部４３の径ｄ１１３は２００μｍであり、第３接続部４３上のパッド径ｄ１１４は２８０μｍである。
【００７９】
以下、端子位置Ｌ１、Ｌ２、Ｌ３と応力分布との関係について検討する。
【００８０】
端子位置Ｌ２と端子位置Ｌ３とを一致させ、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を５００μｍに設定したとき（図１４Ａ参照）のシミュレーション結果を、図１４Ｂに示す。この場合、第３接続部４３（外部接続端子３８）は、第２接続部４２（バイアホール３５ａ）の直上に配置される。図１４Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ１、Ｌ２で、応力の最大値は、約２４５ＭＰａであった。
【００８１】
端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を６５μｍに設定し、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を４３５μｍに設定したとき（図１５Ａ参照）のシミュレーション結果を、図１５Ｂに示す。この場合、第３接続部４３（外部接続端子３８）は、第２接続部４２（バイアホール３５ａ）の直上に配置される。第３接続部４３（外部接続端子３８）の矢印Ｘ１側（図１３）の境界と第２接続部４２（バイアホール３５ａ）の矢印Ｘ１側（図１３）の境界とは矢印Ｚ１、Ｚ２方向（図１３）に重なる。図１５Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ２で、応力の最大値は、約１９０ＭＰａであった。
【００８２】
端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を１３５μｍに設定し、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を３６５μｍに設定したとき（図１６Ａ参照）のシミュレーション結果を、図１６Ｂに示す。この場合、第３接続部４３（外部接続端子３８）の矢印Ｘ１側（図１３）の境界と第２接続部４２（バイアホール３５ａ）の矢印Ｘ２側（図１３）の境界とが矢印Ｚ１、Ｚ２方向（図１３）に重なり、第３接続部４３は第２接続部４２の直上から外れる。すなわち、第３接続部４３が第２接続部４２の直上に配置されず、且つ、第２接続部４２が第１接続部４１の直上に配置されない範囲において、距離ｄ１０２（第２オフセット量）が最小となる。図１６Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ２で、応力の最大値は、約１００ＭＰａであった。
【００８３】
端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を４３０μｍに設定し、端子位置Ｌ１と端子位置Ｌ２との距離ｄ１０１（第１オフセット量）を７０μｍに設定したとき（図１７Ａ参照）のシミュレーション結果を、図１７Ｂに示す。この場合、第２接続部４２（バイアホール３５ａ）の矢印Ｘ１側（図１３）の境界と第１接続部４１（バイアホール３３ａ）の矢印Ｘ２側（図１３）の境界とが矢印Ｚ１、Ｚ２方向（図１３）に重なる。すなわち、第３接続部４３が第２接続部４２の直上に配置されず、且つ、第２接続部４２が第１接続部４１の直上に配置されない範囲において、距離ｄ１０２（第２オフセット量）が最大となる。図１７Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ２で、応力の最大値は、約８５ＭＰａであった。
【００８４】
端子位置Ｌ１と端子位置Ｌ２とを一致させ、端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）を５００μｍに設定したとき（図１８Ａ参照）のシミュレーション結果を、図１８Ｂに示す。この場合、第２接続部４２（バイアホール３５ａ）は、第１接続部４１（バイアホール３３ａ）の直上に配置される。第１接続部４１（バイアホール３３ａ）と第２接続部４２（バイアホール３５ａ）とは矢印Ｚ１、Ｚ２方向（図１３）に重なる。図１８Ｂのグラフに示されるように、この場合において応力が最大となる位置は、端子位置Ｌ１、Ｌ２で、応力の最大値は、約１２０ＭＰａであった。
【００８５】
図１９に、端子位置Ｌ２と端子位置Ｌ３との距離ｄ１０２（第２オフセット量）と応力分布との関係を示す。このグラフに示されるように、距離ｄ１０２（第２オフセット量）が１３５μｍ（図１６Ａ）から４３０μｍ（図１７Ａ）までの範囲にある場合において、小さな応力が得られる。このことから、バイアホール３５ａが形成される第２絶縁層３５（層間絶縁層）の下層に隣接する第１絶縁層３３（他の層間絶縁層）に形成された他のバイアホール３３ａの直上にバイアホール３５ａが配置されない構造によって、電子部品３０へ伝達される応力が緩和されると推察できる。また、外部接続端子３８が設けられる第２絶縁層３５（層間絶縁層）に形成されたバイアホール３５ａの直上に外部接続端子３８が配置されない構造によっても、電子部品３０へ伝達される応力が緩和されると推察できる。さらに、配線板の応力を低減する上では、内層側の第１導体層３４によるオフセット量（第１オフセット量）よりも外層側の第２導体層３６によるオフセット量（第２オフセット量）の方が大きいことが好ましいと推察できる。
【００８６】
また、３層以上の層間絶縁層及び導体層を積層した場合にも、同様の傾向が得られると考えられる。
【００８７】
以上説明したように、本実施形態の配線板２０では、パッド２００ａ等の電気的な接続に関して、より高い信頼性が得られる。こうした配線板２０は、先の図７Ａ〜図８Ｄに示した工程の後、さらに絶縁層２３０、２４０及び配線層１３０、１４０を積層することにより、製造することができる。ただし、フィルドバイアを形成するため、バイアホール２１２ａ、２２１ａ、２２２ａ、２３２ａ、２４１ａ、２４２ａの内側に、それぞれ導体２１２ｂ、２２１ｂ、２２２ｂ、２３２ｂ、２４１ｂ、２４２ｂを充填する。
【００８８】
以上、本発明の実施形態に係る配線板及びその製造方法について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
【００８９】
実施形態１、２の配線板は、第２面だけでなく第１面にもパッドを有する電子部品を内蔵してもよい。例えば実施形態１の配線板が、第２面だけでなく第１面にもパッド２００ｃ及びその引き出し配線２００ｄを有する電子部品２００を内蔵する場合には、図２０に示すように、外部接続端子３１１ｂ及び３１２ｂ（第３外部接続端子及び第４外部接続端子）を、電子部品２００の複数のパッド２００ｃ（第２パッド）の直上を避けて形成することで、第２面のパッド２００ａだけでなく、第１面のパッド２００ｃに関しても上述のように応力が低減される。この図２０の例では、外部接続端子３１１ｂ及び３１２ｂの各々が、パッド領域Ｒ３１の内側境界から隙間Ｒ１２の外側境界までの連続する領域Ｒ３０を避けて配置される。外部接続端子３１１ｂ及び３１２ｂとパッド２００ｃとは、バイアホール２１１ａ及び導体２１１ｂからなるコンフォーマルバイア、又はバイアホール２１２ａ及び導体２１２ｂからなるコンフォーマルバイアを介して、互いに電気的に接続される。
【００９０】
図２１は、パッド２００ｃ（第２パッド）、外部接続端子３１１ｂ（第３外部接続端子）、及び外部接続端子３１２ｂ（第４外部接続端子）を、基板１０１の第１面に投影した場合におけるそれら構成要素の２次元配置を示す図である。
【００９１】
図２１に示す配線板１０では、パッド２００ｃ、外部接続端子３１１ｂ及び外部接続端子３１２ｂを基板１０１の第１面に投影した場合において、外部接続端子３１１ｂは、パッド２００ｃに囲まれるように配置され、パッド２００ｃ及び外部接続端子３１１ｂは、外部接続端子３１２ｂに囲まれるように配置される。すなわち、第１面側においては、外部接続端子３１２ｂ（第４外部接続端子）に囲まれる第４領域Ｒ４の内層にはパッド２００ｃが配置され、外層には外部接続端子３１１ｂ（第３外部接続端子）が配置される。そして、外部接続端子３１１ｂは、パッド２００ｃに囲まれる内部領域Ｒ３（第３領域）の外層に配置される。一方、第２面側においては、先の図１に示したように、外部接続端子３２２ｂ（第２外部接続端子）に囲まれる第２領域Ｒ２の内層にはパッド２００ａが配置され、外層には外部接続端子３２１ｂ（第１外部接続端子）が配置される。そして、外部接続端子３２１ｂは、パッド２００ａに囲まれる内部領域Ｒ１（第１領域）の外層に配置される。
【００９２】
こうした構造によれば、電子部品２００の内側（内部領域Ｒ１、Ｒ３）に外部接続端子３２１ｂ、外部接続端子３１１ｂ（第１外部接続端子、第３外部接続端子）を配置することが可能になる。また、電子部品２００の外側（外部領域Ｒ２０、Ｒ４０）には、外部接続端子３２２ｂ、３１２ｂ（第２外部接続端子、第４外部接続端子）を配置することができる。したがって、配線板１０の大型化やそれに伴う接続信頼性の低下等を招くことなく、第２面だけでなく第１面の配線密度も高い電子部品２００の実装が可能になる。
【００９３】
実施形態１、２の配線板は、複数の電子部品を内蔵してもよい。例えば実施形態１の配線板が、電子部品２００及び４００を内蔵する場合も、例えば図２２に示すように、第１面側の外部接続端子３１１ｂ及び３１２ｂ等及び第２面側の外部接続端子３２１ｂ及び３２２ｂ等を先の図２０、図２１に示した配置と同様に配置することで、上述の効果が得られる。この場合は、外部接続端子３１１ｂ、３１２ｂが、それぞれ第１外部接続端子、第２外部接続端子に相当する。また、パッド２００ａ及び２００ｃの各々が第１パッドに相当する。なお、電子部品２００におけるパッド２００ａのレイアウト又は隙間Ｒ１２等と電子部品４００におけるパッド２００ｃのレイアウト又は隙間Ｒ３２等とは、同一であっても異なっていてもよい。
【００９４】
実施形態１、２の配線板１０、２０におけるバイアホールは、コンフォーマルバイアを構成するものであっても、フィルドバイアを構成するものであってもよい。例えば実施形態１において、バイアホール２１２ａ、２２１ａ、２２２ａを、例えば図２３に示すように、導体２１２ｂ、２２１ｂ、２２２ｂの充填されたフィルドバイアを構成するものとしてもよい。
【００９５】
実施形態１、２において、形成面の平坦性を確保することができる場合などには、隙間Ｒ１２の直上に外部接続端子を配置してもよい。例えば実施形態１において、図２４に示すように、発熱し易いパッド２００ａの直上を避けつつ、隙間Ｒ１２の直上（配線板１０の主面の法線方向）に開口部３２３ａ及び外部接続端子３２３ｂを配置してもよい。
【００９６】
上記実施形態では、外部接続端子３２１ｂ（第１外部接続端子）を格子状に配列したが、外部接続端子３２１ｂの配列形態は任意である。例えば図２５に示すように、外部接続端子３２１ｂを千鳥格子状に配列してもよい。また、外部接続端子３２１ｂをリング状に配列してもよい。特に図２６に示すように、四角形の輪郭をなす２列以上のドット配列が好ましい。あるいは、特に図２７に示すように、四角形の輪郭をなす１列のドット配列が好ましい。外部接続端子３２１ｂの数は、複数に限られず、１つでもよい。
【００９７】
外部接続端子３２１ｂのピッチは、上述のピッチ（最小ピッチｄ１１、ｄ１２）に限定されず、用途等に応じて変更可能である。
【００９８】
その他、外部接続端子３２２ｂ（第２外部接続端子）の外部領域Ｒ２０における配列形態、又はパッド２００ａのパッド領域Ｒ１１における配列形態も任意である。また、外部接続端子３２２ｂ及びパッド２００ａのピッチ又は数等も任意である。
【００９９】
電子部品２００又は４００の種類は、任意である。例えばＩＣ回路等の能動部品のほか、コンデンサ、抵抗、コイル等の受動部品など、任意の電子部品を採用することができる。
【０１００】
上記実施形態において、各層の材質、サイズ、層数等は、任意に変更可能である。
【０１０１】
例えば製造コストの削減等には、先の図３に示したような簡素な構造の配線板１０が有利である。一方、例えば高機能化等を図るべく、図８Ｄに示した構造が完成した後、さらに積層を続けて、片面３層以上の配線板としてもよい。
【０１０２】
上記実施形態の工程は、本発明の趣旨を逸脱しない範囲において任意に順序を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
【０１０３】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【産業上の利用可能性】
【０１０４】
本発明に係る電子部品内蔵配線板は、電子機器の回路基板に適している。
【符号の説明】
【０１０５】
１０、２０ 配線板
１１ 積層部（第２積層部）
１２ 積層部（第１積層部）
２１、２２ 外部接続端子
４１〜４３ 第１〜第３接続部
１００ 配線板
１０１ 基板
１０２ａ、１０２ｂ 配線層
１１０、１２０、１３０、１４０ 配線層（導体層）
２００ 電子部品
２００ａ パッド（第１パッド）
２００ｂ 引き出し配線
２００ｃ パッド（第２パッド、第１パッド）
２００ｄ 引き出し配線
２１０、２２０ 絶縁層（層間絶縁層）
２１１ａ、２１２ａ、２２１ａ、２２２ａ バイアホール
２１１ｂ、２１２ｂ、２２１ｂ、２２２ｂ 導体
２３０、２４０ 絶縁層（層間絶縁層）
２３２ａ、２４１ａ、２４２ａ バイアホール
２３２ｂ、２４１ｂ、２４２ｂ 導体
３１０ ソルダーレジスト層
３１１ａ 開口部
３１１ｂ 外部接続端子（第３外部接続端子、第１外部接続端子）
３１２ａ 開口部
３１２ｂ 外部接続端子（第４外部接続端子、第２外部接続端子）
３２０ ソルダーレジスト層
３２１ａ 開口部
３２１ｂ 外部接続端子（第１外部接続端子）
３２２ａ 開口部
３２２ｂ 外部接続端子（第２外部接続端子）
３２３ａ 開口部
３２３ｂ 外部接続端子
４００ 電子部品
１０００ 他の配線板（他の第１配線板）
２０００ 他の配線板（他の第２配線板）
ｄ１１、ｄ１２ 第１外部接続端子同士の最小ピッチ
ｄ２１、ｄ２２ 第１パッド同士の最小ピッチ
Ｒ１ 内部領域（第１領域）
Ｒ２ 第２領域
Ｒ３ 内部領域（第３領域）
Ｒ４ 第４領域
Ｒ１０、Ｒ３０ パッド領域の内側境界から隙間の外側境界までの連続する領域
Ｒ１１、Ｒ３１ パッド領域
Ｒ１２、Ｒ３２ 隙間
Ｒ２０、Ｒ４０ 外部領域
Ｒ１００ スペース（開口部）
【特許請求の範囲】
【請求項１】
第１面と、該第１面とは反対側の第２面と、前記第１面と前記第２面とを貫通する開口部と、を有する基板と、
前記開口部に配置され、前記第２面側の面に複数の第１パッドを有する電子部品と、
前記基板の前記第２面上及び前記電子部品上に形成される第１積層部と、
前記第１積層部上に形成される複数の第１外部接続端子及び複数の第２外部接続端子と、
を有する電子部品内蔵配線板であって、
前記第１外部接続端子は、前記第１パッドの直上を避けつつ前記電子部品の直上に形成され、且つ、前記第２外部接続端子は、前記基板の直上に形成され、
前記複数の第１パッド、前記複数の第１外部接続端子、及び前記複数の第２外部接続端子を前記基板の前記第２面に投影した場合において、前記第１外部接続端子は、前記複数の第１パッドに囲まれるように配置され、前記第１パッド及び前記第１外部接続端子は、前記複数の第２外部接続端子に囲まれるように配置され、
前記第１積層部における前記基板に最も近い絶縁層を構成する材料が、前記開口部における前記基板と前記電子部品との隙間に充填される、
ことを特徴とする電子部品内蔵配線板。
【請求項２】
前記第２面側の表面に、他の電子部品を実装するための外部接続端子を有する、
ことを特徴とする請求項１に記載の電子部品内蔵配線板。
【請求項３】
前記第１積層部における前記基板に最も近い絶縁層には、前記第１パッドに接続されるバイアホールが形成される、
ことを特徴とする請求項１又は２に記載の電子部品内蔵配線板。
【請求項４】
前記第１積層部は、層間絶縁層と導体層とが交互に積層されて構成され、
前記電子部品の少なくとも１つの前記第１パッドは、前記層間絶縁層に形成されたバイアホール及び前記導体層を介して、前記第１外部接続端子又は前記第２外部接続端子と電気的に接続される、
ことを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵配線板。
【請求項５】
前記第１積層部は、複数の層間絶縁層及び複数の導体層を含み、
前記複数の導体層の少なくとも１つは、内層側から外層側へ向かって端子位置を前記第１パッドの直上からオフセットする、
ことを特徴とする請求項４に記載の電子部品内蔵配線板。
【請求項６】
前記端子位置のオフセット量は、最も外層側の導体層で最も大きい、
ことを特徴とする請求項５に記載の電子部品内蔵配線板。
【請求項７】
前記端子位置のオフセット量は、最も内層側の導体層で最も小さい、
ことを特徴とする請求項５又は６に記載の電子部品内蔵配線板。
【請求項８】
前記端子位置のオフセット量は、内層側の導体層よりも外層側の導体層の方が大きい、
ことを特徴とする請求項５乃至７のいずれか一項に記載の電子部品内蔵配線板。
【請求項９】
前記端子位置は、複数の層で段階的にオフセットされる、
ことを特徴とする請求項５乃至８のいずれか一項に記載の電子部品内蔵配線板。
【請求項１０】
前記第１積層部において、前記バイアホールの少なくとも１つは、そのバイアホールが形成される前記層間絶縁層の下層に隣接する他の前記層間絶縁層に形成された他の前記バイアホールの直上には配置されない、
ことを特徴とする請求項５乃至９のいずれか一項に記載の電子部品内蔵配線板。
【請求項１１】
前記第１外部接続端子又は前記第２外部接続端子は、その端子が設けられる前記層間絶縁層に形成された前記バイアホールの直上には配置されない、
ことを特徴とする請求項５乃至１０のいずれか一項に記載の電子部品内蔵配線板。
【請求項１２】
前記基板の両面に導体パターンが形成され、前記基板にはスルーホールが形成され、該スルーホール内には、前記両面の導体パターンを相互に電気的に接続する導体が形成される、
ことを特徴とする請求項１乃至１１のいずれか一項に記載の電子部品内蔵配線板。
【請求項１３】
前記基板は、主材料となる樹脂よりも熱膨張率の小さい材料からなる補強材を含む樹脂からなる、
ことを特徴とする請求項１乃至１２のいずれか一項に記載の電子部品内蔵配線板。
【請求項１４】
前記第１積層部における前記基板に最も近い絶縁層を構成する材料は、樹脂である、
ことを特徴とする請求項１乃至１３のいずれか一項に記載の電子部品内蔵配線板。
【請求項１５】
前記複数の第１外部接続端子は、格子状又は千鳥格子状に配列される、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の電子部品内蔵配線板。
【請求項１６】
前記複数の第１外部接続端子の配列は、四角形の輪郭をなす２列以上のドット配列である、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の電子部品内蔵配線板。
【請求項１７】
前記複数の第１外部接続端子の配列は、四角形の輪郭をなす１列のドット配列である、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の電子部品内蔵配線板。
【請求項１８】
少なくとも一方向の配列に関して、前記第１外部接続端子同士の最小ピッチは、前記電子部品の前記第１パッド同士の最小ピッチの２倍以上である、
ことを特徴とする請求項１乃至１７のいずれか一項に記載の電子部品内蔵配線板。
【請求項１９】
内側から外側に向けて、外層に前記第１外部接続端子が形成される領域と、内層に前記電子部品の前記第１パッドが形成され、且つ、外層に前記第１外部接続端子及び前記第２外部接続端子のいずれも形成されない領域と、外層に前記第２外部接続端子が形成される領域と、が順に配置される、
ことを特徴とする請求項１乃至１８のいずれか一項に記載の電子部品内蔵配線板。
【請求項２０】
前記第１外部接続端子及び前記第２外部接続端子の少なくとも一方を介して、他の第１配線板に実装される、
ことを特徴とする請求項１乃至１９のいずれか一項に記載の電子部品内蔵配線板。
【請求項２１】
前記基板の前記第１面側に外部接続端子を有し、該第１面側の外部接続端子を介して他の第２配線板に実装される、
ことを特徴とする請求項２０に記載の電子部品内蔵配線板。
【請求項２２】
前記基板の前記第１面上及び前記電子部品上に形成される第２積層部と、
前記第２積層部上に形成される複数の第３外部接続端子及び複数の第４外部接続端子と、
を含み、
前記電子部品は、前記第１面側の面に複数の第２パッドを有し、
前記第３外部接続端子は、前記第２パッドの直上を避けつつ前記電子部品の直上に形成され、且つ、前記第４外部接続端子は、前記基板の直上に形成され、
前記複数の第２パッド、前記複数の第３外部接続端子、及び前記複数の第４外部接続端子を前記基板の前記第１面に投影した場合において、前記第３外部接続端子は、前記複数の第２パッドに囲まれるように配置され、前記第２パッド及び前記第３外部接続端子は、前記複数の第４外部接続端子に囲まれるように配置される、
ことを特徴とする請求項１乃至２１のいずれか一項に記載の電子部品内蔵配線板。
【請求項２３】
前記電子部品は、再配線層を有する電子部品である、
ことを特徴とする請求項１乃至２２のいずれか一項に記載の電子部品内蔵配線板。
【請求項１】
第１面と、該第１面とは反対側の第２面と、前記第１面と前記第２面とを貫通する開口部と、を有する基板と、
前記開口部に配置され、前記第２面側の面に複数の第１パッドを有する電子部品と、
前記基板の前記第２面上及び前記電子部品上に形成される第１積層部と、
前記第１積層部上に形成される複数の第１外部接続端子及び複数の第２外部接続端子と、
を有する電子部品内蔵配線板であって、
前記第１外部接続端子は、前記第１パッドの直上を避けつつ前記電子部品の直上に形成され、且つ、前記第２外部接続端子は、前記基板の直上に形成され、
前記複数の第１パッド、前記複数の第１外部接続端子、及び前記複数の第２外部接続端子を前記基板の前記第２面に投影した場合において、前記第１外部接続端子は、前記複数の第１パッドに囲まれるように配置され、前記第１パッド及び前記第１外部接続端子は、前記複数の第２外部接続端子に囲まれるように配置され、
前記第１積層部における前記基板に最も近い絶縁層を構成する材料が、前記開口部における前記基板と前記電子部品との隙間に充填される、
ことを特徴とする電子部品内蔵配線板。
【請求項２】
前記第２面側の表面に、他の電子部品を実装するための外部接続端子を有する、
ことを特徴とする請求項１に記載の電子部品内蔵配線板。
【請求項３】
前記第１積層部における前記基板に最も近い絶縁層には、前記第１パッドに接続されるバイアホールが形成される、
ことを特徴とする請求項１又は２に記載の電子部品内蔵配線板。
【請求項４】
前記第１積層部は、層間絶縁層と導体層とが交互に積層されて構成され、
前記電子部品の少なくとも１つの前記第１パッドは、前記層間絶縁層に形成されたバイアホール及び前記導体層を介して、前記第１外部接続端子又は前記第２外部接続端子と電気的に接続される、
ことを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵配線板。
【請求項５】
前記第１積層部は、複数の層間絶縁層及び複数の導体層を含み、
前記複数の導体層の少なくとも１つは、内層側から外層側へ向かって端子位置を前記第１パッドの直上からオフセットする、
ことを特徴とする請求項４に記載の電子部品内蔵配線板。
【請求項６】
前記端子位置のオフセット量は、最も外層側の導体層で最も大きい、
ことを特徴とする請求項５に記載の電子部品内蔵配線板。
【請求項７】
前記端子位置のオフセット量は、最も内層側の導体層で最も小さい、
ことを特徴とする請求項５又は６に記載の電子部品内蔵配線板。
【請求項８】
前記端子位置のオフセット量は、内層側の導体層よりも外層側の導体層の方が大きい、
ことを特徴とする請求項５乃至７のいずれか一項に記載の電子部品内蔵配線板。
【請求項９】
前記端子位置は、複数の層で段階的にオフセットされる、
ことを特徴とする請求項５乃至８のいずれか一項に記載の電子部品内蔵配線板。
【請求項１０】
前記第１積層部において、前記バイアホールの少なくとも１つは、そのバイアホールが形成される前記層間絶縁層の下層に隣接する他の前記層間絶縁層に形成された他の前記バイアホールの直上には配置されない、
ことを特徴とする請求項５乃至９のいずれか一項に記載の電子部品内蔵配線板。
【請求項１１】
前記第１外部接続端子又は前記第２外部接続端子は、その端子が設けられる前記層間絶縁層に形成された前記バイアホールの直上には配置されない、
ことを特徴とする請求項５乃至１０のいずれか一項に記載の電子部品内蔵配線板。
【請求項１２】
前記基板の両面に導体パターンが形成され、前記基板にはスルーホールが形成され、該スルーホール内には、前記両面の導体パターンを相互に電気的に接続する導体が形成される、
ことを特徴とする請求項１乃至１１のいずれか一項に記載の電子部品内蔵配線板。
【請求項１３】
前記基板は、主材料となる樹脂よりも熱膨張率の小さい材料からなる補強材を含む樹脂からなる、
ことを特徴とする請求項１乃至１２のいずれか一項に記載の電子部品内蔵配線板。
【請求項１４】
前記第１積層部における前記基板に最も近い絶縁層を構成する材料は、樹脂である、
ことを特徴とする請求項１乃至１３のいずれか一項に記載の電子部品内蔵配線板。
【請求項１５】
前記複数の第１外部接続端子は、格子状又は千鳥格子状に配列される、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の電子部品内蔵配線板。
【請求項１６】
前記複数の第１外部接続端子の配列は、四角形の輪郭をなす２列以上のドット配列である、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の電子部品内蔵配線板。
【請求項１７】
前記複数の第１外部接続端子の配列は、四角形の輪郭をなす１列のドット配列である、
ことを特徴とする請求項１乃至１４のいずれか一項に記載の電子部品内蔵配線板。
【請求項１８】
少なくとも一方向の配列に関して、前記第１外部接続端子同士の最小ピッチは、前記電子部品の前記第１パッド同士の最小ピッチの２倍以上である、
ことを特徴とする請求項１乃至１７のいずれか一項に記載の電子部品内蔵配線板。
【請求項１９】
内側から外側に向けて、外層に前記第１外部接続端子が形成される領域と、内層に前記電子部品の前記第１パッドが形成され、且つ、外層に前記第１外部接続端子及び前記第２外部接続端子のいずれも形成されない領域と、外層に前記第２外部接続端子が形成される領域と、が順に配置される、
ことを特徴とする請求項１乃至１８のいずれか一項に記載の電子部品内蔵配線板。
【請求項２０】
前記第１外部接続端子及び前記第２外部接続端子の少なくとも一方を介して、他の第１配線板に実装される、
ことを特徴とする請求項１乃至１９のいずれか一項に記載の電子部品内蔵配線板。
【請求項２１】
前記基板の前記第１面側に外部接続端子を有し、該第１面側の外部接続端子を介して他の第２配線板に実装される、
ことを特徴とする請求項２０に記載の電子部品内蔵配線板。
【請求項２２】
前記基板の前記第１面上及び前記電子部品上に形成される第２積層部と、
前記第２積層部上に形成される複数の第３外部接続端子及び複数の第４外部接続端子と、
を含み、
前記電子部品は、前記第１面側の面に複数の第２パッドを有し、
前記第３外部接続端子は、前記第２パッドの直上を避けつつ前記電子部品の直上に形成され、且つ、前記第４外部接続端子は、前記基板の直上に形成され、
前記複数の第２パッド、前記複数の第３外部接続端子、及び前記複数の第４外部接続端子を前記基板の前記第１面に投影した場合において、前記第３外部接続端子は、前記複数の第２パッドに囲まれるように配置され、前記第２パッド及び前記第３外部接続端子は、前記複数の第４外部接続端子に囲まれるように配置される、
ことを特徴とする請求項１乃至２１のいずれか一項に記載の電子部品内蔵配線板。
【請求項２３】
前記電子部品は、再配線層を有する電子部品である、
ことを特徴とする請求項１乃至２２のいずれか一項に記載の電子部品内蔵配線板。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２Ａ】
【図２Ｂ】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１２−１０９６１０（Ｐ２０１２−１０９６１０Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１２−３６８３８（Ｐ２０１２−３６８３８）
【出願日】平成２４年２月２２日（２０１２．２．２２）
【分割の表示】特願２０１０−５１６０９２（Ｐ２０１０−５１６０９２）の分割
【原出願日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（００００００１５８）イビデン株式会社 (856)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２４年２月２２日（２０１２．２．２２）
【分割の表示】特願２０１０−５１６０９２（Ｐ２０１０−５１６０９２）の分割
【原出願日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（００００００１５８）イビデン株式会社 (856)
【Ｆターム（参考）】
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